JP2004185690A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【解決手段】不揮発性半導体記憶装置は、NAND型のメモリセルアレイ11、昇圧回路15、ロウデコーダ13、ビット線制御回路12、及びカラムデコーダ14を備えている。そして、シーケンシャル書き込みを行う場合に、上記昇圧回路15からロウデコーダ13を介して、選択された制御ゲート線の位置に応じて中間電圧の大きさを変化させる、あるいは選択した制御ゲート線の一括書き込みの際に複数の中間電圧を使用することを特徴とする。シーケンシャル書き込みを採用した場合に、全誤書き込みストレスの大きさが書き込みワード線の位置に依存するという特性に着目し、書き込みワード線の位置に応じて書き込み方式を変えることで全誤書き込みストレスを低減し、誤書き込みを確実に防止する。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関し、例えばNAND型フラッシュEEPROMの書き込み方式に好適なものである。
【0002】
【従来の技術】
電気的に書き換え可能で、且つ高集積化が可能な不揮発性半導体記憶装置として、NAND型フラッシュEEPROMが知られている。NAND型フラッシュEEPROMのメモリトランジスタは、半導体基板上に絶縁膜を介して電荷蓄積層(浮遊ゲート)と制御ゲートが積層形成されたスタックゲート構造を有している。複数個のメモリトランジスタを、隣接するもの同士でソース若しくはドレインを共有するような形で列方向に直列接続させ、その両端に選択ゲートトランジスタを配置して、NANDセルユニットが構成される。
【0003】
上記NANDセルユニットをマトリクス状に配置することにより、メモリセルアレイが構成される。ここでは、行方向に並ぶNANDセルユニットをNANDセルブロックと呼ぶ。同一行に並ぶ選択ゲートトランジスタのゲートは、同一の選択ゲート線に接続され、同一行に並ぶメモリトランジスタの制御ゲートは、同一の制御ゲート線に接続される。NANDセルユニット内にn個のメモリトランジスタが直列接続されている場合、1つのNANDセルブロック内に含まれる制御ゲート線はn本となる。
【0004】
メモリトランジスタは、浮遊ゲートの電荷蓄積状態に応じて、データを不揮発に記憶する。具体的には、浮遊ゲートにチャネルから電子を注入した閾値電圧の高い状態を例えば“0”データ、浮遊ゲートの電子をチャネルに放出させた閾値電圧の低い状態を“1”データとして、2値のデータ記憶を行う。最近では、閾値電圧の分布をより細分化することで、4値記憶等の多値記憶方式も行われている。
【0005】
データの書き込みに際しては、まず予めNANDセルブロック内を一括してデータ消去する。これは、選択されたNANDセルブロックの全制御ゲート線(ワード線)を低い電圧Vss(例えば0V)とし、メモリセルアレイを収容するp型ウェル領域に高い正電圧Vera(消去電圧、例えば20V)を与えて、浮遊ゲート中の電子をチャネルに放出させることにより行われる。これにより、NANDセルブロック内の全データが“1”データになる。一度に消去する単位は、NANDセルブロックに限らず、チップ全体などであってもよい。
【0006】
データの書き込みは、上述したような一括データ消去後に、選択された制御ゲート線に接続される複数のメモリトランジスタに対して一括で行われる。この書き込みの単位を通常、1ページと定義するが、近年では1本の制御ゲート線に対して複数のページが割り当てられることがある。NANDセルブロック内のメモリトランジスタへの書き込みの順は、任意の順番で行う方式(ランダム書き込み)と、一方向から順番に書き込む方式(シーケンシャル書き込み)がある。シーケンシャル書き込みでは、通常ソース側のメモリトランジスタから順に書き込む。
【0007】
一括書き込みにおいて、選択された制御ゲート線に高い正電圧Vpgm(書き込み電圧、例えば20V)を与えると、“0”データの場合はメモリトランジスタのチャネルから浮遊ゲートに電子が注入され(いわゆる“0”書き込み)、“1”データの場合は電子注入が禁止されて(いわゆる書き込み禁止、若しくは“1”書き込み)、2種類のデータ書き込みが同時に行われる。このような一括書き込みを実現するためには、書き込むデータに応じてメモリトランジスタのチャネル電圧を制御することが必要である。例えば、“0”データの場合には、チャネルの電圧を低く保ち、制御ゲートに書き込み電圧Vpgmが印加されたときに、浮遊ゲート下のゲート絶縁膜に大きな電界が掛かるようにする。一方、“1”データの場合には、チャネル電圧を昇圧してゲート絶縁膜に掛かる電界を下げ、浮遊ゲートへの電子注入を禁止する。このとき、チャネル電圧の昇圧が不十分であると、電子の注入が起こるため、“1”書き込みを行うメモリトランジスタでも閾値電圧が変動してしまう。この現象を、以後「誤書き込み」と呼ぶことにする。このため、NAND型フラッシュEEPROMの書き込み動作を実現するためには、誤書き込みによる閾値電圧の変動を、誤動作を引き起こさないような規格範囲内に抑える必要がある。
【0008】
上述した書き込み時のチャネル電圧制御の方式は種々あるが、“1”データ書き込みの場合に、NANDセルユニット内の全チャネル領域をフローティング状態にして、制御ゲートからの容量結合によりチャネル電圧を昇圧するセルフブースト(SB:Self−Boost)書き込み方式が最も一般的である(非特許文献1参照)。
【0009】
次に、図24(a)を用いて、上記SB方式について具体的に説明する。制御ゲート線に書き込み電圧を印加する前に、ビット線BL1,BL2には“0”データ、“1”データに応じてビット線電圧Vbl1,Vbl2を与える。Vbl1としては例えば0Vを、Vbl2としては例えば1.2〜4.0Vの電圧値を用いる。ビット線側の選択ゲートトランジスタSG1,1、SG1,2,…は、“0”書き込みのNANDセルユニットではビット線電圧Vbl1を転送させるためにオンさせる必要があり、且つ“1”書き込みのNANDセルユニットではチャネル電圧昇圧時にビット線側選択ゲートが自動的にカットオフされるようにする。即ち、ビット線側の選択ゲート線には、Vth_sgd(0)<Vsgd<Vbl2+Vth_sgd(Vbl2)の条件を満たすゲート電圧Vsgdを印加する。ここで、Vth_sgdはビット線側選択ゲートトランジスタの閾値電圧、括弧内はビット線側選択ゲートトランジスタのソースに印加されるバックバイアス電圧を意味する。通常、電圧Vsgdとしては、“1”書き込みのビット線電圧と同じ値(ここではVbl2)が与えられることが多い。ソース側選択ゲート線には、ソース側の選択ゲートトランジスタSG2,1、SG2,2、…をカットオフさせるような電圧Vsgs(例えば0V)を与える。この後、書き込みを行う選択制御ゲート線には書き込み電圧Vpgmを、それ以外の非選択制御ゲート線にはVpgmよりも低い中間電圧Vpass(例えば10V)を与える。“0”書き込みが行われるNANDセルユニットでは、チャネル電圧がVbl1に固定され、選択されたメモリトランジスタのゲート絶縁膜に大きな電界が掛かり、トンネル効果によって浮遊ゲートに電子が注入される。一方、“1”書き込みでは、図24(b)に示すようにNANDセルユニットの両端の選択ゲートトランジスタがオフ(OFF)することにより電気的に分離され、全てのメモリトランジスタのチャネル及び拡散層が直列接続された状態でフローティングになる。これにより、チャネル及び拡散層の電圧は、制御ゲート線とのキャパシタンス・カップリングにより、あるチャネル電圧Vchに昇圧され、ゲート絶縁膜に掛かる電界が低減され、浮遊ゲートへの電子の注入が抑えられる。
【0010】
セルフブースト時のチャネル電圧Vchは、以下の一連の式で表されると考えられる。
【0011】
Vch=Vch_init+Cr1・(Vpass−Vthbk−Vch_init)+Cr2・(Vpgm−Vth−Vch_init)…(1)
Vch_init=Vsgd−Vth_sgd…(2)
Ct=n・Cch+n・Cins…(3)
Cr1=(n−1)・Cins/Ct…(4)
Cr2=Cins/Ct…(5)
但し、Vch_init:チャネル電圧の初期値、Vth:選択メモリトランジスタの閾値電圧、Vthbk:非選択メモリトランジスタの閾値電圧、Cp:メモリトランジスタのカップリング比、Cins:1つのメモリトランジスタの制御ゲート−基板間容量、Cch:1つのメモリトランジスタのチャネル部の空乏層容量と拡散層の接合容量の和、Ct:ブースト領域に結合した全容量、n:NANDブースト領域に含まれるメモリトランジスタの数、である。
【0012】
Vpassパルス印加時に制御ゲート電圧が上昇して行くと、Vthbk+Vch_initに到達した時点で選択ゲートトランジスタからブースト領域(SB方式では、全メモリトランジスタのチャネル及び拡散層)が電気的に分離される。それまでにチャネルに転送される初期電圧がVch_initである。(1)式によるとチャネル電圧Vchは、ブースト比Cr1及びCr2で、それぞれVpassとVpgmに結合していることになる。(4),(5)式に示されるように、Cr2はCr1の1/(n−1)と小さいため、チャネル電圧VchがほとんどVpassによって決まるのが、SB方式の特徴である。
【0013】
上記セルフブースト方式以外のチャネル電圧制御方式の1つとして、図25(a),(b)に示すようなローカルセルフブースト方式(LSB:Local Self−Boost)が知られている(特許文献1参照)。この方式では、先に述べたソース側の制御ゲート線から順番に書き込みを行うシーケンシャル書き込みを通常用いる。図25(b)に示すように、この方式では選択されたメモリトランジスタの両隣のメモリトランジスタをカットオフさせ、選択されたメモリトランジスタのチャネル及び拡散層のみ(図25(b)中の昇圧領域BA1)を他から電気的に切り離しフローティング状態にして、昇圧するものである。これにより、SB方式よりも高いチャネル電圧を実現できる。具体的には、選択されたメモリトランジスタの制御ゲート線には書き込み電圧Vpgmを、その両隣の制御ゲート線にはメモリトランジスタをカットオフさせるための低い電圧Vcutoff(例えば0V)を与える。それ以外の非選択制御ゲート線には、VpgmとVcutoffの中間の電圧Vpassを与える(図25(a))。先の式に即して考えてみると、LSB方式ではブーストされるメモリトランジスタ数は1になるため(n=1)、ブースト比はCr2=Cins/(Cch+Cins)となりSB方式よりも大きくなる。しかも、それに書き込み電圧Vpgmが掛かるために、(1)式の第3項が非常に大きくなり(第2項は零)、到達チャネル電圧はSB方式よりも大きくなる。
【0014】
その他のチャネル電圧制御方式として、図26(a),(b)に示すような消去領域セルフブースト方式(EASB:Erased Area Self−Boost)が提案されている(特許文献2参照)。この方式は、先に述べたソース側の制御ゲート線から順番に書き込みを行うシーケンシャル書き込みを前提としている。図26(a)に示すように、選択されたメモリトランジスタのソース側に隣接するメモリトランジスタの制御ゲート線には低い電圧Vcutoffを与えてカットオフさせる。選択されたメモリトランジスタの制御ゲート線には書き込み電圧Vpgmを印加し、上記以外の非選択制御ゲート線には中間電圧Vpassを印加する。この場合、図26(b)に示すように、ブーストされる領域は、選択メモリトランジスタ及びそれよりもビット線側に位置するメモリトランジスタ(図26(b)中の昇圧領域BA1)に限定される。シーケンシャル書き込みのため、ブーストされる領域のメモリトランジスタは全て消去状態になっており、先の(1)式における第2項が十分大きくなるため、SB方式よりも高いチャネル電圧が得られるのが利点である。
【0015】
どのようなチャネル電圧制御方式を採用するにせよ、良好な誤書き込み耐性を得るためには、書き込み時にメモリトランジスタの制御ゲートに印加するパルス電圧、Vpass及びVpgmの最適化が必要不可欠である。書き込み電圧Vpgmに関しては、メモリトランジスタの書き込み特性から一意的に決まる。従って、中間電圧Vpassの決め方が書き込み特性に対して極めて重要な意味を持つ。通常、この中間電圧Vpassは、全ての制御ゲート線に接続されたメモリトランジスタを書き込む間に掛かる2種類の誤書き込みストレスのバランスをとって決定される。この2種類の誤書き込みストレスを、SB方式の場合を例にとり図24(a)を用いて詳述する。
【0016】
まず、1つ目の誤書き込みストレスは、“1”書き込みを行うNANDセルユニット内で、選択された制御ゲート線に接続されたメモリトランジスタに掛かるストレスである(図24(a)中のメモリトランジスタMTA)。ストレス電圧を「制御ゲート電圧とチャネル電圧の差」として定義すると、ストレス電圧はVpgm−Vchとなる。この誤書き込みストレスを「Vpgmストレス」と呼ぶことにする。“1”データを記憶している、ある1つのメモリトランジスタに対して、Vpgmストレスは全ての制御ゲート線を選択して書き込む間に1回しか発生しない。
【0017】
もう1つの誤書き込みストレスは、“0”書き込みを行うNANDセルユニット内で、非選択メモリトランジスタに掛かるストレスである(図24(a)中のメモリトランジスタMTB)。この場合、制御ゲート電圧はVpass、チャネル電圧はVbl1(例えば0V)であり、ストレス電圧はVpass−Vbl1≒Vpassである。この誤書き込みストレスを「Vpassストレス」と呼ぶことにする。但し、全ての制御ゲート線を選択して書き込む間に、ある1つの“1”データメモリトランジスタが受けるVpassストレスは、制御ゲート線本数をnとすると最大n−1回掛かるため、その総和で定義されることに注意すべきである。従って、図24(a)のメモリトランジスタMTBは制御ゲート線1本分のVpassストレスが掛かっている状態を表し、このn−1倍がVpassストレスとなる。
【0018】
なお、メモリトランジスタに掛かる誤書き込みストレスとして、図24(a)中のメモリトランジスタMTCのような、ストレス電圧がVpass−Vchという場合があるが、このストレスは上記2つに比較して十分小さいので無視している。
【0019】
以上より、“1”データメモリトランジスタが受ける「全誤書き込みストレス」は、VpgmストレスとVpassストレスの和で与えられる。
【0020】
Vpassの最適化は、図27に示すように横軸にVpass、縦軸に上記2種類の誤書き込みストレス印加後の閾値電圧をプロットすることにより行われる。SB方式の場合、チャネル電圧Vchは中間電圧Vpassを上げるほど大きくなるため、Vpgmストレスの特性は実線で示すように一般的に右下がりの傾向を示す。一方、Vpassストレスは、Vpassに比例して閾値電圧が増加する破線で示すような右上がりの特性になる。即ち、Vpgmストレス、Vpassストレスの曲線はVpassに対して相反する特性を示し、交点を持つ。両ストレスを最小化するために、この交点(図27中Vpass_optimum)近くのVpass値が使われることが多い。また、交点の閾値電圧(図27中Vth_intersection)が低いほど書き込み特性が良いことを意味する。ここでは、SB方式について説明したが、LSB方式及びEASB方式についても基本的な傾向は同じである。但し、Vpassストレス特性はSB方式と同じであるが、VpgmストレスがSB方式よりも小さくなると考えられるため、交点は左下にシフトする(誤書き込みストレスが減少)。
【0021】
ところで、昨今の微細化トレンドによると、NAND型フラッシュEEPROMのメモリトランジスタのゲート長も0.1μm以下に到達しようとしている。
微細化が進むにつれて、ショートチャネル効果による閾値電圧の低下がますます顕在化しつつある。大幅な閾値電圧の低下は信頼性上好ましくないため、チャネルイオン注入の濃度を高くすることにより、ショートチャネル効果による閾値電圧の低下分を補う。これによって、Vpassストレスはスケーリングに依らず、同程度に保たれる。ところが、チャネルの不純物濃度の増加は(4),(5)式で表されるブースト比の減少に繋がるため、チャネル電圧Vchを低下させ、Vpgmストレスの増加を引き起こす。この結果としてスケーリングは誤書き込みストレスを増大させる傾向がある。
【0022】
更に、スケーリングをすることなくメモリ容量を増大させる技術として、多値方式が近年ますます有望視されている。その反面、データ記録に使用するメモリトランジスタの閾値電圧範囲が広がるため、必然的に書き込み電圧Vpgmを高くしなければならない、という短所がある。書き込み電圧の高電圧化はVpgmストレスを悪化させるため、多値方式を実現するためにはより確実な誤書き込み防止の手法が必要となる。
【0023】
このような傾向から、書き込み特性をより改善することが要求されている。
【0024】
【非特許文献1】
K.D.Suh et.al., IEEE Journal of Solid−State Circuits, vol.30, No.11 (1995) pp.1149−1156
【0025】
【特許文献1】
特開平8−279297号公報
【0026】
【特許文献2】
特開平10−283788号公報
【0027】
【発明が解決しようとする課題】
上記のように従来の不揮発性半導体記憶装置は、シーケンシャル書き込みを行ったときに、ストレスが増大し、誤書き込みが発生しやすくなる、という問題があった。
【0028】
本発明は、上記事情を鑑みてなされたもので、シーケンシャル書き込みを採用した場合に、ストレスを低減でき、誤書き込みを防止できる不揮発性半導体記憶装置を提供することを目的としている。
【0029】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、電気的なデータの書き込み及び消去が可能なメモリトランジスタが列方向に直列接続され、その一端が第1の選択ゲートトランジスタを介してビット線に、他端が第2の選択ゲートトランジスタを介してソース線に接続されたメモリセルユニットがマトリクス状に配置され、同一行に並ぶメモリセルユニットがメモリセルブロックを形成し、同一行に並ぶメモリトランジスタが共通の制御ゲート線に接続されたメモリセルアレイと、電源電圧から、書き込み電圧、異なる複数の中間電圧及びビット線電圧を発生する昇圧回路と、前記昇圧回路で発生された前記書き込み電圧及び前記異なる複数の中間電圧が供給され、前記制御ゲート線を選択し、且つ前記第1,第2の選択ゲートトランジスタの各ゲートに接続された第1,第2の選択ゲート線を選択するロウデコーダと、前記昇圧回路で発生された前記ビット線電圧が供給され、書き込みデータのラッチ、及び読み出し時のセンス動作を行うビット線制御回路と、前記メモリセルユニットの列を選択するカラムデコーダとを具備し、前記ロウデコーダは、選択された制御ゲート線の位置が前記ビット線に近いときに、非選択制御ゲート線に前記複数の異なる中間電圧のうちの高い電圧を与え、選択された制御ゲート線の位置が前記ビット線から遠いときに、非選択制御ゲート線に前記複数の異なる中間電圧のうちの低い電圧を与えることを特徴としている。
【0030】
また、本発明の不揮発性半導体記憶装置は、電気的なデータの書き込み及び消去が可能なメモリトランジスタが列方向に直列接続され、その一端が第1の選択ゲートトランジスタを介してビット線に、他端が第2の選択ゲートトランジスタを介してソース線に接続されたメモリセルユニットがマトリクス状に配置され、同一行に並ぶメモリセルユニットがメモリセルブロックを形成し、同一行に並ぶメモリトランジスタが共通の制御ゲート線に接続されたメモリセルアレイと、電源電圧から、書き込み電圧、中間電圧及びビット線電圧を発生する昇圧回路と、前記昇圧回路で発生された前記書き込み電圧及び前記中間電圧が供給され、前記制御ゲート線を選択し、且つ前記第1,第2の選択ゲートトランジスタの各ゲートに接続された第1,第2の選択ゲート線を選択するロウデコーダと、前記昇圧回路で発生された前記ビット線電圧が供給され、書き込みデータのラッチ、及び読み出し時のセンス動作を行うビット線制御回路と、前記メモリセルユニットの列を選択するカラムデコーダとを具備し、前記ロウデコーダは、選択された制御ゲート線の位置が前記ビット線に近いときに、前記ビット線に近い非選択制御ゲート線に前記メモリトランジスタをカットオフさせる基準電圧を与え、且つ前記ビット線から遠い非選択ゲート線に前記中間電圧を与え、選択された制御ゲート線の位置が前記ビット線から遠いときに、非選択制御ゲート線に前記中間電圧を与えることを特徴としている。
【0031】
更に、本発明の不揮発性半導体記憶装置は、電気的なデータの書き込み及び消去が可能なメモリトランジスタが列方向に直列接続され、その一端が第1の選択ゲートトランジスタを介してビット線に、他端が第2の選択ゲートトランジスタを介してソース線に接続されたメモリセルユニットがマトリクス状に配置され、同一行に並ぶメモリセルユニットがメモリセルブロックを形成し、同一行に並ぶメモリトランジスタが共通の制御ゲート線に接続されたメモリセルアレイと、電源電圧から、書き込み電圧、複数の異なる中間電圧及びビット線電圧を発生する昇圧回路と、前記昇圧回路で発生された前記書き込み電圧及び前記複数の異なる中間電圧が供給され、前記制御ゲート線を選択し、且つ前記第1,第2の選択ゲートトランジスタの各ゲートに接続された第1,第2の選択ゲート線を選択するロウデコーダと、前記昇圧回路で発生された前記ビット線電圧が供給され、書き込みデータのラッチ、及び読み出し時のセンス動作を行うビット線制御回路と、前記メモリセルユニットの列を選択するカラムデコーダとを具備し、前記ロウデコーダは、データ書き込み時に、非選択制御ゲート線のうちのビット線側に位置する非選択制御ゲート線に前記複数の異なる中間電圧のうちの高い電圧を与え、非選択制御ゲート線のうちのソース線側に位置する非選択制御ゲート線に前記複数の異なる中間電圧のうちの低い電圧を与えることを特徴としている。
【0032】
シーケンシャル書き込みを採用した場合に、全誤書き込みストレスの大きさが書き込みワード線の位置に依存するという特性に着目し、書き込みワード線の位置に依存して書き込み方式を変えている。
【0033】
上記のような構成によれば、選択された制御ゲート線の位置に応じて中間電圧の大きさを変化させる、あるいは選択した制御ゲート線の一括書き込みの際に複数の中間電圧を使用することことができ、シーケンシャル書き込みを採用した場合に、ストレスを低減し、誤書き込みを防止できる。
【0034】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
本発明では、大きく分けて3種類のアプローチ方法を提案し、またこれらを組み合わせて用いることにより最大の効果を得るようにしている。上記3種類のアプローチ方法のうち2つは、Vpassストレスを低減するものである。即ち、一括書き込みの際に、複数(例えば2種類)の中間電圧Vpassを使用する。
例えば、シーケンシャル書き込みでは、選択メモリトランジスタのビット線側のメモリトランジスタは常に消去状態であるため、そこに低い中間電圧を与え、ソース線側のメモリトランジスタには高い中間電圧を与える。消去状態のメモリトランジスタはブースト効果が大きいため、中間電圧Vpassを低くしてもVpgmストレスは大幅に悪化することは無いと考えられる。従って、Vpassストレス低減の効果が勝り、全体として誤書き込みが低減できる。
【0035】
一方、もう1つのアプローチ方法は、Vpgmストレスの書き込みワード線位置に対する依存性に着目して、Vpass電圧を切り替えて用いるものである。
即ち、選択された制御ゲート線の位置に応じて中間電圧Vpassの大きさを変化させる。詳細な誤書き込み測定によって、シーケンシャル書き込みを用いた場合Vpgmストレスの大きさはNANDセルユニット内の位置依存性を持つことが分かった。従って、Vpgmストレスが大きく、高いチャネル電圧が必要なメモリトランジスタを書き込む場合は高いVpassを用い、それ以外ではVpassを下げることにより、トータルのVpassストレスを下げることができる。
【0036】
3つ目のアプローチは、Vpgmストレスの書き込みワード線位置依存性に着目して、チャネル電圧制御方式を切り替えるものである。例えば、高いチャネル昇圧が必要なワード線の書き込みの場合のみ、LSB若しくはEASB方式を使用することにより、Vpgmストレスを低減させる。
【0037】
更に、上記の手段を組み合わせることで、一層のストレス低減効果が期待できる。
【0038】
次に、各々の実施の形態について、図1乃至図22により詳しく説明する。
【0039】
[第1の実施の形態]
図1は、本発明の第1の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、要部を抽出して示すブロック図である。メモリセルアレイ11には、NANDセルユニットが行方向及び列方向にマトリクス状に配置され、制御ゲート線、ビット線、選択ゲート線及びソース線等が配線されている。このメモリセルアレイ11には、ビット線制御回路12及びロウデコーダ13が接続されている。上記ビット線制御回路12は書き込みデータのラッチ、読み出し時のセンス動作等を行うものである。このビット線制御回路12には、カラムアドレス信号をデコードしてNANDセルユニットの列を選択するためのカラムデコーダ14が接続されている。昇圧回路15は、電源電圧から、書き込み電圧Vpgm、異なる複数の中間電圧Vpass1〜Vpassn及びビット線電圧Vbl等を発生する。上記ロウデコーダ13は、上記昇圧回路15に制御信号を供給し、書き込み電圧Vpgm及び中間電圧Vpass1〜Vpassnを受ける。
このロウデコーダ13は、ロウアドレス信号をデコードし、上記昇圧回路15から供給された電圧に基づいて、上記メモリセルアレイ11中のメモリトランジスタを選択するための種々の電圧のデコード信号(電圧セット)Set1,Set2,…,Setmを出力する。これによって、上記メモリセルアレイ11中の制御ゲート線及び選択ゲート線が選択される。更に、上記ビット線制御回路12は、上記昇圧回路15からビット線電圧Vblを受け、上記カラムデコーダ14で選択されたNANDセルユニットの列に供給するようになっている。
【0040】
なお、図1では本実施形態の説明に必要な最小限の回路のみを示しており、他にもアドレスバッファ、データ入出力バッファ、及びタイミング発生回路等が必要であるが、それらは省かれていることに注意されたい。
【0041】
書き込みの場合、上記昇圧回路15において電源電圧から書き込み電圧Vpgm、中間電圧Vpass1〜Vpassn、ビット線電圧Vbl等の電圧を発生させる。これらの電圧は、ロウデコーダ13を介して選択ブロックの制御線、選択ゲート線、ソース線に印加され、選択されたメモリトランジスタへの書き込みが実行される。制御ゲート線に与える電圧に着目すると、選択制御ゲート線には書き込み電圧Vpgmを、非選択制御ゲート線には、選択制御ゲート線のブロック内の位置に応じて使用する電圧の種類及び与え方を切替える。
【0042】
図2は、上記図1に示した回路におけるメモリセルアレイ(NAND型メモリセルアレイ)11の構成例を示している。メモリトランジスタは半導体基板上に絶縁膜を介して浮遊ゲート(電荷蓄積層)と制御ゲートが積層形成されたスタックゲート構造を持つ。NANDセルユニットは、n個のメモリトランジスタMC1,m〜MCn,mを、それらのソース若しくはドレイン拡散層を隣接するもの同士で共有する形で直列接続し、更にその両端に選択ゲートトランジスタSG1,m,SG2,mを配置することによって構成されている。NAND型メモリセルアレイ11は、上記NANDセルユニットをマトリクス状に配列したものである。同一行に並ぶNANDセルユニットの範囲がNANDセルブロックである。
各NANDセルユニットの一方の選択ゲートトランジスタSG1,mのドレインはビット線BLmに接続され、もう一方の選択ゲートトランジスタSG2,mのソースは複数のNANDセルユニットで共有されるソース線SLに接続されている。一方、NAND型メモリセルアレイ11の行方向に並ぶ複数のメモリトランジスタ及び選択ゲートトランジスタの制御ゲートは、それぞれ制御ゲート線WL(k)及び選択ゲート線SGD,SGSに共通接続されている。一本の制御ゲート線に接続される全メモリトランジスタが、一括してデータ書き込みを行う範囲である。この書き込みの単位を通常、1ページと定義するが、近年では1本の制御ゲート線に対して複数のページが割り当てられることがある。NANDセルユニット内にn個のメモリトランジスタがある場合、メモリセルブロック内の制御ゲート線の本数はnである。なお、図中の回路21はビット線駆動回路、回路22は制御ゲート線、選択ゲート線及びソース線の駆動回路を表している。
【0043】
図3(a),(b),(c)は、それぞれビット線側よりn番目、k番目、1番目の制御ゲート線への書き込みを行うときの状態を示している。本実施形態では、書き込みはソース側制御ゲート線WL(n)からビット線側制御ゲート線WL(1)へのシーケンシャル書き込みを想定している。選択された制御ゲート線WL(k)には、書き込み電圧Vpgmが与えられる。選択制御ゲート線以外の非選択制御ゲート線には、kに依存した中間電圧Vpass(k)が与えられる。つまり、本実施形態では、NANDセルユニット内のメモリトランジスタ位置に依存して、異なる複数の中間電圧Vpassの値(最大n種類)を用いる。
【0044】
次に、図3(a),(b),(c)を用いて書き込み動作について説明する。
“0”書き込みするメモリトランジスタのビット線BL1には、十分低い電圧Vbl1(例えば0V)を与え、“1”書き込みするメモリトランジスタのビット線BL2には、ある正の電圧Vbl2(例えば1.2〜4.0V)を与える。ビット線側の選択ゲートトランジスタに関しては、“0”書き込みのNANDセルユニットではビット線電圧Vbl1を転送させるためにSG1,1をオンさせる必要があり、且つ“1”書き込みのNANDセルユニットではチャネル電圧昇圧時にビット線側選択ゲートSG1,2が自動的にカットオフされるようにする。
即ち、ビット線側選択ゲート線SGDには、Vth_sgd(0)<Vsgd<Vbl2+Vth_sgd(Vbl2)を満たすゲート電圧Vsgdを印加する。ここで、Vth_sgdはビット線側選択ゲートの閾値電圧、括弧内はビット線側選択ゲートトランジスタのソースに印加されるバックバイアス電圧を意味する。通常、電圧Vsgdとしては“1”書き込みのビット線電圧と同じ値(ここではVbl2)が与えられることが多い。ソース線側選択ゲート線SGSには、ソース線側選択ゲートトランジスタをカットオフさせるような電圧Vsgs(例えば0V)を与える。書き込みは、メモリセルアレイ内またはNANDセルブロック内の全メモリトランジスタを一括消去した後に、選択制御ゲート線に接続された全てのメモリトランジスタについて一括して行う。書き込みは、ソース線側より1番目の制御ゲート線からビット線側へと順番に行うシーケンシャル書き込みを想定している。
【0045】
VpgmストレスのNANDセルユニット内位置依存性を、シーケンシャル書き込みの場合とランダム書き込みの場合で比較した結果を図4に示す。メモリトランジスタの書き込み状態、消去状態の閾値電圧をそれぞれVthw(>0)、Vthe(<0)とする。ランダム書き込みを想定した、従来技術の場合は消去閾値電圧がどこに位置するか決まっていないため、ワーストVthパターンとして選択メモリトランジスタの閾値電圧がVthe、それ以外のメモリトランジスタはVthwというケースを常に考える必要があった。そのため、VpgmストレスはNANDセルユニット内のメモリトランジスタの位置に依らず、一定である(図4中に黒丸で示す)。ところが、シーケンシャル書き込みの場合、選択制御ゲート線WL(k)よりもビット線側のメモリトランジスタは常に消去状態であるから、VpgmストレスにとってワーストVthパターンは図3(b)中に示すように、メモリトランジスタMC1,2〜MCk,2の閾値電圧がVthe、メモリトランジスタMCk+1,2〜MCn,2の閾値電圧がVthwの場合になる。よって、各々の制御ゲート線一括書き込みにおけるワーストVthパターン中の消去閾値電圧Vtheの数は、ビット線から遠いほど多くなる。先の(1)式では1種類の閾値電圧しか想定していないが、そこから容易に推測できるように、消去閾値電圧の数が増えるほどブースト時のチャネル電圧が増加する。
即ち、ビット線から離れたメモリトランジスタほど、Vpgmストレスが小さくなる(図4中に白丸で示す)。但し、ビット線側から1番目のメモリトランジスタを“1”書き込みする場合は、ランダム書き込み時のワーストVthパターンと同じになるため、Vpgmストレスもそれと等しくなる。
【0046】
Vpgmストレスを低減するためには、高い中間電圧Vpassが必要である。しかし、シーケンシャル書き込みを想定した場合、高い中間電圧Vpassが必要なのは、ビット線側から幾つかのメモリトランジスタのみであることが図4より分かる。従って、ビット線から離れた制御ゲート線の一括書き込みの場合には、Vpgmストレスを大幅に悪化させない程度で中間電圧Vpassを下げることが可能である。このことは即ち、全ての制御ゲート線を選択して書き込む時の総和で定義されるVpassストレスを、従来技術の場合よりも下げられることを意味する。
【0047】
なお、本実施形態では、使用する中間電圧Vpassとして、最大でn種類(NANDセルユニット内のメモリトランジスタ数)を想定しているが、全て異なる値を用いる必要は無い。実際には、VpgmストレスのNANDセルユニット内位置依存性から必要最小限の数を用意すればよい。
【0048】
例えば、2種類の中間電圧Vpassを用いる場合には、選択制御ゲート線がビット線に近い3〜5本目までの場合には高いVpassを全ての非選択制御ゲート線に与える。一方、選択制御ゲート線が上記以外の位置の場合は、低いVpassを全ての非選択制御ゲート線に与える。
【0049】
このような構成並びに書き込み方法によれば、書き込みを行う制御ゲート線の位置に依存してチャネル電圧制御方式を切り替え、Vpgmストレスの大きい領域にのみ昇圧効率の高い方式を使用するので、Vpgmストレスを低減して書き込みに対する信頼性を向上できる。
【0050】
[第2の実施の形態]
本第2の実施形態に係る不揮発性半導体記憶装置は、基本的には第1の実施態様と同様な構成であり、図1に示した回路におけるロウデコーダ13を以下に説明するような選択動作を行うように変更することによって実現できる。
【0051】
図5(a),(b),(c)は、それぞれビット線側からn番目、k番目、1番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図である。本実施形態では、書き込みはソース側制御ゲート線WL(n)からビット線側制御ゲート線WL(1)へのシーケンシャル書き込みを想定している。選択された制御ゲート線WL(k)には、書き込み電圧Vpgmが与えられる。選択制御ゲート線WL(k)のソース線側に隣接する制御ゲート線WL(k+1)には、メモリトランジスタをカットオフさせるための低い電圧Vcutoff(例えば0V)が与えられる。上記以外の非選択制御ゲート線には、中間電圧Vpass(k)が与えられる。つまり、本実施形態では、NANDセルユニット内のメモリトランジスタ位置に依存して、異なるVpass値(最大n種類)を用いる。
【0052】
EASB方式はシーケンシャル書き込みを想定しているため、VpgmストレスのNANDセルユニット内における位置依存性は、ストレスの絶対値の違いはあるものの、傾向としてはシーケンシャル書き込みのSB方式(図4の白丸)と同様である。即ち、ビット線から離れたメモリトランジスタほど、Vpgmストレスが小さくなる。従って、第1の実施形態の場合と同様に、ビット線から離れた制御ゲート線の書き込みの際には、Vpgmストレスを大幅に悪化させない程度で中間電圧Vpassを下げることが可能である。これは、全ての制御ゲート線を選択して書き込む時の総和で定義されるVpassストレスを、従来技術の場合よりも下げられることを意味する。
【0053】
なお、本実施形態では、選択メモリトランジスタのソース線側に1つのカットオフさせるメモリトランジスタを想定しているが、2つ以上あってもよい。
【0054】
また、本実施形態では、使用する中間電圧Vpassとして、最大でn種類(NANDセルユニット内のメモリトランジスタ数)を想定しているが、全て異なる値を用いる必要は無い。実際には、VpgmストレスのNANDセルユニット内位置依存性から必要最小限の数を用意すればよい。
【0055】
[第3の実施の形態]
本第3の実施形態に係る不揮発性半導体記憶装置は、基本的には第1の実施態様と同様な構成であり、図1に示した回路におけるロウデコーダ13を以下に説明するような選択動作を行うように変更することによって実現できる。
【0056】
図6(a),(b),(c)は、それぞれビット線側からn番目、k番目、1番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図である。本実施形態では、書き込みはソース側制御ゲート線WL(n)からビット線側制御ゲート線WL(1)へのシーケンシャル書き込みを想定している。選択された制御ゲート線WL(k)には、書き込み電圧Vpgmが与えられる。制御ゲート線WL(k+j)には(jは2以上の整数)、メモリトランジスタをカットオフさせるための低い電圧Vcutoff(例えば0V)が与えられる。上記以外の非選択制御ゲート線には、中間電圧Vpass(k)が与えられる。つまり、本実施形態では、NANDセルユニット内のメモリトランジスタ位置に依存して、異なるVpass値(最大n種類)を用いる。
【0057】
本実施形態は、カットオフさせるメモリトランジスタの位置が第2の実施形態と異なる。
【0058】
なお、本実施形態では、選択メモリトランジスタのソース線側に1つのカットオフさせるメモリトランジスタを想定しているが、2つ以上あってもよい。
【0059】
また、本実施形態では、使用する中間電圧Vpassとして、最大でn種類(NANDセルユニット内のメモリトランジスタ数)を想定しているが、全て異なる値を用いる必要は無い。実際には、VpgmストレスのNANDセルユニット内位置依存性から必要最小限の数を用意すればよい。
【0060】
[第4の実施の形態]
本第4の実施形態に係る不揮発性半導体記憶装置は、基本的には第1の実施態様と同様な構成であり、図1に示した回路におけるロウデコーダ13を以下に説明するような選択動作を行うように変更することによって実現できる。
【0061】
図7(a),(b),(c)は、それぞれビット線側からn番目、k番目、1番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図である。本実施形態では、書き込みはソース側制御ゲート線WL(n)からビット線側制御ゲート線WL(1)へのシーケンシャル書き込みを想定している。選択された制御ゲート線WL(k)には、書き込み電圧Vpgmが与えられる。選択制御ゲート線WL(k)の両隣の制御ゲート線WL(k−1),WL(k+1)には、メモリトランジスタをカットオフさせるための低い電圧Vcutoff(例えば0V)が与えられる。上記以外の非選択制御ゲート線には、中間電圧Vpass(k)が与えられる。つまり、本実施形態では、NANDセルユニット内のメモリトランジスタ位置に依存して、異なるVpass値(最大n種類)を用いる。図25に示した従来のLSB方式では中間電圧として1種類のVpassしか与えていなかった点が、本実施形態と異なる。
【0062】
LSB方式はシーケンシャル書き込みを想定しているため、VpgmストレスのNANDセルユニット内位置依存性は、ストレスの絶対値の違いはあるものの、傾向としてはシーケンシャル書き込みのSB方式(図4の白丸)と同様である。即ち、ビット線から離れたメモリトランジスタほど、Vpgmストレスは小さくなる。従って、第1の実施形態の場合と同様に、ビット線から離れた制御ゲート線の書き込みの際には、Vpgmストレスを大幅に悪化させない程度でVpassを下げることが可能である。これは、全ての制御ゲート線を選択して書き込む時の総和で定義されるVpassストレスを、従来技術の場合よりも下げられることを意味する。
【0063】
なお、本実施形態では、選択メモリトランジスタのビット線、ソース線側にそれぞれ1つずつのカットオフさせるメモリトランジスタを想定しているが、それぞれ2つ以上あってもよい。
【0064】
また、本実施形態では、使用する中間電圧Vpassとして、最大でn種類(NANDセルユニット内のメモリトランジスタ数)を想定しているが、全て異なる値を用いる必要は無い。実際には、VpgmストレスのNANDセルユニット内位置依存性から必要最小限の数を用意すればよい。
【0065】
[第5の実施の形態]
本第5の実施形態に係る不揮発性半導体記憶装置は、基本的には第1の実施態様と同様な構成であり、図1に示した回路におけるロウデコーダ13を以下に説明するような選択動作を行うように変更することによって実現できる。
【0066】
図8(a),(b),(c)は、それぞれビット線側からn番目、k番目、1番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図である。本実施形態では、書き込みはソース側制御ゲート線WL(n)からビット線側制御ゲート線WL(1)へのシーケンシャル書き込みを想定している。選択された制御ゲート線WL(k)には、書き込み電圧Vpgmが与えられる。制御ゲート線WL(k−i)、WL(k+j)には(i,jは2以上の整数)、メモリトランジスタをカットオフさせるための低い電圧Vcutoff(例えば0V)が与えられる。上記以外の非選択制御ゲート線には、中間電圧Vpass(k)が与えられる。つまり、本実施形態では、NANDセルユニット内のメモリトランジスタ位置に依存して、異なるVpass値(最大n種類)を用いる。図25に示した従来のLSB方式では中間電圧として1種類のVpassしか与えていなかった点が、本実施形態と異なる。
【0067】
また、本実施形態は、カットオフさせるメモリトランジスタの位置が第4の実施形態と異なる。
【0068】
なお、本実施形態では、選択メモリトランジスタのビット線側、ソース線側に1つずつのカットオフさせるメモリトランジスタを想定しているが、それぞれ2つ以上あってもよい。
【0069】
また、本実施形態では、使用する中間電圧Vpassとして、最大でn種類(NANDセルユニット内のメモリトランジスタ数)を想定しているが、全て異なる値を用いる必要は無い。実際には、VpgmストレスのNANDセルユニット内位置依存性から必要最小限の数を用意すればよい。
【0070】
[第6の実施の形態]
本第6の実施形態に係る不揮発性半導体記憶装置は、基本的には第1の実施態様と同様な構成であり、図1に示した回路におけるロウデコーダ13を以下に説明するような選択動作を行うように変更することによって実現できる。
【0071】
図9(a),(b),(c)は、それぞれビット線側からn番目、k番目、1番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図である。本実施形態では、書き込みはソース側制御ゲート線WL(n)からビット線側制御ゲート線WL(1)へのシーケンシャル書き込みを想定している。ビット線側k番目の場合(図9(b))を例にとって説明すると、選択された制御ゲート線WL(k)には、書き込み電圧Vpgmが与えられる。選択制御ゲート線WL(k)とビット線側選択ゲート線SGDの間の制御ゲート線WL(1)〜WL(k−1)には中間電圧Vpass(k,1)が与えられ、選択制御ゲート線WL(k)とソース線側選択ゲート線SGSの間の制御ゲート線WL(k+1)〜WL(n)にはVpass(k,1)よりも高い中間電圧Vpass(k,2)が与えられる(Vpass(k,1)<Vpass(k,2))。本実施形態では、各々の制御ゲート線の一括書き込みで用いられる中間電圧Vpassは2種類であるが、それらのVpass値を制御ゲート線毎に変化させている。従って、最大2n種類のVpassを使用することになる。従来技術では中間電圧として1種類のVpassしか与えていなかった点が、本実施形態と根本的に異なる。
【0072】
このように、中間電圧Vpassをより細かく最適化することにより、全誤書き込みストレスの低減が図れる。
【0073】
なお、ここでは最大2n種類の中間電圧Vpassを想定しているが、全て異なる値を用いる必要は無い。誤書き込み特性の実力によって、必要最低限の数を用意すればよい。
【0074】
[第7の実施の形態]
本第7の実施形態に係る不揮発性半導体記憶装置は、基本的には第1の実施態様と同様な構成であり、図1に示した回路におけるロウデコーダ13を以下に説明するような選択動作を行うように変更することによって実現できる。
【0075】
図10(a),(b),(c)は、それぞれビット線側からn番目、k番目、1番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図である。本実施形態では、書き込みはソース側制御ゲート線WL(n)からビット線側制御ゲート線WL(1)へのシーケンシャル書き込みを想定している。ビット線側k番目の場合(図10(b))を例にとって説明すると、選択された制御ゲート線WL(k)には、書き込み電圧Vpgmが与えられる。制御ゲート線WL(k+j)には(jは2以上の整数)、メモリトランジスタをカットオフさせるための低い電圧Vcutoff(例えば0V)が与えられる。選択制御ゲート線よりもビット線側にある上記以外の非選択制御ゲート線には中間電圧Vpass(k,1)が与えられ、選択制御ゲート線よりもソース線側にある上記以外の非選択制御ゲート線にはVpass(k,1)よりも高い中間電圧Vpass(k,2)が与えられる(Vpass(k,1)<Vpass(k,2))。
【0076】
本実施形態では、各々の制御ゲート線の一括書き込みで用いられる中間電圧Vpassは2種類であるが、それらのVpass値を制御ゲート線毎に変化させている。従って、最大2n種類のVpassを使用することになる。従来技術では中間電圧として1種類のVpassしか与えていなかった点が、本実施形態と根本的に異なる。
【0077】
なお、本実施形態では、選択メモリトランジスタのソース線側に1つのカットオフさせるメモリトランジスタを想定している点が第7の実施形態と異なる。このカットオフさせるメモリトランジスタは2つ以上あってもよい。
【0078】
このように、中間電圧Vpassをより細かく最適化することにより、全誤書き込みストレスの低減を図れる。
【0079】
なお、ここでは最大2n種類の中間電圧Vpassを想定しているが、全て異なる値を用いる必要は無い。誤書き込み特性の実力によって、必要最低限の数を用意すればよい。
【0080】
[第8の実施の形態]
本第8の実施形態に係る不揮発性半導体記憶装置は、基本的には第1の実施態様と同様な構成であり、図1に示した回路におけるロウデコーダ13を以下に説明するような選択動作を行うように変更することによって実現できる。
【0081】
図11(a),(b),(c)は、それぞれビット線側からn番目、k番目、1番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図である。本実施形態では、書き込みはソース側制御ゲート線WL(n)からビット線側制御ゲート線WL(1)へのシーケンシャル書き込みを想定している。ビット線側k番目の場合(図11(b))を例にとって説明すると、選択された制御ゲート線WL(k)には、書き込み電圧Vpgmが与えられる。制御ゲート線WL(k−i)、WL(k+j)には(i,jは2以上の整数)、メモリトランジスタをカットオフさせるための低い電圧Vcutoff(例えば0V)が与えられる。選択制御ゲート線よりもビット線側にある上記以外の非選択制御ゲート線には中間電圧Vpass(k,1)が与えられ、選択制御ゲート線よりもソース線側にある上記以外の非選択制御ゲート線にはVpass(k,1)よりも高い中間電圧Vpass(k,2)が与えられる(Vpass(k,1)<Vpass(k,2))。
【0082】
本実施形態では、各々の制御ゲート線の一括書き込みで用いられる中間電圧Vpassは2種類であるが、それらのVpass値を制御ゲート線毎に変化させている。従って、最大2n種類のVpassを使用することになる。従来技術では中間電圧として1種類のVpassしか与えていなかった点が、本実施形態と根本的に異なる。
【0083】
本実施形態では、選択メモリトランジスタのビット線側、ソース線側に1つずつのカットオフさせるメモリトランジスタを想定している点が第7の実施形態と異なる。このカットオフさせるメモリトランジスタはそれぞれ2つ以上あってもよい。
【0084】
このように、中間電圧Vpassをより細かく最適化することにより全誤書き込みストレスの低減を図れる。
【0085】
なお、ここでは最大2n種類の中間電圧Vpassを想定しているが、全て異なる値を用いる必要は無い。誤書き込み特性の実力によって、必要最低限の数を用意すればよい。
【0086】
[第9の実施の形態]
本第9の実施形態に係る不揮発性半導体記憶装置は、基本的には第1の実施態様と同様な構成であり、図1に示した回路におけるロウデコーダ13を以下に説明するような選択動作を行うように変更することによって実現できる。
【0087】
書き込みを行う制御ゲート線をビット線側からk番目とする。mを1以上n以下の整数とすると、図12(a),(b)は、それぞれk>mの場合、k≦m番目を示している。本実施形態では、書き込みはソース側制御ゲート線WL(n)からビット線側制御ゲート線WL(1)へのシーケンシャル書き込みを想定している。本実施形態の特徴は、書き込み制御ゲート線の位置に応じて、チャネル電圧制御方式を切り替えるということである。図12(a)では非選択制御ゲート線には中間電圧Vpassを与え、NANDセルユニット内の全てのチャネルを一体化して昇圧させるSB方式を用いる。一方、図12(b)では選択制御ゲート線の両側にメモリトランジスタをカットオフさせるための低い電圧Vcutoff(例えば0V)を与え、昇圧領域を限定し昇圧効率を高めるLSB方式を用いる。以上より、Vpgmストレスが大きくなる領域にのみ、昇圧効率の大きいチャネル電圧制御方式を用いることによって、誤書き込みを防ぐ。
【0088】
なお、mは、Vpgmストレスの大きさに応じて最適化すればよい。また、本実施形態では、2つのカットオフさせるメモリトランジスタを想定しているが、3つ以上あってもよい。
【0089】
[第10の実施の形態]
本第10の実施形態に係る不揮発性半導体記憶装置は、基本的には第1の実施態様と同様な構成であり、図1に示した回路におけるロウデコーダ13を以下に説明するような選択動作を行うように変更することによって実現できる。
【0090】
書き込みを行う制御ゲート線をビット線側からk番目とする。mを1以上n以下の整数とすると、図13(a),(b)は、それぞれk>mの場合、k≦m番目を示している。本実施形態では、書き込みはソース側制御ゲート線WL(n)からビット線側制御ゲート線WL(1)へのシーケンシャル書き込みを想定している。本実施形態の特徴は、書き込み制御ゲート線の位置に依存して、チャネル電圧制御方式を切り替えるということである。図13(a)では非選択制御ゲート線には中間電圧Vpassを与え、NANDセルユニット内の全てのチャネルを一体化して昇圧させるSB方式を用いる。一方、図13(b)では選択制御ゲート線のソース線側に隣接する制御ゲート線に、メモリトランジスタをカットオフさせるための低い電圧Vcutoff(例えば0V)を与え、昇圧領域を限定し昇圧効率を高めるEASB方式を用いる。以上より、Vpgmストレスが大きくなる領域にのみ、昇圧効率の大きいチャネル電圧制御方式を用いることによって、誤書き込みを防ぐ。
【0091】
なお、mは、Vpgmストレスの大きさに応じて最適化すればよい。また、本実施形態では、1つのカットオフさせるメモリトランジスタを想定しているが、2つ以上あってもよい。
【0092】
[第11の実施の形態]
本第11の実施形態に係る不揮発性半導体記憶装置は、基本的には第1の実施態様と同様な構成であり、図1に示した回路におけるロウデコーダ13を以下に説明するような選択動作を行うように変更することによって実現できる。
【0093】
書き込みを行う制御ゲート線をビット線側からk番目とする。mを1以上n以下の整数とすると、図14(a),(b)は、それぞれk>mの場合、k≦m番目を示している。本実施形態では、書き込みはソース側制御ゲート線WL(n)からビット線側制御ゲート線WL(1)へのシーケンシャル書き込みを想定している。本実施形態の特徴は、書き込み制御ゲート線の位置に依存して、チャネル電圧制御方式を切り替えるということである。図14(a)では非選択制御ゲート線には中間電圧Vpassを与え、NANDセルユニット内の全てのチャネルを一体化して昇圧させるSB方式を用いる。一方、図14(b)ではビット線側k+i番目(iは1以上の整数)の制御ゲート線に、メモリトランジスタをカットオフさせるための低い電圧Vcutoff(例えば0V)を与え、昇圧させるチャネル領域を限定し、昇圧効率を高める。以上より、Vpgmストレスが大きくなる領域にのみ、昇圧効率の大きいチャネル電圧制御方式を用いることによって、誤書き込みを防ぐ。
【0094】
なお、mは、Vpgmストレスの大きさに応じて最適化すればよい。また、本実施形態では、1つのカットオフさせるメモリトランジスタを想定しているが、2つ以上あってもよい。
【0095】
[第12の実施の形態]
本第12の実施形態に係る不揮発性半導体記憶装置は、基本的には第1の実施態様と同様な構成であり、図1に示した回路におけるロウデコーダ13を以下に説明するような選択動作を行うように変更することによって実現できる。
【0096】
書き込みを行う制御ゲート線をビット線側からk番目とする。mを1以上n以下の整数とすると、図15(a),(b)は、それぞれk>mの場合、k≦m番目を示している。本実施形態では、書き込みはソース側制御ゲート線WL(n)からビット線側制御ゲート線WL(1)へのシーケンシャル書き込みを想定している。本実施形態の特徴は、書き込み制御ゲート線の位置に依存して、チャネル電圧制御方式を切り替えるということである。図15(a)では非選択制御ゲート線には中間電圧Vpassを与え、NANDセルユニット内の全てのチャネルを一体化して昇圧させるSB方式を用いる。一方、図15(b)ではビット線側k+i番目及びk−j番目(i,jは1以上の整数)の制御ゲート線に、メモリトランジスタをカットオフさせるための低い電圧Vcutoff(例えば0V)を与え、昇圧させるチャネル領域を限定し、昇圧効率を高める。以上より、Vpgmストレスが大きくなる領域にのみ、昇圧効率の大きいチャネル電圧制御方式を用いることによって、誤書き込みを防ぐ。
【0097】
なお、mは、Vpgmストレスの大きさに応じて最適化すればよい。また、本実施形態では、2つのカットオフさせるメモリトランジスタを想定しているが、3つ以上あってもよい。
【0098】
[第13の実施の形態]
図16は、本発明の第13の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、要部を抽出して示すブロック図である。メモリセルアレイ11には、NANDセルユニットが行方向及び列方向にマトリクス状に配置され、制御ゲート線、ビット線、選択ゲート線及びソース線等が配線されている。このメモリセルアレイ11には、ビット線制御回路12及びロウデコーダ13が接続されている。上記ビット線制御回路12は書き込みデータのラッチ、読み出し時のセンス動作等を行うものである。このビット線制御回路12には、カラムアドレス信号をデコードしてNANDセルユニットの列を選択するためのカラムデコーダ14が接続されている。昇圧回路15は、電源電圧から、書き込み電圧Vpgm、異なる複数の中間電圧Vpass1〜Vpassn及びビット線電圧Vbl等を発生する。上記ロウデコーダ13は、上記昇圧回路15に制御信号を供給し、書き込み電圧Vpgm及び中間電圧Vpass1〜Vpassnを受ける。このロウデコーダ13は、ロウアドレス信号をデコードし、上記昇圧回路15から供給された電圧に基づいて、上記メモリセルアレイ11中のメモリトランジスタを選択するための種々の電圧のデコード信号Vpgm,Vpass1〜Vpassn,Vsg,Vssを出力する。これによって、上記メモリセルアレイ11中の制御ゲート線及び選択ゲート線が選択される。更に、上記ビット線制御回路12は、上記昇圧回路15からビット線電圧Vblを受け、上記カラムデコーダ14で選択されたNANDセルユニットの列に供給するようになっている。
【0099】
なお、図16では本実施形態の説明に必要な最小限の回路のみを示しており、他にもアドレスバッファ、データ入出力バッファ、及びタイミング発生回路等が必要であるが、それらは省かれていることに注意されたい。
【0100】
書き込みの場合、上記昇圧回路15において電源電圧から書き込み電圧Vpgm、中間電圧Vpass1〜Vpassn、ビット線電圧Vbl等の電圧を発生させる。これらの電圧は、ロウデコーダ13を介して選択ブロックの制御線、選択ゲート線、ソース線に印加され、選択制御ゲート線の書き込みが実行される。
制御ゲート線に与える電圧に着目すると、選択制御ゲート線にはVpgmを、非選択制御ゲート線には、異なるVpass電圧を印加することによって、非選択制御ゲート線における、中間電圧Vpassによる弱い書き込みストレスを軽減する。
【0101】
図17(a),(b),(c)は、それぞれビット線側からn番目、k番目、1番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図である。本実施形態では、書き込みはソース側制御ゲート線WL(n)からビット線側制御ゲート線WL(1)へのシーケンシャル書き込みを想定している。ビット線側k番目の場合(図17(b))を例にとって説明する。選択された制御ゲート線WL(k)には、書き込み電圧Vpgmが与えられる。選択制御ゲート線WL(k)とビット線側選択ゲート線SGDの間の制御ゲート線WL(1)〜WL(k−1)には中間電圧Vpass1が与えられる。
選択制御ゲート線WL(k)とソース線側選択ゲート線SGSの間の制御ゲート線WL(k+1)〜WL(n)には、Vpass1よりも高い中間電圧Vpass2が与えられる(Vpass1<Vpass2)。図24に示した従来技術では、中間電圧として1種類のVpassしか与えていなかった点が、本実施形態と根本的に異なる。
【0102】
次に、図18(a),(b)により、従来のシーケンシャル書き込みを用いたSB方式と、本実施形態の場合との比較を行う。従来のシーケンシャル書き込みを用いたSB方式の場合、ビット線から離れたメモリトランジスタほど、Vpgmストレスが小さくなることは先に述べた(図27参照)。従って、Vpgmストレスのワーストケースはビット線側1番目のメモリトランジスタMC1,2であると考えられる(図18(a)に白丸で示す)。一方、各メモリトランジスタに印加されるVpassパルスは、単一のVpass値を用いているため、大きさVpassのパルス×(n−1)回となる。従って、VpassストレスはNANDセルユニット内の位置に依らず一定である(図18(a)に白四角で示す)。“1”データが受ける全誤書き込みストレスは、Vpgmストレス+Vpassストレスであるから、最大の誤書き込みストレスが加わるのはビット線側1番目のメモリトランジスタである(図18(b)に白三角で示す)。
【0103】
これに対し、本実施形態が有利となる根拠を模式的に説明する。まず、Vpass2としては従来技術と同程度のVpass値を用いる。本実施形態では、消去状態のメモリトランジスタMC1,2〜MCk−1,2に印加するVpass1を従来技術よりも下げているため、Vpgmストレスは若干悪化可能性がある(図18(a)に黒丸で示す)。しかし、消去状態のメモリトランジスタはブーストの効果が大きいため、適切な値のVpass1を選択すればVpgmストレスが大幅に悪化することは無い。一方、中間電圧Vpass1を下げることにより、Vpassストレスが低減される。ビット線側からk番目の“1”データメモリトランジスタが受けるVpassパルスは、大きさVpass1のパルス×(n−k)回+大きさVpass2のパルス×(k−1)回となるから、VpassストレスはNANDセルユニット内の位置に対して依存性を持つことになる。即ち、ビット線BL1,BL2,…に近いメモリトランジスタほどVpassストレスが小さくなる(図18(a)に黒四角で示す)。Vpassストレスのワーストケースはビット線側からn番目のメモリトランジスタとなり、このとき従来技術と同等になる。
【0104】
以上より、本実施形態の全誤書き込みストレス(Vpgmストレス+Vpassストレス)は、図18(b)に黒三角で示すように表せる。図18(b)より、全誤書き込みストレスの最大値で比較すると、適切な値のVpass1を用いることにより、従来技術よりも誤書き込みストレスを低減できる。
【0105】
[第14の実施の形態]
本第14の実施形態に係る不揮発性半導体記憶装置は、基本的には第13の実施態様と同様な構成であり、図16に示した回路におけるロウデコーダ13を以下に説明するような選択動作を行うように変更することによって実現できる。
【0106】
図19(a),(b),(c)は、それぞれビット線側からn番目、k番目、1番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図である。本実施形態では、書き込みはソース側制御ゲート線WL(n)からビット線側制御ゲート線WL(1)へのシーケンシャル書き込みを想定している。ビット線側k番目の場合(図19(b))を例にとって説明すると、選択された制御ゲート線WL(k)には、書き込み電圧Vpgmが与えられる。選択制御ゲート線WL(k)のソース線側に隣接する制御ゲート線WL(k+1)には、メモリトランジスタをカットオフさせるための低い電圧Vcutoff(例えば0V)が与えられる。上記以外のビット線側非選択制御ゲート線WL(1)〜WL(k−1)には中間電圧Vpass1が与えられ、上記以外のソース線側非選択制御ゲート線WL(k+2)〜WL(n)にはVpass1よりも高い中間電圧Vpass2が与えられる(Vpass1<Vpass2)。従来技術では中間電圧として1種類のVpassしか与えていなかった点が、本実施形態と根本的に異なる。
【0107】
なお、本実施形態では、選択メモリトランジスタのソース線側に1つのカットオフさせるメモリトランジスタを想定しているが、2つ以上あってもよい。
【0108】
従来のEASB方式に対する、本実施形態の優位性は基本的に第13の実施形態で述べたことと同じである。Vpass2は従来の方式で用いたVpassと同程度にとり、Vpass1はVpgmストレスを大幅に悪化させない程度に下げることによって、VpgmストレスとVpassストレスの和で表される全誤書き込みストレスを低減できる。
【0109】
[第15の実施の形態]
本第15の実施形態に係る不揮発性半導体記憶装置は、基本的には第13の実施態様と同様な構成であり、図16に示した回路におけるロウデコーダ13を以下に説明するような選択動作を行うように変更することによって実現できる。
【0110】
図20(a),(b),(c)は、それぞれビット線側からn番目、k番目、1番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図である。本実施形態では、書き込みはソース側制御ゲート線WL(n)からビット線側制御ゲート線WL(1)へのシーケンシャル書き込みを想定している。本実施形態は、カットオフさせるメモリトランジスタの位置が第14の実施形態と異なる。
【0111】
即ち、ビット線側k番目の場合(図20(b))を例にとって説明すると、選択された制御ゲート線WL(k)には、書き込み電圧Vpgmが与えられる。制御ゲート線WL(k+j)には(jは2以上の整数)、メモリトランジスタをカットオフさせるための低い電圧Vcutoff(例えば0V)が与えられる。選択制御ゲート線よりもビット線側にある上記以外の非選択制御ゲート線には中間電圧Vpass1が与えられ、選択制御ゲート線よりもソース線側にある上記以外の非選択制御ゲート線にはVpass1よりも高い中間電圧Vpass2が与えられる(Vpass1<Vpass2)。従来技術では中間電圧として1種類のVpassしか与えていなかった点が、本実施形態と根本的に異なる。
【0112】
なお、本実施形態では、選択メモリトランジスタのソース線側に1つのカットオフさせるメモリトランジスタを想定しているが、2つ以上あってもよい。
【0113】
従来のEASB方式に対する、本実施形態の優位性は基本的に第13の実施形態で述べたことと同じである。Vpass2は従来の方式で用いたVpassと同程度にとり、Vpass1はVpgmストレスを大幅に悪化させない程度に下げることによって、VpgmストレスとVpassストレスの和で表される全誤書き込みストレスを低減できる。
【0114】
[第16の実施の形態]
本第16の実施形態に係る不揮発性半導体記憶装置は、基本的には第13の実施態様と同様な構成であり、図16に示した回路におけるロウデコーダ13を以下に説明するような選択動作を行うように変更することによって実現できる。
【0115】
図21(a),(b),(c)は、それぞれビット線側からn番目、k番目、1番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図である。本実施形態では、書き込みはソース側制御ゲート線WL(n)からビット線側制御ゲート線WL(1)へのシーケンシャル書き込みを想定している。ビット線側k番目の場合(図21(b))を例にとって説明すると、選択された制御ゲート線WL(k)には、書き込み電圧Vpgmが与えられる。選択制御ゲート線WL(k)の両隣の制御ゲート線WL(k−1),WL(k+1)には、メモリトランジスタをカットオフさせるための低い電圧Vcutoff(例えば0V)が与えられる。上記以外のビット線側非選択制御ゲート線WL(1)〜WL(k−2)には中間電圧Vpass1が与えられ、上記以外のソース線側非選択制御ゲート線WL(k+2)〜WL(n)にはVpass1よりも高い中間電圧Vpass2が与えられる(Vpass1<Vpass2)。従来技術では中間電圧として1種類のVpassしか与えていなかった点が、本実施形態と根本的に異なる。
【0116】
なお、本実施形態では、選択メモリトランジスタのビット線、ソース線側に1つずつのカットオフさせるメモリトランジスタを想定しているが、それぞれ2つ以上あってもよい。
【0117】
従来のLSB方式に対する、本実施形態の優位性は基本的に第13の実施形態で述べたことと同じである。Vpass2は従来の方式で用いたVpassと同程度にとり、Vpass1はVpgmストレスを大幅に悪化させない程度に下げることによって、VpgmストレスとVpassストレスの和で表される全誤書き込みストレスを低減できる。
【0118】
[第17の実施の形態]
本第17の実施形態に係る不揮発性半導体記憶装置は、基本的には第13の実施態様と同様な構成であり、図16に示した回路におけるロウデコーダ13を以下に説明するような選択動作を行うように変更することによって実現できる。
【0119】
図22(a),(b),(c)は、それぞれビット線側からn番目、k番目、1番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図である。本実施形態では、書き込みはソース側制御ゲート線WL(n)からビット線側制御ゲート線WL(1)へのシーケンシャル書き込みを想定している。本実施形態は、カットオフさせるメモリトランジスタの位置が第13の実施形態と異なる。
【0120】
ビット線側k番目の場合(図22(b))を例にとって説明すると、選択された制御ゲート線WL(k)には、書き込み電圧Vpgmが与えられる。制御ゲート線WL(k−i)、WL(k+j)には(i,jは2以上の整数)、メモリトランジスタをカットオフさせるための低い電圧Vcutoff(例えば0V)が与えられる。選択制御ゲート線よりもビット線側にある上記以外の非選択制御ゲート線には中間電圧Vpass1が与えられ、選択制御ゲート線よりもソース線側にある上記以外の非選択制御ゲート線にはVpass1よりも高い中間電圧Vpass2が与えられる(Vpass1<Vpass2)。従来技術では中間電圧として1種類のVpassしか与えていなかった点が、本実施形態と根本的に異なる。
【0121】
なお、本実施形態では、選択メモリトランジスタのビット線、ソース線側に1つずつのカットオフさせるメモリトランジスタを想定しているが、それぞれ2つ以上あってもよい。
【0122】
従来のLSB方式に対する、本実施形態の優位性は基本的に第13の実施形態で述べたことと同じである。Vpass2は従来の方式で用いたVpassと同程度にとり、Vpass1はVpgmストレスを大幅に悪化させない程度に下げることによって、VpgmストレスとVpassストレスの和で表される全誤書き込みストレスを低減できると考えられる。
【0123】
[応用例]
図23は、この発明の実施形態に係る不揮発性半導体記憶装置の応用例について説明するためのもので、メモリカードの一例を示すブロック図である。
【0124】
図23に示すように、メモリカード97には、主記憶であるメモリチップ(Flash memory)92と、メモリチップ92を制御するコントローラチップ(controller)91とが含まれている。図23には、コントローラチップ91に含まれるいくつかの回路ブロックのうち、特に主記憶に関係する回路ブロックのみを説明する。
【0125】
主記憶に関係する回路ブロックとしては、例えば、シリアル/パラレル及びパラレル/シリアルインターフェース(Serial/Parallel and Parallel/Serial Interface)93、ページバッファ(Page Buffer)94、メモリインターフェース(Memory Interface)95が含まれる。
【0126】
インターフェース93は、データをメモリチップ92に書き込む際、例えば、シリアルな入力データ(Input data)を、パラレルな内部データに変換する。変換されたパラレルな内部データは、ページバッファ94に入力され、ここに蓄積される。蓄積された内部データは、メモリインターフェース95を介して、メモリチップ92に書き込まれる。
【0127】
また、データを、メモリカード97から読み出す際には、メモリチップル92から読み出したデータを、メモリインターフェース95を介して、ページバッファ94に入力し、ここに蓄積する。蓄積された内部データは、インターフェース93に入力され、ここでパラレルな内部データが、シリアルな出力データ(Output data)に変換されて、メモリカード97の外に出力される。
【0128】
このようなコントローラチップ91及びメモリチップ92が、図23に示すように、カード型外装体(Card type Package)に収容、あるいは搭載、あるいは貼り付けられることで、メモリカードとして機能する。
【0129】
上記第1乃至第17の実施形態により説明した不揮発性半導体記憶装置は、メモリチップ92内のメモリ回路96に使用される。上記各実施形態により説明した半導体記憶装置は、シーケンシャル書き込みを採用した場合に、ストレスを低減でき、誤書き込みを防止できる。従って、上記各実施形態に係る半導体記憶装置を使用したメモリカード97によれば、メモリカード97と、これが接続される電子機器との間でのデータのやりとり、特に電子機器からのシーケンシャルなデータ書き込みの際に、ストレスを低減して誤書き込みを防止できる、という利点を得ることができる。この利点故に、当該不揮発性半導体記憶装置を使用したメモリカード97は、シーケンシャルなデータ書き込みを要求される電子機器、例えば、ビデオカメラ、デジタルスチルカメラ、パーソナルデジタルアシスタント等の記録メディアとして有用である。
【0130】
以上第1乃至第17の実施の形態とその応用例を用いて本発明の説明を行ったが、本発明は上記各実施の形態やその応用例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。例えば、第1乃至第17の実施の形態では、電荷蓄積層を利用したスタックゲート構造について述べたが、浮遊ゲートの代わりにONO膜のような電荷蓄積膜を使用したMONOS構造等にも適用できるのは勿論である。
【0131】
また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも1つが解決でき、発明の効果の欄で述べられている効果の少なくとも1つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【0132】
【発明の効果】
以上説明したように、本発明によれば、シーケンシャル書き込みを行った場合に、Vpass電圧の数及びその与え方を従来方式から変えることによって、書き込みに対する信頼性を向上できる不揮発性半導体記憶装置が得られる。
【0133】
また、書き込みを行う制御ゲート線の位置に依存してチャネル電圧制御方式を切り替え、Vpgmストレスの大きい領域にのみ昇圧効率の高い方式を使用することにより、書き込みに対する信頼性を向上できる不揮発性半導体記憶装置が得られる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、要部を抽出して示すブロック図。
【図2】図1に示した回路におけるメモリセルアレイ(NAND型メモリセルアレイ)の構成例を示す回路図。
【図3】本発明の第1の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、(a)図はビット線側から第n番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、(b)図はビット線側から第k番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、(c)図はビット線側から第1番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図4】シーケンシャル書き込みを用いたセルフブースト方式によるVpgmストレスのNANDセルユニット内位置依存性を示す特性図。
【図5】本発明の第2の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、(a)図はビット線側から第n番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、(b)図はビット線側から第k番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、(c)図はビット線側から第1番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図6】本発明の第3の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、(a)図はビット線側から第n番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、(b)図はビット線側から第k番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、(c)図はビット線側から第1番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図7】本発明の第4の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、(a)図はビット線側から第n番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、(b)図はビット線側から第k番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、(c)図はビット線側から第1番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図8】本発明の第5の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、(a)図はビット線側から第n番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、(b)図はビット線側から第k番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、(c)図はビット線側から第1番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図9】本発明の第6の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、(a)図はビット線側から第n番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、(b)図はビット線側から第k番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、(c)図はビット線側から第1番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図10】本発明の第7の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、(a)図はビット線側から第n番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、(b)図はビット線側から第k番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、(c)図はビット線側から第1番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図11】本発明の第8の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、(a)図はビット線側から第n番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、(b)図はビット線側から第k番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、(c)図はビット線側から第1番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図12】本発明の第9の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、(a)図はビット線側から第k番目(k>mの場合)の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、(b)図はビット線側から第k番目(k≦mの場合)の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図13】本発明の第10の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、(a)図はビット線側から第k番目(k>mの場合)の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、(b)図はビット線側から第k番目(k≦mの場合)の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図14】本発明の第11の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、(a)図はビット線側から第k番目(k>mの場合)の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、(b)図はビット線側から第k番目(k≦mの場合)の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図15】本発明の第12の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、(a)図はビット線側から第k番目(k>mの場合)の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、(b)図はビット線側から第k番目(k≦mの場合)の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図16】本発明の第13の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、要部を抽出して示すブロック図。
【図17】本発明の第13の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、(a)図はビット線側から第n番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、(b)図はビット線側から第k番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、(c)図はビット線側から第1番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図18】従来の書き込み方式と本発明の第13の実施形態に係る書き込み方式を比較して示すもので、(a)図はVpgmストレスとVpassストレスを比較して示す特性図、(b)図は全誤書き込みストレスを比較して示す特性図。
【図19】本発明の第14の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、(a)図はビット線側から第n番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、(b)図はビット線側から第k番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、(c)図はビット線側から第1番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図20】本発明の第15の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、(a)図はビット線側から第n番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、(b)図はビット線側から第k番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、(c)図はビット線側から第1番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図21】本発明の第16の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、(a)図はビット線側から第n番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、(b)図はビット線側から第k番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、(c)図はビット線側から第1番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図22】本発明の第17の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、(a)図はビット線側から第n番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、(b)図はビット線側から第k番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、(c)図はビット線側から第1番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図23】この発明の実施形態に係る不揮発性半導体記憶装置の応用例について説明するためのもので、メモリカードの一例を示すブロック図。
【図24】従来の不揮発性半導体記憶装置について説明するためのもので、(a)図はセルフブースト方式におけるバイアス状態を示す等価回路図、(b)図はセルフブースト方式における“1”書き込み時のチャネル領域の昇圧の様子を示す断面図。
【図25】従来の不揮発性半導体記憶装置について説明するためのもので、(a)図はローカルセルフブースト方式におけるバイアス状態を示す等価回路図、(b)図はローカルセルフブースト方式における“1”書き込み時のチャネル領域の昇圧の様子を示す断面図。
【図26】従来の不揮発性半導体記憶装置について説明するためのもので、(a)図は消去領域セルフブースト方式におけるバイアス状態を示す等価回路図、(b)図は消去領域セルフブースト方式における“1”書き込み時のチャネル領域の昇圧の様子を示す断面図。
【図27】Vpgmストレス及びVpassストレスのVpass依存性について説明するための特性図。
【符号の説明】
11…メモリセルアレイ(NAND型メモリセルアレイ)、12…ビット線制御回路、13…ロウデコーダ、14…カラムデコーダ、15…昇圧回路、21…ビット線駆動回路、22…制御ゲート線、選択ゲート線及びソース線の駆動回路、MC1,m〜MCn,m…メモリトランジスタ、SG1,m,SG2,m…選択ゲートトランジスタ、WL(1)〜WL(n)…制御ゲート線、SGD,SGS…選択ゲート線、SL…ソース線、BL1,BL2,BLm…ビット線、Set1〜Setm…電圧セット、Vpgm…書き込み電圧、Vbl1,Vbl2…ビット線電圧、Vsgs…ソース側の選択ゲートトランジスタをカットオフさせる電圧、Vpass,Vpass(1),Vpass(k),Vpass(n)…中間電圧、Vcutoff…メモリトランジスタをカットオフさせるための電圧、Vsgd,Vsgs…ゲート電圧、Vch…チャネル電圧。
Claims (41)
- 電気的なデータの書き込み及び消去が可能なメモリトランジスタが列方向に直列接続され、その一端が第1の選択ゲートトランジスタを介してビット線に、他端が第2の選択ゲートトランジスタを介してソース線に接続されたメモリセルユニットがマトリクス状に配置され、同一行に並ぶメモリセルユニットがメモリセルブロックを形成し、同一行に並ぶメモリトランジスタが共通の制御ゲート線に接続されたメモリセルアレイと、
電源電圧から、書き込み電圧、異なる複数の中間電圧及びビット線電圧を発生する昇圧回路と、
前記昇圧回路で発生された前記書き込み電圧及び前記異なる複数の中間電圧が供給され、前記制御ゲート線を選択し、且つ前記第1,第2の選択ゲートトランジスタの各ゲートに接続された第1,第2の選択ゲート線を選択するロウデコーダと、
前記昇圧回路で発生された前記ビット線電圧が供給され、書き込みデータのラッチ、及び読み出し時のセンス動作を行うビット線制御回路と、
前記メモリセルユニットの列を選択するカラムデコーダとを具備し、
前記ロウデコーダは、選択された制御ゲート線の位置が前記ビット線に近いときに、非選択制御ゲート線に前記複数の異なる中間電圧のうちの高い電圧を与え、選択された制御ゲート線の位置が前記ビット線から遠いときに、非選択制御ゲート線に前記複数の異なる中間電圧のうちの低い電圧を与える
ことを特徴とする不揮発性半導体記憶装置。 - 電気的なデータの書き込み及び消去が可能なメモリトランジスタが列方向に直列接続され、その一端が第1の選択ゲートトランジスタを介してビット線に、他端が第2の選択ゲートトランジスタを介してソース線に接続されたメモリセルユニットがマトリクス状に配置され、同一行に並ぶメモリセルユニットがメモリセルブロックを形成し、同一行に並ぶメモリトランジスタが共通の制御ゲート線に接続されたメモリセルアレイと、
電源電圧から、書き込み電圧、中間電圧及びビット線電圧を発生する昇圧回路と、
前記昇圧回路で発生された前記書き込み電圧及び前記中間電圧が供給され、前記制御ゲート線を選択し、且つ前記第1,第2の選択ゲートトランジスタの各ゲートに接続された第1,第2の選択ゲート線を選択するロウデコーダと、
前記昇圧回路で発生された前記ビット線電圧が供給され、書き込みデータのラッチ、及び読み出し時のセンス動作を行うビット線制御回路と、
前記メモリセルユニットの列を選択するカラムデコーダとを具備し、
前記ロウデコーダは、選択された制御ゲート線の位置が前記ビット線に近いときに、前記ビット線に近い非選択制御ゲート線に前記メモリトランジスタをカットオフさせる基準電圧を与え、且つ前記ビット線から遠い非選択ゲート線に前記中間電圧を与え、選択された制御ゲート線の位置が前記ビット線から遠いときに、非選択制御ゲート線に前記中間電圧を与える
ことを特徴とする不揮発性半導体記憶装置。 - 電気的なデータの書き込み及び消去が可能なメモリトランジスタが列方向に直列接続され、その一端が第1の選択ゲートトランジスタを介してビット線に、他端が第2の選択ゲートトランジスタを介してソース線に接続されたメモリセルユニットがマトリクス状に配置され、同一行に並ぶメモリセルユニットがメモリセルブロックを形成し、同一行に並ぶメモリトランジスタが共通の制御ゲート線に接続されたメモリセルアレイと、
電源電圧から、書き込み電圧、複数の異なる中間電圧及びビット線電圧を発生する昇圧回路と、
前記昇圧回路で発生された前記書き込み電圧及び前記複数の異なる中間電圧が供給され、前記制御ゲート線を選択し、且つ前記第1,第2の選択ゲートトランジスタの各ゲートに接続された第1,第2の選択ゲート線を選択するロウデコーダと、
前記昇圧回路で発生された前記ビット線電圧が供給され、書き込みデータのラッチ、及び読み出し時のセンス動作を行うビット線制御回路と、
前記メモリセルユニットの列を選択するカラムデコーダとを具備し、
前記ロウデコーダは、データ書き込み時に、非選択制御ゲート線のうちのビット線側に位置する非選択制御ゲート線に前記複数の異なる中間電圧のうちの高い電圧を与え、非選択制御ゲート線のうちのソース線側に位置する非選択制御ゲート線に前記複数の異なる中間電圧のうちの低い電圧を与える
ことを特徴とする不揮発性半導体記憶装置。 - 前記ロウデコーダは、選択された制御ゲート線の片側若しくは両側に位置する非選択ゲート線のうち、少なくとも1本に前記メモリトランジスタをカットオフさせる基準電圧を与えることを特徴とする請求項3に記載の不揮発性半導体記憶装置。
- 電気的なデータの書き込み及び消去が可能なn個(nは3以上の整数)のメモリトランジスタが列方向に直列接続され、その一端が第1の選択ゲートトランジスタを介してビット線に、他端が第2の選択ゲートトランジスタを介してソース線に接続されたメモリセルユニットがマトリクス状に配置され、同一行に並ぶメモリセルユニットがメモリセルブロックを形成し、同一行に並ぶメモリトランジスタが共通の制御ゲート線に接続されることにより、1つのメモリセルブロック当たりn本の制御ゲート線を有するメモリセルアレイを備えた不揮発性半導体記憶装置であって、
選択された制御ゲート線に正の高い電圧を与えたときに、選択されたメモリセルユニット内の選択されたメモリトランジスタのチャネル電圧を低く保つことにより書き込みを行い、非選択のメモリセルユニット内の前記選択された制御ゲート線に接続された非選択のメモリトランジスタのチャネル電圧を1本乃至複数の制御ゲート線との容量結合による自己昇圧を利用して書き込みを禁止することによって、前記選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む手段を有し、
前記選択された制御ゲート線に第1の電圧を印加し、それ以外の非選択制御ゲート線の全て若しくはその一部に第1の電圧より低いm種類(mは2以上n−1以下の整数)の中間電圧を与え、更に選択されたメモリセルブロック内の前記選択された制御ゲート線とは異なる制御ゲート線を選択し書き込む際に、それ以外の非選択制御ゲート線の全て若しくはその一部に前記m種類の中間電圧とは異なる若しくは同じm種類の中間電圧を与え、前記選択されたメモリセルブロック内の全ての制御ゲート線を順次書き込む上で最大m×n種類の中間電圧を使用して書き込みを行うことを特徴とする不揮発性半導体記憶装置。 - 前記選択されたメモリセルブロック内の全ての制御ゲート線を順次書き込む際、ソース線側より第1番目の制御ゲート線からビット線側へ向かって順番に選択して書き込みを行うことを特徴とする請求項5に記載の不揮発性半導体記憶装置。
- 前記非選択の制御ゲート線の全て若しくはその一部に与える、前記第1の電圧より低い中間電圧は2種類(m=2)であり、前記選択されたメモリセルブロック内の全ての制御ゲート線を順次書き込む上で最大2×n種類の中間電圧を使用して書き込みを行うことをを特徴とする請求項5または6に記載の不揮発性半導体記憶装置。
- ビット線側から第k番目(kは1以上n以下の整数)の制御ゲート線を選択したとき、非選択の制御ゲート線の全て若しくはその一部に与える、kに依存した前記2種類の中間電圧をVpass1(k)、Vpass2(k)としたとき、Vpass1(k)はビット線側より第1番目から第j番目(jは1以上n以下の整数)までに含まれる非選択の制御ゲート線の全て若しくはその一部に与え、Vpass2(k)はビット線側より第j+1番目から第n番目までに含まれる非選択の制御ゲート線の全て若しくはその一部に与えることを特徴とする請求項7に記載の不揮発性半導体記憶装置。
- 前記整数jは前記整数kに等しいことを特徴とする請求項8に記載の不揮発性半導体記憶装置。
- 全ての前記整数kに対して、前記Vpass1(k)は前記Vpass2(k)よりも低いことを特徴とする請求項8または9に記載の不揮発性半導体記憶装置。
- 前記Vpass1(k)及び前記Vpass2(k)は、それぞれkが小さくなるにつれて増加することを特徴とする請求項8乃至10いずれか1つの項に記載の不揮発性半導体記憶装置。
- 前記選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む際に、前記非選択のメモリセルユニットでは、全ての制御ゲート線との容量結合によって前記非選択のメモリセルユニット内の全てのメモリトランジスタのチャネル領域が一体となって自己昇圧されることにより、前記非選択のメモリトランジスタの書き込みが禁止されることを特徴とする請求項5乃至11いずれか1つの項に記載の不揮発性半導体記憶装置。
- 前記選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む際に、前記非選択のメモリセルユニットでは、単一若しくは複数の非導通化されたメモリトランジスタにより限定されたチャネル領域が、単一若しくは複数の制御ゲート線との容量結合によって自己昇圧されることにより、前記非選択のメモリトランジスタの書き込みが禁止されることを特徴とする請求項5乃至11いずれか1つの項に記載の不揮発性半導体記憶装置。
- 電気的なデータの書き込み及び消去が可能なn個(nは3以上の整数)のメモリトランジスタが列方向に直列接続され、その一端が第1の選択ゲートトランジスタを介してビット線に、他端が第2の選択ゲートトランジスタを介してソース線に接続されたメモリセルユニットがマトリクス状に配置され、同一行に並ぶメモリセルユニットがメモリセルブロックを形成し、同一行に並ぶメモリトランジスタが共通の制御ゲート線に接続されることにより、1つのメモリセルブロック当たりn本の制御ゲート線を有するメモリセルアレイを備えた不揮発性半導体記憶装置であって、
選択された制御ゲート線に正の高い電圧を与えたときに、選択されたメモリセルユニット内の選択されたメモリトランジスタのチャネル電圧を低く保つことにより書き込みを行い、非選択のメモリセルユニット内の前記選択された制御ゲート線に接続された非選択のメモリトランジスタのチャネル電圧を1本乃至複数の制御ゲート線との容量結合による自己昇圧を利用して書き込みを禁止することによって、前記選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む手段を有し、
前記選択された制御ゲート線がビット線側より第1番目から第i番目(iは1以上n以下の整数)までの場合、当該制御ゲート線に第1の電圧を印加し、前記選択された制御ゲート線よりもビット線側の非選択制御ゲート線の全て若しくはその一部に第1の電圧より低い第2の電圧を与え、前記選択された制御ゲート線よりもソース線側の非選択制御ゲート線の全て若しくはその一部に第1の電圧より低い第3の電圧を与え、前記選択された制御ゲート線がビット線側より第i+1番目から第n番目までの場合、当該制御ゲート線に第1の電圧を印加し、前記選択された制御ゲート線よりもビット線側の非選択制御ゲート線の全て若しくはその一部に第1の電圧より低い第4の電圧を与え、前記選択された制御ゲート線よりもソース線側の非選択制御ゲート線の全て若しくはその一部に第1の電圧より低い第5の電圧を与えることを特徴とする不揮発性半導体記憶装置。 - 前記選択されたメモリセルブロック内の全ての制御ゲート線を順次書き込む際、ソース線側より第1番目の制御ゲート線からビット線側へ向かって順番に選択して書き込みを行うことを特徴とする請求項14に記載の不揮発性半導体記憶装置。
- 前記第2の電圧は前記第3の電圧よりも低く、且つ前記第4の電圧は前記第5の電圧よりも低いことを特徴とする請求項14または15に記載の不揮発性半導体記憶装置。
- 前記第2の電圧は前記第4の電圧よりも高く、且つ前記第3の電圧は前記第5の電圧よりも高いことを特徴とする請求項14乃至16いずれか1つの項に記載の不揮発性半導体記憶装置。
- 前記選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む際に、前記非選択のメモリセルユニットでは、全ての制御ゲート線との容量結合によって前記非選択のメモリセルユニット内の全てのメモリトランジスタのチャネル領域が一体となって自己昇圧されることにより、前記非選択のメモリトランジスタの書き込みが禁止されることを特徴とする請求項14乃至17いずれか1つの項に記載の不揮発性半導体記憶装置。
- 前記選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む際に、前記非選択のメモリセルユニットでは、単一若しくは複数の非導通化されたメモリトランジスタにより限定されたチャネル領域が、単一若しくは複数の制御ゲート線との容量結合によって自己昇圧されることにより、前記非選択のメモリトランジスタの書き込みが禁止されることを特徴とする請求項14乃至17いずれか1つの項に記載の不揮発性半導体記憶装置。
- 電気的なデータの書き込み及び消去が可能なn個(nは3以上の整数)のメモリトランジスタが列方向に直列接続され、その一端が第1の選択ゲートトランジスタを介してビット線に、他端が第2の選択ゲートトランジスタを介してソース線に接続されたメモリセルユニットがマトリクス状に配置され、同一行に並ぶメモリセルユニットがメモリセルブロックを形成し、同一行に並ぶメモリトランジスタが共通の制御ゲート線に接続されることにより、1つのメモリセルブロック当たりn本の制御ゲート線を有するメモリセルアレイを備えた不揮発性半導体記憶装置であって、
選択された制御ゲート線に正の高い電圧を与えたときに、選択されたメモリセルユニット内の選択されたメモリトランジスタのチャネル電圧を低く保つことにより書き込みを行い、非選択のメモリセルユニット内の前記選択された制御ゲート線に接続された非選択のメモリトランジスタのチャネル電圧を1本乃至複数の制御ゲート線との容量結合による自己昇圧を利用して書き込みを禁止することによって、前記選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む手段を有し、
前記選択された制御ゲート線がビット線側から第k番目(kは1以上n以下の整数)の場合、当該制御ゲート線に第1の電圧を印加し、非選択の制御ゲート線の全て若しくはその一部に第1の電圧より低いkに依存したVpass(k)を与え、選択されたメモリセルブロック内の全ての制御ゲート線を順次書き込む上で最大n種類のVpass(k)を使用して書き込みを行うことを特徴とする不揮発性半導体記憶装置。 - 前記選択されたメモリセルブロック内の全ての制御ゲート線を順次書き込む際、ソース線側より第1番目の制御ゲート線からビット線側へ向かって順番に選択して書き込みを行うことを特徴とする請求項20に記載の不揮発性半導体記憶装置。
- 前記Vpass(k)は、kが小さくなるにつれて増加することを特徴とする請求項18または21に記載の不揮発性半導体記憶装置。
- 前記選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む際に、前記非選択のメモリセルユニットでは、全ての制御ゲート線との容量結合によって前記非選択のメモリセルユニット内の全てのメモリトランジスタのチャネル領域が一体となって自己昇圧されることにより、前記非選択のメモリトランジスタの書き込みが禁止されることを特徴とする請求項20乃至22いずれか1つの項に記載の不揮発性半導体記憶装置。
- 前記選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む際に、前記非選択のメモリセルユニットでは、単一若しくは複数の非導通化されたメモリトランジスタにより限定されたチャネル領域が、単一若しくは複数の制御ゲート線との容量結合によって自己昇圧されることにより、前記非選択のメモリトランジスタの書き込みが禁止されることを特徴とする請求項20乃至22いずれか1つの項に記載の不揮発性半導体記憶装置。
- 電気的なデータの書き込み及び消去が可能なn個(nは3以上の整数)のメモリトランジスタが列方向に直列接続され、その一端が第1の選択ゲートトランジスタを介してビット線に、他端が第2の選択ゲートトランジスタを介してソース線に接続されたメモリセルユニットがマトリクス状に配置され、同一行に並ぶメモリセルユニットがメモリセルブロックを形成し、同一行に並ぶメモリトランジスタが共通の制御ゲート線に接続されることにより、1つのメモリセルブロック当たりn本の制御ゲート線を有するメモリセルアレイを備えた不揮発性半導体記憶装置であって、
選択された制御ゲート線に正の高い電圧を与えたときに、選択されたメモリセルユニット内の選択されたメモリトランジスタのチャネル電圧を低く保つことにより書き込みを行い、非選択のメモリセルユニット内の前記選択された制御ゲート線に接続された非選択のメモリトランジスタのチャネル電圧を1本乃至複数の制御ゲート線との容量結合による自己昇圧を利用して書き込みを禁止することによって、前記選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む手段を有し、
前記選択された制御ゲート線がビット線側より第1番目から第i番目(iは1以上n以下の整数)までの場合、当該制御ゲート線に第1の電圧を印加し、非選択の制御ゲート線の全て若しくはその一部に第1の電圧より低い第6の電圧を与え、前記選択された制御ゲート線がビット線側より第i+1番目から第n番目までの場合、非選択の制御ゲート線の全て若しくはその一部に第1の電圧より低い第7の電圧を与えることを特徴とする不揮発性半導体記憶装置。 - 前記選択されたメモリセルブロック内の全ての制御ゲート線を順次書き込む際、ソース線側より第1番目の制御ゲート線からビット線側へ向かって順番に選択して書き込みを行うことを特徴とする請求項25に記載の不揮発性半導体記憶装置。
- 前記第6の電圧は前記第7の電圧よりも高いことを特徴とする請求項25または26に記載の不揮発性半導体記憶装置。
- 前記選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む際に、前記非選択のメモリセルユニットでは、全ての制御ゲート線との容量結合によって前記非選択のメモリセルユニット内の全てのメモリトランジスタのチャネル領域が一体となって自己昇圧されることにより、前記非選択のメモリトランジスタの書き込みが禁止されることを特徴とする請求項25乃至27いずれか1つの項に記載の不揮発性半導体記憶装置。
- 前記選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む際に、前記非選択のメモリセルユニットでは、単一若しくは複数の非導通化されたメモリトランジスタにより限定されたチャネル領域が、単一若しくは複数の制御ゲート線との容量結合によって自己昇圧されることにより、前記非選択のメモリトランジスタの書き込みが禁止されることを特徴とする請求項25乃至27いずれか1つの項に記載の不揮発性半導体記憶装置。
- 電気的なデータの書き込み及び消去が可能なn個(nは3以上の整数)のメモリトランジスタが列方向に直列接続され、その一端が第1の選択ゲートトランジスタを介してビット線に、他端が第2の選択ゲートトランジスタを介してソース線に接続されたメモリセルユニットがマトリクス状に配置され、同一行に並ぶメモリセルユニットがメモリセルブロックを形成し、同一行に並ぶメモリトランジスタが共通の制御ゲート線に接続されることにより、1つのメモリセルブロック当たりn本の制御ゲート線を有するメモリセルアレイを備えた不揮発性半導体記憶装置であって、
選択された制御ゲート線に正の高い電圧を与えたときに、選択されたメモリセルユニット内の選択されたメモリトランジスタのチャネル電圧を低く保つことにより書き込みを行い、非選択のメモリセルユニット内の前記選択された制御ゲート線に接続された非選択のメモリトランジスタのチャネル電圧を1本乃至複数の制御ゲート線との容量結合による自己昇圧を利用して書き込みを禁止することによって、前記選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む手段を有し、
前記選択された制御ゲート線に第1の電圧を印加し、それ以外の非選択の制御ゲート線の全て若しくはその一部に第1の電圧より低いm種類(mは2以上n−1以下の整数)の中間電圧を与えることを特徴とする不揮発性半導体記憶装置。 - 前記選択されたメモリセルブロック内の全ての制御ゲート線を順次書き込む際、ソース線側より第1番目の制御ゲート線からビット線側へ向かって順番に選択して書き込みを行うことを特徴とする請求項30に記載の不揮発性半導体記憶装置。
- 前記非選択の制御ゲート線の全て若しくはその一部に与える、前記第1の電圧より低い中間電圧は2種類(m=2)であることを特徴とする請求項30または31に記載の不揮発性半導体記憶装置。
- ビット線側から第k番目(kは1以上n以下の整数)の制御ゲート線を選択したとき、ビット線側より第1番目から第j番目(jは1以上n以下の整数)までに含まれる非選択の制御ゲート線の全て若しくはその一部に第8の電圧を与え、ビット線側より第j+1番目から第n番目までに含まれる非選択の制御ゲート線の全て若しくはその一部に第9の電圧を与えることを特徴とする請求項32に記載の不揮発性半導体記憶装置。
- 前記整数jは前記整数kに等しいことを特徴とする請求項33に記載の不揮発性半導体記憶装置。
- 前記第8の電圧は前記第9の電圧よりも低いことを特徴とする請求項30乃至32いずれか1つの項に記載の不揮発性半導体記憶装置。
- 前記選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む際に、前記非選択のメモリセルユニットでは、全ての制御ゲート線との容量結合によって前記非選択のメモリセルユニット内の全てのメモリトランジスタのチャネル領域が一体となって自己昇圧されることにより、前記非選択のメモリトランジスタの書き込みが禁止されることを特徴とする請求項30乃至35いずれか1つの項に記載の不揮発性半導体記憶装置。
- 前記選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む際に、前記非選択のメモリセルユニットでは、単一若しくは複数の非導通化されたメモリトランジスタにより限定されたチャネル領域が、単一若しくは複数の制御ゲート線との容量結合によって自己昇圧されることにより、前記非選択のメモリトランジスタの書き込みが禁止されることを特徴とする請求項30乃至35いずれか1つの項に記載の不揮発性半導体記憶装置。
- 電気的なデータの書き込み及び消去が可能なn個(nは3以上の整数)のメモリトランジスタが列方向に直列接続され、その一端が第1の選択ゲートトランジスタを介してビット線に、他端が第2の選択ゲートトランジスタを介してソース線に接続されたメモリセルユニットがマトリクス状に配置され、同一行に並ぶメモリセルユニットがメモリセルブロックを形成し、同一行に並ぶメモリトランジスタが共通の制御ゲート線に接続されることにより、1つのメモリセルブロック当たりn本の制御ゲート線を有するメモリセルアレイを備えた不揮発性半導体記憶装置であって、
選択された制御ゲート線に正の高い電圧を与えたときに、選択されたメモリセルユニット内の選択されたメモリトランジスタのチャネル電圧を低く保つことにより書き込みを行い、非選択のメモリセルユニット内の前記選択された制御ゲート線に接続された非選択のメモリトランジスタのチャネル電圧を1本乃至複数の制御ゲート線との容量結合による自己昇圧を利用して書き込みを禁止することによって、前記選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む手段を有し、
前記選択された制御ゲート線がビット線側から第k番目(kは1以上n以下の整数)の場合、選択された制御ゲート線に第1の電圧を与え、前記第1の電圧より低い第2の電圧を一部の非選択制御ゲート線に与えることによってメモリトランジスタをカットオフさせ、昇圧チャネル領域を限定する書き込み方式において、前記第2の電圧を印加する制御ゲート線の本数Nlow(k)(Nlow(k)は0以上の整数)をkに依存して変化させることを特徴とする不揮発性半導体記憶装置。 - 前記選択されたメモリセルブロック内の全ての制御ゲート線を順次書き込む際、ソース線側より第1番目の制御ゲート線からビット線側へ向かって順番に選択して書き込みを行うことを特徴とする請求項38に記載の不揮発性半導体記憶装置。
- 前記第1の及び第2の電圧が与えられる制御ゲート線以外の制御ゲート線には、前記第1の電圧より低く前記第2の電圧よりも高い第3の電圧を印加することを特徴とする請求項38または39に記載の不揮発性半導体記憶装置。
- 前記整数kがj以上の場合(jは1以上n以下の整数)、前記Nlow(k)は零であり、前記整数kがj未満の場合、前記Nlow(k)は1以上であることを特徴とする請求項38乃至40いずれか1つの項に記載の不揮発性半導体記憶装置。
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