JP3863485B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関し、例えばＮＡＮＤ型フラッシュＥＥＰＲＯＭの書き込み方式に好適なものである。
【０００２】
【従来の技術】
電気的に書き換え可能で、且つ高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュＥＥＰＲＯＭが知られている。ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリトランジスタは、半導体基板上に絶縁膜を介して電荷蓄積層（浮遊ゲート）と制御ゲートが積層形成されたスタックゲート構造を有している。複数個のメモリトランジスタを、隣接するもの同士でソース若しくはドレインを共有するような形で列方向に直列接続させ、その両端に選択ゲートトランジスタを配置して、ＮＡＮＤセルユニットが構成される。
【０００３】
上記ＮＡＮＤセルユニットをマトリクス状に配置することにより、メモリセルアレイが構成される。ここでは、行方向に並ぶＮＡＮＤセルユニットをＮＡＮＤセルブロックと呼ぶ。同一行に並ぶ選択ゲートトランジスタのゲートは、同一の選択ゲート線に接続され、同一行に並ぶメモリトランジスタの制御ゲートは、同一の制御ゲート線に接続される。ＮＡＮＤセルユニット内にｎ個のメモリトランジスタが直列接続されている場合、１つのＮＡＮＤセルブロック内に含まれる制御ゲート線はｎ本となる。
【０００４】
メモリトランジスタは、浮遊ゲートの電荷蓄積状態に応じて、データを不揮発に記憶する。具体的には、浮遊ゲートにチャネルから電子を注入した閾値電圧の高い状態を例えば“０”データ、浮遊ゲートの電子をチャネルに放出させた閾値電圧の低い状態を“１”データとして、２値のデータ記憶を行う。最近では、閾値電圧の分布をより細分化することで、４値記憶等の多値記憶方式も行われている。
【０００５】
データの書き込みに際しては、まず予めＮＡＮＤセルブロック内を一括してデータ消去する。これは、選択されたＮＡＮＤセルブロックの全制御ゲート線（ワード線）を低い電圧Ｖｓｓ（例えば０Ｖ）とし、メモリセルアレイを収容するｐ型ウェル領域に高い正電圧Ｖｅｒａ（消去電圧、例えば２０Ｖ）を与えて、浮遊ゲート中の電子をチャネルに放出させることにより行われる。これにより、ＮＡＮＤセルブロック内の全データが“１”データになる。一度に消去する単位は、ＮＡＮＤセルブロックに限らず、チップ全体などであってもよい。
【０００６】
データの書き込みは、上述したような一括データ消去後に、選択された制御ゲート線に接続される複数のメモリトランジスタに対して一括で行われる。この書き込みの単位を通常、１ページと定義するが、近年では１本の制御ゲート線に対して複数のページが割り当てられることがある。ＮＡＮＤセルブロック内のメモリトランジスタへの書き込みの順は、任意の順番で行う方式（ランダム書き込み）と、一方向から順番に書き込む方式（シーケンシャル書き込み）がある。シーケンシャル書き込みでは、通常ソース側のメモリトランジスタから順に書き込む。
【０００７】
一括書き込みにおいて、選択された制御ゲート線に高い正電圧Ｖｐｇｍ（書き込み電圧、例えば２０Ｖ）を与えると、“０”データの場合はメモリトランジスタのチャネルから浮遊ゲートに電子が注入され（いわゆる“０”書き込み）、“１”データの場合は電子注入が禁止されて（いわゆる書き込み禁止、若しくは“１”書き込み）、２種類のデータ書き込みが同時に行われる。このような一括書き込みを実現するためには、書き込むデータに応じてメモリトランジスタのチャネル電圧を制御することが必要である。例えば、“０”データの場合には、チャネルの電圧を低く保ち、制御ゲートに書き込み電圧Ｖｐｇｍが印加されたときに、浮遊ゲート下のゲート絶縁膜に大きな電界が掛かるようにする。一方、“１”データの場合には、チャネル電圧を昇圧してゲート絶縁膜に掛かる電界を下げ、浮遊ゲートへの電子注入を禁止する。このとき、チャネル電圧の昇圧が不十分であると、電子の注入が起こるため、“１”書き込みを行うメモリトランジスタでも閾値電圧が変動してしまう。この現象を、以後「誤書き込み」と呼ぶことにする。このため、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの書き込み動作を実現するためには、誤書き込みによる閾値電圧の変動を、誤動作を引き起こさないような規格範囲内に抑える必要がある。
【０００８】
上述した書き込み時のチャネル電圧制御の方式は種々あるが、“１”データ書き込みの場合に、ＮＡＮＤセルユニット内の全チャネル領域をフローティング状態にして、制御ゲートからの容量結合によりチャネル電圧を昇圧するセルフブースト（ＳＢ：Self-Boost）書き込み方式が最も一般的である（非特許文献１参照）。
【０００９】
次に、図２４（ａ）を用いて、上記ＳＢ方式について具体的に説明する。制御ゲート線に書き込み電圧を印加する前に、ビット線ＢＬ１，ＢＬ２には“０”データ、“１”データに応じてビット線電圧Ｖｂｌ１，Ｖｂｌ２を与える。Ｖｂｌ１としては例えば０Ｖを、Ｖｂｌ２としては例えば１．２〜４．０Ｖの電圧値を用いる。ビット線側の選択ゲートトランジスタＳＧ１，１、ＳＧ１，２，…は、“０”書き込みのＮＡＮＤセルユニットではビット線電圧Ｖｂｌ１を転送させるためにオンさせる必要があり、且つ“１”書き込みのＮＡＮＤセルユニットではチャネル電圧昇圧時にビット線側選択ゲートが自動的にカットオフされるようにする。即ち、ビット線側の選択ゲート線には、Ｖｔｈ＿ｓｇｄ（０）＜Ｖｓｇｄ＜Ｖｂｌ２＋Ｖｔｈ＿ｓｇｄ（Ｖｂｌ２）の条件を満たすゲート電圧Ｖｓｇｄを印加する。ここで、Ｖｔｈ＿ｓｇｄはビット線側選択ゲートトランジスタの閾値電圧、括弧内はビット線側選択ゲートトランジスタのソースに印加されるバックバイアス電圧を意味する。通常、電圧Ｖｓｇｄとしては、“１”書き込みのビット線電圧と同じ値（ここではＶｂｌ２）が与えられることが多い。ソース側選択ゲート線には、ソース側の選択ゲートトランジスタＳＧ２，１、ＳＧ２，２、…をカットオフさせるような電圧Ｖｓｇｓ（例えば０Ｖ）を与える。この後、書き込みを行う選択制御ゲート線には書き込み電圧Ｖｐｇｍを、それ以外の非選択制御ゲート線にはＶｐｇｍよりも低い中間電圧Ｖｐａｓｓ（例えば１０Ｖ）を与える。“０”書き込みが行われるＮＡＮＤセルユニットでは、チャネル電圧がＶｂｌ１に固定され、選択されたメモリトランジスタのゲート絶縁膜に大きな電界が掛かり、トンネル効果によって浮遊ゲートに電子が注入される。一方、“１”書き込みでは、図２４（ｂ）に示すようにＮＡＮＤセルユニットの両端の選択ゲートトランジスタがオフ（ＯＦＦ）することにより電気的に分離され、全てのメモリトランジスタのチャネル及び拡散層が直列接続された状態でフローティングになる。これにより、チャネル及び拡散層の電圧は、制御ゲート線とのキャパシタンス・カップリングにより、あるチャネル電圧Ｖｃｈに昇圧され、ゲート絶縁膜に掛かる電界が低減され、浮遊ゲートへの電子の注入が抑えられる。
【００１０】
セルフブースト時のチャネル電圧Ｖｃｈは、以下の一連の式で表されると考えられる。
【００１１】
Ｖｃｈ＝Ｖｃｈ＿ｉｎｉｔ＋Ｃｒ１・（Ｖｐａｓｓ−Ｖｔｈｂｋ−Ｖｃｈ＿ｉｎｉｔ）＋Ｃｒ２・（Ｖｐｇｍ−Ｖｔｈ−Ｖｃｈ＿ｉｎｉｔ）…（１）
Ｖｃｈ＿ｉｎｉｔ＝Ｖｓｇｄ−Ｖｔｈ＿ｓｇｄ…（２）
Ｃｔ＝ｎ・Ｃｃｈ＋ｎ・Ｃｉｎｓ…（３）
Ｃｒ１＝（ｎ−１）・Ｃｉｎｓ／Ｃｔ…（４）
Ｃｒ２＝Ｃｉｎｓ／Ｃｔ…（５）
但し、Ｖｃｈ＿ｉｎｉｔ：チャネル電圧の初期値、Ｖｔｈ：選択メモリトランジスタの閾値電圧、Ｖｔｈｂｋ：非選択メモリトランジスタの閾値電圧、Ｃｐ：メモリトランジスタのカップリング比、Ｃｉｎｓ：１つのメモリトランジスタの制御ゲート−基板間容量、Ｃｃｈ：１つのメモリトランジスタのチャネル部の空乏層容量と拡散層の接合容量の和、Ｃｔ：ブースト領域に結合した全容量、ｎ：ＮＡＮＤブースト領域に含まれるメモリトランジスタの数、である。
【００１２】
Ｖｐａｓｓパルス印加時に制御ゲート電圧が上昇して行くと、Ｖｔｈｂｋ＋Ｖｃｈ＿ｉｎｉｔに到達した時点で選択ゲートトランジスタからブースト領域（ＳＢ方式では、全メモリトランジスタのチャネル及び拡散層）が電気的に分離される。それまでにチャネルに転送される初期電圧がＶｃｈ＿ｉｎｉｔである。（１）式によるとチャネル電圧Ｖｃｈは、ブースト比Ｃｒ１及びＣｒ２で、それぞれＶｐａｓｓとＶｐｇｍに結合していることになる。（４），（５）式に示されるように、Ｃｒ２はＣｒ１の１／（ｎ−１）と小さいため、チャネル電圧ＶｃｈがほとんどＶｐａｓｓによって決まるのが、ＳＢ方式の特徴である。
【００１３】
上記セルフブースト方式以外のチャネル電圧制御方式の１つとして、図２５（ａ），（ｂ）に示すようなローカルセルフブースト方式（ＬＳＢ：Local Self-Boost）が知られている（特許文献１参照）。この方式では、先に述べたソース側の制御ゲート線から順番に書き込みを行うシーケンシャル書き込みを通常用いる。図２５（ｂ）に示すように、この方式では選択されたメモリトランジスタの両隣のメモリトランジスタをカットオフさせ、選択されたメモリトランジスタのチャネル及び拡散層のみ（図２５（ｂ）中の昇圧領域ＢＡ１）を他から電気的に切り離しフローティング状態にして、昇圧するものである。これにより、ＳＢ方式よりも高いチャネル電圧を実現できる。具体的には、選択されたメモリトランジスタの制御ゲート線には書き込み電圧Ｖｐｇｍを、その両隣の制御ゲート線にはメモリトランジスタをカットオフさせるための低い電圧Ｖｃｕｔｏｆｆ（例えば０Ｖ）を与える。それ以外の非選択制御ゲート線には、ＶｐｇｍとＶｃｕｔｏｆｆの中間の電圧Ｖｐａｓｓを与える（図２５（ａ））。先の式に即して考えてみると、ＬＳＢ方式ではブーストされるメモリトランジスタ数は１になるため（ｎ＝１）、ブースト比はＣｒ２＝Ｃｉｎｓ／（Ｃｃｈ＋Ｃｉｎｓ）となりＳＢ方式よりも大きくなる。しかも、それに書き込み電圧Ｖｐｇｍが掛かるために、（１）式の第３項が非常に大きくなり（第２項は零）、到達チャネル電圧はＳＢ方式よりも大きくなる。
【００１４】
その他のチャネル電圧制御方式として、図２６（ａ），（ｂ）に示すような消去領域セルフブースト方式（ＥＡＳＢ：Erased Area Self-Boost）が提案されている（特許文献２参照）。この方式は、先に述べたソース側の制御ゲート線から順番に書き込みを行うシーケンシャル書き込みを前提としている。図２６（ａ）に示すように、選択されたメモリトランジスタのソース側に隣接するメモリトランジスタの制御ゲート線には低い電圧Ｖｃｕｔｏｆｆを与えてカットオフさせる。選択されたメモリトランジスタの制御ゲート線には書き込み電圧Ｖｐｇｍを印加し、上記以外の非選択制御ゲート線には中間電圧Ｖｐａｓｓを印加する。この場合、図２６（ｂ）に示すように、ブーストされる領域は、選択メモリトランジスタ及びそれよりもビット線側に位置するメモリトランジスタ（図２６（ｂ）中の昇圧領域ＢＡ１）に限定される。シーケンシャル書き込みのため、ブーストされる領域のメモリトランジスタは全て消去状態になっており、先の（１）式における第２項が十分大きくなるため、ＳＢ方式よりも高いチャネル電圧が得られるのが利点である。
【００１５】
どのようなチャネル電圧制御方式を採用するにせよ、良好な誤書き込み耐性を得るためには、書き込み時にメモリトランジスタの制御ゲートに印加するパルス電圧、Ｖｐａｓｓ及びＶｐｇｍの最適化が必要不可欠である。書き込み電圧Ｖｐｇｍに関しては、メモリトランジスタの書き込み特性から一意的に決まる。従って、中間電圧Ｖｐａｓｓの決め方が書き込み特性に対して極めて重要な意味を持つ。通常、この中間電圧Ｖｐａｓｓは、全ての制御ゲート線に接続されたメモリトランジスタを書き込む間に掛かる２種類の誤書き込みストレスのバランスをとって決定される。この２種類の誤書き込みストレスを、ＳＢ方式の場合を例にとり図２４（ａ）を用いて詳述する。
【００１６】
まず、１つ目の誤書き込みストレスは、“１”書き込みを行うＮＡＮＤセルユニット内で、選択された制御ゲート線に接続されたメモリトランジスタに掛かるストレスである（図２４（ａ）中のメモリトランジスタＭＴＡ）。ストレス電圧を「制御ゲート電圧とチャネル電圧の差」として定義すると、ストレス電圧はＶｐｇｍ−Ｖｃｈとなる。この誤書き込みストレスを「Ｖｐｇｍストレス」と呼ぶことにする。“１”データを記憶している、ある１つのメモリトランジスタに対して、Ｖｐｇｍストレスは全ての制御ゲート線を選択して書き込む間に１回しか発生しない。
【００１７】
もう１つの誤書き込みストレスは、“０”書き込みを行うＮＡＮＤセルユニット内で、非選択メモリトランジスタに掛かるストレスである（図２４（ａ）中のメモリトランジスタＭＴＢ）。この場合、制御ゲート電圧はＶｐａｓｓ、チャネル電圧はＶｂｌ１（例えば０Ｖ）であり、ストレス電圧はＶｐａｓｓ−Ｖｂｌ１≒Ｖｐａｓｓである。この誤書き込みストレスを「Ｖｐａｓｓストレス」と呼ぶことにする。但し、全ての制御ゲート線を選択して書き込む間に、ある１つの“１”データメモリトランジスタが受けるＶｐａｓｓストレスは、制御ゲート線本数をｎとすると最大ｎ−１回掛かるため、その総和で定義されることに注意すべきである。従って、図２４（ａ）のメモリトランジスタＭＴＢは制御ゲート線１本分のＶｐａｓｓストレスが掛かっている状態を表し、このｎ−１倍がＶｐａｓｓストレスとなる。
【００１８】
なお、メモリトランジスタに掛かる誤書き込みストレスとして、図２４（ａ）中のメモリトランジスタＭＴＣのような、ストレス電圧がＶｐａｓｓ−Ｖｃｈという場合があるが、このストレスは上記２つに比較して十分小さいので無視している。
【００１９】
以上より、“１”データメモリトランジスタが受ける「全誤書き込みストレス」は、ＶｐｇｍストレスとＶｐａｓｓストレスの和で与えられる。
【００２０】
Ｖｐａｓｓの最適化は、図２７に示すように横軸にＶｐａｓｓ、縦軸に上記２種類の誤書き込みストレス印加後の閾値電圧をプロットすることにより行われる。ＳＢ方式の場合、チャネル電圧Ｖｃｈは中間電圧Ｖｐａｓｓを上げるほど大きくなるため、Ｖｐｇｍストレスの特性は実線で示すように一般的に右下がりの傾向を示す。一方、Ｖｐａｓｓストレスは、Ｖｐａｓｓに比例して閾値電圧が増加する破線で示すような右上がりの特性になる。即ち、Ｖｐｇｍストレス、Ｖｐａｓｓストレスの曲線はＶｐａｓｓに対して相反する特性を示し、交点を持つ。両ストレスを最小化するために、この交点（図２７中Ｖｐａｓｓ＿ｏｐｔｉｍｕｍ）近くのＶｐａｓｓ値が使われることが多い。また、交点の閾値電圧（図２７中Ｖｔｈ＿ｉｎｔｅｒｓｅｃｔｉｏｎ）が低いほど書き込み特性が良いことを意味する。ここでは、ＳＢ方式について説明したが、ＬＳＢ方式及びＥＡＳＢ方式についても基本的な傾向は同じである。但し、Ｖｐａｓｓストレス特性はＳＢ方式と同じであるが、ＶｐｇｍストレスがＳＢ方式よりも小さくなると考えられるため、交点は左下にシフトする（誤書き込みストレスが減少）。
【００２１】
ところで、昨今の微細化トレンドによると、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリトランジスタのゲート長も０．１μｍ以下に到達しようとしている。微細化が進むにつれて、ショートチャネル効果による閾値電圧の低下がますます顕在化しつつある。大幅な閾値電圧の低下は信頼性上好ましくないため、チャネルイオン注入の濃度を高くすることにより、ショートチャネル効果による閾値電圧の低下分を補う。これによって、Ｖｐａｓｓストレスはスケーリングに依らず、同程度に保たれる。ところが、チャネルの不純物濃度の増加は（４），（５）式で表されるブースト比の減少に繋がるため、チャネル電圧Ｖｃｈを低下させ、Ｖｐｇｍストレスの増加を引き起こす。この結果としてスケーリングは誤書き込みストレスを増大させる傾向がある。
【００２２】
更に、スケーリングをすることなくメモリ容量を増大させる技術として、多値方式が近年ますます有望視されている。その反面、データ記録に使用するメモリトランジスタの閾値電圧範囲が広がるため、必然的に書き込み電圧Ｖｐｇｍを高くしなければならない、という短所がある。書き込み電圧の高電圧化はＶｐｇｍストレスを悪化させるため、多値方式を実現するためにはより確実な誤書き込み防止の手法が必要となる。
【００２３】
このような傾向から、書き込み特性をより改善することが要求されている。
【００２４】
【非特許文献１】
K.D.Suh et.al., IEEE Journal of Solid-State Circuits, vol.30, No.11 (1995) pp.1149-1156
【００２５】
【特許文献１】
特開平８−２７９２９７号公報
【００２６】
【特許文献２】
特開平１０−２８３７８８号公報
【００２７】
【発明が解決しようとする課題】
上記のように従来の不揮発性半導体記憶装置は、シーケンシャル書き込みを行ったときに、ストレスが増大し、誤書き込みが発生しやすくなる、という問題があった。
【００２８】
本発明は、上記事情を鑑みてなされたもので、シーケンシャル書き込みを採用した場合に、ストレスを低減でき、誤書き込みを防止できる不揮発性半導体記憶装置を提供することを目的としている。
【００２９】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、電気的なデータの書き込み及び消去が可能なメモリトランジスタが列方向に直列接続され、その一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続されたメモリセルユニットがマトリクス状に配置され、同一行に並ぶメモリセルユニットがメモリセルブロックを形成し、同一行に並ぶメモリトランジスタが共通の制御ゲート線に接続されたメモリセルアレイと、電源電圧から、書き込み電圧、異なる複数の中間電圧及びビット線電圧を発生する昇圧回路と、前記昇圧回路で発生された前記書き込み電圧及び前記異なる複数の中間電圧が供給され、前記制御ゲート線を選択し、且つ前記第１，第２の選択ゲートトランジスタの各ゲートに接続された第１，第２の選択ゲート線を選択するロウデコーダと、前記昇圧回路で発生された前記ビット線電圧が供給され、書き込みデータのラッチ、及び読み出し時のセンス動作を行うビット線制御回路と、前記メモリセルユニットの列を選択するカラムデコーダとを具備し、前記ロウデコーダは、選択された制御ゲート線の位置が前記ビット線に近いときに、非選択制御ゲート線に前記複数の異なる中間電圧のうちの高い電圧を与え、選択された制御ゲート線の位置が前記ビット線から遠いときに、非選択制御ゲート線に前記複数の異なる中間電圧のうちの低い電圧を与えることを特徴としている。
【００３０】
また、本発明の不揮発性半導体記憶装置は、電気的なデータの書き込み及び消去が可能なメモリトランジスタが列方向に直列接続され、その一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続されたメモリセルユニットがマトリクス状に配置され、同一行に並ぶメモリセルユニットがメモリセルブロックを形成し、同一行に並ぶメモリトランジスタが共通の制御ゲート線に接続されたメモリセルアレイと、電源電圧から、書き込み電圧、中間電圧及びビット線電圧を発生する昇圧回路と、前記昇圧回路で発生された前記書き込み電圧及び前記中間電圧が供給され、前記制御ゲート線を選択し、且つ前記第１，第２の選択ゲートトランジスタの各ゲートに接続された第１，第２の選択ゲート線を選択するロウデコーダと、前記昇圧回路で発生された前記ビット線電圧が供給され、書き込みデータのラッチ、及び読み出し時のセンス動作を行うビット線制御回路と、前記メモリセルユニットの列を選択するカラムデコーダとを具備し、前記ロウデコーダは、選択された制御ゲート線の位置が前記ビット線に近いときに、前記ビット線に近い非選択制御ゲート線に前記メモリトランジスタをカットオフさせる基準電圧を与え、且つ前記ビット線から遠い非選択ゲート線に前記中間電圧を与え、選択された制御ゲート線の位置が前記ビット線から遠いときに、非選択制御ゲート線に前記中間電圧を与えることを特徴としている。
【００３２】
シーケンシャル書き込みを採用した場合に、全誤書き込みストレスの大きさが書き込みワード線の位置に依存するという特性に着目し、書き込みワード線の位置に依存して書き込み方式を変えている。
【００３３】
上記のような構成によれば、選択された制御ゲート線の位置に応じて中間電圧の大きさを変化させる、あるいは選択した制御ゲート線の一括書き込みの際に複数の中間電圧を使用することことができ、シーケンシャル書き込みを採用した場合に、ストレスを低減し、誤書き込みを防止できる。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
本発明では、大きく分けて３種類のアプローチ方法を提案し、またこれらを組み合わせて用いることにより最大の効果を得るようにしている。上記３種類のアプローチ方法のうち２つは、Ｖｐａｓｓストレスを低減するものである。即ち、一括書き込みの際に、複数（例えば２種類）の中間電圧Ｖｐａｓｓを使用する。例えば、シーケンシャル書き込みでは、選択メモリトランジスタのビット線側のメモリトランジスタは常に消去状態であるため、そこに低い中間電圧を与え、ソース線側のメモリトランジスタには高い中間電圧を与える。消去状態のメモリトランジスタはブースト効果が大きいため、中間電圧Ｖｐａｓｓを低くしてもＶｐｇｍストレスは大幅に悪化することは無いと考えられる。従って、Ｖｐａｓｓストレス低減の効果が勝り、全体として誤書き込みが低減できる。
【００３５】
一方、もう１つのアプローチ方法は、Ｖｐｇｍストレスの書き込みワード線位置に対する依存性に着目して、Ｖｐａｓｓ電圧を切り替えて用いるものである。即ち、選択された制御ゲート線の位置に応じて中間電圧Ｖｐａｓｓの大きさを変化させる。詳細な誤書き込み測定によって、シーケンシャル書き込みを用いた場合Ｖｐｇｍストレスの大きさはＮＡＮＤセルユニット内の位置依存性を持つことが分かった。従って、Ｖｐｇｍストレスが大きく、高いチャネル電圧が必要なメモリトランジスタを書き込む場合は高いＶｐａｓｓを用い、それ以外ではＶｐａｓｓを下げることにより、トータルのＶｐａｓｓストレスを下げることができる。
【００３６】
３つ目のアプローチは、Ｖｐｇｍストレスの書き込みワード線位置依存性に着目して、チャネル電圧制御方式を切り替えるものである。例えば、高いチャネル昇圧が必要なワード線の書き込みの場合のみ、ＬＳＢ若しくはＥＡＳＢ方式を使用することにより、Ｖｐｇｍストレスを低減させる。
【００３７】
更に、上記の手段を組み合わせることで、一層のストレス低減効果が期待できる。
【００３８】
次に、各々の実施の形態について、図１乃至図２２により詳しく説明する。
【００３９】
［第１の実施の形態］
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、要部を抽出して示すブロック図である。メモリセルアレイ１１には、ＮＡＮＤセルユニットが行方向及び列方向にマトリクス状に配置され、制御ゲート線、ビット線、選択ゲート線及びソース線等が配線されている。このメモリセルアレイ１１には、ビット線制御回路１２及びロウデコーダ１３が接続されている。上記ビット線制御回路１２は書き込みデータのラッチ、読み出し時のセンス動作等を行うものである。このビット線制御回路１２には、カラムアドレス信号をデコードしてＮＡＮＤセルユニットの列を選択するためのカラムデコーダ１４が接続されている。昇圧回路１５は、電源電圧から、書き込み電圧Ｖｐｇｍ、異なる複数の中間電圧Ｖｐａｓｓ１〜Ｖｐａｓｓｎ及びビット線電圧Ｖｂｌ等を発生する。上記ロウデコーダ１３は、上記昇圧回路１５に制御信号を供給し、書き込み電圧Ｖｐｇｍ及び中間電圧Ｖｐａｓｓ１〜Ｖｐａｓｓｎを受ける。このロウデコーダ１３は、ロウアドレス信号をデコードし、上記昇圧回路１５から供給された電圧に基づいて、上記メモリセルアレイ１１中のメモリトランジスタを選択するための種々の電圧のデコード信号（電圧セット）Ｓｅｔ１，Ｓｅｔ２，…，Ｓｅｔｍを出力する。これによって、上記メモリセルアレイ１１中の制御ゲート線及び選択ゲート線が選択される。更に、上記ビット線制御回路１２は、上記昇圧回路１５からビット線電圧Ｖｂｌを受け、上記カラムデコーダ１４で選択されたＮＡＮＤセルユニットの列に供給するようになっている。
【００４０】
なお、図１では本実施形態の説明に必要な最小限の回路のみを示しており、他にもアドレスバッファ、データ入出力バッファ、及びタイミング発生回路等が必要であるが、それらは省かれていることに注意されたい。
【００４１】
書き込みの場合、上記昇圧回路１５において電源電圧から書き込み電圧Ｖｐｇｍ、中間電圧Ｖｐａｓｓ１〜Ｖｐａｓｓｎ、ビット線電圧Ｖｂｌ等の電圧を発生させる。これらの電圧は、ロウデコーダ１３を介して選択ブロックの制御線、選択ゲート線、ソース線に印加され、選択されたメモリトランジスタへの書き込みが実行される。制御ゲート線に与える電圧に着目すると、選択制御ゲート線には書き込み電圧Ｖｐｇｍを、非選択制御ゲート線には、選択制御ゲート線のブロック内の位置に応じて使用する電圧の種類及び与え方を切替える。
【００４２】
図２は、上記図１に示した回路におけるメモリセルアレイ（ＮＡＮＤ型メモリセルアレイ）１１の構成例を示している。メモリトランジスタは半導体基板上に絶縁膜を介して浮遊ゲート（電荷蓄積層）と制御ゲートが積層形成されたスタックゲート構造を持つ。ＮＡＮＤセルユニットは、ｎ個のメモリトランジスタＭＣ１，ｍ〜ＭＣｎ，ｍを、それらのソース若しくはドレイン拡散層を隣接するもの同士で共有する形で直列接続し、更にその両端に選択ゲートトランジスタＳＧ１，ｍ，ＳＧ２，ｍを配置することによって構成されている。ＮＡＮＤ型メモリセルアレイ１１は、上記ＮＡＮＤセルユニットをマトリクス状に配列したものである。同一行に並ぶＮＡＮＤセルユニットの範囲がＮＡＮＤセルブロックである。各ＮＡＮＤセルユニットの一方の選択ゲートトランジスタＳＧ１，ｍのドレインはビット線ＢＬｍに接続され、もう一方の選択ゲートトランジスタＳＧ２，ｍのソースは複数のＮＡＮＤセルユニットで共有されるソース線ＳＬに接続されている。一方、ＮＡＮＤ型メモリセルアレイ１１の行方向に並ぶ複数のメモリトランジスタ及び選択ゲートトランジスタの制御ゲートは、それぞれ制御ゲート線ＷＬ（ｋ）及び選択ゲート線ＳＧＤ，ＳＧＳに共通接続されている。一本の制御ゲート線に接続される全メモリトランジスタが、一括してデータ書き込みを行う範囲である。この書き込みの単位を通常、１ページと定義するが、近年では１本の制御ゲート線に対して複数のページが割り当てられることがある。ＮＡＮＤセルユニット内にｎ個のメモリトランジスタがある場合、メモリセルブロック内の制御ゲート線の本数はｎである。なお、図中の回路２１はビット線駆動回路、回路２２は制御ゲート線、選択ゲート線及びソース線の駆動回路を表している。
【００４３】
図３（ａ），（ｂ），（ｃ）は、それぞれビット線側よりｎ番目、ｋ番目、１番目の制御ゲート線への書き込みを行うときの状態を示している。本実施形態では、書き込みはソース側制御ゲート線ＷＬ（ｎ）からビット線側制御ゲート線ＷＬ（１）へのシーケンシャル書き込みを想定している。選択された制御ゲート線ＷＬ（ｋ）には、書き込み電圧Ｖｐｇｍが与えられる。選択制御ゲート線以外の非選択制御ゲート線には、ｋに依存した中間電圧Ｖｐａｓｓ（ｋ）が与えられる。つまり、本実施形態では、ＮＡＮＤセルユニット内のメモリトランジスタ位置に依存して、異なる複数の中間電圧Ｖｐａｓｓの値（最大ｎ種類）を用いる。
【００４４】
次に、図３（ａ），（ｂ），（ｃ）を用いて書き込み動作について説明する。“０”書き込みするメモリトランジスタのビット線ＢＬ１には、十分低い電圧Ｖｂｌ１（例えば０Ｖ）を与え、“１”書き込みするメモリトランジスタのビット線ＢＬ２には、ある正の電圧Ｖｂｌ２（例えば１．２〜４．０Ｖ）を与える。ビット線側の選択ゲートトランジスタに関しては、“０”書き込みのＮＡＮＤセルユニットではビット線電圧Ｖｂｌ１を転送させるためにＳＧ１，１をオンさせる必要があり、且つ“１”書き込みのＮＡＮＤセルユニットではチャネル電圧昇圧時にビット線側選択ゲートＳＧ１，２が自動的にカットオフされるようにする。即ち、ビット線側選択ゲート線ＳＧＤには、Ｖｔｈ＿ｓｇｄ（０）＜Ｖｓｇｄ＜Ｖｂｌ２＋Ｖｔｈ＿ｓｇｄ（Ｖｂｌ２）を満たすゲート電圧Ｖｓｇｄを印加する。ここで、Ｖｔｈ＿ｓｇｄはビット線側選択ゲートの閾値電圧、括弧内はビット線側選択ゲートトランジスタのソースに印加されるバックバイアス電圧を意味する。通常、電圧Ｖｓｇｄとしては“１”書き込みのビット線電圧と同じ値（ここではＶｂｌ２）が与えられることが多い。ソース線側選択ゲート線ＳＧＳには、ソース線側選択ゲートトランジスタをカットオフさせるような電圧Ｖｓｇｓ（例えば０Ｖ）を与える。書き込みは、メモリセルアレイ内またはＮＡＮＤセルブロック内の全メモリトランジスタを一括消去した後に、選択制御ゲート線に接続された全てのメモリトランジスタについて一括して行う。書き込みは、ソース線側より１番目の制御ゲート線からビット線側へと順番に行うシーケンシャル書き込みを想定している。
【００４５】
ＶｐｇｍストレスのＮＡＮＤセルユニット内位置依存性を、シーケンシャル書き込みの場合とランダム書き込みの場合で比較した結果を図４に示す。メモリトランジスタの書き込み状態、消去状態の閾値電圧をそれぞれＶｔｈｗ（＞０）、Ｖｔｈｅ（＜０）とする。ランダム書き込みを想定した、従来技術の場合は消去閾値電圧がどこに位置するか決まっていないため、ワーストＶｔｈパターンとして選択メモリトランジスタの閾値電圧がＶｔｈｅ、それ以外のメモリトランジスタはＶｔｈｗというケースを常に考える必要があった。そのため、ＶｐｇｍストレスはＮＡＮＤセルユニット内のメモリトランジスタの位置に依らず、一定である（図４中に黒丸で示す）。ところが、シーケンシャル書き込みの場合、選択制御ゲート線ＷＬ（ｋ）よりもビット線側のメモリトランジスタは常に消去状態であるから、ＶｐｇｍストレスにとってワーストＶｔｈパターンは図３（ｂ）中に示すように、メモリトランジスタＭＣ１，２〜ＭＣｋ，２の閾値電圧がＶｔｈｅ、メモリトランジスタＭＣｋ＋１，２〜ＭＣｎ，２の閾値電圧がＶｔｈｗの場合になる。よって、各々の制御ゲート線一括書き込みにおけるワーストＶｔｈパターン中の消去閾値電圧Ｖｔｈｅの数は、ビット線から遠いほど多くなる。先の（１）式では１種類の閾値電圧しか想定していないが、そこから容易に推測できるように、消去閾値電圧の数が増えるほどブースト時のチャネル電圧が増加する。即ち、ビット線から離れたメモリトランジスタほど、Ｖｐｇｍストレスが小さくなる（図４中に白丸で示す）。但し、ビット線側から１番目のメモリトランジスタを“１”書き込みする場合は、ランダム書き込み時のワーストＶｔｈパターンと同じになるため、Ｖｐｇｍストレスもそれと等しくなる。
【００４６】
Ｖｐｇｍストレスを低減するためには、高い中間電圧Ｖｐａｓｓが必要である。しかし、シーケンシャル書き込みを想定した場合、高い中間電圧Ｖｐａｓｓが必要なのは、ビット線側から幾つかのメモリトランジスタのみであることが図４より分かる。従って、ビット線から離れた制御ゲート線の一括書き込みの場合には、Ｖｐｇｍストレスを大幅に悪化させない程度で中間電圧Ｖｐａｓｓを下げることが可能である。このことは即ち、全ての制御ゲート線を選択して書き込む時の総和で定義されるＶｐａｓｓストレスを、従来技術の場合よりも下げられることを意味する。
【００４７】
なお、本実施形態では、使用する中間電圧Ｖｐａｓｓとして、最大でｎ種類（ＮＡＮＤセルユニット内のメモリトランジスタ数）を想定しているが、全て異なる値を用いる必要は無い。実際には、ＶｐｇｍストレスのＮＡＮＤセルユニット内位置依存性から必要最小限の数を用意すればよい。
【００４８】
例えば、２種類の中間電圧Ｖｐａｓｓを用いる場合には、選択制御ゲート線がビット線に近い３〜５本目までの場合には高いＶｐａｓｓを全ての非選択制御ゲート線に与える。一方、選択制御ゲート線が上記以外の位置の場合は、低いＶｐａｓｓを全ての非選択制御ゲート線に与える。
【００４９】
このような構成並びに書き込み方法によれば、書き込みを行う制御ゲート線の位置に依存してチャネル電圧制御方式を切り替え、Ｖｐｇｍストレスの大きい領域にのみ昇圧効率の高い方式を使用するので、Ｖｐｇｍストレスを低減して書き込みに対する信頼性を向上できる。
【００５０】
［第２の実施の形態］
本第２の実施形態に係る不揮発性半導体記憶装置は、基本的には第１の実施態様と同様な構成であり、図１に示した回路におけるロウデコーダ１３を以下に説明するような選択動作を行うように変更することによって実現できる。
【００５１】
図５（ａ），（ｂ），（ｃ）は、それぞれビット線側からｎ番目、ｋ番目、１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図である。本実施形態では、書き込みはソース側制御ゲート線ＷＬ（ｎ）からビット線側制御ゲート線ＷＬ（１）へのシーケンシャル書き込みを想定している。選択された制御ゲート線ＷＬ（ｋ）には、書き込み電圧Ｖｐｇｍが与えられる。選択制御ゲート線ＷＬ（ｋ）のソース線側に隣接する制御ゲート線ＷＬ（ｋ＋１）には、メモリトランジスタをカットオフさせるための低い電圧Ｖｃｕｔｏｆｆ（例えば０Ｖ）が与えられる。上記以外の非選択制御ゲート線には、中間電圧Ｖｐａｓｓ（ｋ）が与えられる。つまり、本実施形態では、ＮＡＮＤセルユニット内のメモリトランジスタ位置に依存して、異なるＶｐａｓｓ値（最大ｎ種類）を用いる。
【００５２】
ＥＡＳＢ方式はシーケンシャル書き込みを想定しているため、ＶｐｇｍストレスのＮＡＮＤセルユニット内における位置依存性は、ストレスの絶対値の違いはあるものの、傾向としてはシーケンシャル書き込みのＳＢ方式（図４の白丸）と同様である。即ち、ビット線から離れたメモリトランジスタほど、Ｖｐｇｍストレスが小さくなる。従って、第１の実施形態の場合と同様に、ビット線から離れた制御ゲート線の書き込みの際には、Ｖｐｇｍストレスを大幅に悪化させない程度で中間電圧Ｖｐａｓｓを下げることが可能である。これは、全ての制御ゲート線を選択して書き込む時の総和で定義されるＶｐａｓｓストレスを、従来技術の場合よりも下げられることを意味する。
【００５３】
なお、本実施形態では、選択メモリトランジスタのソース線側に１つのカットオフさせるメモリトランジスタを想定しているが、２つ以上あってもよい。
【００５４】
また、本実施形態では、使用する中間電圧Ｖｐａｓｓとして、最大でｎ種類（ＮＡＮＤセルユニット内のメモリトランジスタ数）を想定しているが、全て異なる値を用いる必要は無い。実際には、ＶｐｇｍストレスのＮＡＮＤセルユニット内位置依存性から必要最小限の数を用意すればよい。
【００５５】
［第３の実施の形態］
本第３の実施形態に係る不揮発性半導体記憶装置は、基本的には第１の実施態様と同様な構成であり、図１に示した回路におけるロウデコーダ１３を以下に説明するような選択動作を行うように変更することによって実現できる。
【００５６】
図６（ａ），（ｂ），（ｃ）は、それぞれビット線側からｎ番目、ｋ番目、１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図である。本実施形態では、書き込みはソース側制御ゲート線ＷＬ（ｎ）からビット線側制御ゲート線ＷＬ（１）へのシーケンシャル書き込みを想定している。選択された制御ゲート線ＷＬ（ｋ）には、書き込み電圧Ｖｐｇｍが与えられる。制御ゲート線ＷＬ（ｋ＋ｊ）には（ｊは２以上の整数）、メモリトランジスタをカットオフさせるための低い電圧Ｖｃｕｔｏｆｆ（例えば０Ｖ）が与えられる。上記以外の非選択制御ゲート線には、中間電圧Ｖｐａｓｓ（ｋ）が与えられる。つまり、本実施形態では、ＮＡＮＤセルユニット内のメモリトランジスタ位置に依存して、異なるＶｐａｓｓ値（最大ｎ種類）を用いる。
【００５７】
本実施形態は、カットオフさせるメモリトランジスタの位置が第２の実施形態と異なる。
【００５８】
なお、本実施形態では、選択メモリトランジスタのソース線側に１つのカットオフさせるメモリトランジスタを想定しているが、２つ以上あってもよい。
【００５９】
また、本実施形態では、使用する中間電圧Ｖｐａｓｓとして、最大でｎ種類（ＮＡＮＤセルユニット内のメモリトランジスタ数）を想定しているが、全て異なる値を用いる必要は無い。実際には、ＶｐｇｍストレスのＮＡＮＤセルユニット内位置依存性から必要最小限の数を用意すればよい。
【００６０】
［第４の実施の形態］
本第４の実施形態に係る不揮発性半導体記憶装置は、基本的には第１の実施態様と同様な構成であり、図１に示した回路におけるロウデコーダ１３を以下に説明するような選択動作を行うように変更することによって実現できる。
【００６１】
図７（ａ），（ｂ），（ｃ）は、それぞれビット線側からｎ番目、ｋ番目、１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図である。本実施形態では、書き込みはソース側制御ゲート線ＷＬ（ｎ）からビット線側制御ゲート線ＷＬ（１）へのシーケンシャル書き込みを想定している。選択された制御ゲート線ＷＬ（ｋ）には、書き込み電圧Ｖｐｇｍが与えられる。選択制御ゲート線ＷＬ（ｋ）の両隣の制御ゲート線ＷＬ（ｋ−１），ＷＬ（ｋ＋１）には、メモリトランジスタをカットオフさせるための低い電圧Ｖｃｕｔｏｆｆ（例えば０Ｖ）が与えられる。上記以外の非選択制御ゲート線には、中間電圧Ｖｐａｓｓ（ｋ）が与えられる。つまり、本実施形態では、ＮＡＮＤセルユニット内のメモリトランジスタ位置に依存して、異なるＶｐａｓｓ値（最大ｎ種類）を用いる。図２５に示した従来のＬＳＢ方式では中間電圧として１種類のＶｐａｓｓしか与えていなかった点が、本実施形態と異なる。
【００６２】
ＬＳＢ方式はシーケンシャル書き込みを想定しているため、ＶｐｇｍストレスのＮＡＮＤセルユニット内位置依存性は、ストレスの絶対値の違いはあるものの、傾向としてはシーケンシャル書き込みのＳＢ方式（図４の白丸）と同様である。即ち、ビット線から離れたメモリトランジスタほど、Ｖｐｇｍストレスは小さくなる。従って、第１の実施形態の場合と同様に、ビット線から離れた制御ゲート線の書き込みの際には、Ｖｐｇｍストレスを大幅に悪化させない程度でＶｐａｓｓを下げることが可能である。これは、全ての制御ゲート線を選択して書き込む時の総和で定義されるＶｐａｓｓストレスを、従来技術の場合よりも下げられることを意味する。
【００６３】
なお、本実施形態では、選択メモリトランジスタのビット線、ソース線側にそれぞれ１つずつのカットオフさせるメモリトランジスタを想定しているが、それぞれ２つ以上あってもよい。
【００６４】
また、本実施形態では、使用する中間電圧Ｖｐａｓｓとして、最大でｎ種類（ＮＡＮＤセルユニット内のメモリトランジスタ数）を想定しているが、全て異なる値を用いる必要は無い。実際には、ＶｐｇｍストレスのＮＡＮＤセルユニット内位置依存性から必要最小限の数を用意すればよい。
【００６５】
［第５の実施の形態］
本第５の実施形態に係る不揮発性半導体記憶装置は、基本的には第１の実施態様と同様な構成であり、図１に示した回路におけるロウデコーダ１３を以下に説明するような選択動作を行うように変更することによって実現できる。
【００６６】
図８（ａ），（ｂ），（ｃ）は、それぞれビット線側からｎ番目、ｋ番目、１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図である。本実施形態では、書き込みはソース側制御ゲート線ＷＬ（ｎ）からビット線側制御ゲート線ＷＬ（１）へのシーケンシャル書き込みを想定している。選択された制御ゲート線ＷＬ（ｋ）には、書き込み電圧Ｖｐｇｍが与えられる。制御ゲート線ＷＬ（ｋ−ｉ）、ＷＬ（ｋ＋ｊ）には（ｉ，ｊは２以上の整数）、メモリトランジスタをカットオフさせるための低い電圧Ｖｃｕｔｏｆｆ（例えば０Ｖ）が与えられる。上記以外の非選択制御ゲート線には、中間電圧Ｖｐａｓｓ（ｋ）が与えられる。つまり、本実施形態では、ＮＡＮＤセルユニット内のメモリトランジスタ位置に依存して、異なるＶｐａｓｓ値（最大ｎ種類）を用いる。図２５に示した従来のＬＳＢ方式では中間電圧として１種類のＶｐａｓｓしか与えていなかった点が、本実施形態と異なる。
【００６７】
また、本実施形態は、カットオフさせるメモリトランジスタの位置が第４の実施形態と異なる。
【００６８】
なお、本実施形態では、選択メモリトランジスタのビット線側、ソース線側に１つずつのカットオフさせるメモリトランジスタを想定しているが、それぞれ２つ以上あってもよい。
【００６９】
また、本実施形態では、使用する中間電圧Ｖｐａｓｓとして、最大でｎ種類（ＮＡＮＤセルユニット内のメモリトランジスタ数）を想定しているが、全て異なる値を用いる必要は無い。実際には、ＶｐｇｍストレスのＮＡＮＤセルユニット内位置依存性から必要最小限の数を用意すればよい。
【００７０】
［第６の実施の形態］
本第６の実施形態に係る不揮発性半導体記憶装置は、基本的には第１の実施態様と同様な構成であり、図１に示した回路におけるロウデコーダ１３を以下に説明するような選択動作を行うように変更することによって実現できる。
【００７１】
図９（ａ），（ｂ），（ｃ）は、それぞれビット線側からｎ番目、ｋ番目、１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図である。本実施形態では、書き込みはソース側制御ゲート線ＷＬ（ｎ）からビット線側制御ゲート線ＷＬ（１）へのシーケンシャル書き込みを想定している。ビット線側ｋ番目の場合（図９（ｂ））を例にとって説明すると、選択された制御ゲート線ＷＬ（ｋ）には、書き込み電圧Ｖｐｇｍが与えられる。選択制御ゲート線ＷＬ（ｋ）とビット線側選択ゲート線ＳＧＤの間の制御ゲート線ＷＬ（１）〜ＷＬ（ｋ−１）には中間電圧Ｖｐａｓｓ（ｋ，１）が与えられ、選択制御ゲート線ＷＬ（ｋ）とソース線側選択ゲート線ＳＧＳの間の制御ゲート線ＷＬ（ｋ＋１）〜ＷＬ（ｎ）にはＶｐａｓｓ（ｋ，１）よりも高い中間電圧Ｖｐａｓｓ（ｋ，２）が与えられる（Ｖｐａｓｓ（ｋ，１）＜Ｖｐａｓｓ（ｋ，２））。本実施形態では、各々の制御ゲート線の一括書き込みで用いられる中間電圧Ｖｐａｓｓは２種類であるが、それらのＶｐａｓｓ値を制御ゲート線毎に変化させている。従って、最大２ｎ種類のＶｐａｓｓを使用することになる。従来技術では中間電圧として１種類のＶｐａｓｓしか与えていなかった点が、本実施形態と根本的に異なる。
【００７２】
このように、中間電圧Ｖｐａｓｓをより細かく最適化することにより、全誤書き込みストレスの低減が図れる。
【００７３】
なお、ここでは最大２ｎ種類の中間電圧Ｖｐａｓｓを想定しているが、全て異なる値を用いる必要は無い。誤書き込み特性の実力によって、必要最低限の数を用意すればよい。
【００７４】
［第７の実施の形態］
本第７の実施形態に係る不揮発性半導体記憶装置は、基本的には第１の実施態様と同様な構成であり、図１に示した回路におけるロウデコーダ１３を以下に説明するような選択動作を行うように変更することによって実現できる。
【００７５】
図１０（ａ），（ｂ），（ｃ）は、それぞれビット線側からｎ番目、ｋ番目、１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図である。本実施形態では、書き込みはソース側制御ゲート線ＷＬ（ｎ）からビット線側制御ゲート線ＷＬ（１）へのシーケンシャル書き込みを想定している。ビット線側ｋ番目の場合（図１０（ｂ））を例にとって説明すると、選択された制御ゲート線ＷＬ（ｋ）には、書き込み電圧Ｖｐｇｍが与えられる。制御ゲート線ＷＬ（ｋ＋ｊ）には（ｊは２以上の整数）、メモリトランジスタをカットオフさせるための低い電圧Ｖｃｕｔｏｆｆ（例えば０Ｖ）が与えられる。選択制御ゲート線よりもビット線側にある上記以外の非選択制御ゲート線には中間電圧Ｖｐａｓｓ（ｋ，１）が与えられ、選択制御ゲート線よりもソース線側にある上記以外の非選択制御ゲート線にはＶｐａｓｓ（ｋ，１）よりも高い中間電圧Ｖｐａｓｓ（ｋ，２）が与えられる（Ｖｐａｓｓ（ｋ，１）＜Ｖｐａｓｓ（ｋ，２））。
【００７６】
本実施形態では、各々の制御ゲート線の一括書き込みで用いられる中間電圧Ｖｐａｓｓは２種類であるが、それらのＶｐａｓｓ値を制御ゲート線毎に変化させている。従って、最大２ｎ種類のＶｐａｓｓを使用することになる。従来技術では中間電圧として１種類のＶｐａｓｓしか与えていなかった点が、本実施形態と根本的に異なる。
【００７７】
なお、本実施形態では、選択メモリトランジスタのソース線側に１つのカットオフさせるメモリトランジスタを想定している点が第７の実施形態と異なる。このカットオフさせるメモリトランジスタは２つ以上あってもよい。
【００７８】
このように、中間電圧Ｖｐａｓｓをより細かく最適化することにより、全誤書き込みストレスの低減を図れる。
【００７９】
なお、ここでは最大２ｎ種類の中間電圧Ｖｐａｓｓを想定しているが、全て異なる値を用いる必要は無い。誤書き込み特性の実力によって、必要最低限の数を用意すればよい。
【００８０】
［第８の実施の形態］
本第８の実施形態に係る不揮発性半導体記憶装置は、基本的には第１の実施態様と同様な構成であり、図１に示した回路におけるロウデコーダ１３を以下に説明するような選択動作を行うように変更することによって実現できる。
【００８１】
図１１（ａ），（ｂ），（ｃ）は、それぞれビット線側からｎ番目、ｋ番目、１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図である。本実施形態では、書き込みはソース側制御ゲート線ＷＬ（ｎ）からビット線側制御ゲート線ＷＬ（１）へのシーケンシャル書き込みを想定している。ビット線側ｋ番目の場合（図１１（ｂ））を例にとって説明すると、選択された制御ゲート線ＷＬ（ｋ）には、書き込み電圧Ｖｐｇｍが与えられる。制御ゲート線ＷＬ（ｋ−ｉ）、ＷＬ（ｋ＋ｊ）には（ｉ，ｊは２以上の整数）、メモリトランジスタをカットオフさせるための低い電圧Ｖｃｕｔｏｆｆ（例えば０Ｖ）が与えられる。選択制御ゲート線よりもビット線側にある上記以外の非選択制御ゲート線には中間電圧Ｖｐａｓｓ（ｋ，１）が与えられ、選択制御ゲート線よりもソース線側にある上記以外の非選択制御ゲート線にはＶｐａｓｓ（ｋ，１）よりも高い中間電圧Ｖｐａｓｓ（ｋ，２）が与えられる（Ｖｐａｓｓ（ｋ，１）＜Ｖｐａｓｓ（ｋ，２））。
【００８２】
本実施形態では、各々の制御ゲート線の一括書き込みで用いられる中間電圧Ｖｐａｓｓは２種類であるが、それらのＶｐａｓｓ値を制御ゲート線毎に変化させている。従って、最大２ｎ種類のＶｐａｓｓを使用することになる。従来技術では中間電圧として１種類のＶｐａｓｓしか与えていなかった点が、本実施形態と根本的に異なる。
【００８３】
本実施形態では、選択メモリトランジスタのビット線側、ソース線側に１つずつのカットオフさせるメモリトランジスタを想定している点が第７の実施形態と異なる。このカットオフさせるメモリトランジスタはそれぞれ２つ以上あってもよい。
【００８４】
このように、中間電圧Ｖｐａｓｓをより細かく最適化することにより全誤書き込みストレスの低減を図れる。
【００８５】
なお、ここでは最大２ｎ種類の中間電圧Ｖｐａｓｓを想定しているが、全て異なる値を用いる必要は無い。誤書き込み特性の実力によって、必要最低限の数を用意すればよい。
【００８６】
［第９の実施の形態］
本第９の実施形態に係る不揮発性半導体記憶装置は、基本的には第１の実施態様と同様な構成であり、図１に示した回路におけるロウデコーダ１３を以下に説明するような選択動作を行うように変更することによって実現できる。
【００８７】
書き込みを行う制御ゲート線をビット線側からｋ番目とする。ｍを１以上ｎ以下の整数とすると、図１２（ａ），（ｂ）は、それぞれｋ＞ｍの場合、ｋ≦ｍ番目を示している。本実施形態では、書き込みはソース側制御ゲート線ＷＬ（ｎ）からビット線側制御ゲート線ＷＬ（１）へのシーケンシャル書き込みを想定している。本実施形態の特徴は、書き込み制御ゲート線の位置に応じて、チャネル電圧制御方式を切り替えるということである。図１２（ａ）では非選択制御ゲート線には中間電圧Ｖｐａｓｓを与え、ＮＡＮＤセルユニット内の全てのチャネルを一体化して昇圧させるＳＢ方式を用いる。一方、図１２（ｂ）では選択制御ゲート線の両側にメモリトランジスタをカットオフさせるための低い電圧Ｖｃｕｔｏｆｆ（例えば０Ｖ）を与え、昇圧領域を限定し昇圧効率を高めるＬＳＢ方式を用いる。以上より、Ｖｐｇｍストレスが大きくなる領域にのみ、昇圧効率の大きいチャネル電圧制御方式を用いることによって、誤書き込みを防ぐ。
【００８８】
なお、ｍは、Ｖｐｇｍストレスの大きさに応じて最適化すればよい。また、本実施形態では、２つのカットオフさせるメモリトランジスタを想定しているが、３つ以上あってもよい。
【００８９】
［第１０の実施の形態］
本第１０の実施形態に係る不揮発性半導体記憶装置は、基本的には第１の実施態様と同様な構成であり、図１に示した回路におけるロウデコーダ１３を以下に説明するような選択動作を行うように変更することによって実現できる。
【００９０】
書き込みを行う制御ゲート線をビット線側からｋ番目とする。ｍを１以上ｎ以下の整数とすると、図１３（ａ），（ｂ）は、それぞれｋ＞ｍの場合、ｋ≦ｍ番目を示している。本実施形態では、書き込みはソース側制御ゲート線ＷＬ（ｎ）からビット線側制御ゲート線ＷＬ（１）へのシーケンシャル書き込みを想定している。本実施形態の特徴は、書き込み制御ゲート線の位置に依存して、チャネル電圧制御方式を切り替えるということである。図１３（ａ）では非選択制御ゲート線には中間電圧Ｖｐａｓｓを与え、ＮＡＮＤセルユニット内の全てのチャネルを一体化して昇圧させるＳＢ方式を用いる。一方、図１３（ｂ）では選択制御ゲート線のソース線側に隣接する制御ゲート線に、メモリトランジスタをカットオフさせるための低い電圧Ｖｃｕｔｏｆｆ（例えば０Ｖ）を与え、昇圧領域を限定し昇圧効率を高めるＥＡＳＢ方式を用いる。以上より、Ｖｐｇｍストレスが大きくなる領域にのみ、昇圧効率の大きいチャネル電圧制御方式を用いることによって、誤書き込みを防ぐ。
【００９１】
なお、ｍは、Ｖｐｇｍストレスの大きさに応じて最適化すればよい。また、本実施形態では、１つのカットオフさせるメモリトランジスタを想定しているが、２つ以上あってもよい。
【００９２】
［第１１の実施の形態］
本第１１の実施形態に係る不揮発性半導体記憶装置は、基本的には第１の実施態様と同様な構成であり、図１に示した回路におけるロウデコーダ１３を以下に説明するような選択動作を行うように変更することによって実現できる。
【００９３】
書き込みを行う制御ゲート線をビット線側からｋ番目とする。ｍを１以上ｎ以下の整数とすると、図１４（ａ），（ｂ）は、それぞれｋ＞ｍの場合、ｋ≦ｍ番目を示している。本実施形態では、書き込みはソース側制御ゲート線ＷＬ（ｎ）からビット線側制御ゲート線ＷＬ（１）へのシーケンシャル書き込みを想定している。本実施形態の特徴は、書き込み制御ゲート線の位置に依存して、チャネル電圧制御方式を切り替えるということである。図１４（ａ）では非選択制御ゲート線には中間電圧Ｖｐａｓｓを与え、ＮＡＮＤセルユニット内の全てのチャネルを一体化して昇圧させるＳＢ方式を用いる。一方、図１４（ｂ）ではビット線側ｋ＋ｉ番目（ｉは１以上の整数）の制御ゲート線に、メモリトランジスタをカットオフさせるための低い電圧Ｖｃｕｔｏｆｆ（例えば０Ｖ）を与え、昇圧させるチャネル領域を限定し、昇圧効率を高める。以上より、Ｖｐｇｍストレスが大きくなる領域にのみ、昇圧効率の大きいチャネル電圧制御方式を用いることによって、誤書き込みを防ぐ。
【００９４】
なお、ｍは、Ｖｐｇｍストレスの大きさに応じて最適化すればよい。また、本実施形態では、１つのカットオフさせるメモリトランジスタを想定しているが、２つ以上あってもよい。
【００９５】
［第１２の実施の形態］
本第１２の実施形態に係る不揮発性半導体記憶装置は、基本的には第１の実施態様と同様な構成であり、図１に示した回路におけるロウデコーダ１３を以下に説明するような選択動作を行うように変更することによって実現できる。
【００９６】
書き込みを行う制御ゲート線をビット線側からｋ番目とする。ｍを１以上ｎ以下の整数とすると、図１５（ａ），（ｂ）は、それぞれｋ＞ｍの場合、ｋ≦ｍ番目を示している。本実施形態では、書き込みはソース側制御ゲート線ＷＬ（ｎ）からビット線側制御ゲート線ＷＬ（１）へのシーケンシャル書き込みを想定している。本実施形態の特徴は、書き込み制御ゲート線の位置に依存して、チャネル電圧制御方式を切り替えるということである。図１５（ａ）では非選択制御ゲート線には中間電圧Ｖｐａｓｓを与え、ＮＡＮＤセルユニット内の全てのチャネルを一体化して昇圧させるＳＢ方式を用いる。一方、図１５（ｂ）ではビット線側ｋ＋ｉ番目及びｋ−ｊ番目（ｉ，ｊは１以上の整数）の制御ゲート線に、メモリトランジスタをカットオフさせるための低い電圧Ｖｃｕｔｏｆｆ（例えば０Ｖ）を与え、昇圧させるチャネル領域を限定し、昇圧効率を高める。以上より、Ｖｐｇｍストレスが大きくなる領域にのみ、昇圧効率の大きいチャネル電圧制御方式を用いることによって、誤書き込みを防ぐ。
【００９７】
なお、ｍは、Ｖｐｇｍストレスの大きさに応じて最適化すればよい。また、本実施形態では、２つのカットオフさせるメモリトランジスタを想定しているが、３つ以上あってもよい。
【００９８】
［第１３の実施の形態］
図１６は、本発明の第１３の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、要部を抽出して示すブロック図である。メモリセルアレイ１１には、ＮＡＮＤセルユニットが行方向及び列方向にマトリクス状に配置され、制御ゲート線、ビット線、選択ゲート線及びソース線等が配線されている。このメモリセルアレイ１１には、ビット線制御回路１２及びロウデコーダ１３が接続されている。上記ビット線制御回路１２は書き込みデータのラッチ、読み出し時のセンス動作等を行うものである。このビット線制御回路１２には、カラムアドレス信号をデコードしてＮＡＮＤセルユニットの列を選択するためのカラムデコーダ１４が接続されている。昇圧回路１５は、電源電圧から、書き込み電圧Ｖｐｇｍ、異なる複数の中間電圧Ｖｐａｓｓ１〜Ｖｐａｓｓｎ及びビット線電圧Ｖｂｌ等を発生する。上記ロウデコーダ１３は、上記昇圧回路１５に制御信号を供給し、書き込み電圧Ｖｐｇｍ及び中間電圧Ｖｐａｓｓ１〜Ｖｐａｓｓｎを受ける。このロウデコーダ１３は、ロウアドレス信号をデコードし、上記昇圧回路１５から供給された電圧に基づいて、上記メモリセルアレイ１１中のメモリトランジスタを選択するための種々の電圧のデコード信号Ｖｐｇｍ，Ｖｐａｓｓ１〜Ｖｐａｓｓｎ，Ｖｓｇ，Ｖｓｓを出力する。これによって、上記メモリセルアレイ１１中の制御ゲート線及び選択ゲート線が選択される。更に、上記ビット線制御回路１２は、上記昇圧回路１５からビット線電圧Ｖｂｌを受け、上記カラムデコーダ１４で選択されたＮＡＮＤセルユニットの列に供給するようになっている。
【００９９】
なお、図１６では本実施形態の説明に必要な最小限の回路のみを示しており、他にもアドレスバッファ、データ入出力バッファ、及びタイミング発生回路等が必要であるが、それらは省かれていることに注意されたい。
【０１００】
書き込みの場合、上記昇圧回路１５において電源電圧から書き込み電圧Ｖｐｇｍ、中間電圧Ｖｐａｓｓ１〜Ｖｐａｓｓｎ、ビット線電圧Ｖｂｌ等の電圧を発生させる。これらの電圧は、ロウデコーダ１３を介して選択ブロックの制御線、選択ゲート線、ソース線に印加され、選択制御ゲート線の書き込みが実行される。制御ゲート線に与える電圧に着目すると、選択制御ゲート線にはＶｐｇｍを、非選択制御ゲート線には、異なるＶｐａｓｓ電圧を印加することによって、非選択制御ゲート線における、中間電圧Ｖｐａｓｓによる弱い書き込みストレスを軽減する。
【０１０１】
図１７（ａ），（ｂ），（ｃ）は、それぞれビット線側からｎ番目、ｋ番目、１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図である。本実施形態では、書き込みはソース側制御ゲート線ＷＬ（ｎ）からビット線側制御ゲート線ＷＬ（１）へのシーケンシャル書き込みを想定している。ビット線側ｋ番目の場合（図１７（ｂ））を例にとって説明する。選択された制御ゲート線ＷＬ（ｋ）には、書き込み電圧Ｖｐｇｍが与えられる。選択制御ゲート線ＷＬ（ｋ）とビット線側選択ゲート線ＳＧＤの間の制御ゲート線ＷＬ（１）〜ＷＬ（ｋ−１）には中間電圧Ｖｐａｓｓ１が与えられる。選択制御ゲート線ＷＬ（ｋ）とソース線側選択ゲート線ＳＧＳの間の制御ゲート線ＷＬ（ｋ＋１）〜ＷＬ（ｎ）には、Ｖｐａｓｓ１よりも高い中間電圧Ｖｐａｓｓ２が与えられる（Ｖｐａｓｓ１＜Ｖｐａｓｓ２）。図２４に示した従来技術では、中間電圧として１種類のＶｐａｓｓしか与えていなかった点が、本実施形態と根本的に異なる。
【０１０２】
次に、図１８（ａ），（ｂ）により、従来のシーケンシャル書き込みを用いたＳＢ方式と、本実施形態の場合との比較を行う。従来のシーケンシャル書き込みを用いたＳＢ方式の場合、ビット線から離れたメモリトランジスタほど、Ｖｐｇｍストレスが小さくなることは先に述べた（図２７参照）。従って、Ｖｐｇｍストレスのワーストケースはビット線側１番目のメモリトランジスタＭＣ１，２であると考えられる（図１８（ａ）に白丸で示す）。一方、各メモリトランジスタに印加されるＶｐａｓｓパルスは、単一のＶｐａｓｓ値を用いているため、大きさＶｐａｓｓのパルス×（ｎ−１）回となる。従って、ＶｐａｓｓストレスはＮＡＮＤセルユニット内の位置に依らず一定である（図１８（ａ）に白四角で示す）。“１”データが受ける全誤書き込みストレスは、Ｖｐｇｍストレス＋Ｖｐａｓｓストレスであるから、最大の誤書き込みストレスが加わるのはビット線側１番目のメモリトランジスタである（図１８（ｂ）に白三角で示す）。
【０１０３】
これに対し、本実施形態が有利となる根拠を模式的に説明する。まず、Ｖｐａｓｓ２としては従来技術と同程度のＶｐａｓｓ値を用いる。本実施形態では、消去状態のメモリトランジスタＭＣ１，２〜ＭＣｋ−１，２に印加するＶｐａｓｓ１を従来技術よりも下げているため、Ｖｐｇｍストレスは若干悪化可能性がある（図１８（ａ）に黒丸で示す）。しかし、消去状態のメモリトランジスタはブーストの効果が大きいため、適切な値のＶｐａｓｓ１を選択すればＶｐｇｍストレスが大幅に悪化することは無い。一方、中間電圧Ｖｐａｓｓ１を下げることにより、Ｖｐａｓｓストレスが低減される。ビット線側からｋ番目の“１”データメモリトランジスタが受けるＶｐａｓｓパルスは、大きさＶｐａｓｓ１のパルス×（ｎ−ｋ）回＋大きさＶｐａｓｓ２のパルス×（ｋ−１）回となるから、ＶｐａｓｓストレスはＮＡＮＤセルユニット内の位置に対して依存性を持つことになる。即ち、ビット線ＢＬ１，ＢＬ２，…に近いメモリトランジスタほどＶｐａｓｓストレスが小さくなる（図１８（ａ）に黒四角で示す）。Ｖｐａｓｓストレスのワーストケースはビット線側からｎ番目のメモリトランジスタとなり、このとき従来技術と同等になる。
【０１０４】
以上より、本実施形態の全誤書き込みストレス（Ｖｐｇｍストレス＋Ｖｐａｓｓストレス）は、図１８（ｂ）に黒三角で示すように表せる。図１８（ｂ）より、全誤書き込みストレスの最大値で比較すると、適切な値のＶｐａｓｓ１を用いることにより、従来技術よりも誤書き込みストレスを低減できる。
【０１０５】
［第１４の実施の形態］
本第１４の実施形態に係る不揮発性半導体記憶装置は、基本的には第１３の実施態様と同様な構成であり、図１６に示した回路におけるロウデコーダ１３を以下に説明するような選択動作を行うように変更することによって実現できる。
【０１０６】
図１９（ａ），（ｂ），（ｃ）は、それぞれビット線側からｎ番目、ｋ番目、１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図である。本実施形態では、書き込みはソース側制御ゲート線ＷＬ（ｎ）からビット線側制御ゲート線ＷＬ（１）へのシーケンシャル書き込みを想定している。ビット線側ｋ番目の場合（図１９（ｂ））を例にとって説明すると、選択された制御ゲート線ＷＬ（ｋ）には、書き込み電圧Ｖｐｇｍが与えられる。選択制御ゲート線ＷＬ（ｋ）のソース線側に隣接する制御ゲート線ＷＬ（ｋ＋１）には、メモリトランジスタをカットオフさせるための低い電圧Ｖｃｕｔｏｆｆ（例えば０Ｖ）が与えられる。上記以外のビット線側非選択制御ゲート線ＷＬ（１）〜ＷＬ（ｋ−１）には中間電圧Ｖｐａｓｓ１が与えられ、上記以外のソース線側非選択制御ゲート線ＷＬ（ｋ＋２）〜ＷＬ（ｎ）にはＶｐａｓｓ１よりも高い中間電圧Ｖｐａｓｓ２が与えられる（Ｖｐａｓｓ１＜Ｖｐａｓｓ２）。従来技術では中間電圧として１種類のＶｐａｓｓしか与えていなかった点が、本実施形態と根本的に異なる。
【０１０７】
なお、本実施形態では、選択メモリトランジスタのソース線側に１つのカットオフさせるメモリトランジスタを想定しているが、２つ以上あってもよい。
【０１０８】
従来のＥＡＳＢ方式に対する、本実施形態の優位性は基本的に第１３の実施形態で述べたことと同じである。Ｖｐａｓｓ２は従来の方式で用いたＶｐａｓｓと同程度にとり、Ｖｐａｓｓ１はＶｐｇｍストレスを大幅に悪化させない程度に下げることによって、ＶｐｇｍストレスとＶｐａｓｓストレスの和で表される全誤書き込みストレスを低減できる。
【０１０９】
［第１５の実施の形態］
本第１５の実施形態に係る不揮発性半導体記憶装置は、基本的には第１３の実施態様と同様な構成であり、図１６に示した回路におけるロウデコーダ１３を以下に説明するような選択動作を行うように変更することによって実現できる。
【０１１０】
図２０（ａ），（ｂ），（ｃ）は、それぞれビット線側からｎ番目、ｋ番目、１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図である。本実施形態では、書き込みはソース側制御ゲート線ＷＬ（ｎ）からビット線側制御ゲート線ＷＬ（１）へのシーケンシャル書き込みを想定している。本実施形態は、カットオフさせるメモリトランジスタの位置が第１４の実施形態と異なる。
【０１１１】
即ち、ビット線側ｋ番目の場合（図２０（ｂ））を例にとって説明すると、選択された制御ゲート線ＷＬ（ｋ）には、書き込み電圧Ｖｐｇｍが与えられる。制御ゲート線ＷＬ（ｋ＋ｊ）には（ｊは２以上の整数）、メモリトランジスタをカットオフさせるための低い電圧Ｖｃｕｔｏｆｆ（例えば０Ｖ）が与えられる。選択制御ゲート線よりもビット線側にある上記以外の非選択制御ゲート線には中間電圧Ｖｐａｓｓ１が与えられ、選択制御ゲート線よりもソース線側にある上記以外の非選択制御ゲート線にはＶｐａｓｓ１よりも高い中間電圧Ｖｐａｓｓ２が与えられる（Ｖｐａｓｓ１＜Ｖｐａｓｓ２）。従来技術では中間電圧として１種類のＶｐａｓｓしか与えていなかった点が、本実施形態と根本的に異なる。
【０１１２】
なお、本実施形態では、選択メモリトランジスタのソース線側に１つのカットオフさせるメモリトランジスタを想定しているが、２つ以上あってもよい。
【０１１３】
従来のＥＡＳＢ方式に対する、本実施形態の優位性は基本的に第１３の実施形態で述べたことと同じである。Ｖｐａｓｓ２は従来の方式で用いたＶｐａｓｓと同程度にとり、Ｖｐａｓｓ１はＶｐｇｍストレスを大幅に悪化させない程度に下げることによって、ＶｐｇｍストレスとＶｐａｓｓストレスの和で表される全誤書き込みストレスを低減できる。
【０１１４】
［第１６の実施の形態］
本第１６の実施形態に係る不揮発性半導体記憶装置は、基本的には第１３の実施態様と同様な構成であり、図１６に示した回路におけるロウデコーダ１３を以下に説明するような選択動作を行うように変更することによって実現できる。
【０１１５】
図２１（ａ），（ｂ），（ｃ）は、それぞれビット線側からｎ番目、ｋ番目、１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図である。本実施形態では、書き込みはソース側制御ゲート線ＷＬ（ｎ）からビット線側制御ゲート線ＷＬ（１）へのシーケンシャル書き込みを想定している。ビット線側ｋ番目の場合（図２１（ｂ））を例にとって説明すると、選択された制御ゲート線ＷＬ（ｋ）には、書き込み電圧Ｖｐｇｍが与えられる。選択制御ゲート線ＷＬ（ｋ）の両隣の制御ゲート線ＷＬ（ｋ−１），ＷＬ（ｋ＋１）には、メモリトランジスタをカットオフさせるための低い電圧Ｖｃｕｔｏｆｆ（例えば０Ｖ）が与えられる。上記以外のビット線側非選択制御ゲート線ＷＬ（１）〜ＷＬ（ｋ−２）には中間電圧Ｖｐａｓｓ１が与えられ、上記以外のソース線側非選択制御ゲート線ＷＬ（ｋ＋２）〜ＷＬ（ｎ）にはＶｐａｓｓ１よりも高い中間電圧Ｖｐａｓｓ２が与えられる（Ｖｐａｓｓ１＜Ｖｐａｓｓ２）。従来技術では中間電圧として１種類のＶｐａｓｓしか与えていなかった点が、本実施形態と根本的に異なる。
【０１１６】
なお、本実施形態では、選択メモリトランジスタのビット線、ソース線側に１つずつのカットオフさせるメモリトランジスタを想定しているが、それぞれ２つ以上あってもよい。
【０１１７】
従来のＬＳＢ方式に対する、本実施形態の優位性は基本的に第１３の実施形態で述べたことと同じである。Ｖｐａｓｓ２は従来の方式で用いたＶｐａｓｓと同程度にとり、Ｖｐａｓｓ１はＶｐｇｍストレスを大幅に悪化させない程度に下げることによって、ＶｐｇｍストレスとＶｐａｓｓストレスの和で表される全誤書き込みストレスを低減できる。
【０１１８】
［第１７の実施の形態］
本第１７の実施形態に係る不揮発性半導体記憶装置は、基本的には第１３の実施態様と同様な構成であり、図１６に示した回路におけるロウデコーダ１３を以下に説明するような選択動作を行うように変更することによって実現できる。
【０１１９】
図２２（ａ），（ｂ），（ｃ）は、それぞれビット線側からｎ番目、ｋ番目、１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図である。本実施形態では、書き込みはソース側制御ゲート線ＷＬ（ｎ）からビット線側制御ゲート線ＷＬ（１）へのシーケンシャル書き込みを想定している。本実施形態は、カットオフさせるメモリトランジスタの位置が第１３の実施形態と異なる。
【０１２０】
ビット線側ｋ番目の場合（図２２（ｂ））を例にとって説明すると、選択された制御ゲート線ＷＬ（ｋ）には、書き込み電圧Ｖｐｇｍが与えられる。制御ゲート線ＷＬ（ｋ−ｉ）、ＷＬ（ｋ＋ｊ）には（ｉ，ｊは２以上の整数）、メモリトランジスタをカットオフさせるための低い電圧Ｖｃｕｔｏｆｆ（例えば０Ｖ）が与えられる。選択制御ゲート線よりもビット線側にある上記以外の非選択制御ゲート線には中間電圧Ｖｐａｓｓ１が与えられ、選択制御ゲート線よりもソース線側にある上記以外の非選択制御ゲート線にはＶｐａｓｓ１よりも高い中間電圧Ｖｐａｓｓ２が与えられる（Ｖｐａｓｓ１＜Ｖｐａｓｓ２）。従来技術では中間電圧として１種類のＶｐａｓｓしか与えていなかった点が、本実施形態と根本的に異なる。
【０１２１】
なお、本実施形態では、選択メモリトランジスタのビット線、ソース線側に１つずつのカットオフさせるメモリトランジスタを想定しているが、それぞれ２つ以上あってもよい。
【０１２２】
従来のＬＳＢ方式に対する、本実施形態の優位性は基本的に第１３の実施形態で述べたことと同じである。Ｖｐａｓｓ２は従来の方式で用いたＶｐａｓｓと同程度にとり、Ｖｐａｓｓ１はＶｐｇｍストレスを大幅に悪化させない程度に下げることによって、ＶｐｇｍストレスとＶｐａｓｓストレスの和で表される全誤書き込みストレスを低減できると考えられる。
【０１２３】
［応用例］
図２３は、この発明の実施形態に係る不揮発性半導体記憶装置の応用例について説明するためのもので、メモリカードの一例を示すブロック図である。
【０１２４】
図２３に示すように、メモリカード９７には、主記憶であるメモリチップ（Flash memory）９２と、メモリチップ９２を制御するコントローラチップ（controller）９１とが含まれている。図２３には、コントローラチップ９１に含まれるいくつかの回路ブロックのうち、特に主記憶に関係する回路ブロックのみを説明する。
【０１２５】
主記憶に関係する回路ブロックとしては、例えば、シリアル／パラレル及びパラレル／シリアルインターフェース（Serial/Parallel and Parallel/Serial Interface）９３、ページバッファ（Page Buffer）９４、メモリインターフェース（Memory Interface）９５が含まれる。
【０１２６】
インターフェース９３は、データをメモリチップ９２に書き込む際、例えば、シリアルな入力データ（Input data）を、パラレルな内部データに変換する。変換されたパラレルな内部データは、ページバッファ９４に入力され、ここに蓄積される。蓄積された内部データは、メモリインターフェース９５を介して、メモリチップ９２に書き込まれる。
【０１２７】
また、データを、メモリカード９７から読み出す際には、メモリチップル９２から読み出したデータを、メモリインターフェース９５を介して、ページバッファ９４に入力し、ここに蓄積する。蓄積された内部データは、インターフェース９３に入力され、ここでパラレルな内部データが、シリアルな出力データ（Output data）に変換されて、メモリカード９７の外に出力される。
【０１２８】
このようなコントローラチップ９１及びメモリチップ９２が、図２３に示すように、カード型外装体（Card type Package）に収容、あるいは搭載、あるいは貼り付けられることで、メモリカードとして機能する。
【０１２９】
上記第１乃至第１７の実施形態により説明した不揮発性半導体記憶装置は、メモリチップ９２内のメモリ回路９６に使用される。上記各実施形態により説明した半導体記憶装置は、シーケンシャル書き込みを採用した場合に、ストレスを低減でき、誤書き込みを防止できる。従って、上記各実施形態に係る半導体記憶装置を使用したメモリカード９７によれば、メモリカード９７と、これが接続される電子機器との間でのデータのやりとり、特に電子機器からのシーケンシャルなデータ書き込みの際に、ストレスを低減して誤書き込みを防止できる、という利点を得ることができる。この利点故に、当該不揮発性半導体記憶装置を使用したメモリカード９７は、シーケンシャルなデータ書き込みを要求される電子機器、例えば、ビデオカメラ、デジタルスチルカメラ、パーソナルデジタルアシスタント等の記録メディアとして有用である。
【０１３０】
以上第１乃至第１７の実施の形態とその応用例を用いて本発明の説明を行ったが、本発明は上記各実施の形態やその応用例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。例えば、第１乃至第１７の実施の形態では、電荷蓄積層を利用したスタックゲート構造について述べたが、浮遊ゲートの代わりにＯＮＯ膜のような電荷蓄積膜を使用したＭＯＮＯＳ構造等にも適用できるのは勿論である。
【０１３１】
また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１３２】
【発明の効果】
以上説明したように、本発明によれば、シーケンシャル書き込みを行った場合に、Ｖｐａｓｓ電圧の数及びその与え方を従来方式から変えることによって、書き込みに対する信頼性を向上できる不揮発性半導体記憶装置が得られる。
【０１３３】
また、書き込みを行う制御ゲート線の位置に依存してチャネル電圧制御方式を切り替え、Ｖｐｇｍストレスの大きい領域にのみ昇圧効率の高い方式を使用することにより、書き込みに対する信頼性を向上できる不揮発性半導体記憶装置が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、要部を抽出して示すブロック図。
【図２】図１に示した回路におけるメモリセルアレイ（ＮＡＮＤ型メモリセルアレイ）の構成例を示す回路図。
【図３】本発明の第１の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、（ａ）図はビット線側から第ｎ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｂ）図はビット線側から第ｋ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｃ）図はビット線側から第１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図４】シーケンシャル書き込みを用いたセルフブースト方式によるＶｐｇｍストレスのＮＡＮＤセルユニット内位置依存性を示す特性図。
【図５】本発明の第２の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、（ａ）図はビット線側から第ｎ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｂ）図はビット線側から第ｋ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｃ）図はビット線側から第１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図６】本発明の第３の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、（ａ）図はビット線側から第ｎ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｂ）図はビット線側から第ｋ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｃ）図はビット線側から第１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図７】本発明の第４の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、（ａ）図はビット線側から第ｎ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｂ）図はビット線側から第ｋ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｃ）図はビット線側から第１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図８】本発明の第５の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、（ａ）図はビット線側から第ｎ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｂ）図はビット線側から第ｋ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｃ）図はビット線側から第１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図９】本発明の第６の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、（ａ）図はビット線側から第ｎ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｂ）図はビット線側から第ｋ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｃ）図はビット線側から第１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図１０】本発明の第７の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、（ａ）図はビット線側から第ｎ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｂ）図はビット線側から第ｋ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｃ）図はビット線側から第１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図１１】本発明の第８の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、（ａ）図はビット線側から第ｎ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｂ）図はビット線側から第ｋ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｃ）図はビット線側から第１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図１２】本発明の第９の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、（ａ）図はビット線側から第ｋ番目（ｋ＞ｍの場合）の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｂ）図はビット線側から第ｋ番目（ｋ≦ｍの場合）の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図１３】本発明の第１０の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、（ａ）図はビット線側から第ｋ番目（ｋ＞ｍの場合）の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｂ）図はビット線側から第ｋ番目（ｋ≦ｍの場合）の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図１４】本発明の第１１の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、（ａ）図はビット線側から第ｋ番目（ｋ＞ｍの場合）の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｂ）図はビット線側から第ｋ番目（ｋ≦ｍの場合）の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図１５】本発明の第１２の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、（ａ）図はビット線側から第ｋ番目（ｋ＞ｍの場合）の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｂ）図はビット線側から第ｋ番目（ｋ≦ｍの場合）の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図１６】本発明の第１３の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、要部を抽出して示すブロック図。
【図１７】本発明の第１３の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、（ａ）図はビット線側から第ｎ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｂ）図はビット線側から第ｋ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｃ）図はビット線側から第１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図１８】従来の書き込み方式と本発明の第１３の実施形態に係る書き込み方式を比較して示すもので、（ａ）図はＶｐｇｍストレスとＶｐａｓｓストレスを比較して示す特性図、（ｂ）図は全誤書き込みストレスを比較して示す特性図。
【図１９】本発明の第１４の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、（ａ）図はビット線側から第ｎ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｂ）図はビット線側から第ｋ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｃ）図はビット線側から第１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図２０】本発明の第１５の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、（ａ）図はビット線側から第ｎ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｂ）図はビット線側から第ｋ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｃ）図はビット線側から第１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図２１】本発明の第１６の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、（ａ）図はビット線側から第ｎ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｂ）図はビット線側から第ｋ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｃ）図はビット線側から第１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図２２】本発明の第１７の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、（ａ）図はビット線側から第ｎ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｂ）図はビット線側から第ｋ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｃ）図はビット線側から第１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図２３】この発明の実施形態に係る不揮発性半導体記憶装置の応用例について説明するためのもので、メモリカードの一例を示すブロック図。
【図２４】従来の不揮発性半導体記憶装置について説明するためのもので、（ａ）図はセルフブースト方式におけるバイアス状態を示す等価回路図、（ｂ）図はセルフブースト方式における“１”書き込み時のチャネル領域の昇圧の様子を示す断面図。
【図２５】従来の不揮発性半導体記憶装置について説明するためのもので、（ａ）図はローカルセルフブースト方式におけるバイアス状態を示す等価回路図、（ｂ）図はローカルセルフブースト方式における“１”書き込み時のチャネル領域の昇圧の様子を示す断面図。
【図２６】従来の不揮発性半導体記憶装置について説明するためのもので、（ａ）図は消去領域セルフブースト方式におけるバイアス状態を示す等価回路図、（ｂ）図は消去領域セルフブースト方式における“１”書き込み時のチャネル領域の昇圧の様子を示す断面図。
【図２７】Ｖｐｇｍストレス及びＶｐａｓｓストレスのＶｐａｓｓ依存性について説明するための特性図。
【符号の説明】
１１…メモリセルアレイ（ＮＡＮＤ型メモリセルアレイ）、１２…ビット線制御回路、１３…ロウデコーダ、１４…カラムデコーダ、１５…昇圧回路、２１…ビット線駆動回路、２２…制御ゲート線、選択ゲート線及びソース線の駆動回路、ＭＣ１，ｍ〜ＭＣｎ，ｍ…メモリトランジスタ、ＳＧ１，ｍ，ＳＧ２，ｍ…選択ゲートトランジスタ、ＷＬ（１）〜ＷＬ（ｎ）…制御ゲート線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＳＬ…ソース線、ＢＬ１，ＢＬ２，ＢＬｍ…ビット線、Ｓｅｔ１〜Ｓｅｔｍ…電圧セット、Ｖｐｇｍ…書き込み電圧、Ｖｂｌ１，Ｖｂｌ２…ビット線電圧、Ｖｓｇｓ…ソース側の選択ゲートトランジスタをカットオフさせる電圧、Ｖｐａｓｓ，Ｖｐａｓｓ（１），Ｖｐａｓｓ（ｋ），Ｖｐａｓｓ（ｎ）…中間電圧、Ｖｃｕｔｏｆｆ…メモリトランジスタをカットオフさせるための電圧、Ｖｓｇｄ，Ｖｓｇｓ…ゲート電圧、Ｖｃｈ…チャネル電圧。
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関し、例えばＮＡＮＤ型フラッシュＥＥＰＲＯＭの書き込み方式に好適なものである。
【０００２】
【従来の技術】
電気的に書き換え可能で、且つ高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュＥＥＰＲＯＭが知られている。ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリトランジスタは、半導体基板上に絶縁膜を介して電荷蓄積層（浮遊ゲート）と制御ゲートが積層形成されたスタックゲート構造を有している。複数個のメモリトランジスタを、隣接するもの同士でソース若しくはドレインを共有するような形で列方向に直列接続させ、その両端に選択ゲートトランジスタを配置して、ＮＡＮＤセルユニットが構成される。
【０００３】
上記ＮＡＮＤセルユニットをマトリクス状に配置することにより、メモリセルアレイが構成される。ここでは、行方向に並ぶＮＡＮＤセルユニットをＮＡＮＤセルブロックと呼ぶ。同一行に並ぶ選択ゲートトランジスタのゲートは、同一の選択ゲート線に接続され、同一行に並ぶメモリトランジスタの制御ゲートは、同一の制御ゲート線に接続される。ＮＡＮＤセルユニット内にｎ個のメモリトランジスタが直列接続されている場合、１つのＮＡＮＤセルブロック内に含まれる制御ゲート線はｎ本となる。
【０００４】
メモリトランジスタは、浮遊ゲートの電荷蓄積状態に応じて、データを不揮発に記憶する。具体的には、浮遊ゲートにチャネルから電子を注入した閾値電圧の高い状態を例えば“０”データ、浮遊ゲートの電子をチャネルに放出させた閾値電圧の低い状態を“１”データとして、２値のデータ記憶を行う。最近では、閾値電圧の分布をより細分化することで、４値記憶等の多値記憶方式も行われている。
【０００５】
データの書き込みに際しては、まず予めＮＡＮＤセルブロック内を一括してデータ消去する。これは、選択されたＮＡＮＤセルブロックの全制御ゲート線（ワード線）を低い電圧Ｖｓｓ（例えば０Ｖ）とし、メモリセルアレイを収容するｐ型ウェル領域に高い正電圧Ｖｅｒａ（消去電圧、例えば２０Ｖ）を与えて、浮遊ゲート中の電子をチャネルに放出させることにより行われる。これにより、ＮＡＮＤセルブロック内の全データが“１”データになる。一度に消去する単位は、ＮＡＮＤセルブロックに限らず、チップ全体などであってもよい。
【０００６】
データの書き込みは、上述したような一括データ消去後に、選択された制御ゲート線に接続される複数のメモリトランジスタに対して一括で行われる。この書き込みの単位を通常、１ページと定義するが、近年では１本の制御ゲート線に対して複数のページが割り当てられることがある。ＮＡＮＤセルブロック内のメモリトランジスタへの書き込みの順は、任意の順番で行う方式（ランダム書き込み）と、一方向から順番に書き込む方式（シーケンシャル書き込み）がある。シーケンシャル書き込みでは、通常ソース側のメモリトランジスタから順に書き込む。
【０００７】
一括書き込みにおいて、選択された制御ゲート線に高い正電圧Ｖｐｇｍ（書き込み電圧、例えば２０Ｖ）を与えると、“０”データの場合はメモリトランジスタのチャネルから浮遊ゲートに電子が注入され（いわゆる“０”書き込み）、“１”データの場合は電子注入が禁止されて（いわゆる書き込み禁止、若しくは“１”書き込み）、２種類のデータ書き込みが同時に行われる。このような一括書き込みを実現するためには、書き込むデータに応じてメモリトランジスタのチャネル電圧を制御することが必要である。例えば、“０”データの場合には、チャネルの電圧を低く保ち、制御ゲートに書き込み電圧Ｖｐｇｍが印加されたときに、浮遊ゲート下のゲート絶縁膜に大きな電界が掛かるようにする。一方、“１”データの場合には、チャネル電圧を昇圧してゲート絶縁膜に掛かる電界を下げ、浮遊ゲートへの電子注入を禁止する。このとき、チャネル電圧の昇圧が不十分であると、電子の注入が起こるため、“１”書き込みを行うメモリトランジスタでも閾値電圧が変動してしまう。この現象を、以後「誤書き込み」と呼ぶことにする。このため、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの書き込み動作を実現するためには、誤書き込みによる閾値電圧の変動を、誤動作を引き起こさないような規格範囲内に抑える必要がある。
【０００８】
上述した書き込み時のチャネル電圧制御の方式は種々あるが、“１”データ書き込みの場合に、ＮＡＮＤセルユニット内の全チャネル領域をフローティング状態にして、制御ゲートからの容量結合によりチャネル電圧を昇圧するセルフブースト（ＳＢ：Self-Boost）書き込み方式が最も一般的である（非特許文献１参照）。
【０００９】
次に、図２４（ａ）を用いて、上記ＳＢ方式について具体的に説明する。制御ゲート線に書き込み電圧を印加する前に、ビット線ＢＬ１，ＢＬ２には“０”データ、“１”データに応じてビット線電圧Ｖｂｌ１，Ｖｂｌ２を与える。Ｖｂｌ１としては例えば０Ｖを、Ｖｂｌ２としては例えば１．２〜４．０Ｖの電圧値を用いる。ビット線側の選択ゲートトランジスタＳＧ１，１、ＳＧ１，２，…は、“０”書き込みのＮＡＮＤセルユニットではビット線電圧Ｖｂｌ１を転送させるためにオンさせる必要があり、且つ“１”書き込みのＮＡＮＤセルユニットではチャネル電圧昇圧時にビット線側選択ゲートが自動的にカットオフされるようにする。即ち、ビット線側の選択ゲート線には、Ｖｔｈ＿ｓｇｄ（０）＜Ｖｓｇｄ＜Ｖｂｌ２＋Ｖｔｈ＿ｓｇｄ（Ｖｂｌ２）の条件を満たすゲート電圧Ｖｓｇｄを印加する。ここで、Ｖｔｈ＿ｓｇｄはビット線側選択ゲートトランジスタの閾値電圧、括弧内はビット線側選択ゲートトランジスタのソースに印加されるバックバイアス電圧を意味する。通常、電圧Ｖｓｇｄとしては、“１”書き込みのビット線電圧と同じ値（ここではＶｂｌ２）が与えられることが多い。ソース側選択ゲート線には、ソース側の選択ゲートトランジスタＳＧ２，１、ＳＧ２，２、…をカットオフさせるような電圧Ｖｓｇｓ（例えば０Ｖ）を与える。この後、書き込みを行う選択制御ゲート線には書き込み電圧Ｖｐｇｍを、それ以外の非選択制御ゲート線にはＶｐｇｍよりも低い中間電圧Ｖｐａｓｓ（例えば１０Ｖ）を与える。“０”書き込みが行われるＮＡＮＤセルユニットでは、チャネル電圧がＶｂｌ１に固定され、選択されたメモリトランジスタのゲート絶縁膜に大きな電界が掛かり、トンネル効果によって浮遊ゲートに電子が注入される。一方、“１”書き込みでは、図２４（ｂ）に示すようにＮＡＮＤセルユニットの両端の選択ゲートトランジスタがオフ（ＯＦＦ）することにより電気的に分離され、全てのメモリトランジスタのチャネル及び拡散層が直列接続された状態でフローティングになる。これにより、チャネル及び拡散層の電圧は、制御ゲート線とのキャパシタンス・カップリングにより、あるチャネル電圧Ｖｃｈに昇圧され、ゲート絶縁膜に掛かる電界が低減され、浮遊ゲートへの電子の注入が抑えられる。
【００１０】
セルフブースト時のチャネル電圧Ｖｃｈは、以下の一連の式で表されると考えられる。
【００１１】
Ｖｃｈ＝Ｖｃｈ＿ｉｎｉｔ＋Ｃｒ１・（Ｖｐａｓｓ−Ｖｔｈｂｋ−Ｖｃｈ＿ｉｎｉｔ）＋Ｃｒ２・（Ｖｐｇｍ−Ｖｔｈ−Ｖｃｈ＿ｉｎｉｔ）…（１）
Ｖｃｈ＿ｉｎｉｔ＝Ｖｓｇｄ−Ｖｔｈ＿ｓｇｄ…（２）
Ｃｔ＝ｎ・Ｃｃｈ＋ｎ・Ｃｉｎｓ…（３）
Ｃｒ１＝（ｎ−１）・Ｃｉｎｓ／Ｃｔ…（４）
Ｃｒ２＝Ｃｉｎｓ／Ｃｔ…（５）
但し、Ｖｃｈ＿ｉｎｉｔ：チャネル電圧の初期値、Ｖｔｈ：選択メモリトランジスタの閾値電圧、Ｖｔｈｂｋ：非選択メモリトランジスタの閾値電圧、Ｃｐ：メモリトランジスタのカップリング比、Ｃｉｎｓ：１つのメモリトランジスタの制御ゲート−基板間容量、Ｃｃｈ：１つのメモリトランジスタのチャネル部の空乏層容量と拡散層の接合容量の和、Ｃｔ：ブースト領域に結合した全容量、ｎ：ＮＡＮＤブースト領域に含まれるメモリトランジスタの数、である。
【００１２】
Ｖｐａｓｓパルス印加時に制御ゲート電圧が上昇して行くと、Ｖｔｈｂｋ＋Ｖｃｈ＿ｉｎｉｔに到達した時点で選択ゲートトランジスタからブースト領域（ＳＢ方式では、全メモリトランジスタのチャネル及び拡散層）が電気的に分離される。それまでにチャネルに転送される初期電圧がＶｃｈ＿ｉｎｉｔである。（１）式によるとチャネル電圧Ｖｃｈは、ブースト比Ｃｒ１及びＣｒ２で、それぞれＶｐａｓｓとＶｐｇｍに結合していることになる。（４），（５）式に示されるように、Ｃｒ２はＣｒ１の１／（ｎ−１）と小さいため、チャネル電圧ＶｃｈがほとんどＶｐａｓｓによって決まるのが、ＳＢ方式の特徴である。
【００１３】
上記セルフブースト方式以外のチャネル電圧制御方式の１つとして、図２５（ａ），（ｂ）に示すようなローカルセルフブースト方式（ＬＳＢ：Local Self-Boost）が知られている（特許文献１参照）。この方式では、先に述べたソース側の制御ゲート線から順番に書き込みを行うシーケンシャル書き込みを通常用いる。図２５（ｂ）に示すように、この方式では選択されたメモリトランジスタの両隣のメモリトランジスタをカットオフさせ、選択されたメモリトランジスタのチャネル及び拡散層のみ（図２５（ｂ）中の昇圧領域ＢＡ１）を他から電気的に切り離しフローティング状態にして、昇圧するものである。これにより、ＳＢ方式よりも高いチャネル電圧を実現できる。具体的には、選択されたメモリトランジスタの制御ゲート線には書き込み電圧Ｖｐｇｍを、その両隣の制御ゲート線にはメモリトランジスタをカットオフさせるための低い電圧Ｖｃｕｔｏｆｆ（例えば０Ｖ）を与える。それ以外の非選択制御ゲート線には、ＶｐｇｍとＶｃｕｔｏｆｆの中間の電圧Ｖｐａｓｓを与える（図２５（ａ））。先の式に即して考えてみると、ＬＳＢ方式ではブーストされるメモリトランジスタ数は１になるため（ｎ＝１）、ブースト比はＣｒ２＝Ｃｉｎｓ／（Ｃｃｈ＋Ｃｉｎｓ）となりＳＢ方式よりも大きくなる。しかも、それに書き込み電圧Ｖｐｇｍが掛かるために、（１）式の第３項が非常に大きくなり（第２項は零）、到達チャネル電圧はＳＢ方式よりも大きくなる。
【００１４】
その他のチャネル電圧制御方式として、図２６（ａ），（ｂ）に示すような消去領域セルフブースト方式（ＥＡＳＢ：Erased Area Self-Boost）が提案されている（特許文献２参照）。この方式は、先に述べたソース側の制御ゲート線から順番に書き込みを行うシーケンシャル書き込みを前提としている。図２６（ａ）に示すように、選択されたメモリトランジスタのソース側に隣接するメモリトランジスタの制御ゲート線には低い電圧Ｖｃｕｔｏｆｆを与えてカットオフさせる。選択されたメモリトランジスタの制御ゲート線には書き込み電圧Ｖｐｇｍを印加し、上記以外の非選択制御ゲート線には中間電圧Ｖｐａｓｓを印加する。この場合、図２６（ｂ）に示すように、ブーストされる領域は、選択メモリトランジスタ及びそれよりもビット線側に位置するメモリトランジスタ（図２６（ｂ）中の昇圧領域ＢＡ１）に限定される。シーケンシャル書き込みのため、ブーストされる領域のメモリトランジスタは全て消去状態になっており、先の（１）式における第２項が十分大きくなるため、ＳＢ方式よりも高いチャネル電圧が得られるのが利点である。
【００１５】
どのようなチャネル電圧制御方式を採用するにせよ、良好な誤書き込み耐性を得るためには、書き込み時にメモリトランジスタの制御ゲートに印加するパルス電圧、Ｖｐａｓｓ及びＶｐｇｍの最適化が必要不可欠である。書き込み電圧Ｖｐｇｍに関しては、メモリトランジスタの書き込み特性から一意的に決まる。従って、中間電圧Ｖｐａｓｓの決め方が書き込み特性に対して極めて重要な意味を持つ。通常、この中間電圧Ｖｐａｓｓは、全ての制御ゲート線に接続されたメモリトランジスタを書き込む間に掛かる２種類の誤書き込みストレスのバランスをとって決定される。この２種類の誤書き込みストレスを、ＳＢ方式の場合を例にとり図２４（ａ）を用いて詳述する。
【００１６】
まず、１つ目の誤書き込みストレスは、“１”書き込みを行うＮＡＮＤセルユニット内で、選択された制御ゲート線に接続されたメモリトランジスタに掛かるストレスである（図２４（ａ）中のメモリトランジスタＭＴＡ）。ストレス電圧を「制御ゲート電圧とチャネル電圧の差」として定義すると、ストレス電圧はＶｐｇｍ−Ｖｃｈとなる。この誤書き込みストレスを「Ｖｐｇｍストレス」と呼ぶことにする。“１”データを記憶している、ある１つのメモリトランジスタに対して、Ｖｐｇｍストレスは全ての制御ゲート線を選択して書き込む間に１回しか発生しない。
【００１７】
もう１つの誤書き込みストレスは、“０”書き込みを行うＮＡＮＤセルユニット内で、非選択メモリトランジスタに掛かるストレスである（図２４（ａ）中のメモリトランジスタＭＴＢ）。この場合、制御ゲート電圧はＶｐａｓｓ、チャネル電圧はＶｂｌ１（例えば０Ｖ）であり、ストレス電圧はＶｐａｓｓ−Ｖｂｌ１≒Ｖｐａｓｓである。この誤書き込みストレスを「Ｖｐａｓｓストレス」と呼ぶことにする。但し、全ての制御ゲート線を選択して書き込む間に、ある１つの“１”データメモリトランジスタが受けるＶｐａｓｓストレスは、制御ゲート線本数をｎとすると最大ｎ−１回掛かるため、その総和で定義されることに注意すべきである。従って、図２４（ａ）のメモリトランジスタＭＴＢは制御ゲート線１本分のＶｐａｓｓストレスが掛かっている状態を表し、このｎ−１倍がＶｐａｓｓストレスとなる。
【００１８】
なお、メモリトランジスタに掛かる誤書き込みストレスとして、図２４（ａ）中のメモリトランジスタＭＴＣのような、ストレス電圧がＶｐａｓｓ−Ｖｃｈという場合があるが、このストレスは上記２つに比較して十分小さいので無視している。
【００１９】
以上より、“１”データメモリトランジスタが受ける「全誤書き込みストレス」は、ＶｐｇｍストレスとＶｐａｓｓストレスの和で与えられる。
【００２０】
Ｖｐａｓｓの最適化は、図２７に示すように横軸にＶｐａｓｓ、縦軸に上記２種類の誤書き込みストレス印加後の閾値電圧をプロットすることにより行われる。ＳＢ方式の場合、チャネル電圧Ｖｃｈは中間電圧Ｖｐａｓｓを上げるほど大きくなるため、Ｖｐｇｍストレスの特性は実線で示すように一般的に右下がりの傾向を示す。一方、Ｖｐａｓｓストレスは、Ｖｐａｓｓに比例して閾値電圧が増加する破線で示すような右上がりの特性になる。即ち、Ｖｐｇｍストレス、Ｖｐａｓｓストレスの曲線はＶｐａｓｓに対して相反する特性を示し、交点を持つ。両ストレスを最小化するために、この交点（図２７中Ｖｐａｓｓ＿ｏｐｔｉｍｕｍ）近くのＶｐａｓｓ値が使われることが多い。また、交点の閾値電圧（図２７中Ｖｔｈ＿ｉｎｔｅｒｓｅｃｔｉｏｎ）が低いほど書き込み特性が良いことを意味する。ここでは、ＳＢ方式について説明したが、ＬＳＢ方式及びＥＡＳＢ方式についても基本的な傾向は同じである。但し、Ｖｐａｓｓストレス特性はＳＢ方式と同じであるが、ＶｐｇｍストレスがＳＢ方式よりも小さくなると考えられるため、交点は左下にシフトする（誤書き込みストレスが減少）。
【００２１】
ところで、昨今の微細化トレンドによると、ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリトランジスタのゲート長も０．１μｍ以下に到達しようとしている。微細化が進むにつれて、ショートチャネル効果による閾値電圧の低下がますます顕在化しつつある。大幅な閾値電圧の低下は信頼性上好ましくないため、チャネルイオン注入の濃度を高くすることにより、ショートチャネル効果による閾値電圧の低下分を補う。これによって、Ｖｐａｓｓストレスはスケーリングに依らず、同程度に保たれる。ところが、チャネルの不純物濃度の増加は（４），（５）式で表されるブースト比の減少に繋がるため、チャネル電圧Ｖｃｈを低下させ、Ｖｐｇｍストレスの増加を引き起こす。この結果としてスケーリングは誤書き込みストレスを増大させる傾向がある。
【００２２】
更に、スケーリングをすることなくメモリ容量を増大させる技術として、多値方式が近年ますます有望視されている。その反面、データ記録に使用するメモリトランジスタの閾値電圧範囲が広がるため、必然的に書き込み電圧Ｖｐｇｍを高くしなければならない、という短所がある。書き込み電圧の高電圧化はＶｐｇｍストレスを悪化させるため、多値方式を実現するためにはより確実な誤書き込み防止の手法が必要となる。
【００２３】
このような傾向から、書き込み特性をより改善することが要求されている。
【００２４】
【非特許文献１】
K.D.Suh et.al., IEEE Journal of Solid-State Circuits, vol.30, No.11 (1995) pp.1149-1156
【００２５】
【特許文献１】
特開平８−２７９２９７号公報
【００２６】
【特許文献２】
特開平１０−２８３７８８号公報
【００２７】
【発明が解決しようとする課題】
上記のように従来の不揮発性半導体記憶装置は、シーケンシャル書き込みを行ったときに、ストレスが増大し、誤書き込みが発生しやすくなる、という問題があった。
【００２８】
本発明は、上記事情を鑑みてなされたもので、シーケンシャル書き込みを採用した場合に、ストレスを低減でき、誤書き込みを防止できる不揮発性半導体記憶装置を提供することを目的としている。
【００２９】
【課題を解決するための手段】
本発明の不揮発性半導体記憶装置は、電気的なデータの書き込み及び消去が可能なメモリトランジスタが列方向に直列接続され、その一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続されたメモリセルユニットがマトリクス状に配置され、同一行に並ぶメモリセルユニットがメモリセルブロックを形成し、同一行に並ぶメモリトランジスタが共通の制御ゲート線に接続されたメモリセルアレイと、電源電圧から、書き込み電圧、異なる複数の中間電圧及びビット線電圧を発生する昇圧回路と、前記昇圧回路で発生された前記書き込み電圧及び前記異なる複数の中間電圧が供給され、前記制御ゲート線を選択し、且つ前記第１，第２の選択ゲートトランジスタの各ゲートに接続された第１，第２の選択ゲート線を選択するロウデコーダと、前記昇圧回路で発生された前記ビット線電圧が供給され、書き込みデータのラッチ、及び読み出し時のセンス動作を行うビット線制御回路と、前記メモリセルユニットの列を選択するカラムデコーダとを具備し、前記ロウデコーダは、選択された制御ゲート線の位置が前記ビット線に近いときに、非選択制御ゲート線に前記複数の異なる中間電圧のうちの高い電圧を与え、選択された制御ゲート線の位置が前記ビット線から遠いときに、非選択制御ゲート線に前記複数の異なる中間電圧のうちの低い電圧を与えることを特徴としている。
【００３０】
また、本発明の不揮発性半導体記憶装置は、電気的なデータの書き込み及び消去が可能なメモリトランジスタが列方向に直列接続され、その一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続されたメモリセルユニットがマトリクス状に配置され、同一行に並ぶメモリセルユニットがメモリセルブロックを形成し、同一行に並ぶメモリトランジスタが共通の制御ゲート線に接続されたメモリセルアレイと、電源電圧から、書き込み電圧、中間電圧及びビット線電圧を発生する昇圧回路と、前記昇圧回路で発生された前記書き込み電圧及び前記中間電圧が供給され、前記制御ゲート線を選択し、且つ前記第１，第２の選択ゲートトランジスタの各ゲートに接続された第１，第２の選択ゲート線を選択するロウデコーダと、前記昇圧回路で発生された前記ビット線電圧が供給され、書き込みデータのラッチ、及び読み出し時のセンス動作を行うビット線制御回路と、前記メモリセルユニットの列を選択するカラムデコーダとを具備し、前記ロウデコーダは、選択された制御ゲート線の位置が前記ビット線に近いときに、前記ビット線に近い非選択制御ゲート線に前記メモリトランジスタをカットオフさせる基準電圧を与え、且つ前記ビット線から遠い非選択ゲート線に前記中間電圧を与え、選択された制御ゲート線の位置が前記ビット線から遠いときに、非選択制御ゲート線に前記中間電圧を与えることを特徴としている。
【００３２】
シーケンシャル書き込みを採用した場合に、全誤書き込みストレスの大きさが書き込みワード線の位置に依存するという特性に着目し、書き込みワード線の位置に依存して書き込み方式を変えている。
【００３３】
上記のような構成によれば、選択された制御ゲート線の位置に応じて中間電圧の大きさを変化させる、あるいは選択した制御ゲート線の一括書き込みの際に複数の中間電圧を使用することことができ、シーケンシャル書き込みを採用した場合に、ストレスを低減し、誤書き込みを防止できる。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
本発明では、大きく分けて３種類のアプローチ方法を提案し、またこれらを組み合わせて用いることにより最大の効果を得るようにしている。上記３種類のアプローチ方法のうち２つは、Ｖｐａｓｓストレスを低減するものである。即ち、一括書き込みの際に、複数（例えば２種類）の中間電圧Ｖｐａｓｓを使用する。例えば、シーケンシャル書き込みでは、選択メモリトランジスタのビット線側のメモリトランジスタは常に消去状態であるため、そこに低い中間電圧を与え、ソース線側のメモリトランジスタには高い中間電圧を与える。消去状態のメモリトランジスタはブースト効果が大きいため、中間電圧Ｖｐａｓｓを低くしてもＶｐｇｍストレスは大幅に悪化することは無いと考えられる。従って、Ｖｐａｓｓストレス低減の効果が勝り、全体として誤書き込みが低減できる。
【００３５】
一方、もう１つのアプローチ方法は、Ｖｐｇｍストレスの書き込みワード線位置に対する依存性に着目して、Ｖｐａｓｓ電圧を切り替えて用いるものである。即ち、選択された制御ゲート線の位置に応じて中間電圧Ｖｐａｓｓの大きさを変化させる。詳細な誤書き込み測定によって、シーケンシャル書き込みを用いた場合Ｖｐｇｍストレスの大きさはＮＡＮＤセルユニット内の位置依存性を持つことが分かった。従って、Ｖｐｇｍストレスが大きく、高いチャネル電圧が必要なメモリトランジスタを書き込む場合は高いＶｐａｓｓを用い、それ以外ではＶｐａｓｓを下げることにより、トータルのＶｐａｓｓストレスを下げることができる。
【００３６】
３つ目のアプローチは、Ｖｐｇｍストレスの書き込みワード線位置依存性に着目して、チャネル電圧制御方式を切り替えるものである。例えば、高いチャネル昇圧が必要なワード線の書き込みの場合のみ、ＬＳＢ若しくはＥＡＳＢ方式を使用することにより、Ｖｐｇｍストレスを低減させる。
【００３７】
更に、上記の手段を組み合わせることで、一層のストレス低減効果が期待できる。
【００３８】
次に、各々の実施の形態について、図１乃至図２２により詳しく説明する。
【００３９】
［第１の実施の形態］
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、要部を抽出して示すブロック図である。メモリセルアレイ１１には、ＮＡＮＤセルユニットが行方向及び列方向にマトリクス状に配置され、制御ゲート線、ビット線、選択ゲート線及びソース線等が配線されている。このメモリセルアレイ１１には、ビット線制御回路１２及びロウデコーダ１３が接続されている。上記ビット線制御回路１２は書き込みデータのラッチ、読み出し時のセンス動作等を行うものである。このビット線制御回路１２には、カラムアドレス信号をデコードしてＮＡＮＤセルユニットの列を選択するためのカラムデコーダ１４が接続されている。昇圧回路１５は、電源電圧から、書き込み電圧Ｖｐｇｍ、異なる複数の中間電圧Ｖｐａｓｓ１〜Ｖｐａｓｓｎ及びビット線電圧Ｖｂｌ等を発生する。上記ロウデコーダ１３は、上記昇圧回路１５に制御信号を供給し、書き込み電圧Ｖｐｇｍ及び中間電圧Ｖｐａｓｓ１〜Ｖｐａｓｓｎを受ける。このロウデコーダ１３は、ロウアドレス信号をデコードし、上記昇圧回路１５から供給された電圧に基づいて、上記メモリセルアレイ１１中のメモリトランジスタを選択するための種々の電圧のデコード信号（電圧セット）Ｓｅｔ１，Ｓｅｔ２，…，Ｓｅｔｍを出力する。これによって、上記メモリセルアレイ１１中の制御ゲート線及び選択ゲート線が選択される。更に、上記ビット線制御回路１２は、上記昇圧回路１５からビット線電圧Ｖｂｌを受け、上記カラムデコーダ１４で選択されたＮＡＮＤセルユニットの列に供給するようになっている。
【００４０】
なお、図１では本実施形態の説明に必要な最小限の回路のみを示しており、他にもアドレスバッファ、データ入出力バッファ、及びタイミング発生回路等が必要であるが、それらは省かれていることに注意されたい。
【００４１】
書き込みの場合、上記昇圧回路１５において電源電圧から書き込み電圧Ｖｐｇｍ、中間電圧Ｖｐａｓｓ１〜Ｖｐａｓｓｎ、ビット線電圧Ｖｂｌ等の電圧を発生させる。これらの電圧は、ロウデコーダ１３を介して選択ブロックの制御線、選択ゲート線、ソース線に印加され、選択されたメモリトランジスタへの書き込みが実行される。制御ゲート線に与える電圧に着目すると、選択制御ゲート線には書き込み電圧Ｖｐｇｍを、非選択制御ゲート線には、選択制御ゲート線のブロック内の位置に応じて使用する電圧の種類及び与え方を切替える。
【００４２】
図２は、上記図１に示した回路におけるメモリセルアレイ（ＮＡＮＤ型メモリセルアレイ）１１の構成例を示している。メモリトランジスタは半導体基板上に絶縁膜を介して浮遊ゲート（電荷蓄積層）と制御ゲートが積層形成されたスタックゲート構造を持つ。ＮＡＮＤセルユニットは、ｎ個のメモリトランジスタＭＣ１，ｍ〜ＭＣｎ，ｍを、それらのソース若しくはドレイン拡散層を隣接するもの同士で共有する形で直列接続し、更にその両端に選択ゲートトランジスタＳＧ１，ｍ，ＳＧ２，ｍを配置することによって構成されている。ＮＡＮＤ型メモリセルアレイ１１は、上記ＮＡＮＤセルユニットをマトリクス状に配列したものである。同一行に並ぶＮＡＮＤセルユニットの範囲がＮＡＮＤセルブロックである。各ＮＡＮＤセルユニットの一方の選択ゲートトランジスタＳＧ１，ｍのドレインはビット線ＢＬｍに接続され、もう一方の選択ゲートトランジスタＳＧ２，ｍのソースは複数のＮＡＮＤセルユニットで共有されるソース線ＳＬに接続されている。一方、ＮＡＮＤ型メモリセルアレイ１１の行方向に並ぶ複数のメモリトランジスタ及び選択ゲートトランジスタの制御ゲートは、それぞれ制御ゲート線ＷＬ（ｋ）及び選択ゲート線ＳＧＤ，ＳＧＳに共通接続されている。一本の制御ゲート線に接続される全メモリトランジスタが、一括してデータ書き込みを行う範囲である。この書き込みの単位を通常、１ページと定義するが、近年では１本の制御ゲート線に対して複数のページが割り当てられることがある。ＮＡＮＤセルユニット内にｎ個のメモリトランジスタがある場合、メモリセルブロック内の制御ゲート線の本数はｎである。なお、図中の回路２１はビット線駆動回路、回路２２は制御ゲート線、選択ゲート線及びソース線の駆動回路を表している。
【００４３】
図３（ａ），（ｂ），（ｃ）は、それぞれビット線側よりｎ番目、ｋ番目、１番目の制御ゲート線への書き込みを行うときの状態を示している。本実施形態では、書き込みはソース側制御ゲート線ＷＬ（ｎ）からビット線側制御ゲート線ＷＬ（１）へのシーケンシャル書き込みを想定している。選択された制御ゲート線ＷＬ（ｋ）には、書き込み電圧Ｖｐｇｍが与えられる。選択制御ゲート線以外の非選択制御ゲート線には、ｋに依存した中間電圧Ｖｐａｓｓ（ｋ）が与えられる。つまり、本実施形態では、ＮＡＮＤセルユニット内のメモリトランジスタ位置に依存して、異なる複数の中間電圧Ｖｐａｓｓの値（最大ｎ種類）を用いる。
【００４４】
次に、図３（ａ），（ｂ），（ｃ）を用いて書き込み動作について説明する。“０”書き込みするメモリトランジスタのビット線ＢＬ１には、十分低い電圧Ｖｂｌ１（例えば０Ｖ）を与え、“１”書き込みするメモリトランジスタのビット線ＢＬ２には、ある正の電圧Ｖｂｌ２（例えば１．２〜４．０Ｖ）を与える。ビット線側の選択ゲートトランジスタに関しては、“０”書き込みのＮＡＮＤセルユニットではビット線電圧Ｖｂｌ１を転送させるためにＳＧ１，１をオンさせる必要があり、且つ“１”書き込みのＮＡＮＤセルユニットではチャネル電圧昇圧時にビット線側選択ゲートＳＧ１，２が自動的にカットオフされるようにする。即ち、ビット線側選択ゲート線ＳＧＤには、Ｖｔｈ＿ｓｇｄ（０）＜Ｖｓｇｄ＜Ｖｂｌ２＋Ｖｔｈ＿ｓｇｄ（Ｖｂｌ２）を満たすゲート電圧Ｖｓｇｄを印加する。ここで、Ｖｔｈ＿ｓｇｄはビット線側選択ゲートの閾値電圧、括弧内はビット線側選択ゲートトランジスタのソースに印加されるバックバイアス電圧を意味する。通常、電圧Ｖｓｇｄとしては“１”書き込みのビット線電圧と同じ値（ここではＶｂｌ２）が与えられることが多い。ソース線側選択ゲート線ＳＧＳには、ソース線側選択ゲートトランジスタをカットオフさせるような電圧Ｖｓｇｓ（例えば０Ｖ）を与える。書き込みは、メモリセルアレイ内またはＮＡＮＤセルブロック内の全メモリトランジスタを一括消去した後に、選択制御ゲート線に接続された全てのメモリトランジスタについて一括して行う。書き込みは、ソース線側より１番目の制御ゲート線からビット線側へと順番に行うシーケンシャル書き込みを想定している。
【００４５】
ＶｐｇｍストレスのＮＡＮＤセルユニット内位置依存性を、シーケンシャル書き込みの場合とランダム書き込みの場合で比較した結果を図４に示す。メモリトランジスタの書き込み状態、消去状態の閾値電圧をそれぞれＶｔｈｗ（＞０）、Ｖｔｈｅ（＜０）とする。ランダム書き込みを想定した、従来技術の場合は消去閾値電圧がどこに位置するか決まっていないため、ワーストＶｔｈパターンとして選択メモリトランジスタの閾値電圧がＶｔｈｅ、それ以外のメモリトランジスタはＶｔｈｗというケースを常に考える必要があった。そのため、ＶｐｇｍストレスはＮＡＮＤセルユニット内のメモリトランジスタの位置に依らず、一定である（図４中に黒丸で示す）。ところが、シーケンシャル書き込みの場合、選択制御ゲート線ＷＬ（ｋ）よりもビット線側のメモリトランジスタは常に消去状態であるから、ＶｐｇｍストレスにとってワーストＶｔｈパターンは図３（ｂ）中に示すように、メモリトランジスタＭＣ１，２〜ＭＣｋ，２の閾値電圧がＶｔｈｅ、メモリトランジスタＭＣｋ＋１，２〜ＭＣｎ，２の閾値電圧がＶｔｈｗの場合になる。よって、各々の制御ゲート線一括書き込みにおけるワーストＶｔｈパターン中の消去閾値電圧Ｖｔｈｅの数は、ビット線から遠いほど多くなる。先の（１）式では１種類の閾値電圧しか想定していないが、そこから容易に推測できるように、消去閾値電圧の数が増えるほどブースト時のチャネル電圧が増加する。即ち、ビット線から離れたメモリトランジスタほど、Ｖｐｇｍストレスが小さくなる（図４中に白丸で示す）。但し、ビット線側から１番目のメモリトランジスタを“１”書き込みする場合は、ランダム書き込み時のワーストＶｔｈパターンと同じになるため、Ｖｐｇｍストレスもそれと等しくなる。
【００４６】
Ｖｐｇｍストレスを低減するためには、高い中間電圧Ｖｐａｓｓが必要である。しかし、シーケンシャル書き込みを想定した場合、高い中間電圧Ｖｐａｓｓが必要なのは、ビット線側から幾つかのメモリトランジスタのみであることが図４より分かる。従って、ビット線から離れた制御ゲート線の一括書き込みの場合には、Ｖｐｇｍストレスを大幅に悪化させない程度で中間電圧Ｖｐａｓｓを下げることが可能である。このことは即ち、全ての制御ゲート線を選択して書き込む時の総和で定義されるＶｐａｓｓストレスを、従来技術の場合よりも下げられることを意味する。
【００４７】
なお、本実施形態では、使用する中間電圧Ｖｐａｓｓとして、最大でｎ種類（ＮＡＮＤセルユニット内のメモリトランジスタ数）を想定しているが、全て異なる値を用いる必要は無い。実際には、ＶｐｇｍストレスのＮＡＮＤセルユニット内位置依存性から必要最小限の数を用意すればよい。
【００４８】
例えば、２種類の中間電圧Ｖｐａｓｓを用いる場合には、選択制御ゲート線がビット線に近い３〜５本目までの場合には高いＶｐａｓｓを全ての非選択制御ゲート線に与える。一方、選択制御ゲート線が上記以外の位置の場合は、低いＶｐａｓｓを全ての非選択制御ゲート線に与える。
【００４９】
このような構成並びに書き込み方法によれば、書き込みを行う制御ゲート線の位置に依存してチャネル電圧制御方式を切り替え、Ｖｐｇｍストレスの大きい領域にのみ昇圧効率の高い方式を使用するので、Ｖｐｇｍストレスを低減して書き込みに対する信頼性を向上できる。
【００５０】
［第２の実施の形態］
本第２の実施形態に係る不揮発性半導体記憶装置は、基本的には第１の実施態様と同様な構成であり、図１に示した回路におけるロウデコーダ１３を以下に説明するような選択動作を行うように変更することによって実現できる。
【００５１】
図５（ａ），（ｂ），（ｃ）は、それぞれビット線側からｎ番目、ｋ番目、１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図である。本実施形態では、書き込みはソース側制御ゲート線ＷＬ（ｎ）からビット線側制御ゲート線ＷＬ（１）へのシーケンシャル書き込みを想定している。選択された制御ゲート線ＷＬ（ｋ）には、書き込み電圧Ｖｐｇｍが与えられる。選択制御ゲート線ＷＬ（ｋ）のソース線側に隣接する制御ゲート線ＷＬ（ｋ＋１）には、メモリトランジスタをカットオフさせるための低い電圧Ｖｃｕｔｏｆｆ（例えば０Ｖ）が与えられる。上記以外の非選択制御ゲート線には、中間電圧Ｖｐａｓｓ（ｋ）が与えられる。つまり、本実施形態では、ＮＡＮＤセルユニット内のメモリトランジスタ位置に依存して、異なるＶｐａｓｓ値（最大ｎ種類）を用いる。
【００５２】
ＥＡＳＢ方式はシーケンシャル書き込みを想定しているため、ＶｐｇｍストレスのＮＡＮＤセルユニット内における位置依存性は、ストレスの絶対値の違いはあるものの、傾向としてはシーケンシャル書き込みのＳＢ方式（図４の白丸）と同様である。即ち、ビット線から離れたメモリトランジスタほど、Ｖｐｇｍストレスが小さくなる。従って、第１の実施形態の場合と同様に、ビット線から離れた制御ゲート線の書き込みの際には、Ｖｐｇｍストレスを大幅に悪化させない程度で中間電圧Ｖｐａｓｓを下げることが可能である。これは、全ての制御ゲート線を選択して書き込む時の総和で定義されるＶｐａｓｓストレスを、従来技術の場合よりも下げられることを意味する。
【００５３】
なお、本実施形態では、選択メモリトランジスタのソース線側に１つのカットオフさせるメモリトランジスタを想定しているが、２つ以上あってもよい。
【００５４】
また、本実施形態では、使用する中間電圧Ｖｐａｓｓとして、最大でｎ種類（ＮＡＮＤセルユニット内のメモリトランジスタ数）を想定しているが、全て異なる値を用いる必要は無い。実際には、ＶｐｇｍストレスのＮＡＮＤセルユニット内位置依存性から必要最小限の数を用意すればよい。
【００５５】
［第３の実施の形態］
本第３の実施形態に係る不揮発性半導体記憶装置は、基本的には第１の実施態様と同様な構成であり、図１に示した回路におけるロウデコーダ１３を以下に説明するような選択動作を行うように変更することによって実現できる。
【００５６】
図６（ａ），（ｂ），（ｃ）は、それぞれビット線側からｎ番目、ｋ番目、１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図である。本実施形態では、書き込みはソース側制御ゲート線ＷＬ（ｎ）からビット線側制御ゲート線ＷＬ（１）へのシーケンシャル書き込みを想定している。選択された制御ゲート線ＷＬ（ｋ）には、書き込み電圧Ｖｐｇｍが与えられる。制御ゲート線ＷＬ（ｋ＋ｊ）には（ｊは２以上の整数）、メモリトランジスタをカットオフさせるための低い電圧Ｖｃｕｔｏｆｆ（例えば０Ｖ）が与えられる。上記以外の非選択制御ゲート線には、中間電圧Ｖｐａｓｓ（ｋ）が与えられる。つまり、本実施形態では、ＮＡＮＤセルユニット内のメモリトランジスタ位置に依存して、異なるＶｐａｓｓ値（最大ｎ種類）を用いる。
【００５７】
本実施形態は、カットオフさせるメモリトランジスタの位置が第２の実施形態と異なる。
【００５８】
なお、本実施形態では、選択メモリトランジスタのソース線側に１つのカットオフさせるメモリトランジスタを想定しているが、２つ以上あってもよい。
【００５９】
また、本実施形態では、使用する中間電圧Ｖｐａｓｓとして、最大でｎ種類（ＮＡＮＤセルユニット内のメモリトランジスタ数）を想定しているが、全て異なる値を用いる必要は無い。実際には、ＶｐｇｍストレスのＮＡＮＤセルユニット内位置依存性から必要最小限の数を用意すればよい。
【００６０】
［第４の実施の形態］
本第４の実施形態に係る不揮発性半導体記憶装置は、基本的には第１の実施態様と同様な構成であり、図１に示した回路におけるロウデコーダ１３を以下に説明するような選択動作を行うように変更することによって実現できる。
【００６１】
図７（ａ），（ｂ），（ｃ）は、それぞれビット線側からｎ番目、ｋ番目、１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図である。本実施形態では、書き込みはソース側制御ゲート線ＷＬ（ｎ）からビット線側制御ゲート線ＷＬ（１）へのシーケンシャル書き込みを想定している。選択された制御ゲート線ＷＬ（ｋ）には、書き込み電圧Ｖｐｇｍが与えられる。選択制御ゲート線ＷＬ（ｋ）の両隣の制御ゲート線ＷＬ（ｋ−１），ＷＬ（ｋ＋１）には、メモリトランジスタをカットオフさせるための低い電圧Ｖｃｕｔｏｆｆ（例えば０Ｖ）が与えられる。上記以外の非選択制御ゲート線には、中間電圧Ｖｐａｓｓ（ｋ）が与えられる。つまり、本実施形態では、ＮＡＮＤセルユニット内のメモリトランジスタ位置に依存して、異なるＶｐａｓｓ値（最大ｎ種類）を用いる。図２５に示した従来のＬＳＢ方式では中間電圧として１種類のＶｐａｓｓしか与えていなかった点が、本実施形態と異なる。
【００６２】
ＬＳＢ方式はシーケンシャル書き込みを想定しているため、ＶｐｇｍストレスのＮＡＮＤセルユニット内位置依存性は、ストレスの絶対値の違いはあるものの、傾向としてはシーケンシャル書き込みのＳＢ方式（図４の白丸）と同様である。即ち、ビット線から離れたメモリトランジスタほど、Ｖｐｇｍストレスは小さくなる。従って、第１の実施形態の場合と同様に、ビット線から離れた制御ゲート線の書き込みの際には、Ｖｐｇｍストレスを大幅に悪化させない程度でＶｐａｓｓを下げることが可能である。これは、全ての制御ゲート線を選択して書き込む時の総和で定義されるＶｐａｓｓストレスを、従来技術の場合よりも下げられることを意味する。
【００６３】
なお、本実施形態では、選択メモリトランジスタのビット線、ソース線側にそれぞれ１つずつのカットオフさせるメモリトランジスタを想定しているが、それぞれ２つ以上あってもよい。
【００６４】
また、本実施形態では、使用する中間電圧Ｖｐａｓｓとして、最大でｎ種類（ＮＡＮＤセルユニット内のメモリトランジスタ数）を想定しているが、全て異なる値を用いる必要は無い。実際には、ＶｐｇｍストレスのＮＡＮＤセルユニット内位置依存性から必要最小限の数を用意すればよい。
【００６５】
［第５の実施の形態］
本第５の実施形態に係る不揮発性半導体記憶装置は、基本的には第１の実施態様と同様な構成であり、図１に示した回路におけるロウデコーダ１３を以下に説明するような選択動作を行うように変更することによって実現できる。
【００６６】
図８（ａ），（ｂ），（ｃ）は、それぞれビット線側からｎ番目、ｋ番目、１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図である。本実施形態では、書き込みはソース側制御ゲート線ＷＬ（ｎ）からビット線側制御ゲート線ＷＬ（１）へのシーケンシャル書き込みを想定している。選択された制御ゲート線ＷＬ（ｋ）には、書き込み電圧Ｖｐｇｍが与えられる。制御ゲート線ＷＬ（ｋ−ｉ）、ＷＬ（ｋ＋ｊ）には（ｉ，ｊは２以上の整数）、メモリトランジスタをカットオフさせるための低い電圧Ｖｃｕｔｏｆｆ（例えば０Ｖ）が与えられる。上記以外の非選択制御ゲート線には、中間電圧Ｖｐａｓｓ（ｋ）が与えられる。つまり、本実施形態では、ＮＡＮＤセルユニット内のメモリトランジスタ位置に依存して、異なるＶｐａｓｓ値（最大ｎ種類）を用いる。図２５に示した従来のＬＳＢ方式では中間電圧として１種類のＶｐａｓｓしか与えていなかった点が、本実施形態と異なる。
【００６７】
また、本実施形態は、カットオフさせるメモリトランジスタの位置が第４の実施形態と異なる。
【００６８】
なお、本実施形態では、選択メモリトランジスタのビット線側、ソース線側に１つずつのカットオフさせるメモリトランジスタを想定しているが、それぞれ２つ以上あってもよい。
【００６９】
また、本実施形態では、使用する中間電圧Ｖｐａｓｓとして、最大でｎ種類（ＮＡＮＤセルユニット内のメモリトランジスタ数）を想定しているが、全て異なる値を用いる必要は無い。実際には、ＶｐｇｍストレスのＮＡＮＤセルユニット内位置依存性から必要最小限の数を用意すればよい。
【００７０】
［第６の実施の形態］
本第６の実施形態に係る不揮発性半導体記憶装置は、基本的には第１の実施態様と同様な構成であり、図１に示した回路におけるロウデコーダ１３を以下に説明するような選択動作を行うように変更することによって実現できる。
【００７１】
図９（ａ），（ｂ），（ｃ）は、それぞれビット線側からｎ番目、ｋ番目、１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図である。本実施形態では、書き込みはソース側制御ゲート線ＷＬ（ｎ）からビット線側制御ゲート線ＷＬ（１）へのシーケンシャル書き込みを想定している。ビット線側ｋ番目の場合（図９（ｂ））を例にとって説明すると、選択された制御ゲート線ＷＬ（ｋ）には、書き込み電圧Ｖｐｇｍが与えられる。選択制御ゲート線ＷＬ（ｋ）とビット線側選択ゲート線ＳＧＤの間の制御ゲート線ＷＬ（１）〜ＷＬ（ｋ−１）には中間電圧Ｖｐａｓｓ（ｋ，１）が与えられ、選択制御ゲート線ＷＬ（ｋ）とソース線側選択ゲート線ＳＧＳの間の制御ゲート線ＷＬ（ｋ＋１）〜ＷＬ（ｎ）にはＶｐａｓｓ（ｋ，１）よりも高い中間電圧Ｖｐａｓｓ（ｋ，２）が与えられる（Ｖｐａｓｓ（ｋ，１）＜Ｖｐａｓｓ（ｋ，２））。本実施形態では、各々の制御ゲート線の一括書き込みで用いられる中間電圧Ｖｐａｓｓは２種類であるが、それらのＶｐａｓｓ値を制御ゲート線毎に変化させている。従って、最大２ｎ種類のＶｐａｓｓを使用することになる。従来技術では中間電圧として１種類のＶｐａｓｓしか与えていなかった点が、本実施形態と根本的に異なる。
【００７２】
このように、中間電圧Ｖｐａｓｓをより細かく最適化することにより、全誤書き込みストレスの低減が図れる。
【００７３】
なお、ここでは最大２ｎ種類の中間電圧Ｖｐａｓｓを想定しているが、全て異なる値を用いる必要は無い。誤書き込み特性の実力によって、必要最低限の数を用意すればよい。
【００７４】
［第７の実施の形態］
本第７の実施形態に係る不揮発性半導体記憶装置は、基本的には第１の実施態様と同様な構成であり、図１に示した回路におけるロウデコーダ１３を以下に説明するような選択動作を行うように変更することによって実現できる。
【００７５】
図１０（ａ），（ｂ），（ｃ）は、それぞれビット線側からｎ番目、ｋ番目、１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図である。本実施形態では、書き込みはソース側制御ゲート線ＷＬ（ｎ）からビット線側制御ゲート線ＷＬ（１）へのシーケンシャル書き込みを想定している。ビット線側ｋ番目の場合（図１０（ｂ））を例にとって説明すると、選択された制御ゲート線ＷＬ（ｋ）には、書き込み電圧Ｖｐｇｍが与えられる。制御ゲート線ＷＬ（ｋ＋ｊ）には（ｊは２以上の整数）、メモリトランジスタをカットオフさせるための低い電圧Ｖｃｕｔｏｆｆ（例えば０Ｖ）が与えられる。選択制御ゲート線よりもビット線側にある上記以外の非選択制御ゲート線には中間電圧Ｖｐａｓｓ（ｋ，１）が与えられ、選択制御ゲート線よりもソース線側にある上記以外の非選択制御ゲート線にはＶｐａｓｓ（ｋ，１）よりも高い中間電圧Ｖｐａｓｓ（ｋ，２）が与えられる（Ｖｐａｓｓ（ｋ，１）＜Ｖｐａｓｓ（ｋ，２））。
【００７６】
本実施形態では、各々の制御ゲート線の一括書き込みで用いられる中間電圧Ｖｐａｓｓは２種類であるが、それらのＶｐａｓｓ値を制御ゲート線毎に変化させている。従って、最大２ｎ種類のＶｐａｓｓを使用することになる。従来技術では中間電圧として１種類のＶｐａｓｓしか与えていなかった点が、本実施形態と根本的に異なる。
【００７７】
なお、本実施形態では、選択メモリトランジスタのソース線側に１つのカットオフさせるメモリトランジスタを想定している点が第７の実施形態と異なる。このカットオフさせるメモリトランジスタは２つ以上あってもよい。
【００７８】
このように、中間電圧Ｖｐａｓｓをより細かく最適化することにより、全誤書き込みストレスの低減を図れる。
【００７９】
なお、ここでは最大２ｎ種類の中間電圧Ｖｐａｓｓを想定しているが、全て異なる値を用いる必要は無い。誤書き込み特性の実力によって、必要最低限の数を用意すればよい。
【００８０】
［第８の実施の形態］
本第８の実施形態に係る不揮発性半導体記憶装置は、基本的には第１の実施態様と同様な構成であり、図１に示した回路におけるロウデコーダ１３を以下に説明するような選択動作を行うように変更することによって実現できる。
【００８１】
図１１（ａ），（ｂ），（ｃ）は、それぞれビット線側からｎ番目、ｋ番目、１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図である。本実施形態では、書き込みはソース側制御ゲート線ＷＬ（ｎ）からビット線側制御ゲート線ＷＬ（１）へのシーケンシャル書き込みを想定している。ビット線側ｋ番目の場合（図１１（ｂ））を例にとって説明すると、選択された制御ゲート線ＷＬ（ｋ）には、書き込み電圧Ｖｐｇｍが与えられる。制御ゲート線ＷＬ（ｋ−ｉ）、ＷＬ（ｋ＋ｊ）には（ｉ，ｊは２以上の整数）、メモリトランジスタをカットオフさせるための低い電圧Ｖｃｕｔｏｆｆ（例えば０Ｖ）が与えられる。選択制御ゲート線よりもビット線側にある上記以外の非選択制御ゲート線には中間電圧Ｖｐａｓｓ（ｋ，１）が与えられ、選択制御ゲート線よりもソース線側にある上記以外の非選択制御ゲート線にはＶｐａｓｓ（ｋ，１）よりも高い中間電圧Ｖｐａｓｓ（ｋ，２）が与えられる（Ｖｐａｓｓ（ｋ，１）＜Ｖｐａｓｓ（ｋ，２））。
【００８２】
本実施形態では、各々の制御ゲート線の一括書き込みで用いられる中間電圧Ｖｐａｓｓは２種類であるが、それらのＶｐａｓｓ値を制御ゲート線毎に変化させている。従って、最大２ｎ種類のＶｐａｓｓを使用することになる。従来技術では中間電圧として１種類のＶｐａｓｓしか与えていなかった点が、本実施形態と根本的に異なる。
【００８３】
本実施形態では、選択メモリトランジスタのビット線側、ソース線側に１つずつのカットオフさせるメモリトランジスタを想定している点が第７の実施形態と異なる。このカットオフさせるメモリトランジスタはそれぞれ２つ以上あってもよい。
【００８４】
このように、中間電圧Ｖｐａｓｓをより細かく最適化することにより全誤書き込みストレスの低減を図れる。
【００８５】
なお、ここでは最大２ｎ種類の中間電圧Ｖｐａｓｓを想定しているが、全て異なる値を用いる必要は無い。誤書き込み特性の実力によって、必要最低限の数を用意すればよい。
【００８６】
［第９の実施の形態］
本第９の実施形態に係る不揮発性半導体記憶装置は、基本的には第１の実施態様と同様な構成であり、図１に示した回路におけるロウデコーダ１３を以下に説明するような選択動作を行うように変更することによって実現できる。
【００８７】
書き込みを行う制御ゲート線をビット線側からｋ番目とする。ｍを１以上ｎ以下の整数とすると、図１２（ａ），（ｂ）は、それぞれｋ＞ｍの場合、ｋ≦ｍ番目を示している。本実施形態では、書き込みはソース側制御ゲート線ＷＬ（ｎ）からビット線側制御ゲート線ＷＬ（１）へのシーケンシャル書き込みを想定している。本実施形態の特徴は、書き込み制御ゲート線の位置に応じて、チャネル電圧制御方式を切り替えるということである。図１２（ａ）では非選択制御ゲート線には中間電圧Ｖｐａｓｓを与え、ＮＡＮＤセルユニット内の全てのチャネルを一体化して昇圧させるＳＢ方式を用いる。一方、図１２（ｂ）では選択制御ゲート線の両側にメモリトランジスタをカットオフさせるための低い電圧Ｖｃｕｔｏｆｆ（例えば０Ｖ）を与え、昇圧領域を限定し昇圧効率を高めるＬＳＢ方式を用いる。以上より、Ｖｐｇｍストレスが大きくなる領域にのみ、昇圧効率の大きいチャネル電圧制御方式を用いることによって、誤書き込みを防ぐ。
【００８８】
なお、ｍは、Ｖｐｇｍストレスの大きさに応じて最適化すればよい。また、本実施形態では、２つのカットオフさせるメモリトランジスタを想定しているが、３つ以上あってもよい。
【００８９】
［第１０の実施の形態］
本第１０の実施形態に係る不揮発性半導体記憶装置は、基本的には第１の実施態様と同様な構成であり、図１に示した回路におけるロウデコーダ１３を以下に説明するような選択動作を行うように変更することによって実現できる。
【００９０】
書き込みを行う制御ゲート線をビット線側からｋ番目とする。ｍを１以上ｎ以下の整数とすると、図１３（ａ），（ｂ）は、それぞれｋ＞ｍの場合、ｋ≦ｍ番目を示している。本実施形態では、書き込みはソース側制御ゲート線ＷＬ（ｎ）からビット線側制御ゲート線ＷＬ（１）へのシーケンシャル書き込みを想定している。本実施形態の特徴は、書き込み制御ゲート線の位置に依存して、チャネル電圧制御方式を切り替えるということである。図１３（ａ）では非選択制御ゲート線には中間電圧Ｖｐａｓｓを与え、ＮＡＮＤセルユニット内の全てのチャネルを一体化して昇圧させるＳＢ方式を用いる。一方、図１３（ｂ）では選択制御ゲート線のソース線側に隣接する制御ゲート線に、メモリトランジスタをカットオフさせるための低い電圧Ｖｃｕｔｏｆｆ（例えば０Ｖ）を与え、昇圧領域を限定し昇圧効率を高めるＥＡＳＢ方式を用いる。以上より、Ｖｐｇｍストレスが大きくなる領域にのみ、昇圧効率の大きいチャネル電圧制御方式を用いることによって、誤書き込みを防ぐ。
【００９１】
なお、ｍは、Ｖｐｇｍストレスの大きさに応じて最適化すればよい。また、本実施形態では、１つのカットオフさせるメモリトランジスタを想定しているが、２つ以上あってもよい。
【００９２】
［第１１の実施の形態］
本第１１の実施形態に係る不揮発性半導体記憶装置は、基本的には第１の実施態様と同様な構成であり、図１に示した回路におけるロウデコーダ１３を以下に説明するような選択動作を行うように変更することによって実現できる。
【００９３】
書き込みを行う制御ゲート線をビット線側からｋ番目とする。ｍを１以上ｎ以下の整数とすると、図１４（ａ），（ｂ）は、それぞれｋ＞ｍの場合、ｋ≦ｍ番目を示している。本実施形態では、書き込みはソース側制御ゲート線ＷＬ（ｎ）からビット線側制御ゲート線ＷＬ（１）へのシーケンシャル書き込みを想定している。本実施形態の特徴は、書き込み制御ゲート線の位置に依存して、チャネル電圧制御方式を切り替えるということである。図１４（ａ）では非選択制御ゲート線には中間電圧Ｖｐａｓｓを与え、ＮＡＮＤセルユニット内の全てのチャネルを一体化して昇圧させるＳＢ方式を用いる。一方、図１４（ｂ）ではビット線側ｋ＋ｉ番目（ｉは１以上の整数）の制御ゲート線に、メモリトランジスタをカットオフさせるための低い電圧Ｖｃｕｔｏｆｆ（例えば０Ｖ）を与え、昇圧させるチャネル領域を限定し、昇圧効率を高める。以上より、Ｖｐｇｍストレスが大きくなる領域にのみ、昇圧効率の大きいチャネル電圧制御方式を用いることによって、誤書き込みを防ぐ。
【００９４】
なお、ｍは、Ｖｐｇｍストレスの大きさに応じて最適化すればよい。また、本実施形態では、１つのカットオフさせるメモリトランジスタを想定しているが、２つ以上あってもよい。
【００９５】
［第１２の実施の形態］
本第１２の実施形態に係る不揮発性半導体記憶装置は、基本的には第１の実施態様と同様な構成であり、図１に示した回路におけるロウデコーダ１３を以下に説明するような選択動作を行うように変更することによって実現できる。
【００９６】
書き込みを行う制御ゲート線をビット線側からｋ番目とする。ｍを１以上ｎ以下の整数とすると、図１５（ａ），（ｂ）は、それぞれｋ＞ｍの場合、ｋ≦ｍ番目を示している。本実施形態では、書き込みはソース側制御ゲート線ＷＬ（ｎ）からビット線側制御ゲート線ＷＬ（１）へのシーケンシャル書き込みを想定している。本実施形態の特徴は、書き込み制御ゲート線の位置に依存して、チャネル電圧制御方式を切り替えるということである。図１５（ａ）では非選択制御ゲート線には中間電圧Ｖｐａｓｓを与え、ＮＡＮＤセルユニット内の全てのチャネルを一体化して昇圧させるＳＢ方式を用いる。一方、図１５（ｂ）ではビット線側ｋ＋ｉ番目及びｋ−ｊ番目（ｉ，ｊは１以上の整数）の制御ゲート線に、メモリトランジスタをカットオフさせるための低い電圧Ｖｃｕｔｏｆｆ（例えば０Ｖ）を与え、昇圧させるチャネル領域を限定し、昇圧効率を高める。以上より、Ｖｐｇｍストレスが大きくなる領域にのみ、昇圧効率の大きいチャネル電圧制御方式を用いることによって、誤書き込みを防ぐ。
【００９７】
なお、ｍは、Ｖｐｇｍストレスの大きさに応じて最適化すればよい。また、本実施形態では、２つのカットオフさせるメモリトランジスタを想定しているが、３つ以上あってもよい。
【００９８】
［第１３の実施の形態］
図１６は、本発明の第１３の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、要部を抽出して示すブロック図である。メモリセルアレイ１１には、ＮＡＮＤセルユニットが行方向及び列方向にマトリクス状に配置され、制御ゲート線、ビット線、選択ゲート線及びソース線等が配線されている。このメモリセルアレイ１１には、ビット線制御回路１２及びロウデコーダ１３が接続されている。上記ビット線制御回路１２は書き込みデータのラッチ、読み出し時のセンス動作等を行うものである。このビット線制御回路１２には、カラムアドレス信号をデコードしてＮＡＮＤセルユニットの列を選択するためのカラムデコーダ１４が接続されている。昇圧回路１５は、電源電圧から、書き込み電圧Ｖｐｇｍ、異なる複数の中間電圧Ｖｐａｓｓ１〜Ｖｐａｓｓｎ及びビット線電圧Ｖｂｌ等を発生する。上記ロウデコーダ１３は、上記昇圧回路１５に制御信号を供給し、書き込み電圧Ｖｐｇｍ及び中間電圧Ｖｐａｓｓ１〜Ｖｐａｓｓｎを受ける。このロウデコーダ１３は、ロウアドレス信号をデコードし、上記昇圧回路１５から供給された電圧に基づいて、上記メモリセルアレイ１１中のメモリトランジスタを選択するための種々の電圧のデコード信号Ｖｐｇｍ，Ｖｐａｓｓ１〜Ｖｐａｓｓｎ，Ｖｓｇ，Ｖｓｓを出力する。これによって、上記メモリセルアレイ１１中の制御ゲート線及び選択ゲート線が選択される。更に、上記ビット線制御回路１２は、上記昇圧回路１５からビット線電圧Ｖｂｌを受け、上記カラムデコーダ１４で選択されたＮＡＮＤセルユニットの列に供給するようになっている。
【００９９】
なお、図１６では本実施形態の説明に必要な最小限の回路のみを示しており、他にもアドレスバッファ、データ入出力バッファ、及びタイミング発生回路等が必要であるが、それらは省かれていることに注意されたい。
【０１００】
書き込みの場合、上記昇圧回路１５において電源電圧から書き込み電圧Ｖｐｇｍ、中間電圧Ｖｐａｓｓ１〜Ｖｐａｓｓｎ、ビット線電圧Ｖｂｌ等の電圧を発生させる。これらの電圧は、ロウデコーダ１３を介して選択ブロックの制御線、選択ゲート線、ソース線に印加され、選択制御ゲート線の書き込みが実行される。制御ゲート線に与える電圧に着目すると、選択制御ゲート線にはＶｐｇｍを、非選択制御ゲート線には、異なるＶｐａｓｓ電圧を印加することによって、非選択制御ゲート線における、中間電圧Ｖｐａｓｓによる弱い書き込みストレスを軽減する。
【０１０１】
図１７（ａ），（ｂ），（ｃ）は、それぞれビット線側からｎ番目、ｋ番目、１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図である。本実施形態では、書き込みはソース側制御ゲート線ＷＬ（ｎ）からビット線側制御ゲート線ＷＬ（１）へのシーケンシャル書き込みを想定している。ビット線側ｋ番目の場合（図１７（ｂ））を例にとって説明する。選択された制御ゲート線ＷＬ（ｋ）には、書き込み電圧Ｖｐｇｍが与えられる。選択制御ゲート線ＷＬ（ｋ）とビット線側選択ゲート線ＳＧＤの間の制御ゲート線ＷＬ（１）〜ＷＬ（ｋ−１）には中間電圧Ｖｐａｓｓ１が与えられる。選択制御ゲート線ＷＬ（ｋ）とソース線側選択ゲート線ＳＧＳの間の制御ゲート線ＷＬ（ｋ＋１）〜ＷＬ（ｎ）には、Ｖｐａｓｓ１よりも高い中間電圧Ｖｐａｓｓ２が与えられる（Ｖｐａｓｓ１＜Ｖｐａｓｓ２）。図２４に示した従来技術では、中間電圧として１種類のＶｐａｓｓしか与えていなかった点が、本実施形態と根本的に異なる。
【０１０２】
次に、図１８（ａ），（ｂ）により、従来のシーケンシャル書き込みを用いたＳＢ方式と、本実施形態の場合との比較を行う。従来のシーケンシャル書き込みを用いたＳＢ方式の場合、ビット線から離れたメモリトランジスタほど、Ｖｐｇｍストレスが小さくなることは先に述べた（図２７参照）。従って、Ｖｐｇｍストレスのワーストケースはビット線側１番目のメモリトランジスタＭＣ１，２であると考えられる（図１８（ａ）に白丸で示す）。一方、各メモリトランジスタに印加されるＶｐａｓｓパルスは、単一のＶｐａｓｓ値を用いているため、大きさＶｐａｓｓのパルス×（ｎ−１）回となる。従って、ＶｐａｓｓストレスはＮＡＮＤセルユニット内の位置に依らず一定である（図１８（ａ）に白四角で示す）。“１”データが受ける全誤書き込みストレスは、Ｖｐｇｍストレス＋Ｖｐａｓｓストレスであるから、最大の誤書き込みストレスが加わるのはビット線側１番目のメモリトランジスタである（図１８（ｂ）に白三角で示す）。
【０１０３】
これに対し、本実施形態が有利となる根拠を模式的に説明する。まず、Ｖｐａｓｓ２としては従来技術と同程度のＶｐａｓｓ値を用いる。本実施形態では、消去状態のメモリトランジスタＭＣ１，２〜ＭＣｋ−１，２に印加するＶｐａｓｓ１を従来技術よりも下げているため、Ｖｐｇｍストレスは若干悪化可能性がある（図１８（ａ）に黒丸で示す）。しかし、消去状態のメモリトランジスタはブーストの効果が大きいため、適切な値のＶｐａｓｓ１を選択すればＶｐｇｍストレスが大幅に悪化することは無い。一方、中間電圧Ｖｐａｓｓ１を下げることにより、Ｖｐａｓｓストレスが低減される。ビット線側からｋ番目の“１”データメモリトランジスタが受けるＶｐａｓｓパルスは、大きさＶｐａｓｓ１のパルス×（ｎ−ｋ）回＋大きさＶｐａｓｓ２のパルス×（ｋ−１）回となるから、ＶｐａｓｓストレスはＮＡＮＤセルユニット内の位置に対して依存性を持つことになる。即ち、ビット線ＢＬ１，ＢＬ２，…に近いメモリトランジスタほどＶｐａｓｓストレスが小さくなる（図１８（ａ）に黒四角で示す）。Ｖｐａｓｓストレスのワーストケースはビット線側からｎ番目のメモリトランジスタとなり、このとき従来技術と同等になる。
【０１０４】
以上より、本実施形態の全誤書き込みストレス（Ｖｐｇｍストレス＋Ｖｐａｓｓストレス）は、図１８（ｂ）に黒三角で示すように表せる。図１８（ｂ）より、全誤書き込みストレスの最大値で比較すると、適切な値のＶｐａｓｓ１を用いることにより、従来技術よりも誤書き込みストレスを低減できる。
【０１０５】
［第１４の実施の形態］
本第１４の実施形態に係る不揮発性半導体記憶装置は、基本的には第１３の実施態様と同様な構成であり、図１６に示した回路におけるロウデコーダ１３を以下に説明するような選択動作を行うように変更することによって実現できる。
【０１０６】
図１９（ａ），（ｂ），（ｃ）は、それぞれビット線側からｎ番目、ｋ番目、１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図である。本実施形態では、書き込みはソース側制御ゲート線ＷＬ（ｎ）からビット線側制御ゲート線ＷＬ（１）へのシーケンシャル書き込みを想定している。ビット線側ｋ番目の場合（図１９（ｂ））を例にとって説明すると、選択された制御ゲート線ＷＬ（ｋ）には、書き込み電圧Ｖｐｇｍが与えられる。選択制御ゲート線ＷＬ（ｋ）のソース線側に隣接する制御ゲート線ＷＬ（ｋ＋１）には、メモリトランジスタをカットオフさせるための低い電圧Ｖｃｕｔｏｆｆ（例えば０Ｖ）が与えられる。上記以外のビット線側非選択制御ゲート線ＷＬ（１）〜ＷＬ（ｋ−１）には中間電圧Ｖｐａｓｓ１が与えられ、上記以外のソース線側非選択制御ゲート線ＷＬ（ｋ＋２）〜ＷＬ（ｎ）にはＶｐａｓｓ１よりも高い中間電圧Ｖｐａｓｓ２が与えられる（Ｖｐａｓｓ１＜Ｖｐａｓｓ２）。従来技術では中間電圧として１種類のＶｐａｓｓしか与えていなかった点が、本実施形態と根本的に異なる。
【０１０７】
なお、本実施形態では、選択メモリトランジスタのソース線側に１つのカットオフさせるメモリトランジスタを想定しているが、２つ以上あってもよい。
【０１０８】
従来のＥＡＳＢ方式に対する、本実施形態の優位性は基本的に第１３の実施形態で述べたことと同じである。Ｖｐａｓｓ２は従来の方式で用いたＶｐａｓｓと同程度にとり、Ｖｐａｓｓ１はＶｐｇｍストレスを大幅に悪化させない程度に下げることによって、ＶｐｇｍストレスとＶｐａｓｓストレスの和で表される全誤書き込みストレスを低減できる。
【０１０９】
［第１５の実施の形態］
本第１５の実施形態に係る不揮発性半導体記憶装置は、基本的には第１３の実施態様と同様な構成であり、図１６に示した回路におけるロウデコーダ１３を以下に説明するような選択動作を行うように変更することによって実現できる。
【０１１０】
図２０（ａ），（ｂ），（ｃ）は、それぞれビット線側からｎ番目、ｋ番目、１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図である。本実施形態では、書き込みはソース側制御ゲート線ＷＬ（ｎ）からビット線側制御ゲート線ＷＬ（１）へのシーケンシャル書き込みを想定している。本実施形態は、カットオフさせるメモリトランジスタの位置が第１４の実施形態と異なる。
【０１１１】
即ち、ビット線側ｋ番目の場合（図２０（ｂ））を例にとって説明すると、選択された制御ゲート線ＷＬ（ｋ）には、書き込み電圧Ｖｐｇｍが与えられる。制御ゲート線ＷＬ（ｋ＋ｊ）には（ｊは２以上の整数）、メモリトランジスタをカットオフさせるための低い電圧Ｖｃｕｔｏｆｆ（例えば０Ｖ）が与えられる。選択制御ゲート線よりもビット線側にある上記以外の非選択制御ゲート線には中間電圧Ｖｐａｓｓ１が与えられ、選択制御ゲート線よりもソース線側にある上記以外の非選択制御ゲート線にはＶｐａｓｓ１よりも高い中間電圧Ｖｐａｓｓ２が与えられる（Ｖｐａｓｓ１＜Ｖｐａｓｓ２）。従来技術では中間電圧として１種類のＶｐａｓｓしか与えていなかった点が、本実施形態と根本的に異なる。
【０１１２】
なお、本実施形態では、選択メモリトランジスタのソース線側に１つのカットオフさせるメモリトランジスタを想定しているが、２つ以上あってもよい。
【０１１３】
従来のＥＡＳＢ方式に対する、本実施形態の優位性は基本的に第１３の実施形態で述べたことと同じである。Ｖｐａｓｓ２は従来の方式で用いたＶｐａｓｓと同程度にとり、Ｖｐａｓｓ１はＶｐｇｍストレスを大幅に悪化させない程度に下げることによって、ＶｐｇｍストレスとＶｐａｓｓストレスの和で表される全誤書き込みストレスを低減できる。
【０１１４】
［第１６の実施の形態］
本第１６の実施形態に係る不揮発性半導体記憶装置は、基本的には第１３の実施態様と同様な構成であり、図１６に示した回路におけるロウデコーダ１３を以下に説明するような選択動作を行うように変更することによって実現できる。
【０１１５】
図２１（ａ），（ｂ），（ｃ）は、それぞれビット線側からｎ番目、ｋ番目、１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図である。本実施形態では、書き込みはソース側制御ゲート線ＷＬ（ｎ）からビット線側制御ゲート線ＷＬ（１）へのシーケンシャル書き込みを想定している。ビット線側ｋ番目の場合（図２１（ｂ））を例にとって説明すると、選択された制御ゲート線ＷＬ（ｋ）には、書き込み電圧Ｖｐｇｍが与えられる。選択制御ゲート線ＷＬ（ｋ）の両隣の制御ゲート線ＷＬ（ｋ−１），ＷＬ（ｋ＋１）には、メモリトランジスタをカットオフさせるための低い電圧Ｖｃｕｔｏｆｆ（例えば０Ｖ）が与えられる。上記以外のビット線側非選択制御ゲート線ＷＬ（１）〜ＷＬ（ｋ−２）には中間電圧Ｖｐａｓｓ１が与えられ、上記以外のソース線側非選択制御ゲート線ＷＬ（ｋ＋２）〜ＷＬ（ｎ）にはＶｐａｓｓ１よりも高い中間電圧Ｖｐａｓｓ２が与えられる（Ｖｐａｓｓ１＜Ｖｐａｓｓ２）。従来技術では中間電圧として１種類のＶｐａｓｓしか与えていなかった点が、本実施形態と根本的に異なる。
【０１１６】
なお、本実施形態では、選択メモリトランジスタのビット線、ソース線側に１つずつのカットオフさせるメモリトランジスタを想定しているが、それぞれ２つ以上あってもよい。
【０１１７】
従来のＬＳＢ方式に対する、本実施形態の優位性は基本的に第１３の実施形態で述べたことと同じである。Ｖｐａｓｓ２は従来の方式で用いたＶｐａｓｓと同程度にとり、Ｖｐａｓｓ１はＶｐｇｍストレスを大幅に悪化させない程度に下げることによって、ＶｐｇｍストレスとＶｐａｓｓストレスの和で表される全誤書き込みストレスを低減できる。
【０１１８】
［第１７の実施の形態］
本第１７の実施形態に係る不揮発性半導体記憶装置は、基本的には第１３の実施態様と同様な構成であり、図１６に示した回路におけるロウデコーダ１３を以下に説明するような選択動作を行うように変更することによって実現できる。
【０１１９】
図２２（ａ），（ｂ），（ｃ）は、それぞれビット線側からｎ番目、ｋ番目、１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図である。本実施形態では、書き込みはソース側制御ゲート線ＷＬ（ｎ）からビット線側制御ゲート線ＷＬ（１）へのシーケンシャル書き込みを想定している。本実施形態は、カットオフさせるメモリトランジスタの位置が第１３の実施形態と異なる。
【０１２０】
ビット線側ｋ番目の場合（図２２（ｂ））を例にとって説明すると、選択された制御ゲート線ＷＬ（ｋ）には、書き込み電圧Ｖｐｇｍが与えられる。制御ゲート線ＷＬ（ｋ−ｉ）、ＷＬ（ｋ＋ｊ）には（ｉ，ｊは２以上の整数）、メモリトランジスタをカットオフさせるための低い電圧Ｖｃｕｔｏｆｆ（例えば０Ｖ）が与えられる。選択制御ゲート線よりもビット線側にある上記以外の非選択制御ゲート線には中間電圧Ｖｐａｓｓ１が与えられ、選択制御ゲート線よりもソース線側にある上記以外の非選択制御ゲート線にはＶｐａｓｓ１よりも高い中間電圧Ｖｐａｓｓ２が与えられる（Ｖｐａｓｓ１＜Ｖｐａｓｓ２）。従来技術では中間電圧として１種類のＶｐａｓｓしか与えていなかった点が、本実施形態と根本的に異なる。
【０１２１】
なお、本実施形態では、選択メモリトランジスタのビット線、ソース線側に１つずつのカットオフさせるメモリトランジスタを想定しているが、それぞれ２つ以上あってもよい。
【０１２２】
従来のＬＳＢ方式に対する、本実施形態の優位性は基本的に第１３の実施形態で述べたことと同じである。Ｖｐａｓｓ２は従来の方式で用いたＶｐａｓｓと同程度にとり、Ｖｐａｓｓ１はＶｐｇｍストレスを大幅に悪化させない程度に下げることによって、ＶｐｇｍストレスとＶｐａｓｓストレスの和で表される全誤書き込みストレスを低減できると考えられる。
【０１２３】
［応用例］
図２３は、この発明の実施形態に係る不揮発性半導体記憶装置の応用例について説明するためのもので、メモリカードの一例を示すブロック図である。
【０１２４】
図２３に示すように、メモリカード９７には、主記憶であるメモリチップ（Flash memory）９２と、メモリチップ９２を制御するコントローラチップ（controller）９１とが含まれている。図２３には、コントローラチップ９１に含まれるいくつかの回路ブロックのうち、特に主記憶に関係する回路ブロックのみを説明する。
【０１２５】
主記憶に関係する回路ブロックとしては、例えば、シリアル／パラレル及びパラレル／シリアルインターフェース（Serial/Parallel and Parallel/Serial Interface）９３、ページバッファ（Page Buffer）９４、メモリインターフェース（Memory Interface）９５が含まれる。
【０１２６】
インターフェース９３は、データをメモリチップ９２に書き込む際、例えば、シリアルな入力データ（Input data）を、パラレルな内部データに変換する。変換されたパラレルな内部データは、ページバッファ９４に入力され、ここに蓄積される。蓄積された内部データは、メモリインターフェース９５を介して、メモリチップ９２に書き込まれる。
【０１２７】
また、データを、メモリカード９７から読み出す際には、メモリチップル９２から読み出したデータを、メモリインターフェース９５を介して、ページバッファ９４に入力し、ここに蓄積する。蓄積された内部データは、インターフェース９３に入力され、ここでパラレルな内部データが、シリアルな出力データ（Output data）に変換されて、メモリカード９７の外に出力される。
【０１２８】
このようなコントローラチップ９１及びメモリチップ９２が、図２３に示すように、カード型外装体（Card type Package）に収容、あるいは搭載、あるいは貼り付けられることで、メモリカードとして機能する。
【０１２９】
上記第１乃至第１７の実施形態により説明した不揮発性半導体記憶装置は、メモリチップ９２内のメモリ回路９６に使用される。上記各実施形態により説明した半導体記憶装置は、シーケンシャル書き込みを採用した場合に、ストレスを低減でき、誤書き込みを防止できる。従って、上記各実施形態に係る半導体記憶装置を使用したメモリカード９７によれば、メモリカード９７と、これが接続される電子機器との間でのデータのやりとり、特に電子機器からのシーケンシャルなデータ書き込みの際に、ストレスを低減して誤書き込みを防止できる、という利点を得ることができる。この利点故に、当該不揮発性半導体記憶装置を使用したメモリカード９７は、シーケンシャルなデータ書き込みを要求される電子機器、例えば、ビデオカメラ、デジタルスチルカメラ、パーソナルデジタルアシスタント等の記録メディアとして有用である。
【０１３０】
以上第１乃至第１７の実施の形態とその応用例を用いて本発明の説明を行ったが、本発明は上記各実施の形態やその応用例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。例えば、第１乃至第１７の実施の形態では、電荷蓄積層を利用したスタックゲート構造について述べたが、浮遊ゲートの代わりにＯＮＯ膜のような電荷蓄積膜を使用したＭＯＮＯＳ構造等にも適用できるのは勿論である。
【０１３１】
また、上記各実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１３２】
【発明の効果】
以上説明したように、本発明によれば、シーケンシャル書き込みを行った場合に、Ｖｐａｓｓ電圧の数及びその与え方を従来方式から変えることによって、書き込みに対する信頼性を向上できる不揮発性半導体記憶装置が得られる。
【０１３３】
また、書き込みを行う制御ゲート線の位置に依存してチャネル電圧制御方式を切り替え、Ｖｐｇｍストレスの大きい領域にのみ昇圧効率の高い方式を使用することにより、書き込みに対する信頼性を向上できる不揮発性半導体記憶装置が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、要部を抽出して示すブロック図。
【図２】図１に示した回路におけるメモリセルアレイ（ＮＡＮＤ型メモリセルアレイ）の構成例を示す回路図。
【図３】本発明の第１の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、（ａ）図はビット線側から第ｎ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｂ）図はビット線側から第ｋ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｃ）図はビット線側から第１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図４】シーケンシャル書き込みを用いたセルフブースト方式によるＶｐｇｍストレスのＮＡＮＤセルユニット内位置依存性を示す特性図。
【図５】本発明の第２の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、（ａ）図はビット線側から第ｎ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｂ）図はビット線側から第ｋ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｃ）図はビット線側から第１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図６】本発明の第３の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、（ａ）図はビット線側から第ｎ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｂ）図はビット線側から第ｋ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｃ）図はビット線側から第１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図７】本発明の第４の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、（ａ）図はビット線側から第ｎ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｂ）図はビット線側から第ｋ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｃ）図はビット線側から第１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図８】本発明の第５の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、（ａ）図はビット線側から第ｎ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｂ）図はビット線側から第ｋ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｃ）図はビット線側から第１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図９】本発明の第６の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、（ａ）図はビット線側から第ｎ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｂ）図はビット線側から第ｋ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｃ）図はビット線側から第１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図１０】本発明の第７の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、（ａ）図はビット線側から第ｎ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｂ）図はビット線側から第ｋ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｃ）図はビット線側から第１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図１１】本発明の第８の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、（ａ）図はビット線側から第ｎ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｂ）図はビット線側から第ｋ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｃ）図はビット線側から第１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図１２】本発明の第９の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、（ａ）図はビット線側から第ｋ番目（ｋ＞ｍの場合）の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｂ）図はビット線側から第ｋ番目（ｋ≦ｍの場合）の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図１３】本発明の第１０の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、（ａ）図はビット線側から第ｋ番目（ｋ＞ｍの場合）の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｂ）図はビット線側から第ｋ番目（ｋ≦ｍの場合）の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図１４】本発明の第１１の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、（ａ）図はビット線側から第ｋ番目（ｋ＞ｍの場合）の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｂ）図はビット線側から第ｋ番目（ｋ≦ｍの場合）の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図１５】本発明の第１２の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、（ａ）図はビット線側から第ｋ番目（ｋ＞ｍの場合）の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｂ）図はビット線側から第ｋ番目（ｋ≦ｍの場合）の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図１６】本発明の第１３の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、要部を抽出して示すブロック図。
【図１７】本発明の第１３の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、（ａ）図はビット線側から第ｎ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｂ）図はビット線側から第ｋ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｃ）図はビット線側から第１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図１８】従来の書き込み方式と本発明の第１３の実施形態に係る書き込み方式を比較して示すもので、（ａ）図はＶｐｇｍストレスとＶｐａｓｓストレスを比較して示す特性図、（ｂ）図は全誤書き込みストレスを比較して示す特性図。
【図１９】本発明の第１４の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、（ａ）図はビット線側から第ｎ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｂ）図はビット線側から第ｋ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｃ）図はビット線側から第１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図２０】本発明の第１５の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、（ａ）図はビット線側から第ｎ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｂ）図はビット線側から第ｋ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｃ）図はビット線側から第１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図２１】本発明の第１６の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、（ａ）図はビット線側から第ｎ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｂ）図はビット線側から第ｋ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｃ）図はビット線側から第１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図２２】本発明の第１７の実施形態に係る不揮発性半導体記憶装置について説明するためのもので、（ａ）図はビット線側から第ｎ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｂ）図はビット線側から第ｋ番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図、（ｃ）図はビット線側から第１番目の制御ゲート線に接続されたメモリトランジスタに書き込む際のバイアス状態を示す等価回路図。
【図２３】この発明の実施形態に係る不揮発性半導体記憶装置の応用例について説明するためのもので、メモリカードの一例を示すブロック図。
【図２４】従来の不揮発性半導体記憶装置について説明するためのもので、（ａ）図はセルフブースト方式におけるバイアス状態を示す等価回路図、（ｂ）図はセルフブースト方式における“１”書き込み時のチャネル領域の昇圧の様子を示す断面図。
【図２５】従来の不揮発性半導体記憶装置について説明するためのもので、（ａ）図はローカルセルフブースト方式におけるバイアス状態を示す等価回路図、（ｂ）図はローカルセルフブースト方式における“１”書き込み時のチャネル領域の昇圧の様子を示す断面図。
【図２６】従来の不揮発性半導体記憶装置について説明するためのもので、（ａ）図は消去領域セルフブースト方式におけるバイアス状態を示す等価回路図、（ｂ）図は消去領域セルフブースト方式における“１”書き込み時のチャネル領域の昇圧の様子を示す断面図。
【図２７】Ｖｐｇｍストレス及びＶｐａｓｓストレスのＶｐａｓｓ依存性について説明するための特性図。
【符号の説明】
１１…メモリセルアレイ（ＮＡＮＤ型メモリセルアレイ）、１２…ビット線制御回路、１３…ロウデコーダ、１４…カラムデコーダ、１５…昇圧回路、２１…ビット線駆動回路、２２…制御ゲート線、選択ゲート線及びソース線の駆動回路、ＭＣ１，ｍ〜ＭＣｎ，ｍ…メモリトランジスタ、ＳＧ１，ｍ，ＳＧ２，ｍ…選択ゲートトランジスタ、ＷＬ（１）〜ＷＬ（ｎ）…制御ゲート線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＳＬ…ソース線、ＢＬ１，ＢＬ２，ＢＬｍ…ビット線、Ｓｅｔ１〜Ｓｅｔｍ…電圧セット、Ｖｐｇｍ…書き込み電圧、Ｖｂｌ１，Ｖｂｌ２…ビット線電圧、Ｖｓｇｓ…ソース側の選択ゲートトランジスタをカットオフさせる電圧、Ｖｐａｓｓ，Ｖｐａｓｓ（１），Ｖｐａｓｓ（ｋ），Ｖｐａｓｓ（ｎ）…中間電圧、Ｖｃｕｔｏｆｆ…メモリトランジスタをカットオフさせるための電圧、Ｖｓｇｄ，Ｖｓｇｓ…ゲート電圧、Ｖｃｈ…チャネル電圧。
Claims (35)
- 電気的なデータの書き込み及び消去が可能なメモリトランジスタが列方向に直列接続され、その一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続されたメモリセルユニットがマトリクス状に配置され、同一行に並ぶメモリセルユニットがメモリセルブロックを形成し、同一行に並ぶメモリトランジスタが共通の制御ゲート線に接続されたメモリセルアレイと、
電源電圧から、書き込み電圧、異なる複数の中間電圧及びビット線電圧を発生する昇圧回路と、
前記昇圧回路で発生された前記書き込み電圧及び前記異なる複数の中間電圧が供給され、前記制御ゲート線を選択し、且つ前記第１，第２の選択ゲートトランジスタの各ゲートに接続された第１，第２の選択ゲート線を選択するロウデコーダと、
前記昇圧回路で発生された前記ビット線電圧が供給され、書き込みデータのラッチ、及び読み出し時のセンス動作を行うビット線制御回路と、
前記メモリセルユニットの列を選択するカラムデコーダとを具備し、
前記ロウデコーダは、選択された制御ゲート線の位置が前記ビット線に近いときに、非選択制御ゲート線に前記複数の異なる中間電圧のうちの高い電圧を与え、選択された制御ゲート線の位置が前記ビット線から遠いときに、非選択制御ゲート線に前記複数の異なる中間電圧のうちの低い電圧を与える
ことを特徴とする不揮発性半導体記憶装置。 - 電気的なデータの書き込み及び消去が可能なメモリトランジスタが列方向に直列接続され、その一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続されたメモリセルユニットがマトリクス状に配置され、同一行に並ぶメモリセルユニットがメモリセルブロックを形成し、同一行に並ぶメモリトランジスタが共通の制御ゲート線に接続されたメモリセルアレイと、
電源電圧から、書き込み電圧、中間電圧及びビット線電圧を発生する昇圧回路と、
前記昇圧回路で発生された前記書き込み電圧及び前記中間電圧が供給され、前記制御ゲート線を選択し、且つ前記第１，第２の選択ゲートトランジスタの各ゲートに接続された第１，第２の選択ゲート線を選択するロウデコーダと、
前記昇圧回路で発生された前記ビット線電圧が供給され、書き込みデータのラッチ、及び読み出し時のセンス動作を行うビット線制御回路と、
前記メモリセルユニットの列を選択するカラムデコーダとを具備し、
前記ロウデコーダは、選択された制御ゲート線の位置が前記ビット線に近いときに、前記ビット線に近い非選択制御ゲート線に前記メモリトランジスタをカットオフさせる基準電圧を与え、且つ前記ビット線から遠い非選択ゲート線に前記中間電圧を与え、選択された制御ゲート線の位置が前記ビット線から遠いときに、非選択制御ゲート線に前記中間電圧を与える
ことを特徴とする不揮発性半導体記憶装置。 - 電気的なデータの書き込み及び消去が可能なｎ個（ｎは３以上の整数）のメモリトランジスタが列方向に直列接続され、その一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続されたメモリセルユニットがマトリクス状に配置され、同一行に並ぶメモリセルユニットがメモリセルブロックを形成し、同一行に並ぶメモリトランジスタが共通の制御ゲート線に接続されることにより、１つのメモリセルブロック当たりｎ本の制御ゲート線を有するメモリセルアレイを備えた不揮発性半導体記憶装置であって、
選択された制御ゲート線に正の高い電圧を与えたときに、選択されたメモリセルユニット内の選択されたメモリトランジスタのチャネル電圧を低く保つことにより書き込みを行い、非選択のメモリセルユニット内の前記選択された制御ゲート線に接続された非選択のメモリトランジスタのチャネル電圧を１本乃至複数の制御ゲート線との容量結合による自己昇圧を利用して書き込みを禁止することによって、前記選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む手段を有し、
前記選択された制御ゲート線に第１の電圧を印加し、それ以外の非選択制御ゲート線の全て若しくはその一部に第１の電圧より低い２種類の中間電圧を与え、更に選択されたメモリセルブロック内の前記選択された制御ゲート線とは異なる制御ゲート線を選択し書き込む際に、それ以外の非選択制御ゲート線の全て若しくはその一部に前記２種類の中間電圧とは異なる若しくは同じ２種類の中間電圧を与え、前記選択されたメモリセルブロック内の全ての制御ゲート線を順次書き込む上で最大２×ｎ種類の中間電圧を使用して書き込みを行い、
ビット線側から第ｋ番目（ｋは１以上ｎ以下の整数）の制御ゲート線を選択したとき、非選択の制御ゲート線の全て若しくはその一部に与える、ｋに依存した前記２種類の中間電圧をＶｐａｓｓ１（ｋ）、Ｖｐａｓｓ２（ｋ）としたとき、Ｖｐａｓｓ１（ｋ）はビット線側より第１番目から第ｊ番目（ｊは１以上ｎ以下の整数）までに含まれる非選択の制御ゲート線の全て若しくはその一部に与え、Ｖｐａｓｓ２（ｋ）はビット線側より第ｊ＋１番目から第ｎ番目までに含まれる非選択の制御ゲート線の全て若しくはその一部に与える
ことを特徴とする不揮発性半導体記憶装置。 - 前記選択されたメモリセルブロック内の全ての制御ゲート線を順次書き込む際、ソース線側より第１番目の制御ゲート線からビット線側へ向かって順番に選択して書き込みを行うことを特徴とする請求項３に記載の不揮発性半導体記憶装置。
- 前記整数ｊは前記整数ｋに等しいことを特徴とする請求項３に記載の不揮発性半導体記憶装置。
- 全ての前記整数ｋに対して、前記Ｖｐａｓｓ１（ｋ）は前記Ｖｐａｓｓ２（ｋ）よりも低いことを特徴とする請求項３に記載の不揮発性半導体記憶装置。
- 前記Ｖｐａｓｓ１（ｋ）及び前記Ｖｐａｓｓ２（ｋ）は、それぞれｋが小さくなるにつれて増加することを特徴とする請求項３または６に記載の不揮発性半導体記憶装置。
- 前記選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む際に、前記非選択のメモリセルユニットでは、全ての制御ゲート線との容量結合によって前記非選択のメモリセルユニット内の全てのメモリトランジスタのチャネル領域が一体となって自己昇圧されることにより、前記非選択のメモリトランジスタの書き込みが禁止されることを特徴とする請求項３乃至７いずれか１つの項に記載の不揮発性半導体記憶装置。
- 前記選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む際に、前記非選択のメモリセルユニットでは、単一若しくは複数の非導通化されたメモリトランジスタにより限定されたチャネル領域が、単一若しくは複数の制御ゲート線との容量結合によって自己昇圧されることにより、前記非選択のメモリトランジスタの書き込みが禁止されることを特徴とする請求項３乃至７いずれか１つの項に記載の不揮発性半導体記憶装置。
- 電気的なデータの書き込み及び消去が可能なｎ個（ｎは３以上の整数）のメモリトランジスタが列方向に直列接続され、その一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続されたメモリセルユニットがマトリクス状に配置され、同一行に並ぶメモリセルユニットがメモリセルブロックを形成し、同一行に並ぶメモリトランジスタが共通の制御ゲート線に接続されることにより、１つのメモリセルブロック当たりｎ本の制御ゲート線を有するメモリセルアレイを備えた不揮発性半導体記憶装置であって、
選択された制御ゲート線に正の高い電圧を与えたときに、選択されたメモリセルユニット内の選択されたメモリトランジスタのチャネル電圧を低く保つことにより書き込みを行い、非選択のメモリセルユニット内の前記選択された制御ゲート線に接続された非選択のメモリトランジスタのチャネル電圧を１本乃至複数の制御ゲート線との容量結合による自己昇圧を利用して書き込みを禁止することによって、前記選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む手段を有し、
前記選択された制御ゲート線がビット線側より第１番目から第ｉ番目（ｉは１以上ｎ以下の整数）までの場合、当該制御ゲート線に第１の電圧を印加し、前記選択された制御ゲート線よりもビット線側の非選択制御ゲート線の全て若しくはその一部に第１の電圧より低い第２の電圧を与え、前記選択された制御ゲート線よりもソース線側の非選択制御ゲート線の全て若しくはその一部に第１の電圧より低い第３の電圧を与え、前記選択された制御ゲート線がビット線側より第ｉ＋１番目から第ｎ番目までの場合、当該制御ゲート線に第１の電圧を印加し、前記選択された制御ゲート線よりもビット線側の非選択制御ゲート線の全て若しくはその一部に第１の電圧より低い第４の電圧を与え、前記選択された制御ゲート線よりもソース線側の非選択制御ゲート線の全て若しくはその一部に第１の電圧より低い第５の電圧を与えることを特徴とする不揮発性半導体記憶装置。 - 前記選択されたメモリセルブロック内の全ての制御ゲート線を順次書き込む際、ソース線側より第１番目の制御ゲート線からビット線側へ向かって順番に選択して書き込みを行うことを特徴とする請求項１０に記載の不揮発性半導体記憶装置。
- 前記第２の電圧は前記第３の電圧よりも低く、且つ前記第４の電圧は前記第５の電圧よりも低いことを特徴とする請求項１０または１１に記載の不揮発性半導体記憶装置。
- 前記第２の電圧は前記第４の電圧よりも高く、且つ前記第３の電圧は前記第５の電圧よりも高いことを特徴とする請求項１０乃至１２いずれか１つの項に記載の不揮発性半導体記憶装置。
- 前記選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む際に、前記非選択のメモリセルユニットでは、全ての制御ゲート線との容量結合によって前記非選択のメモリセルユニット内の全てのメモリトランジスタのチャネル領域が一体となって自己昇圧されることにより、前記非選択のメモリトランジスタの書き込みが禁止されることを特徴とする請求項１０乃至１３いずれか１つの項に記載の不揮発性半導体記憶装置。
- 前記選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む際に、前記非選択のメモリセルユニットでは、単一若しくは複数の非導通化されたメモリトランジスタにより限定されたチャネル領域が、単一若しくは複数の制御ゲート線との容量結合によって自己昇圧されることにより、前記非選択のメモリトランジスタの書き込みが禁止されることを特徴とする請求項１０乃至１３いずれか１つの項に記載の不揮発性半導体記憶装置。
- 電気的なデータの書き込み及び消去が可能なｎ個（ｎは３以上の整数）のメモリトランジスタが列方向に直列接続され、その一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続されたメモリセルユニットがマトリクス状に配置され、同一行に並ぶメモリセルユニットがメモリセルブロックを形成し、同一行に並ぶメモリトランジスタが共通の制御ゲート線に接続されることにより、１つのメモリセルブロック当たりｎ本の制御ゲート線を有するメモリセルアレイを備えた不揮発性半導体記憶装置であって、
選択された制御ゲート線に正の高い電圧を与えたときに、選択されたメモリセルユニット内の選択されたメモリトランジスタのチャネル電圧を低く保つことにより書き込みを行い、非選択のメモリセルユニット内の前記選択された制御ゲート線に接続された非選択のメモリトランジスタのチャネル電圧を１本乃至複数の制御ゲート線との容量結合による自己昇圧を利用して書き込みを禁止することによって、前記選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む手段を有し、
前記選択された制御ゲート線がビット線側から第ｋ番目（ｋは１以上ｎ以下の整数）の場合、当該制御ゲート線に第１の電圧を印加し、非選択の制御ゲート線の全て若しくはその一部に第１の電圧より低いｋに依存したＶｐａｓｓ（ｋ）を与え、選択されたメモリセルブロック内の全ての制御ゲート線を順次書き込む上で最大ｎ種類のＶｐａｓｓ（ｋ）を使用して書き込みを行うことを特徴とする不揮発性半導体記憶装置。 - 前記選択されたメモリセルブロック内の全ての制御ゲート線を順次書き込む際、ソース線側より第１番目の制御ゲート線からビット線側へ向かって順番に選択して書き込みを行うことを特徴とする請求項１６に記載の不揮発性半導体記憶装置。
- 前記Ｖｐａｓｓ（ｋ）は、ｋが小さくなるにつれて増加することを特徴とする請求項１６または１７に記載の不揮発性半導体記憶装置。
- 前記選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む際に、前記非選択のメモリセルユニットでは、全ての制御ゲート線との容量結合によって前記非選択のメモリセルユニット内の全てのメモリトランジスタのチャネル領域が一体となって自己昇圧されることにより、前記非選択のメモリトランジスタの書き込みが禁止されることを特徴とする請求項１６乃至１８いずれか１つの項に記載の不揮発性半導体記憶装置。
- 前記選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む際に、前記非選択のメモリセルユニットでは、単一若しくは複数の非導通化されたメモリトランジスタにより限定されたチャネル領域が、単一若しくは複数の制御ゲート線との容量結合によって自己昇圧されることにより、前記非選択のメモリトランジスタの書き込みが禁止されることを特徴とする請求項１６乃至１８いずれか１つの項に記載の不揮発性半導体記憶装置。
- 電気的なデータの書き込み及び消去が可能なｎ個（ｎは３以上の整数）のメモリトランジスタが列方向に直列接続され、その一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続されたメモリセルユニットがマトリクス状に配置され、同一行に並ぶメモリセルユニットがメモリセルブロックを形成し、同一行に並ぶメモリトランジスタが共通の制御ゲート線に接続されることにより、１つのメモリセルブロック当たりｎ本の制御ゲート線を有するメモリセルアレイを備えた不揮発性半導体記憶装置であって、
選択された制御ゲート線に正の高い電圧を与えたときに、選択されたメモリセルユニット内の選択されたメモリトランジスタのチャネル電圧を低く保つことにより書き込みを行い、非選択のメモリセルユニット内の前記選択された制御ゲート線に接続された非選択のメモリトランジスタのチャネル電圧を１本乃至複数の制御ゲート線との容量結合による自己昇圧を利用して書き込みを禁止することによって、前記選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む手段を有し、
前記選択された制御ゲート線がビット線側より第１番目から第ｉ番目（ｉは１以上ｎ以下の整数）までの場合、当該制御ゲート線に第１の電圧を印加し、非選択の制御ゲート線の全て若しくはその一部に第１の電圧より低い第６の電圧を与え、前記選択された制御ゲート線がビット線側より第ｉ＋１番目から第ｎ番目までの場合、非選択の制御ゲート線の全て若しくはその一部に第１の電圧より低い第７の電圧を与えることを特徴とする不揮発性半導体記憶装置。 - 前記選択されたメモリセルブロック内の全ての制御ゲート線を順次書き込む際、ソース線側より第１番目の制御ゲート線からビット線側へ向かって順番に選択して書き込みを行うことを特徴とする請求項２１に記載の不揮発性半導体記憶装置。
- 前記第６の電圧は前記第７の電圧よりも高いことを特徴とする請求項２１または２２に記載の不揮発性半導体記憶装置。
- 前記選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む際に、前記非選択のメモリセルユニットでは、全ての制御ゲート線との容量結合によって前記非選択のメモリセルユニット内の全てのメモリトランジスタのチャネル領域が一体となって自己昇圧されることにより、前記非選択のメモリトランジスタの書き込みが禁止されることを特徴とする請求項２１乃至２３いずれか１つの項に記載の不揮発性半導体記憶装置。
- 前記選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む際に、前記非選択のメモリセルユニットでは、単一若しくは複数の非導通化されたメモリトランジスタにより限定されたチャネル領域が、単一若しくは複数の制御ゲート線との容量結合によって自己昇圧されることにより、前記非選択のメモリトランジスタの書き込みが禁止されることを特徴とする請求項２１乃至２３いずれか１つの項に記載の不揮発性半導体記憶装置。
- 電気的なデータの書き込み及び消去が可能なｎ個（ｎは３以上の整数）のメモリトランジスタが列方向に直列接続され、その一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続されたメモリセルユニットがマトリクス状に配置され、同一行に並ぶメモリセルユニットがメモリセルブロックを形成し、同一行に並ぶメモリトランジスタが共通の制御ゲート線に接続されることにより、１つのメモリセルブロック当たりｎ本の制御ゲート線を有するメモリセルアレイを備えた不揮発性半導体記憶装置であって、
選択された制御ゲート線に正の高い電圧を与えたときに、選択されたメモリセルユニット内の選択されたメモリトランジスタのチャネル電圧を低く保つことにより書き込みを行い、非選択のメモリセルユニット内の前記選択された制御ゲート線に接続された非選択のメモリトランジスタのチャネル電圧を１本乃至複数の制御ゲート線との容量結合による自己昇圧を利用して書き込みを禁止することによって、前記選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む手段を有し、
前記選択された制御ゲート線に第１の電圧を印加し、それ以外の非選択の制御ゲート線の全て若しくはその一部に第１の電圧より低い２種類の中間電圧を与え
ビット線側から第ｋ番目（ｋは１以上ｎ以下の整数）の制御ゲート線を選択したとき、ビット線側より第１番目から第ｊ番目（ｊは１以上ｎ以下の整数）までに含まれる非選択の制御ゲート線の全て若しくはその一部に第８の電圧を与え、ビット線側より第ｊ＋１番目から第ｎ番目までに含まれる非選択の制御ゲート線の全て若しくはその一部に第９の電圧を与える
ことを特徴とする不揮発性半導体記憶装置。 - 前記選択されたメモリセルブロック内の全ての制御ゲート線を順次書き込む際、ソース線側より第１番目の制御ゲート線からビット線側へ向かって順番に選択して書き込みを行うことを特徴とする請求項２６に記載の不揮発性半導体記憶装置。
- 前記整数ｊは前記整数ｋに等しいことを特徴とする請求項２７に記載の不揮発性半導体記憶装置。
- 前記第８の電圧は前記第９の電圧よりも低いことを特徴とする請求項２６乃至２８いずれか１つの項に記載の不揮発性半導体記憶装置。
- 前記選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む際に、前記非選択のメモリセルユニットでは、全ての制御ゲート線との容量結合によって前記非選択のメモリセルユニット内の全てのメモリトランジスタのチャネル領域が一体となって自己昇圧されることにより、前記非選択のメモリトランジスタの書き込みが禁止されることを特徴とする請求項２６乃至２９いずれか１つの項に記載の不揮発性半導体記憶装置。
- 前記選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む際に、前記非選択のメモリセルユニットでは、単一若しくは複数の非導通化されたメモリトランジスタにより限定されたチャネル領域が、単一若しくは複数の制御ゲート線との容量結合によって自己昇圧されることにより、前記非選択のメモリトランジスタの書き込みが禁止されることを特徴とする請求項２６乃至２９いずれか１つの項に記載の不揮発性半導体記憶装置。
- 電気的なデータの書き込み及び消去が可能なｎ個（ｎは３以上の整数）のメモリトランジスタが列方向に直列接続され、その一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続されたメモリセルユニットがマトリクス状に配置され、同一行に並ぶメモリセルユニットがメモリセルブロックを形成し、同一行に並ぶメモリトランジスタが共通の制御ゲート線に接続されることにより、１つのメモリセルブロック当たりｎ本の制御ゲート線を有するメモリセルアレイを備えた不揮発性半導体記憶装置であって、
選択された制御ゲート線に正の高い電圧を与えたときに、選択されたメモリセルユニット内の選択されたメモリトランジスタのチャネル電圧を低く保つことにより書き込みを行い、非選択のメモリセルユニット内の前記選択された制御ゲート線に接続された非選択のメモリトランジスタのチャネル電圧を１本乃至複数の制御ゲート線との容量結合による自己昇圧を利用して書き込みを禁止することによって、前記選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む手段を有し、
前記選択された制御ゲート線がビット線側から第ｋ番目（ｋは１以上ｎ以下の整数）の場合、選択された制御ゲート線に第１の電圧を与え、前記第１の電圧より低い第２の電圧を一部の非選択制御ゲート線に与えることによってメモリトランジスタをカットオフさせ、昇圧チャネル領域を限定する書き込み方式において、前記第２の電圧を印加する制御ゲート線の本数Ｎｌｏｗ（ｋ）（Ｎｌｏｗ（ｋ）は０以上の整数）をｋに依存して変化させることを特徴とする不揮発性半導体記憶装置。 - 前記選択されたメモリセルブロック内の全ての制御ゲート線を順次書き込む際、ソース線側より第１番目の制御ゲート線からビット線側へ向かって順番に選択して書き込みを行うことを特徴とする請求項３２に記載の不揮発性半導体記憶装置。
- 前記第１の及び第２の電圧が与えられる制御ゲート線以外の制御ゲート線には、前記第１の電圧より低く前記第２の電圧よりも高い第３の電圧を印加することを特徴とする請求項３２または３３に記載の不揮発性半導体記憶装置。
- 前記整数ｋがｊ以上の場合（ｊは１以上ｎ以下の整数）、前記Ｎｌｏｗ（ｋ）は零であり、前記整数ｋがｊ未満の場合、前記Ｎｌｏｗ（ｋ）は１以上であることを特徴とする請求項３２乃至３４いずれか１つの項に記載の不揮発性半導体記憶装置。
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