JP3890647B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、低電圧での単一電源動作に適したＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置およびそのデータプログラム方法に関するものである。
【０００２】
【従来の技術】
従来、ＥＰＲＯＭ、フラッシュメモリ等の不揮発性半導体記憶装置においては、チャンネルホットエレクトロン注入（以下ＣＨＥ）によりフローティングゲートに電子を注入してデータのプログラムを行うＮＯＲ型の不揮発性半導体記憶装置が主流であった。
しかし、上述したＮＯＲ型不揮発性半導体記憶装置においては、２個のメモリトランジスタで１個のビットコンタクトおよびソース線を共有するため、高集積化が困難であり、大容量化が図れないという問題がある。
【０００３】
以上の観点から、複数個のメモリトランジスタを直列接続してＮＡＮＤ列を構成し、２個のＮＡＮＤ列で１個のビットコンタクトおよびソース線を共有するこにより、高集積化を実現したＮＡＮＤ型フラッシュメモリが提案されている。
【０００４】
一般的なＮＡＮＤ型フラッシュメモリにおいて、消去動作は、選択ＮＡＮＤ列ブロックの全ワード線に０Ｖ、非選択ＮＡＮＤ列ブロックの全ワード線およびメモリアレイの基板に高電圧（たとえば２０Ｖ）を印加する。
その結果、選択ＮＡＮＤ列ブロックのメモリトランジスタのみ、フローティングゲートから基板に電子が引き抜かれて、メモリトランジスタのしきい値電圧は負方向にシフトして、たとえば−３Ｖ程度になる。
【０００５】
一方、データのプログラム動作は、選択するワード線に接続されたメモリトランジスタ一括に、いわゆるページ単位で行われ、選択するワード線に高電圧（たとえば１８Ｖ）を、プログラムすべき（１データ）メモリトランジスタが接続されたビット線に０Ｖ、プログラムを禁止すべき（０データ）メモリトランジスタが接続されたビット線に中間電圧（たとえば９Ｖ）を印加する。
その結果、プログラムすべき選択メモリトランジスタのみ、フローティングゲート中に電子が注入されて、選択メモリトランジスタのしきい値電圧は正方向にシフトして、たとえば２Ｖ程度になる。
【０００６】
かかるＮＡＮＤ型フラッシュメモリにおいては、データのプログラムおよび消去ともＦＮ(Fowler Nordheim) トンネル電流により行うため、動作電流をチップ内昇圧回路から供給することが比較的容易であり、単一電源で動作させ易いという利点がある。
さらには、ページ単位で、つまり選択するワード線に接続されたメモリトランジスタ一括にデータプログラムが行われるため、当然の結果として、プログラム速度の点で優位である。
【０００７】
【発明が解決しようとする課題】
ところで、上述したＮＡＮＤ型フラッシュメモリは、以下の不利益を有する。
すなわち、ＮＡＮＤ型フラッシュメモリのデータプログラム動作は、ページ単位で行われるため、プログラムを禁止すべきメモリトランジスタが接続されたすべてのビット線に対しては中間電圧（たとえば９Ｖ）を印加する必要がある。
ページ単位でのビット線本数は、通常５１２バイト、つまりおよそ４０００本にもなるため、上記中間電圧を発生する昇圧回路の負荷が大きい。
また上記のデータプログラム動作は、プログラムメモリトランジスタのしきい値電圧を制御する必要から、複数回のプログラム／ベリファイ動作を繰り返し行うため、各プログラム毎に、上記プログラム禁止ビット線を中間電圧に充電する必要がある。
【０００８】
このため、プログラム／ベリファイ回数が多くなると、実質的なプログラム時間より、むしろプログラム／ベリファイ動作におけるビット線電圧の切り替えに要する時間が支配的となり、プログラム速度が律速され、高速プログラムが困難となる。
さらには、各ビット線毎に設けられページデータをラッチするためのデータラッチ回路は、中間電圧を扱うため高耐圧仕様とする必要があり、必然的にサイズが大きくなり、したがって各ビット線毎のデータラッチ回路のレイアウトが困難となる。
【０００９】
上述した問題点を解決して、低電圧での単一電源動作に適し、高速プログラムが可能で、しかも各ビット線毎のデータラッチ回路のレイアウトが容易なＮＡＮＤ型フラッシュメモリの新しいプログラム方式が、以下の文献に開示されている。
文献：ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ- ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．３０，ＮＯ．１１，ＮＯＶＥＭＢＥＲ １９９５ ｐ１１５２〜ｐ１１５３における記述、およびＦｉｇ５〜Ｆｉｇ６。
【００１０】
上述した文献に開示されたデータプログラム動作は、プログラムを禁止すべきメモリトランジスタが接続されたＮＡＮＤ列をフローティング状態として、当該ＮＡＮＤ列のチャンネル部電圧を、主として非選択ワード線に印加されるパス電圧（たとえば１０Ｖ）との容量カップリングにより、自動的に昇圧する。
この自動昇圧動作は、セルフブースト動作と呼ばれる。
【００１１】
図２８は、上述したセルフブースト動作によりＮＡＮＤ型フラッシュメモリのデータプログラムを行う場合の動作を説明するための図である。
【００１２】
図２８のＮＡＮＤ型フラッシュメモリは、便宜上、２本のビット線に接続されたＮＡＮＤ列１本に４個のメモリトランジスタが直列接続された場合のメモリアレイを示す図であるが、実際のメモリアレイにおいては、１本のＮＡＮＤ列に直列接続されるメモリトランジスタの個数は〜１６個程度が一般的である。
図２８において、ＢＬａ、ＢＬｂはビット線を示し、ビット線ＢＬａには２個の選択トランジスタＳＴ１ａ，ＳＴ２ａ、および４個のメモリトランジスタＭＴ１ａ〜ＭＴ４ａが直列接続されたＮＡＮＤ列が接続される。
また、ビット線ＢＬｂには２個の選択トランジスタＳＴ１ｂ，ＳＴ２ｂ、および４個のメモリトランジスタＭＴ１ｂ〜ＭＴ４ｂが直列接続されたＮＡＮＤ列が接続される。
選択トランジスタＳＴ１ａおよびＳＴ１ｂは選択ゲート線ＳＬ１により制御され、選択トランジスタＳＴ２ａおよびＳＴ２ｂは選択ゲート線ＳＬ２により制御される。また、メモリトランジスタＭＴ１ａ〜ＭＴ４ａおよびＭＴ１ｂ〜ＭＴ４ｂはそれぞれワード線ＷＬ１〜ＷＬ４により制御される。
【００１３】
次に、図２８のＮＡＮＤ型フラッシュメモリにおいて、ワード線ＷＬ２を選択してページプログラムをする場合に、ＭＴ２ａがプログラムを禁止すべきメモリトランジスタであり、ＭＴ２ｂがプログラムすべきメモリトランジスタである場合の動作について説明する。
【００１４】
まず、選択ゲート線ＳＬ１に電源電圧ＶＣＣ（３．３Ｖ）、選択ゲート線ＳＬ２に接地電圧ＧＮＤ（０Ｖ）が印加され、プログラムを禁止すべきメモリトランジスタＭＴ２ａが接続されたビット線ＢＬａに電源電圧ＶＣＣ（３．３Ｖ）、プログラムすべきメモリトランジスタＭＴ２ｂが接続されたビット線ＢＬｂに接地電圧ＧＮＤ（０Ｖ）が印加される。
次に、選択ワード線ＷＬ２にプログラム電圧Ｖｐｇｍ（たとえば１８Ｖ）が、非選択ワード線ＷＬ１、ＷＬ３〜ＷＬ４にパス電圧Ｖｐａｓｓ（たとえば１０Ｖ）が印加される。
【００１５】
その結果、プログラムを禁止すべきメモリトランジスタＭＴ２ａが接続されたＮＡＮＤ列のチャンネル部はフローティング状態となり、当該チャンネル部の電位は主として非選択ワード線（図２８においては３本であるが、一般的には１５本である）に印加されるパス電圧Ｖｐａｓｓとのキャパシタカップリングにより、ブーストされプログラム禁止電圧まで上昇して、メモリトランジスタＭＴ２ａへのデータプログラムが禁止される。
一方、プログラムすべきメモリトランジスタＭＴ１ｂが接続されたＮＡＮＤ列のチャンネル部は接地電圧ＧＮＤ（０Ｖ）に設定され、選択ワード線に印加されたプログラム電圧Ｖｐｇｍとの電位差により、メモリトランジスタＭＴ２ｂへのデータプログラムがなされ、しきい値電圧は正方向にシフトして、たとえば消去状態の−３Ｖから２Ｖ程度になる。
【００１６】
図２９（ａ），（ｂ）は、上述したセルフブースト動作を説明するための図であり、図２９（ａ）はセルフブースト動作時におけるプログラム禁止ＮＡＮＤ列内の１個のメモリトランジスタを図示したものであり、図２９（ｂ）はその等価回路図である。
【００１７】
図２９（ａ）において、ＶＣはワード線ＷＬ（コントロールゲートＣＧ）に印加する電圧、ＶＦはフローティングゲートＦＧの電位、ＶｃｈはブーストされたＮＡＮＤ列チャンネル電位、Ｃ- ｏｎｏはコントロールゲート／フローティングゲート間の３層絶縁膜で構成される層間容量、Ｃ- ｔｏｘはトンネル酸化膜容量、Ｃ- ｃｈはソース／ドレイン拡散層領域を含むメモリトランジスタのチャンネル部容量である。また、Ｌ- ｄｅｐはソース／ドレイン拡散層における空乏層広がり長である。
また、図２９（ｂ）において、Ｃ- ｉｎｓは層間容量Ｃ- ｏｎｏとトンネル酸化膜容量Ｃ- ｔｏｘの直列接続による合成容量である。
【００１８】
図２９（ｂ）の等価回路により、セルフブースト動作時のＮＡＮＤ列チャンネル電位Ｖｃｈは（１）式で表わされる。
【００１９】
【数１】
Ｖｃｈ＝Ｂｒ＊ＶＣ …（１）
ここで、Ｂｒは下記（２）式で表わされるセルフブースト効率であり、デバイス構造の最適設計により通常〜０．８程度に設定する。
【００２０】
【数２】
Ｂｒ＝Ｃ- ｉｎｓ／（Ｃ- ｉｎｓ＋Ｃ- ｃｈ） …（２）
【００２１】
ところで、プログラム時のセルフブースト動作においては、（１）式のＶＣはすべてのワード線印加電圧の加重平均となるが、一般的なＮＡＮＤ型フラッシュメモリにおいてはＮＡＮＤ列を構成するワード線本数は１６本程度であるため、非選択ワード線に印加するパス電圧が支配的となる。
よって、（１）式は（３）式のように表わされる。
【００２２】
【数３】
Ｖｃｈ＝Ｂｒ＊Ｖｐａｓｓ …（３）
【００２３】
したがって、Ｂｒ≒０．８、Ｖｐａｓｓ＝１０Ｖとすれば、Ｖｃｈ≒８Ｖとなり、充分プログラム禁止電圧となりうる。
【００２４】
上述したセルフブースト動作によるＮＡＮＤ型フラッシュメモリのデータプログラム動作は、非選択ビット線に高電圧の中間電圧を印加する必要がないため、低電圧での単一電源動作に適し、高速プログラムが可能で、しかも各ビット線毎のデータラッチ回路のレイアウトが容易である。
【００２５】
しかし、上記セルフブースト動作を実現するためには、セルフブースト効率Ｂｒを最低限でも０．６〜０．８と大きくする必要がある。
セルフブースト効率Ｂｒが充分にとれない場合は、ＮＡＮＤ列チャンネル電位Ｖｃｈが充分に上昇しないため、図２８の例では、非選択メモリトランジスタＭＴ２ａに対して誤プログラムが行われる可能性がある。
また、パス電圧Ｖｐａｓｓを高くすることによりチャンネル電位Ｖｃｈをもち上げようとすると、図２８の例では、非選択メモリトランジスタＭＴ１ｂ、ＭＴ３ｂ〜ＭＴ４ｂに対して誤プログラムが行われる可能性がある。
また、セルフブースト効率Ｂｒは原理的に〜１にはなりえないため、非選択メモリトランジスタに対して誤プログラムが行われない場合であっても、ディスターブの悪化は免れない。
【００２６】
ＮＡＮＤ型フラッシュメモリのデバイス構造において、上述した問題を回避するためセルフブースト効率Ｂｒをできる限り大きく設定するためには、（２）式よりソース／ドレイン拡散層領域を含むメモリトランジスタのチャンネル部容量Ｃ- ｃｈを小さくする必要があり、そのためにはＮＡＮＤ型メモリアレイが形成されるＰ型ウェル領域のＰ型不純物濃度を低く設定しなければならない。
【００２７】
ところが、上記のようにＰ型不純物濃度を低く設定すれば、図２９（ａ）に図示される空乏層広がり長Ｌ- ｄｅｐが大きくなって、パンチスルー耐性が低下してメモリトランジスタおよび選択トランジスタの短チャンネル化が図れなくなり、ひいては高集積化が実現できなくなる。
つまり、従来のＮＡＮＤ型フラッシュメモリのデバイス構造では、セルフブースト効率Ｂｒの確保とメモリトランジスタおよび選択トランジスタの短チャンネル化が相反するトレードオフの関係にあるため、ディスターブ耐性の確保と高集積化が相反して両方とも実現することが困難である。
【００２８】
図３０（ａ），（ｂ）は上述したトレードオフの関係を示すグラフである。
図３０（ａ）において、横軸はメモリアレイＰＷＥＬＬ濃度Ｎｄｏｐｅを、縦軸はセルフブースト効率Ｂｒを示している。
また図３０（ｂ）においては、横軸はメモリアレイＰＷＥＬＬ濃度Ｎｄｏｐｅを、縦軸はメモリトランジスタおよび選択トランジスタ（ＴＲ）の短チャンネル限界Ｌｍｉｎを示している。
【００２９】
図３０（ａ）により、セルフブースト効率Ｂｒを充分に確保するためにはＰＷＥＬＬ濃度Ｎｄｏｐｅを低く設定する必要があり、図３０（ｂ）により、ＰＷＥＬＬ濃度Ｎｄｏｐｅを低く設定するとメモリトランジスタおよび選択トランジスタの短チャンネル化が困難となることが判る。
【００３０】
ところで、従来のＮＡＮＤ型フラッシュメモリにおいては、列方向に配線された各ビット線毎にアルミニウム配線がされている。
この場合、カラム方向のピッチの制約から、各ビット線毎にアルミニウム配線と拡散層とのビットコンタクトおよびデータラッチ回路をレイアウトすることが困難となる。
【００３１】
上述した問題点を解決して、カラム方向のピッチの制約を緩和して、各ビット線毎のアルミニウム配線と拡散層とのビットコンタクトおよびデータラッチ回路のレイアウトが容易なＮＡＮＤ型フラッシュメモリの構造が、以下の文献に開示されている。
文献：米国特許４９６２４８１におけるＦｉｇ２のメモリアレイ図およびＦｉｇ３のパターンレイアウト図。
【００３２】
上述した文献に開示されたＮＡＮＤ型フラッシュメモリは、互いに対となって配置されたＮＡＮＤ列２本で１本のビット線をシェアリングすることにより、カラム方向のピッチの制約を緩和している。
【００３３】
図３１は、上述した文献に開示されたＮＡＮＤ型フラッシュメモリのメモリアレイを示す図である。
【００３４】
図３１のＮＡＮＤ型フラッシュメモリは、便宜上、１本のビット線に互いに対となって配置された２本のＮＡＮＤ列が接続され、各ＮＡＮＤ列に４個のメモリトランジスタが直列接続された場合のメモリアレイを示す図であるが、実際のメモリアレイにおいては、１本のＮＡＮＤ列に直列接続されるメモリトランジスタの個数は〜１６個程度が一般的である。
図３１において、ＢＬはビット線を示し、当該ビット線には互いに対となる２本のＮＡＮＤ列ＮＡＮＤａおよびＮＡＮＤｂが接続されている。
ＮＡＮＤ列ＮＡＮＤａは、２個の選択トランジスタＳＴ１ａ，ＳＴ２ａ、および４個のメモリトランジスタＭＴ１ａ〜ＭＴ４ａ、およびパストランジスタＰａｓｓ−ＴＲが直列接続されて構成される。
ＮＡＮＤ列ＮＡＮＤｂは、２個の選択トランジスタＳＴ１ｂ〜ＳＴ２ｂ、および４個のメモリトランジスタＭＴ１ｂ〜ＭＴ４ｂ、およびパストランジスタＰａｓｓ−ＴＲが直列接続されて構成される。
【００３５】
選択トランジスタＳＴ１ａおよびＳＴ１ｂはそれぞれ選択ゲート線ＳＬ１ａおよびＳＬ１ｂにより制御され、選択トランジスタＳＴ２ａおよびＳＴ２ｂは選択ゲート線ＳＬ２により制御され、またメモリトランジスタＭＴ１ａ〜ＭＴ４ａおよびＭＴ１ｂ〜ＭＴ４ｂはそれぞれワード線ＷＬ１〜ＷＬ４により制御される。
ここで、ＮＡＮＤ列ＮＡＮＤａのパストランジスタＰａｓｓ−ＴＲは選択ゲート線ＳＬ１ｂにより制御され、ＮＡＮＤ列ＮＡＮＤｂのパストランジスタＰａｓｓ−ＴＲは選択ゲート線ＳＬ１ａにより制御されるが、これらのパストランジスタＰａｓｓ−ＴＲはチャンネル部にリン（Ｐ）等のＮ型不純物層が形成されており、選択ゲート線に印加する電圧にかかわらず常にオン状態となる。
したがって、図３１のメモリアレイにおいては、選択ゲート線ＳＬ１ａがハイレベルであり、選択ゲート線ＳＬ１ｂがローレベルである場合には、ＮＡＮＤ列ＮＡＮＤａがビット線ＢＬに接続される。選択ゲート線ＳＬ１ｂがハイレベルであり、選択ゲート線ＳＬ１ａがローレベルである場合にはＮＡＮＤ列ＮＡＮＤｂがビット線ＢＬに接続される。
【００３６】
図３２は図３１のＮＡＮＤ型フラッシュメモリのパターンレイアウト図である。
また、図３３（ａ），（ｂ）は図３２のパターンレイアウト図におけるデバイス構造断面図であり、図３３（ａ）はＡ−Ａ’方向からの、図３３（ｂ）はＢ−Ｂ’方向からの断面図を示している。
【００３７】
図３２および図３３（ａ），（ｂ）において、１００は半導体基板、１０１はメモリアレイ領域が形成されるＰ型ウェル領域、１０２はメモリトランジスタのソースおよびドレインＮ型拡散層、１０３はＶＳＳ配線およびビットコンタクト部のＮ型拡散層、１０３ａはパストランジスタのチャンネル部に形成されたＮ型拡散層、１０４はトンネル酸化膜、１０５は選択トランジスタ部のゲート酸化膜、１０５ａはＬＯＣＯＳ素子分離酸化膜、１０６はフローティングゲート電極をなす第１層目ポリシリコンゲート電極、１０７はＯＮＯ−３層絶縁膜、１０８はメモリトランジスタおよび選択トランジスタの制御ゲート電極をなす第２層目ポリシリコン配線、１１２ａは アルミニウム配線下の層間絶縁膜、１１３ａはアルミニウム配線下のコンタクトホール、１１４はアルミニウム配線をそれぞれ示している。
【００３８】
上述したＮＡＮＤ型フラッシュメモリのメモリアレイにおいては、ビット線レイアウトのカラム方向のピッチは通常の倍に緩和されるため、各ビット線毎のアルミニウム配線と拡散層とのビットコンタクトおよびデータラッチ回路のレイアウトが容易である。
【００３９】
しかし、上記したメモリアレイは、各ＮＡＮＤ列毎に１個のパストランジスタを余分に直列接続する必要があるため、実質的にメモリセルサイズが６〜７％程度大きくなり、コスト高になるという不利益がある。
【００４０】
本発明は、かかる事情に鑑みてなされたものであり、その第１番目の目的は、低電圧での単一電源動作に適し、ビット線毎のデータラッチ回路のレイアウトが容易で、しかもディスターブ耐性の良好なデータプログラム動作を行う不揮発性半導体記憶装置を提供することにある。
また、本発明の第２番目の目的は、実質的にメモリセルサイズを大きくすることなく、ビット線レイアウトのカラム方向のピッチを緩和できる不揮発性半導体記憶装置を提供することにある。
【００４１】
【課題を解決するための手段】
上記目的を達成するため、本発明は、列状に配列された複数の主ビット線と、複数のワード線と、接地線と、選択トランジスタを介してメモリトランジスタが複数個直列接続されて構成され、マトリクス配置された複数のＮＡＮＤ列と、を有し、前記各主ビット線がそれぞれスイッチング手段を介して複数の副ビット線に階層化され、前記各列の各副ビット線と前記接地線との間にそれぞれ選択トランジスタを介してメモリトランジスタが複数個直列接続された少なくとも一つの前記ＮＡＮＤ列が接続され、同一行のメモリトランジスタのコントロールゲート電極が共通のワード線に接続されたＮＡＮＤ型の不揮発性半導体記憶装置であって、書き込み動作時に、前記主ビット線と前記副ビット線とを前記スイッチング手段により非導通状態に保持して、選択ワード線に接続されたメモリトランジスタを含むＮＡＮＤ列が接続された複数の副ビット線を書き込み禁止電位に設定する手段と、書き込み禁止電位に設定された前記複数の副ビット線のうち、書き込みすべきメモリトランジスタを含むＮＡＮＤ列が接続された副ビット線を前記スイッチング手段を通して階層化対象の主ビット線に放電させ、書き込みが禁止されたメモリトランジスタを含むＮＡＮＤ列が接続された副ビット線を、前記スイッチング手段により階層化対象の主ビット線と電気的に切り離してフローティング状態に保持する手段と、選択された前記ワード線に書き込み電圧を印加する手段を備えている。
【００４２】
また、本発明は、列状に配列された複数の主ビット線と、複数のワード線と、接地線と、選択トランジスタを介してメモリトランジスタが複数個直列接続されて構成され、マトリクス配置された複数のＮＡＮＤ列と、を有し、前記各主ビット線がそれぞれスイッチング手段を介して複数の副ビット線に階層化され、前記各列の各副ビット線と前記接地線との間にそれぞれ選択トランジスタを介してメモリトランジスタが複数個直列接続された少なくとも一つの前記ＮＡＮＤ列が接続され、同一行のメモリトランジスタのコントロールゲート電極が共通のワード線に接続されたＮＡＮＤ型の不揮発性半導体記憶装置であって、データ書き込み動作時に、前記主ビット線と前記副ビット線とを前記スイッチング手段により非導通状態に保持して、選択ワード線に接続されたメモリトランジスタを含むＮＡＮＤ列が接続された複数の副ビット線および当該選択されたＮＡＮＤ列のチャンネル部の電位を書き込み禁止電位まで上昇させる手段と、前記チャンネル部および当該ＮＡＮＤ列が接続された副ビット線に充電された書き込み禁止電位を、書き込むべきデータ内容に応じて前記スイッチング手段を通して階層化対象の主ビット線に放電させ、データ内容に応じて書き込みが禁止されたメモリトランジスタを含むＮＡＮＤ列が接続された副ビット線を前記スイッチング手段により階層化対象の主ビット線と電気的に切り離してフローティング状態に保持する手段と、選択された前記ワード線に書き込み電圧を印加して当該選択ワード線に接続された前記メモリトランジスタへ一括してページ書き込みを行う手段とを備えている。
【００４３】
また、本発明は、主ビット線がスイッチング手段を介して対となって列方向に配線された第１副ビット線群および第２副ビット線群に階層化され、前記第１副ビット線群を構成する各第１副ビット線および前記第２副ビット線群を構成する各第２副ビット線と接地線との間にそれぞれ選択トランジスタを介してメモリトランジスタが複数個直列接続されてそれぞれ第１ＮＡＮＤ列および第２ＮＡＮＤ列を構成し、前記第１ＮＡＮＤ列および第２ＮＡＮＤ列がマトリクス配置され、同一行のメモリトランジスタのコントロール電極が共通のワード線に接続されてなるＮＡＮＤ型の不揮発性半導体記憶装置であって、データ書き込み動作時に、選択されたワード線と交差する前記第１副ビット線および前記第２副ビット線を選択して当該選択されたワード線と交差する第１ＮＡＮＤ列および第２ＮＡＮＤ列のチャンネル部の電位をともに書き込み禁止電位まで上昇させる手段と、前記第１ＮＡＮＤ列および第２ＮＡＮＤ列のうちで非選択のＮＡＮＤ列におけるチャンネル部および当該ＮＡＮＤ列が接続された副ビット線に充電された書き込み禁止電位をフローティング状態に保持したまま、選択されたＮＡＮＤ列のチャンネル部および当該ＮＡＮＤ列が接続された副ビット線に充電された書き込み禁止電位を、書き込むべきデータ内容に応じて前記主ビット線に放電させる放電手段と、前記選択されたワード線に書き込み電圧を印加して、前記第１ＮＡＮＤ列および第２ＮＡＮＤ列のうちで選択されたＮＡＮＤ列のみに対し、選択されたワード線に接続されたメモリトランジスタへ一括してページ書き込みを行う手段とを備えている。
【００４４】
また、本発明の不揮発性半導体記憶装置は、対となって列方向に階層化して配線された第１副ビット線群および第２副ビット線群を含む。
【００４５】
また、前記第１副ビット線群を構成する各第１副ビット線は、一方の端部において、行方向に配線された第１接続制御線に制御される第１接続トランジスタを介して主ビット線に接続され、前記第２副ビット線群を構成する各第２副ビット線は、前記第１副ビット線が主ビット線に接続される一方の端部と逆方向の端部において、行方向に配線された第２接続制御線に制御される第２接続トランジスタを介して主ビット線に接続される。
【００４６】
本発明の不揮発性半導体記憶装置、たとえばＮＡＮＤ型の不揮発性半導体記憶装置によれば、主ビット線が副ビット線に階層化されたメモリアレイ構成をなし、メモリトランジスタがプログラム（書き込み）を禁止すべきメモリトランジスタである場合、当該ＮＡＮＤ列チャンネル部の電位を副ビット線を介してプログラム禁止電位まで充電する。
したがって、従来の主ビット線を介して非選択ＮＡＮＤ列チャンネル部の電位をプログラム禁止電位まで充電する方式に比較して、充電容量を大幅に減少させることにより低電圧動作に適し、さらにデータラッチ回路のレイアウトも容易となる。
また、ワード線印加電圧の容量カップリングによりＮＡＮＤ列チャンネル部の電位を上昇させるセルフブースト動作と比較して、プログラム禁止電位を充分高い電圧値に設定することが可能である。
そのために、データプログラム時のディスターブ耐性を向上させることができる。
【００４７】
また、本発明のＮＡＮＤ型不揮発性半導体記憶装置によれば、主ビット線が対となって列方向に配線された第１副ビット線群および第２副ビット線群に階層化されたメモリアレイ構成をなし、非選択側の副ビット線から充電したＮＡＮＤ列チャンネル部のプログラム禁止電位を保持したまま、選択側の副ビット線から充電したＮＡＮＤ列に対して選択的にページプログラムを行う。
したがって、従来の主ビット線を介して非選択ＮＡＮＤ列チャンネル部の電位をプログラム禁止電位まで充電する方式に比較して、充電容量を大幅に減少させることにより低電圧動作に適するだけでなく、さらに主ビット線のカラム方向のピッチを緩和できるため、アルミニウム配線と拡散層とのビットコンタクトおよびデータラッチ回路のレイアウトも容易となる。
また、ワード線印加電圧の容量カップリングによりＮＡＮＤ列チャンネル部の電位を上昇させるセルフブースト動作と比較して、プログラム禁止電位を充分高い電圧値に設定することが可能である。
そのために、データプログラム時のディスターブ耐性を向上させることができる。
【００４８】
また、本発明のＮＡＮＤ型不揮発性半導体記憶装置によれば、主ビット線が複数の列方向に複数群の副ビット線群に階層化されたメモリアレイ構成をなしている。
したがって、主ビット線のカラム方向のピッチを緩和できるため、アルミニウム配線と拡散層とのビットコンタクトおよびデータラッチ回路のレイアウトが容易となる。
【００４９】
【発明の実施の形態】
第１実施例
図１は本発明に係る第１実施例のＮＡＮＤ型不揮発性半導体記憶装置の構成例を示す図である。
【００５０】
図１のＮＡＮＤ型不揮発性半導体記憶装置は、メモリアレイ１０、ローデコーダ２０、データラッチ回路群３０、カラム選択部４０、および昇圧回路５０により構成されている。
【００５１】
図１のＮＡＮＤ型不揮発性半導体記憶装置は、便宜上、２本の主ビット線、各主ビット線毎に階層化された２本の副ビット線、各副ビット線毎に接続された２本のＮＡＮＤ列からなるメモリアレイを有するものであるが、実際のメモリアレイにおいては、たとえば６４Ｍビットのメモリの場合、主ビット線は５１２バイト（約４ｋ本）、各主ビット線毎に階層化された副ビット線は１６本、各副ビット線毎に接続されたＮＡＮＤ列は６４本、各ＮＡＮＤ列に直列接続されるメモリトランジスタの個数は１６個程度である。
【００５２】
メモリアレイ１０において、ＭＢＬａ、ＭＢＬｂは主ビット線を示し、主ビット線ＭＢＬａは副ビット線ＳＢＬａおよびＳＢＬａ’に階層化され、主ビット線ＭＢＬｂは副ビット線ＳＢＬｂおよびＳＢＬｂ’に階層化されている。
副ビット線ＳＢＬａは接続トランジスタＴＧ１ａを介して主ビット線ＭＢＬａに接続され、接続トランジスタＴＧ２ａを介してプリチャージ線ＰＣＬに接続される。
副ビット線ＳＢＬａ’は接続トランジスタＴＧ１ａ’を介して主ビット線ＭＢＬａに接続され、接続トランジスタＴＧ２ａ’を介してプリチャージ線ＰＣＬに接続される。
副ビット線ＳＢＬｂは接続トランジスタＴＧ１ｂを介して主ビット線ＭＢＬｂに接続され、接続トランジスタＴＧ２ｂを介してプリチャージ線ＰＣＬに接続される。
副ビット線ＳＢＬｂ’は接続トランジスタＴＧ１ｂ’を介して主ビット線ＭＢＬｂに接続され、接続トランジスタＴＧ２ｂ’を介してプリチャージ線ＰＣＬに接続される。
【００５３】
接続トランジスタＴＧ１ａ、ＴＧ１ｂは接続制御線ＴＬ１により制御され、接続トランジスタＴＧ１ａ’、ＴＧ１ｂ’は接続制御線ＴＬ１’により制御され、接続トランジスタＴＧ２ａ、ＴＧ２ｂは接続制御線ＴＬ２により制御され、接続トランジスタＴＧ２ａ’、ＴＧ２ｂ’は接続制御線ＴＬ２’により制御される。
【００５４】
副ビット線ＳＢＬａはＮＡＮＤ列ＮＡＮＤ１ａおよびＮＡＮＤ２ａに接続され、副ビット線ＳＢＬａ’はＮＡＮＤ列ＮＡＮＤ１ａ’およびＮＡＮＤ２ａ’に接続され、副ビット線ＳＢＬｂはＮＡＮＤ列ＮＡＮＤ１ｂおよびＮＡＮＤ２ｂに接続され、副ビット線ＳＢＬｂ’はＮＡＮＤ列ＮＡＮＤ１ｂ’およびＮＡＮＤ２ｂ’に接続される。
各ＮＡＮＤ列は選択トランジスタおよびメモリトランジスタが直列接続されてなり、それぞれ選択ゲート線ＳＬ（ＳＬ’）およびワード線ＷＬ（ＷＬ’）により制御される。
主ビット線ＭＢＬａはデータラッチ回路ＳＡａに接続され、主ビット線ＭＢＬｂはデータラッチ回路ＳＡｂに接続されている。
【００５５】
昇圧回路５０は、データプログラム動作時に高電圧ＶＰＰおよび中間電圧ＶＭを発生し、ローデコーダ２０にプログラム電圧Ｖｐｇｍ（ＶＰＰ）およびパス電圧Ｖｐａｓｓ（ＶＭ）を供給し、プリチャージ線ＰＣＬにプログラム禁止のプリチャージ電圧Ｖｐｃ（ＶＭ）を供給する。
【００５６】
図２は、図１のＮＡＮＤ型不揮発性半導体記憶装置において、メモリアレイ１０の具体的構成を示す図であるが、便宜上、２本の主ビット線と、各主ビット線毎に１本の副ビット線のみが図示されている。
【００５７】
図２において、主ビット線ＭＢＬａは副ビット線ＳＢＬａに階層化され、主ビット線ＭＢＬｂは副ビット線ＳＢＬｂに階層化されている。
副ビット線ＳＢＬａは接続トランジスタＴＧ１ａを介して主ビット線ＭＢＬａに接続され、接続トランジスタＴＧ２ａを介してプリチャージ線ＰＣＬに接続される。
副ビット線ＳＢＬｂは接続トランジスタＴＧ１ｂを介して主ビット線ＭＢＬｂに接続され、接続トランジスタＴＧ２ｂを介してプリチャージ線ＰＣＬに接続される。
接続トランジスタＴＧ１ａ、ＴＧ１ｂは接続制御線ＴＬ１により制御され、接続トランジスタＴＧ２ａ、ＴＧ２ｂは接続制御線ＴＬ２により制御される。
副ビット線ＳＢＬａにはＮＡＮＤ列ＮＡＮＤ１ａおよびＮＡＮＤ２ａが接続され、副ビット線ＳＢＬｂにはＮＡＮＤ列ＮＡＮＤ１ｂおよびＮＡＮＤ２ｂが接続されている。
【００５８】
各ＮＡＮＤ列はそれぞれ２個の選択トランジスタＳＴ１，ＳＴ２、および４個のメモリトランジスタＭＴ１〜ＭＴ４が直列接続されて構成されている。
ＮＡＮＤ列ＮＡＮＤ１ａおよびＮＡＮＤ１ｂにおいて、選択トランジスタタＳＴ１は選択ゲート線ＳＬ１１により制御され、選択トランジスタタＳＴ２は選択ゲート線ＳＬ１２により制御され、またメモリトランジスタＭＴ１〜ＭＴ４はそれぞれワード線ＷＬ１１〜ＷＬ１４により制御される。
ＮＡＮＤ列ＮＡＮＤ２ａおよびＮＡＮＤ２ｂにおいて、選択トランジスタタＳＴ１は選択ゲート線ＳＬ２１により制御され、選択トランジスタタＳＴ２は選択ゲート線ＳＬ２２により制御され、またメモリトランジスタＭＴ１〜ＭＴ４はそれぞれワード線ＷＬ２１〜ＷＬ２４により制御される。
なお、図２の構成においては、便宜上、ＮＡＮＤ列１本に４個のメモリトランジスタが直列接続されているが、実際の構成においては、１本のＮＡＮＤ列に直列接続されるメモリトランジスタの個数は〜１６個程度である。
【００５９】
図３は図２のＮＡＮＤ型不揮発性半導体記憶装置のパターンレイアウト図である。
また、図４は図３のパターンレイアウト図におけるＡ−Ａ’方向からの、デバイス構造断面図を示している。
【００６０】
図３および図４において、１００は半導体基板、１０１はメモリアレイ領域が形成されるＰ型ウェル領域、１０２はメモリトランジスタのソースおよびドレインＮ型拡散層、１０３はＶＳＳ配線およびビットコンタクト部のＮ型拡散層、１０４はトンネル酸化膜、１０５は選択トランジスタ部のゲート酸化膜、１０６はフローティングゲート電極をなす第１層目ポリシリコンゲート電極、１０７はＯＮＯ−３層絶縁膜、１０８はメモリトランジスタおよび選択トランジスタの制御ゲート電極をなす第２層目ポリシリコン配線、１０９は第３層目ポリシリコン配線下の層間絶縁膜、１１０は第３層目ポリシリコン配線下のコンタクトホール、１１１は副ビット線およびプリチャージ線をなす３層目ポリシリコン配線、１１２はアルミニウム配線下の層間絶縁膜、１１３はアルミニウム配線下のコンタクトホール、および１１４は主ビット線をなすアルミニウム配線をそれぞれ示している。
【００６１】
次に、図１および図２のＮＡＮＤ型不揮発性半導体記憶装置におけるデータプログラム動作について図５に関連付けて説明する。
図５は、ワード線ＷＬ１２を選択してページプログラムをする場合に、ＮＡＮＤ列ＮＡＮＤ１ａ内のＭＴ２がプログラムを禁止すべきメモリトランジスタであり、ＮＡＮＤ列ＮＡＮＤ１ｂ内のＭＴ２がプログラムすべきメモリトランジスタである場合の動作を説明するための図である。
【００６２】
まず、接続制御線ＴＬ１に接地電圧ＧＮＤ（０Ｖ）が印加され副ビット線ＳＢＬａおよびＳＢＬｂが主ビット線ＭＢＬａおよびＭＢＬｂから切り離された状態で、接続制御線ＴＬ２にパス電圧Ｖｐａｓｓ（９Ｖ）が印加される。これにより、副ビット線ＳＢＬａおよびＳＢＬｂがプリチャージ線ＰＣＬからプログラム禁止のプリチャージ電圧（９Ｖ）に充電される。
同時に、選択ゲート線ＳＬ１２に接地電圧ＧＮＤ（０Ｖ）が印加され、選択ゲート線ＳＬ１１およびワード線ＷＬ１１〜ＷＬ１４にパス電圧Ｖｐａｓｓ（９Ｖ）が印加される。これにより、ＮＡＮＤ列ＮＡＮＤ１ａおよびＮＡＮＤ１ｂのチャンネル部が副ビット線ＳＢＬａおよびＳＢＬｂを介してプログラム禁止電圧（９Ｖ）まで充電される。
このとき、非選択のＮＡＮＤ列ＮＡＮＤ２ａおよびＮＡＮＤ２ｂにおいては、選択ゲート線ＳＬ２１，ＳＬ２２およびワード線ＷＬ２１〜ＷＬ２４に接地電圧ＧＮＤ（０Ｖ）が印加されているので、当該ＮＡＮＤ列は副ビット線と切り離され、メモリトランジスタには電圧が印加されていない状態である。
【００６３】
次に、接続制御線ＴＬ２が接地電圧ＧＮＤ（０Ｖ）に立ち下げられて副ビット線ＳＢＬａおよびＳＢＬｂがプリチャージ線ＰＣＬから切り離された状態で、接続制御線ＴＬ１が電源電圧ＶＣＣ（３．３Ｖ）に立ち上げられて副ビット線ＳＢＬａおよびＳＢＬｂが主ビット線ＭＢＬａおよびＭＢＬｂに接続される。
ここで、プログラムを禁止すべきメモリトランジスタ（ＮＡＮＤ１ａ内のＭＴ２）が接続された主ビット線ＭＢＬａは電源電圧ＶＣＣ（３．３Ｖ）に、プログラムすべきメモリトランジスタ（ＮＡＮＤ１ｂ内のＭＴ２）が接続された主ビット線ＭＢＬｂは接地電圧ＧＮＤ（０Ｖ）に、それぞれ対応するデータラッチ回路を介して設定されている。
その結果、ＮＡＮＤ列ＮＡＮＤ１ａのチャンネル部および副ビット線ＳＢＬａはフローティング状態のままプログラム禁止電位に保持されるが、ＮＡＮＤ列ＮＡＮＤ１ｂのチャンネル部および副ビット線ＳＢＬｂのプログラム禁止電位は主ビット線ＭＢＬｂに放電される。
同時に、選択ワード線ＷＬ１２の印加電圧がプログラム電圧Ｖｐｇｍ（１８Ｖ）に立ち上げられる。
その結果、ＮＡＮＤ列ＮＡＮＤ１ａ内のメモリトランジスタＭＴ２はプログラム禁止電圧により消去状態に保持され、ＮＡＮＤ列ＮＡＮＤ１ｂ内のメモリトランジスタＭＴ２はプログラム電圧Ｖｐｇｍによりデータプログラムがなされ、しきい値電圧は正方向にシフトして、たとえば消去状態の−３Ｖから２Ｖ程度になる。
【００６４】
上述した図５の実施例は、従来の主ビット線を介して非選択ＮＡＮＤ列チャンネル部の電位をプログラム禁止電位まで充電する方式に比較して、充電容量を大幅に減少させることができることから、低電圧動作に適しており、さらにデータラッチ回路のレイアウトも容易である。
また、ワード線印加電圧の容量カップリングによりＮＡＮＤ列チャンネル部の電位を上昇させる従来のセルフブースト動作と比較して、プログラム禁止電位を充分高い電圧値（〜９Ｖ）に設定することが可能である。
したがって、非選択メモリトランジスタに対するディスターブ耐性を向上させることができる。
【００６５】
図６は、上述した図５に関連付けて説明した動作のタイミングチャートを示す図である。
以下、図５のデータプログラム動作を、図６のタイミングチャートを参照しながらさらに詳細に説明する。
【００６６】
まず図６において、（ａ）に示すφＰ／Ｒはプログラム／ベリファイ制御信号であり、図中時刻ｔ１〜ｔ４の間は第１回目のプログラム／ベリファイ動作が行われ、また時刻ｔ４〜ｔ７の間は第２回目のプログラム／ベリファイ動作が行われる。
【００６７】
まず、時刻ｔ１で第１回目のプログラム動作が開始されて、図６（ｂ），（ｄ）に示すように、接続制御線ＴＬ１および選択ゲート線ＳＬ１２に接地電圧ＧＮＤ（０Ｖ）が印加され、図６（ｃ），（ｅ）および（ｆ）に示すように、接続制御線ＴＬ２および選択ゲート線ＳＬ１１およびすべてのワード線ＷＬにパス電圧Ｖｐａｓｓ（９Ｖ）が印加される。
その結果、図６（ｇ），（ｈ）に示すように、ＮＡＮＤ列ＮＡＮＤ１ａのチャンネル部電位ＶＣＨａおよびＮＡＮＤ列ＮＡＮＤ１ｂのチャンネル部電位ＶＣＨｂは、副ビット線およびプリチャージ線を介してプログラム禁止電圧Ｖｐｃ（９Ｖ）まで充電される。
【００６８】
次に、図６（ｃ），（ｂ）に示すように、時刻ｔ２で、接続制御線ＴＬ２が接地電圧ＧＮＤ（０Ｖ）に立ち下げされ、接続制御線ＴＬ１が電源電圧ＶＣＣ（３．３Ｖ）に立ち上げられる。
その結果、図６（ｇ），（ｈ）に示すように、プログラムを禁止すべきメモリトランジスタが在するチャンネル部電位ＶＣＨａはフローティング状態のままプログラム禁止電位を保持するが、プログラムすべきメモリトランジスタが在するＶＣＨｂのプログラム禁止電位は主ビット線に放電されてＧＮＤ（０Ｖ）になる。
一方、図６（ｅ）に示すように、選択ワード線にはプログラム電圧Ｖｐｇｍ（１８Ｖ）が印加され、時刻ｔ２〜ｔ３の間において、当該ワード線に接続されたメモリトランジスタ一括にページプログラムが行われる。
【００６９】
次に時刻ｔ３〜ｔ４の間は、第１回目のベリファイ動作期間であり、図６（ｃ），（ｅ）に示すように、接続制御線ＴＬ２および選択ワード線にそれぞれ電源電圧ＶＣＣおよび接地電圧ＧＮＤが印加され、図６（ｂ），（ｆ），（ｄ）に示すように、接続制御線ＴＬ１およびすべての非選択ワード線および選択ゲート線ＳＬ１１およびＳＬ１２に電源電圧ＶＣＣが印加されてパス状態として、通常のＮＡＮＤ型フラッシュメモリと同様のベリファイ動作が行われる。
また、時刻ｔ４〜ｔ７の間は第２回目のプログラム／ベリファイ動作であり、第１回目のプログラム／ベリファイ動作のまったくの繰り返しである。
【００７０】
図７は、図１〜図６の本発明の第１実施例のＮＡＮＤ型不揮発性半導体記憶装置において、すでに説明したプログラム動作、および消去動作、読み出し動作についての、各バイアス設定を示す図である。
なお図中、プログラム動作は便宜上プリチャージ時（図６において時刻ｔ１〜ｔ２）と実プログラム時（図６において時刻ｔ２〜ｔ３）に分けて示されている。
【００７１】
図７において、プログラム動作はすでに説明したとおりであり、再度の説明を省略する。
消去動作については、従来のＮＡＮＤ型フラッシュメモリと基本的に同様であり、選択ＮＡＮＤ列ブロックの全ワード線に０Ｖ、非選択ＮＡＮＤ列ブロックの全ワード線およびメモリアレイの基板ＰＷＥＬＬに高電圧（Ｖｅｒａｓｅ＝２２Ｖ）が印加される。
その結果、選択ＮＡＮＤ列ブロックのメモリトランジスタのみ、フローティングゲートから基板に電子が引き抜かれて、メモリトランジスタのしきい値電圧は負方向にシフトして、たとえば−３Ｖ程度になる。
読み出し動作についても、従来のＮＡＮＤ型フラッシュメモリと基本的に同様であり、選択ＮＡＮＤ列ブロックにおいては、選択ワード線に接地電圧ＧＮＤが印加され、すべての非選択ワード線および選択ゲート線ＳＬおよび接続制御線ＴＬ１に電源電圧ＶＣＣが印加されてパス状態として、通常のＮＡＮＤ型フラッシュメモリと同様の読み出し動作が行われる。
【００７２】
以上説明したように、本第１実施例のＮＡＮＤ型不揮発性半導体記憶装置によれば、主ビット線が副ビット線に階層化されたメモリアレイ構成をなし、メモリトランジスタがプログラムを禁止すべきメモリトランジスタである場合、当該ＮＡＮＤ列チャンネル部の電位を副ビット線を介してプログラム禁止電位まで充電する。
したがって、従来の主ビット線を介して非選択ＮＡＮＤ列チャンネル部の電位をプログラム禁止電位まで充電する方式に比較して、充電容量を大幅に減少させることができることから低電圧動作に適し、さらにデータラッチ回路のレイアウトも容易となる。
また、ワード線印加電圧の容量カップリングによりＮＡＮＤ列チャンネル部の電位を上昇させるセルフブースト動作と比較して、プログラム禁止電位を充分高い電圧値に設定することが可能である。
そのために、データプログラム時のディスターブ耐性を向上させることができる。
【００７３】
第２実施例
図８は本発明に係る第２実施例のＮＡＮＤ型不揮発性半導体記憶装置の構成例を示す図である。
本第２実施例が上記第１実施例と異なる点は、プリチャージ線を用いることなく、主ビット線から選択トランジスタを介してプログラム禁止電圧（９Ｖ）を副ビット線に供給した後、選択トランジスタのゲート電位を電源電圧ＶＣＣレベルに保持した状態で、選択された主ビット線は接地電圧ＧＮＤに設定し、非選択の主ビット線は電源電圧ＶＣＣに設定して、選択されなかった副ビット線をフローティング状態とするようにしたことにある。
【００７４】
図８のＮＡＮＤ型不揮発性半導体記憶装置は、メモリアレイ１０Ａ、ローデコーダ２０、データラッチ回路群３０、カラム選択部４０、および昇圧回路５０により構成されている。
【００７５】
図８のＮＡＮＤ型不揮発性半導体記憶装置は、便宜上、２本の主ビット線、各主ビット線毎に階層化された２本の副ビット線、各副ビット線毎に接続された２本のＮＡＮＤ列からなるメモリアレイを示す図であるが、実際のメモリアレイにおいては、たとえば６４Ｍビットのメモリの場合、主ビット線は５１２バイト（約４ｋ本）、各主ビット線毎に階層化された副ビット線は１６本、各ＮＡＮＤ列に直列接続されるメモリトランジスタの個数は１６個程度である。
【００７６】
メモリアレイ１０Ａにおいて、ＭＢＬａ、ＭＢＬｂは主ビット線を示し、主ビット線ＭＢＬａは副ビット線ＳＢＬａおよびＳＢＬａ’に階層化され、主ビット線ＭＢＬｂは副ビット線ＳＢＬｂおよびＳＢＬｂ’に階層化されている。
副ビット線ＳＢＬａの一端側は接続トランジスタＴＧ１ａを介して主ビット線ＭＢＬａに接続され、副ビット線ＳＢＬａ’は接続トランジスタＴＧ１ａ’を介して主ビット線ＭＢＬａに接続される。
副ビット線ＳＢＬｂは接続トランジスタＴＧ１ｂを介して主ビット線ＭＢＬｂに接続され、副ビット線ＳＢＬｂ’は接続トランジスタＴＧ１ｂ’を介して主ビット線ＭＢＬｂに接続される。
【００７７】
接続トランジスタＴＧ１ａ、ＴＧ１ｂは接続制御線ＴＬ１により制御され、接続トランジスタＴＧ１ａ’、ＴＧ１ｂ’は接続制御線ＴＬ１’により制御される。
【００７８】
副ビット線ＳＢＬａはＮＡＮＤ列ＮＡＮＤ１ａおよびＮＡＮＤ２ａに接続され、副ビット線ＳＢＬａ’はＮＡＮＤ列ＮＡＮＤ１ａ’およびＮＡＮＤ２ａ’に接続され、副ビット線ＳＢＬｂはＮＡＮＤ列ＮＡＮＤ１ｂおよびＮＡＮＤ２ｂに接続され、副ビット線ＳＢＬｂ’はＮＡＮＤ列ＮＡＮＤ１ｂ’およびＮＡＮＤ２ｂ’に接続される。
各ＮＡＮＤ列は選択トランジスタおよびメモリトランジスタが直列接続されてなり、それぞれ選択ゲート線ＳＬ（ＳＬ’）およびワード線ＷＬ（ＷＬ’）により制御される。
主ビット線ＭＢＬａはデータラッチ回路ＳＡａに接続され、主ビット線ＭＢＬｂはデータラッチ回路ＳＡｂに接続されている。
【００７９】
昇圧回路５０は、データプログラム動作時に高電圧ＶＰＰおよび中間電圧ＶＭを発生し、ローデコーダ２０にプログラム電圧Ｖｐｇｍ（ＶＰＰ）およびパス電圧Ｖｐａｓｓ（ＶＭ）を供給する。
【００８０】
図９は、図８のＮＡＮＤ型不揮発性半導体記憶装置において、メモリアレイ１０Ａの具体的構成を示す図であるが、便宜上、２本の主ビット線と、各主ビット線毎に１本の副ビット線のみが図示されている。
【００８１】
図９において、主ビット線ＭＢＬａは副ビット線ＳＢＬａに階層化され、主ビット線ＭＢＬｂは副ビット線ＳＢＬｂに階層化されている。
副ビット線ＳＢＬａは接続トランジスタＴＧ１ａを介して主ビット線ＭＢＬａに接続され、副ビット線ＳＢＬｂは接続トランジスタＴＧ１ｂを介して主ビット線ＭＢＬｂに接続される。
接続トランジスタＴＧ１ａ、ＴＧ１ｂは接続制御線ＴＬ１により制御される。副ビット線ＳＢＬａにはＮＡＮＤ列ＮＡＮＤ１ａおよびＮＡＮＤ２ａが接続され、副ビット線ＳＢＬｂにはＮＡＮＤ列ＮＡＮＤ１ｂおよびＮＡＮＤ２ｂが接続されている。
【００８２】
各ＮＡＮＤ列はそれぞれ２個の選択トランジスタＳＴ１，ＳＴ２、および４個のメモリトランジスタＭＴ１〜ＭＴ４が直列接続されて構成されている。
ＮＡＮＤ列ＮＡＮＤ１ａおよびＮＡＮＤ１ｂにおいて、選択トランジスタタＳＴ１は選択ゲート線ＳＬ１１により制御され、選択トランジスタタＳＴ２は選択ゲート線ＳＬ１２により制御され、またメモリトランジスタＭＴ１〜ＭＴ４はそれぞれワード線ＷＬ１１〜ＷＬ１４により制御される。
ＮＡＮＤ列ＮＡＮＤ２ａおよびＮＡＮＤ２ｂにおいて、選択トランジスタタＳＴ１は選択ゲート線ＳＬ２１により制御され、選択トランジスタタＳＴ２は選択ゲート線ＳＬ２２により制御され、またメモリトランジスタＭＴ１〜ＭＴ４はそれぞれワード線ＷＬ２１〜ＷＬ２４により制御される。
なお、図２の構成においては、便宜上、ＮＡＮＤ列１本に４個のメモリトランジスタが直列接続されているが、実際の構成においては、１本のＮＡＮＤ列に直列接続されるメモリトランジスタの個数は〜１６個程度である。
【００８３】
図１０は図９のＮＡＮＤ型不揮発性半導体記憶装置のパターンレイアウト図である。
また、図１１は図１０のパターンレイアウト図におけるＡ−Ａ’方向からの、デバイス構造断面図を示している。
【００８４】
図１０および図１１において、１００は半導体基板、１０１はメモリアレイ領域が形成されるＰ型ウェル領域、１０２はメモリトランジスタのソースおよびドレインＮ型拡散層、１０３はＶＳＳ配線およびビットコンタクト部のＮ型拡散層、１０４はトンネル酸化膜、１０５は選択トランジスタ部のゲート酸化膜、１０６はフローティングゲート電極をなす第１層目ポリシリコンゲート電極、１０７はＯＮＯ−３層絶縁膜、１０８はメモリトランジスタおよび選択トランジスタの制御ゲート電極をなす第２層目ポリシリコン配線、１０９は第３層目ポリシリコン配線下の層間絶縁膜、１１０は第３層目ポリシリコン配線下のコンタクトホール、１１１は副ビット線およびプリチャージ線をなす３層目ポリシリコン配線、１１２はアルミニウム配線下の層間絶縁膜、１１３はアルミニウム配線下のコンタクトホール、および１１４は主ビット線をなすアルミニウム配線をそれぞれ示している。
【００８５】
次に、図８および図９のＮＡＮＤ型不揮発性半導体記憶装置におけるデータプログラム動作について図１２に関連付けて説明する。
図１２は、ワード線ＷＬ１２を選択してページプログラムをする場合に、ＮＡＮＤ列ＮＡＮＤ１ａ内のＭＴ２がプログラムを禁止すべきメモリトランジスタであり、ＮＡＮＤ列ＮＡＮＤ１ｂ内のＭＴ２がプログラムすべきメモリトランジスタである場合の動作を説明するための図である。
【００８６】
まず、接続制御線ＴＬ１に接地電圧ＧＮＤ（０Ｖ）が印加され副ビット線ＳＢＬａおよびＳＢＬｂが主ビット線ＭＢＬａおよびＭＢＬｂから切り離された状態で、主ビット線ＭＢＬａ，ＭＢＬｂにパス電圧Ｖｐａｓｓ（９Ｖ）が印加される。この状態で接続制御線ＴＬ１にパス電圧Ｖｐａｓｓが印加され、接続トランジスタＴＧ１ａ，ＴＧ１ｂが導通状態に制御される。これにより、副ビット線ＳＢＬａおよびＳＢＬｂがプログラム禁止のパス電圧Ｖｐａｓｓ（９Ｖ）に充電される。
同時に、選択ゲート線ＳＬ１２に接地電圧ＧＮＤ（０Ｖ）が印加され、選択ゲート線ＳＬ１１およびワード線ＷＬ１１〜ＷＬ１４にパス電圧Ｖｐａｓｓ（９Ｖ）が印加される。
これにより、ＮＡＮＤ列ＮＡＮＤ１ａおよびＮＡＮＤ１ｂのチャンネル部が副ビット線ＳＢＬａおよびＳＢＬｂを介してプログラム禁止電圧（９Ｖ）まで充電される。
このとき、非選択のＮＡＮＤ列ＮＡＮＤ２ａおよびＮＡＮＤ２ｂにおいては、選択ゲート線ＳＬ２１，ＳＬ２２およびワード線ＷＬ２１〜ＷＬ２４に接地電圧ＧＮＤ（０Ｖ）が印加されているので、当該ＮＡＮＤ列は副ビット線と切り離され、メモリトランジスタには電圧が印加されていない状態である。
【００８７】
次に、接続制御線ＴＬ１が電源電圧ＶＣＣ（３．３Ｖ）に立ち下げられ、この状態で選択された側の主ビット線ＭＢＬｂが接地電圧ＧＮＤ（０Ｖ）に立ち下げられ、選択されない側の主ビット線ＭＢＬａが電源電圧ＶＣＣ（３．３Ｖ）に立ち下げられる。
これにより、接続トランジスタＴＧ１ｂは接続状態に保持され、接続トランジスタＴＧ１ａはカットオフ状態となる。
その結果、ＮＡＮＤ列ＮＡＮＤ１ａのチャンネル部および副ビット線ＳＢＬａはフローティング状態のままプログラム禁止電位に保持されるが、ＮＡＮＤ列ＮＡＮＤ１ｂのチャンネル部および副ビット線ＳＢＬｂのプログラム禁止電位は主ビット線ＭＢＬｂに放電される。
同時に、選択ワード線ＷＬ１２の印加電圧がプログラム電圧Ｖｐｇｍ（１８Ｖ）に立ち上げられる。
その結果、ＮＡＮＤ列ＮＡＮＤ１ａ内のメモリトランジスタＭＴ２はプログラム禁止電圧により消去状態に保持され、ＮＡＮＤ列ＮＡＮＤ１ｂ内のメモリトランジスタＭＴ２はプログラム電圧Ｖｐｇｍによりデータプログラムがなされ、しきい値電圧は正方向にシフトして、たとえば消去状態の−３Ｖから２Ｖ程度になる。
【００８８】
上述した図１２の実施例は、従来の主ビット線を介して非選択ＮＡＮＤ列チャンネル部の電位をプログラム禁止電位まで充電する方式に比較して、低電圧動作に適しており、さらにデータラッチ回路のレイアウトも容易である。
また、ワード線印加電圧の容量カップリングによりＮＡＮＤ列チャンネル部の電位を上昇させる従来のセルフブースト動作と比較して、プログラム禁止電位を充分高い電圧値（〜９Ｖ）に設定することが可能である。
したがって、非選択メモリトランジスタに対するディスターブ耐性を向上させることができる。
【００８９】
以上説明したように、本第２実施例のＮＡＮＤ型不揮発性半導体記憶装置によれば、上述した第１実施例と同様に、低電圧動作に適し、さらにデータラッチ回路のレイアウトも容易となる。
また、ワード線印加電圧の容量カップリングによりＮＡＮＤ列チャンネル部の電位を上昇させるセルフブースト動作と比較して、プログラム禁止電位を充分高い電圧値に設定することが可能である。
そのために、データプログラム時のディスターブ耐性を向上させることができる。
【００９０】
第３実施例
図１３は本発明に係る第３実施例のＮＡＮＤ型不揮発性半導体記憶装置の構成例を示す図である。
図１３の第３実施例の構成例が図１の第１実施例の構成例と異なる点は、主ビット線が対となって列方向に配線された第１副ビット線群および第２副ビット線群に階層化されたメモリアレイ構成をなしている点である。
したがって、主ビット線のカラム方向のピッチを緩和できるため、アルミニウム配線と拡散層とのビットコンタクトおよびデータラッチ回路のレイアウトがさらに容易となり、好適である。
【００９１】
図１３において、１０Ｂはメモリアレイ、２０はローデコーダ、３０はデータラッチ回路、４０はカラム選択部、および５０は昇圧回路をそれぞれ示している。
図１３のＮＡＮＤ型不揮発性半導体記憶装置は、便宜上、２本の主ビット線、各主ビット線毎に階層化された一対の副ビット線群、各副ビット線群を構成する２本の副ビット線、各副ビット線毎に接続された２本のＮＡＮＤ列からなるメモリアレイを示す図であるが、実際のメモリアレイにおいては、たとえば６４Ｍビットのメモリの場合、主ビット線は２５６バイト（約２ｋ本）、各副ビット線群を構成する副ビット線は１６本、各副ビット線毎に接続されたＮＡＮＤ列は６４本、各ＮＡＮＤ列に直列接続されるメモリトランジスタの個数は１６個程度である。
【００９２】
メモリアレイ１０Ｂにおいて、ＭＢＬ１、ＭＢＬ２は主ビット線を示し、主ビット線ＭＢＬ１は副ビット線ＳＢＬ１ａ、ＳＢＬ１ａ’、および対となるＳＢＬ１ｂ、ＳＢＬ１ｂ’に階層化され、主ビット線ＭＢＬ２は副ビット線ＳＢＬ２ａ、ＳＢＬ２ａ’、および対となるＳＢＬ２ｂ、ＳＢＬ２ｂ’に階層化されている。
副ビット線ＳＢＬ１ａは接続トランジスタＴＧ１１ａを介して主ビット線ＭＢＬ１に接続され、接続トランジスタＴＧ１２ａを介してプリチャージ線ＰＣＬに接続される。
副ビット線ＳＢＬ１ａ’は接続トランジスタＴＧ１１ａ’を介して主ビット線ＭＢＬ１に接続され、接続トランジスタＴＧ１２ａ’を介してプリチャージ線ＰＣＬに接続される。
副ビット線ＳＢＬ１ｂは接続トランジスタＴＧ１１ｂを介して主ビット線ＭＢＬ１に接続され、接続トランジスタＴＧ１２ｂを介してプリチャージ線ＰＣＬに接続される。
副ビット線ＳＢＬ１ｂ’は接続トランジスタＴＧ１１ｂ’を介して主ビット線ＭＢＬ１に接続され、接続トランジスタＴＧ１２ｂ’を介してプリチャージ線ＰＣＬに接続される。
【００９３】
副ビット線ＳＢＬ２ａは接続トランジスタＴＧ２１ａを介して主ビット線ＭＢＬ２に接続され、接続トランジスタＴＧ２２ａを介してプリチャージ線ＰＣＬに接続される。
副ビット線ＳＢＬ２ａ’は接続トランジスタＴＧ２１ａ’を介して主ビット線ＭＢＬ２に接続され、接続トランジスタＴＧ２２ａ’を介してプリチャージ線ＰＣＬに接続される。
副ビット線ＳＢＬ２ｂは接続トランジスタＴＧ２１ｂを介して主ビット線ＭＢＬ２に接続され、接続トランジスタＴＧ２２ｂを介してプリチャージ線ＰＣＬに接続される。
副ビット線ＳＢＬ２ｂ’は接続トランジスタＴＧ２１ｂ’を介して主ビット線ＭＢＬ２に接続され、接続トランジスタＴＧ２２ｂ’を介してプリチャージ線ＰＣＬに接続される。
【００９４】
接続トランジスタＴＧ１１ａ、ＴＧ２１ａは接続制御線ＴＬ１ａにより制御され、接続トランジスタＴＧ１１ｂ、ＴＧ２１ｂは接続制御線ＴＬ１ｂにより制御され、接続トランジスタＴＧ１２ａ、ＴＧ２２ａは接続制御線ＴＬ２ａにより制御され、接続トランジスタＴＧ１２ｂ、ＴＧ２２ｂは接続制御線ＴＬ２ｂにより制御され、接続トランジスタＴＧ１１ａ’、ＴＧ２１ａ’は接続制御線ＴＬ１ａ’により制御され、接続トランジスタＴＧ１１ｂ’、ＴＧ２１ｂ’は接続制御線ＴＬ１ｂ’により制御され、接続トランジスタＴＧ１２ａ’、ＴＧ２２ａ’は接続制御線ＴＬ２ａ’により制御され、接続トランジスタＴＧ１２ｂ’、ＴＧ２２ｂ’は接続制御線ＴＬ２ｂ’により制御される。
【００９５】
副ビット線ＳＢＬ１ａはＮＡＮＤ列ＮＡＮＤ１１ａおよびＮＡＮＤ１２ａに接続され、副ビット線ＳＢＬ１ｂはＮＡＮＤ列ＮＡＮＤ１１ｂおよびＮＡＮＤ１２ｂに接続され、副ビット線ＳＢＬ２ａはＮＡＮＤ列ＮＡＮＤ２１ａおよびＮＡＮＤ２２ａに接続され、副ビット線ＳＢＬ２ｂはＮＡＮＤ列ＮＡＮＤ２１ｂおよびＮＡＮＤ２２ｂに接続され、副ビット線ＳＢＬ１ａ’はＮＡＮＤ列ＮＡＮＤ１１ａ’およびＮＡＮＤ１２ａ’に接続され、副ビット線ＳＢＬ１ｂ’はＮＡＮＤ列ＮＡＮＤ１１ｂ’およびＮＡＮＤ１２ｂ’に接続され、副ビット線ＳＢＬ２ａ’はＮＡＮＤ列ＮＡＮＤ２１ａ’およびＮＡＮＤ２２ａ’に接続され、副ビット線ＳＢＬ２ｂ’はＮＡＮＤ列ＮＡＮＤ２１ｂ’およびＮＡＮＤ２２ｂ’に接続される。
【００９６】
各ＮＡＮＤ列は選択トランジスタおよびメモリトランジスタが直列接続されてなり、それぞれ選択ゲート線ＳＬ（ＳＬ’）およびワード線ＷＬ（ＷＬ’）により制御される。
主ビット線ＭＢＬ１はデータラッチ回路ＳＡ１に接続され、主ビット線ＭＢＬ２はデータラッチ回路ＳＡ２に接続されている。
【００９７】
５０の昇圧回路は、データプログラム動作時に高電圧ＶＰＰおよび中間電圧ＶＭを発生し、ローデコーダ２０にプログラム電圧Ｖｐｇｍ（ＶＰＰ）およびパス電圧Ｖｐａｓｓ（ＶＭ）を供給し、プリチャージ線ＰＣＬにプログラム禁止のプリチャージ電圧Ｖｐｃ（ＶＭ）を供給する。
【００９８】
図１４は、図１３のＮＡＮＤ型不揮発性半導体記憶装置において、メモリアレイ１０Ｂの具体的構成を示す図であるが、便宜上、２本の主ビット線と、各主ビット線毎に１対の副ビット線のみが図示されている。
【００９９】
図１４において、主ビット線ＭＢＬ１は対となる副ビット線ＳＢＬ１ａおよびＳＢＬ１ｂに階層化され、主ビット線ＭＢＬ２は対となる副ビット線ＳＢＬ２ａおよびＳＢＬ２ｂに階層化されている。
副ビット線ＳＢＬ１ａは直列接続された接続トランジスタＴＧ１１ａおよびパストランジスタＰａｓｓ−ＴＲを介して主ビット線ＭＢＬ１に接続され、接続トランジスタＴＧ１２ａおよびパストランジスタＰａｓｓ−ＴＲを介してプリチャージ線ＰＣＬに接続される。
副ビット線ＳＢＬ１ｂは直列接続された接続トランジスタＴＧ１１ｂおよびパストランジスタＰａｓｓ−ＴＲを介して主ビット線ＭＢＬ１に接続され、接続トランジスタＴＧ１２ｂおよびパストランジスタＰａｓｓ−ＴＲを介してプリチャージ線ＰＣＬに接続される。
副ビット線ＳＢＬ２ａは直列接続された接続トランジスタＴＧ２１ａおよびパストランジスタＰａｓｓ−ＴＲを介して主ビット線ＭＢＬ２に接続され、接続トランジスタＴＧ２２ａおよびパストランジスタＰａｓｓ−ＴＲを介してプリチャージ線ＰＣＬに接続される。
副ビット線ＳＢＬ２ｂは直列接続された接続トランジスタＴＧ２１ｂおよびパストランジスタＰａｓｓ−ＴＲを介して主ビット線ＭＢＬ２に接続され、接続トランジスタＴＧ２２ｂおよびパストランジスタＰａｓｓ−ＴＲを介してプリチャージ線ＰＣＬに接続される。
【０１００】
接続トランジスタＴＧ１１ａ、ＴＧ２１ａは接続制御線ＴＬ１ａにより制御され、接続トランジスタＴＧ１１ｂ、ＴＧ２１ｂは接続制御線ＴＬ１ｂにより制御され、接続トランジスタＴＧ１２ａ、ＴＧ２２ａは接続制御線ＴＬ２ａにより制御され、接続トランジスタＴＧ１２ｂ、ＴＧ２２ｂは接続制御線ＴＬ２ｂにより制御される。
各接続トランジスタに直列接続されるパストランジスタＰａｓｓ−ＴＲは、チャンネル部にリン等のＮ型不純物層が形成されており、接続制御線に印加する電圧にかかわらず常にオン状態となる。
副ビット線ＳＢＬ１ａはＮＡＮＤ列ＮＡＮＤ１１ａおよびＮＡＮＤ１２ａに接続され、副ビット線ＳＢＬ１ｂはＮＡＮＤ列ＮＡＮＤ１１ｂおよびＮＡＮＤ１２ｂに接続され、副ビット線ＳＢＬ２ａはＮＡＮＤ列ＮＡＮＤ２１ａおよびＮＡＮＤ２２ａに接続され、副ビット線ＳＢＬ２ｂはＮＡＮＤ列ＮＡＮＤ２１ｂおよびＮＡＮＤ２２ｂに接続される。
【０１０１】
各ＮＡＮＤ列はそれぞれ２個の選択トランジスタＳＴ１，ＳＴ２、および４個のメモリトランジスタＭＴ１〜ＭＴ４が直列接続されて構成されている。
ＮＡＮＤ列ＮＡＮＤ１１ａ、ＮＡＮＤ１１ｂ、ＮＡＮＤ２１ａおよびＮＡＮＤ２１ｂにおいて、選択トランジスタタＳＴ１は選択ゲート線ＳＬ１１により制御され、選択トランジスタタＳＴ２は選択ゲート線ＳＬ１２により制御され、またメモリトランジスタＭＴ１〜ＭＴ４はそれぞれワード線ＷＬ１１〜ＷＬ１４により制御される。
また、ＮＡＮＤ列ＮＡＮＤ１２ａ、ＮＡＮＤ１２ｂ、ＮＡＮＤ２２ａおよびＮＡＮＤ２２ｂにおいて、選択トランジスタタＳＴ１は選択ゲート線ＳＬ２１により制御され、選択トランジスタタＳＴ２は選択ゲート線ＳＬ２２により制御され、またメモリトランジスタＭＴ１〜ＭＴ４はそれぞれワード線ＷＬ２１〜ＷＬ２４により制御される。
なお、図１３の構成においては、便宜上、ＮＡＮＤ列１本に４個のメモリトランジスタが直列接続されているが、実際の構成においては、１本のＮＡＮＤ列に直列接続されるメモリトランジスタの個数は〜１６個程度である。
【０１０２】
図１５は図１４のＮＡＮＤ型不揮発性半導体記憶装置のパターンレイアウト図である。
また、図１６（ａ），（ｂ）はデバイス構造断面図であり、図１６（ａ）は図１５におけるＡ−Ａ’線方向からの、図１６（ｂ）はＢ−Ｂ’線方向からの断面図を示している。
【０１０３】
図１５および図１６（ａ），（ｂ）において、１００は半導体基板、１０１はメモリアレイ領域が形成されるＰ型ウェル領域、１０２はメモリトランジスタのソースおよびドレインＮ型拡散層、１０３はＶＳＳ配線およびビットコンタクト部のＮ型拡散層、１０３ａはパストランジスタのチャンネル部に形成されたＮ型拡散層、１０４はトンネル酸化膜、１０５は選択トランジスタ部のゲート酸化膜、１０５ａはＬＯＣＯＳ素子分離酸化膜、１０６はフローティングゲート電極をなす第１層目ポリシリコンゲート電極、１０７はＯＮＯ−３層絶縁膜、１０８はメモリトランジスタおよび選択トランジスタの制御ゲート電極をなす第２層目ポリシリコン配線、１０９は第３層目ポリシリコン配線下の層間絶縁膜、１１０は第３層目ポリシリコン配線下のコンタクトホール、１１１は副ビット線およびプリチャージ線をなす３層目ポリシリコン配線、１１２はアルミニウム配線下の層間絶縁膜、１１３はアルミニウム配線下のコンタクトホール、および１１４は主ビット線をなすアルミニウム配線をそれぞれ示している。
【０１０４】
次に、図１３および図１４のＮＡＮＤ型不揮発性半導体記憶装置におけるデータプログラム動作について図１７に関連付けて説明する。
図１７は、ワード線ＷＬ１２を選択してページプログラムを行い、かつ副ビット線ＳＢＬ１ａおよびＳＢＬ２ａを選択して副ビット線ＳＢＬ１ｂおよびＳＢＬ２ｂを選択しない場合に、ＮＡＮＤ列ＮＡＮＤ１１ａ内のＭＴ２がプログラムを禁止すべきメモリトランジスタであり、ＮＡＮＤ列ＮＡＮＤ２１ａ内のＭＴ２がプログラムすべきメモリトランジスタである場合の動作を説明するための図である。
この場合、ワード線ＷＬ１２に接続されたメモリトランジスタにおいて、ＮＡＮＤ列ＮＡＮＤ２１ａ内のメモリトランジスタＭＴ２のみデータプログラムを行い、その他のＮＡＮＤ列ＮＡＮＤ１１ａ、ＮＡＮＤ１１ｂおよびＮＡＮＤ２１ｂ内のメモリトランジスタＭＴ２はすべてデータプログラムを禁止する必要がある。
【０１０５】
まず、接続制御線ＴＬ１ａおよびＴＬ１ｂに接地電圧ＧＮＤ（０Ｖ）が印加され副ビット線ＳＢＬ１ａ、ＳＢＬ１ｂ、ＳＢＬ２ａおよびＳＢＬ２ｂがすべて対応する主ビット線ＭＢＬ１およびＭＢＬ２から切り離された状態で、接続制御線ＴＬ２ａおよびＴＬ２ｂにパス電圧Ｖｐａｓｓ（９Ｖ）が印加される。これにより、副ビット線ＳＢＬ１ａ、ＳＢＬ１ｂ、ＳＢＬ２ａおよびＳＢＬ２ｂがプリチャージ線ＰＣＬからすべてプログラム禁止のプリチャージ電圧（９Ｖ）に充電される。
同時に、選択ゲート線ＳＬ１２に接地電圧ＧＮＤ（０Ｖ）が印加され、選択ゲート線ＳＬ１１およびワード線ＷＬ１１〜ＷＬ１４にパス電圧Ｖｐａｓｓ（９Ｖ）が印加される。これにより、ＮＡＮＤ列ＮＡＮＤ１１ａ、ＮＡＮＤ１１ｂ、ＮＡＮＤ２１ａおよびＮＡＮＤ２１ｂのチャンネル部がすべて副ビット線を介してプログラム禁止電圧（９Ｖ）まで充電される。
このとき、非選択ブロックのＮＡＮＤ列ＮＡＮＤ１２ａ、ＮＡＮＤ１２ｂ、ＮＡＮＤ２２ａおよびＮＡＮＤ２２ｂにおいては、選択ゲート線ＳＬ２１，ＳＬ２２およびワード線ＷＬ２１〜ＷＬ２４に接地電圧ＧＮＤ（０Ｖ）が印加されているので、当該ＮＡＮＤ列は副ビット線と切り離され、メモリトランジスタには電圧が印加されていない状態である。
【０１０６】
次に、接続制御線ＴＬ２ａおよびＴＬ２ｂが接地電圧ＧＮＤ（０Ｖ）に立ち下げられて副ビット線ＳＢＬ１ａ、ＳＢＬ１ｂ、ＳＢＬ２ａおよびＳＢＬ２ｂがすべてプリチャージ線ＰＣＬから切り離された状態で、接続制御線ＴＬ１ａが電源電圧ＶＣＣ（３．３Ｖ）に立ち上げられて副ビット線ＳＢＬ１ａおよびＳＢＬ２ａが主ビット線ＭＢＬ１およびＭＢＬ２に接続される。
ここで、プログラムを禁止すべきメモリトランジスタ（ＮＡＮＤ１１ａ内のＭＴ２）が接続された主ビット線ＭＢＬ１は電源電圧ＶCCＶＣＣ（３．３Ｖ）に、プログラムすべきメモリトランジスタ（ＮＡＮＤ２１ａ内のＭＴ２）が接続された主ビット線ＭＢＬ２は接地電圧ＧＮＤ（０Ｖ）に、それぞれ対応するデータラッチ回路を介して設定されている。
その結果、ＮＡＮＤ列ＮＡＮＤ１１ａ、ＮＡＮＤ１１ｂおよびＮＡＮＤ２１ｂのチャンネル部および対応する副ビット線はフローティング状態のままプログラム禁止電位に保持されるが、ＮＡＮＤ列ＮＡＮＤ２１ａのチャンネル部および副ビット線ＳＢＬ２ａのプログラム禁止電位は主ビット線ＭＢＬ２に放電される。
同時に、選択ワード線ＷＬ１２の印加電圧がプログラム電圧Ｖｐｇｍ（１８Ｖ）に立ち上げられる。
その結果、ＮＡＮＤ列ＮＡＮＤ１１ａ、ＮＡＮＤ１１ｂおよびＮＡＮＤ２１ｂ内のメモリトランジスタＭＴ２はプログラム禁止電圧により消去状態に保持され、ＮＡＮＤ列ＮＡＮＤ２１ａ内のメモリトランジスタＭＴ２はプログラム電圧Ｖｐｇｍによりデータプログラムがなされ、しきい値電圧は正方向にシフトして、たとえば消去状態の−３Ｖから２Ｖ程度になる。
【０１０７】
上述した図１７の実施例は、従来の主ビット線を介して非選択ＮＡＮＤ列チャンネル部の電位をプログラム禁止電位まで充電する方式に比較して、充電容量を大幅に減少させることができることから低電圧動作に適するだけでなく、さらに主ビット線のカラム方向のピッチを緩和できるため、アルミニウム配線と拡散層とのビットコンタタクトおよびデータラッチ回路のレイアウトが容易となる。
また、ワード線印加電圧の容量カップリングによりＮＡＮＤ列チャンネル部の電位を上昇させる従来のセルフブースト動作と比較して、プログラム禁止電位を充分高い電圧値（〜９Ｖ）に設定することが可能である。
したがって、非選択メモリトランジスタに対するディスターブ耐性を向上させることができる。
【０１０８】
図１８は、上述した図１７に関連付けて説明した動作のタイミングチャートを示す図である。
以下、図１７のデータプログラム動作を、図１８のタイミングチャートを参照しながさらに詳細に説明する。
【０１０９】
まず図１８において、（ａ）に示すφＰ／Ｒはプログラム／ベリファイ制御信号であり、図中時刻ｔ１〜ｔ４の間は第１回目のプログラム／ベリファイ動作が行われ、また時刻ｔ４〜ｔ７の間は第２回目のプログラム／ベリファイ動作が行われる。
【０１１０】
まず時刻ｔ１で第１回目のプログラム動作が開始されて、図１８（ｂ）および（ｅ）に示すように、接続制御線ＴＬ１ａおよびＴＬ１ｂおよび選択ゲート線ＳＬ１２に接地電圧ＧＮＤ（０Ｖ）が印加され、図１８（ｃ），（ｄ）および（ｆ）に示すように、接続制御線ＴＬ２ａおよびＴＬ２ｂおよび選択ゲート線ＳＬ１１およびすべてのワード線ＷＬにパス電圧Ｖｐａｓｓ（９Ｖ）が印加される。
その結果、図１８（ｈ）に示すように、ＮＡＮＤ列ＮＡＮＤ１１ａのチャンネル部電位ＶＣＨ１１ａおよびＮＡＮＤ１１ｂのチャンネル部電位ＶＣＨ１１ｂおよびＮＡＮＤ２１ａのチャンネル部電位ＶＣＨ２１ａおよびＮＡＮＤ２１ｂのチャンネル部電位ＶＣＨ２１ｂは、すべて対応する副ビット線およびプリチャージ線を介してプログラム禁止電圧（９Ｖ）まで充電される。
【０１１１】
次に、図１８（ｂ），（ｃ）に示すように、時刻ｔ２で、接続制御線ＴＬ２ａおよびＴＬ２ｂが接地電圧ＧＮＤ（０Ｖ）に立ち下げられ、接続制御線ＴＬ１ａが電源電圧ＶＣＣ（３．３Ｖ）に立ち上げられる。
その結果、プログラムを禁止すべきメモリトランジスタが在するチャンネル部電位ＶＣＨ１１ａ、ＶＣＨ１１ｂおよびＶＣＨ２１ｂはフローティング状態のままプログラム禁止電位を保持するが、プログラムすべきメモリトランジスタが在するＶＣＨ２１ａのプログラム禁止電位は主ビット線に放電されてＧＮＤ（０Ｖ）になる。
一方、図１８（ｆ）に示すように、選択ワード線にはプログラム電圧Ｖｐｇｍ（１８Ｖ）が印加され、時刻ｔ２〜ｔ３の間において、当該ワード線に接続されたメモリトランジスタ一括にページプログラムが行われる。
【０１１２】
次に時刻ｔ３〜ｔ４の間は、第１回目のベリファイ動作期間であり、図１８（ｄ），（ｆ）に示すように、接続制御線ＴＬ１ｂ、ＴＬ２ｂ並びに選択ワード線ＷＬに接地電圧ＧＮＤが印加され、図１８（ｂ），（ｇ）および（ｅ）に示すように、接続制御線ＴＬ１ａおよびすべての非選択ワード線および選択ゲート線ＳＬ１１およびＳＬ１２に電源電圧ＶＣＣが印加されてパス状態として、選択する一方の副ビット線側のみ通常のＮＡＮＤ型フラッシュメモリと同様のベリファイ動作が行われる。
また、時刻ｔ４〜ｔ７の間は第２回目のプログラム／ベリファイ動作であり、第１回目のプログラム／ベリファイ動作のまったくの繰り返しである。
【０１１３】
図１９は、図１３〜図１８の本第３実施例のＮＡＮＤ型不揮発性半導体記憶装置において、すでに説明したプログラム動作、および消去動作、読み出し動作についての、各バイアス設定を示す図である。
なお図中、プログラム動作は便宜上プリチャージ時（図１８において時刻ｔ１〜ｔ２）と実プログラム時（図１８において時刻ｔ２〜ｔ３）に分けて示されている。
【０１１４】
図１９において、プログラム動作はすでに説明したとおりであり、再度の説明を省略する。
消去動作については、従来のＮＡＮＤ型フラッシュメモリと基本的に同様であり、選択ＮＡＮＤ列ブロックの全ワード線に０Ｖ、非選択ＮＡＮＤ列ブロックの全ワード線およびメモリアレイの基板ＰＷＥＬＬに高電圧（Ｖｅｒａｓｅ＝２２Ｖ）が印加される。
その結果、選択ＮＡＮＤ列ブロックのメモリトランジスタのみ、フローティングゲートから基板に電子が引き抜かれて、メモリトランジスタのしきい値電圧は負方向にシフトして、たとえば−３Ｖ程度になる。
読み出し動作についても、従来のＮＡＮＤ型フラッシュメモリと基本的に同様であり、選択ＮＡＮＤ列ブロックにおいては、選択ワード線に接地電圧ＧＮＤが印加され、すべての非選択ワード線および選択ゲート線ＳＬおよび選択接続制御線ＴＬ１ａに電源電圧ＶＣＣが印加されてパス状態として、通常のＮＡＮＤ型フラッシュメモリと同様の読み出し動作が行われる。
【０１１５】
以上説明したように、本第３実施例のＮＡＮＤ型不揮発性半導体記憶装置によれば、主ビット線が対となって列方向に配線された第１副ビット線群および第２副ビット線群に階層化されたメモリアレイ構成をなし、非選択側の副ビット線から充電したＮＡＮＤ列チャンネル部のプログラム禁止電位を保持したまま、選択側の副ビット線から充電したＮＡＮＤ列に対して選択的にページプログラムを行う。
したがって、従来の主ビット線を介して非選択ＮＡＮＤ列チャンネル部の電位をプログラム禁止電位まで充電する方式に比較して、充電容量を大幅に減少させることができることから低電圧動作に適するだけでなく、さらに主ビット線のカラム方向のピッチを緩和できるため、アルミニウム配線と拡散層とのビットコンタクトおよびデータラッチ回路のレイアウトも容易となる。
また、ワード線印加電圧の容量カップリングによりＮＡＮＤ列チャンネル部の電位を上昇させるセルフブースト動作と比較して、プログラム禁止電位を充分高い電圧値に設定することが可能である。
そのために、データプログラム時のディスターブ耐性を向上させることができる。
【０１１６】
第４実施例
図２０は本発明に係る第４実施例のＮＡＮＤ型不揮発性半導体記憶装置の構成例を示す図である。
【０１１７】
図２０のＮＡＮＤ型不揮発性半導体記憶装置は、メモリアレイ１０Ｃ、ローデコーダ２０、データラッチ回路群３０、およびカラム選択部４０により構成されている。
図２０のＮＡＮＤ型不揮発性半導体記憶装置は、便宜上、２本の主ビット線、各主ビット線毎に階層化された一対の副ビット線群、各副ビット線群を構成する２本の副ビット線、各副ビット線毎に接続された２本のＮＡＮＤ列からなるメモリアレイを示す図であるが、実際のメモリアレイにおいては、例えば６４Ｍビットのメモリの場合、主ビット線は２５６バイト（約２ｋ本）、各副ビット線群を構成する副ビット線は１６本、各副ビット線毎に接続されたＮＡＮＤ列は６４本、各ＮＡＮＤ列に直列接続されるメモリトランジスタの個数は１６個程度である。
【０１１８】
メモリアレイ１０Ｃにおいて、ＭＢＬ１、ＭＢＬ２は主ビット線を示し、主ビット線ＭＢＬ１は副ビット線ＳＢＬ１ａ、ＳＢＬ１ａ’、および対となるＳＢＬ１ｂ、ＳＢＬ１ｂ’に階層化され、主ビット線ＭＢＬ２は副ビット線ＳＢＬ２ａ、ＳＢＬ２ａ’、および対となるＳＢＬ２ｂ、ＳＢＬ２ｂ’に階層化されている。
副ビット線ＳＢＬ１ａは接続トランジスタＴＧ１ａを介して主ビット線ＭＢＬ１に接続される。
副ビット線ＳＢＬ１ａ’は接続トランジスタＴＧ１ａ’を介して主ビット線ＭＢＬ１に接続される。
副ビット線ＳＢＬ１ｂは接続トランジスタＴＧ１ｂを介して主ビット線ＭＢＬ１に接続される。
副ビット線ＳＢＬ１ｂ’は接続トランジスタＴＧ１ｂ’を介して主ビット線ＭＢＬ１に接続される。
副ビット線ＳＢＬ２ａは接続トランジスタＴＧ２ａを介して主ビット線ＭＢＬ２に接続される。
副ビット線ＳＢＬ２ａ’は接続トランジスタＴＧ２ａ’を介して主ビット線ＭＢＬ２に接続される。
副ビット線ＳＢＬ２ｂは接続トランジスタＴＧ２ｂを介して主ビット線ＭＢＬ２に接続される。
副ビット線ＳＢＬ２ｂ’は接続トランジスタＴＧ２ｂ’を介して主ビット線ＭＢＬ２に接続される。
【０１１９】
接続トランジスタＴＧ１ａ、ＴＧ２ａは接続制御線ＴＬ１ａにより制御され、接続トランジスタＴＧ１ｂ、ＴＧ２ｂは接続制御線ＴＬ１ｂにより制御され、接続トランジスタＴＧ１ａ’、ＴＧ２ａ’は接続制御線ＴＬ１ａ’により制御され、接続トランジスタＴＧ１ｂ’、ＴＧ２ｂ’は接続制御線ＴＬ１ｂ’により制御される。
副ビット線ＳＢＬ１ａはＮＡＮＤ列ＮＡＮＤ１１ａおよびＮＡＮＤ１２ａに接続され、副ビット線ＳＢＬ１ｂはＮＡＮＤ列ＮＡＮＤ１１ｂおよびＮＡＮＤ１２ｂに接続され、副ビット線ＳＢＬ２ａはＮＡＮＤ列ＮＡＮＤ２１ａおよびＮＡＮＤ２２ａに接続され、副ビット線ＳＢＬ２ｂはＮＡＮＤ列ＮＡＮＤ２１ｂおよびＮＡＮＤ２２ｂに接続され、副ビット線ＳＢＬ１ａ’はＮＡＮＤ列ＮＡＮＤ１１ａ’およびＮＡＮＤ１２ａ’に接続され、副ビット線ＳＢＬ１ｂ’はＮＡＮＤ列ＮＡＮＤ１１ｂ’およびＮＡＮＤ１２ｂ’に接続され、副ビット線ＳＢＬ２ａ’はＮＡＮＤ列ＮＡＮＤ２１ａ’およびＮＡＮＤ２２ａ’に接続され、副ビット線ＳＢＬ２ｂ’はＮＡＮＤ列ＮＡＮＤ２１ｂ’およびＮＡＮＤ２２ｂ’に接続される。
各ＮＡＮＤ列は選択トランジスタおよびメモリトランジスタが直列接続されてなり、それぞれ選択ゲート線ＳＬ（ＳＬ’）およびワード線ＷＬ（ＷＬ’）に制御される。
主ビット線ＭＢＬ１はデータラッチ回路ＳＡ１に接続、主ビット線ＭＢＬ２はデータラッチ回路ＳＡ２に接続されている。
【０１２０】
図２１は、図２０のＮＡＮＤ型不揮発性半導体記憶装置において、メモリアレイ１０Ｃの具体的構成を示す図であるが、便宜上、２本の主ビット線と、各主ビット線毎に１対の副ビット線のみが図示されている。
【０１２１】
図２１において、主ビット線ＭＢＬ１は対となる副ビット線ＳＢＬ１ａおよびＳＢＬ１ｂに階層化され、主ビット線ＭＢＬ２は対となる副ビット線ＳＢＬ２ａおよびＳＢＬ２ｂに階層化されている。
副ビット線ＳＢＬ１ａは接続トランジスタＴＧ１ａおよびパストランジスタＰａｓｓ−ＴＲを介して主ビット線ＭＢＬ１に接続される。
副ビット線ＳＢＬ１ｂは接続トランジスタＴＧ１ｂおよびパストランジスタＰａｓｓ−ＴＲを介して主ビット線ＭＢＬ１に接続される。
副ビット線ＳＢＬ２ａは接続トランジスタＴＧ２ａおよびパストランジスタＰａｓｓ−ＴＲを介して主ビット線ＭＢＬ２に接続される。
副ビット線ＳＢＬ２ｂは接続トランジスタＴＧ２ｂおよびパストランジスタＰａｓｓ−ＴＲを介して主ビット線ＭＢＬ２に接続される。
【０１２２】
接続トランジスタＴＧ１ａ、ＴＧ２ａは接続制御線ＴＬ１ａにより制御され、接続トランジスタＴＧ１ｂ、ＴＧ２ｂは接続制御線ＴＬ１ｂにより制御される。
各接続トランジスタに直列接続されるパストランジスタＰａｓｓ−ＴＲは、チャンネル部にリン等のＮ型不純物層が形成されており、接続制御線に印加する電圧に係らず常にオン状態となる。
したがって、図２１のメモリアレイにおいては、接続制御線ＴＬ１ａがハイレベルであり、接続制御線ＴＬ１ｂがローレベルである場合には、副ビット線ＳＢＬ１ａが主ビット線ＭＢＬ１に接続され、副ビット線ＳＢＬ２ａが主ビット線ＭＢＬ２に接続される。
また、接続制御線ＴＬ１ｂがハイレベルであり、接続制御線ＴＬ１ａがローレベルである場合には、副ビット線ＳＢＬ１ｂが主ビット線ＭＢＬ１に接続され、副ビット線ＳＢＬ２ｂが主ビット線ＭＢＬ２に接続される。
副ビット線ＳＢＬ１ａはＮＡＮＤ列ＮＡＮＤ１１ａおよびＮＡＮＤ１２ａに接続され、副ビット線ＳＢＬ１ｂはＮＡＮＤ列ＮＡＮＤ１１ｂおよびＮＡＮＤ１２ｂに接続され、副ビット線ＳＢＬ２ａはＮＡＮＤ列ＮＡＮＤ２１ａおよびＮＡＮＤ２２ａに接続され、副ビット線ＳＢＬ２ｂはＮＡＮＤ列ＮＡＮＤ２１ｂおよびＮＡＮＤ２２ｂに接続される。
【０１２３】
各ＮＡＮＤ列はそれぞれ２個の選択トランジスタＳＴ１，ＳＴ２、およびび４個のメモリトランジスタＭＴ１〜ＭＴ４が直列接続されて構成される。
ＮＡＮＤ列ＮＡＮＤ１１ａ、ＮＡＮＤ１１ｂ、ＮＡＮＤ２１ａおよびＮＡＮＤ２１ｂにおいて、選択トランジスタタＳＴ１は選択ゲート線ＳＬ１１により制御され、選択トランジスタタＳＴ２は選択ゲート線ＳＬ１２により制御され、またメモリトランジスタＭＴ１〜ＭＴ４はそれぞれワード線ＷＬ１１〜ＷＬ１４により制御される。
ＮＡＮＤ列ＮＡＮＤ１２ａ、ＮＡＮＤ１２ｂ、ＮＡＮＤ２２ａおよびＮＡＮＤ２２ｂにおいて、選択トランジスタタＳＴ１は選択ゲート線ＳＬ２１により制御され、選択トランジスタタＳＴ２は選択ゲート線ＳＬ２２により制御され、またメモリトランジスタＭＴ１〜ＭＴ４はそれぞれワード線ＷＬ２１〜ＷＬ２４により制御される。
なお、図２１の構成においては、便宜上、ＮＡＮＤ列１本に４個のメモリトランジスタが直列接続されているが、実際の構成においては、１本のＮＡＮＤ列に直列接続されるメモリトランジスタの個数は〜１６個程度である。
【０１２４】
図２２は図２１のＮＡＮＤ型不揮発性半導体記憶装置のパターンレイアウト図である。
また、図２３（ａ）〜（ｂ）はデバイス構造断面図であり、図２３（ａ）はＡ−Ａ’方向からの、図２３（ｂ）はＢ−Ｂ’方向からの断面図を示している。
【０１２５】
図２２および図２３（ａ），（ｂ）において、１００は半導体基板、１０１はメモリアレイ領域が形成されるＰ型ウェル領域、１０２はメモリトランジスタのソースおよびドレインＮ型拡散層、１０３はＶＳＳ配線およびビットコンタクト部のＮ型拡散層、１０３ａはパストランジスタのチャンネル部に形成されたＮ型拡散層、１０４はトンネル酸化膜、１０５は選択トランジスタ部のゲート酸化膜、１０５ａはＬＯＣＯＳ素子分離酸化膜、１０６はフローティングゲート電極をなす第１層目ポリシリコンゲート電極、１０７はＯＮＯ−３層絶縁膜、１０８はメモリトランジスタおよび選択トランジスタの制御ゲート電極をなす第２層目ポリシリコン配線、１０９は第３層目ポリシリコン配線下の層間絶縁膜、１１０は第３層目ポリシリコン配線下のコンタクトホール、１１１は副ビット線をなす３層目ポリシリコン配線、１１２はアルミニウム配線下の層間絶縁膜、１１３はアルミニウム配線下のコンタクトホール、１１４は主ビット線をなすアルミニウム配線をそれぞれ示している。
【０１２６】
図２２のパターンレイアウト図において、副ビット線をなす第３層目ポリシリコン配線（１１１）および当該副ビット線とのビットコンタクト（１１０）のカラム方向のピッチは、従来のビット線ピッチに比して緩和されていない。
しかし、ポリシリコン配線およびコンタクトのプロセス上の微細加工は、アルミニウム配線およびコンタクトのプロセス上の微細加工よりも容易であるため、従来のビット線構成よりもセルサイズのシュリンクに有利である。
【０１２７】
以上説明したように、本第４実施例のＮＡＮＤ型不揮発性半導体記憶装置によれば、主ビット線が複数の列方向に複数群の副ビット線群に階層化されたメモリアレイ構成をなしている。
したがって、主ビット線のカラム方向のピッチを緩和できるため、アルミニウム配線と拡散層とのビットコンタクトおよびデータラッチ回路のレイアウトが容易となる。
【０１２８】
第５実施例
図２４は本発明に係る第５実施例のＮＡＮＤ型不揮発性半導体記憶装置の構成例を示す図である。
図２４の第５実施例の構成例が図２０の第４実施例の構成例と異なる点は、対となって列方向に配線された副ビット線対が、それぞれ反対側の端部で接続トランジスタを介して主ビット線に接続されるメモリアレイ構成をなしている点である。
したがって、第４実施例において必要であったパストランジスタＰａｓｓ−ＴＲが不要となり、プロセス工程（１０３ａのＮ型拡散層）が削減でき、好適である。
【０１２９】
図２４のＮＡＮＤ型不揮発性半導体記憶装置は、メモリアレイ１０Ｄ、ローデコーダ２０、データラッチ回路群３０、およびカラム選択部４０により構成されている。
図２４のＮＡＮＤ型不揮発性半導体記憶装置は、便宜上、２本の主ビット線、各主ビット線毎に階層化された一対の副ビット線群、各副ビット線群を構成する２本の副ビット線、各副ビット線毎に接続された２本のＮＡＮＤ列からなるメモリアレイを示す図であるが、実際のメモリアレイにおいては、例えば６４Ｍビットのメモリの場合、主ビット線は２５６バイト（約２ｋ本）、各副ビット線群を構成する副ビット線は１６本、各副ビット線毎に接続されたＮＡＮＤ列は６４本、各ＮＡＮＤ列に直列接続されるメモリトランジスタの個数は１６個程度である。
【０１３０】
メモリアレイ１０Ｄにおいて、ＭＢＬ１、ＭＢＬ２は主ビット線を示し、主ビット線ＭＢＬ１は副ビット線ＳＢＬ１ａ、ＳＢＬ１ａ’、および対となるＳＢＬ１ｂ、ＳＢＬ１ｂ’に階層化され、主ビット線ＭＢＬ２は副ビット線ＳＢＬ２ａ、ＳＢＬ２ａ’、および対となるＳＢＬ２ｂ、ＳＢＬ２ｂ’に階層化されている。
副ビット線ＳＢＬ１ａは接続トランジスタＴＧ１ａを介して主ビット線ＭＢＬ１に接続される。
副ビット線ＳＢＬ１ａ’は接続トランジスタＴＧ１ａ’を介して主ビット線ＭＢＬ１に接続される。
副ビット線ＳＢＬ１ｂは接続トランジスタＴＧ１ｂを介して主ビット線ＭＢＬ１に接続される。
副ビット線ＳＢＬ１ｂ’は接続トランジスタＴＧ１ｂ’を介して主ビット線ＭＢＬ１に接続される。
副ビット線ＳＢＬ２ａは接続トランジスタＴＧ２ａを介して主ビット線ＭＢＬ２に接続される。
副ビット線ＳＢＬ２ａ’は接続トランジスタＴＧ２ａ’を介して主ビット線ＭＢＬ２に接続される。
副ビット線ＳＢＬ２ｂは接続トランジスタＴＧ２ｂを介して主ビット線ＭＢＬ２に接続される。
副ビット線ＳＢＬ２ｂ’は接続トランジスタＴＧ２ｂ’を介して主ビット線ＭＢＬ２に接続される。
【０１３１】
接続トランジスタＴＧ１ａ、ＴＧ２ａは接続制御線ＴＬ１ａにより制御され、接続トランジスタＴＧ１ｂ、ＴＧ２ｂは接続制御線ＴＬ１ｂにより制御され、接続トランジスタＴＧ１ａ’、ＴＧ２ａ’は接続制御線ＴＬ１ａ’により制御され、接続トランジスタＴＧ１ｂ’、ＴＧ２ｂ’は接続制御線ＴＬ１ｂ’により制御される。
副ビット線ＳＢＬ１ａはＮＡＮＤ列ＮＡＮＤ１１ａおよびＮＡＮＤ１２ａに接続され、副ビット線ＳＢＬ１ｂはＮＡＮＤ列ＮＡＮＤ１１ｂおよびＮＡＮＤ１２ｂに接続され、副ビット線ＳＢＬ２ａはＮＡＮＤ列ＮＡＮＤ２１ａおよびＮＡＮＤ２２ａに接続され、副ビット線ＳＢＬ２ｂはＮＡＮＤ列ＮＡＮＤ２１ｂおよびＮＡＮＤ２２ｂに接続され、副ビット線ＳＢＬ１ａ’はＮＡＮＤ列ＮＡＮＤ１１ａ’およびＮＡＮＤ１２ａ’に接続され、副ビット線ＳＢＬ１ｂ’はＮＡＮＤ列ＮＡＮＤ１１ｂ’およびＮＡＮＤ１２ｂ’に接続され、副ビット線ＳＢＬ２ａ’はＮＡＮＤ列ＮＡＮＤ２１ａ’およびＮＡＮＤ２２ａ’に接続され、副ビット線ＳＢＬ２ｂ’はＮＡＮＤ列ＮＡＮＤ２１ｂ’およびＮＡＮＤ２２ｂ’に接続される。
各ＮＡＮＤ列は選択トランジスタおよびメモリトランジスタが直列接続されてなり、それぞれ選択ゲート線ＳＬ（ＳＬ’）およびワード線ＷＬ（ＷＬ’）に制御される。
主ビット線ＭＢＬ１はデータラッチ回路ＳＡ１に接続され、主ビット線ＭＢＬ２はデータラッチ回路ＳＡ２に接続されている。
【０１３２】
図２５は、図２４のＮＡＮＤ型不揮発性半導体記憶装置において、メモリアレイ１０Ｄの具体的構成を示す図であるが、便宜上、２本の主ビット線と、各主ビット線毎に１対の副ビット線のみが図示されている。
【０１３３】
図２５において、主ビット線ＭＢＬ１は対となる副ビット線ＳＢＬ１ａおよびＳＢＬ１ｂに階層化され、主ビット線ＭＢＬ２は対となる副ビット線ＳＢＬ２ａおよびＳＢＬ２ｂに階層化されている。
副ビット線ＳＢＬ１ａは接続トランジスタＴＧ１ａを介して主ビット線ＭＢＬ１に接続される。
副ビット線ＳＢＬ１ｂは接続トランジスタＴＧ１ｂを介して主ビット線ＭＢＬ１に接続される。
副ビット線ＳＢＬ２ａは接続トランジスタＴＧ２ａを介して主ビット線ＭＢＬ２に接続される。
副ビット線ＳＢＬ２ｂは接続トランジスタＴＧ２ｂを介して主ビット線ＭＢＬ２に接続されれる。
【０１３４】
接続トランジスタＴＧ１ａ、ＴＧ２ａは接続制御線ＴＬ１ａにより制御され、接続トランジスタＴＧ１ｂ、ＴＧ２ｂは接続制御線ＴＬ１ｂにより制御される。
図２５のメモリアレイにおいては、接続制御線ＴＬ１ａがハイレベルであり、接続制御線ＴＬ１ｂがローレベルである場合には、副ビット線ＳＢＬ１ａが主ビット線ＭＢＬ１に接続され、副ビット線ＳＢＬ２ａが主ビット線ＭＢＬ２に接続される。
また、接続制御線ＴＬ１ｂがハイレベルであり、接続制御線ＴＬ１ａがローレベルである場合には、副ビット線ＳＢＬ１ｂが主ビット線ＭＢＬ１に接続され、副ビット線ＳＢＬ２ｂが主ビット線ＭＢＬ２に接続される。
副ビット線ＳＢＬ１ａはＮＡＮＤ列ＮＡＮＤ１１ａおよびＮＡＮＤ１２ａに接続され、副ビット線ＳＢＬ１ｂはＮＡＮＤ列ＮＡＮＤ１１ｂおよびＮＡＮＤ１２ｂに接続され、副ビット線ＳＢＬ２ａはＮＡＮＤ列ＮＡＮＤ２１ａおよびＮＡＮＤ２２ａに接続され、副ビット線ＳＢＬ２ｂはＮＡＮＤ列ＮＡＮＤ２１ｂおよびＮＡＮＤ２２ｂに接続される。
【０１３５】
各ＮＡＮＤ列はそれぞれ２個の選択トランジスタＳＴ１，ＳＴ２、およびび４個のメモリトランジスタＭＴ１〜ＭＴ４が直列接続されて構成されている。
ＮＡＮＤ列ＮＡＮＤ１１ａ、ＮＡＮＤ１１ｂ、ＮＡＮＤ２１ａおよびＮＡＮＤ２１ｂにおいて、選択トランジスタタＳＴ１は選択ゲート線ＳＬ１１により制御され、選択トランジスタタＳＴ２は選択ゲート線ＳＬ１２により制御され、またメモリトランジスタＭＴ１〜ＭＴ４はそれぞれワード線ＷＬ１１〜ＷＬ１４により制御される。
ＮＡＮＤ列ＮＡＮＤ１２ａおよびＮＡＮＤ１２ｂおよびＮＡＮＤ２２ａおよびＮＡＮＤ２２ｂにおいて、選択トランジスタタＳＴ１は選択ゲート線ＳＬ２１により制御され、選択トランジスタタＳＴ２は選択ゲート線ＳＬ２２により制御され、またメモリトランジスタＭＴ１〜ＭＴ４はそれぞれワード線ＷＬ２１〜ＷＬ２４により制御される。
なお、図２５の構成においては、便宜上、ＮＡＮＤ列１本に４個のメモリトランジスタが直列接続されているが、実際の構成においては、１本のＮＡＮＤ列に直列接続されるメモリトランジスタの個数は〜１６個程度である。
【０１３６】
図２６は図２５のＮＡＮＤ型不揮発性半導体記憶装置のパターンレイアウト図である。
また、図２７（ａ），（ｂ）はデバイス構造断面図であり、図２７（ａ）はＡ−Ａ’方向からの、図２７（ｂ）はＢ−Ｂ’方向からの断面図を示している。
【０１３７】
図２６および図２７（ａ），（ｂ）において、１００は半導体基板、１０１はメモリアレイ領域が形成されるＰ型ウェル領域、１０２はメモリトランジスタのソースおよびドレインＮ型拡散層、１０３はＶＳＳ配線およびビットコンタクト部のＮ型拡散層、１０４はトンネル酸化膜、１０５は選択トランジスタ部のゲート酸化膜、１０５ａはＬＯＣＯＳ素子分離酸化膜、１０６はフローティングゲート電極をなす第１層目ポリシリコンゲート電極、１０７はＯＮＯ−３層絶縁膜、１０８はメモリトランジスタおよび選択トランジスタの制御ゲート電極をなす第２層目ポリシリコン配線、１０９は第３層目ポリシリコン配線下の層間絶縁膜、１１０は第３層目ポリシリコン配線下のコンタクトホール、１１１は副ビット線をなす３層目ポリシリコン配 線、１１２はアルミニウム配線下の層間絶縁膜、１１３はアルミニウム配線下のコンタクトホール、１１４は主ビット線をなすアルミニウム配線をそれぞれ示している。
【０１３８】
図２６のパターンレイアウト図において、副ビット線をなす第３層目ポリシリコン配線（１１１）および当該副ビット線とのビットコンタクト（１１０）のカラム方向のピッチは、従来のビット線ピッチに比して緩和されていない。
しかし、ポリシリコン配線およびコンタクトのプロセス上の微細加工は、アルミニウム配線およびコンタクトのプロセス上の微細加工よりも容易であるため、従来のビット線構成よりもセルサイズのシュリンクに有利である。
【０１３９】
以上説明したように、本第４実施例のＮＡＮＤ型不揮発性半導体記憶装置によれば、主ビット線が複数の列方向に複数群の副ビット線群に階層化されたメモリアレイ構成をなしている。
したがって、主ビット線のカラム方向のピッチを緩和できるため、アルミニウム配線と拡散層とのビットコンタクトおよびデータラッチ回路のレイアウトが容易となる。
またすでに説明した第４実施例と比較して、プロセス工程が削減でき、好適である。
【０１４０】
【発明の効果】
以上説明したように、本発明によれば、低電圧での単一電源動作に適し、ビット線毎のデータラッチ回路のレイアウトが容易で、しかもディスターブ耐性の良好なデータプログラム動作を行うＮＡＮＤ型不揮発性半導体記憶装置を実現することができる。
さらに、本発明によれば、実質的にメモリセルサイズを大きくすることなく、ビット線レイアウトのカラム方向のピッチを緩和できるＮＡＮＤ型不揮発性半導体記憶装置を実現することができる。
【図面の簡単な説明】
【図１】本発明に係る第１実施例のＮＡＮＤ型不揮発性半導体記憶装置の構成例を示す図である。
【図２】図１におけるメモリアレイの具体的構成を示す図である。
【図３】図２のパターンレイアウト図である。
【図４】図３のパターンレイアウト図におけるデバイス構造断面図である。
【図５】第１実施例のＮＡＮＤ型不揮発性半導体記憶装置におけるデータプログラム動作を説明するための図である。
【図６】図５の動作を説明するためのタイミングチャートを示す図である。
【図７】第１実施例のＮＡＮＤ型不揮発性半導体記憶装置において、プログラム動作、消去動作、読み出し動作についての各バイアス設定を示す図である。
【図８】本発明に係る第２実施例のＮＡＮＤ型不揮発性半導体記憶装置の構成例を示す図である。
【図９】図８におけるメモリアレイの具体的構成を示す図である。
【図１０】図９のパターンレイアウト図である。
【図１１】図１０のパターンレイアウト図におけるデバイス構造断面図である。
【図１２】第２実施例のＮＡＮＤ型不揮発性半導体記憶装置におけるデータプログラム動作を説明するための図である。
【図１３】本発明に係る第３実施例のＮＡＮＤ型不揮発性半導体記憶装置の構成例を示す図である。
【図１４】図１３におけるメモリアレイの具体的構成を示す図である。
【図１５】図１４のパターンレイアウト図である。
【図１６】図１５のパターンレイアウト図におけるデバイス構造断面図である。
【図１７】第３実施形態のＮＡＮＤ型不揮発性半導体記憶装置におけるデータプログラム動作を説明するための図である。
【図１８】図１７の動作を説明するためのタイミングチャートを示す図である。
【図１９】第３実施例のＮＡＮＤ型不揮発性半導体記憶装置において、プログラム動作、消去動作、読み出し動作についての各バイアス設定を示す図である。
【図２０】本発明に係る第４実施例のＮＡＮＤ型不揮発性半導体記憶装置の構成例を示す図である。
【図２１】図２０におけるメモリアレイの具体的構成を示す図である。
【図２２】図２１のパターンレイアウト図である。
【図２３】図２２のパターンレイアウト図におけるデバイス構造断面図である。
【図２４】本発明に係る第５実施例のＮＡＮＤ型不揮発性半導体記憶装置の構成例を示す図である。
【図２５】図２４におけるメモリアレイの具体的構成を示す図である。
【図２６】図２５のパターンレイアウト図である。
【図２７】図２６のパターンレイアウト図におけるデバイス構造断面図である。
【図２８】セルフブーストによるデータプログラムの動作を説明するための図である。
【図２９】図２９（ａ）はセルフブースト動作時における１個のメモリトランジスタを図示したものであり、図２９（ｂ）はその等価回路図である。
【図３０】セルフブースト効率Ｂｒの確保とトランジスタの短チャンネル化が、相反するトレードオフの関係にあることを説明するための図である。
【図３１】カラム方向のピッチを緩和できる従来のＮＡＮＤ型フラッシュメモリのメモリアレイを示す図である。
【図３２】図３１のパターンレイアウト図である。
【図３３】図３２のパターンレイアウト図におけるデバイス構造断面図である。
【符号の説明】
ＳＬ…選択ゲート線、ＷＬ…ワード線、ＢＬ…ビット線、ＭＢＬ…主ビット線、ＳＢＬ…副ビット線、ＴＬ…接続制御線、ＰＣＬ…プリチャージ線、ＳＴ…選択トランジスタ、ＭＴ…メモリトランジスタ、ＴＧ…接続トランジスタ、Ｐａｓｓ−ＴＲ…パストランジスタ、ＮＡＮＤ…ＮＡＮＤ列、ＳＡ…データラッチ回路、Ｖｐｇｍ…プログラム電圧、Ｖｐａｓｓ…パス電圧、Ｖｂｓｔ…ブースト電圧（プログラム禁止電圧）、Ｖｐｃ…プリチャージ電圧（プログラム禁止電圧）、ＶＰＰ…高電圧、ＶＭ…中間電圧、ＶＣＨ…ＮＡＮＤ列チャンネル電位、ＶＦ…フローティングゲート電位、ＶＣ…コントロールゲート電位、φＰ／Ｒ…プログラム／ベリファイ制御信号、Ｃ- ｏｎｏ…コントロールゲート／フローティングゲート間の層間容量、Ｃ- ｔｏｘ…トンネル酸化膜容量、Ｃ- ｃｈ…チャンネル部容量、Ｃ- ｉｎｓ…Ｃ- ｏｎｏとＣ- ｔｏｘの直列接続による合成容量、Ｂｒ…セルフブースト効率、Ｎｄｏｐｅ…ＰＷＥＬＬ濃度、Ｌｍｉｎ…ＴＲの短チャンネル限界、１０，１０ａ，１０Ｂ，１０Ｃ，１０Ｄ…メモリアレイ、２０…ローデコーダ、３０…データラッチ回路、４０…カラム選択部、５０…昇圧回路、１００…半導体基板、１０１…Ｐ型ウェル領域、１０２…Ｎ型拡散層（メモリトランジスタのソースおよびドレイン）、１０３…Ｎ型拡散層（ＶＳＳ配線およびビットコンタクト部）、１０３ａ…Ｎ型拡散層（パストランジスタのチャンネル部）、１０４…トンネル酸化膜、１０５…ゲート酸化膜（選択トランジスタ部）、１０５ａ…ＬＯＣＯＳ素子分離酸化膜、１０６…第１層目ポリシリコンゲート電極、１０７…ＯＮＯ−３層絶縁膜、１０８…第２層目ポリシリコン配線、１０９…層間絶縁膜（第３層目ポリシリコン配線下）、１１０…コンタクトホール（第３層目ポリシリコン配線下）、１１１…第３層目ポリシリコン配線、１１２…層間絶縁膜（アルミニウム配線下）、１１３…コンタクトホール（アルミニウム配線下）、１１４…アルミニウム配線。
【発明の属する技術分野】
本発明は、低電圧での単一電源動作に適したＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置およびそのデータプログラム方法に関するものである。
【０００２】
【従来の技術】
従来、ＥＰＲＯＭ、フラッシュメモリ等の不揮発性半導体記憶装置においては、チャンネルホットエレクトロン注入（以下ＣＨＥ）によりフローティングゲートに電子を注入してデータのプログラムを行うＮＯＲ型の不揮発性半導体記憶装置が主流であった。
しかし、上述したＮＯＲ型不揮発性半導体記憶装置においては、２個のメモリトランジスタで１個のビットコンタクトおよびソース線を共有するため、高集積化が困難であり、大容量化が図れないという問題がある。
【０００３】
以上の観点から、複数個のメモリトランジスタを直列接続してＮＡＮＤ列を構成し、２個のＮＡＮＤ列で１個のビットコンタクトおよびソース線を共有するこにより、高集積化を実現したＮＡＮＤ型フラッシュメモリが提案されている。
【０００４】
一般的なＮＡＮＤ型フラッシュメモリにおいて、消去動作は、選択ＮＡＮＤ列ブロックの全ワード線に０Ｖ、非選択ＮＡＮＤ列ブロックの全ワード線およびメモリアレイの基板に高電圧（たとえば２０Ｖ）を印加する。
その結果、選択ＮＡＮＤ列ブロックのメモリトランジスタのみ、フローティングゲートから基板に電子が引き抜かれて、メモリトランジスタのしきい値電圧は負方向にシフトして、たとえば−３Ｖ程度になる。
【０００５】
一方、データのプログラム動作は、選択するワード線に接続されたメモリトランジスタ一括に、いわゆるページ単位で行われ、選択するワード線に高電圧（たとえば１８Ｖ）を、プログラムすべき（１データ）メモリトランジスタが接続されたビット線に０Ｖ、プログラムを禁止すべき（０データ）メモリトランジスタが接続されたビット線に中間電圧（たとえば９Ｖ）を印加する。
その結果、プログラムすべき選択メモリトランジスタのみ、フローティングゲート中に電子が注入されて、選択メモリトランジスタのしきい値電圧は正方向にシフトして、たとえば２Ｖ程度になる。
【０００６】
かかるＮＡＮＤ型フラッシュメモリにおいては、データのプログラムおよび消去ともＦＮ(Fowler Nordheim) トンネル電流により行うため、動作電流をチップ内昇圧回路から供給することが比較的容易であり、単一電源で動作させ易いという利点がある。
さらには、ページ単位で、つまり選択するワード線に接続されたメモリトランジスタ一括にデータプログラムが行われるため、当然の結果として、プログラム速度の点で優位である。
【０００７】
【発明が解決しようとする課題】
ところで、上述したＮＡＮＤ型フラッシュメモリは、以下の不利益を有する。
すなわち、ＮＡＮＤ型フラッシュメモリのデータプログラム動作は、ページ単位で行われるため、プログラムを禁止すべきメモリトランジスタが接続されたすべてのビット線に対しては中間電圧（たとえば９Ｖ）を印加する必要がある。
ページ単位でのビット線本数は、通常５１２バイト、つまりおよそ４０００本にもなるため、上記中間電圧を発生する昇圧回路の負荷が大きい。
また上記のデータプログラム動作は、プログラムメモリトランジスタのしきい値電圧を制御する必要から、複数回のプログラム／ベリファイ動作を繰り返し行うため、各プログラム毎に、上記プログラム禁止ビット線を中間電圧に充電する必要がある。
【０００８】
このため、プログラム／ベリファイ回数が多くなると、実質的なプログラム時間より、むしろプログラム／ベリファイ動作におけるビット線電圧の切り替えに要する時間が支配的となり、プログラム速度が律速され、高速プログラムが困難となる。
さらには、各ビット線毎に設けられページデータをラッチするためのデータラッチ回路は、中間電圧を扱うため高耐圧仕様とする必要があり、必然的にサイズが大きくなり、したがって各ビット線毎のデータラッチ回路のレイアウトが困難となる。
【０００９】
上述した問題点を解決して、低電圧での単一電源動作に適し、高速プログラムが可能で、しかも各ビット線毎のデータラッチ回路のレイアウトが容易なＮＡＮＤ型フラッシュメモリの新しいプログラム方式が、以下の文献に開示されている。
文献：ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ- ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ，ＶＯＬ．３０，ＮＯ．１１，ＮＯＶＥＭＢＥＲ １９９５ ｐ１１５２〜ｐ１１５３における記述、およびＦｉｇ５〜Ｆｉｇ６。
【００１０】
上述した文献に開示されたデータプログラム動作は、プログラムを禁止すべきメモリトランジスタが接続されたＮＡＮＤ列をフローティング状態として、当該ＮＡＮＤ列のチャンネル部電圧を、主として非選択ワード線に印加されるパス電圧（たとえば１０Ｖ）との容量カップリングにより、自動的に昇圧する。
この自動昇圧動作は、セルフブースト動作と呼ばれる。
【００１１】
図２８は、上述したセルフブースト動作によりＮＡＮＤ型フラッシュメモリのデータプログラムを行う場合の動作を説明するための図である。
【００１２】
図２８のＮＡＮＤ型フラッシュメモリは、便宜上、２本のビット線に接続されたＮＡＮＤ列１本に４個のメモリトランジスタが直列接続された場合のメモリアレイを示す図であるが、実際のメモリアレイにおいては、１本のＮＡＮＤ列に直列接続されるメモリトランジスタの個数は〜１６個程度が一般的である。
図２８において、ＢＬａ、ＢＬｂはビット線を示し、ビット線ＢＬａには２個の選択トランジスタＳＴ１ａ，ＳＴ２ａ、および４個のメモリトランジスタＭＴ１ａ〜ＭＴ４ａが直列接続されたＮＡＮＤ列が接続される。
また、ビット線ＢＬｂには２個の選択トランジスタＳＴ１ｂ，ＳＴ２ｂ、および４個のメモリトランジスタＭＴ１ｂ〜ＭＴ４ｂが直列接続されたＮＡＮＤ列が接続される。
選択トランジスタＳＴ１ａおよびＳＴ１ｂは選択ゲート線ＳＬ１により制御され、選択トランジスタＳＴ２ａおよびＳＴ２ｂは選択ゲート線ＳＬ２により制御される。また、メモリトランジスタＭＴ１ａ〜ＭＴ４ａおよびＭＴ１ｂ〜ＭＴ４ｂはそれぞれワード線ＷＬ１〜ＷＬ４により制御される。
【００１３】
次に、図２８のＮＡＮＤ型フラッシュメモリにおいて、ワード線ＷＬ２を選択してページプログラムをする場合に、ＭＴ２ａがプログラムを禁止すべきメモリトランジスタであり、ＭＴ２ｂがプログラムすべきメモリトランジスタである場合の動作について説明する。
【００１４】
まず、選択ゲート線ＳＬ１に電源電圧ＶＣＣ（３．３Ｖ）、選択ゲート線ＳＬ２に接地電圧ＧＮＤ（０Ｖ）が印加され、プログラムを禁止すべきメモリトランジスタＭＴ２ａが接続されたビット線ＢＬａに電源電圧ＶＣＣ（３．３Ｖ）、プログラムすべきメモリトランジスタＭＴ２ｂが接続されたビット線ＢＬｂに接地電圧ＧＮＤ（０Ｖ）が印加される。
次に、選択ワード線ＷＬ２にプログラム電圧Ｖｐｇｍ（たとえば１８Ｖ）が、非選択ワード線ＷＬ１、ＷＬ３〜ＷＬ４にパス電圧Ｖｐａｓｓ（たとえば１０Ｖ）が印加される。
【００１５】
その結果、プログラムを禁止すべきメモリトランジスタＭＴ２ａが接続されたＮＡＮＤ列のチャンネル部はフローティング状態となり、当該チャンネル部の電位は主として非選択ワード線（図２８においては３本であるが、一般的には１５本である）に印加されるパス電圧Ｖｐａｓｓとのキャパシタカップリングにより、ブーストされプログラム禁止電圧まで上昇して、メモリトランジスタＭＴ２ａへのデータプログラムが禁止される。
一方、プログラムすべきメモリトランジスタＭＴ１ｂが接続されたＮＡＮＤ列のチャンネル部は接地電圧ＧＮＤ（０Ｖ）に設定され、選択ワード線に印加されたプログラム電圧Ｖｐｇｍとの電位差により、メモリトランジスタＭＴ２ｂへのデータプログラムがなされ、しきい値電圧は正方向にシフトして、たとえば消去状態の−３Ｖから２Ｖ程度になる。
【００１６】
図２９（ａ），（ｂ）は、上述したセルフブースト動作を説明するための図であり、図２９（ａ）はセルフブースト動作時におけるプログラム禁止ＮＡＮＤ列内の１個のメモリトランジスタを図示したものであり、図２９（ｂ）はその等価回路図である。
【００１７】
図２９（ａ）において、ＶＣはワード線ＷＬ（コントロールゲートＣＧ）に印加する電圧、ＶＦはフローティングゲートＦＧの電位、ＶｃｈはブーストされたＮＡＮＤ列チャンネル電位、Ｃ- ｏｎｏはコントロールゲート／フローティングゲート間の３層絶縁膜で構成される層間容量、Ｃ- ｔｏｘはトンネル酸化膜容量、Ｃ- ｃｈはソース／ドレイン拡散層領域を含むメモリトランジスタのチャンネル部容量である。また、Ｌ- ｄｅｐはソース／ドレイン拡散層における空乏層広がり長である。
また、図２９（ｂ）において、Ｃ- ｉｎｓは層間容量Ｃ- ｏｎｏとトンネル酸化膜容量Ｃ- ｔｏｘの直列接続による合成容量である。
【００１８】
図２９（ｂ）の等価回路により、セルフブースト動作時のＮＡＮＤ列チャンネル電位Ｖｃｈは（１）式で表わされる。
【００１９】
【数１】
Ｖｃｈ＝Ｂｒ＊ＶＣ …（１）
ここで、Ｂｒは下記（２）式で表わされるセルフブースト効率であり、デバイス構造の最適設計により通常〜０．８程度に設定する。
【００２０】
【数２】
Ｂｒ＝Ｃ- ｉｎｓ／（Ｃ- ｉｎｓ＋Ｃ- ｃｈ） …（２）
【００２１】
ところで、プログラム時のセルフブースト動作においては、（１）式のＶＣはすべてのワード線印加電圧の加重平均となるが、一般的なＮＡＮＤ型フラッシュメモリにおいてはＮＡＮＤ列を構成するワード線本数は１６本程度であるため、非選択ワード線に印加するパス電圧が支配的となる。
よって、（１）式は（３）式のように表わされる。
【００２２】
【数３】
Ｖｃｈ＝Ｂｒ＊Ｖｐａｓｓ …（３）
【００２３】
したがって、Ｂｒ≒０．８、Ｖｐａｓｓ＝１０Ｖとすれば、Ｖｃｈ≒８Ｖとなり、充分プログラム禁止電圧となりうる。
【００２４】
上述したセルフブースト動作によるＮＡＮＤ型フラッシュメモリのデータプログラム動作は、非選択ビット線に高電圧の中間電圧を印加する必要がないため、低電圧での単一電源動作に適し、高速プログラムが可能で、しかも各ビット線毎のデータラッチ回路のレイアウトが容易である。
【００２５】
しかし、上記セルフブースト動作を実現するためには、セルフブースト効率Ｂｒを最低限でも０．６〜０．８と大きくする必要がある。
セルフブースト効率Ｂｒが充分にとれない場合は、ＮＡＮＤ列チャンネル電位Ｖｃｈが充分に上昇しないため、図２８の例では、非選択メモリトランジスタＭＴ２ａに対して誤プログラムが行われる可能性がある。
また、パス電圧Ｖｐａｓｓを高くすることによりチャンネル電位Ｖｃｈをもち上げようとすると、図２８の例では、非選択メモリトランジスタＭＴ１ｂ、ＭＴ３ｂ〜ＭＴ４ｂに対して誤プログラムが行われる可能性がある。
また、セルフブースト効率Ｂｒは原理的に〜１にはなりえないため、非選択メモリトランジスタに対して誤プログラムが行われない場合であっても、ディスターブの悪化は免れない。
【００２６】
ＮＡＮＤ型フラッシュメモリのデバイス構造において、上述した問題を回避するためセルフブースト効率Ｂｒをできる限り大きく設定するためには、（２）式よりソース／ドレイン拡散層領域を含むメモリトランジスタのチャンネル部容量Ｃ- ｃｈを小さくする必要があり、そのためにはＮＡＮＤ型メモリアレイが形成されるＰ型ウェル領域のＰ型不純物濃度を低く設定しなければならない。
【００２７】
ところが、上記のようにＰ型不純物濃度を低く設定すれば、図２９（ａ）に図示される空乏層広がり長Ｌ- ｄｅｐが大きくなって、パンチスルー耐性が低下してメモリトランジスタおよび選択トランジスタの短チャンネル化が図れなくなり、ひいては高集積化が実現できなくなる。
つまり、従来のＮＡＮＤ型フラッシュメモリのデバイス構造では、セルフブースト効率Ｂｒの確保とメモリトランジスタおよび選択トランジスタの短チャンネル化が相反するトレードオフの関係にあるため、ディスターブ耐性の確保と高集積化が相反して両方とも実現することが困難である。
【００２８】
図３０（ａ），（ｂ）は上述したトレードオフの関係を示すグラフである。
図３０（ａ）において、横軸はメモリアレイＰＷＥＬＬ濃度Ｎｄｏｐｅを、縦軸はセルフブースト効率Ｂｒを示している。
また図３０（ｂ）においては、横軸はメモリアレイＰＷＥＬＬ濃度Ｎｄｏｐｅを、縦軸はメモリトランジスタおよび選択トランジスタ（ＴＲ）の短チャンネル限界Ｌｍｉｎを示している。
【００２９】
図３０（ａ）により、セルフブースト効率Ｂｒを充分に確保するためにはＰＷＥＬＬ濃度Ｎｄｏｐｅを低く設定する必要があり、図３０（ｂ）により、ＰＷＥＬＬ濃度Ｎｄｏｐｅを低く設定するとメモリトランジスタおよび選択トランジスタの短チャンネル化が困難となることが判る。
【００３０】
ところで、従来のＮＡＮＤ型フラッシュメモリにおいては、列方向に配線された各ビット線毎にアルミニウム配線がされている。
この場合、カラム方向のピッチの制約から、各ビット線毎にアルミニウム配線と拡散層とのビットコンタクトおよびデータラッチ回路をレイアウトすることが困難となる。
【００３１】
上述した問題点を解決して、カラム方向のピッチの制約を緩和して、各ビット線毎のアルミニウム配線と拡散層とのビットコンタクトおよびデータラッチ回路のレイアウトが容易なＮＡＮＤ型フラッシュメモリの構造が、以下の文献に開示されている。
文献：米国特許４９６２４８１におけるＦｉｇ２のメモリアレイ図およびＦｉｇ３のパターンレイアウト図。
【００３２】
上述した文献に開示されたＮＡＮＤ型フラッシュメモリは、互いに対となって配置されたＮＡＮＤ列２本で１本のビット線をシェアリングすることにより、カラム方向のピッチの制約を緩和している。
【００３３】
図３１は、上述した文献に開示されたＮＡＮＤ型フラッシュメモリのメモリアレイを示す図である。
【００３４】
図３１のＮＡＮＤ型フラッシュメモリは、便宜上、１本のビット線に互いに対となって配置された２本のＮＡＮＤ列が接続され、各ＮＡＮＤ列に４個のメモリトランジスタが直列接続された場合のメモリアレイを示す図であるが、実際のメモリアレイにおいては、１本のＮＡＮＤ列に直列接続されるメモリトランジスタの個数は〜１６個程度が一般的である。
図３１において、ＢＬはビット線を示し、当該ビット線には互いに対となる２本のＮＡＮＤ列ＮＡＮＤａおよびＮＡＮＤｂが接続されている。
ＮＡＮＤ列ＮＡＮＤａは、２個の選択トランジスタＳＴ１ａ，ＳＴ２ａ、および４個のメモリトランジスタＭＴ１ａ〜ＭＴ４ａ、およびパストランジスタＰａｓｓ−ＴＲが直列接続されて構成される。
ＮＡＮＤ列ＮＡＮＤｂは、２個の選択トランジスタＳＴ１ｂ〜ＳＴ２ｂ、および４個のメモリトランジスタＭＴ１ｂ〜ＭＴ４ｂ、およびパストランジスタＰａｓｓ−ＴＲが直列接続されて構成される。
【００３５】
選択トランジスタＳＴ１ａおよびＳＴ１ｂはそれぞれ選択ゲート線ＳＬ１ａおよびＳＬ１ｂにより制御され、選択トランジスタＳＴ２ａおよびＳＴ２ｂは選択ゲート線ＳＬ２により制御され、またメモリトランジスタＭＴ１ａ〜ＭＴ４ａおよびＭＴ１ｂ〜ＭＴ４ｂはそれぞれワード線ＷＬ１〜ＷＬ４により制御される。
ここで、ＮＡＮＤ列ＮＡＮＤａのパストランジスタＰａｓｓ−ＴＲは選択ゲート線ＳＬ１ｂにより制御され、ＮＡＮＤ列ＮＡＮＤｂのパストランジスタＰａｓｓ−ＴＲは選択ゲート線ＳＬ１ａにより制御されるが、これらのパストランジスタＰａｓｓ−ＴＲはチャンネル部にリン（Ｐ）等のＮ型不純物層が形成されており、選択ゲート線に印加する電圧にかかわらず常にオン状態となる。
したがって、図３１のメモリアレイにおいては、選択ゲート線ＳＬ１ａがハイレベルであり、選択ゲート線ＳＬ１ｂがローレベルである場合には、ＮＡＮＤ列ＮＡＮＤａがビット線ＢＬに接続される。選択ゲート線ＳＬ１ｂがハイレベルであり、選択ゲート線ＳＬ１ａがローレベルである場合にはＮＡＮＤ列ＮＡＮＤｂがビット線ＢＬに接続される。
【００３６】
図３２は図３１のＮＡＮＤ型フラッシュメモリのパターンレイアウト図である。
また、図３３（ａ），（ｂ）は図３２のパターンレイアウト図におけるデバイス構造断面図であり、図３３（ａ）はＡ−Ａ’方向からの、図３３（ｂ）はＢ−Ｂ’方向からの断面図を示している。
【００３７】
図３２および図３３（ａ），（ｂ）において、１００は半導体基板、１０１はメモリアレイ領域が形成されるＰ型ウェル領域、１０２はメモリトランジスタのソースおよびドレインＮ型拡散層、１０３はＶＳＳ配線およびビットコンタクト部のＮ型拡散層、１０３ａはパストランジスタのチャンネル部に形成されたＮ型拡散層、１０４はトンネル酸化膜、１０５は選択トランジスタ部のゲート酸化膜、１０５ａはＬＯＣＯＳ素子分離酸化膜、１０６はフローティングゲート電極をなす第１層目ポリシリコンゲート電極、１０７はＯＮＯ−３層絶縁膜、１０８はメモリトランジスタおよび選択トランジスタの制御ゲート電極をなす第２層目ポリシリコン配線、１１２ａは アルミニウム配線下の層間絶縁膜、１１３ａはアルミニウム配線下のコンタクトホール、１１４はアルミニウム配線をそれぞれ示している。
【００３８】
上述したＮＡＮＤ型フラッシュメモリのメモリアレイにおいては、ビット線レイアウトのカラム方向のピッチは通常の倍に緩和されるため、各ビット線毎のアルミニウム配線と拡散層とのビットコンタクトおよびデータラッチ回路のレイアウトが容易である。
【００３９】
しかし、上記したメモリアレイは、各ＮＡＮＤ列毎に１個のパストランジスタを余分に直列接続する必要があるため、実質的にメモリセルサイズが６〜７％程度大きくなり、コスト高になるという不利益がある。
【００４０】
本発明は、かかる事情に鑑みてなされたものであり、その第１番目の目的は、低電圧での単一電源動作に適し、ビット線毎のデータラッチ回路のレイアウトが容易で、しかもディスターブ耐性の良好なデータプログラム動作を行う不揮発性半導体記憶装置を提供することにある。
また、本発明の第２番目の目的は、実質的にメモリセルサイズを大きくすることなく、ビット線レイアウトのカラム方向のピッチを緩和できる不揮発性半導体記憶装置を提供することにある。
【００４１】
【課題を解決するための手段】
上記目的を達成するため、本発明は、列状に配列された複数の主ビット線と、複数のワード線と、接地線と、選択トランジスタを介してメモリトランジスタが複数個直列接続されて構成され、マトリクス配置された複数のＮＡＮＤ列と、を有し、前記各主ビット線がそれぞれスイッチング手段を介して複数の副ビット線に階層化され、前記各列の各副ビット線と前記接地線との間にそれぞれ選択トランジスタを介してメモリトランジスタが複数個直列接続された少なくとも一つの前記ＮＡＮＤ列が接続され、同一行のメモリトランジスタのコントロールゲート電極が共通のワード線に接続されたＮＡＮＤ型の不揮発性半導体記憶装置であって、書き込み動作時に、前記主ビット線と前記副ビット線とを前記スイッチング手段により非導通状態に保持して、選択ワード線に接続されたメモリトランジスタを含むＮＡＮＤ列が接続された複数の副ビット線を書き込み禁止電位に設定する手段と、書き込み禁止電位に設定された前記複数の副ビット線のうち、書き込みすべきメモリトランジスタを含むＮＡＮＤ列が接続された副ビット線を前記スイッチング手段を通して階層化対象の主ビット線に放電させ、書き込みが禁止されたメモリトランジスタを含むＮＡＮＤ列が接続された副ビット線を、前記スイッチング手段により階層化対象の主ビット線と電気的に切り離してフローティング状態に保持する手段と、選択された前記ワード線に書き込み電圧を印加する手段を備えている。
【００４２】
また、本発明は、列状に配列された複数の主ビット線と、複数のワード線と、接地線と、選択トランジスタを介してメモリトランジスタが複数個直列接続されて構成され、マトリクス配置された複数のＮＡＮＤ列と、を有し、前記各主ビット線がそれぞれスイッチング手段を介して複数の副ビット線に階層化され、前記各列の各副ビット線と前記接地線との間にそれぞれ選択トランジスタを介してメモリトランジスタが複数個直列接続された少なくとも一つの前記ＮＡＮＤ列が接続され、同一行のメモリトランジスタのコントロールゲート電極が共通のワード線に接続されたＮＡＮＤ型の不揮発性半導体記憶装置であって、データ書き込み動作時に、前記主ビット線と前記副ビット線とを前記スイッチング手段により非導通状態に保持して、選択ワード線に接続されたメモリトランジスタを含むＮＡＮＤ列が接続された複数の副ビット線および当該選択されたＮＡＮＤ列のチャンネル部の電位を書き込み禁止電位まで上昇させる手段と、前記チャンネル部および当該ＮＡＮＤ列が接続された副ビット線に充電された書き込み禁止電位を、書き込むべきデータ内容に応じて前記スイッチング手段を通して階層化対象の主ビット線に放電させ、データ内容に応じて書き込みが禁止されたメモリトランジスタを含むＮＡＮＤ列が接続された副ビット線を前記スイッチング手段により階層化対象の主ビット線と電気的に切り離してフローティング状態に保持する手段と、選択された前記ワード線に書き込み電圧を印加して当該選択ワード線に接続された前記メモリトランジスタへ一括してページ書き込みを行う手段とを備えている。
【００４３】
また、本発明は、主ビット線がスイッチング手段を介して対となって列方向に配線された第１副ビット線群および第２副ビット線群に階層化され、前記第１副ビット線群を構成する各第１副ビット線および前記第２副ビット線群を構成する各第２副ビット線と接地線との間にそれぞれ選択トランジスタを介してメモリトランジスタが複数個直列接続されてそれぞれ第１ＮＡＮＤ列および第２ＮＡＮＤ列を構成し、前記第１ＮＡＮＤ列および第２ＮＡＮＤ列がマトリクス配置され、同一行のメモリトランジスタのコントロール電極が共通のワード線に接続されてなるＮＡＮＤ型の不揮発性半導体記憶装置であって、データ書き込み動作時に、選択されたワード線と交差する前記第１副ビット線および前記第２副ビット線を選択して当該選択されたワード線と交差する第１ＮＡＮＤ列および第２ＮＡＮＤ列のチャンネル部の電位をともに書き込み禁止電位まで上昇させる手段と、前記第１ＮＡＮＤ列および第２ＮＡＮＤ列のうちで非選択のＮＡＮＤ列におけるチャンネル部および当該ＮＡＮＤ列が接続された副ビット線に充電された書き込み禁止電位をフローティング状態に保持したまま、選択されたＮＡＮＤ列のチャンネル部および当該ＮＡＮＤ列が接続された副ビット線に充電された書き込み禁止電位を、書き込むべきデータ内容に応じて前記主ビット線に放電させる放電手段と、前記選択されたワード線に書き込み電圧を印加して、前記第１ＮＡＮＤ列および第２ＮＡＮＤ列のうちで選択されたＮＡＮＤ列のみに対し、選択されたワード線に接続されたメモリトランジスタへ一括してページ書き込みを行う手段とを備えている。
【００４４】
また、本発明の不揮発性半導体記憶装置は、対となって列方向に階層化して配線された第１副ビット線群および第２副ビット線群を含む。
【００４５】
また、前記第１副ビット線群を構成する各第１副ビット線は、一方の端部において、行方向に配線された第１接続制御線に制御される第１接続トランジスタを介して主ビット線に接続され、前記第２副ビット線群を構成する各第２副ビット線は、前記第１副ビット線が主ビット線に接続される一方の端部と逆方向の端部において、行方向に配線された第２接続制御線に制御される第２接続トランジスタを介して主ビット線に接続される。
【００４６】
本発明の不揮発性半導体記憶装置、たとえばＮＡＮＤ型の不揮発性半導体記憶装置によれば、主ビット線が副ビット線に階層化されたメモリアレイ構成をなし、メモリトランジスタがプログラム（書き込み）を禁止すべきメモリトランジスタである場合、当該ＮＡＮＤ列チャンネル部の電位を副ビット線を介してプログラム禁止電位まで充電する。
したがって、従来の主ビット線を介して非選択ＮＡＮＤ列チャンネル部の電位をプログラム禁止電位まで充電する方式に比較して、充電容量を大幅に減少させることにより低電圧動作に適し、さらにデータラッチ回路のレイアウトも容易となる。
また、ワード線印加電圧の容量カップリングによりＮＡＮＤ列チャンネル部の電位を上昇させるセルフブースト動作と比較して、プログラム禁止電位を充分高い電圧値に設定することが可能である。
そのために、データプログラム時のディスターブ耐性を向上させることができる。
【００４７】
また、本発明のＮＡＮＤ型不揮発性半導体記憶装置によれば、主ビット線が対となって列方向に配線された第１副ビット線群および第２副ビット線群に階層化されたメモリアレイ構成をなし、非選択側の副ビット線から充電したＮＡＮＤ列チャンネル部のプログラム禁止電位を保持したまま、選択側の副ビット線から充電したＮＡＮＤ列に対して選択的にページプログラムを行う。
したがって、従来の主ビット線を介して非選択ＮＡＮＤ列チャンネル部の電位をプログラム禁止電位まで充電する方式に比較して、充電容量を大幅に減少させることにより低電圧動作に適するだけでなく、さらに主ビット線のカラム方向のピッチを緩和できるため、アルミニウム配線と拡散層とのビットコンタクトおよびデータラッチ回路のレイアウトも容易となる。
また、ワード線印加電圧の容量カップリングによりＮＡＮＤ列チャンネル部の電位を上昇させるセルフブースト動作と比較して、プログラム禁止電位を充分高い電圧値に設定することが可能である。
そのために、データプログラム時のディスターブ耐性を向上させることができる。
【００４８】
また、本発明のＮＡＮＤ型不揮発性半導体記憶装置によれば、主ビット線が複数の列方向に複数群の副ビット線群に階層化されたメモリアレイ構成をなしている。
したがって、主ビット線のカラム方向のピッチを緩和できるため、アルミニウム配線と拡散層とのビットコンタクトおよびデータラッチ回路のレイアウトが容易となる。
【００４９】
【発明の実施の形態】
第１実施例
図１は本発明に係る第１実施例のＮＡＮＤ型不揮発性半導体記憶装置の構成例を示す図である。
【００５０】
図１のＮＡＮＤ型不揮発性半導体記憶装置は、メモリアレイ１０、ローデコーダ２０、データラッチ回路群３０、カラム選択部４０、および昇圧回路５０により構成されている。
【００５１】
図１のＮＡＮＤ型不揮発性半導体記憶装置は、便宜上、２本の主ビット線、各主ビット線毎に階層化された２本の副ビット線、各副ビット線毎に接続された２本のＮＡＮＤ列からなるメモリアレイを有するものであるが、実際のメモリアレイにおいては、たとえば６４Ｍビットのメモリの場合、主ビット線は５１２バイト（約４ｋ本）、各主ビット線毎に階層化された副ビット線は１６本、各副ビット線毎に接続されたＮＡＮＤ列は６４本、各ＮＡＮＤ列に直列接続されるメモリトランジスタの個数は１６個程度である。
【００５２】
メモリアレイ１０において、ＭＢＬａ、ＭＢＬｂは主ビット線を示し、主ビット線ＭＢＬａは副ビット線ＳＢＬａおよびＳＢＬａ’に階層化され、主ビット線ＭＢＬｂは副ビット線ＳＢＬｂおよびＳＢＬｂ’に階層化されている。
副ビット線ＳＢＬａは接続トランジスタＴＧ１ａを介して主ビット線ＭＢＬａに接続され、接続トランジスタＴＧ２ａを介してプリチャージ線ＰＣＬに接続される。
副ビット線ＳＢＬａ’は接続トランジスタＴＧ１ａ’を介して主ビット線ＭＢＬａに接続され、接続トランジスタＴＧ２ａ’を介してプリチャージ線ＰＣＬに接続される。
副ビット線ＳＢＬｂは接続トランジスタＴＧ１ｂを介して主ビット線ＭＢＬｂに接続され、接続トランジスタＴＧ２ｂを介してプリチャージ線ＰＣＬに接続される。
副ビット線ＳＢＬｂ’は接続トランジスタＴＧ１ｂ’を介して主ビット線ＭＢＬｂに接続され、接続トランジスタＴＧ２ｂ’を介してプリチャージ線ＰＣＬに接続される。
【００５３】
接続トランジスタＴＧ１ａ、ＴＧ１ｂは接続制御線ＴＬ１により制御され、接続トランジスタＴＧ１ａ’、ＴＧ１ｂ’は接続制御線ＴＬ１’により制御され、接続トランジスタＴＧ２ａ、ＴＧ２ｂは接続制御線ＴＬ２により制御され、接続トランジスタＴＧ２ａ’、ＴＧ２ｂ’は接続制御線ＴＬ２’により制御される。
【００５４】
副ビット線ＳＢＬａはＮＡＮＤ列ＮＡＮＤ１ａおよびＮＡＮＤ２ａに接続され、副ビット線ＳＢＬａ’はＮＡＮＤ列ＮＡＮＤ１ａ’およびＮＡＮＤ２ａ’に接続され、副ビット線ＳＢＬｂはＮＡＮＤ列ＮＡＮＤ１ｂおよびＮＡＮＤ２ｂに接続され、副ビット線ＳＢＬｂ’はＮＡＮＤ列ＮＡＮＤ１ｂ’およびＮＡＮＤ２ｂ’に接続される。
各ＮＡＮＤ列は選択トランジスタおよびメモリトランジスタが直列接続されてなり、それぞれ選択ゲート線ＳＬ（ＳＬ’）およびワード線ＷＬ（ＷＬ’）により制御される。
主ビット線ＭＢＬａはデータラッチ回路ＳＡａに接続され、主ビット線ＭＢＬｂはデータラッチ回路ＳＡｂに接続されている。
【００５５】
昇圧回路５０は、データプログラム動作時に高電圧ＶＰＰおよび中間電圧ＶＭを発生し、ローデコーダ２０にプログラム電圧Ｖｐｇｍ（ＶＰＰ）およびパス電圧Ｖｐａｓｓ（ＶＭ）を供給し、プリチャージ線ＰＣＬにプログラム禁止のプリチャージ電圧Ｖｐｃ（ＶＭ）を供給する。
【００５６】
図２は、図１のＮＡＮＤ型不揮発性半導体記憶装置において、メモリアレイ１０の具体的構成を示す図であるが、便宜上、２本の主ビット線と、各主ビット線毎に１本の副ビット線のみが図示されている。
【００５７】
図２において、主ビット線ＭＢＬａは副ビット線ＳＢＬａに階層化され、主ビット線ＭＢＬｂは副ビット線ＳＢＬｂに階層化されている。
副ビット線ＳＢＬａは接続トランジスタＴＧ１ａを介して主ビット線ＭＢＬａに接続され、接続トランジスタＴＧ２ａを介してプリチャージ線ＰＣＬに接続される。
副ビット線ＳＢＬｂは接続トランジスタＴＧ１ｂを介して主ビット線ＭＢＬｂに接続され、接続トランジスタＴＧ２ｂを介してプリチャージ線ＰＣＬに接続される。
接続トランジスタＴＧ１ａ、ＴＧ１ｂは接続制御線ＴＬ１により制御され、接続トランジスタＴＧ２ａ、ＴＧ２ｂは接続制御線ＴＬ２により制御される。
副ビット線ＳＢＬａにはＮＡＮＤ列ＮＡＮＤ１ａおよびＮＡＮＤ２ａが接続され、副ビット線ＳＢＬｂにはＮＡＮＤ列ＮＡＮＤ１ｂおよびＮＡＮＤ２ｂが接続されている。
【００５８】
各ＮＡＮＤ列はそれぞれ２個の選択トランジスタＳＴ１，ＳＴ２、および４個のメモリトランジスタＭＴ１〜ＭＴ４が直列接続されて構成されている。
ＮＡＮＤ列ＮＡＮＤ１ａおよびＮＡＮＤ１ｂにおいて、選択トランジスタタＳＴ１は選択ゲート線ＳＬ１１により制御され、選択トランジスタタＳＴ２は選択ゲート線ＳＬ１２により制御され、またメモリトランジスタＭＴ１〜ＭＴ４はそれぞれワード線ＷＬ１１〜ＷＬ１４により制御される。
ＮＡＮＤ列ＮＡＮＤ２ａおよびＮＡＮＤ２ｂにおいて、選択トランジスタタＳＴ１は選択ゲート線ＳＬ２１により制御され、選択トランジスタタＳＴ２は選択ゲート線ＳＬ２２により制御され、またメモリトランジスタＭＴ１〜ＭＴ４はそれぞれワード線ＷＬ２１〜ＷＬ２４により制御される。
なお、図２の構成においては、便宜上、ＮＡＮＤ列１本に４個のメモリトランジスタが直列接続されているが、実際の構成においては、１本のＮＡＮＤ列に直列接続されるメモリトランジスタの個数は〜１６個程度である。
【００５９】
図３は図２のＮＡＮＤ型不揮発性半導体記憶装置のパターンレイアウト図である。
また、図４は図３のパターンレイアウト図におけるＡ−Ａ’方向からの、デバイス構造断面図を示している。
【００６０】
図３および図４において、１００は半導体基板、１０１はメモリアレイ領域が形成されるＰ型ウェル領域、１０２はメモリトランジスタのソースおよびドレインＮ型拡散層、１０３はＶＳＳ配線およびビットコンタクト部のＮ型拡散層、１０４はトンネル酸化膜、１０５は選択トランジスタ部のゲート酸化膜、１０６はフローティングゲート電極をなす第１層目ポリシリコンゲート電極、１０７はＯＮＯ−３層絶縁膜、１０８はメモリトランジスタおよび選択トランジスタの制御ゲート電極をなす第２層目ポリシリコン配線、１０９は第３層目ポリシリコン配線下の層間絶縁膜、１１０は第３層目ポリシリコン配線下のコンタクトホール、１１１は副ビット線およびプリチャージ線をなす３層目ポリシリコン配線、１１２はアルミニウム配線下の層間絶縁膜、１１３はアルミニウム配線下のコンタクトホール、および１１４は主ビット線をなすアルミニウム配線をそれぞれ示している。
【００６１】
次に、図１および図２のＮＡＮＤ型不揮発性半導体記憶装置におけるデータプログラム動作について図５に関連付けて説明する。
図５は、ワード線ＷＬ１２を選択してページプログラムをする場合に、ＮＡＮＤ列ＮＡＮＤ１ａ内のＭＴ２がプログラムを禁止すべきメモリトランジスタであり、ＮＡＮＤ列ＮＡＮＤ１ｂ内のＭＴ２がプログラムすべきメモリトランジスタである場合の動作を説明するための図である。
【００６２】
まず、接続制御線ＴＬ１に接地電圧ＧＮＤ（０Ｖ）が印加され副ビット線ＳＢＬａおよびＳＢＬｂが主ビット線ＭＢＬａおよびＭＢＬｂから切り離された状態で、接続制御線ＴＬ２にパス電圧Ｖｐａｓｓ（９Ｖ）が印加される。これにより、副ビット線ＳＢＬａおよびＳＢＬｂがプリチャージ線ＰＣＬからプログラム禁止のプリチャージ電圧（９Ｖ）に充電される。
同時に、選択ゲート線ＳＬ１２に接地電圧ＧＮＤ（０Ｖ）が印加され、選択ゲート線ＳＬ１１およびワード線ＷＬ１１〜ＷＬ１４にパス電圧Ｖｐａｓｓ（９Ｖ）が印加される。これにより、ＮＡＮＤ列ＮＡＮＤ１ａおよびＮＡＮＤ１ｂのチャンネル部が副ビット線ＳＢＬａおよびＳＢＬｂを介してプログラム禁止電圧（９Ｖ）まで充電される。
このとき、非選択のＮＡＮＤ列ＮＡＮＤ２ａおよびＮＡＮＤ２ｂにおいては、選択ゲート線ＳＬ２１，ＳＬ２２およびワード線ＷＬ２１〜ＷＬ２４に接地電圧ＧＮＤ（０Ｖ）が印加されているので、当該ＮＡＮＤ列は副ビット線と切り離され、メモリトランジスタには電圧が印加されていない状態である。
【００６３】
次に、接続制御線ＴＬ２が接地電圧ＧＮＤ（０Ｖ）に立ち下げられて副ビット線ＳＢＬａおよびＳＢＬｂがプリチャージ線ＰＣＬから切り離された状態で、接続制御線ＴＬ１が電源電圧ＶＣＣ（３．３Ｖ）に立ち上げられて副ビット線ＳＢＬａおよびＳＢＬｂが主ビット線ＭＢＬａおよびＭＢＬｂに接続される。
ここで、プログラムを禁止すべきメモリトランジスタ（ＮＡＮＤ１ａ内のＭＴ２）が接続された主ビット線ＭＢＬａは電源電圧ＶＣＣ（３．３Ｖ）に、プログラムすべきメモリトランジスタ（ＮＡＮＤ１ｂ内のＭＴ２）が接続された主ビット線ＭＢＬｂは接地電圧ＧＮＤ（０Ｖ）に、それぞれ対応するデータラッチ回路を介して設定されている。
その結果、ＮＡＮＤ列ＮＡＮＤ１ａのチャンネル部および副ビット線ＳＢＬａはフローティング状態のままプログラム禁止電位に保持されるが、ＮＡＮＤ列ＮＡＮＤ１ｂのチャンネル部および副ビット線ＳＢＬｂのプログラム禁止電位は主ビット線ＭＢＬｂに放電される。
同時に、選択ワード線ＷＬ１２の印加電圧がプログラム電圧Ｖｐｇｍ（１８Ｖ）に立ち上げられる。
その結果、ＮＡＮＤ列ＮＡＮＤ１ａ内のメモリトランジスタＭＴ２はプログラム禁止電圧により消去状態に保持され、ＮＡＮＤ列ＮＡＮＤ１ｂ内のメモリトランジスタＭＴ２はプログラム電圧Ｖｐｇｍによりデータプログラムがなされ、しきい値電圧は正方向にシフトして、たとえば消去状態の−３Ｖから２Ｖ程度になる。
【００６４】
上述した図５の実施例は、従来の主ビット線を介して非選択ＮＡＮＤ列チャンネル部の電位をプログラム禁止電位まで充電する方式に比較して、充電容量を大幅に減少させることができることから、低電圧動作に適しており、さらにデータラッチ回路のレイアウトも容易である。
また、ワード線印加電圧の容量カップリングによりＮＡＮＤ列チャンネル部の電位を上昇させる従来のセルフブースト動作と比較して、プログラム禁止電位を充分高い電圧値（〜９Ｖ）に設定することが可能である。
したがって、非選択メモリトランジスタに対するディスターブ耐性を向上させることができる。
【００６５】
図６は、上述した図５に関連付けて説明した動作のタイミングチャートを示す図である。
以下、図５のデータプログラム動作を、図６のタイミングチャートを参照しながらさらに詳細に説明する。
【００６６】
まず図６において、（ａ）に示すφＰ／Ｒはプログラム／ベリファイ制御信号であり、図中時刻ｔ１〜ｔ４の間は第１回目のプログラム／ベリファイ動作が行われ、また時刻ｔ４〜ｔ７の間は第２回目のプログラム／ベリファイ動作が行われる。
【００６７】
まず、時刻ｔ１で第１回目のプログラム動作が開始されて、図６（ｂ），（ｄ）に示すように、接続制御線ＴＬ１および選択ゲート線ＳＬ１２に接地電圧ＧＮＤ（０Ｖ）が印加され、図６（ｃ），（ｅ）および（ｆ）に示すように、接続制御線ＴＬ２および選択ゲート線ＳＬ１１およびすべてのワード線ＷＬにパス電圧Ｖｐａｓｓ（９Ｖ）が印加される。
その結果、図６（ｇ），（ｈ）に示すように、ＮＡＮＤ列ＮＡＮＤ１ａのチャンネル部電位ＶＣＨａおよびＮＡＮＤ列ＮＡＮＤ１ｂのチャンネル部電位ＶＣＨｂは、副ビット線およびプリチャージ線を介してプログラム禁止電圧Ｖｐｃ（９Ｖ）まで充電される。
【００６８】
次に、図６（ｃ），（ｂ）に示すように、時刻ｔ２で、接続制御線ＴＬ２が接地電圧ＧＮＤ（０Ｖ）に立ち下げされ、接続制御線ＴＬ１が電源電圧ＶＣＣ（３．３Ｖ）に立ち上げられる。
その結果、図６（ｇ），（ｈ）に示すように、プログラムを禁止すべきメモリトランジスタが在するチャンネル部電位ＶＣＨａはフローティング状態のままプログラム禁止電位を保持するが、プログラムすべきメモリトランジスタが在するＶＣＨｂのプログラム禁止電位は主ビット線に放電されてＧＮＤ（０Ｖ）になる。
一方、図６（ｅ）に示すように、選択ワード線にはプログラム電圧Ｖｐｇｍ（１８Ｖ）が印加され、時刻ｔ２〜ｔ３の間において、当該ワード線に接続されたメモリトランジスタ一括にページプログラムが行われる。
【００６９】
次に時刻ｔ３〜ｔ４の間は、第１回目のベリファイ動作期間であり、図６（ｃ），（ｅ）に示すように、接続制御線ＴＬ２および選択ワード線にそれぞれ電源電圧ＶＣＣおよび接地電圧ＧＮＤが印加され、図６（ｂ），（ｆ），（ｄ）に示すように、接続制御線ＴＬ１およびすべての非選択ワード線および選択ゲート線ＳＬ１１およびＳＬ１２に電源電圧ＶＣＣが印加されてパス状態として、通常のＮＡＮＤ型フラッシュメモリと同様のベリファイ動作が行われる。
また、時刻ｔ４〜ｔ７の間は第２回目のプログラム／ベリファイ動作であり、第１回目のプログラム／ベリファイ動作のまったくの繰り返しである。
【００７０】
図７は、図１〜図６の本発明の第１実施例のＮＡＮＤ型不揮発性半導体記憶装置において、すでに説明したプログラム動作、および消去動作、読み出し動作についての、各バイアス設定を示す図である。
なお図中、プログラム動作は便宜上プリチャージ時（図６において時刻ｔ１〜ｔ２）と実プログラム時（図６において時刻ｔ２〜ｔ３）に分けて示されている。
【００７１】
図７において、プログラム動作はすでに説明したとおりであり、再度の説明を省略する。
消去動作については、従来のＮＡＮＤ型フラッシュメモリと基本的に同様であり、選択ＮＡＮＤ列ブロックの全ワード線に０Ｖ、非選択ＮＡＮＤ列ブロックの全ワード線およびメモリアレイの基板ＰＷＥＬＬに高電圧（Ｖｅｒａｓｅ＝２２Ｖ）が印加される。
その結果、選択ＮＡＮＤ列ブロックのメモリトランジスタのみ、フローティングゲートから基板に電子が引き抜かれて、メモリトランジスタのしきい値電圧は負方向にシフトして、たとえば−３Ｖ程度になる。
読み出し動作についても、従来のＮＡＮＤ型フラッシュメモリと基本的に同様であり、選択ＮＡＮＤ列ブロックにおいては、選択ワード線に接地電圧ＧＮＤが印加され、すべての非選択ワード線および選択ゲート線ＳＬおよび接続制御線ＴＬ１に電源電圧ＶＣＣが印加されてパス状態として、通常のＮＡＮＤ型フラッシュメモリと同様の読み出し動作が行われる。
【００７２】
以上説明したように、本第１実施例のＮＡＮＤ型不揮発性半導体記憶装置によれば、主ビット線が副ビット線に階層化されたメモリアレイ構成をなし、メモリトランジスタがプログラムを禁止すべきメモリトランジスタである場合、当該ＮＡＮＤ列チャンネル部の電位を副ビット線を介してプログラム禁止電位まで充電する。
したがって、従来の主ビット線を介して非選択ＮＡＮＤ列チャンネル部の電位をプログラム禁止電位まで充電する方式に比較して、充電容量を大幅に減少させることができることから低電圧動作に適し、さらにデータラッチ回路のレイアウトも容易となる。
また、ワード線印加電圧の容量カップリングによりＮＡＮＤ列チャンネル部の電位を上昇させるセルフブースト動作と比較して、プログラム禁止電位を充分高い電圧値に設定することが可能である。
そのために、データプログラム時のディスターブ耐性を向上させることができる。
【００７３】
第２実施例
図８は本発明に係る第２実施例のＮＡＮＤ型不揮発性半導体記憶装置の構成例を示す図である。
本第２実施例が上記第１実施例と異なる点は、プリチャージ線を用いることなく、主ビット線から選択トランジスタを介してプログラム禁止電圧（９Ｖ）を副ビット線に供給した後、選択トランジスタのゲート電位を電源電圧ＶＣＣレベルに保持した状態で、選択された主ビット線は接地電圧ＧＮＤに設定し、非選択の主ビット線は電源電圧ＶＣＣに設定して、選択されなかった副ビット線をフローティング状態とするようにしたことにある。
【００７４】
図８のＮＡＮＤ型不揮発性半導体記憶装置は、メモリアレイ１０Ａ、ローデコーダ２０、データラッチ回路群３０、カラム選択部４０、および昇圧回路５０により構成されている。
【００７５】
図８のＮＡＮＤ型不揮発性半導体記憶装置は、便宜上、２本の主ビット線、各主ビット線毎に階層化された２本の副ビット線、各副ビット線毎に接続された２本のＮＡＮＤ列からなるメモリアレイを示す図であるが、実際のメモリアレイにおいては、たとえば６４Ｍビットのメモリの場合、主ビット線は５１２バイト（約４ｋ本）、各主ビット線毎に階層化された副ビット線は１６本、各ＮＡＮＤ列に直列接続されるメモリトランジスタの個数は１６個程度である。
【００７６】
メモリアレイ１０Ａにおいて、ＭＢＬａ、ＭＢＬｂは主ビット線を示し、主ビット線ＭＢＬａは副ビット線ＳＢＬａおよびＳＢＬａ’に階層化され、主ビット線ＭＢＬｂは副ビット線ＳＢＬｂおよびＳＢＬｂ’に階層化されている。
副ビット線ＳＢＬａの一端側は接続トランジスタＴＧ１ａを介して主ビット線ＭＢＬａに接続され、副ビット線ＳＢＬａ’は接続トランジスタＴＧ１ａ’を介して主ビット線ＭＢＬａに接続される。
副ビット線ＳＢＬｂは接続トランジスタＴＧ１ｂを介して主ビット線ＭＢＬｂに接続され、副ビット線ＳＢＬｂ’は接続トランジスタＴＧ１ｂ’を介して主ビット線ＭＢＬｂに接続される。
【００７７】
接続トランジスタＴＧ１ａ、ＴＧ１ｂは接続制御線ＴＬ１により制御され、接続トランジスタＴＧ１ａ’、ＴＧ１ｂ’は接続制御線ＴＬ１’により制御される。
【００７８】
副ビット線ＳＢＬａはＮＡＮＤ列ＮＡＮＤ１ａおよびＮＡＮＤ２ａに接続され、副ビット線ＳＢＬａ’はＮＡＮＤ列ＮＡＮＤ１ａ’およびＮＡＮＤ２ａ’に接続され、副ビット線ＳＢＬｂはＮＡＮＤ列ＮＡＮＤ１ｂおよびＮＡＮＤ２ｂに接続され、副ビット線ＳＢＬｂ’はＮＡＮＤ列ＮＡＮＤ１ｂ’およびＮＡＮＤ２ｂ’に接続される。
各ＮＡＮＤ列は選択トランジスタおよびメモリトランジスタが直列接続されてなり、それぞれ選択ゲート線ＳＬ（ＳＬ’）およびワード線ＷＬ（ＷＬ’）により制御される。
主ビット線ＭＢＬａはデータラッチ回路ＳＡａに接続され、主ビット線ＭＢＬｂはデータラッチ回路ＳＡｂに接続されている。
【００７９】
昇圧回路５０は、データプログラム動作時に高電圧ＶＰＰおよび中間電圧ＶＭを発生し、ローデコーダ２０にプログラム電圧Ｖｐｇｍ（ＶＰＰ）およびパス電圧Ｖｐａｓｓ（ＶＭ）を供給する。
【００８０】
図９は、図８のＮＡＮＤ型不揮発性半導体記憶装置において、メモリアレイ１０Ａの具体的構成を示す図であるが、便宜上、２本の主ビット線と、各主ビット線毎に１本の副ビット線のみが図示されている。
【００８１】
図９において、主ビット線ＭＢＬａは副ビット線ＳＢＬａに階層化され、主ビット線ＭＢＬｂは副ビット線ＳＢＬｂに階層化されている。
副ビット線ＳＢＬａは接続トランジスタＴＧ１ａを介して主ビット線ＭＢＬａに接続され、副ビット線ＳＢＬｂは接続トランジスタＴＧ１ｂを介して主ビット線ＭＢＬｂに接続される。
接続トランジスタＴＧ１ａ、ＴＧ１ｂは接続制御線ＴＬ１により制御される。副ビット線ＳＢＬａにはＮＡＮＤ列ＮＡＮＤ１ａおよびＮＡＮＤ２ａが接続され、副ビット線ＳＢＬｂにはＮＡＮＤ列ＮＡＮＤ１ｂおよびＮＡＮＤ２ｂが接続されている。
【００８２】
各ＮＡＮＤ列はそれぞれ２個の選択トランジスタＳＴ１，ＳＴ２、および４個のメモリトランジスタＭＴ１〜ＭＴ４が直列接続されて構成されている。
ＮＡＮＤ列ＮＡＮＤ１ａおよびＮＡＮＤ１ｂにおいて、選択トランジスタタＳＴ１は選択ゲート線ＳＬ１１により制御され、選択トランジスタタＳＴ２は選択ゲート線ＳＬ１２により制御され、またメモリトランジスタＭＴ１〜ＭＴ４はそれぞれワード線ＷＬ１１〜ＷＬ１４により制御される。
ＮＡＮＤ列ＮＡＮＤ２ａおよびＮＡＮＤ２ｂにおいて、選択トランジスタタＳＴ１は選択ゲート線ＳＬ２１により制御され、選択トランジスタタＳＴ２は選択ゲート線ＳＬ２２により制御され、またメモリトランジスタＭＴ１〜ＭＴ４はそれぞれワード線ＷＬ２１〜ＷＬ２４により制御される。
なお、図２の構成においては、便宜上、ＮＡＮＤ列１本に４個のメモリトランジスタが直列接続されているが、実際の構成においては、１本のＮＡＮＤ列に直列接続されるメモリトランジスタの個数は〜１６個程度である。
【００８３】
図１０は図９のＮＡＮＤ型不揮発性半導体記憶装置のパターンレイアウト図である。
また、図１１は図１０のパターンレイアウト図におけるＡ−Ａ’方向からの、デバイス構造断面図を示している。
【００８４】
図１０および図１１において、１００は半導体基板、１０１はメモリアレイ領域が形成されるＰ型ウェル領域、１０２はメモリトランジスタのソースおよびドレインＮ型拡散層、１０３はＶＳＳ配線およびビットコンタクト部のＮ型拡散層、１０４はトンネル酸化膜、１０５は選択トランジスタ部のゲート酸化膜、１０６はフローティングゲート電極をなす第１層目ポリシリコンゲート電極、１０７はＯＮＯ−３層絶縁膜、１０８はメモリトランジスタおよび選択トランジスタの制御ゲート電極をなす第２層目ポリシリコン配線、１０９は第３層目ポリシリコン配線下の層間絶縁膜、１１０は第３層目ポリシリコン配線下のコンタクトホール、１１１は副ビット線およびプリチャージ線をなす３層目ポリシリコン配線、１１２はアルミニウム配線下の層間絶縁膜、１１３はアルミニウム配線下のコンタクトホール、および１１４は主ビット線をなすアルミニウム配線をそれぞれ示している。
【００８５】
次に、図８および図９のＮＡＮＤ型不揮発性半導体記憶装置におけるデータプログラム動作について図１２に関連付けて説明する。
図１２は、ワード線ＷＬ１２を選択してページプログラムをする場合に、ＮＡＮＤ列ＮＡＮＤ１ａ内のＭＴ２がプログラムを禁止すべきメモリトランジスタであり、ＮＡＮＤ列ＮＡＮＤ１ｂ内のＭＴ２がプログラムすべきメモリトランジスタである場合の動作を説明するための図である。
【００８６】
まず、接続制御線ＴＬ１に接地電圧ＧＮＤ（０Ｖ）が印加され副ビット線ＳＢＬａおよびＳＢＬｂが主ビット線ＭＢＬａおよびＭＢＬｂから切り離された状態で、主ビット線ＭＢＬａ，ＭＢＬｂにパス電圧Ｖｐａｓｓ（９Ｖ）が印加される。この状態で接続制御線ＴＬ１にパス電圧Ｖｐａｓｓが印加され、接続トランジスタＴＧ１ａ，ＴＧ１ｂが導通状態に制御される。これにより、副ビット線ＳＢＬａおよびＳＢＬｂがプログラム禁止のパス電圧Ｖｐａｓｓ（９Ｖ）に充電される。
同時に、選択ゲート線ＳＬ１２に接地電圧ＧＮＤ（０Ｖ）が印加され、選択ゲート線ＳＬ１１およびワード線ＷＬ１１〜ＷＬ１４にパス電圧Ｖｐａｓｓ（９Ｖ）が印加される。
これにより、ＮＡＮＤ列ＮＡＮＤ１ａおよびＮＡＮＤ１ｂのチャンネル部が副ビット線ＳＢＬａおよびＳＢＬｂを介してプログラム禁止電圧（９Ｖ）まで充電される。
このとき、非選択のＮＡＮＤ列ＮＡＮＤ２ａおよびＮＡＮＤ２ｂにおいては、選択ゲート線ＳＬ２１，ＳＬ２２およびワード線ＷＬ２１〜ＷＬ２４に接地電圧ＧＮＤ（０Ｖ）が印加されているので、当該ＮＡＮＤ列は副ビット線と切り離され、メモリトランジスタには電圧が印加されていない状態である。
【００８７】
次に、接続制御線ＴＬ１が電源電圧ＶＣＣ（３．３Ｖ）に立ち下げられ、この状態で選択された側の主ビット線ＭＢＬｂが接地電圧ＧＮＤ（０Ｖ）に立ち下げられ、選択されない側の主ビット線ＭＢＬａが電源電圧ＶＣＣ（３．３Ｖ）に立ち下げられる。
これにより、接続トランジスタＴＧ１ｂは接続状態に保持され、接続トランジスタＴＧ１ａはカットオフ状態となる。
その結果、ＮＡＮＤ列ＮＡＮＤ１ａのチャンネル部および副ビット線ＳＢＬａはフローティング状態のままプログラム禁止電位に保持されるが、ＮＡＮＤ列ＮＡＮＤ１ｂのチャンネル部および副ビット線ＳＢＬｂのプログラム禁止電位は主ビット線ＭＢＬｂに放電される。
同時に、選択ワード線ＷＬ１２の印加電圧がプログラム電圧Ｖｐｇｍ（１８Ｖ）に立ち上げられる。
その結果、ＮＡＮＤ列ＮＡＮＤ１ａ内のメモリトランジスタＭＴ２はプログラム禁止電圧により消去状態に保持され、ＮＡＮＤ列ＮＡＮＤ１ｂ内のメモリトランジスタＭＴ２はプログラム電圧Ｖｐｇｍによりデータプログラムがなされ、しきい値電圧は正方向にシフトして、たとえば消去状態の−３Ｖから２Ｖ程度になる。
【００８８】
上述した図１２の実施例は、従来の主ビット線を介して非選択ＮＡＮＤ列チャンネル部の電位をプログラム禁止電位まで充電する方式に比較して、低電圧動作に適しており、さらにデータラッチ回路のレイアウトも容易である。
また、ワード線印加電圧の容量カップリングによりＮＡＮＤ列チャンネル部の電位を上昇させる従来のセルフブースト動作と比較して、プログラム禁止電位を充分高い電圧値（〜９Ｖ）に設定することが可能である。
したがって、非選択メモリトランジスタに対するディスターブ耐性を向上させることができる。
【００８９】
以上説明したように、本第２実施例のＮＡＮＤ型不揮発性半導体記憶装置によれば、上述した第１実施例と同様に、低電圧動作に適し、さらにデータラッチ回路のレイアウトも容易となる。
また、ワード線印加電圧の容量カップリングによりＮＡＮＤ列チャンネル部の電位を上昇させるセルフブースト動作と比較して、プログラム禁止電位を充分高い電圧値に設定することが可能である。
そのために、データプログラム時のディスターブ耐性を向上させることができる。
【００９０】
第３実施例
図１３は本発明に係る第３実施例のＮＡＮＤ型不揮発性半導体記憶装置の構成例を示す図である。
図１３の第３実施例の構成例が図１の第１実施例の構成例と異なる点は、主ビット線が対となって列方向に配線された第１副ビット線群および第２副ビット線群に階層化されたメモリアレイ構成をなしている点である。
したがって、主ビット線のカラム方向のピッチを緩和できるため、アルミニウム配線と拡散層とのビットコンタクトおよびデータラッチ回路のレイアウトがさらに容易となり、好適である。
【００９１】
図１３において、１０Ｂはメモリアレイ、２０はローデコーダ、３０はデータラッチ回路、４０はカラム選択部、および５０は昇圧回路をそれぞれ示している。
図１３のＮＡＮＤ型不揮発性半導体記憶装置は、便宜上、２本の主ビット線、各主ビット線毎に階層化された一対の副ビット線群、各副ビット線群を構成する２本の副ビット線、各副ビット線毎に接続された２本のＮＡＮＤ列からなるメモリアレイを示す図であるが、実際のメモリアレイにおいては、たとえば６４Ｍビットのメモリの場合、主ビット線は２５６バイト（約２ｋ本）、各副ビット線群を構成する副ビット線は１６本、各副ビット線毎に接続されたＮＡＮＤ列は６４本、各ＮＡＮＤ列に直列接続されるメモリトランジスタの個数は１６個程度である。
【００９２】
メモリアレイ１０Ｂにおいて、ＭＢＬ１、ＭＢＬ２は主ビット線を示し、主ビット線ＭＢＬ１は副ビット線ＳＢＬ１ａ、ＳＢＬ１ａ’、および対となるＳＢＬ１ｂ、ＳＢＬ１ｂ’に階層化され、主ビット線ＭＢＬ２は副ビット線ＳＢＬ２ａ、ＳＢＬ２ａ’、および対となるＳＢＬ２ｂ、ＳＢＬ２ｂ’に階層化されている。
副ビット線ＳＢＬ１ａは接続トランジスタＴＧ１１ａを介して主ビット線ＭＢＬ１に接続され、接続トランジスタＴＧ１２ａを介してプリチャージ線ＰＣＬに接続される。
副ビット線ＳＢＬ１ａ’は接続トランジスタＴＧ１１ａ’を介して主ビット線ＭＢＬ１に接続され、接続トランジスタＴＧ１２ａ’を介してプリチャージ線ＰＣＬに接続される。
副ビット線ＳＢＬ１ｂは接続トランジスタＴＧ１１ｂを介して主ビット線ＭＢＬ１に接続され、接続トランジスタＴＧ１２ｂを介してプリチャージ線ＰＣＬに接続される。
副ビット線ＳＢＬ１ｂ’は接続トランジスタＴＧ１１ｂ’を介して主ビット線ＭＢＬ１に接続され、接続トランジスタＴＧ１２ｂ’を介してプリチャージ線ＰＣＬに接続される。
【００９３】
副ビット線ＳＢＬ２ａは接続トランジスタＴＧ２１ａを介して主ビット線ＭＢＬ２に接続され、接続トランジスタＴＧ２２ａを介してプリチャージ線ＰＣＬに接続される。
副ビット線ＳＢＬ２ａ’は接続トランジスタＴＧ２１ａ’を介して主ビット線ＭＢＬ２に接続され、接続トランジスタＴＧ２２ａ’を介してプリチャージ線ＰＣＬに接続される。
副ビット線ＳＢＬ２ｂは接続トランジスタＴＧ２１ｂを介して主ビット線ＭＢＬ２に接続され、接続トランジスタＴＧ２２ｂを介してプリチャージ線ＰＣＬに接続される。
副ビット線ＳＢＬ２ｂ’は接続トランジスタＴＧ２１ｂ’を介して主ビット線ＭＢＬ２に接続され、接続トランジスタＴＧ２２ｂ’を介してプリチャージ線ＰＣＬに接続される。
【００９４】
接続トランジスタＴＧ１１ａ、ＴＧ２１ａは接続制御線ＴＬ１ａにより制御され、接続トランジスタＴＧ１１ｂ、ＴＧ２１ｂは接続制御線ＴＬ１ｂにより制御され、接続トランジスタＴＧ１２ａ、ＴＧ２２ａは接続制御線ＴＬ２ａにより制御され、接続トランジスタＴＧ１２ｂ、ＴＧ２２ｂは接続制御線ＴＬ２ｂにより制御され、接続トランジスタＴＧ１１ａ’、ＴＧ２１ａ’は接続制御線ＴＬ１ａ’により制御され、接続トランジスタＴＧ１１ｂ’、ＴＧ２１ｂ’は接続制御線ＴＬ１ｂ’により制御され、接続トランジスタＴＧ１２ａ’、ＴＧ２２ａ’は接続制御線ＴＬ２ａ’により制御され、接続トランジスタＴＧ１２ｂ’、ＴＧ２２ｂ’は接続制御線ＴＬ２ｂ’により制御される。
【００９５】
副ビット線ＳＢＬ１ａはＮＡＮＤ列ＮＡＮＤ１１ａおよびＮＡＮＤ１２ａに接続され、副ビット線ＳＢＬ１ｂはＮＡＮＤ列ＮＡＮＤ１１ｂおよびＮＡＮＤ１２ｂに接続され、副ビット線ＳＢＬ２ａはＮＡＮＤ列ＮＡＮＤ２１ａおよびＮＡＮＤ２２ａに接続され、副ビット線ＳＢＬ２ｂはＮＡＮＤ列ＮＡＮＤ２１ｂおよびＮＡＮＤ２２ｂに接続され、副ビット線ＳＢＬ１ａ’はＮＡＮＤ列ＮＡＮＤ１１ａ’およびＮＡＮＤ１２ａ’に接続され、副ビット線ＳＢＬ１ｂ’はＮＡＮＤ列ＮＡＮＤ１１ｂ’およびＮＡＮＤ１２ｂ’に接続され、副ビット線ＳＢＬ２ａ’はＮＡＮＤ列ＮＡＮＤ２１ａ’およびＮＡＮＤ２２ａ’に接続され、副ビット線ＳＢＬ２ｂ’はＮＡＮＤ列ＮＡＮＤ２１ｂ’およびＮＡＮＤ２２ｂ’に接続される。
【００９６】
各ＮＡＮＤ列は選択トランジスタおよびメモリトランジスタが直列接続されてなり、それぞれ選択ゲート線ＳＬ（ＳＬ’）およびワード線ＷＬ（ＷＬ’）により制御される。
主ビット線ＭＢＬ１はデータラッチ回路ＳＡ１に接続され、主ビット線ＭＢＬ２はデータラッチ回路ＳＡ２に接続されている。
【００９７】
５０の昇圧回路は、データプログラム動作時に高電圧ＶＰＰおよび中間電圧ＶＭを発生し、ローデコーダ２０にプログラム電圧Ｖｐｇｍ（ＶＰＰ）およびパス電圧Ｖｐａｓｓ（ＶＭ）を供給し、プリチャージ線ＰＣＬにプログラム禁止のプリチャージ電圧Ｖｐｃ（ＶＭ）を供給する。
【００９８】
図１４は、図１３のＮＡＮＤ型不揮発性半導体記憶装置において、メモリアレイ１０Ｂの具体的構成を示す図であるが、便宜上、２本の主ビット線と、各主ビット線毎に１対の副ビット線のみが図示されている。
【００９９】
図１４において、主ビット線ＭＢＬ１は対となる副ビット線ＳＢＬ１ａおよびＳＢＬ１ｂに階層化され、主ビット線ＭＢＬ２は対となる副ビット線ＳＢＬ２ａおよびＳＢＬ２ｂに階層化されている。
副ビット線ＳＢＬ１ａは直列接続された接続トランジスタＴＧ１１ａおよびパストランジスタＰａｓｓ−ＴＲを介して主ビット線ＭＢＬ１に接続され、接続トランジスタＴＧ１２ａおよびパストランジスタＰａｓｓ−ＴＲを介してプリチャージ線ＰＣＬに接続される。
副ビット線ＳＢＬ１ｂは直列接続された接続トランジスタＴＧ１１ｂおよびパストランジスタＰａｓｓ−ＴＲを介して主ビット線ＭＢＬ１に接続され、接続トランジスタＴＧ１２ｂおよびパストランジスタＰａｓｓ−ＴＲを介してプリチャージ線ＰＣＬに接続される。
副ビット線ＳＢＬ２ａは直列接続された接続トランジスタＴＧ２１ａおよびパストランジスタＰａｓｓ−ＴＲを介して主ビット線ＭＢＬ２に接続され、接続トランジスタＴＧ２２ａおよびパストランジスタＰａｓｓ−ＴＲを介してプリチャージ線ＰＣＬに接続される。
副ビット線ＳＢＬ２ｂは直列接続された接続トランジスタＴＧ２１ｂおよびパストランジスタＰａｓｓ−ＴＲを介して主ビット線ＭＢＬ２に接続され、接続トランジスタＴＧ２２ｂおよびパストランジスタＰａｓｓ−ＴＲを介してプリチャージ線ＰＣＬに接続される。
【０１００】
接続トランジスタＴＧ１１ａ、ＴＧ２１ａは接続制御線ＴＬ１ａにより制御され、接続トランジスタＴＧ１１ｂ、ＴＧ２１ｂは接続制御線ＴＬ１ｂにより制御され、接続トランジスタＴＧ１２ａ、ＴＧ２２ａは接続制御線ＴＬ２ａにより制御され、接続トランジスタＴＧ１２ｂ、ＴＧ２２ｂは接続制御線ＴＬ２ｂにより制御される。
各接続トランジスタに直列接続されるパストランジスタＰａｓｓ−ＴＲは、チャンネル部にリン等のＮ型不純物層が形成されており、接続制御線に印加する電圧にかかわらず常にオン状態となる。
副ビット線ＳＢＬ１ａはＮＡＮＤ列ＮＡＮＤ１１ａおよびＮＡＮＤ１２ａに接続され、副ビット線ＳＢＬ１ｂはＮＡＮＤ列ＮＡＮＤ１１ｂおよびＮＡＮＤ１２ｂに接続され、副ビット線ＳＢＬ２ａはＮＡＮＤ列ＮＡＮＤ２１ａおよびＮＡＮＤ２２ａに接続され、副ビット線ＳＢＬ２ｂはＮＡＮＤ列ＮＡＮＤ２１ｂおよびＮＡＮＤ２２ｂに接続される。
【０１０１】
各ＮＡＮＤ列はそれぞれ２個の選択トランジスタＳＴ１，ＳＴ２、および４個のメモリトランジスタＭＴ１〜ＭＴ４が直列接続されて構成されている。
ＮＡＮＤ列ＮＡＮＤ１１ａ、ＮＡＮＤ１１ｂ、ＮＡＮＤ２１ａおよびＮＡＮＤ２１ｂにおいて、選択トランジスタタＳＴ１は選択ゲート線ＳＬ１１により制御され、選択トランジスタタＳＴ２は選択ゲート線ＳＬ１２により制御され、またメモリトランジスタＭＴ１〜ＭＴ４はそれぞれワード線ＷＬ１１〜ＷＬ１４により制御される。
また、ＮＡＮＤ列ＮＡＮＤ１２ａ、ＮＡＮＤ１２ｂ、ＮＡＮＤ２２ａおよびＮＡＮＤ２２ｂにおいて、選択トランジスタタＳＴ１は選択ゲート線ＳＬ２１により制御され、選択トランジスタタＳＴ２は選択ゲート線ＳＬ２２により制御され、またメモリトランジスタＭＴ１〜ＭＴ４はそれぞれワード線ＷＬ２１〜ＷＬ２４により制御される。
なお、図１３の構成においては、便宜上、ＮＡＮＤ列１本に４個のメモリトランジスタが直列接続されているが、実際の構成においては、１本のＮＡＮＤ列に直列接続されるメモリトランジスタの個数は〜１６個程度である。
【０１０２】
図１５は図１４のＮＡＮＤ型不揮発性半導体記憶装置のパターンレイアウト図である。
また、図１６（ａ），（ｂ）はデバイス構造断面図であり、図１６（ａ）は図１５におけるＡ−Ａ’線方向からの、図１６（ｂ）はＢ−Ｂ’線方向からの断面図を示している。
【０１０３】
図１５および図１６（ａ），（ｂ）において、１００は半導体基板、１０１はメモリアレイ領域が形成されるＰ型ウェル領域、１０２はメモリトランジスタのソースおよびドレインＮ型拡散層、１０３はＶＳＳ配線およびビットコンタクト部のＮ型拡散層、１０３ａはパストランジスタのチャンネル部に形成されたＮ型拡散層、１０４はトンネル酸化膜、１０５は選択トランジスタ部のゲート酸化膜、１０５ａはＬＯＣＯＳ素子分離酸化膜、１０６はフローティングゲート電極をなす第１層目ポリシリコンゲート電極、１０７はＯＮＯ−３層絶縁膜、１０８はメモリトランジスタおよび選択トランジスタの制御ゲート電極をなす第２層目ポリシリコン配線、１０９は第３層目ポリシリコン配線下の層間絶縁膜、１１０は第３層目ポリシリコン配線下のコンタクトホール、１１１は副ビット線およびプリチャージ線をなす３層目ポリシリコン配線、１１２はアルミニウム配線下の層間絶縁膜、１１３はアルミニウム配線下のコンタクトホール、および１１４は主ビット線をなすアルミニウム配線をそれぞれ示している。
【０１０４】
次に、図１３および図１４のＮＡＮＤ型不揮発性半導体記憶装置におけるデータプログラム動作について図１７に関連付けて説明する。
図１７は、ワード線ＷＬ１２を選択してページプログラムを行い、かつ副ビット線ＳＢＬ１ａおよびＳＢＬ２ａを選択して副ビット線ＳＢＬ１ｂおよびＳＢＬ２ｂを選択しない場合に、ＮＡＮＤ列ＮＡＮＤ１１ａ内のＭＴ２がプログラムを禁止すべきメモリトランジスタであり、ＮＡＮＤ列ＮＡＮＤ２１ａ内のＭＴ２がプログラムすべきメモリトランジスタである場合の動作を説明するための図である。
この場合、ワード線ＷＬ１２に接続されたメモリトランジスタにおいて、ＮＡＮＤ列ＮＡＮＤ２１ａ内のメモリトランジスタＭＴ２のみデータプログラムを行い、その他のＮＡＮＤ列ＮＡＮＤ１１ａ、ＮＡＮＤ１１ｂおよびＮＡＮＤ２１ｂ内のメモリトランジスタＭＴ２はすべてデータプログラムを禁止する必要がある。
【０１０５】
まず、接続制御線ＴＬ１ａおよびＴＬ１ｂに接地電圧ＧＮＤ（０Ｖ）が印加され副ビット線ＳＢＬ１ａ、ＳＢＬ１ｂ、ＳＢＬ２ａおよびＳＢＬ２ｂがすべて対応する主ビット線ＭＢＬ１およびＭＢＬ２から切り離された状態で、接続制御線ＴＬ２ａおよびＴＬ２ｂにパス電圧Ｖｐａｓｓ（９Ｖ）が印加される。これにより、副ビット線ＳＢＬ１ａ、ＳＢＬ１ｂ、ＳＢＬ２ａおよびＳＢＬ２ｂがプリチャージ線ＰＣＬからすべてプログラム禁止のプリチャージ電圧（９Ｖ）に充電される。
同時に、選択ゲート線ＳＬ１２に接地電圧ＧＮＤ（０Ｖ）が印加され、選択ゲート線ＳＬ１１およびワード線ＷＬ１１〜ＷＬ１４にパス電圧Ｖｐａｓｓ（９Ｖ）が印加される。これにより、ＮＡＮＤ列ＮＡＮＤ１１ａ、ＮＡＮＤ１１ｂ、ＮＡＮＤ２１ａおよびＮＡＮＤ２１ｂのチャンネル部がすべて副ビット線を介してプログラム禁止電圧（９Ｖ）まで充電される。
このとき、非選択ブロックのＮＡＮＤ列ＮＡＮＤ１２ａ、ＮＡＮＤ１２ｂ、ＮＡＮＤ２２ａおよびＮＡＮＤ２２ｂにおいては、選択ゲート線ＳＬ２１，ＳＬ２２およびワード線ＷＬ２１〜ＷＬ２４に接地電圧ＧＮＤ（０Ｖ）が印加されているので、当該ＮＡＮＤ列は副ビット線と切り離され、メモリトランジスタには電圧が印加されていない状態である。
【０１０６】
次に、接続制御線ＴＬ２ａおよびＴＬ２ｂが接地電圧ＧＮＤ（０Ｖ）に立ち下げられて副ビット線ＳＢＬ１ａ、ＳＢＬ１ｂ、ＳＢＬ２ａおよびＳＢＬ２ｂがすべてプリチャージ線ＰＣＬから切り離された状態で、接続制御線ＴＬ１ａが電源電圧ＶＣＣ（３．３Ｖ）に立ち上げられて副ビット線ＳＢＬ１ａおよびＳＢＬ２ａが主ビット線ＭＢＬ１およびＭＢＬ２に接続される。
ここで、プログラムを禁止すべきメモリトランジスタ（ＮＡＮＤ１１ａ内のＭＴ２）が接続された主ビット線ＭＢＬ１は電源電圧ＶCCＶＣＣ（３．３Ｖ）に、プログラムすべきメモリトランジスタ（ＮＡＮＤ２１ａ内のＭＴ２）が接続された主ビット線ＭＢＬ２は接地電圧ＧＮＤ（０Ｖ）に、それぞれ対応するデータラッチ回路を介して設定されている。
その結果、ＮＡＮＤ列ＮＡＮＤ１１ａ、ＮＡＮＤ１１ｂおよびＮＡＮＤ２１ｂのチャンネル部および対応する副ビット線はフローティング状態のままプログラム禁止電位に保持されるが、ＮＡＮＤ列ＮＡＮＤ２１ａのチャンネル部および副ビット線ＳＢＬ２ａのプログラム禁止電位は主ビット線ＭＢＬ２に放電される。
同時に、選択ワード線ＷＬ１２の印加電圧がプログラム電圧Ｖｐｇｍ（１８Ｖ）に立ち上げられる。
その結果、ＮＡＮＤ列ＮＡＮＤ１１ａ、ＮＡＮＤ１１ｂおよびＮＡＮＤ２１ｂ内のメモリトランジスタＭＴ２はプログラム禁止電圧により消去状態に保持され、ＮＡＮＤ列ＮＡＮＤ２１ａ内のメモリトランジスタＭＴ２はプログラム電圧Ｖｐｇｍによりデータプログラムがなされ、しきい値電圧は正方向にシフトして、たとえば消去状態の−３Ｖから２Ｖ程度になる。
【０１０７】
上述した図１７の実施例は、従来の主ビット線を介して非選択ＮＡＮＤ列チャンネル部の電位をプログラム禁止電位まで充電する方式に比較して、充電容量を大幅に減少させることができることから低電圧動作に適するだけでなく、さらに主ビット線のカラム方向のピッチを緩和できるため、アルミニウム配線と拡散層とのビットコンタタクトおよびデータラッチ回路のレイアウトが容易となる。
また、ワード線印加電圧の容量カップリングによりＮＡＮＤ列チャンネル部の電位を上昇させる従来のセルフブースト動作と比較して、プログラム禁止電位を充分高い電圧値（〜９Ｖ）に設定することが可能である。
したがって、非選択メモリトランジスタに対するディスターブ耐性を向上させることができる。
【０１０８】
図１８は、上述した図１７に関連付けて説明した動作のタイミングチャートを示す図である。
以下、図１７のデータプログラム動作を、図１８のタイミングチャートを参照しながさらに詳細に説明する。
【０１０９】
まず図１８において、（ａ）に示すφＰ／Ｒはプログラム／ベリファイ制御信号であり、図中時刻ｔ１〜ｔ４の間は第１回目のプログラム／ベリファイ動作が行われ、また時刻ｔ４〜ｔ７の間は第２回目のプログラム／ベリファイ動作が行われる。
【０１１０】
まず時刻ｔ１で第１回目のプログラム動作が開始されて、図１８（ｂ）および（ｅ）に示すように、接続制御線ＴＬ１ａおよびＴＬ１ｂおよび選択ゲート線ＳＬ１２に接地電圧ＧＮＤ（０Ｖ）が印加され、図１８（ｃ），（ｄ）および（ｆ）に示すように、接続制御線ＴＬ２ａおよびＴＬ２ｂおよび選択ゲート線ＳＬ１１およびすべてのワード線ＷＬにパス電圧Ｖｐａｓｓ（９Ｖ）が印加される。
その結果、図１８（ｈ）に示すように、ＮＡＮＤ列ＮＡＮＤ１１ａのチャンネル部電位ＶＣＨ１１ａおよびＮＡＮＤ１１ｂのチャンネル部電位ＶＣＨ１１ｂおよびＮＡＮＤ２１ａのチャンネル部電位ＶＣＨ２１ａおよびＮＡＮＤ２１ｂのチャンネル部電位ＶＣＨ２１ｂは、すべて対応する副ビット線およびプリチャージ線を介してプログラム禁止電圧（９Ｖ）まで充電される。
【０１１１】
次に、図１８（ｂ），（ｃ）に示すように、時刻ｔ２で、接続制御線ＴＬ２ａおよびＴＬ２ｂが接地電圧ＧＮＤ（０Ｖ）に立ち下げられ、接続制御線ＴＬ１ａが電源電圧ＶＣＣ（３．３Ｖ）に立ち上げられる。
その結果、プログラムを禁止すべきメモリトランジスタが在するチャンネル部電位ＶＣＨ１１ａ、ＶＣＨ１１ｂおよびＶＣＨ２１ｂはフローティング状態のままプログラム禁止電位を保持するが、プログラムすべきメモリトランジスタが在するＶＣＨ２１ａのプログラム禁止電位は主ビット線に放電されてＧＮＤ（０Ｖ）になる。
一方、図１８（ｆ）に示すように、選択ワード線にはプログラム電圧Ｖｐｇｍ（１８Ｖ）が印加され、時刻ｔ２〜ｔ３の間において、当該ワード線に接続されたメモリトランジスタ一括にページプログラムが行われる。
【０１１２】
次に時刻ｔ３〜ｔ４の間は、第１回目のベリファイ動作期間であり、図１８（ｄ），（ｆ）に示すように、接続制御線ＴＬ１ｂ、ＴＬ２ｂ並びに選択ワード線ＷＬに接地電圧ＧＮＤが印加され、図１８（ｂ），（ｇ）および（ｅ）に示すように、接続制御線ＴＬ１ａおよびすべての非選択ワード線および選択ゲート線ＳＬ１１およびＳＬ１２に電源電圧ＶＣＣが印加されてパス状態として、選択する一方の副ビット線側のみ通常のＮＡＮＤ型フラッシュメモリと同様のベリファイ動作が行われる。
また、時刻ｔ４〜ｔ７の間は第２回目のプログラム／ベリファイ動作であり、第１回目のプログラム／ベリファイ動作のまったくの繰り返しである。
【０１１３】
図１９は、図１３〜図１８の本第３実施例のＮＡＮＤ型不揮発性半導体記憶装置において、すでに説明したプログラム動作、および消去動作、読み出し動作についての、各バイアス設定を示す図である。
なお図中、プログラム動作は便宜上プリチャージ時（図１８において時刻ｔ１〜ｔ２）と実プログラム時（図１８において時刻ｔ２〜ｔ３）に分けて示されている。
【０１１４】
図１９において、プログラム動作はすでに説明したとおりであり、再度の説明を省略する。
消去動作については、従来のＮＡＮＤ型フラッシュメモリと基本的に同様であり、選択ＮＡＮＤ列ブロックの全ワード線に０Ｖ、非選択ＮＡＮＤ列ブロックの全ワード線およびメモリアレイの基板ＰＷＥＬＬに高電圧（Ｖｅｒａｓｅ＝２２Ｖ）が印加される。
その結果、選択ＮＡＮＤ列ブロックのメモリトランジスタのみ、フローティングゲートから基板に電子が引き抜かれて、メモリトランジスタのしきい値電圧は負方向にシフトして、たとえば−３Ｖ程度になる。
読み出し動作についても、従来のＮＡＮＤ型フラッシュメモリと基本的に同様であり、選択ＮＡＮＤ列ブロックにおいては、選択ワード線に接地電圧ＧＮＤが印加され、すべての非選択ワード線および選択ゲート線ＳＬおよび選択接続制御線ＴＬ１ａに電源電圧ＶＣＣが印加されてパス状態として、通常のＮＡＮＤ型フラッシュメモリと同様の読み出し動作が行われる。
【０１１５】
以上説明したように、本第３実施例のＮＡＮＤ型不揮発性半導体記憶装置によれば、主ビット線が対となって列方向に配線された第１副ビット線群および第２副ビット線群に階層化されたメモリアレイ構成をなし、非選択側の副ビット線から充電したＮＡＮＤ列チャンネル部のプログラム禁止電位を保持したまま、選択側の副ビット線から充電したＮＡＮＤ列に対して選択的にページプログラムを行う。
したがって、従来の主ビット線を介して非選択ＮＡＮＤ列チャンネル部の電位をプログラム禁止電位まで充電する方式に比較して、充電容量を大幅に減少させることができることから低電圧動作に適するだけでなく、さらに主ビット線のカラム方向のピッチを緩和できるため、アルミニウム配線と拡散層とのビットコンタクトおよびデータラッチ回路のレイアウトも容易となる。
また、ワード線印加電圧の容量カップリングによりＮＡＮＤ列チャンネル部の電位を上昇させるセルフブースト動作と比較して、プログラム禁止電位を充分高い電圧値に設定することが可能である。
そのために、データプログラム時のディスターブ耐性を向上させることができる。
【０１１６】
第４実施例
図２０は本発明に係る第４実施例のＮＡＮＤ型不揮発性半導体記憶装置の構成例を示す図である。
【０１１７】
図２０のＮＡＮＤ型不揮発性半導体記憶装置は、メモリアレイ１０Ｃ、ローデコーダ２０、データラッチ回路群３０、およびカラム選択部４０により構成されている。
図２０のＮＡＮＤ型不揮発性半導体記憶装置は、便宜上、２本の主ビット線、各主ビット線毎に階層化された一対の副ビット線群、各副ビット線群を構成する２本の副ビット線、各副ビット線毎に接続された２本のＮＡＮＤ列からなるメモリアレイを示す図であるが、実際のメモリアレイにおいては、例えば６４Ｍビットのメモリの場合、主ビット線は２５６バイト（約２ｋ本）、各副ビット線群を構成する副ビット線は１６本、各副ビット線毎に接続されたＮＡＮＤ列は６４本、各ＮＡＮＤ列に直列接続されるメモリトランジスタの個数は１６個程度である。
【０１１８】
メモリアレイ１０Ｃにおいて、ＭＢＬ１、ＭＢＬ２は主ビット線を示し、主ビット線ＭＢＬ１は副ビット線ＳＢＬ１ａ、ＳＢＬ１ａ’、および対となるＳＢＬ１ｂ、ＳＢＬ１ｂ’に階層化され、主ビット線ＭＢＬ２は副ビット線ＳＢＬ２ａ、ＳＢＬ２ａ’、および対となるＳＢＬ２ｂ、ＳＢＬ２ｂ’に階層化されている。
副ビット線ＳＢＬ１ａは接続トランジスタＴＧ１ａを介して主ビット線ＭＢＬ１に接続される。
副ビット線ＳＢＬ１ａ’は接続トランジスタＴＧ１ａ’を介して主ビット線ＭＢＬ１に接続される。
副ビット線ＳＢＬ１ｂは接続トランジスタＴＧ１ｂを介して主ビット線ＭＢＬ１に接続される。
副ビット線ＳＢＬ１ｂ’は接続トランジスタＴＧ１ｂ’を介して主ビット線ＭＢＬ１に接続される。
副ビット線ＳＢＬ２ａは接続トランジスタＴＧ２ａを介して主ビット線ＭＢＬ２に接続される。
副ビット線ＳＢＬ２ａ’は接続トランジスタＴＧ２ａ’を介して主ビット線ＭＢＬ２に接続される。
副ビット線ＳＢＬ２ｂは接続トランジスタＴＧ２ｂを介して主ビット線ＭＢＬ２に接続される。
副ビット線ＳＢＬ２ｂ’は接続トランジスタＴＧ２ｂ’を介して主ビット線ＭＢＬ２に接続される。
【０１１９】
接続トランジスタＴＧ１ａ、ＴＧ２ａは接続制御線ＴＬ１ａにより制御され、接続トランジスタＴＧ１ｂ、ＴＧ２ｂは接続制御線ＴＬ１ｂにより制御され、接続トランジスタＴＧ１ａ’、ＴＧ２ａ’は接続制御線ＴＬ１ａ’により制御され、接続トランジスタＴＧ１ｂ’、ＴＧ２ｂ’は接続制御線ＴＬ１ｂ’により制御される。
副ビット線ＳＢＬ１ａはＮＡＮＤ列ＮＡＮＤ１１ａおよびＮＡＮＤ１２ａに接続され、副ビット線ＳＢＬ１ｂはＮＡＮＤ列ＮＡＮＤ１１ｂおよびＮＡＮＤ１２ｂに接続され、副ビット線ＳＢＬ２ａはＮＡＮＤ列ＮＡＮＤ２１ａおよびＮＡＮＤ２２ａに接続され、副ビット線ＳＢＬ２ｂはＮＡＮＤ列ＮＡＮＤ２１ｂおよびＮＡＮＤ２２ｂに接続され、副ビット線ＳＢＬ１ａ’はＮＡＮＤ列ＮＡＮＤ１１ａ’およびＮＡＮＤ１２ａ’に接続され、副ビット線ＳＢＬ１ｂ’はＮＡＮＤ列ＮＡＮＤ１１ｂ’およびＮＡＮＤ１２ｂ’に接続され、副ビット線ＳＢＬ２ａ’はＮＡＮＤ列ＮＡＮＤ２１ａ’およびＮＡＮＤ２２ａ’に接続され、副ビット線ＳＢＬ２ｂ’はＮＡＮＤ列ＮＡＮＤ２１ｂ’およびＮＡＮＤ２２ｂ’に接続される。
各ＮＡＮＤ列は選択トランジスタおよびメモリトランジスタが直列接続されてなり、それぞれ選択ゲート線ＳＬ（ＳＬ’）およびワード線ＷＬ（ＷＬ’）に制御される。
主ビット線ＭＢＬ１はデータラッチ回路ＳＡ１に接続、主ビット線ＭＢＬ２はデータラッチ回路ＳＡ２に接続されている。
【０１２０】
図２１は、図２０のＮＡＮＤ型不揮発性半導体記憶装置において、メモリアレイ１０Ｃの具体的構成を示す図であるが、便宜上、２本の主ビット線と、各主ビット線毎に１対の副ビット線のみが図示されている。
【０１２１】
図２１において、主ビット線ＭＢＬ１は対となる副ビット線ＳＢＬ１ａおよびＳＢＬ１ｂに階層化され、主ビット線ＭＢＬ２は対となる副ビット線ＳＢＬ２ａおよびＳＢＬ２ｂに階層化されている。
副ビット線ＳＢＬ１ａは接続トランジスタＴＧ１ａおよびパストランジスタＰａｓｓ−ＴＲを介して主ビット線ＭＢＬ１に接続される。
副ビット線ＳＢＬ１ｂは接続トランジスタＴＧ１ｂおよびパストランジスタＰａｓｓ−ＴＲを介して主ビット線ＭＢＬ１に接続される。
副ビット線ＳＢＬ２ａは接続トランジスタＴＧ２ａおよびパストランジスタＰａｓｓ−ＴＲを介して主ビット線ＭＢＬ２に接続される。
副ビット線ＳＢＬ２ｂは接続トランジスタＴＧ２ｂおよびパストランジスタＰａｓｓ−ＴＲを介して主ビット線ＭＢＬ２に接続される。
【０１２２】
接続トランジスタＴＧ１ａ、ＴＧ２ａは接続制御線ＴＬ１ａにより制御され、接続トランジスタＴＧ１ｂ、ＴＧ２ｂは接続制御線ＴＬ１ｂにより制御される。
各接続トランジスタに直列接続されるパストランジスタＰａｓｓ−ＴＲは、チャンネル部にリン等のＮ型不純物層が形成されており、接続制御線に印加する電圧に係らず常にオン状態となる。
したがって、図２１のメモリアレイにおいては、接続制御線ＴＬ１ａがハイレベルであり、接続制御線ＴＬ１ｂがローレベルである場合には、副ビット線ＳＢＬ１ａが主ビット線ＭＢＬ１に接続され、副ビット線ＳＢＬ２ａが主ビット線ＭＢＬ２に接続される。
また、接続制御線ＴＬ１ｂがハイレベルであり、接続制御線ＴＬ１ａがローレベルである場合には、副ビット線ＳＢＬ１ｂが主ビット線ＭＢＬ１に接続され、副ビット線ＳＢＬ２ｂが主ビット線ＭＢＬ２に接続される。
副ビット線ＳＢＬ１ａはＮＡＮＤ列ＮＡＮＤ１１ａおよびＮＡＮＤ１２ａに接続され、副ビット線ＳＢＬ１ｂはＮＡＮＤ列ＮＡＮＤ１１ｂおよびＮＡＮＤ１２ｂに接続され、副ビット線ＳＢＬ２ａはＮＡＮＤ列ＮＡＮＤ２１ａおよびＮＡＮＤ２２ａに接続され、副ビット線ＳＢＬ２ｂはＮＡＮＤ列ＮＡＮＤ２１ｂおよびＮＡＮＤ２２ｂに接続される。
【０１２３】
各ＮＡＮＤ列はそれぞれ２個の選択トランジスタＳＴ１，ＳＴ２、およびび４個のメモリトランジスタＭＴ１〜ＭＴ４が直列接続されて構成される。
ＮＡＮＤ列ＮＡＮＤ１１ａ、ＮＡＮＤ１１ｂ、ＮＡＮＤ２１ａおよびＮＡＮＤ２１ｂにおいて、選択トランジスタタＳＴ１は選択ゲート線ＳＬ１１により制御され、選択トランジスタタＳＴ２は選択ゲート線ＳＬ１２により制御され、またメモリトランジスタＭＴ１〜ＭＴ４はそれぞれワード線ＷＬ１１〜ＷＬ１４により制御される。
ＮＡＮＤ列ＮＡＮＤ１２ａ、ＮＡＮＤ１２ｂ、ＮＡＮＤ２２ａおよびＮＡＮＤ２２ｂにおいて、選択トランジスタタＳＴ１は選択ゲート線ＳＬ２１により制御され、選択トランジスタタＳＴ２は選択ゲート線ＳＬ２２により制御され、またメモリトランジスタＭＴ１〜ＭＴ４はそれぞれワード線ＷＬ２１〜ＷＬ２４により制御される。
なお、図２１の構成においては、便宜上、ＮＡＮＤ列１本に４個のメモリトランジスタが直列接続されているが、実際の構成においては、１本のＮＡＮＤ列に直列接続されるメモリトランジスタの個数は〜１６個程度である。
【０１２４】
図２２は図２１のＮＡＮＤ型不揮発性半導体記憶装置のパターンレイアウト図である。
また、図２３（ａ）〜（ｂ）はデバイス構造断面図であり、図２３（ａ）はＡ−Ａ’方向からの、図２３（ｂ）はＢ−Ｂ’方向からの断面図を示している。
【０１２５】
図２２および図２３（ａ），（ｂ）において、１００は半導体基板、１０１はメモリアレイ領域が形成されるＰ型ウェル領域、１０２はメモリトランジスタのソースおよびドレインＮ型拡散層、１０３はＶＳＳ配線およびビットコンタクト部のＮ型拡散層、１０３ａはパストランジスタのチャンネル部に形成されたＮ型拡散層、１０４はトンネル酸化膜、１０５は選択トランジスタ部のゲート酸化膜、１０５ａはＬＯＣＯＳ素子分離酸化膜、１０６はフローティングゲート電極をなす第１層目ポリシリコンゲート電極、１０７はＯＮＯ−３層絶縁膜、１０８はメモリトランジスタおよび選択トランジスタの制御ゲート電極をなす第２層目ポリシリコン配線、１０９は第３層目ポリシリコン配線下の層間絶縁膜、１１０は第３層目ポリシリコン配線下のコンタクトホール、１１１は副ビット線をなす３層目ポリシリコン配線、１１２はアルミニウム配線下の層間絶縁膜、１１３はアルミニウム配線下のコンタクトホール、１１４は主ビット線をなすアルミニウム配線をそれぞれ示している。
【０１２６】
図２２のパターンレイアウト図において、副ビット線をなす第３層目ポリシリコン配線（１１１）および当該副ビット線とのビットコンタクト（１１０）のカラム方向のピッチは、従来のビット線ピッチに比して緩和されていない。
しかし、ポリシリコン配線およびコンタクトのプロセス上の微細加工は、アルミニウム配線およびコンタクトのプロセス上の微細加工よりも容易であるため、従来のビット線構成よりもセルサイズのシュリンクに有利である。
【０１２７】
以上説明したように、本第４実施例のＮＡＮＤ型不揮発性半導体記憶装置によれば、主ビット線が複数の列方向に複数群の副ビット線群に階層化されたメモリアレイ構成をなしている。
したがって、主ビット線のカラム方向のピッチを緩和できるため、アルミニウム配線と拡散層とのビットコンタクトおよびデータラッチ回路のレイアウトが容易となる。
【０１２８】
第５実施例
図２４は本発明に係る第５実施例のＮＡＮＤ型不揮発性半導体記憶装置の構成例を示す図である。
図２４の第５実施例の構成例が図２０の第４実施例の構成例と異なる点は、対となって列方向に配線された副ビット線対が、それぞれ反対側の端部で接続トランジスタを介して主ビット線に接続されるメモリアレイ構成をなしている点である。
したがって、第４実施例において必要であったパストランジスタＰａｓｓ−ＴＲが不要となり、プロセス工程（１０３ａのＮ型拡散層）が削減でき、好適である。
【０１２９】
図２４のＮＡＮＤ型不揮発性半導体記憶装置は、メモリアレイ１０Ｄ、ローデコーダ２０、データラッチ回路群３０、およびカラム選択部４０により構成されている。
図２４のＮＡＮＤ型不揮発性半導体記憶装置は、便宜上、２本の主ビット線、各主ビット線毎に階層化された一対の副ビット線群、各副ビット線群を構成する２本の副ビット線、各副ビット線毎に接続された２本のＮＡＮＤ列からなるメモリアレイを示す図であるが、実際のメモリアレイにおいては、例えば６４Ｍビットのメモリの場合、主ビット線は２５６バイト（約２ｋ本）、各副ビット線群を構成する副ビット線は１６本、各副ビット線毎に接続されたＮＡＮＤ列は６４本、各ＮＡＮＤ列に直列接続されるメモリトランジスタの個数は１６個程度である。
【０１３０】
メモリアレイ１０Ｄにおいて、ＭＢＬ１、ＭＢＬ２は主ビット線を示し、主ビット線ＭＢＬ１は副ビット線ＳＢＬ１ａ、ＳＢＬ１ａ’、および対となるＳＢＬ１ｂ、ＳＢＬ１ｂ’に階層化され、主ビット線ＭＢＬ２は副ビット線ＳＢＬ２ａ、ＳＢＬ２ａ’、および対となるＳＢＬ２ｂ、ＳＢＬ２ｂ’に階層化されている。
副ビット線ＳＢＬ１ａは接続トランジスタＴＧ１ａを介して主ビット線ＭＢＬ１に接続される。
副ビット線ＳＢＬ１ａ’は接続トランジスタＴＧ１ａ’を介して主ビット線ＭＢＬ１に接続される。
副ビット線ＳＢＬ１ｂは接続トランジスタＴＧ１ｂを介して主ビット線ＭＢＬ１に接続される。
副ビット線ＳＢＬ１ｂ’は接続トランジスタＴＧ１ｂ’を介して主ビット線ＭＢＬ１に接続される。
副ビット線ＳＢＬ２ａは接続トランジスタＴＧ２ａを介して主ビット線ＭＢＬ２に接続される。
副ビット線ＳＢＬ２ａ’は接続トランジスタＴＧ２ａ’を介して主ビット線ＭＢＬ２に接続される。
副ビット線ＳＢＬ２ｂは接続トランジスタＴＧ２ｂを介して主ビット線ＭＢＬ２に接続される。
副ビット線ＳＢＬ２ｂ’は接続トランジスタＴＧ２ｂ’を介して主ビット線ＭＢＬ２に接続される。
【０１３１】
接続トランジスタＴＧ１ａ、ＴＧ２ａは接続制御線ＴＬ１ａにより制御され、接続トランジスタＴＧ１ｂ、ＴＧ２ｂは接続制御線ＴＬ１ｂにより制御され、接続トランジスタＴＧ１ａ’、ＴＧ２ａ’は接続制御線ＴＬ１ａ’により制御され、接続トランジスタＴＧ１ｂ’、ＴＧ２ｂ’は接続制御線ＴＬ１ｂ’により制御される。
副ビット線ＳＢＬ１ａはＮＡＮＤ列ＮＡＮＤ１１ａおよびＮＡＮＤ１２ａに接続され、副ビット線ＳＢＬ１ｂはＮＡＮＤ列ＮＡＮＤ１１ｂおよびＮＡＮＤ１２ｂに接続され、副ビット線ＳＢＬ２ａはＮＡＮＤ列ＮＡＮＤ２１ａおよびＮＡＮＤ２２ａに接続され、副ビット線ＳＢＬ２ｂはＮＡＮＤ列ＮＡＮＤ２１ｂおよびＮＡＮＤ２２ｂに接続され、副ビット線ＳＢＬ１ａ’はＮＡＮＤ列ＮＡＮＤ１１ａ’およびＮＡＮＤ１２ａ’に接続され、副ビット線ＳＢＬ１ｂ’はＮＡＮＤ列ＮＡＮＤ１１ｂ’およびＮＡＮＤ１２ｂ’に接続され、副ビット線ＳＢＬ２ａ’はＮＡＮＤ列ＮＡＮＤ２１ａ’およびＮＡＮＤ２２ａ’に接続され、副ビット線ＳＢＬ２ｂ’はＮＡＮＤ列ＮＡＮＤ２１ｂ’およびＮＡＮＤ２２ｂ’に接続される。
各ＮＡＮＤ列は選択トランジスタおよびメモリトランジスタが直列接続されてなり、それぞれ選択ゲート線ＳＬ（ＳＬ’）およびワード線ＷＬ（ＷＬ’）に制御される。
主ビット線ＭＢＬ１はデータラッチ回路ＳＡ１に接続され、主ビット線ＭＢＬ２はデータラッチ回路ＳＡ２に接続されている。
【０１３２】
図２５は、図２４のＮＡＮＤ型不揮発性半導体記憶装置において、メモリアレイ１０Ｄの具体的構成を示す図であるが、便宜上、２本の主ビット線と、各主ビット線毎に１対の副ビット線のみが図示されている。
【０１３３】
図２５において、主ビット線ＭＢＬ１は対となる副ビット線ＳＢＬ１ａおよびＳＢＬ１ｂに階層化され、主ビット線ＭＢＬ２は対となる副ビット線ＳＢＬ２ａおよびＳＢＬ２ｂに階層化されている。
副ビット線ＳＢＬ１ａは接続トランジスタＴＧ１ａを介して主ビット線ＭＢＬ１に接続される。
副ビット線ＳＢＬ１ｂは接続トランジスタＴＧ１ｂを介して主ビット線ＭＢＬ１に接続される。
副ビット線ＳＢＬ２ａは接続トランジスタＴＧ２ａを介して主ビット線ＭＢＬ２に接続される。
副ビット線ＳＢＬ２ｂは接続トランジスタＴＧ２ｂを介して主ビット線ＭＢＬ２に接続されれる。
【０１３４】
接続トランジスタＴＧ１ａ、ＴＧ２ａは接続制御線ＴＬ１ａにより制御され、接続トランジスタＴＧ１ｂ、ＴＧ２ｂは接続制御線ＴＬ１ｂにより制御される。
図２５のメモリアレイにおいては、接続制御線ＴＬ１ａがハイレベルであり、接続制御線ＴＬ１ｂがローレベルである場合には、副ビット線ＳＢＬ１ａが主ビット線ＭＢＬ１に接続され、副ビット線ＳＢＬ２ａが主ビット線ＭＢＬ２に接続される。
また、接続制御線ＴＬ１ｂがハイレベルであり、接続制御線ＴＬ１ａがローレベルである場合には、副ビット線ＳＢＬ１ｂが主ビット線ＭＢＬ１に接続され、副ビット線ＳＢＬ２ｂが主ビット線ＭＢＬ２に接続される。
副ビット線ＳＢＬ１ａはＮＡＮＤ列ＮＡＮＤ１１ａおよびＮＡＮＤ１２ａに接続され、副ビット線ＳＢＬ１ｂはＮＡＮＤ列ＮＡＮＤ１１ｂおよびＮＡＮＤ１２ｂに接続され、副ビット線ＳＢＬ２ａはＮＡＮＤ列ＮＡＮＤ２１ａおよびＮＡＮＤ２２ａに接続され、副ビット線ＳＢＬ２ｂはＮＡＮＤ列ＮＡＮＤ２１ｂおよびＮＡＮＤ２２ｂに接続される。
【０１３５】
各ＮＡＮＤ列はそれぞれ２個の選択トランジスタＳＴ１，ＳＴ２、およびび４個のメモリトランジスタＭＴ１〜ＭＴ４が直列接続されて構成されている。
ＮＡＮＤ列ＮＡＮＤ１１ａ、ＮＡＮＤ１１ｂ、ＮＡＮＤ２１ａおよびＮＡＮＤ２１ｂにおいて、選択トランジスタタＳＴ１は選択ゲート線ＳＬ１１により制御され、選択トランジスタタＳＴ２は選択ゲート線ＳＬ１２により制御され、またメモリトランジスタＭＴ１〜ＭＴ４はそれぞれワード線ＷＬ１１〜ＷＬ１４により制御される。
ＮＡＮＤ列ＮＡＮＤ１２ａおよびＮＡＮＤ１２ｂおよびＮＡＮＤ２２ａおよびＮＡＮＤ２２ｂにおいて、選択トランジスタタＳＴ１は選択ゲート線ＳＬ２１により制御され、選択トランジスタタＳＴ２は選択ゲート線ＳＬ２２により制御され、またメモリトランジスタＭＴ１〜ＭＴ４はそれぞれワード線ＷＬ２１〜ＷＬ２４により制御される。
なお、図２５の構成においては、便宜上、ＮＡＮＤ列１本に４個のメモリトランジスタが直列接続されているが、実際の構成においては、１本のＮＡＮＤ列に直列接続されるメモリトランジスタの個数は〜１６個程度である。
【０１３６】
図２６は図２５のＮＡＮＤ型不揮発性半導体記憶装置のパターンレイアウト図である。
また、図２７（ａ），（ｂ）はデバイス構造断面図であり、図２７（ａ）はＡ−Ａ’方向からの、図２７（ｂ）はＢ−Ｂ’方向からの断面図を示している。
【０１３７】
図２６および図２７（ａ），（ｂ）において、１００は半導体基板、１０１はメモリアレイ領域が形成されるＰ型ウェル領域、１０２はメモリトランジスタのソースおよびドレインＮ型拡散層、１０３はＶＳＳ配線およびビットコンタクト部のＮ型拡散層、１０４はトンネル酸化膜、１０５は選択トランジスタ部のゲート酸化膜、１０５ａはＬＯＣＯＳ素子分離酸化膜、１０６はフローティングゲート電極をなす第１層目ポリシリコンゲート電極、１０７はＯＮＯ−３層絶縁膜、１０８はメモリトランジスタおよび選択トランジスタの制御ゲート電極をなす第２層目ポリシリコン配線、１０９は第３層目ポリシリコン配線下の層間絶縁膜、１１０は第３層目ポリシリコン配線下のコンタクトホール、１１１は副ビット線をなす３層目ポリシリコン配 線、１１２はアルミニウム配線下の層間絶縁膜、１１３はアルミニウム配線下のコンタクトホール、１１４は主ビット線をなすアルミニウム配線をそれぞれ示している。
【０１３８】
図２６のパターンレイアウト図において、副ビット線をなす第３層目ポリシリコン配線（１１１）および当該副ビット線とのビットコンタクト（１１０）のカラム方向のピッチは、従来のビット線ピッチに比して緩和されていない。
しかし、ポリシリコン配線およびコンタクトのプロセス上の微細加工は、アルミニウム配線およびコンタクトのプロセス上の微細加工よりも容易であるため、従来のビット線構成よりもセルサイズのシュリンクに有利である。
【０１３９】
以上説明したように、本第４実施例のＮＡＮＤ型不揮発性半導体記憶装置によれば、主ビット線が複数の列方向に複数群の副ビット線群に階層化されたメモリアレイ構成をなしている。
したがって、主ビット線のカラム方向のピッチを緩和できるため、アルミニウム配線と拡散層とのビットコンタクトおよびデータラッチ回路のレイアウトが容易となる。
またすでに説明した第４実施例と比較して、プロセス工程が削減でき、好適である。
【０１４０】
【発明の効果】
以上説明したように、本発明によれば、低電圧での単一電源動作に適し、ビット線毎のデータラッチ回路のレイアウトが容易で、しかもディスターブ耐性の良好なデータプログラム動作を行うＮＡＮＤ型不揮発性半導体記憶装置を実現することができる。
さらに、本発明によれば、実質的にメモリセルサイズを大きくすることなく、ビット線レイアウトのカラム方向のピッチを緩和できるＮＡＮＤ型不揮発性半導体記憶装置を実現することができる。
【図面の簡単な説明】
【図１】本発明に係る第１実施例のＮＡＮＤ型不揮発性半導体記憶装置の構成例を示す図である。
【図２】図１におけるメモリアレイの具体的構成を示す図である。
【図３】図２のパターンレイアウト図である。
【図４】図３のパターンレイアウト図におけるデバイス構造断面図である。
【図５】第１実施例のＮＡＮＤ型不揮発性半導体記憶装置におけるデータプログラム動作を説明するための図である。
【図６】図５の動作を説明するためのタイミングチャートを示す図である。
【図７】第１実施例のＮＡＮＤ型不揮発性半導体記憶装置において、プログラム動作、消去動作、読み出し動作についての各バイアス設定を示す図である。
【図８】本発明に係る第２実施例のＮＡＮＤ型不揮発性半導体記憶装置の構成例を示す図である。
【図９】図８におけるメモリアレイの具体的構成を示す図である。
【図１０】図９のパターンレイアウト図である。
【図１１】図１０のパターンレイアウト図におけるデバイス構造断面図である。
【図１２】第２実施例のＮＡＮＤ型不揮発性半導体記憶装置におけるデータプログラム動作を説明するための図である。
【図１３】本発明に係る第３実施例のＮＡＮＤ型不揮発性半導体記憶装置の構成例を示す図である。
【図１４】図１３におけるメモリアレイの具体的構成を示す図である。
【図１５】図１４のパターンレイアウト図である。
【図１６】図１５のパターンレイアウト図におけるデバイス構造断面図である。
【図１７】第３実施形態のＮＡＮＤ型不揮発性半導体記憶装置におけるデータプログラム動作を説明するための図である。
【図１８】図１７の動作を説明するためのタイミングチャートを示す図である。
【図１９】第３実施例のＮＡＮＤ型不揮発性半導体記憶装置において、プログラム動作、消去動作、読み出し動作についての各バイアス設定を示す図である。
【図２０】本発明に係る第４実施例のＮＡＮＤ型不揮発性半導体記憶装置の構成例を示す図である。
【図２１】図２０におけるメモリアレイの具体的構成を示す図である。
【図２２】図２１のパターンレイアウト図である。
【図２３】図２２のパターンレイアウト図におけるデバイス構造断面図である。
【図２４】本発明に係る第５実施例のＮＡＮＤ型不揮発性半導体記憶装置の構成例を示す図である。
【図２５】図２４におけるメモリアレイの具体的構成を示す図である。
【図２６】図２５のパターンレイアウト図である。
【図２７】図２６のパターンレイアウト図におけるデバイス構造断面図である。
【図２８】セルフブーストによるデータプログラムの動作を説明するための図である。
【図２９】図２９（ａ）はセルフブースト動作時における１個のメモリトランジスタを図示したものであり、図２９（ｂ）はその等価回路図である。
【図３０】セルフブースト効率Ｂｒの確保とトランジスタの短チャンネル化が、相反するトレードオフの関係にあることを説明するための図である。
【図３１】カラム方向のピッチを緩和できる従来のＮＡＮＤ型フラッシュメモリのメモリアレイを示す図である。
【図３２】図３１のパターンレイアウト図である。
【図３３】図３２のパターンレイアウト図におけるデバイス構造断面図である。
【符号の説明】
ＳＬ…選択ゲート線、ＷＬ…ワード線、ＢＬ…ビット線、ＭＢＬ…主ビット線、ＳＢＬ…副ビット線、ＴＬ…接続制御線、ＰＣＬ…プリチャージ線、ＳＴ…選択トランジスタ、ＭＴ…メモリトランジスタ、ＴＧ…接続トランジスタ、Ｐａｓｓ−ＴＲ…パストランジスタ、ＮＡＮＤ…ＮＡＮＤ列、ＳＡ…データラッチ回路、Ｖｐｇｍ…プログラム電圧、Ｖｐａｓｓ…パス電圧、Ｖｂｓｔ…ブースト電圧（プログラム禁止電圧）、Ｖｐｃ…プリチャージ電圧（プログラム禁止電圧）、ＶＰＰ…高電圧、ＶＭ…中間電圧、ＶＣＨ…ＮＡＮＤ列チャンネル電位、ＶＦ…フローティングゲート電位、ＶＣ…コントロールゲート電位、φＰ／Ｒ…プログラム／ベリファイ制御信号、Ｃ- ｏｎｏ…コントロールゲート／フローティングゲート間の層間容量、Ｃ- ｔｏｘ…トンネル酸化膜容量、Ｃ- ｃｈ…チャンネル部容量、Ｃ- ｉｎｓ…Ｃ- ｏｎｏとＣ- ｔｏｘの直列接続による合成容量、Ｂｒ…セルフブースト効率、Ｎｄｏｐｅ…ＰＷＥＬＬ濃度、Ｌｍｉｎ…ＴＲの短チャンネル限界、１０，１０ａ，１０Ｂ，１０Ｃ，１０Ｄ…メモリアレイ、２０…ローデコーダ、３０…データラッチ回路、４０…カラム選択部、５０…昇圧回路、１００…半導体基板、１０１…Ｐ型ウェル領域、１０２…Ｎ型拡散層（メモリトランジスタのソースおよびドレイン）、１０３…Ｎ型拡散層（ＶＳＳ配線およびビットコンタクト部）、１０３ａ…Ｎ型拡散層（パストランジスタのチャンネル部）、１０４…トンネル酸化膜、１０５…ゲート酸化膜（選択トランジスタ部）、１０５ａ…ＬＯＣＯＳ素子分離酸化膜、１０６…第１層目ポリシリコンゲート電極、１０７…ＯＮＯ−３層絶縁膜、１０８…第２層目ポリシリコン配線、１０９…層間絶縁膜（第３層目ポリシリコン配線下）、１１０…コンタクトホール（第３層目ポリシリコン配線下）、１１１…第３層目ポリシリコン配線、１１２…層間絶縁膜（アルミニウム配線下）、１１３…コンタクトホール（アルミニウム配線下）、１１４…アルミニウム配線。
Claims (20)
- 列状に配列された複数の主ビット線と、
複数のワード線と、
接地線と、
選択トランジスタを介してメモリトランジスタが複数個直列接続されて構成され、マトリクス配置された複数のＮＡＮＤ列と、を有し、
前記各主ビット線がそれぞれスイッチング手段を介して複数の副ビット線に階層化され、
前記各列の各副ビット線と前記接地線との間にそれぞれ選択トランジスタを介してメモリトランジスタが複数個直列接続された少なくとも一つの前記ＮＡＮＤ列が接続され、
同一行のメモリトランジスタのコントロールゲート電極が共通のワード線に接続された
ＮＡＮＤ型の不揮発性半導体記憶装置であって、
書き込み動作時に、前記主ビット線と前記副ビット線とを前記スイッチング手段により非導通状態に保持して、選択ワード線に接続されたメモリトランジスタを含むＮＡＮＤ列が接続された複数の副ビット線を書き込み禁止電位に設定する手段と、
書き込み禁止電位に設定された前記複数の副ビット線のうち、書き込みすべきメモリトランジスタを含むＮＡＮＤ列が接続された副ビット線を前記スイッチング手段を通して階層化対象の主ビット線に放電させ、書き込みが禁止されたメモリトランジスタを含むＮＡＮＤ列が接続された副ビット線を、前記スイッチング手段により階層化対象の主ビット線と電気的に切り離してフローティング状態に保持する手段と、
選択された前記ワード線に書き込み電圧を印加する手段と
を備えた不揮発性半導体記憶装置。 - 列状に配列された複数の主ビット線と、
複数のワード線と、
接地線と、
選択トランジスタを介してメモリトランジスタが複数個直列接続されて構成され、マトリクス配置された複数のＮＡＮＤ列と、を有し、
前記各主ビット線がそれぞれスイッチング手段を介して複数の副ビット線に階層化され、
前記各列の各副ビット線と前記接地線との間にそれぞれ選択トランジスタを介してメモリトランジスタが複数個直列接続された少なくとも一つの前記ＮＡＮＤ列が接続され、
同一行のメモリトランジスタのコントロールゲート電極が共通のワード線に接続された
ＮＡＮＤ型の不揮発性半導体記憶装置であって、
データ書き込み動作時に、前記主ビット線と前記副ビット線とを前記スイッチング手段により非導通状態に保持して、選択ワード線に接続されたメモリトランジスタを含むＮＡＮＤ列が接続された複数の副ビット線および当該選択されたＮＡＮＤ列のチャンネル部の電位を書き込み禁止電位まで上昇させる手段と、
前記チャンネル部および当該ＮＡＮＤ列が接続された副ビット線に充電された書き込み禁止電位を、書き込むべきデータ内容に応じて前記スイッチング手段を通して階層化対象の主ビット線に放電させ、データ内容に応じて書き込みが禁止されたメモリトランジスタを含むＮＡＮＤ列が接続された副ビット線を前記スイッチング手段により階層化対象の主ビット線と電気的に切り離してフローティング状態に保持する手段と、
選択された前記ワード線に書き込み電圧を印加して当該選択ワード線に接続された前記メモリトランジスタへ一括してページ書き込みを行う手段と
を備えた不揮発性半導体記憶装置。 - 前記主ビット線に接続されたデータラッチ回路をさらに備え、
前記放電手段は、書き込み動作時に、当該データラッチ回路にラッチされたデータ内容に応じて前記書き込み禁止電位を主ビット線に放電させる
請求項２記載の不揮発性半導体記憶装置。 - 前記副ビット線は、一方の端部において第１接続トランジスタを介し て主ビット線に接続され、他方の端部において第２接続トランジスタを介して当該副ビット線を前記書き込み禁止電位に充電するためのプリチャージ線に接続された
請求項２記載の不揮発性半導体記憶装置。 - 前記第１接続トランジスタおよび第２接続トランジスタは、それぞれゲート電極が第１接続制御線および第２接続制御線に接続されて制御され、
前記メモリトランジスタは、コントロールゲート電極と、第１導電層膜で形成されたフローティングゲート電極とを有し、
前記コントロールゲート電極に接続された前記ワード線と、前記選択トランジスタの制御電極に接続された選択ゲート線と、前記第１接続制御線および第２接続制御線は第２導電層膜で形成され、
前記副ビット線および前記プリチャージ線は第３導電層膜で形成され、
前記主ビット線は第４導電層膜で形成されている
請求項４記載の不揮発性半導体記憶装置。 - メモリトランジスタと、
前記メモリトランジスタのゲートに接続されたワード線と、
主ビット線と、を含み、
前記主ビット線はスイッチング手段を介して複数の副ビット線に階層化され、前記副ビット線と前記接地線との間にそれぞれ選択トランジスタを介して前記メモリトランジスタが複数個直列接続されてＮＡＮＤ列を構成し、前記ＮＡＮＤ列がマトリクス配置されてなるＮＡＮＤ型の不揮発性半導体記憶装置であって、
データ書き込み動作時に、選択されたＮＡＮＤ列が在する副ビット線を選択して当該副ビット線および該選択されたＮＡＮＤ列のチャンネル部の電位を書き込み禁止電位まで上昇させる手段と、
書き込むべきデータ内容に応じて前記チャンネル部および当該ＮＡＮＤ列が接続された副ビット線に充電された書き込み禁止電位を主ビット線に放電させる手段と、
選択された前記ワード線に書き込み電圧を印加して当該選択ワード線に接続された前記メモリトランジスタへ一括してページ書き込みを行う手段と、を備え、
前記副ビット線は、一方の端部において第１接続トランジスタを介して主ビット線に接続され、他方の端部において第２接続トランジスタを介して当該副ビット線を前記書き込み禁止電位に充電するためのプリチャージ線に接続され、
前記第１接続トランジスタおよび第２接続トランジスタは、それぞれゲート電極が第１接続制御線および第２接続制御線に接続されて制御され、
前記メモリトランジスタは、コントロールゲート電極と、第１導電層膜で形成されたフローティングゲート電極とを有し、
前記コントロールゲート電極に接続された前記ワード線と、前記選択トランジスタの制御電極に接続された選択ゲート線と、前記第１接続制御線および第２接続制御線は第２導電層膜で形成され、
前記副ビット線および前記プリチャージ線は第３導電層膜で形成され、
前記主ビット線は第４導電層膜で形成されている
不揮発性半導体記憶装置。 - 前記第１導電層膜はポリシリコン層であり、
前記第２導電層膜はポリシリコン層またはポリサイド層であり、
前記第３導電層膜はポリシリコン層またはポリサイド層であり、
前記第４導電層膜はアルミニウム層である
請求項５または６記載の不揮発性半導体記憶装置。 - 列状に配列された複数の主ビット線と、
複数のワード線と、
接地線と、
選択トランジスタを介してメモリトランジスタが複数個直列接続されて構成され、マトリクス配置された複数のＮＡＮＤ列と、を有し、
前記各主ビット線がそれぞれスイッチング手段を介して複数の副ビット線に階層化され、
前記各列の各副ビット線と前記接地線との間にそれぞれ選択トランジスタを介してメモリトランジスタが複数個直列接続された少なくとも一つの前記ＮＡＮＤ列が接続され、
同一行のメモリトランジスタのコントロールゲート電極が共通のワード線に接続された
ＮＡＮＤ型の不揮発性半導体記憶装置のデータ書き込み方法であって、
前記主ビット線と前記副ビット線とを前記スイッチング手段により非導通状態に保持して、選択ワード線に接続されたメモリトランジスタを含むＮＡＮＤ列が接続された複数の副ビット線および当該選択されたＮＡＮＤ列のチャンネル部の電位を書き込み禁止電位まで上昇させる過程と、
前記チャンネル部および当該ＮＡＮＤ列が接続された副ビット線に充電された書き込み禁止電位を、書き込むべきデータ内容に応じて前記スイッチング手段を通して階層化対象の主ビット線に放電させ、データ内容に応じて書き込みが禁止されたメモリトランジスタを含むＮＡＮＤ列が接続された副ビット線を前記スイッチング手段により階層化対象の主ビット線と電気的に切り離してフローティング状態に保持する過程と、
選択された前記ワード線に書き込み電圧を印加して当該選択ワード線に接続された前記メモリトランジスタへ一括してページ書き込みを行う過程と
を有する不揮発性半導体記憶装置のデータ書き込み方法。 - 主ビット線がスイッチング手段を介して対となって列方向に配線された第１副ビット線群および第２副ビット線群に階層化され、前記第１副ビット線群を構成する各第１副ビット線および前記第２副ビット線群を構成する各第２副ビット線と接地線との間にそれぞれ選択トランジスタを介してメモリトランジスタが複数個直列接続されてそれぞれ第１ＮＡＮＤ列および第２ＮＡＮＤ列を構成し、前記第１ＮＡＮＤ列および第２ＮＡＮＤ列がマトリクス配置され、同一行のメモリトランジスタのコントロール電極が共通のワード線に接続されてなるＮＡＮＤ型の不揮発性半導体記憶装置であって、
データ書き込み動作時に、選択されたワード線と交差する前記第１副ビット線および前記第２副ビット線を選択して当該選択されたワード線と交差する第１ＮＡＮＤ列および第２ＮＡＮＤ列のチャンネル部の電位をともに書き込み禁止電位まで上昇させる手段と、
前記第１ＮＡＮＤ列および第２ＮＡＮＤ列のうちで非選択のＮＡＮＤ列におけるチャンネル部および当該ＮＡＮＤ列が接続された副ビット線に充電された書き込み禁止電位をフローティング状態に保持したまま、選択されたＮＡＮＤ列のチャンネル部および当該ＮＡＮＤ列が接続された副ビット線に充電された書き込み禁止電位を、書き込むべきデータ内容に応じて前記主ビット線に放電させる放電手段と、
前記選択されたワード線に書き込み電圧を印加して、前記第１ＮＡＮＤ列および第２ＮＡＮＤ列のうちで選択されたＮＡＮＤ列のみに対し、選択されたワード線に接続されたメモリトランジスタへ一括してページ書き込みを行う手段と
を備えた不揮発性半導体記憶装置。 - 前記主ビット線に接続されたデータラッチ回路をさらに備え、
前記放電手段は、書き込み動作時に、当該データラッチ回路にラッチされたデータ内容に応じて前記書き込み禁止電位を前記主ビット線に放電させる
請求項９記載の不揮発性半導体記憶装置。 - 前記第１副ビット線および第２副ビット線は、一方の端部においてそれぞれ対応する第１接続トランジスタを介して前記主ビット線に接続され、他方の端部においてそれぞれ対応する第２接続トランジスタを介して当該副ビット線を前記書き込み禁止電位に充電するためのプリチャージ線に接続された
請求項９記載の不揮発性半導体記憶装置。 - 前記第１副ビット線に接続された第１接続トランジスタおよび第２接続トランジスタは、それぞれゲート電極が前記第１副ビット線専用の第１接続制御線および第２接続制御線に接続され、
前記第２副ビット線に接続された第１接続トランジスタおよび第２接続トランジスタは、それぞれゲート電極が第２副ビット線専用の第１接続制御線および第２接続制御線に接続され、
前記メモリトランジスタは、コントロールゲート電極と、第１導電層膜で形成されたフローティングゲート電極とを有し、
前記コントロールゲート電極に接続された前記ワード線と、前記選択トランジスタの制御電極に接続された選択ゲート線と、前記第１接続制御線および第２接続制御線は第２導電層膜で形成され、
前記副ビット線および前記プリチャージ線は第３導電層膜で形成され、
前記主ビット線は第４導電層膜で形成されている
請求項１１記載の不揮発性半導体記憶装置。 - 前記第１導電層膜はポリシリコン層であり、
前記第２導電層膜はポリシリコン層またはポリサイド層であり、
前記第３導電層膜はポリシリコン層またはポリサイド層であり、
前記第４導電層膜はアルミニウム層である
請求項１２記載の不揮発性半導体記憶装置。 - 主ビット線がスイッチング手段を介して対となって列方向に配線された第１副ビット線群および第２副ビット線群に階層化され、前記第１副ビット線群を構成する各第１副ビット線および前記第２副ビット線群を構成する各第２副ビット線と接地線との間にそれぞれ選択トランジスタを介してメモリトランジスタが複数個直列接続されてそれぞれ第１ＮＡＮＤ列および第２ＮＡＮＤ列を構成し、前記第１ＮＡＮＤ列および第２ＮＡＮＤ列がマトリクス配置され、同一行のメモリトランジスタのコントロール電極が共通のワード線に接続されてなるＮＡＮＤ型の不揮発性半導体記憶装置のデータ書き込み方法であって、
書き込み動作時に、選択されたワード線と交差する前記第１副ビット線および前記第２副ビット線を選択して当該選択されたワード線と交差する第１ＮＡＮＤ列および第２ＮＡＮＤ列のチャンネル部の電位をともに書き込み禁止電位まで上昇させる過程と、
前記第１ＮＡＮＤ列および第２ＮＡＮＤ列のうちで非選択のＮＡＮＤ列におけるチャンネル部および当該ＮＡＮＤ列が接続された副ビット線に充電された書き込み禁止電位をフローティング状態に保持したまま、選択されたＮＡＮＤ列のチャンネル部および当該ＮＡＮＤ列が接続された副ビット線に充電された書き込み禁止電位を、書き込むべきデータ内容に応じて前記主ビット線に放電させる過程と、
前記選択されたワード線に書き込み電圧を印加して、前記第１ＮＡＮＤ列および第２ＮＡＮＤ列のうちで選択されたＮＡＮＤ列のみに対し、選択されたワード線に接続されたメモリトランジスタへ一括してページ書き込みを行う過程と
を有する不揮発性半導体記憶装置のデータ書き込み方法。 - 接地線と、
列状に配線された各主ビット線を複数の列方向に階層化して配線した複数群の副ビット線群と、
前記複数群の副ビット線群の任意の一の副ビット線群から任意の一の副ビット線を選択して前記主ビット線に接続する手段とを備え、
前記副ビット線と前記接地線との間にそれぞれ選択トランジスタを介してメモリトランジスタが複数個直列接続されてＮＡＮＤ列を構成し、前記ＮＡＮＤ列がマトリクス配置され、
前記複数群の副ビット線群は、対となって列方向に階層化して配線された第１副ビット線群および第２副ビット線群を含む
不揮発性半導体記憶装置。 - 前記主ビット線に接続されたデータラッチ回路をさらに備えた
請求項１５記載の不揮発性半導体記憶装置。 - 前記第１副ビット線群を構成する各第１副ビット線は、一方の端部において、行方向に配線された第１接続制御線に制御される第１接続トランジスタを介し て主ビット線に接続され、
前記第２副ビット線群を構成する各第２副ビット線は、前記第１副ビット線が主ビット線に接続される一方の端部と同一方向の端部において、行方向に配線された第２接続制御線に制御される第２接続トランジスタを介して主ビット線に接続される
請求項１５記載の不揮発性半導体記憶装置。 - 前記第１副ビット線群を構成する各第１副ビット線は、一方の端部において、行方向に配線された第１接続制御線に制御される第１接続トランジスタを介して主ビット線に接続され、
前記第２副ビット線群を構成する各第２副ビット線は、前記第１副ビット線が主ビット線に接続される一方の端部と逆方向の端部において、行方向に配線された第２接続制御線に制御される第２接続トランジスタを介して主ビット線に接続される
請求項１５記載の不揮発性半導体記憶装置。 - 前記メモリトランジスタは、コントロールゲート電極と、第１導電層膜で形成されたフローティングゲート電極とを有し、
前記コントロールゲート電極に接続された前記ワード線と、前記選択トランジスタの制御電極に接続された選択ゲート線と、前記第１接続制御線および第２接続制御線は第２導電層膜で形成され、
前記副ビット線は第３導電層膜で形成され、
前記主ビット線は第４導電層膜で形成されている
請求項１７記載の不揮発性半導体記憶装置。 - 前記第１導電層膜はポリシリコン層であり、
前記第２導電層膜はポリシリコン層またはポリサイド層であり、
前記第３導電層膜はポリシリコン層またはポリサイド層であり、
前記第４導電層膜はアルミニウム層である
請求項１９記載の不揮発性半導体記憶装置。
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