KR20070115604A

KR20070115604A - 비휘발성 반도체 메모리

Info

Publication number: KR20070115604A
Application number: KR1020070043176A
Authority: KR
Inventors: 도시따께 야에가시; 겐지 사와무라
Original assignee: 가부시끼가이샤 도시바
Priority date: 2006-05-31
Filing date: 2007-05-03
Publication date: 2007-12-06
Also published as: US7436714B2; JP2007323735A; JP4960018B2; US20070279986A1; KR100900851B1

Abstract

본 발명의 실시예에 따른 비휘발성 반도체 메모리는 직렬로 접속된 메모리 셀들을 포함하는 NAND 스트링과, 각기 NAND 스트링의 각 단부에 접속되는 2개의 선택 게이트 트랜지스터와, 선택된 셀에 대한 제1 기입 조건(모드 1)과는 상이한 선텍된 셀에 대한 제1 기입 조건(모드 2)을 이루는 기입 제어 회로를 포함한다. 제1 기입 조건은 선택된 셀이 2개의 선택 게이트 트랜지스터에 인접하는 2개의 메모리 셀 중 하나라는 것이다. 제2 기입 조건은 선택된 셀이 2개의 선택 게이트 트랜지스터에 인접하는 2개의 메모리 셀을 제외한 메모리 셀 중 하나라는 것이다.

비휘발성 반도체 메모리, NAND 스트링, 기입 조건

Description

비휘발성 반도체 메모리{NONVOLATILE SEMICONDUCTOR MEMORY}

도 1은 NAND형 플래시 메모리의 셀 유닛을 나타내는 도면.

도 2는 열전자에 의해 유발된 오기입의 원리를 나타내는 도면.

도 3은 열전자에 의해 유발된 오기입의 원리를 나타내는 도면.

도 4는 열전자에 의해 유발된 오기입의 원리를 나타내는 도면.

도 5는 NAND형 플래시 메모리를 나타내는 도면.

도 6은 NAND형 플래시 메모리의 메모리 셀 어레이를 나타내는 도면.

도 7은 NAND형 플래시 메모리의 블럭을 나타내는 도면.

도 8은 NAND형 플래시 메모리의 셀 유닛을 나타내는 도면.

도 9는 제1 실시예의 기입 동작을 나타내는 흐름도.

도 10은 제2 실시예의 기입 동작을 나타내는 흐름도.

도 11은 제3 실시예의 기입 동작을 나타내는 흐름도.

도 12는 기입 동작의 제1 구체예를 나타내는 타이밍챠트.

도 13은 기입 동작의 제1 구체예를 나타내는 타이밍챠트.

도 14는 기입 동작의 제1 구체예를 나타내는 타이밍챠트.

도 15는 기입 동작의 제1 구체예를 나타내는 타이밍챠트.

도 16은 기입 동작의 제1 구체예를 나타내는 타이밍챠트.

도 17은 기입 동작의 제2 구체예를 나타내는 타이밍챠트.

도 18은 기입 동작의 제2 구체예를 나타내는 타이밍챠트.

도 19는 기입 동작의 제2 구체예를 나타내는 타이밍챠트.

도 20은 기입 동작의 제2 구체예를 나타내는 타이밍챠트.

도 21은 기입 동작의 제2 구체예를 나타내는 타이밍챠트.

도 22는 기입 동작의 제3 구체예를 나타내는 타이밍챠트.

도 23은 기입 동작의 제3 구체예를 나타내는 타이밍챠트.

도 24는 기입 동작의 제3 구체예를 나타내는 타이밍챠트.

도 25는 기입 동작의 제3 구체예를 나타내는 타이밍챠트.

도 26은 기입 동작의 제4 구체예를 나타내는 타이밍챠트.

도 27은 기입 동작의 제4 구체예를 나타내는 타이밍챠트.

도 28은 기입 동작의 제4 구체예를 나타내는 타이밍챠트.

도 29는 기입 동작의 제4 구체예를 나타내는 타이밍챠트.

도 30은 기입 동작의 제4 구체예를 나타내는 타이밍챠트.

도 31은 기입 동작의 제5 구체예를 나타내는 타이밍챠트.

도 32는 기입 동작의 제5 구체예를 나타내는 타이밍챠트.

도 33은 기입 동작의 제5 구체예를 나타내는 타이밍챠트.

도 34는 기입 동작의 제5 구체예를 나타내는 타이밍챠트.

도 35는 기입 동작의 제5 구체예를 나타내는 타이밍챠트.

도 36은 기입 동작의 제6 구체예를 나타내는 타이밍챠트.

도 37은 기입 동작의 제6 구체예를 나타내는 타이밍챠트.

도 38은 기입 동작의 제6 구체예를 나타내는 타이밍챠트.

도 39은 기입 동작의 제6 구체예를 나타내는 타이밍챠트.

도 40은 비선택 셀의 임계값 변동에 관련된 효과를 나타내는 도면.

<도면의 주요 부분에 대한 부호의 설명>

M1, M2,...,M8: 메모리 셀

SL: 소스 라인

WL1, WL2,...,WL8: 워드 라인

BLm-1, BLm-2: 비트 라인

SGS, SGD: 선택 게이트 라인

2A: 워드 라인 드라이버

2B: 선택 게이트 라인 드라이버

ST1, ST2: 선택 게이트 트랜지스터

본 발명은 비휘발성 반도체 메모리, 예컨대 NAND형 플래시 메모리의 기입 동작에 관한 것이다.

NAND형 플래시 메모리는 최근 증가된 용량 및 비휘발 특성을 가장 잘 이용할 수 있는 다양한 종류의 전자 디바이스에 사용된다.

NAND형 플래시 메모리의 셀 유닛은 직렬로 접속된 복수의 메모리 셀을 포함하는 NAND 스트링과, 이 NAND 스트링의 각 단부에 각기 접속되는 2개의 선택 게이트 트랜지스터를 포함한다.

메모리 셀은 컨트롤 게이트 전극과 플로팅 게이트 전극으로 이루어진 적층 게이트 구조를 갖는다. 메모리 셀의 컨트롤 게이트 전극은 워드 라인에 접속되는 반면, 선택 게이트 트랜지스터의 게이트 전극은 선택 게이트 라인에 접속된다.

셀 유닛의 일단에 배치된 드레인 영역은 비트 라인에 접속되는 반면, 타단에 배치된 소스 영역은 소스 라인에 접속된다.

다음으로, 기입 동작시에, 비선택 워드 라인은 통과 전위가 되는 반면, 선택된 워드 라인은 기입 전위가 된다. 하나의 기입 데이터(접지 전위)는 선택된 비트 라인으로부터 선택된 셀의 채널로 전송된다.

그 결과, 선택된 셀과 플로팅 게이트 전극간의 터널 절연막에 고전계가 발생하고, FN(Fowler-Nordheim) 터널링 현상에 의해 선택된 셀의 플로팅 게이트 전극에 전자들이 주입된다.

이 때, 비선택 비트 라인에 접속된 셀 유닛에서, 2개의 선택 게이트 트랜지스터가 오프 상태에 있기 때문에, 비선택 워드 라인은 통과 전위로 되고, 선택된 워드 라인이 기입 전위로 될 때, NAND 스트링을 구성하는 메모리 셀의 채널 전위가 증가된다.

따라서, 선택된 셀의 채널과 플로팅 게이트 전극간의 터널 절연막에 고전계가 생성되지 않는 상태에서는 비선택 비트 라인에 접속된 셀 유닛내의 비선택 셀에 대한 기입이 금지된다.

그러나, 최근, 메모리 셀의 NAND형 플래시 메모리는 증가된 메모리 용량의 요구로 인해 현저하게 최소화되고 있으며, 이는 선택 게이트 트랜지스터와 인접한 메모리 셀간의 거리의 감소로 이어진다.

여기서, 비선택 비트 라인에 접속된 셀 유닛에서, 채널 전위의 증가로 인해 반도체 기판(웰 영역)과 선택 게이트 트랜지스터의 확산층 사이에, 밴드간 터널에 기초한 전류가 흐르는 현상이 알려져 있다.

전류는 열전자를 생성한다.

종래의 NAND형 플래시 메모리에서, 선택 게이트 트랜지스터와 그 인접 메모리 셀간의 거리는 크다. 따라서, 열전자들이 생성된다고 할지라도, 전자들이 메모리 셀에 도달하기 전에 충분한 에너지가 소산되기 때문에, 플로팅 게이트 전극에는 열전자들이 주입되지 않게 된다.

이와 대조적으로, NAND형 플래시 메모리에서, 최근 상술한 바와 같이, 선택 게이트 트랜지스터와 그 인접 메모리 셀간의 거리가 감소되기 때문에, 많은 에너지 손실없이 열전자들이 메모리 셀에 도달한다.

이 때문에, 기입 대상이 되는 선택된 셀이 선택 게이트 트랜지스터에 인접하는 경우에, 비선택 비트 라인에 접속된 셀 유닛에서, 선택된 셀과 워드 라인을 공유하는 비선택 셀의 플로팅 게이트에 전자들이 주입되기 때문에 오기입이 발생된다(예를 들면, "비휘발성 반도체 메모리 워크샵(NVSMW 2006), "A New Programming Disturbance Phenomenon in NAND Flash Memory by Source/Drain Hot Electrons Generated by GIDL Current" 참조).

덧붙여서, 이러한 문제는 NAND형 플래시 메모리 이외에, 선택 게이트 트랜지스터와 메모리 셀을 포함하는 셀 유닛을 갖는 일반적인 비휘발성 반도체 메모리에서 발생한다.

본 발명의 일 양상에 따른 비휘발성 반도체 메모리는 직렬로 접속된 복수의 메모리 셀들, 각기 NAND 스트링의 각 단부에 접속되는 2개의 선택 게이트 트랜지스터, 및 복수의 메모리 셀들 중에서, 2개의 선택 게이트 트랜지스터들에 인접한 2개의 메모리 셀들 중 하나가 선택된 셀로서 정의될 때 사용된, 선택된 셀에 대한 제1 기입 조건을, 2개의 선택 게이트 트랜지스터에 인접하지 않은 메모리 셀이 선택된 셀로서 정의될 때 사용된, 선택된 셀에 대한 제2 기입 조건과 상이하게 하는 기입 제어 회로를 포함한다.

본 발명의 일 양상의 비휘발성 반도체 메모리는 첨부된 도면을 참조하여 이하에 상세히 기술될 것이다.

1. 개요

본 발명의 예에 따른 비휘발성 반도체 메모리의 특징은 선택 게이트 트랜지스터에 인접하지 않은 메모리 셀에 대해 기입이 수행되는 경우에 비해, 선택 게이트 트랜지스터에 인접한 메모리 셀에 대해 기입이 수행되는 경우에, 예를 들면, 선택된 워드 라인의 전위가 증가하기 시작하는 타이밍이 늦춰지거나, 선택된 워드 라 인이 기입 전위에 도달한 때의 타이밍이 늦춰지거나, 기입 전위가 선택 워드 라인에 인가되는 동안의 기간이 짧아지도록 기입 조건이 변경된다는 점에 있다.

따라서, 셀 유닛내의 메모리 셀의 위치에 따라 기입 조건을 변경함으로써 비선택 비트 라인에 접속된 셀 유닛내의 밴드간 터널 전류에 의해 유발되는 열전자들의 발생을 감소시킬 수 있다.

따라서, 선택 게이트 트랜지스터에 인접한 메모리 셀이 선택된 셀로서 정의되는 경우에, 비선택 비트 라인에 접속된 셀 유닛내의 비선택 셀에 대한 오기입을 방지하면서 메모리 셀의 특성을 향상시킬 수 있다.

여기서, 본 발명의 예를 설명하는데 있어서 오해를 유발하지 않도록 일부 용어들은 다음과 같이 정의된다:

첫번째로, 기입은 메모리 셀의 임계값을 증가시키는 동작이다. 임계값의 최저 상태는 소거 상태로서 정의되며, 이 상태는 "1"에 대응한다. 기입은 "0"-프로그래밍으로서 정의되며, 이 기입 상태는 "0"에 대응한다.

기입 전위는 기입 대상으로서 기능하는 선택된 셀에 FN(Fowler_Nordheim) 터널 전류가 흐르는 전위로서 정의되는 반면, 통과 전위는 비선택 셀("1" 상태)을 기입 대상으로서 기능하지 않도록 선택된 셀의 채널에 하나의 프로그램 데이터(기입의 경우에 접지 전위)가 전송되는 전위로서 정의된다.

본 발명의 예는 메모리 셀에 저장된 비트 수(2-레벨 또는 멀티-레벨)에 무관하게 구현될 수 있다. 본 발명의 요지는 기입시에, 선택된 셀의 위치에 따라 기입 조건이 변경된다는 점에 있다.

상술한 바와 같이, 2-레벨의 경우에, 데이터는 "1" 및 "0"으로서 정의되는 반면, 임계 레벨은 임계 레벨 "1" ＜ 임계 레벨 "0"으로서 정의된다.

멀티-레벨의 경우에, 데이터는 "0", "1", ... "n"으로서 정의되는 반면, 임계 레벨은 임계 레벨 "0" ＜임계 레벨 "1" ... ＜임계 레벨 "n"으로서 정의된다.

예를 들면, 4-레벨을 참조할 때, 데이터 "0", "1", "2" 및 "3"은 "11", "10", "01" 및 "11"에 대응하고, "**" 중 *의 우측편은 저차수 비트로서 정의되고 *의 좌측편은 고차수 비트로서 정의된다. 이 경우, 저차수 비트 또는 고차수 비트를 "1"에서 "0"으로 만드는 동작은 기입으로서 정의된다. 즉, "11"→"10", "11"→"01", "10"→"00"으로 되는 모든 동작들은 기입 동작이다.

2. 오기입의 원리

첫번째로, 밴드간 터널 전류에 의해 유발된 열전자들로 인한 오기입의 원리는 NAND 플래시 메모리를 일례로 들어 설명될 것이다.

도 1에 나타난 바와 같이, NAND형 플래시 메모리의 메모리 셀 어레이(1)는 직렬로 접속된 복수의 메모리 셀(M1, M2, ... M8)을 포함하는 NAND 스트링과, 각기 NAND 스트링의 각 단부에 접속된 2개의 선택 게이트 트랜지스터들(ST1, ST2)을 포함하는 셀 유닛(X, Y)을 갖는다.

셀 유닛(X, Y)의 일측단에는 소스 라인(SL)에 접속되는 반면, 타측단은 비트 라인들(BLm-2, BLm-1)에 접속된다. 메모리 셀들(M1. M2, ... M8)의 컨트롤 게이트 전극은 워드 라인들(WL1, WL2, ... WL8)을 통해 워드 라인 드라이버(2A)에 접속되는 반면, 선택 게이트 트랜지스터들(ST1, ST2)의 선택 게이트 전극은 선택 게이트 라인들(SGS, SGD)을 통해 선택 게이트 라인 드라이버(2B)에 접속된다.

소스 라인(SL)은 소스 전위 제어 회로(3A)에 접속되는 반면, 비트 라인들(BLm-2, BLm-1)은 데이터 회로(4)에 접속된다.

NAND형 플래시 메모리의 프로그램 동작들은 셀 유닛들내의 NAND 스트링(모든 메모리 셀들은 소거 상태에 있음)에 대해 소스에 가장 근접한 메모리 셀로부터 드레인에 가장 근접한 메모리 셀쪽으로 하나씩 순차적으로 수행된다.

다음으로 소스에 가장 근접한 메모리 셀에 대한 프로그램 동작이 기술될 것이다.

예를 들면, 도 2에 나타난 바와 같이, 셀 유닛(X)내의 메모리 셀(선택된 셀) (M8)에 대한 프로그램이 수행된다. 메모리 셀(M8)은 선택 게이트 트랜지스터(ST2)에 인접한 메모리 셀이다.

메모리 셀(M8)의 컨트롤 게이트 전극(도 1의 워드 라인 WL8)은 기입 전위(Vprogram)로 설정되는 반면, 다른 메모리 셀들(M1, M2, . . . M7)의 컨트롤 게이트 전극(도 1의 워드라인들 WL1, WL2, . . . WL7)은 통과 전위(Vpass)로 설정된다.

더욱이, 드레인측 선택 게이트 트랜지스터(ST1)의 선택 게이트 전극(도 1의 선택 게이트 라인 SGD)은 Vsg(플러스 전위)로 설정되는 반면, 소스측 선택 게이트 트랜지스터(ST2)의 선택 게이트 전극(도 1의 선택 게이트 라인 SGS)은 접지 전위(Vss)로 설정된다.

셀 유닛(X, Y)의 소스(도 1의 소스 라인 SL)는 Vcsr(플러스 전위)로 설정된 다.

선택된 셀을 포함하는 셀 유닛(X)의 드레인, 즉 도 1의 비트 라인(BLm-1)에 대응하는 선택된 비트 라인은 프로그램 데이터가 "0"(기입)일 때, 프로그램 데이터 "0"에 대응하는 접지 전위(Vss)로 설정된다.

게다가, 선택된 셀을 포함하지 않는 셀 유닛(Y)의 드레인, 즉 도 1의 비트 라인(BLm-2)에 대응하는 비선택 비트 라인은 기입 금지 전위 Vb1(플러스 전위)으로 설정된다. 선택 게이트 트랜지스터(ST1)의 선택 게이트 전극의 전위(Vsg)와 기입 금지 전위(Vb1) 모두, 예를 들면 Vdd로 설정된다.

반도체 기판(또는 웰 영역)은 접지 전위(Vss)로 설정된다.

이때, 셀 유닛(X)에서, 소스측 선택 게이트 트랜지스터(ST2)는 턴오프되는 반면, 모든 메모리 셀(M1, M2, ... M8) 및 드레인측 선택 게이트 트랜지스터(ST1)는 턴온된다. 따라서, 프로그램 데이터 "0"에 대응하는 접지 전위 Vss는 메모리 셀(M8)의 채널에 도달한다.

따라서, 고전계가 메모리 셀(M8)의 터널 절연막에 인가됨으로써, FN 터널링 현상으로 인해 메모리 셀 M8의 플로팅 게이트 전극에 전자들이 주입된다.

한편, 셀 유닛(Y)에서, 초기 단계에서, 소스측 선택 게이트 트랜지스터(ST2)는 턴오프되는 반면, 모든 메모리 셀들(M1, M2, ... M8)과 드레인측 선택 게이트 트랜지스터(ST1)는 턴온된다. 따라서, NAND 스트링의 채널 전위(Vch)는 기입 금지 전위(Vb1)가 된다.

보다 구체적으로, 선택 게이트 트랜지스터(ST1)의 선택 게이트 전극의 전 위(Vsg)로부터 임계 전압(Vth)을 차감함으로써 획득된 값, 예를 들면 (Vdd-Vth)는 채널 전위(Vch)가 된다.

이후, 예를 들면, 기입 전위(Vprogram)를 공급할 때, NAND 스트링의 채널 전위(Vch)가 증가하고, 채널 전위(Vch)는 선택 게이트 트랜지스터(ST1)의 선택 게이트 전극의 전위(Vsg)로부터 임계 전압(Vth)를 차감함으로써 획득된 값 (Vdd-Vth)보다 더 큰 값이 된다. 따라서, 선택 게이트 트랜지스터(ST1)는 컷 오프된다.

따라서, 기입 전위(Vprogram)의 증가와 함께, 용량 결합으로 인해 NAND 스트링의 채널 전위(Vch) 또한 증가한다. 따라서, FN 터널 전류로 인한 기입이 금지되도록, 고전계가 메모리 셀(MS)의 터널 절연막에 공급될 기회가 없다.

그러나, 셀 유닛(Y)에서, 채널 전위(Vch)가 증가하기 때문에, 반도체 기판(웰 영역)과 확산층을 포함하는 pn 졍션에, 특히 선택 게이트 전극의 전위가 접지 전위(Vss)로 되는 소스측 선택 게이트 트랜지스터(ST2)의 pn졍션에 밴드간 터널 전류가 흐른다.

밴드간 터널 전류에 의해 생성된 열전자들은 많은 에너지를 손실하기 전에, 비선택 셀인 메모리 셀(M8)의 채널에 도달한다.

셀 유닛(X)내의 메모리 셀(선택된 셀)(M8)과 같이 메모리 셀(M8)의 컨트롤 게이트 전극에 기입 전위(Vprogram)가 인가된다. 따라서, 메모리 셀(M8)의 플로팅 게이트 전극에 열전자들이 주입되어, 오기입이 되게 된다.

다음으로, 선택 게이트 트랜지스터에 인접하지 않은 메모리 셀에 대한 프로그램 동작에 대해 기술할 것이다.

예를 들면, 도 3에 나타난 바와 같이, 셀 유닛(X)내의 메모리 셀(선택된 셀)(M7)에 대해 프로그램 동작이 수행된다. 도 3에서, 도 2에 비해, 선택된 셀의 위치만이 변경되고, 셀 유닛(X, Y)의 위치적 관계는 도 2의 것과 기본적으로 동일하다.

셀 유닛(X)에서, 소스측 선택 게이트 트랜지스터(ST2)는 턴오프되는 반면, 메모리 셀들(M1, M2, ... M7)과 드레인측 선택 게이트 트랜지스터(ST1)는 턴온된다. 따라서, 프로그램 데이터 "0"에 대응하는 접지 전위(Vss)는 메모리 셀(M7)의 채널에 도달한다.

따라서, 고전계가 메모리 셀(M7)의 터널 절연막에 인가됨으로써, FN 터널링 현상으로 인해 메모리 셀(M7)의 플로팅 게이트 전극에 전자들이 주입된다.

한편, 셀 유닛(Y)에서, 초기 단계에서, 소스측 선택 게이트 트랜지스터(ST2)는 턴오프되는 반면, 메모리 셀들(M1, M2, ... M7)과 드레인측 선택 게이트 트랜지스터(ST1)는 턴온된다. 따라서, NAND 스트링의 채널 전위(Vch)는 예를 들면, (Vsg-Vth)가 된다.

이후, 예를 들면, 기입 전위(Vprogram)를 공급할 때, NAND 스트링의 채널 전위(Vch)는 증가하고, 채널 전위(Vch)는 값(Vsg-Vth)보다 높은 값이 된다. 따라서, 선택 게이트 트랜지스터(ST1)는 컷 오프된다.

따라서, 기입 전위(Vprogram)의 증가와 함께, 용량 결합으로 인해, NAND 스트링의 채널 전위(Vch) 또한 증가한다. 따라서, FN 터널 전류로 인한 기입이 금지되도록 메모리 셀(M7)의 터널 절연막에 고전계가 인가될 기회가 없다.

더욱이, 셀 유닛(Y)에서, 소스측 선택 게이트 트랜지스터(ST2)의 pn 졍션에 밴드간 터널 전류가 흐름으로써, 열전자들이 생성된다. 게다가, 셀 유닛(X)에서 메모리 셀(선택된 셀)(M7)과 같이, 기입 전위(Vprogram)는 메모리 셀(M7)의 컨트롤 게이트 전극에 인가된다.

그러나, 선택 게이트 트랜지스터(ST2)와 메모리 셀(M7)간의 거리가 충분하기 때문에, 메모리 셀(M7)에 도달하기 전에 열전자들은 충분한 에너지를 상실한다. 따라서, 메모리 셀(M7)의 플로팅 게이트 전극에 주입되는 열전자들로 인해 오기입이 발생되는 일이 없다.

다음으로, 드레인에 가장 근접한 메모리 셀에 대한 프로그램 동작이 기술될 것이다.

예를 들면, 도 4에 나타난 바와 같이, 셀 유닛(X)내의 메모리 셀(선택된 셀)(M1)에 대한 프로그램 동작이 수행된다. 이 메모리 셀(M1)은 선택 게이트 트랜지스터(ST1)에 인접한 메모리 셀이다. 도 4에서는, 도 2에 비해, 선택된 셀의 위치만이 변경되고, 셀 유닛들(X, Y)의 위치 관계는 도 2의 것과 기본적으로 동일하다.

셀 유닛(X)에서, 소스측 선택 게이트 트랜지스터(ST2)는 턴오프되는 반면, 메모리 셀(M1)과 드레인측 게이트 트랜지스터(ST1)는 턴온된다. 따라서, 프로그램 데이터 "0"에 대응하는 접지 전위(Vss)는 메모리 셀(M1)의 채널에 도달한다.

따라서, 고전계가 메모리 셀(M1)의 터널 절연막에 인가됨으로써, FN 터널링 현상으로 인해 메모리 셀(M1)의 플로팅 게이트 전극에 전자들이 주입된다.

한편, 셀 유닛(Y)에서, 초기 단계에서, 소스측 선택 게이트 트랜지스터(ST2)가 턴오프되는 반면, 메모리 셀(M1)과 드레인측 선택 게이트 트랜지스터(ST1)는 턴온된다. 따라서, NAND 스트링의 채널 전위(Vch)는 예를 들면, (Vsg-Vth)가 된다.

이후, 예를 들면, 기입 전위(Vprogram)를 공급할 때, NAND 스트링의 채널 전위(Vch)는 증가하여, 채널 전위(Vch)는 값 (Vsg-Vth)보다 더 큰 값이 된다. 따라서, 선택 게이트 트랜지스터(ST1)는 컷오프된다.

따라서, 기입 전위(Vprogram)의 증가와 함께, 용량 결합으로 인해, NAND 스트링의 채널 전위(Vch) 또한 증가하기 때문에, FN 터널 전류로 인한 기입이 금지되도록 메모리 셀(M1)의 터널 절연막에 고전계가 인가되는 일이 없다.

그러나, 셀 유닛(Y)에서, 채널 전위(Vch)가 증가하기 때문에, 밴드간 터널 전류는 반도체 기판(웰 영역)과 확산층을 포함하는 pn 졍션에 흐른다. 여기서, 메모리 셀(M8)이 선택된 셀로서 정의될 때에는, 소스측 선택 게이트 트랜지스터(ST2)에 생성된 밴드간 터널 전류가 문제가 되는 반면, 메모리 셀(M1)이 선택된 셀로서 정의될 때에는, 드레인측 선택 게이트 트랜지스터(ST1)에 생성된 밴드간 터널 전류가 문제가 된다.

드레인측 선택 게이트 트랜지스터(ST1)의 선택 게이트 전극의 전위(Vsg)는 접지 전위(Vss)보다 높고, 소스측 선택 게이트 트랜지스터(ST2)에 비해, 밴드간 터널 전류의 발생이 상대적으로 억제된다. 그러나, 밴드간 터널 전류로 인해 열전자들이 여전히 발생된다.

따라서, 많은 에너지를 손실하기 전에, 비선택 셀인 메모리 셀(M1)의 채널에 열전자들이 도달한다.

셀 유닛(X)내의 메모리 셀(선택된 셀)(M1)과 같이, 기입 전위(Vprogram)는 메모리 셀(M1)의 컨트롤 게이트 전극에 인가된다. 따라서, 메모리 셀(M1)의 플로팅 게이트 전극에 열전자들이 주입되어, 오기입이 발생하게 된다.

3. 실시예

다음으로, 최선책으로서 고려된 일부 실시예를 기술할 것이다.

이하, 비휘발성 반도체 메모리의 한 종류인 NAND형 플래시 메모리를 일례로서 기술할 것이다. 본 설명에서, 각 도면들간의 관계를 명확히 하기 위해, 일부 참조번호들은 도면들 전반에 걸쳐서 동일한 부분에 병기한다.

(1) 개요

도 5는 NAND 셀형 플래시 메모리의 주요 부분을 나타낸다.

메모리 셀 어레이(1)는 각기 메모리 셀의 각 단부에 접속되는 2개의 선택 게이트 트랜지스터와 복수의 메모리 셀들을 포함하는 셀 유닛을 갖는다.

2개의 로우 디코더를 포함하는 워드 라인/선택 게이트 라인 드라이버(2)는 동작 모드 및 로우 어드레스 신호에 기초하여 메모리 셀 어레이(1)내의 워드 라인과 선택 게이트 라인의 전위를 제어한다.

웰/소스 라인 전위 제어 회로(3)는 동작 모드에 기초하여 메모리 셀 어레이(1)내의 소스 라인의 전위와 웰 영역의 전위를 제어한다.

데이터 회로(4)는 일시적으로 데이터를 저장하는 기능을 갖는다. 예를 들면, 프로그램 동작시에는, 한 페이지의 프로그램 데이터가 데이터 회로(4)내의 래 치 회로에 저장되는 반면, 판독시에는, 한 페이지의 판독 데이터가 데이터 회로(4)내의 래치 회로에 저장된다.

컬럼 디코더(5)는 컬럼 어드레스 신호에 기초하여 메모리 셀 어레이(1)의 컬럼을 선택한다.

센스 증폭기(6)는 판독 데이터를 감지한다. 데이터 입출력 버퍼(7)는 데이터 입출력의 인터페이스가 되고, 어드레스 버퍼(8)는 로우/컬럼 어드레스 신호의 입력 버퍼가 된다.

전위 생성 회로(9)는, 예를 들면, 프로그램 동작시에, 기입 전위(Vprogram) 및 통과 전위(Vpass)를 생성한다. 기입 전위(Vprogram)과 통과 전위(Vpass)는 기입 제어 회로(10)에 입력된다.

기입 제어 회로(10)는 본 발명의 예의 주요 부분이며, 셀 유닛의 기입 대상으로서 기능하는 선택된 셀의 위치에 따라 기입 조건(기입 전위(Vprogram)를 인가하기 위한 타이밍, 기입 전위(Vprogram)이 인가되는 동안, 등)을 변경하는 제어를 실행한다.

기입 대상으로서 기능하는 선택된 셀의 위치를 결정하는 로우 어드레스 신호는 어드레스 버퍼(8)를 통해 워드 라인/선택 게이트 라인 드라이버(2)에 입력되고, 또한 기입 제어 회로(10)에 입력된다.

배치 검출 회로(11)는, 프로그램 동작시에, 데이터 회로(4)로부터 출력된 검출 신호(PCD)에 기초하여 선택된 메모리 셀에 데이터가 정확하게 기입되었는지 여부를 검출한다.

명령 인터페이스 회로(12)는 데이터 입출력 버퍼(7)에 입력된 데이터가 메모리 칩(14)과는 상이한 칩(예를 들면, 호스트 마이크로컴퓨터)에 의해 생성된 제어 신호에 기초한 명령 데이터인지의 여부를 판정한다.

데이터 입출력 버퍼(7)에 입력된 데이터가 명령 데이터일 때, 명령 인터페이스 회로(12)는 상태 머신(13)에 명령 데이터를 전송한다.

상태 머신(13)은 명령 데이터에 기초하여 플래시 메모리의 동작 모드를 결정하고, 그 동작 모드에 따라 플래시 메모리의 전체 동작을 제어한다.

(2) 메모리 셀 어레이

도 6은 메모리 셀 어레이의 일례를 나타낸다. 도 7은 메모리 셀 어레이의 블럭의 일례를 나타낸다.

메모리 셀 어레이(1)는 복수의 블럭 BLOCK 0 내지 BLOCK i(i: 본 예에서는 수)을 포함한다. BLOCK 0 내지 BLOCK i는 Y 방향에서 나란히 배열되어 있다. 하나의 블럭은 소거를 위한 최소 단위의 메모리 셀, 즉 한번에 소거될 수 있는 최소 수의 메모리 셀들을 참조한다.

블럭 BLOCK i는 X 방향에서 나란히 배열된 복수의 셀 유닛(U)(본 예에서는 m)를 포함한다. 셀 유닛(U)은 직렬로 접속된 8개의 메모리 셀들(M1, M2, ... M8)을 포함하는 NAND 스트링, NAND 스트링의 일측에 접속된 선택 게이트 트랜지스터(ST1), 및 NAND 스트링의 타측에 접속된 선택 게이트 트랜지스터(ST2)를 포함한다.

본 예에서, NAND 스트링이 8개의 메모리 셀(M1, M2, ... M8)을 포함한다고 할지라도, 바람직하기로는 NAND 스트링은 2개 또는 그 이상의 메모리 셀들을 포함할 수도 있기 때문에, NAND 스트링은 특별히 8개의 메모리 셀에 국한되지 않는다.

선택 게이트 트랜지스터(ST1)는 비트 라인(BLq, q=0, 1, ... m-2, m-1)에 접속되는 반면, 선택 게이트 트랜지스터(ST2)는 소스 라인(SL)에 접속된다.

워드 라인들(컨트롤 게이트 라인들)(WL1, WL2, ... WL8)은 X 방향으로 연장되고, X 방향에 있는 복수의 메모리 셀들에 공통으로 접속된다. 선택 게이트 라인(SGD)은 X 방향으로 연장되고, X 방향에 있는 복수의 선택 게이트 트랜지스터(ST1)에 공통으로 접속된다. 또한, 선택 게이트 라인(SGS)은 X 방향으로 연장되고, X 방향에 있는 복수의 선택 게이트 트랜지스터(ST2)에 공통으로 접속된다.

하나의 메모리 셀이 하나의 비트 데이터를 저장할 때, 한 페이지 데이터는 하나의 워드 라인, 예를 들면, 워드 라인(WL1)과 비트 라인들(BL0, BL1, ... BLm-2, BLm-1)의 교차점에 위치한 메모리 셀들에 저장된다. 게다가, 하나의 메모리 셀이 n 비트의 데이터(n은 2보다 큰 자연수)를 저장할 때, n 페이지 데이터는 워드 라인(WL1)과 비트 라인(BL0, BL1, ... BLm-2, BLm-1)의 교차점에 위치한 메모리 셀들에 저장된다.

(3) 셀 어레이 구조

도 8은 메모리 셀 어레이의 Y 방향의 단면 구조의 일례를 나타낸다.

n타입 웰 영역(21-2)과 p타입 웰 영역(21-3)을 포함하는 더블 웰 영역은 p형 실리콘 기판(21-1)내에 형성된다.

직렬로 접속된 8개의 메모리 셀들(M1, M2, ... M8)은 p형 웰 영역(21-3)내에 배치된다. 8개의 메모리 셀들(M1, M2, ... M8) 각각은 N 채널 MOS 트랜지스터를 포함하며, 플로팅 게이트 전극(FG)과 컨트롤 게이트 전극(WL1, WL2, ... WL8)을 포함하는 적층 게이트 구조를 갖는다.

선택 게이트 트랜지스터(ST1)는 직렬로 접속된 메모리 셀들(M1, M2, ... M8)을 포함하는 NAND 스트링의 일측단에 접속되는 반면, 선택 게이트 트랜지스터(ST2)는 그 타측단에 접속된다.

선택 게이트 트랜지스터(ST1, ST2)는 N채널 MOS 트랜지스터를 포함하며, 메모리 셀들(M1, M2, ... M8)과 유사한 구조, 즉 적층 게이트 구조의 선택 게이트 라인(SGS, SGD)을 갖는다.

셀 유닛의 일측단, 즉 선택 게이트 트랜지스터(ST1)의 확산층(드레인 확산층)(22)은 콘택 플러그(CB1)를 통해 제1 금속 배선층(ME0)에 접속된다. 게다가, 제1 금속 배선층(ME0)은 비어 플러그(V1)를 통해 비트 라인(BL)으로서 제2 금속 배선층(ME1)에 접속된다. 비트 라인(BL)은 데이터 회로에 접속된다.

셀 유닛의 타측단, 즉 선택 게이트 트랜지스터(ST2)의 확산층(소스 확산층)(23)은 콘택 플러그(CB2)를 통해 소스 라인(SL)으로서 제1 금속 배선층(ME0)에 접속된다. 소스 라인(SL)은 소스 라인 전위 제어 회로에 접속된다.

n타입 웰 영역(셀 n-웰)(21-2)은 n타입 확산층(24)을 통해 전위 설정 라인(26)에 접속되는 반면, p타입 웰 영역(셀 p-웰)(21-3)은 p타입 확산층(25)을 통해 전위 설정 라인(26)에 접속된다. 즉, n타입 웰 영역(21-2)과 p타입 웰 영역(21-3)은 동일한 전위로 설정된다. 전위 설정 라인(26)은 웰 전위 제어 회로에 접속된다.

덧붙여 말하자면, 플로팅 게이트 전극(FG), 컨트롤 게이트 전극(WL1, Wl2, ... WL8) 및 선택 게이트 라인(SGS, SGD)은 예를 들면, 불순물을 포함하는 도전성 폴리실리콘으로 이루어진다. 더욱이, 제1 및 제2 금속 배선층들(ME0, ME1)은 예를 들면, 알루미늄, 구리 또는 그 합금으로 이루어진다.

(4) 기입 동작

다음으로, 본 발명의 일례의 주요 부분인 기입 동작에 대해 기술할 것이다.

도 9는 제1 실시예와 관련된 기입 동작을 나타내는 플로우챠트이다.

첫번째로, 시작 어드레스는 입력이다(단계 ST1).

다음으로, 기입(프로그램) 대상으로서 기능하는 선택된 셀이 선택 게이트 트랜지스터에 인접하여 있는지의 여부를 판정한다. 선택 게이트 트랜지스터에 선택된 셀이 인접하여 있지 않은 경우, 프로그래밍은 모드 1에서 실행되는 반면, 선택된 셀이 선택 게이트 트랜지스터에 인접할 경우에는, 프로그래밍은 모드 2에서 실행된다(단계 ST2 내지 ST3A, ST2 내지 ST3B).

이후, 검증이 실행된다(단계 ST4A, ST4B).

게다가, 최종 어드레스에 도달할 때, 기입 동작은 종료하는 반면, 최종 어드레스에 도달하지 않았을 때에는, 기입 동작은 하나의 어드레스를 부가하면서 다시 실행된다(단계 ST5 내지 ST6).

여기서, 단계 ST2에서, 다음 2개의 판정 방법 중 어느 하나가 선택된다.

·소스측/드레인측에 무관하게 선택 게이트 트랜지스터에 메모리 셀이 인졉 하여 있는지의 여부를 판정한다.

이 경우, 예를 들면, 도 7의 메모리 셀들(M1, M8)이 선택 게이트 트랜지스터에 인접한 메모리 셀들이기 때문에, 메모리 셀(M1, M8)의 기입 조건은 타 메모리 셀들(M2, M3, ... M7)의 기입 조건과는 상이하게 되어 있다.

·소스측 선택 게이트 트랜지스터에 메모리 셀이 인접하여 있는지의 여부를 판정한다.

이 경우, 예를 들면, 도 7의 메모리 셀(M8)이 선택 게이트 트랜지스터에 인접한 메모리 셀이기 때문에, 메모리 셀(M8)의 기입 조건은 나머지 메모리 셀들(M1, M2, ... M7)의 기입 조건과는 상이하게 되어 있다.

메모리 셀(M1)이 드레인측 선택 게이트 트랜지스터(ST1)에 인접한다고 할지라도, 기입 동작은 메모리 셀들(M2, M3, ... M7)과 동일한 기입 조건에서 실행된다.

덧붙여 말하자면, 모드 1, 2의 상세는 구체예에서 기술될 것이다.

도 10은 제2 실시예와 관련된 기입 동작을 나타내는 플로우챠트이다.

첫번째로, 시작 어드레스가 입력된다(단계 ST1).

다음으로, 기입 대상으로서 기능하는 선택된 셀이 드레인측 선택 게이트 트랜지스터에 인접하여 있는지의 여부를 판정한다. 선택된 셀이 드레인측 선택 게이트 트랜지스터에 인접하여 있는 경우, 프로그래밍은 모드 3에서 실행된다(단계 ST2 내지 ST4C).

게다가, 기입 대상으로서 기능하는 선택된 셀이 소스측 선택 게이트 트랜지 스터에 인접하여 있는지의 여부를 판정한다. 선택된 셀이 소스측 선택 게이트 트랜지스터에 인접하여 있지 않은 경우, 프로그래밍은 모드 1에서 실행되는 반면, 선택된 셀이 선택 게이트 트랜지스터에 인접하여 있는 경우에는, 프로그래밍은 모드 2에서 실행된다(단계 ST3 내지 ST4A, ST3 내지 ST4B).

이후, 검증이 수행된다(단계 ST5A, ST5B, ST5C).

더욱이, 최종 어드레스에 도달하는 경우, 기입 동작은 종료하지만, 최종 어드레스에 도달하지 않은 경우에는, 하나의 어드레스를 부가하면서 다시 기입 동작이 실행된다(단계 ST6 내지 ST7).

제2 실시예의 특징은 소스측 선택 게이트 트랜지스터에 인접한 메모리 셀의 기입 조건, 드레인측 선택 게이트 트랜지스터에 인접한 메모리 셀의 기입 조건, 및 선택 게이트 트랜지스터에 인접하지 않은 메모리 셀의 기입 조건이 서로 상이하다라는 점에 있다.

밴드간 터널 전류에 의해 유발된 열전자들로 인한 오기입은 소스측 선택 게이트 트랜지스터에 인접한 메모리 셀에서 가장 쉽게 발생하고, 드레인측 선택 게이트 트랜지스터에 인접한 메모리 셀에서 오기입이 쉽게 발생한다. 선택 게이트 트랜지스터에 인접하지 않은 메모리 셀에서는 오기입의 거의 발생하지 않는다. 따라서, 기입 조건은 이들 상태로 설정된다.

덧붙여 말하자면, 모드 1, 2, 3의 상세는 구체예에서 기술될 것이다.

도 11은 제3 실시예와 관련된 기입 동작을 나타내는 플로우챠트이다.

첫번째로, 시작 어드레스가 입력된다(단계 ST1).

다음으로, 선택된 셀이 선택 게이트 트랜지스터에 인접하여 있는지의 여부를 판정하고(단계 ST2), 선택된 셀에 대한 프로그램 동작이 "0"-프로그래밍(기입)인지의 여부를 판정한다(단계 ST3).

선택된 셀이 선택 게이트 트랜지스터에 인접하여 있지 않거나 선택된 셀에 대한 프로그램 동작이 "1"-프로그래밍인 경우에, 프로그래밍은 모드 1에서 실행된다(단계 ST2 내지 ST3, ST4A).

게다가, 선택된 셀이 선택 게이트 트랜지스터에 인접하여 있고 선택된 셀에 대한 프로그램 동작이 "0"-프로그래밍인 경우에, 프로그래밍은 모드 2에서 실행된다(단계 ST2 내지 ST3, ST4B).

이후, 검증이 수행된다(단계 ST5A, ST5B).

더욱이, 최종 어드레스에 도달할 때, 기입 동작이 종료하는 반면, 최종 어드레스에 도달하지 않은 경우에는, 하나의 어드레스를 부가하면서 다시 기입 동작이 실행된다(단계 ST6 내지 ST7).

여기서, 단계 ST2에서, 제1 실시예와 같이, 다음 2개의 판정 방법 중 어느 하나가 선택된다.

· 소스측/드레인측에 무관하게 선택 게이트 트랜지스터에 메모리 셀이 인접하여 있는지의 여부를 판정한다.

이 경우에, 예를 들면, 도 7의 메모리 셀들(M1, M8)은 선택 게이트 트랜지스터에 인접한 메모리 셀들이기 때문에, 프로그램 데이터가 "0"(기입)일 경우, 메모리 셀들(M1, M8)의 기입 조건은 다른 메모리 셀들(M2, M3, ... M7)의 기입 조건과 는 상이하다.

· 메모리 셀이 소스측 선택 게이트 트랜지스터에 인접하여 있는지의 여부를 판정한다.

이 경우, 예를 들면, 도 7의 메모리 셀(M8)이 선택 게이트 트랜지스터에 인접한 메모리 셀이기 때문에, 프로그램 데이터가 "0"(기입)인 경우, 메모리 셀(M8)의 기입 조건은 나머지 메모리 셀들(M1, M2, ... M7)의 기입 조건과는 상이하다.

덧붙여 말하자면, 모드 1, 2의 상세는 구체예에서 제공될 것이다.

최종적으로, 제3 실시예와 제2 실시예를 결합할 수도 있다. 이 경우, 도 11의 단계 ST3가 도 10의 단계 ST2와 단계 ST4C 사이에, 또한 도 10의 단계 ST3와 단계 ST4B 사이에 제공되는 것이 바람직하다.

4. 구체예

제1 내지 제3 실시예에서 모드 1, 2 및 3이 구현되는 구체예가 기술될 것이다.

(1) 제1 구체예

제1 구체예에서, 2개의 모드 1, 2간의 스위칭의 경우에, 선택된 셀 또는 비선택 셀에 접속된 워드 라인의 전위가 증가하기 시작할 때부터 선택된 셀에 접속된 워드 라인이 기입 전위에 도달하게 되는 때까지의 구간에 관련하여, 모드 1에서는, 제1 구간이 적용되는 반면, 모드 2에서는, 제1 구간보다 긴 제2 구간이 적용된다.

게다가, 3개의 모드 1, 2, 3 중에서 스위칭하는 경우에, 선택된 셀 또는 비선택 셀에 접속된 워드 라인의 전위가 증가하기 시작할 때부터 선택된 셀에 접속된 워드 라인이 기입 전위에 도달하게 되는 때까지의 구간에 관련하여, 모드 1에서는, 제1 구간이 적용되고, 모드 2에서는 제1 구간보다 긴 제2 구간이 적용되며, 제3 모드에서는, 제1 구간보다는 길고 제2 구간보다는 짧은 제3 구간이 적용된다.

도 12 내지 도 16은 제1 구체예의 타이밍챠트를 나타낸다.

a. 선택 게이트 트랜지스터에 인접하지 않은 메모리 셀에 대한 기입 동작은 도 12의 타이밍챠트(모드 1)에 나타난 것과 동등하게 된다.

이 타이밍챠트는 워드 라인(WL7)이 선택되는 경우의 일례이다.

첫번째로, 기준 전위(접지 전위)(Vss)는 선택 게이트 라인(SGS)과 모든 비트 라인(BL)에 인가되는 조건에 따라, 공통 소스 전위(Vcsr)는 소스 라인(SL)에 인가되며, 선택 게이트 전위(Vsg)는 선택 게이트 라인(SGD)에 인가된다.

다음으로, 기입 금지 전위(Vb1)는 비선택 비트 라인(BL(비선택))에 인가된다. 게다가, 시간 t1에서, 통과 전위(Vpass)는 비선택 워드 라인(WL1, ... WL6, WL8)에 인가된다. 또한, 시간 t1'에서, 통과 전위(Vpass)는 또한 선택된 워드 라인(WL7)에 인가된다.

더욱이, 시간 t2에서, 선택된 워드 라인(WL7)은 기입 전위(Vprogram)에 도달하게 된다.

선택된 워드 라인(WL7)에 고정된 시주기 동안 기입 전위(Vprogram)를 인가한 후, 선택된 워드 라인(WL7)의 전위는 기입 전위(Vprogram)으로부터 기준 전위(Vss)로 단번에 감소한다. 이후, 비선택 워드 라인(WL1, ... WL6, WL8)의 전위는 또한 통과 전위(Vpass)로부터 기준 전위(Vss)로 감소한다.

최종적으로, 선택 게이트 라인(SGD)의 전위가 선택 게이트 전위(Vsg)로부터 기준 전위(Vss)로 회귀할 시 및 소스 라인(SL)의 전위가 공통 소스 전위(Vcsr)로부터 기준 전위(Vss)로 회귀할 시 기입 동작은 종료된다.

이 동작 타이밍에 따르면, 선택된 워드 라인(WL7)과 선택된 비트 라인(BL(선택))간의 메모리 셀(선택된 셀)에 대한 기입 전위(Vprogram)로 인해 플로팅 게이트 전극에 전자들이 주입되기 때문에, 기입이 수행된다.

한편, 비선택 워드 라인(Wl1, ... WL6, WL8)에 통과 전위(Vpass)가 인가되기 때문에, 이에 접속된 메모리 셀(비선택 셀)에 대해 기입이 수행되지 않는다.

더욱이, 드레인측 선택 게이트 트랜지스터가 비선택 비트 라인(BL(비선택))에 접속된 메모리 셀(비선택 셀)로부터 컷오프됨에 따라, 기입은 금지되며, 이는 통과 전위(Vpass)와 기입 전위(Vprogram)로 인해 채널 전위가 증가하기 때문이다.

b. 소스측 선택 게이트 트랜지스터에 인접한 메모리 셀에 대한 기입 동작은 도 13의 타이밍챠트에 나타난 것과 동등하게 된다.

이 타이밍챠트는 워드 라인(WL8)이 선택되는 경우의 일례이다.

첫번째로, 기준 전위(접지 전위)(Vss)가 선택 게이트 라인(SGS)과 전체 비트 라인(BL)에 인가되는 조건에 따라, 공통 소스 전위(Vcsr)는 소스 라인(SL)에 인가되고, 선택 게이트 전위(Vsg)는 선택 게이트 라인(SGD)에 인가된다.

다음으로, 기입 금지 전위(Vb1)는 비선택 비트 라인(BL(비선택))에 인가된다. 더욱이, 시간 t1에서, 통과 전위(Vpass)는 비선택 워드 라인(WL1, WL2, ... WL7)에 인가된다. 게다가, 시간 t1'에서, 통과 전위(Vpass)는 또한 선택된 워드 라인(WL8)에 인가된다.

또한, 시간 t2(도 12의 시간 t2와 동일한 시간) 이후의 시간 t3에서, 선택된 워드 라인(WL8)은 기입 전위(Vprogram)에 도달하게 된다.

고정된 시주기 동안 선택된 워드 라인(WL8)에 기입 전위(Vprogram)을 인가한 후에, 선택된 워드 라인(WL8)의 전위는 기입 전위(Vprogram)로부터 기준 전위(Vss)로 단번에 감소한다. 이후, 비선택 워드 라인(WL1, WL2, ... WL7)의 전위는 또한 통과 전위(Vpass)로부터 기준 전위(Vss)로 감소한다.

최종적으로, 기입 동작은 선택 게이트 라인(SGD)의 전위가 선택 게이트 전위(Vsg)로부터 기준 전위(Vss)로 회귀할 시 및 소스 라인(SL)의 전위가 공통 소스 전위(Vcsr)로부터 기준 전위(Vss)로 회귀할 시 종료된다.

이러한 동작 타이밍에 따르면, 선택된 워드 라인(WL8)과 선택된 비트 라인(BL(선택))간의 메모리 셀(선택된 셀)에 대한 기입 전위(Vprogram)로 인해 플로팅 게이트 전극에 전자들이 주입되기 때문에, 기입이 수행된다.

한편, 비선택 워드 라인(WL1, WL2, ... WL7)에 통과 전위(Vpass)가 인가되기 때문에, 이에 접속된 메모리 셀(비선택 셀)에 대해 기입이 수행되지 않는다.

게다가, 드레인측 선택 게이트 트랜지스터가 비선택 비트 라인(BL(비선택))에 접속된 메모리 셀(비선택 셀)로부터 컷오프됨에 따라, 기입이 금지되며, 이는 통과 전위(Vpass)와 기입 전위(Vprogram)로 인해 채널 전위가 증가하기 때문이다.

여기서, 상술한 바와 같이, 소스측 선택 게이트 트랜지스터에 인접한 메모리 셀에 관련하여, 기입시에는, 밴드간 터널 전류에 의해 생성된 열전자들로 인해 발생되는 오기입의 가능성이 있다.

그러나, 도 13의 타이밍챠트(모드 2)에 따르면, 비선택 워드 라인(WL1, WL2, ... WL7)의 전위가 증가하기 시작하는 시간으로부터 선택된 워드 라인(WL8)이 기입 전위(Vprogram)에 도달하게 되는 시간까지의 구간(시간 t1 내지 t3)은 도 12의 타이밍챠트(모드 1)의, 비선택 워드 라인(WL1, ... WL6, WL8)의 전위가 증가하기 시작하는 시간으로부터 선택된 워드 라인(WL7)이 기입 전위(Vprogram)에 도달하게 되는 시간까지의 구간(시간 t1 내지 시간 t2)보다 길다.

따라서, 도 13의 타이밍챠트(모드 2)에서, 도 12의 타이밍챠트(모드 1)에 비해, 비선택 비트 라인(BL(비선택))에 접속된 셀 유닛내의 NAND 스트링의 채널 전위의 누설 전류에 의한 감소량은 커지게 된다. 즉, 시간 t3에서의 채널 전위는 시간 t2에서의 채널 전위보다 낮다.

따라서, 소스측 선택 게이트 트랜지스터와 반도체 기판 사이에서 발생되는 밴드간 터널 전류가 감소하고, 밴드간 터널 전류에 의해 발생되는 열전자 수 또한 감소한다.

기입 전위(Vprogram)의 공급이 이러한 조건으로 시작되기 때문에, 기입시에, 소스측 선택 게이트 트랜지스터에 인접한 메모리 셀(비선택 셀)의 플로팅 게이트 전극에 주입되는 열전자로 인한 오기입의 발생을 방지할 수 있다.

덧붙여, 도 12 및 도 13에서는, 비선택 워드 라인의 전위가 증가하기 시작하는 시간으로부터 선택 워드 라인이 기입 전위에 도달하는 시간까지의 기간이 목표이지만, 설령 선택 워드 라인의 전위가 증가하기 시작하는 시간으로부터 선택 워드 라인이 기입 전위에 도달하는 시간까지의 기간이 (t1' - t2) < (t1' - t3)인 관계를 갖는다 할지라도, 상술한 바와 동일한 효과를 얻을 수 있다.

또한, 선택 워드 라인의 전위에 관해, 도 12 및 도 13에서는, 전위 변동이 기준 전위로부터 통과 전위로 변동하고, 통과 전위로부터 기입 전위로 변동하는 것과 같이 2단계로 행해진다. 하지만, 전위 변동은 통과 전위를 고려하지 않고 1단계로 행해질 수 있으며, 또한, 단계를 추가하여 3단계 이상으로 행해질 수도 있다.

또한, 선택 워드 라인이 2단계로 기입 전위에 도달하는 경우에는, 기입 전위를 공급하기 전의 전위가 통과 전위에 국한되지 않으며, 기준 전위와 기입 전위 사이에 존재하는 전위인 한 임의의 전위라도 채택될 수 있다.

c. 드레인측 선택 게이트 트랜지스터에 인접한 메모리 셀로의 기입 동작은 도 14 내지 도 16의 타이밍챠트(모드 1, 2 및 3)에 도시되어 있는 동작에 상당한다.

이러한 타이밍챠트는 워드 라인(WL1)이 선택되는 경우의 예들이다.

먼저, 기준 전위(접지 전위)(Vss)가 선택 게이트 라인(SGS) 및 모든 비트 라인(BL)에 인가되는 조건에서, 공통 소스 전위(Vcsr)는 소스 라인(SL)에 인가되고, 선택 게이트 전위(Vsg)는 선택 게이트 라인(SGD)에 인가된다.

다음으로, 기입 금지 전위(Vb1)가 비선택 비트 라인(BL)에 인가된다. 또한, 시간 t1에서, 통과 전위(Vpass)가 비선택 워드 라인(WL2, WL3, ..., WL8)에 인가되고, 더욱이, 시간 t1'에서, 통과 전위(Vpass)가 선택 워드 라인(WL1)에 또한 인가된다.

그 후에, 모드 1, 2 및 3 중 하나를 이용하여 기입이 행해진다.

제1 경우는, 도 14에 도시된 바와 같이, 선택 게이트 트랜지스터에 인접하지 않은 메모리 셀 등에 대해, 모드 1에서 기입이 행해지는 경우이다. 이 경우에는, 시간 t2에서, 선택 워드 라인(WL1)이 기입 전위(Vprogram)에 도달하게 된다.

제2 경우는, 도 15에 도시된 바와 같이, 소스측 선택 게이트 트랜지스터에 인접한 메모리 셀 등에 대해, 모드 2에서 기입이 행해지는 경우이다. 이 경우에는, 시간 t2보다 늦은 시간 t3에서, 선택 워드 라인(WL1)이 기입 전위(Vprogram)에 도달하게 된다.

제3 경우는, 도 16에 도시된 바와 같이, 모드 1 및 모드 2 모두와 상이한 모드 3에서 기입이 행해지는 경우이다. 이 경우에는, 시간 t2보다는 늦지만 시간 t3보다는 빠른 시간 t4에서, 선택 워드 라인(WL1)이 기입 전위(Vprogram)에 도달하게 된다.

그 후에, 선택 워드 라인(WL1)의 전위는 기입 전위(Vprogram)로부터 기준 전위(Vss)로 곧 감소한다. 게다가, 비선택 워드 라인(WL2, WL3, ..., WL8)의 전위 또한 통과 전위(Vpass)로부터 기준 전위(Vss)로 감소한다.

최종적으로, 기입 동작은, 선택 게이트 전위(Vsg)로부터 기준 전위(Vss)로의 선택 게이트 라인(SGD)의 전위 복귀시, 그리고 공통 소스 전위(Vcsr)로부터 기준 전위(Vss)로의 소스 라인(SL)의 전위 복귀시에 종료된다.

따라서, 드레인측 선택 게이트 트랜지스터에 인접한 메모리 셀에 대해, 반도체 메모리의 각 생성시에 메모리 셀의 특성에 따라 최적 모드를 선택할 수 있다.

모드 3을 선택하는 경우에는, 밴드간 터널 전류에 의해 발생되는 열전자로 인한 오기입의 문제를 해결할 수 있으며, 드레인측 선택 게이트 트랜지스터에 인접한 메모리 셀로의 기입 시간이 다소 줄어들기 때문에 높은 신뢰성과 고속 동작 모두를 양립시킬 수 있다.

(2)제2 구체예

제2 구체예에서는, 모드 1, 2의 두 모드 간의 스위칭의 경우에, 모드 1에서는, 선택된 셀에 접속된 워드 라인의 전위가 제1 기간에 상당하도록 정해진 시간에 기입 전위로 증가하게 되는 반면에, 모드 2에서는, 선택된 셀에 접속된 워드 라인이 제1 기간보다는 긴 제2 기간에 상당한 시간에 기입 전위로 증가하게 된다. 또한, 선택된 셀에 접속된 워드 라인이 기입 전위에 도달하게 되는 시간에 있어, 모드 2에서의 시간이 모드 1에서의 시간 보다 늦다.

모드 1, 2 및 3의 세 모드 간의 스위칭의 경우에, 모드 1에서는, 선택된 셀에 접속된 워드 라인의 전위가 제1 기간 동안 기입 전위로 증가하게 되고, 모드 2에서는, 선택된 셀에 접속된 워드 라인의 전위가 제1 기간보다는 긴 제2 기간 동안 기입 전위로 증가하게 되며, 모드 3에서는, 선택된 셀에 접속된 워드 라인의 전위가 제1 기간보다는 길고 제2 기간보다는 짧은 제3 기간 동안 기입 전위로 증가하게 된다. 또한, 선택된 셀에 접속된 워드 라인의 전위가 기입 전위에 도달할 때까지 걸린 시간에 있어, 모드 2에서 걸린 시간이 모드 1에서의 시간 보다 길고, 모드 3에서 걸린 시간이 모드 1에서의 시간 보다는 길지만 모드 2에서의 시간 보다는 짧다.

도 17 내지 도 21은 제2 구체예의 타이밍챠트를 보여주고 있다.

a.선택 게이트 트랜지스터에 인접하지 않은 메모리 셀로의 기입 동작은 도 17의 타이밍챠트(모드 1)에 도시되어 있는 동작에 상당한다.

이 타이밍챠트는 워드 라인(WL7)이 선택되는 경우의 예이다.

다음으로, 기입 금지 전위(Vb1)가 비선택 비트 라인(BL)에 인가된다. 또한, 통과 전위(Vpass)는 비선택 워드 라인(WL1, ... WL6, WL8)에 인가된다. 그 후에, 기입 전위(Vprogram)가 선택 워드 라인(WL7)에 인가된다.

선택 워드 라인(WL7)의 전위는, 시간 t1으로부터 시간 t2까지, 기준 전위(Vss)로부터 기입 전위(Vprogram)로 증가하여, 시간 t2에서 기입 전위(Vprogram)에 도달한다.

정해진 시간 동안 기입 전위(Vprogram)를 선택 워드 라인(WL7)에 공급한 후에, 선택 워드 라인(WL7)의 전위는 기입 전위(Vprogram)로부터 기준 전위(Vss)로 곧 감소한다. 그 후에, 비선택 워드 라인(WL1, ... WL6, WL8)의 전위 또한 통과 전위(Vpass)로부터 기준 전위(Vss)로 감소한다.

이러한 동작 타이밍에 따르면, 선택 워드 라인(WL7)과 선택 비트 라인(BL) 사이의 메모리 셀(선택 셀)에 대한 기입 전위(Vprogram)로 인해 전자가 플로팅 게이트 전극에 주입되기 때문에, 기입이 행해진다.

한편, 통과 전위(Vpass)가 비선택 워드 라인(WL1, ... WL6, WL8)에 인가되기 때문에, 이에 접속된 메모리 셀(비선택 셀)에 대해서는 기입이 행해지지 않는다.

또한, 드레인측 선택 게이트 트랜지스터가 비선택 비트 라인(BL)에 접속된 메모리 셀(비선택 셀)로부터 차단되어 그 기입이 금지되는데, 이는 채널 전위가 통과 전위(Vpass) 및 기입 전위(Vprogram)로 인해 증가하기 때문이다.

b.소스측 선택 게이트 트랜지스터에 인접한 메모리 셀로의 기입 동작은 도 18의 타이밍챠트(모드 2)에 도시되어 있는 동작에 상당한다.

다음으로, 기입 금지 전위(Vb1)가 비선택 비트 라인(BL)에 인가된다. 또한, 통과 전위(Vpass)가 비선택 워드 라인(WL1, WL2, ... WL7)에 인가된다. 그 후에, 기입 전위(Vprogram)가 선택 워드 라인(WL8)에 인가된다.

선택 워드 라인(WL8)의 전위는, 시간 t1(도 17의 시간 t1과 동일한 시간)으로부터 시간 t2(도 17의 시간 t2와 동일한 시간)보다는 늦은 시간 t3까지, 기준 전위(Vss)로부터 기입 전위(Vprogram)로 증가하여, 시간 t3에서, 선택 워드 라인(WL8)의 전위가 기입 전위(Vprogram)에 도달한다.

정해진 시간 동안 기입 전위(Vprogram)를 선택 워드 라인(WL8)에 공급한 후에, 선택 워드 라인(WL8)의 전위는 기입 전위(Vprogram)로부터 기준 전위(Vss)로 곧 감소한다. 그 후에, 비선택 워드 라인(WL1, WL2, ... WL7)의 전위 또한 통과 전위(Vpass)로부터 기준 전위(Vss)로 감소한다.

이러한 동작 타이밍에 따르면, 선택 워드 라인(WL8)과 선택 비트 라인(BL) 사이의 메모리 셀(선택 셀)에 대한 기입 전위(Vprogram)로 인해 전자가 플로팅 게이트 전극에 주입되기 때문에, 기입이 행해진다.

한편, 통과 전위(Vpass)가 비선택 워드 라인(WL1, WL2, ... WL7)에 인가되기 때문에, 이에 접속된 메모리 셀(비선택 셀)에 대해서는 기입이 행해지지 않는다.

본 명세서에서 이미 설명한 바와 같이, 소스측 선택 게이트 트랜지스터에 인 접한 메모리 셀에 있어, 기입시에, 밴드간 터널 전류에 의해 발생되는 열전자로 인해 오기입이 발생할 수 있다.

하지만, 도 18의 타이밍챠트(모드 2)에 따르면, 선택 워드 라인(WL8)의 전위를 기준 전위(Vss)로부터 기입 전위(Vprogram)로 증가시키는데 필요한 기간(시간 t1 - 시간 t3)은, 도 17의 타이밍챠트(모드 1)에서, 선택 워드 라인(WL7)의 전위를 기준 전위(Vss)로부터 기입 전위(Vprogram)로 증가시키는데 필요한 기간(시간 t1 - 시간 t2)보다 길다.

또한, 도 18의 타이밍챠트(모드 2)에서 기입 전위(Vprogram)에 도달하는 시간 t3은, 도 17의 타이밍챠트(모드 1)에서의 기입 전위(Vprogram)에 도달하는 시간 t2보다 늦다.

따라서, 도 17의 타이밍챠트(모드 1)에 비해, 도 18의 타이밍챠트(모드 2)에서는, 비선택 비트 라인(BL)에 접속된 셀 유닛에서의 NAND 스트링의 누설 전류에 의해 야기되는 채널 전위 감소량은 커지게 된다. 즉, 도 18의 시간 t3에서의 채널 전위는 도 17의 시간 t2에서의 채널 전위보다도 낮다.

그러므로, 소스측 선택 게이트 트랜지스터의 확산층과 반도체 기판 간에 발생되는 밴드간 터널 전류는 감소하고, 밴드간 터널 전류에 의해 발생되는 열전자 수 또한 감소한다.

기입 전위(Vprogram)의 공급이 이러한 조건하에 시작되기 때문에, 기입시에, 소스측 선택 게이트 트랜지스터에 인접한 메모리 셀(비선택 셀)의 플로팅 게이트 전극으로 주입되는 열전자로 인한 오기입의 발생을 방지할 수 있다.

c.드레인측 선택 게이트 트랜지스터에 인접한 메모리 셀로의 기입 동작은 도 19 내지 도 21의 타이밍챠트(모드 1, 2 및 3)에 도시되어 있는 동작에 상당한다.

다음으로, 기입 금지 전위(Vb1)가 비선택 비트 라인(BL)에 인가된다. 또한, 통과 전위(Vpass)가 비선택 워드 라인(WL2, WL3, ..., WL8)에 인가된다.

제1 경우는, 도 19에 도시된 바와 같이, 선택 게이트 트랜지스터에 인접하지 않은 메모리 셀 등에 대해, 모드 1에서 기입이 행해지는 경우이다. 이 경우에는, 시간 t1 - 시간 t2에서, 선택 워드 라인(WL1)의 전위가 기준 전위(Vss)로부터 기입 전위(Vprogram)로 증가한다. 선택 워드 라인(WL1)의 전위는 시간 t2에서 기입 전위(Vprogram)에 도달하게 된다.

제2 경우는, 도 20에 도시된 바와 같이, 소스측 선택 게이트 트랜지스터에 인접한 메모리 셀 등에 대해, 모드 2에서 기입이 행해지는 경우이다. 이 경우에는, 시간 t1 - 시간 t3(시간 t3은 시간 t2보다 늦음)에서, 선택 워드 라인(WL1)의 전위는 기준 전위(Vss)로부터 기입 전위(Vprogram)로 증가한다. 선택 워드 라인(WL1)의 전위는 시간 t3에서 기입 전위(Vprogram)에 도달하게 된다.

제3 경우는, 도 21에 도시된 바와 같이, 모드 1 및 모드 2 모두와 상이한 모 드 3에서 기입이 행해지는 경우이다. 이 경우에는, 시간 t1 - 시간 t4(시간 t4는 시간 t2보다는 늦지만 시간 t3보다는 빠름)에서, 선택 워드 라인(WL1)의 전위가 기준 전위(Vss)로부터 기입 전위(Vprogram)로 증가한다. 선택 워드 라인(WL1)의 전위는 시간 t4에서 기입 전위(Vprogram)에 도달하게 된다.

d.덧붙여, 시간 t1이 모드 1, 2 및 3에서 동일한 시간이지만, 시간 t1은 모든 모드에서 상이할 수도 있다.

즉, 모드 1의 시간 t1이 t1-1로 규정되고, 모드 2의 시간 t1이 t1-2로 규정되며, 모드 3의 시간 t1이 t1-3으로 규정될 때, ((t1-1) - t2) < ((t1-3) - t4) < ((t1-2) - t3)인 관계가 성립하면, 본 발명의 효과를 얻을 수 있다.

(3)제3 구체예

모드 1, 2의 두 모드 간의 스위칭에 관련되는 제3 구체예에서는, 모드 1에서는, 선택된 셀에 접속된 워드 라인의 전위가 복수 단계에 걸쳐 기입 전위에 도달하게 되는 반면에, 모드 2에서는, 선택된 셀에 접속된 워드 라인의 전위가 복수 단계를 거치지 않고 기입 전위에 도달하게 된다.

도 22 내지 도 25는 제3 구체예의 타이밍챠트를 보여주고 있다.

a.선택 게이트 트랜지스터에 인접하지 않은 메모리 셀로의 기입 동작은 도 22의 타이밍챠트(모드 1)에 도시되어 있는 동작과 동일하다.

이 타이밍챠트는 워드 라인(WL7)이 선택되는 경우의 예이다.

다음으로, 기입 금지 전위(Vb1)가 비선택 비트 라인(BL)에 인가된다. 또한, 통과 전위(Vpass)는 비선택 워드 라인(WL1, ... WL6, WL8)에 인가된다. 게다가, 시간 t1에서, 통과 전위(Vpass) 또한 선택 워드 라인(WL7)에 인가된다.

또한, 시간 t2에서, 선택 워드 라인(WL7)의 전위가 기입 전위(Vprogram)에 도달하게 된다.

b.소스측 선택 게이트 트랜지스터에 인접한 메모리 셀로의 기입 동작은 도 23의 타이밍챠트(모드 2)에 도시되어 있는 동작과 동일하다.

다음으로, 기입 금지 전위(Vb1)가 비선택 비트 라인(BL)에 인가된다. 또한, 통과 전위(Vpass)가 비선택 워드 라인(WL1, WL2, ... WL7)에 인가된다. 이 모드 2에서는, 시간 t1에서, 통과 전위(Vpass)가 선택 워드 라인(WL8)에 인가되지 않는다.

그 후, 시간 t2(도 22의 시간 t2와 동일한 시간)에서, 선택 워드 라인(WL8)이 기입 전위(Vprogram)에 도달하게 된다.

본 명세서에서 이미 설명한 바와 같이, 소스측 선택 게이트 트랜지스터에 인접한 메모리 셀에 있어, 기입시에, 밴드간 터널 전류에 의해 발생되는 열전자로 인해 오기입이 발생할 수 있다.

하지만, 도 23의 타이밍챠트(모드 2)에 따르면, 선택 워드 라인(WL8)에 대해, 통과 전위(Vpass)는 기입 전위(Vprogram)를 공급하기 전에 선택 워드 라인(WL8)에 공급되지 않는다.

이런 이유로, 도 22의 타이밍챠트(모드 1)에 비해 도 23의 타이밍챠트(모드 2)에서는, 비선택 비트 라인(BL)에 접속된 셀 유닛에서의 NAND 스트링의 채널 전위는, 통과 전위(Vpass)가 선택 워드 라인(WL8)에 공급되지 않는 것에 대응하여 감소한다. 즉, 도 23의 시간 t2에서의 채널 전위는 도 22의 시간 t2에서의 채널 전위보다도 낮다.

기입 전위(Vprogram)의 공급이 이러한 상태에서 시작되기 때문에, 기입시에, 소스측 선택 게이트 트랜지스터에 인접한 메모리 셀(비선택 셀)의 플로팅 게이트 전극에 주입되는 열전자로 인해 발생하는 오기입 현상을 방지할 수 있다.

c.드레인측 선택 게이트 트랜지스터에 인접한 메모리 셀로의 기입 동작은 도 24 및 도 25의 타이밍챠트(모드 1, 2)에 도시되어 있는 동작과 동일하다.

먼저, 기준 전위(접지 전위)(Vss)가 선택 게이트 라인(SGS) 및 전체 비트 라인(BL)에 인가되는 조건에서, 공통 소스 전위(Vcsr)는 소스 라인(SL)에 인가되고, 선택 게이트 전위(Vsg)는 선택 게이트 라인(SGD)에 인가된다.

그 후에, 모드 1, 2 중 하나를 이용하여 기입이 행해진다.

제1 경우는, 도 24에 도시된 바와 같이, 선택 게이트 트랜지스터에 인접하지 않은 메모리 셀 등에 대해, 모드 1에서 기입이 행해지는 경우이다. 이 경우에는, 시간 t1에서, 통과 전위(Vpass)가 선택 워드 라인(WL1)에 인가된다.

제2 경우는, 도 25에 도시된 바와 같이, 소스측 선택 게이트 트랜지스터에 인접한 메모리 셀 등에 대해, 모드 2에서 기입이 행해지는 경우이다. 이 경우에는, 시간 t1에서, 통과 전위(Vpass)가 선택 워드 라인(WL1)에 인가되지 않고, 이 후 시간 t2에서, 선택 워드 라인(WL1)이 기입 전위(Vprogram)에 도달하게 된다.

따라서, 드레인측 선택 게이트 트랜지스터에 인접한 메모리 셀에 대해, 반도 체 메모리의 각 생성시에 메모리 셀의 특성에 따라 최적 모드를 선택할 수 있다.

d.덧붙여, 제3 구체예에서는, 모드 1에서, 선택된 셀에 접속된 워드 라인의 전위는 2단계에 걸쳐 기입 전위에 도달하게 된다. 하지만, 3단계 이상에 걸쳐 기입 전위에 도달할 수도 있다. 이 경우에는, 모드 2에서, 워드 라인의 전위가 복수 단계를 거치지 않고, 즉 1단계로 기입 전위에 도달하게 된다.

또한, 시간 t2가 모드 1, 2에서 동일한 시간이지만, 시간 t2는 모든 모드에서 상이할 수도 있다.

즉, 모드 1의 시간 t2가 t2-1로 규정되고, 모드 2의 시간 t2가 t2-2로 규정될 때, 시간 t2-2가 시간 t2-1보다 늦고, (t1 - (t2-1)) < (t1 - (t2-2))인 관계가 성립하면, 제1 구체예의 요건을 갖추면서, 동시에 오기입을 효과적으로 방지할 수 있다.

(4)제4 구체예

제4 구체예에서는, 모드 1, 2의 두 모드 간의 스위칭의 경우에, 선택된 셀에 접속된 워드 라인이 비선택 셀에 접속된 워드 라인의 전위가 증가하기 시작하는 시간으로부터 기입 전위에 도달하는 시간까지의 기간에 있어, 모드 1의 경우에는, 제1 기간이 채택되는 반면에, 모드 2의 경우에는, 제1 기간보다는 긴 제2 기간이 채택된다.

또한, 모드 1, 2 및 3의 세 모드 간의 스위칭의 경우에, 선택된 셀에 접속된 워드 라인이 비선택 셀에 접속된 워드 라인의 전위가 증가하기 시작하는 시간으로부터 기입 전위에 도달하는 시간까지의 기간에 있어, 모드 1의 경우에는, 제1 기간 이 채택되고, 모드 2의 경우에는, 제1 기간보다는 긴 제2 기간이 채택되며, 모드 3의 경우에는, 제1 기간보다는 길지만 제2 기간보다는 짧은 제3 기간이 채택된다.

도 26 내지 도 30은 제4 구체예의 타이밍챠트를 보여주고 있다.

a.선택 게이트 트랜지스터에 인접하지 않은 메모리 셀로의 기입 동작은 도 26의 타이밍챠트(모드 1)에 도시되어 있는 동작과 동일하다.

이 타이밍챠트는 워드 라인(WL7)이 선택되는 경우의 예이다.

다음으로, 기입 금지 전위(Vb1)가 비선택 비트 라인(BL)에 인가된다. 또한, 시간 t1에서, 통과 전위(Vpass)가 비선택 워드 라인(WL1, ... WL6, WL8)에 인가된다.

또한, 시간 t2에서, 선택 워드 라인(WL7)의 전위는 증가하기 시작하고, 시간 t3에서, 선택 워드 라인(WL7)은 기입 전위(Vprogram)에 도달하게 된다.

정해진 시간 동안 기입 전위(Vprogram)를 선택 워드 라인(WL7)에 인가한 후에, 선택 워드 라인(WL7)의 전위는 기입 전위(Vprogram)로부터 기준 전위(Vss)로 곧 감소한다. 그 후에, 비선택 워드 라인(WL1, ... WL6, WL8)의 전위 또한 통과 전위(Vpass)로부터 기준 전위(Vss)로 감소한다.

b.소스측 선택 게이트 트랜지스터에 인접한 메모리 셀로의 기입 동작은 도 27의 타이밍챠트(모드 2)에 도시되어 있는 동작과 동일하다.

다음으로, 기입 금지 전위(Vb1)가 비선택 비트 라인(BL)에 인가된다. 또한, 시간 t1에서, 통과 전위(Vpass)가 비선택 워드 라인(WL1, WL2, ... WL7)에 인가된다.

또한, 시간 t2(도 26의 시간 t2와 동일한 시간)보다는 늦은 시간 t4에서, 선택 워드 라인(WL8)의 전위는 증가하기 시작하고, 시간 t3(도 26의 시간 t3과 동일 한 시간)보다는 늦은 시간 t5에서, 선택 워드 라인(WL8)의 전위는 기입 전위(Vprogram)에 도달하게 된다.

하지만, 도 27의 타이밍챠트(모드 2)에 따르면, 워드 라인(WL1, WL2, ... WL7)의 전위가 증가하기 시작하는 시간으로부터 선택 워드 라인(WL8)이 기입 전위(Vprogram)에 도달하는데 필요한 기간(시간 t1 - 시간 t5)은, 도 26의 타이밍챠트(모드 1)에서, 워드 라인(WL1, ... WL6, WL8)의 전위가 증가하기 시작하는 시간으로부터 선택 워드 라인(WL7)이 기입 전위(Vprogram)에 도달하는데 필요한 기간(시간 t1 - 시간 t3)보다 길다.

따라서, 도 26의 타이밍챠트(모드 1)에 비해, 도 27의 타이밍챠트(모드 2)에서는, 비선택 비트 라인(BL)에 접속된 셀 유닛에서의 NAND 스트링의 누설 전류에 의해 야기되는 채널 전위 감소량은 커지게 된다. 즉, 시간 t5에서의 채널 전위는 시간 t3에서의 채널 전위보다도 낮다.

c.드레인측 선택 게이트 트랜지스터에 인접한 메모리 셀로의 기입 동작은 도 28 내지 도 30의 타이밍챠트(모드 1, 2 및 3)에 도시되어 있는 동작과 동일하다.

먼저, 기준 전위(접지 전위)(Vss)가 선택 게이트 라인(SGS) 및 모든 비트 라 인(BL)에 인가되는 조건에서, 공통 소스 전위(Vcsr)는 소스 라인(SL)에 인가되고, 선택 게이트 전위(Vsg)는 선택 게이트 라인(SGD)에 인가된다.

다음으로, 기입 금지 전위(Vb1)가 비선택 비트 라인(BL)에 인가된다. 또한, 시간 t1에서, 통과 전위(Vpass)가 비선택 워드 라인(WL2, WL3, ..., WL8)에 인가된다.

제1 경우는, 도 28에 도시된 바와 같이, 선택 게이트 트랜지스터에 인접하지 않은 메모리 셀 등에 대해, 모드 1에서 기입이 행해지는 경우이다. 이 경우에는, 시간 t2에서, 선택 워드 라인(WL1)의 전위가 증가하기 시작하고, 시간 t3에서, 선택 워드 라인(WL1)의 전위가 기입 전위(Vprogram)에 도달하게 된다.

제2 경우는, 도 29에 도시된 바와 같이, 소스측 선택 게이트 트랜지스터에 인접한 메모리 셀 등에 대해, 모드 2에서 기입이 행해지는 경우이다. 이 경우에는, 시간 t2(도 28의 시간 t2와 동일한 시간)보다는 늦은 시간 t4에서, 선택 워드 라인(WL1)의 전위가 증가하기 시작하고, 시간 t3(도 28의 시간 t3과 동일한 시간)보다는 늦은 시간 t5에서, 선택 워드 라인(WL1)의 전위가 기입 전위(Vprogram)에 도달하게 된다.

제3 경우는, 도 30에 도시된 바와 같이, 모드 1 및 모드 2 모두와 상이한 모드 3에서 기입이 행해지는 경우이다. 이 경우에는, 시간 t2(도 28의 시간 t2와 동일한 시간)보다는 늦지만 시간 t4(도 29의 시간 t4와 동일한 시간)보다는 빠른 시간 t6에서, 선택 워드 라인(WL1)의 전위가 증가하기 시작하고, 시간 t3(도 28의 시 간 t3과 동일한 시간)보다는 늦지만 시간 t5(도 29의 시간 t5와 동일한 시간)보다는 빠른 시간 t7에서, 선택 워드 라인(WL1)의 전위가 기입 전위(Vprogram)에 도달하게 된다.

d.덧붙여, 모드 1, 2 및 3에서는, 선택 워드 라인에 공급되는 기입 전위(Vprogram)의 파형이 동일하지만, 그 파형이 서로 상이할 수도 있다.

(5)제5 구체예

제5 구체예에서는, 모드 1, 2의 두 모드 간의 스위칭의 경우에, 모드 1에서는, 제1 기간 동안에, 선택된 셀에 접속된 워드 라인이 기입 전위 상태인 반면에, 모드 2에서는, 제1 기간보다는 짧은 제2 기간 동안에, 선택된 셀에 접속된 워드 라인이 기입 전위 상태이다.

또한, 모드 1, 2 및 3의 세 모드 간의 스위칭의 경우에, 모드 1에서는, 제1 기간 동안에, 선택된 셀에 접속된 워드 라인이 기입 전위 상태이고, 모드 2에서는, 제1 기간보다는 짧은 제2 기간 동안에, 선택된 셀에 접속된 워드 라인이 기입 전위 상태이며, 모드 3에서는, 제1 기간보다는 짧지만 제2 기간보다는 긴 제3 기간 동안에, 선택된 셀에 접속된 워드 라인이 기입 전위 상태이다.

도 31 내지 도 35는 제5 구체예의 타이밍챠트를 보여주고 있다.

a.선택 게이트 트랜지스터에 인접하지 않은 메모리 셀로의 기입 동작은 도 31의 타이밍챠트(모드 1)에 도시되어 있는 동작과 동일하다.

이 타이밍챠트는 워드 라인(WL7)이 선택되는 경우의 예이다.

다음으로, 기입 금지 전위(Vb1)가 비선택 비트 라인(BL)에 인가되고, 통과 전위(Vpass)가 비선택 워드 라인(WL1, ... WL6, WL8)에 인가된다. 그 후에, 기입 전위(Vprogram)가 선택 워드 라인(WL7)에 인가된다.

기입 전위(Vprogram)는 시간 t1 - 시간 t2의 기간 동안에 선택 워드 라인(WL7)에 연속 인가된다.

또한, 선택 워드 라인(WL7)의 전위는 기입 전위(Vprogram)로부터 기준 전 위(Vss)로 곧 감소한다. 비선택 워드 라인(WL1, ... WL6, WL8)의 전위 또한 통과 전위(Vpass)로부터 기준 전위(Vss)로 감소한다.

또한, 드레인측 선택 게이트 트랜지스터가 비선택 비트 라인(BL)에 접속된 메모리 셀(비선택 셀)에 대해 차단되어 그 기입이 금지되는데, 이는 채널 전위가 통과 전위(Vpass) 및 기입 전위(Vprogram)로 인해 증가하기 때문이다.

b.소스측 선택 게이트 트랜지스터에 인접한 메모리 셀로의 기입 동작은 도 32의 타이밍챠트(모드 2)에 도시되어 있는 동작과 동일하다.

다음으로, 기입 금지 전위(Vb1)가 비선택 비트 라인(BL)에 인가되고, 통과 전위(Vpass)가 비선택 워드 라인(WL1, WL2, ... WL7)에 인가된다. 그 후에, 기입 전위(Vprogram)가 선택 워드 라인(WL8)에 인가된다.

기입 전위(Vprogram)는 시간 t1 - 시간 t3(시간 t2보다는 빠름)의 기간 동안에 선택 워드 라인(WL8)에 연속 공급된다.

또한, 선택 워드 라인(WL8)의 전위는 기입 전위(Vprogram)로부터 기준 전위(Vss)로 곧 감소한다. 비선택 워드 라인(WL1, WL2, ... WL7)의 전위 또한 통과 전위(Vpass)로부터 기준 전위(Vss)로 감소한다.

본 명세서에서 이미 설명한 바와 같이, 소스측 선택 게이트 트랜지스터에 인접한 메모리 셀에 있어, 기입시에, 밴드간 터널 전류에 의해 발생되는 열전자로 인 해 오기입이 발생할 수 있다.

하지만, 도 32의 타이밍챠트(모드 2)에 따르면, 기입 전위(Vprogram)가 선택 워드 라인(WL8)에 인가되는 기간(시간 t1 - 시간 t3)은, 도 31의 타이밍챠트(모드 1)에서 기입 전위(Vprogram)가 선택 워드 라인(WL7)에 인가되는 기간(시간 t1- 시간 t2)보다도 짧다.

따라서, 도 31의 타이밍챠트(모드 1)에 비해, 도 32의 타이밍챠트(모드 2)에서는, 밴드간 터널 전류가 비선택 비트 라인(BL)에 접속된 셀 유닛에서 발생되는 기간이 짧아, 밴드간 터널 전류에 의해 발생되는 열전자의 총 수가 감소한다.

따라서, 기입시에, 소스측 선택 게이트 트랜지스터에 인접하는 메모리 셀(비선택 셀)의 플로팅 게이트 전극으로 주입되는 열전자의 양은 감소하여, 오기입의 발생을 방지한다.

c. 드레인측 선택 게이트 트랜지스터에 인접하는 메모리 셀의 기입 동작은 도 33 내지 35의 타이밍챠트(모드 1, 2, 3)에 도시된 것과 같아진다.

이러한 타이밍챠트는 워드 라인(WL1)이 선택되는 경우의 예이다.

먼저, 기준 전위(접지 전위)(Vss)가 선택 게이트 라인(SGS) 및 모드 비트 라인(BL)에 인가되는 조건에서, 공통 소스 전위(Vcsr)가 소스 라인(SL)에 인가되고, 선택 게이트 전위(Vsg)가 선택 게이트 라인(SGD)에 인가된다.

다음으로, 기입 금지 전위(Vb1)가 비선택 비트 라인(BL)에 인가되고, 또한, 통과 전위(Vpass)가 비선택 워드 라인(WL2, WL3,···WL8)에 인가된다.

그 후에, 모드 1, 2 및 3 중 어느 하나를 이용하여 기입이 실행된다.

도 33에 도시된 바와 같이, 제1의 경우는 선택 게이트 트랜지스터에 인접하지 않은 메모리 셀과 같이, 기입이 모드 1에서 수행된다. 이러한 경우에, 시간 t1에서 시간 t2까지의 기간 동안에, 기입 전위(Vprogram)가 선택된 워드 라인(WL1)에 인가된다.

도 34에 도시된 바와 같이, 제2의 경우는 소스측 선택 게이트 트랜지스터에 인접하는 메모리 셀과 같이, 기입이 모드 2에서 수행된다. 이러한 경우에, 시간 t2보다 이른, 시간 t1에서 시간 t3 동안에, 기입 전위(Vprogram)이 선택 워드 라인(WL1)에 인가된다.

도 35에 도시된 바와 같이, 제3의 경우는 모드 3에서 수행되는 기입은 모드 1과 모드 2에서 수행되는 기입과는 상이하다. 이러한 경우에, 시간 t2보다는 이르고, 시간 t3보다는 늦은, 시간 t1에서 시간 t4까지의 기간 동안에, 기입 전위(Vprogram)가 선택 워드 라인(WL1)에 인가된다.

그 후에, 선택된 워드 라인(WL1)의 전위는 기입 전위(Vprogram)에서 기준 전위(Vss)로 즉시 감소한다. 또한, 비선택 워드 라인(WL2, WL3,···WL8)의 전위 또한 통과 전위(Vpass)에서 기준 전위(Vss)로 감소한다.

마지막으로, 선택 게이트 라인(SGD)의 전위가 선택 게이트 전위(Vsg)에서 기준 전위(Vss)로 회귀하고, 소스 라인(SL)의 전위가 공통 소스 전위(Vcsr)에서 기준 전위(Vss)로 회귀하는 때에 기입 동작이 종료된다.

따라서, 드레인측 선택 게이트 트랜지스터에 인접하는 메모리 셀에 대하여, 반도체 메모리의 각 생산에서 메모리 셀의 특성에 따른 최적의 모드를 선택하는 것 이 가능하다.

모드 3을 선택하는 경우에, 밴드간 터널 전류에 의해서 생성되는 열전자에 기인하는 오기입의 문제를 해결하는 것이 가능하며, 드레인측 선택 게이트 트랜지스터에 인접하는 메모리 셀에의 기입 시간이 다소 짧아지기 때문에, 고신뢰성 및 고속 동작을 모두 만족시키는 것이 가능하다.

d. 부수적으로, 시간 t1은 모드 1, 2, 및 3에서 동일하지만, 시간 t1은 각각의 모드에 대하여 상이할 수 있을 것이다.

즉, 모드 1의 시간 t1이 t1-1로 규정되고, 모드 2의 시간 t1이 t1-2로 규정되고, 모드 3의 시간 t1이 t1-3으로 규정되는 경우에, (t1-1) < (t1-3) <(t1-2)이면 본 발명의 효과를 얻는 것이 가능하다.

(6) 제6 구체예

제1 내지 제5 구체예에서와 마찬가지로, 제6 구체예는 메모리 셀의 위치에 따른 2개의 모드 이상에서 스위칭하는 때에, 통과 전위가 연속적으로 인가되는 기간이 전술한 스위칭 모드에 대응하여 스위칭된다.

제6 구체예에서, 2개의 선택 게이트 트랜지스터에 인접하는 2개의 메모리 셀 중 하나가 선택된 셀로서 규정되는 경우에, 제1 기간동안에, 선택된 셀이 아닌 비선택 셀에 접속된 워드 라인은 통과 전위가 되며, 2개의 선택 게이트 트랜지스터에 인접하지 않은 메모리 셀이 선택된 셀로 규정되는 경우에, 선택된 셀에 접속된 워드 라인은 통과 전위가 된다.

도 36 내지 39는 제6 구체예의 타이밍챠트를 도시한다.

여기서, 제6 구체예가 제4 구체예에 적용되는 경우가 기술될 것이다.

a. 선택 게이트 트랜지스터에 인접하지 않은 메모리 셀에 대한 기입 동작이 도 36의 타이밍챠트(모드 1)에 도시된 것과 같아진다.

타이밍챠트는 워드 라인(WL7)이 선택된 경우의 일례이다.

먼저, 기준 전위(접지 전위)(Vss)가 선택 게이트 라인(SGS) 및전체 비트 라인(BL)에 인가되는 조건에서, 공통 소스 전위(Vcsr)가 소스 라인(SL)에 인가되고, 선택 게이트 전위(Vsg)가 선택 게이트 라인(SGD)에 인가된다.

다음으로, 기입 금지 전위(Vb1)가 비선택 비트 라인(BL)에 인가된다. 또한, 시간 t1에서, 통과 전위(Vpass)가 비선택 워드 라인 WL1, ···WL6, WL8에 인가된다.

그 후에, 기입 전위(Vprogram)를 선택된 워드 라인(WL7)에 고정된 기간동안 인가한 이후에, 선택된 워드 라인(WL7)의 전위는 지록 전위(Vprogram)에서 기준 전위(Vss)로 감소한다.

그 후에, 시간 t2에서, 비선택 워드 라인(WL1,···WL6, WL8)의 전위가 통과 전위(Vpass)로부터 기준 전위(Vss)가 된다.

마지막으로, 선택 게이트 라인(SGD)의 전위를 선택 게이트 전위(Vsg)에서 기준 전위(Vss)로 회귀시키고, 소스 라인(SL)의 전위를 공통 소스 전위(Vcsr)에서 기준 전위(Vss)로 회귀시키는 때에 기입 동작이 종료된다.

이러한 동작 타이밍에 따라, 통과 전위(Vpass)가 비선택 워드 라인(WL1,···WL6, WL8)에 인가되는 기간은 제4 구체예의 모드 1에서의 기간에 대응하는 시간 t1에서 시간 t2까지의 짧은 기간과 동일하게 된다. 이러한 이유로, 기입 시간의 감소에 기인하는 고속의 기입을 수행하는 것이 가능해진다.

b. 소스측 선택 게이트 트랜지스터에 인접하는 메모리 셀에의 기입 동작은 도 37의 타이밍챠트에 도시된 것과 같아진다.

이러한 타이밍챠트는 워드 라인(WL8)이 선택된 경우에 일례이다.

먼저, 기준 전위(접지 전위)(Vss)가 선택 게이트 라인(SGS)와 모든 비트 라인(BL)에 인가되는 조건에서, 공통 소스 전위(Vcsr)가 소스 라인(SL)에 인가되고, 선택 게이트 전위(Vsg)가 선택 게이트 라인(SGD)에 인가된다.

다음으로, 기입 금지 전위(Vb1)가 비선택 비트 비선택 비트 라인(BL)에 인가된다. 또한, 시간 t1에서, 통과 전위(Vpass)가 비선택 워드 라인(WL1, WL2,···WL7)에 인가된다.

그 후에, 기입 전위(Vprogram)를 선택된 워드 라인(WL8)에 고정된 기간동안 인가한 후에, 선택된 워드 라인(WL8)의 전위는 기입 전위(Vprogram)으로부터 기준 전위(Vss)로 된다.

여기서, 도 37의 타이밍챠트에서, 도 36의 타이밍챠트와 비교하면, 기입 전위를 공급하는 타이밍이 늦어진다.

따라서, 비선택 워드 라인(WL1, WL2,···WL7)의 전위는 시간 t2(도 36의 시간 t2와 동일한 시간)보다 늦은 시간 t3에서 통과 전위(Vpass)로부터 기준 전위(Vss)가 된다.

마지막으로, 선택 게이트 라인(SGD)의 전위가 선택 게이트 전위9Vsg)에서 기 준 전위(Vss)로 회귀하고, 소스 라인(SL)의 전위가 공통 소스 전위(Vcsr)에서 기준 전위(Vss)로 회귀하는 때에 기입 동작이 종료된다.

이러한 동작 타이밍에 따르면, 통과 전위(Vpass)가 비선택 워드 라인(WL1, WL2, ···WL7)에 인가되는 기간은 시간 t1에서 제4 구체예의 모드 2에 대응하는 시간 t3으로 길어지게 되므로, 기입 동작에 악영향을 미치지 않고서 밴드간 터널 전류에 의해서 열전자에 의해서 야기되는 오기입을 방지하는 것이 가능하다.

c. 드레인측 선택 게이트 트랜지스터에 인접하는 메모리 셀에의 기입 동작은 도 38 내지 39의 타이밍챠트에 도시된 것과 같아진다.

먼저, 기준 전위(접지 전위)(Vss)가 선택 게이트 라인(SGS) 및 전체 비트 라인(BL)에 인가되는 조건에서, 공통 소스 전위(Vcsr)가 소스 라인(SL)에 인가되고, 선택 게이트 전위(Vsg)가 선택 게이트 라인(SGD)에 인가된다.

다음으로, 기입 금지 전위(Vb1)가 비선택 비트 라인(BL)에 인가된다. 또한, 시간 t1에서, 통과 전위(Vpass)가 비선택 워드 라인(WL2, WL3,···WL8)에 인가된다. 그 후에, 기입 전위(Vprogram)가 선택된 워드 라인(WL1)에 인가된다.

그 후에, 드레인측 선택 게이트 트랜지스터에 인접하는 메모리 셀에 대한 기입 조건(모드 1, 2)에 따라 통과 전위(Vpass)가 비선택 워드 라인(WL2, WL3,···WL8)에 연속적으로 인가되는 전위가 결정된다.

선택된 셀에 대하여 모드 1에서 기입을 수행하는 경우에, 선택 게이트 트랜지스터에 인접하지 않은 메모리 셀에 대한 타이밍챠트(도 36)와 같이, 통과 전 위(Vpass)가 비선택 워드 라인(WL2, WL2,···WL8)에 인가되는 기간은 시간 t1에서 시간 t2로 짧은 기간이 된다.

도 39에 도시된 바와 같이, 소스측 선택 게이트 트랜지스터에 인접하는 메모리 셀에 대한 타이밍챠트(도 37)와 마찬가지로 선택된 셀에 대하여 모드 2에서 기입을 수행하는 경우에, 통과 전위(Vpass)가 비선택 워드 라인(WL2, WL3,···WL8)에 인가되는 기간은 시간 t1에서, 시간 t2보다 늦은 시간 t3으로 긴 기간이 된다.

마지막으로, 선택 게이트 라인(SGD)의 전위를 선택 세이트 전위(Vsg)에서 기준 전위(Vss)로 회귀시키고, 소스 라인(SL)의 전위를 공통 소스 전위(Vcsr)에서 기준 전위(Vss)로 회귀시킬 때에 기입 동작은 종료된다.

따라서, 드레인측 선택 게이트 트랜지스터에 인접하는 메모리 셀에 대하여, 메모리 셀에 대한 기입 조건(모드)에 따라 통과 전위(Vpass)가 연속적으로 인가되는 기간을 설정하는 것이 가능하다.

부수적으로, 도 38은 제4 구체예의 모드 1에 대응하고, 도 39는 제4 구체예의 모드 2에 대응한다.

여기서, 예컨대, 제4 구체예의 모드 3을 실행하는 경우에, 비선택 워드 라인(WL2, WL3,···WL8)의 전위는 시간 t2(도 38의 시간 t2와 동일한 시간)보다는 늦고, 시간 t3(도 39의 t3과 동일한 시간)보다는 이른 시간에 통과 전위(Vpass)로부터 기준 전위(Vss)가 된다.

5. 요약

본 발명의 예의 요약은 아래와 같다.

(1) 먼저, 선택된 워드 라인이 기입 전위(Vprogram)에 도달하게 되는 타이밍에 관하여, 모드 2에서의 시간은 모드 1에서의 시간보다 늦으며, 모드 3에서의 시간은 모드 1에서의 시간보다 늦으며, 모드 2에서의 시간보다 이르다.

전술한 바와 같이, 열전자에 의해서 야기된 오기입이 가장 용이하게 생성되는 시점에서 비선택 셀 유닛의 채널 전위(Vch)를 낮은 값으로 억제하는 것이 가능하기 때문에, 오기입의 방지에 기인하는 반도체 메모리의 신뢰성의 향상에 기여하는 것이 가능하다.

또한, 그러한 구성에 부가하여, 선택된 워드 라인의 전위를 증가시키기 위한 타이밍에 관하여, 모드 3에서의 시간이 모드 1에서의 시간보다는 늦고 모드 2에서의 시간보다는 이르면서, 모드 2에서의 시간이 모드 1에서의 시간보다 늦은 경우에는, 선택된 워드 라인의 전위를 증가시키기 위한 프로세스에서 생성되는 열전자에 의해서 야기되는 오기입을 방지하는 것이 가능하다.

(2) 예컨대, 제1 실시예(도 5 내지 9)에서 기술된 바와 같은 본 발명의 예와 관련된 비휘발성 반도체 메모리에는 직렬로 접속된 다수의 메모리 셀을 포함하는 NAND 스트링과, 각기 상기 NAND 스트링의 각 단부에 접속되는 2개의 선택 게이트 트랜지스터와, 2개의 선택 게이트 트랜지스터에 인접하는 2개의 메모리 셀 중 하나가 선택된 셀로 규정되는 때에 선택된 셀에 대한 제1 기입 조건이, 다수의 메모리 셀들 중에서 2개의 선택 게이트 트랜지스터에 인접하지 않은 메모리 셀이 선택된 셀로 규정되는 때에 선택된 셀에 대한 제2 기입 조건과 상이하도록 하는 기입 제어 회로가 제공된다.

전술한 바와 같이, NAND 스트링을 구성하는 다수의 메모리 셀들 중에서 기입의 객체로서의 역할을 하는 선택된 셀의 위치에 따라 선택된 셀에 대한 기입 조건을 상이하게 함으로써 선택된 셀과 워드 라인을 공유하는 비선택 셀에 대한 오기입을 효과적으로 방지하는 것이 가능하다.

즉, 기입 전위가 인가되는 선택된 워드 라인에 공통적으로 접속되는 비선택 셀의 위치가 선택 게이트 트랜지스터에 인접하지만, 기입 조건을 제어함으로써 밴드간 터널 전류에 의해서 야기되는 열전자의 생성을 억제하는 것이 가능하다.

따라서, 예컨대, 도 40의 화살표 (c)에 의해서 나타난 바와 같이, 선택 게이트 트랜지스터에 인접하는 비선택 셀에 관하여, 기입시에 열전자가 플로팅 게이트 전극에 주입된다는 사실에 의해서 야기되는 임계값 변동량을 감소시키는 것이 가능하다.

이에 따라, 비선택 셀에 대한 오기입이 발생되지 않는 임계 전압의 상한(기준값으로부터의 편차)에서의 통과 전압(Vpass)의 마진(margin)을 α에서 β로 증가시키는 것이 가능해진다. 즉, 메모리 셀의 특성에서의 변동이 발생하는 경우에도(C1, C2는 특성이 대부분 상이한 셀임), 통과 전압(Vpass)는 넓은 범위로부터 선택되어, 최적의 값으로 설정될 수 있다.

(3) 구체적인 조건은 다음과 같다.

제1 구체예(도 12 내지 16)와 제4 구체예(도 26 내지 30)에서 기술한 바와 같이, 제2 기입 조건(모드 1)은 선택된 셀 또는 선택된 셀이 아닌 비선택 셀에 접속된 워드 라인의 전위가 증가하기 시작하는 시간에서 선택된 셀에 접속된 워드 라 인의 전위가 제1 기간에서처럼 기입 전위에 도달하도록 야기되는 시간으로 기간을 설정하고, 제1 기입 조건(모드 2)은 선택된 셀 또는 비선택 셀에 접속된 워드 라인의 전위가 증가하기 시작하는 시간에서 선택된 셀에 접속된 워드 라인의 전위가 제1 기간보다는 긴 제2 기간에서처럼 기입 전위에 도달하도록 야기되는 시간으로 기간을 설정한다.

이것은 선택된 셀 또는 비선택 셀에 접속된 워드 라인이 통과 전위가 되도록 하는 때에, 비선택 비트 라인에 접속된 셀 유닛 내의 NAND 스트링의 채널 전위가 증가하고, 밴드간 터널 전류에 기인하여 열전자가 생성되고, 누설에 기인하여 채널 전위가 점진적으로 감소하는 조건을 초래하는 현상을 이용하기 위한 것이다.

즉, 선택된 셀 또는 비선택 셀에 접속된 워드 라인이 통과 전위가 되도록 하는 것으로부터 선택된 셀에 접속된 워드 라인이 기입 전위이도록 하는 기간이 짧은 때에는, 누설에 의해 야기되는 채널 전위에서의 감소가 작기 때문에, 기입 전위를 인가할 때의 채널 전위는 높아진다. 이것은 FN 터널 전류에 의해서 야기되는 오기입의 방지에 있어서는 편리하지만, 밴드간 터널 전류에 의해서 야기되는 열전자의 발생이 증가되어, 열전자에 의해서 야기되는 오기입의 가능성이 존재하게 된다.

따라서, 선택 게이트 트랜지스터에 인접하지 않은 메모리 셀에 대하여 기입이 수행되는 경우에는, 기입 전위가 인가되는 비선택 셀과 비선택 비트 라인에 접속되는 셀 유닛 내의 선택 게이트 트랜지스터 사이의 거리가 길기 때문에 열전자에 으해서 야기되는 오기입의 기회가 없어진다. 따라서, FN 터널 전류에 의해서 야기 되는 오기입의 방지를 고려하여, 선택된 셀 또는 비선택 셀에 접속된 워드 라인을 통과 전위로 하는 것에서 선택된 셀에 접속된 워드 라인을 기입 전위가 되도록 하는 기간은 짧게 된다.

또한, 선택 게이트 트랜지스터에 인접한 메모리 셀에 대하여 기입이 수행되는 경우에, 선택된 셀 또는 비선택 셀에 접속된 워드 라인을 통과 전위가 되도록 하는 것에서, 선택된 셀에 접속된 워드 라인을 기입 전위도 하는 기간은 길게 된다. 따라서, 누설에 의해서 야기되는 채널 전위에서의 감소가 크기 때문에, 터널 전류 감소에 의해서 야기되는 열전자의 생성이 감소되고, 또는 기입 전위가 인가되는 비선택 셀에서는 열전자의 존재에 기인하여 오기입의 가능성이 존재하지 않는다.

(4) 또한, 제2 구체예(도 17 내지 21)에서 기술한 바와 같이, 제2 기입 조건(모드 1)은 제1 기간을 취하는 동안 선택된 셀에 접속된 워드 라인의 전위가 기입 전위까지 증가하도록 하고, 제1 기입 조건(모드 2)은 제1 기간보다 긴 제2 기간을 취하는 동안 선택된 셀에 접속된 워드 라인의 전위가 기입 전위까지 증가하도록 한다.

또한, 선택된 셀에 접속된 워드 라인이 기입 전위에 도달하도록 야기되는 시간에 관하여, 제1 기입 조건(모드 2)의 시간이 제2 기입 조건(모드 1)의 시간보다 늦도록 된다.

전술한 (2)의 경우처럼, 이것은 비선택 비트 라인에 접속된 셀 유닛 내의 NAND 스트링의 채널 전위가 누설에 기인하여 점진적으로 감소하는 현상을 이용하기 위한 것이다.

즉, 선택된 셀에 접속된 워드 라인의 전위를 기입 전위까지 증가시키는 기간이 짧은 때에는 누설에 의해서 야기되는 채널 전위의 감소량이 작기 때문에, 최종 채널 전위는 높아지며, 이는 FN 채널전류에 의해서 야기되는 오기입의 방지에 편리하다. 그러나, 밴드간 채널 전류에 기인하는 열전자의 생성이 증가하므로, 오기입의 기회가 존재하게 된다.

따라서, 선택 게이트 트랜지스터에 인접하지 않은 메모리 셀에 대하여 기입이 수행되는 경우에는 기입 전위가 인가되는 비선택 셀과 비선택 비트 라인에 접속된 셀 유닛 내의 선택 게이트 트랜지스터 사이의 거리가 길기 때문에 열전자의 존재에 기인하여 발생하는 오기입의 가능성이 없게 된다. 따라서, FN 터널 전류에 의해서 야기도는 오기입의 방지를 고려하여, 선택된 셀에 접속되는 워드 라인의 전위를 기입 전위로 증가시키는 기간은 짧게 된다.

또한, 선택 게이트 트랜지스터에 인접한 메모리 셀에 대하여 기입이 수행되는 경우에, 선택된 셀에 접속된 워드 라인의 전위가 기입 전위까지 증가하도록 야기되는 기간이 길어진다. 이러한 방식으로, 누설에 의해서 야기되는 채널 전위의 감소량은 커진다. 따라서, 밴드간 터널 전류에 의해서 야기되는 열전자의 발생이 감소되고, 기입 전위가 인가되는 비선택 셀에서 열전자에 의해서 야기되는 오기입의 근심이 제거된다.

또한, 제3 구체예(도 22 내지 25)에서 기술한 바와 같이, 제2 기입 조건(모드 1)은 선택된 셀에 접속된 워드 라인의 전위가 다수의 단계를 거쳐서 기입 전위 에 도달하도록 야기되는 것이며, 제1 기입 조건(모드 2)은 선택된 셀에 접속된 워드 라인의 전위가 다수의 단계를 거치지 않고서 기입 전위에 도달하도록 야기되는 것이다.

이것은 선택된 셀에 접속된 워드 라인에 통과 전위를 공급하는 때에 비선택 비트 라인에 접속된 셀 유닛 내의 NAND 스트링의 채널 전위가 증가하여 밴드간 터널 전류에 의해서 야기되는 열전자를 발생시키는 상태를 야기하는 현상을 이용하기 위한 것이다.

즉, 선택된 셀에 대한 기입 전위를 공급하기 전에 통과 전위를 공급할 때에, 비선택 비트 라인에 접속된 셀 유닛 내의 NAND 스트링의 채널 전위의 레이트 증가가 향상된다. 그러나, 밴드간 터널 전류에 의해서 야기되는 열전자의 발생이 증가하고, 따라서, 열전자의 존재에 의해서 야기되는 오기입의 기회가 존재하게 된다.

따라서, 선택 게이트 트랜지스터에 인접하지 않은 메모리 셀에 대하여 기입이 수행되는 경우에, 기입 전위가 인가되는 비선택 셀과 비선택 비트 라인에 접속된 셀 유닛 내의 선택 게이트 트랜지스터 사이의 거리가 길기 때문에 열전자에 의해서 야기되는 오기입의 기회가 존재하지 않게 된다. 따라서, FN 터널 전류에 의해서 야기되는 오기입의 방지를 고려하여, 선택된 셀에 접속된 워드 라인의 전위는 다수의 단계를 거쳐서 기입 전위에 도달하도록 야기된다.

또한, 선택 게이트 트랜지스터에 인접하는 메모리 셀에 대하여 기입이 수행되는 경우에, 선택된 셀에 접속되는 워드 라인의 전위는 다수의 단계를 거치지 않고서 기입 전위에 도달하도록 야기된다. 이러한 방식으로, 비선택 비트 라인에 접 속된 셀 유닛 내의 NAND 스트링의 채널 전위의 증가율이 감소하기 때문에, 밴드간 터널 전류에 의해서 야기되는 열전자의 발생이 감소한다. 따라서, 기입 전위가 인가되는 비선택 셀에서는 열전자의 존재에 기인하여 오기입이 발생할 기회가 존재하지 않는다.

(6) 또한, 제5 구체예(도 31 내지 35)에서 기술한 바와 같이, 제1 기간 동안에 제2 기입 조건(모드 1)은 선택된 셀에 접속된 워드 라인의 전위가 기입 전위가 되며, 제1 기간보다 짧은 제2 기간 동안에, 제1 기입 조건(모드 2)은 선택된 셀에 접속된 워드 라인의 전위가 기입 전위가 된다.

이것은 선택된 셀에 접속된 워드 라인에 기입 전위가 인가되는 기간 동안에, 비선택 비트 라인에 접속된 셀 유닛 내의 NAND 스트링의 채널 전위가 가장 높으려, 밴드간 터널 전류에 의해서 야기되는 열전자가 발생되는 현상을 이용하기 위한 것이다.

즉, 선택된 셀에 접속된 워드 라인에 기입 전위가 인가되는 기간이 길어지면, 밴드간 터널 전류에 의해서 야기되는 열전자가 발생되는 기간 또한 길어져서, 열전자의 존재에 의해서 야기되는 오기입의 기회가 발생한다.

따라서, 선택 게이트 트랜지스터에 인접하지 않은 메모리 셀에 대하여 기입이 수행되는 경우에는, 기입 전위가 인가되는 비선택 셀과 비선택 비트 라인에 접속된 셀 유닛 내의 선택 게이트 트랜지스터 사이의 거리가 길기 때문에 열전자에 의해서 야기되는 오기입의 기회는 존재하지 않는다. 따라서, FN 터널 전류에 으해서 야기되는 오기입의 방지를 고려하여, 기입 전위가 선택된 셀에 접속된 워드 라 인에 인가되는 기간은 길게 된다.

또한, 선택 게이트 트랜지스터에 인접하는 메모리 셀에 대하여 기입이 수행되는 경우에, 기입 전위가 선택된 셀에 접속된 워드 라인에 인가되는 기간이 짧아지게 된다. 이러한 방식으로, 밴드간 터널 전류에 의해서 야기되는 열전자가 생성되는 기간 또한 짧아지기 때문에, 기입 전위가 인가되는 비선택 셀에서도, 열전자의 존재에 의해서 야기되는 오기입의 기회는 존재하지 않는다.

(7) 또한, 제6 구체예(도 36 내지 39)에서 기술한 바와 같이, 선택 게이트 트랜지스터에 인접하는 2개의 메모리 셀 중 하나가 선택된 셀로 규정되는 경우에, 기입 제어 회로는 제1 기간 동안에 선택된 셀이 아닌 비선택 셀에 접속된 워드 라인의 전위를 통과 전위로 하며, 2개의 선택 게이트 트랜지스터에 인접하지 않는 메모리 셀이 선택된 셀류 규정되는 경우에는, 기입 제어 회로는 제1 기간보다 짧은 제2 기간 동안에 선택된 셀에 접속된 워드 라인의 전위를 통과 전위로 한다.

여기서, 선택된 셀이 아닌 비선택 셀에 접속된 워드 라인에 통과 전위가 인가되는 기간이 기입 속도에 영향을 미치는가라는 점이 고려된다. 즉, 통과 전위가 비선택 셀에 접속된 워드 라인에 인가되는 기간이 긴 경우에는 기입 시간 또한 길어지며, 따라서 기입 속도가 감소된다.

따라서, 선택 게이트 트랜지스터에 인접하지 않은 메모리 셀에 대하여 기입이 수행되는 경우에, 기입은 전술한 (2) 내지 (5)의 조건으로 수행되며, 동시에, 통과 전위가 비선택 셀에 접속된 워드 라인에 인가되는 기간이 짧아지게 되면 기입 속도를 향상시킨다.

또한, 선택 게이트 트랜지스터에 인접하는 메모리 셀에 대하여 기입이 수행되는 경우에, 기입은 전술한 (2) 내지 (5)의 조건으로 수행되며, 동시에, 통과 전위가 비선택 셀에 접속된 워드 라인에 인가되는 기간은 길어진다.

(8) 또한, 아래의 구성 또한 효과적이다.

예컨대, 제2 실시예(도 5 내지 8, 10)에 기술된 바와 같이, 본 발명의 예에 따른 비휘발성 반도체 메모리에는 직렬로 접속된 다수의 메모리 셀들을 포함하는 NAND 스트링과, 각기 NAND 스트링의 각 단부에 접속된 2개의 선택 게이트 트랜지스터와, 다수의 메모리 셀들 중에서, 2개의 선택 게이트 트랜지스터 중 하나에 인접하는 메모리 셀이 선택된 셀이 되는 경우에 선택된 셀에 대한 제1 기입 조건과, 2개의 선택 게이트 트랜지스터 중 다른 하나에 인접한 메모리 셀이 선택된 셀이 되는 경우에 선택된 셀에 대한 제2 기입 조건 각각이, 2개의 선택 게이트 트랜지스터에 인접하지 않는 메모리 셀이 선택된 셀이 되는 경우에 선택된 셀에 대한 제3 기입 조건과 상이하도록 하는 기입 제어 회로가 제공된다.

또한, 제1 기입 조건은 제2 기입 조건과는 상이하게 된다.

구체적으로, 제1 구체예(도 12 내지 16)와 제4 구체예(도 26 내지 30)에 기술된 바와 같이, 제3 기입 조건(모드 1)에서는 선택된 셀 또는 선택된 셀이 아닌 비선택 셀에 접속된 워드 라인의 전위가 증가하기 시작하는 시간에서 선택된 셀에 접속된 워드 라인의 전위가 기입 전위에 도달하도록 야기되는 시간까지의 기간이 제1 기간으로 규정된다. 제2 기입 조건에서, 선택된 셀 또는 비선택 셀에 접속된 워드 라인의 전위가 증가하기 시작하는 시간에서 선택된 셀에 접속된 워드 라인의 전위가 기입 전위에 도달하도록 야기되는 시간까지의 기간이 제1 기간보다 긴 제2 기간으로 규정된다. 또한, 제1 기입 조건(모드 3)에서, 선택된 셀 또는 비선택 셀에 접속된 워드 라인의 전위가 증가하기 시작하는 시간에서 선택된 셀에 접속된 워드 라인이 기입 전위에 도달하도록 야기되는 시간까지의 기간이 제3 기간으로 규정되며, 이는 제2 기간보다는 짧고, 제1 기간보다는 길다.

여기서, 기입시에, 소스측 선택 게이트 트랜지스터의 선택 게이트 전극(선택 게이트 라인)의 전위가 드레인측 선택 게이트 트랜지스터의 선택 게이트 전극(선택 게이트 라인)의 전위와는 상이하다는 점이 고려된다.

즉, 예컨대 소스측 선택 게이트 트랜지스터의 선택 게이트 전극은 접지 전위로 설정되고, 예컨대 드레인측 선택 게이트 트랜지스터의 선택 게이트 전극은 접지 전위보다 높은 전위로 설정된다. 이러한 경우에, 밴드간 터널 전류에 의해서 발생된 보다 많은 열전자가 비선택 비트 라인에 접속된 셀 유닛의 드레인측보다 소스측에 더 많이 발생된다.

따라서, 소스측 선택 게이트 트랜지스터에 인접한 메모리 셀에 대한 기입을 수행하는 경우의 조건(제2 기입 조건)은 드레인측 선택 게이트 트랜지스터에 인접한 메모리 셀에 대해 기입을 수행하는 경우의 조건(제1 기입 조건)과는 달라진다.

또한, 이들 2개의 선택 게이트 트랜지스터에 인접한 2개의 메모리 세 중 하나가 선택된 셀로 규정되는 때에 이용되는 선택된 셀에 대한 제1 및 제2 기입 조건은 물론 2개의 선택 게이트 트랜지스터에 인접하지 않는 메모리 셀이 선택된 셀로 규정되는 때에 이용되는 선택된 셀에 대한 제3 기입 조건과는 다르게 된다.

이러한 방식으로, 메모리 셀의 위치에 따라 정교하게 기입 조건을 설정하는 때에는 밴드간 터널 전류에 의해서 발생되는 열전자의 존재에 기인하여 야기되는 오기입의 기회가 존재하지 않아, 기입시의 기입 전위의 최적화와 통과 전위의 파형의 최적화에 기인하는 고속 기입의 구현에 기여하는 것이 가능하다.

동일한 근거에 기초하여, 제2 구체예(도 17 내지 21)에 기술된 바와 같이, 제3 기입 조건(모드 1)은 제1 기간을 취하는 동안 선택된 셀에 접속된 워드 라인의 전위가 기입 전위까지 증가하도록 하며, 제2 기입 조건(모드 2)은 제1 기간보다 긴 제2 기간을 취하는 동안 선택된 셀에 접속된 워드 라인의 전의가 기입 전위까지 증가하도록 하며, 제1 기입 조건(모드 3)은 제1 기간보다 길고, 제2 기간보다 짧은 제3 기간을 취하는 동안에 선택된 셀에 접속된 워드 라인이 기입 전위까지 증가하도록 한다.

또한, 선택된 셀에 접속된 워드 라인이 기입 전위에 도달하도록 야기되는 시간에 대하여는, 제2 기입 조건(모드 2)은 제3 기입 조건(모드 1)보다 길어진다. 또한, 데1 기입 조건(모드 3)은 제3 기입 조건(모드 1)보다 늦어기며, 제2 기입 조건(모드 2)보다 빨라진다.

또한, 예컨대 제5 구체예(도 31 내지 35)에 기술된 바와 같이, 제1 기간동안 제3 기입 조건(모드 1)은 선택된 셀에 접속된 워드 라인의 전위를 기입 전위가 되도록 하고, 제1 기간보다 짧은 제2 기간 동안에, 제2 기입 조건(모드 2)은 선택된 셀에 접속된 워드 라인의 전위를 기입 전위가 되도록 하며, 제1 기간보다 짧고 제2 기간보다 긴 제3 기간동안에, 제1 기입 조건(모드 3)은 선택된 셀에 접속된 워드 라인의 전위를 기입 전위가 되도록 한다.

(9) 또한, 아래의 구성이 효과적이다.

에컨대, 제3 실시예(도 5 내지 8, 11)에 기술된 바와 같이, 본 발명의 예에 따른 비휘발성 반도체 메모리에는 직렬로 접속된 다수의 메모리 셀들을 포함하는 NAND 스트링과, 각기 NAND스트링의 각 단부에 접속되는 2개의 선택 게이트 트랜지스터와, 다수의 메모리 셀들 중에서, 2개의 선택 게이트 트랜지스터에 인접한 메모리 셀 중 하나가 선택된 셀로 규정되는 경우에 선택된 셀의 임계값을 증가시키는 조건(제1 기입 조건)이 2개의 선택 게이트 트랜지스터에 인접하지 않은 메모리 셀이 선택된 셀로 규정되는 경우에 선택된 셀의 임게값을 증가시키는 조건(제2 기입 조건)이 상이하도록 하는 기입 제어 회로가 제공된다.

즉, 메모리 셀의 데이터에 대하여, 소거 상태가 "1"로 규정되고, 기입 상태가 "0"으로 규정되는 경우에는 "1"-프로그래밍(소거 상태로부터 임계값 변동 없음)과 "0"-프로그래밍(임계값 증가)의 2개의 데이터 프로그램이 존재한다. 또한, 비선택 비트 라인에 접속된 셀 유닛 내의 비선택 셀에 대한 오기입은 메모리 셀의 임계값을 증가시키는 "0"-프로그래밍시에만 문제가 된다.

따라서, 기입 조건은 선택된 셀이 선택 게이트 트랜지스터에 인접하고 프로그램 데이터가 "0"인 때에만 변경되어, 선택된 셀 및 워드 라인을 공유하는 비선택 셀에의 오기입이 방지된다.

(10) 기타

본 발명의 예는 NAND 타입 플래시 메모리에 부가하여 선택 게이트 트랜지스 터 및 메모리 셀을 포함하는 셀 유닛을 구비하는 비휘발성 반도체 메모리에 적용될 수 있다.

본 발명의 예에 따르면, 메모리 셀의 소형화에 의해서 야기되는 오기입을 효과적으로 방지하는 것이 가능하다.

부가적인 장점 및 변경이 본 기술분야의 당업자에게는 용이할 것이다. 따라서, 본 발명은 넓은 범위에서 본 명세서에서 도시되고 기술된 구체적인 세부사항 및 대표적인 실시예에 한정되지 않는다. 따라서, 첨부된 청구의 범위 및 그 균등물에 의해서 규정되는 전반적인 발명의 개념의 사상 또는 범위를 벗어나지 않고서 다양한 변경이 이루어질 수 있을 것이다.

Claims

직렬로 접속되는 메모리 셀을 포함하는 NAND 스트링과,

각기 상기 NAND 스트링의 각 단부에 접속되는 2개의 선택 게이트 트랜지스터와,

선택된 셀에 대한 제1 기입 조건을 상기 선택된 셀에 대한 제2 기입 조건과는 상이하게 하는 기입 제어 회로를 포함하고,

상기 제1 기입 조건은 상기 선택된 셀이 상기 2개의 선택 게이트 트랜지스터에 인접하는 2개의 메모리 셀 중 하나인 것이고, 상기 제2 기입 조건은 상기 선택된 셀이 상기 2개의 선택 게이트 트랜지스터에 인접하는 상기 2개의 메모리 셀을 제외한 메모리 셀 중 하나인 것인

비휘발성 반도체 메모리.
제1항에 있어서,

상기 제1 기입 조건에서의 기간은 상기 제2 조건에서의 기간보다 길고, 상기 기간은 상기 선택된 셀 또는 비선택 셀에 접속되는 워드 라인의 전위가 증가하기 시작하는 시간에서 상기 선택된 셀에 접속되는 워드 라인이 기입 전위가 되는 시간까지인 비휘발성 반도체 메모리.
제1항에 있어서,

상기 제2 기입 조건은 제1 기간을 취하는 동안 상기 선택된 셀에 접속되는 워드 라인이 기입 전위로 증가하게 하고,

상기 제1 기입 조건은 상기 제1 기간보다 긴 제2 기간을 취하는 동안 상기 워드 라인이 상기 기입 전위로 증가하게 하고,

상기 워드 라인이 기입 전위가 되는 시간은 상기 제2 기입 조건에서보다 상기 제1 기입 조건에서 더 늦은 비휘발성 반도체 메모리.
제1항에 있어서,

상기 제2 기입 조건은 상기 선택된 셀에 접속되는 워드 라인의 전위가 다수의 단계를 거쳐서 기입 전위에 도달하게 하고,

상기 제1 기입 조건은 상기 워드 라인의 전위가 다수의 단계를 거치지 않고서 상기 기입 전위에 도달하게 하는 비휘발성 반도체 메모리.
제1항에 있어서,

상기 제2 기입 조건은 제1 기간 동안에 상기 선택된 셀에 접속되는 워드 라인이 기입 전위가 되게 하고, 상기 제1 기입 조건은 상기 제1 기간보다 짧은 제2 기간 동안에 상기 워드 라인이 상기 기입 전위가 되게 하는 비휘발성 반도체 메모리.
제1항에 있어서,

상기 2개의 선택 게이트 트랜지스터에 인접하는 상기 2개의 메모리 셀 중 하나가 상기 선택된 셀로 규정되는 경우에, 상기 기입 제어 회로는 제1 기간 동안에 상기 선택된 셀이 아닌 비선택 셀에 접속되는 워드 라인이 통과 전위가 되게 하고,

상기 2개의 선택 게이트 트랜지스터에 인접하지 않은 메모리 셀이 상기 선택된 셀로 규정되는 경우에, 상기 제1 기간보다 짧은 제2 기간 동안에, 상기 기입 제어 회로는 상기 워드 라인이 상기 통과 전위가 되게 하는 비휘발성 반도체 메모리.
직렬로 접속되는 메모리 셀을 포함하는 NAND 스트링과,

상기 NAND 스트링의 한 단부에 접속되는 소스측 선택 게이트 트랜지스터와,

상기 NAND 스트링의 다른 단부에 접속되는 드레인측 선택 게이트 트랜지스터와,

선택된 셀에 대한 제1 기입 조건이 상기 선택된 셀에 대한 제2 기입 조건과는 상이하게 하는 기입 제어 회로를 포함하고,

상기 제1 기입 조건은 상기 선택된 셀이 상기 소스측 선택 게이트 트랜지스터에 인접하는 메모리 셀인 것이며, 상기 제2 기입 조건은 상기 선택된 셀이 상기 소스측 선택 게이트 트랜지스터에 인접하는 상기 메모리 셀을 제외한 메모리 셀인 것인 비휘발성 반도체 메모리.
제7항에 있어서,

상기 제1 기입 조건에서의 기간은 상기 제2 조건에서의 기간보다 길고, 상기 기간은 상기 선택된 셀 또는 비선택 셀에 접속되는 워드 라인의 전위가 증가하기 시작하는 시간에서 상기 선택된 셀에 접속되는 워드 라인이 기입 전위가 되는 시간까지인 비휘발성 반도체 메모리.
제7항에 있어서,

상기 제2 기입 조건은 제1 기간을 취하는 동안에 상기 선택된 셀에 접속되는 워드 라인이 기입 전위로 증가하게 하며,

상기 제1 기입 조건은 상기 제1 기간보다 긴 제2 기간을 취하는 동안에 상기 워드 라인이 상기 기입 전위로 증가하게 하며,

상기 워드 라인이 기입 전위가 되는 시간은 상기 제2 기입 조건에서보다 상기 제1 기입 조건에서 더 늦은 비휘발성 반도체 메모리.
제7항에 있어서,

상기 제2 기입 조건은 상기 선택된 셀에 접속되는 워드 라인의 전위가 다수의 단계를 거쳐서 기입 전위에 도달하게 하고,

상기 제1 기입 조건은 상기 워드 라인이 상기 다수의 단계를 거치지 않고서 상기 기입 전위에 도달하게 하는 비휘발성 반도체 메모리.
제7항에 있어서,

상기 제2 기입 조건은 제1 기간 동안에 상기 선택된 셀에 접속되는 워드 라 인이 기입 전위가 되게 하고, 상기 제1 기입 조건은 상기 제1 기간보다 짧은 제2 기간 동안에 상기 워드 라인이 상기 기입 전위가 되게 하는 비휘발성 반도체 메모리.
제7항에 있어서,

상기 2개의 선택 게이트 트랜지스터에 인접하는 상기 2개의 메모리 셀 중 하나가 상기 선택된 셀로 규정되는 경우에, 상기 기입 제어 회로는 제1 기간 동안에 상기 선택된 셀이 아닌 비선택 셀에 접속되는 워드 라인이 통과 전위가 되게 하고,

상기 2개의 선택 게이트 트랜지스터에 인접하지 않는 메모리 셀이 상기 선택된 셀로 규정되는 경우에, 상기 기입 제어 회로는 상기 제1 기간보다 짧은 제2 기간 동안에 상기 워드 라인이 상기 통과 전위가 되게 하는 비휘발성 반도체 메모리.
제7항에 있어서,

상기 제2 기입 조건은 상기 드레인측 선택 게이트 트랜지스터에 인접하는 메모리 셀이 상기 선택된 셀로 규정되는 경우에 이용되는 상기 선택된 셀에 대한 기입 조건인 비휘발성 반도체 메모리.
직렬로 접속되는 메모리 셀을 포함하는 NAND 스트링과,

상기 NAND 스트링의 한 단부에 접속되는 소스측 선택 게이트 트랜지스터와,

상기 NAND 스트링의 다른 단부에 접속되는 드레인측 선택 게이트 트랜지스터 와,

선택된 셀에 대한 제1 기입 조건이 상기 선택된 셀에 대한 제2 기입 조건과는 상이하게 하는 기입 제어 회로를 포함하고,

상기 제1 기입 조건은 상기 선택된 셀이 상기 드레인측 선택 게이트 트랜지스터에 인접하는 메모리 셀인 것이고, 상기 제2 기입 조건은 상기 선택된 셀이 상기 드레인측 선택 게이트 트랜지스터에 인접하는 상기 메모리 셀을 제외한 메모리 셀인 것인 비휘발성 반도체 메모리.
제14항에 있어서,

상기 제1 기입 조건에서의 기간은 상기 제2 조건에서의 기간보다 길고, 상기 기간은 상기 선택된 셀 또는 비선택 셀에 접속되는 워드 라인의 전위가 증가하기 시작하는 시간에서 상기 선택된 셀에 접속되는 워드 라인이 기입 전위가 되는 시간까지인 비휘발성 반도체 메모리.
제14항에 있어서,

상기 제2 기입 조건은 제1 기간을 취하는 동안 상기 선택된 셀에 접속되는 워드 라인이 기입 전위로 증가하게 하며,

상기 제1 기입 조건은 상기 제1 기간보다 긴 제2 기간을 취하는 동안에 상기 워드 라인이 상기 기입 전위까지 증가하게 하며,

상기 워드 라인이 기입 전위가 되는 시간은 상기 제2 기입 조건에서 보다 상 기 제1 기입 조건에서 더 늦은 비휘발성 반도체 메모리.
제14항에 있어서,

상기 제2 기입 조건은 상기 선택된 셀에 접속되는 워드 라인의 전위가 다수의 단계를 거쳐서 기입 전위에 도달하게 하고,

상기 제1 기입 조건은 상기 워드 라인의 전위가 상기 다수의 단계를 거치지 않고서 상기 기입 전위에 도달하게 하는 비휘발성 반도체 메모리.
제14항에 있어서,

상기 제2 기입 조건은 제1 기간 동안에 상기 선택된 셀에 접속되는 워드 라인이 기입 전위가 되게 하고, 상기 제1 기입 조건은 상기 제1 기간보다 짧은 제2 기간 동안에 상기 워드 라인이 상기 기입 전위가 되게 하는 비휘발성 반도체 메모리.
제14항에 있어서,

상기 2개의 선택 게이트 트랜지스터에 인접하는 상기 2개의 메모리 셀 중 하나가 상기 선택된 셀로 규정되는 경우에, 상기 기입 제어 회로는 상기 선택된 셀이 아닌 비선택 셀에 접속되는 워드 라인이 제1 기간 동안에 통과 전위가 되게 하고,

상기 2개의 선택 게이트 트랜지스터에 인접하지 않는 메모리 셀이 상기 선택된 셀으로 규정되는 경우에, 상기 기입 제어 회로는 상기 제1 기간보다 짧은 제2 기간 동안에 상기 워드 라인이 상기 통과 전위가 되게 하는 비휘발성 반도체 메모리.
제14항에 있어서,

상기 제2 기입 조건은, 상기 소스측 선택 게이트 트랜지스터에 인접하는 메모리 셀이 상기 선택된 셀로 규정되는 경우에 이용되는 상기 선택된 셀에 대한 기입 조건인 비휘발성 반도체 메모리.