JP2009048697A - Ｎａｎｄ型不揮発性半導体メモリ - Google Patents

Abstract

【課題】プログラム済みセルの閾値変動が生じないプログラム方法を提案する。
【解決手段】本発明の例に係るＮＡＮＤ型不揮発性半導体メモリは、互いに直列接続されるｎ個のメモリセル（ｎは３以上の整数）と、ｎ個のメモリセルの一端とソース線との間に接続される第１セレクトゲートトランジスタと、ｎ個のメモリセルの他端とビット線との間に接続される第２セレクトゲートトランジスタと、プログラミング時に、ｎ個のメモリセルのうち、選択された第１メモリセルのコントロールゲート電極に第１電圧を印加し、第１メモリセルに隣接する第２メモリセルのコントロールゲート電極に第１電圧よりも低い第２電圧を印加し、第１及び第２メモリセル以外の第３メモリセルのコントロールゲート電極に第２電圧よりも低い第３電圧を印加するドライバとを備える。第１、第２及び第３電圧は、ｎ個のメモリセルをそれらの閾値によらずオンにする値以上である。
【選択図】 図５

Description

本発明は、ＮＡＮＤ型不揮発性半導体メモリのプログラミング方式に関する。

近年、ＮＡＮＤ型不揮発性半導体メモリの用途は拡大し、そのメモリ容量も増大の一途を辿っている。しかし、メモリ容量の増大によりメモリセルが微細化すると、書き込みディスターブの問題が発生する。

例えば、ＮＡＮＤ型不揮発性半導体メモリのプログラミング方式として、セルフブースト(SB: Self-boost)方式（例えば、非特許文献１参照）及びローカルセルフブースト方式(LSB: Local Self-Boost)方式（例えば、特許文献１参照）がある。

これらの方式でプログラミングを実行すると、プログラミングの対象となる選択セルのソース側に隣接する隣接セル（非選択セル）が既にプログラミング済みの場合、選択セルのコントロールゲート電極と隣接セルのフローティングゲート電極との間にリーク電流が流れ、隣接セルの閾値が変動する。

この問題は、メモリセルが微細化され、ＮＡＮＤセルユニット内の直列接続された複数のメモリセルの間隔が狭くなるに従い、顕著になる。

また、プログラミング方式には、ランダムプログラムとシーケンシャルプログラムの２種類がある。後者の場合には、ＮＡＮＤセルユニット内の複数のメモリセルのうち、最もソース線側のメモリセルから最もビット線側のメモリセルに向かって１つずつ順次プログラミングを行う。

このため、シーケンシャルプログラムでは、上述の閾値変動の問題が常に発生する。

最近では、メモリ容量の増大に貢献する技術として、１つのメモリセルに３値以上のデータを記憶する多値技術(multi-level technology)が注目されている。

この多値技術が適用されたＮＡＮＤ型不揮発性半導体メモリでは、狭い電圧範囲内に３つ以上の閾値分布を設定しなければならず、これら閾値分布間のマージンが非常に狭く、上述の閾値変動の問題は、さらに深刻となる。
特開平８−２７９２９７号公報 K.D.Suh et.al., IEEE Journal of Solid-State Circuits, vol.30, No.11 (1995) pp.1149-1156

本発明は、プログラミング時に、ＮＡＮＤセルユニット内の既にデータがプログラミングされた非選択セルの閾値変動を防止する技術について提案する。

本発明の例に係るＮＡＮＤ型不揮発性半導体メモリは、電荷蓄積層及びコントロールゲート電極を有し、互いに直列接続されるｎ個のメモリセル（ｎは３以上の整数）と、ｎ個のメモリセルの一端とソース線との間に接続される第１セレクトゲートトランジスタと、ｎ個のメモリセルの他端とビット線との間に接続される第２セレクトゲートトランジスタと、プログラミング時に、ｎ個のメモリセルのうち、選択された第１メモリセルのコントロールゲート電極に第１電圧を印加し、第１メモリセルに隣接する第２メモリセルのコントロールゲート電極に第１電圧よりも低い第２電圧を印加し、第１及び第２メモリセル以外の第３メモリセルのコントロールゲート電極に第２電圧よりも低い第３電圧を印加するドライバとを備え、第１、第２及び第３電圧は、ｎ個のメモリセルをそれらの閾値によらずオンにする値以上である。

本発明によれば、プログラミング時に、ＮＡＮＤセルユニット内の既にデータがプログラミングされた非選択セルの閾値変動を防止できる。

以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。

１． 概要
ＮＡＮＤ型不揮発性半導体メモリでは、プログラミング時に、選択セルのコントロールゲート電極にプログラム電圧Vpgmを印加し、非選択セルのコントロールゲート電極にプログラム電圧Vpgmよりも低い転送電圧Vpassを印加する。

本発明では、この転送電圧Vpassを少なくとも２つ用意する。

１つは、選択セルに隣接する隣接セル（非選択セル）のコントロールゲート電極に印加する転送電圧Vpashであり、他の１つは、選択セル及び隣接セル以外の非選択セルのコントロールゲート電極に印加する転送電圧Vpashよりも低い転送電圧Vpassである。

即ち、Vpass<Vpash<Vpgmである。

ここで、これら３つの電圧Vpass, Vpash, Vpgmは、ＮＡＮＤストリング内のメモリセルをその閾値によらずオンにする値以上である。

この場合、隣接セルの電荷蓄積層（例えば、フローティングゲート電極）の電圧は、隣接セルのコントロールゲート電極に転送電圧Vpassを印加する場合のそれよりも大きくなるため、選択セルのコントロールゲート電極と隣接セルのフローティングゲート電極との間の電界は緩和される。

従って、リーク電流による隣接セルの閾値変動が防止される。

例えば、隣接セルが書き込み状態、即ち、電荷蓄積層内に電子が注入されている状態にある場合、その電子が電荷蓄積層から選択セルのコントロールゲート電極に抜き取られることがなく、誤消去（閾値低下）が防止される。

ところで、隣接セル以外の非選択セルについては、コントロールゲート電極に転送電圧Vpassが印加されるため、トンネル電流による誤書き込み（閾値上昇）は発生しない。

本発明では、Vpass<Vpash<Vpgmの範囲内で効果を奏するが、転送電圧Vpashの値は、リークによる閾値変動の防止とトンネル電流による誤書き込みの防止とを両立するため、上述の範囲内で最適値に設定される。

２． 実施の形態
(1) ＮＡＮＤ型不揮発性半導体メモリ
まず、ＮＡＮＤ型不揮発性半導体メモリの概要について説明する。

以下の説明に当たっては、簡単のため、２値を前提とする。

メモリセルの閾値が低い状態を消去状態（“１”−状態）とし、高い状態を書き込み状態（“０”−状態）とする。メモリセルの初期状態は、消去状態とする。

プログラミングは、“１”−プログラミング及び“０”−プログラミングの２つとし、前者は、書き込み禁止（消去状態の維持）、後者は、書き込み実行（閾値上昇）を意味するものとする。

図１は、ＮＡＮＤ型不揮発性半導体メモリの全体図を示している。

メモリセルアレイ１１は、複数のブロックＢＫ１，ＢＫ２，・・・ＢＬｊを有する。複数のブロックＢＫ１，ＢＫ２，・・・ＢＬｊの各々は、ＮＡＮＤセルユニットを有する。

データラッチ回路１２は、リード／プログラム時にデータを一時的にラッチする機能を有し、例えば、フリップフロップ回路から構成される。Ｉ／Ｏ(input/output)バッファ１３は、データのインターフェイス回路として、アドレスバッファ１４は、アドレス信号のインターフェイス回路として機能する。

アドレス信号には、ブロックアドレス信号、ロウアドレス信号及びカラムアドレス信号が含まれる。

ロウデコーダ１５は、ブロックアドレス信号に基づいて、複数のブロックＢＫ１，ＢＫ２，・・・ＢＬｊのうちの１つを選択し、ロウアドレス信号に基づいて、選択されたブロック内の複数のワード線のうちの１つを選択する。ワード線ドライバ１７は、選択されたブロック内の複数のワード線を駆動する。

カラムデコーダ１６は、カラムアドレス信号に基づいて、複数のビット線のうちの１つを選択する。

基板電圧制御回路１８は、半導体基板の電圧を制御する。具体的には、ｐ型半導体基板内に、ｎ型ウェル領域とｐ型ウェル領域からなるダブルウェル領域が形成され、メモリセルがｐ型ウェル領域内に形成される場合、ｐ型ウェル領域の電圧を動作モードに応じて制御する。

例えば、基板電圧制御回路１８は、リード／プログラム時には、ｐ型ウェル領域を０Ｖに設定し、消去時には、ｐ型ウェル領域を１５Ｖ以上４０Ｖ以下の電圧に設定する。

電圧発生回路１９は、ワード線ドライバ１７を制御する電圧を発生する。

また、本発明では、電圧発生回路１９は、選択されたブロック内の複数のワード線に供給する電圧、即ち、プログラム電圧Vpgm及び２つの転送電圧Vpash, Vpassを発生する。

セレクタ２４は、動作モードや、選択されたワード線の位置などの情報に基づいて、選択されたブロック内の複数のワード線供給する電圧の値を選択する。

制御回路２０は、基板電圧制御回路１８及び電圧発生回路１９の動作を制御する。

図２は、メモリセルアレイ及びワード線ドライバの回路例を示している。

メモリセルアレイ１１は、カラム方向に配置される複数のブロックＢＫ１，ＢＫ２，・・・を有する。複数のブロックＢＫ１，ＢＫ２，・・・の各々は、ロウ方向に配置される複数のＮＡＮＤセルユニットを有する。ＮＡＮＤセルユニットは、直列接続される複数のメモリセルＭＣからなるＮＡＮＤストリングと、その両端に１つずつ接続される２つのセレクトゲートトランジスタＳＴとを有する。

ＮＡＮＤセルユニットは、例えば、図３に示すようなレイアウトを有する。ＮＡＮＤセルユニットのカラム方向の断面構造は、例えば、図４に示すような構造となる。

ＮＡＮＤセルユニットの一端は、ビット線ＢＬ１，ＢＬ２，・・・ＢＬｍに接続され、他端は、ソース線ＳＬに接続される。

メモリセルアレイ１１上には、複数のワード線ＷＬ１，・・・ＷＬｎ，・・・と複数のセレクトゲート線ＳＧＳ１，ＳＧＤ１，・・・が配置される。

例えば、ブロックＢＫ１内には、ｎ（ｎは複数）本のワード線ＷＬ１，・・・ＷＬｎと２本のセレクトゲート線ＳＧＳ１，ＳＧＤ１が配置される。ワード線ＷＬ１，・・・ＷＬｎ及びセレクトゲート線ＳＧＳ１，ＳＧＤ１は、ロウ方向に延び、それぞれ、ワード線ドライバ１７（ＤＲＶ１）内の転送トランジスタユニット２１（ＢＫ１）を介して、信号線（コントロールゲート線）ＣＧ１，・・・ＣＧｎ及び信号線ＳＧＳＶ１，ＳＧＤＶ１に接続される。

信号線ＣＧ１，・・・ＣＧｎ，ＳＧＳＶ１，ＳＧＤＶ１は、それぞれロウ方向に交差するカラム方向に延び、セレクタ２４に接続される。

転送トランジスタユニット２１（ＢＫ１）は、電源電圧Ｖｃｃよりも高い電圧を転送できるように、高耐圧(high voltage)タイプＭＩＳＦＥＴから構成される。

ワード線ドライバ１７（ＤＲＶ１）内のブースタ２２は、ロウデコーダ１５から出力されるデコード信号を受ける。ブースタ２２は、ブロックＢＫ１が選択されているとき、転送トランジスタユニット２１（ＢＫ１）をオンにし、ブロックＢＫ１が選択されていないとき、転送トランジスタユニット２１（ＢＫ１）をオフにする。

(2) プログラミング動作
A. 第１実施の形態
第１実施の形態では、選択セルのソース線側に隣接する隣接セルのコントロールゲート電極にVpashを与える。

第１実施の形態は、ランダムプログラム及びシーケンシャルプログラムの双方を対象とするが、隣接セルが選択セルのソース線側に隣接することから、特に、後者のシーケンシャルプログラムに有効である。

図５は、プログラミング時のＮＡＮＤセルユニット内の電圧関係を示している。

まず、同図（ａ）を参照しつつ、ＮＡＮＤストリング内の中央のメモリセルＭＣｋ１，ＭＣｋ２を選択セルとする場合について説明する。

ワード線ＷＬｋには、プログラム電圧Vpgmが印加される。

選択セルＭＣｋ１，ＭＣｋ２のソース線ＳＬ側に隣接する隣接セルＭＣ（ｋ−１）１，ＭＣ（ｋ−１）２のコントロールゲート電極、即ち、ワード線ＷＬ（ｋ−１）には、転送電圧Vpashが印加される。

残りのワード線ＷＬ１，・・・ＷＬ（ｋ−２），ＷＬ（ｋ＋１），・・・ＷＬｎには、転送電圧Vpassが印加される。

これら３つの電圧の大小関係は、Vpass<Vpash<Vpgmである。

Vpass, Vpash, Vpgmは、ＮＡＮＤストリング内のメモリセルをその閾値によらずオンにする値以上を有する。

ここで、選択セルＭＣｋ１に“０”をプログラミングし、選択セルＭＣｋ２に“１”をプログラミングする場合を考える。

選択セルＭＣｋ１，ＭＣｋ２の初期状態は、共に、消去状態（“１”状態）である。

この場合、ビット線ＢＬ１は、“０”−プログラミングのための低い電圧Vbl1(例えば、0V)に設定され、ビット線ＢＬ２は、“１”−プログラミングのための正の電圧Vbl2(例えば、1.2V - 4.0V)に設定される。

ビット線側セレクトゲート線ＳＧＤには、電圧Vsgdが印加される。Vsgdの値は、
Vth_sgd(0)<Vsgd<Vbl2+Vth_sgd(Vbl2)
を満たすものとする。

但し、Vth_sgdは、ビット線側セレクトゲートトランジスタＳＴ２１，ＳＴ２２の閾値電圧、()内は、ビット線側セレクトゲートトランジスタＳＴ２１，ＳＴ２２のソースに印加されるバックバイアス電圧を意味する。

通常、Vsgdは、Vbl2と同じ値に設定される。

また、ソース線側セレクトゲート線ＳＧＳには、ソース線側セレクトゲートトランジスタＳＴ１１，ＳＴ１２をカットオフさせる電圧Vsgs(例えば0V)を印加する。

ソース線ＳＬは、Vs、例えば、0Vに設定される。

これにより、セレクトゲートトランジスタＳＴ２１は、オンになり、電圧Vbl1は、ビット線ＢＬ１からＮＡＮＤストリング内の選択セルＭＣｋ１のチャネルに転送される。

従って、ワード線ＷＬｋにVpgmが印加されると、選択セルＭＣｋ１では、チャネルから電荷蓄積層（例えば、フローティングゲート電極）に電子が注入され、書き込み（閾値上昇）が行われる。

一方、セレクトゲートトランジスタＳＴ２２は、例えば、ワード線にVpash及びVpassが印加されると、ＮＡＮＤストリング内のメモリセルのチャネルが容量カップリングにより昇圧されるため、自動的にカットオフする。

また、ワード線ＷＬｋにVpgmが印加されると、選択セルＭＣｋ２のチャネル電圧は、さらに上昇する。従って、選択セルＭＣｋ２では、チャネルから電荷蓄積層に電子が注入されず、書き込みが禁止（消去状態が維持）される。

このようなプログラミング動作において、隣接セルＭＣ（ｋ−１）１，ＭＣ（ｋ−１）２のコントロールゲート電極、即ち、ワード線ＷＬ（ｋ−１）には、転送電圧Vpassよりも高い転送電圧Vpashが印加される。

このため、プログラミング時に、隣接セル（非選択セル）ＭＣ（ｋ−１）１，ＭＣ（ｋ−１）が既にプログラミング済みであっても、選択セルのコントロールゲート電極と隣接セルの電荷蓄積層との間のリークに起因する隣接セルの閾値変動を防止できる。

次に、同図（ｂ）を参照しつつ、ＮＡＮＤストリング内の最もビット線側のメモリセルＭＣｎ１，ＭＣｎ２を選択セルとする場合について説明する。

ワード線ＷＬｎには、プログラム電圧Vpgmが印加される。

選択セルＭＣｎ１，ＭＣｎ２のソース線ＳＬ側に隣接する隣接セルＭＣ（ｎ−１）１，ＭＣ（ｎ−１）２のコントロールゲート電極、即ち、ワード線ＷＬ（ｎ−１）には、転送電圧Vpashが印加される。

残りのワード線ＷＬ１，・・・ＷＬ（ｎ−２）には、転送電圧Vpassが印加される。

ここで、選択セルＭＣｎ１に“０”をプログラミングし、選択セルＭＣｎ２に“１”をプログラミングする場合には、上述と同様に、ビット線ＢＬ１をVbl1に設定し、ビット線ＢＬ２をVbl2に設定する。

選択セルＭＣｎ１，ＭＣｎ２の初期状態は、共に、消去状態（“１”状態）である。

ビット線側セレクトゲート線ＳＧＤには、電圧Vsgdを印加する。また、ソース線側セレクトゲート線ＳＧＳには、ソース線側セレクトゲートトランジスタＳＴ１１，ＳＴ１２をカットオフさせる電圧Vsgsを印加する。

ソース線ＳＬは、Vs、例えば、0Vに設定される。

これにより、セレクトゲートトランジスタＳＴ２１は、オンになり、電圧Vbl1は、ビット線ＢＬ１からＮＡＮＤストリング内の選択セルＭＣｎ１のチャネルに転送される。

従って、ワード線ＷＬｎにVpgmが印加されると、選択セルＭＣｎ１では、チャネルから電荷蓄積層（例えば、フローティングゲート電極）に電子が注入され、書き込み（閾値上昇）が行われる。

一方、セレクトゲートトランジスタＳＴ２２は、例えば、ワード線にVpash及びVpassが印加されると、ＮＡＮＤストリング内のメモリセルのチャネルが容量カップリングにより昇圧されるため、自動的にカットオフする。

また、ワード線ＷＬｎにVpgmが印加されると、選択セルＭＣｎ２のチャネル電圧は、さらに上昇する。従って、選択セルＭＣｎ２では、チャネルから電荷蓄積層に電子が注入されず、書き込みが禁止（消去状態が維持）される。

このようなプログラミング動作において、隣接セルＭＣ（ｎ−１）１，ＭＣ（ｎ−１）２のコントロールゲート電極、即ち、ワード線ＷＬ（ｎ−１）には、転送電圧Vpassよりも高い転送電圧Vpashが印加される。

このため、プログラミング時に、隣接セル（非選択セル）ＭＣ（ｎ−１）１，ＭＣ（ｎ−１）が既にプログラミング済みであっても、選択セルのコントロールゲート電極と隣接セルの電荷蓄積層との間のリークに起因する隣接セルの閾値変動を防止できる。

次に、同図（ｃ）を参照しつつ、ＮＡＮＤストリング内の最もソース線側のメモリセルＭＣ１１，ＭＣ１２を選択セルとする場合について説明する。

この場合、選択セルＭＣ１１，ＭＣ１２のソース線ＳＬ側に隣接する隣接セルが存在しないため、ワード線ＷＬ１には、プログラム電圧Vpgmが印加され、残りの全てのワード線ＷＬ２，・・・ＷＬｎには、転送電圧Vpassが印加される。

あとは、上述の（ａ）及び（ｂ）と同様に、プログラミングを実行する。

図９は、選択セルのコントロールゲート電極と隣接セルの電荷蓄積層との間の電圧ΔVとVpashとの関係を示している。

ΔVの値は、選択セルのコントロールゲート電極と隣接セルの電荷蓄積層との間に発生するリーク量に対応する。

Vfgは、隣接セルのフローティングゲート電極の電圧であり、
Vfg = Cpr(Vg-Vth)
Cpr = Cono/(Cono+Cox)
で表される。

但し、Vgは、隣接セルのコントロールゲート電極の電圧Vpashであり、Vthは、隣接セルの閾値電圧であり、Cprは、カップリング比である。

Conoは、隣接セルのゲート間絶縁膜の容量であり、Coxは、隣接セルのトンネル絶縁膜（ゲート絶縁膜）の容量である。ゲート間絶縁膜とは、フローティングデート電極とコントロールゲート電極との間の絶縁膜のことである。

また、隣接セルの閾値電圧Vthについては、書き込み状態のときVthw(>0)と、消去状態のときVthe(<0)との２通りである。

同図から明らかなように、Vpashの増加に従い、フローティングゲート電圧Vfgが増加し、ΔV(=Vpgm-Vfg)が減少していく。

また、隣接セルの閾値電圧Vthe, Vthwについてみると、書き込み状態(Vthw)のときのΔVは、消去状態(Vthe)のときのΔVよりも大きくなる。

これは、隣接セルが書き込み状態にあるときに、特に、隣接セルの閾値変動（誤消去）が問題になることを意味している。

第１実施の形態によれば、Vpashを大きくすることにより、ΔVの値を小さくすることができるため、特に、隣接セルが書き込み状態にある場合の閾値変動を有効に防止できる。

B. 第２実施の形態
第２実施の形態は、第１実施の形態と同様に、隣接セルが選択セルのソース線側に隣接する場合の例である。

第２の実施の形態の特徴は、第１の実施の形態にローカルセルフブースト(LSB: Local Self-Boost)方式を組み合わせた点にある。

図６は、プログラミング時のＮＡＮＤセルユニット内の電圧関係を示している。

まず、同図（ａ）を参照しつつ、ＮＡＮＤストリング内の中央のメモリセルＭＣｋ１，ＭＣｋ２を選択セルとする場合について説明する。

ワード線ＷＬｋには、プログラム電圧Vpgmが印加される。

選択セルＭＣｋ１，ＭＣｋ２のソース線ＳＬ側に隣接する隣接セルＭＣ（ｋ−１）１，ＭＣ（ｋ−１）２のコントロールゲート電極、即ち、ワード線ＷＬ（ｋ−１）には、転送電圧Vpashが印加される。

隣接セルＭＣ（ｋ−１）１，ＭＣ（ｋ−１）２のさらにソース線ＳＬ側に隣接する非選択セルＭＣ（ｋ−２）１，ＭＣ（ｋ−２）２のコントロールゲート電極、即ち、ワード線ＷＬ（ｋ−２）には、非選択セルＭＣ（ｋ−２）１，ＭＣ（ｋ−２）２をカットオフさせるカットオフ電圧Vcutoff(例えば、0V)が印加される。

残りのワード線ＷＬ１，・・・ＷＬ（ｋ−３），ＷＬ（ｋ＋１），・・・ＷＬｎには、転送電圧Vpassが印加される。

これら４つの電圧の大小関係は、Vcutoff<Vpass<Vpash<Vpgmである。

Vpass, Vpash, Vpgmについては、ＮＡＮＤストリング内のメモリセルをその閾値によらずオンにする値以上を有する。

ここで、選択セルＭＣｋ１に“０”をプログラミングし、選択セルＭＣｋ２に“１”をプログラミングする場合を考える。

選択セルＭＣｋ１，ＭＣｋ２の初期状態は、共に、消去状態（“１”状態）である。

この場合、ビット線ＢＬ１は、“０”−プログラミングのための低い電圧Vbl1(例えば、0V)に設定され、ビット線ＢＬ２は、“１”−プログラミングのための正の電圧Vbl2(例えば、1.2V - 4.0V)に設定される。

ビット線側セレクトゲート線ＳＧＤには、電圧Vsgdが印加される。Vsgdの値は、第１実施の形態の条件に従う。

ソース線側セレクトゲート線ＳＧＳには、ソース線側セレクトゲートトランジスタＳＴ１１，ＳＴ１２をカットオフさせる電圧Vsgs(例えば0V)を印加する。

ソース線ＳＬは、Vs、例えば、0Vに設定される。

これにより、セレクトゲートトランジスタＳＴ２１は、オンになり、電圧Vbl1は、ビット線ＢＬ１からＮＡＮＤストリング内の選択セルＭＣｋ１のチャネルに転送される。

従って、ワード線ＷＬｋにVpgmが印加されると、選択セルＭＣｋ１では、チャネルから電荷蓄積層（例えば、フローティングゲート電極）に電子が注入され、書き込み（閾値上昇）が行われる。

一方、セレクトゲートトランジスタＳＴ２２は、例えば、ワード線にVpash及びVpassが印加されると、ＮＡＮＤストリング内のメモリセルのチャネルが容量カップリングにより昇圧されるため、自動的にカットオフする。

また、ワード線ＷＬｋにVpgmが印加されると、選択セルＭＣｋ２のチャネル電圧は、さらに上昇する。従って、選択セルＭＣｋ２では、チャネルから電荷蓄積層に電子が注入されず、書き込みが禁止（消去状態が維持）される。

ここで、書き込み禁止に関して、非選択セルＭＣ（ｋ−２）１，ＭＣ（ｋ−２）２は、Vcutoffにより、カットオフ状態になっているため、選択セルのチャネルの昇圧効率が向上する。

即ち、ＮＡＮＤストリング内の全てのメモリセルのチャネルを昇圧（ブースト）する場合に比べ、非選択セル（カットオフトランジスタ）ＭＣ（ｋ−２）よりもビット線側のメモリセルＭＣ（ｋ−１），・・・ＭＣｎのチャネルのみを昇圧した場合のほうが、ブースト比が向上する。

このようなローカルセルフブースト方式が適用されたプログラミング動作において、隣接セルＭＣ（ｋ−１）１，ＭＣ（ｋ−１）２のコントロールゲート電極、即ち、ワード線ＷＬ（ｋ−１）には、転送電圧Vpassよりも高い転送電圧Vpashが印加される。

このため、プログラミング時に、隣接セル（非選択セル）ＭＣ（ｋ−１）１，ＭＣ（ｋ−１）が既にプログラミング済みであっても、選択セルのコントロールゲート電極と隣接セルの電荷蓄積層との間のリークに起因する隣接セルの閾値変動を防止できる。

次に、同図（ｂ）を参照しつつ、ＮＡＮＤストリング内の最もビット線側のメモリセルＭＣｎ１，ＭＣｎ２を選択セルとする場合について説明する。

ワード線ＷＬｎには、プログラム電圧Vpgmが印加される。

選択セルＭＣｎ１，ＭＣｎ２のソース線ＳＬ側に隣接する隣接セルＭＣ（ｎ−１）１，ＭＣ（ｎ−１）２のコントロールゲート電極、即ち、ワード線ＷＬ（ｎ−１）には、転送電圧Vpashが印加される。

隣接セルＭＣ（ｎ−１）１，ＭＣ（ｎ−１）２のさらにソース線ＳＬ側に隣接する非選択セルＭＣ（ｎ−２）１，ＭＣ（ｎ−２）２のコントロールゲート電極、即ち、ワード線ＷＬ（ｎ−２）には、非選択セルＭＣ（ｎ−２）１，ＭＣ（ｎ−２）２をカットオフさせるカットオフ電圧Vcutoffが印加される。

残りのワード線ＷＬ１，・・・ＷＬ（ｎ−２）には、転送電圧Vpassが印加される。

ここで、選択セルＭＣｎ１に“０”をプログラミングし、選択セルＭＣｎ２に“１”をプログラミングする場合には、上述と同様に、ビット線ＢＬ１をVbl1に設定し、ビット線ＢＬ２をVbl2に設定する。

選択セルＭＣｎ１，ＭＣｎ２の初期状態は、共に、消去状態（“１”状態）である。

ビット線側セレクトゲート線ＳＧＤには、電圧Vsgdを印加する。また、ソース線側セレクトゲート線ＳＧＳには、ソース線側セレクトゲートトランジスタＳＴ１１，ＳＴ１２をカットオフさせる電圧Vsgsを印加する。

ソース線ＳＬは、Vs、例えば、0Vに設定される。

これにより、セレクトゲートトランジスタＳＴ２１は、オンになり、電圧Vbl1は、ビット線ＢＬ１からＮＡＮＤストリング内の選択セルＭＣｎ１のチャネルに転送される。

従って、ワード線ＷＬｎにVpgmが印加されると、選択セルＭＣｎ１では、チャネルから電荷蓄積層（例えば、フローティングゲート電極）に電子が注入され、書き込み（閾値上昇）が行われる。

一方、セレクトゲートトランジスタＳＴ２２は、例えば、ワード線にVpash及びVpassが印加されると、ＮＡＮＤストリング内のメモリセルのチャネルが容量カップリングにより昇圧されるため、自動的にカットオフする。

また、ワード線ＷＬｎにVpgmが印加されると、選択セルＭＣｎ２のチャネル電圧は、さらに上昇する。従って、選択セルＭＣｎ２では、チャネルから電荷蓄積層に電子が注入されず、書き込みが禁止（消去状態が維持）される。

ここで、書き込み禁止に関して、非選択セルＭＣ（ｎ−２）１，ＭＣ（ｎ−２）２は、Vcutoffにより、カットオフ状態になっているため、選択セルＭＣｎ１，ＭＣｎ２及び隣接セルＭＣ（ｎ−１）１，ＭＣ（ｎ−１）２のチャネルのみを昇圧すればよく、選択セルのチャネルの昇圧効率が向上する。

このようなローカルセルフブースト方式が適用されたプログラミング動作において、隣接セルＭＣ（ｎ−１）１，ＭＣ（ｎ−１）２のコントロールゲート電極、即ち、ワード線ＷＬ（ｎ−１）には、転送電圧Vpassよりも高い転送電圧Vpashが印加される。

このため、プログラミング時に、隣接セル（非選択セル）ＭＣ（ｎ−１）１，ＭＣ（ｎ−１）が既にプログラミング済みであっても、選択セルのコントロールゲート電極と隣接セルの電荷蓄積層との間のリークに起因する隣接セルの閾値変動を防止できる。

次に、同図（ｃ）を参照しつつ、ＮＡＮＤストリング内の最もソース線側のメモリセルＭＣ１１，ＭＣ１２を選択セルとする場合について説明する。

この場合、選択セルＭＣ１１，ＭＣ１２のソース線ＳＬ側に隣接する隣接セルが存在しないため、ワード線ＷＬ１には、プログラム電圧Vpgmが印加され、残りの全てのワード線ＷＬ２，・・・ＷＬｎには、転送電圧Vpassが印加される。

あとは、上述の（ａ）及び（ｂ）と同様に、プログラミングを実行する。

第２実施の形態においても、図９に示すような、ΔVとVpashとの関係が得られるため、隣接セルが書き込み状態にある場合の閾値変動を有効に防止できる。

尚、第２実施の形態では、ローカルセルフブーストのためのカットオフトランジスタは、１つのみの例を示したが、２つ以上存在していてもよい。

C. 第３実施の形態
第３実施の形態は、第１実施の形態と同様に、隣接セルが選択セルのソース線側に隣接する場合の例である。

第３の実施の形態は、第１の実施の形態の変形例であり、その特徴は、非選択セル（隣接セルを除く）に与えるVpassの値がそれぞれ異なる点にある。

図７は、プログラミング時のＮＡＮＤセルユニット内の電圧関係を示している。

まず、同図（ａ）を参照しつつ、ＮＡＮＤストリング内の中央のメモリセルＭＣｋ１，ＭＣｋ２を選択セルとする場合について説明する。

ワード線ＷＬｋには、プログラム電圧Vpgmが印加される。

選択セルＭＣｋ１，ＭＣｋ２のソース線ＳＬ側に隣接する隣接セルＭＣ（ｋ−１）１，ＭＣ（ｋ−１）２のコントロールゲート電極、即ち、ワード線ＷＬ（ｋ−１）には、転送電圧Vpashが印加される。

残りのワード線ＷＬ１，・・・ＷＬ（ｋ−２），ＷＬ（ｋ＋１），・・・ＷＬｎには、転送電圧Vpass-1, …Vpass-(k-2), Vpass-(k+1),…Vpass-nが印加される。

これら電圧の大小関係は、Vpass-1, …Vpass-(k-2), Vpass-(k+1),…Vpass-n < Vpash < Vpgmである。

Vpass-1, …Vpass-(k-2), Vpass-(k+1),…Vpass-nについては、少なくとも１つが他と異なればよい。

即ち、転送電圧Vpass (Vpashを除く)の種類は、Vpgmを与えたときの電圧ストレスに関するＮＡＮＤストリング内のメモリセルの位置依存性に基づき、必要最小限の数（２種類以上）だけ用意する。

もちろん、Vpass-1, …Vpass-(k-2), Vpass-(k+1),…Vpass-nの全ての値を異ならせることもできる。

ここで、選択セルＭＣｋ１に“０”をプログラミングし、選択セルＭＣｋ２に“１”をプログラミングする場合を考える。

選択セルＭＣｋ１，ＭＣｋ２の初期状態は、共に、消去状態（“１”状態）である。

この場合、ビット線ＢＬ１は、“０”−プログラミングのための低い電圧Vbl1(例えば、0V)に設定され、ビット線ＢＬ２は、“１”−プログラミングのための正の電圧Vbl2(例えば、1.2V - 4.0V)に設定される。

ビット線側セレクトゲート線ＳＧＤには、電圧Vsgdが印加される。

ソース線側セレクトゲート線ＳＧＳには、ソース線側セレクトゲートトランジスタＳＴ１１，ＳＴ１２をカットオフさせる電圧Vsgsを印加する。

ソース線ＳＬは、Vs、例えば、0Vに設定される。

これにより、セレクトゲートトランジスタＳＴ２１は、オンになり、電圧Vbl1は、ビット線ＢＬ１からＮＡＮＤストリング内の選択セルＭＣｋ１のチャネルに転送される。

従って、ワード線ＷＬｋにVpgmが印加されると、選択セルＭＣｋ１では、チャネルから電荷蓄積層（例えば、フローティングゲート電極）に電子が注入され、書き込み（閾値上昇）が行われる。

一方、セレクトゲートトランジスタＳＴ２２は、例えば、ワード線にVpash及びVpass-1, …Vpass-(k-2), Vpass-(k+1),…Vpass-nが印加されると、ＮＡＮＤストリング内のメモリセルのチャネルが容量カップリングにより昇圧されるため、自動的にカットオフする。

また、ワード線ＷＬｋにVpgmが印加されると、選択セルＭＣｋ２のチャネル電圧は、さらに上昇する。従って、選択セルＭＣｋ２では、チャネルから電荷蓄積層に電子が注入されず、書き込みが禁止（消去状態が維持）される。

このようなプログラミング動作において、隣接セルＭＣ（ｋ−１）１，ＭＣ（ｋ−１）２のコントロールゲート電極、即ち、ワード線ＷＬ（ｋ−１）には、転送電圧Vpass-1, …Vpass-(k-2), Vpass-(k+1),…Vpass-nよりも高い転送電圧Vpashが印加される。

このため、プログラミング時に、隣接セル（非選択セル）ＭＣ（ｋ−１）１，ＭＣ（ｋ−１）が既にプログラミング済みであっても、選択セルのコントロールゲート電極と隣接セルの電荷蓄積層との間のリークに起因する隣接セルの閾値変動を防止できる。

次に、同図（ｂ）を参照しつつ、ＮＡＮＤストリング内の最もビット線側のメモリセルＭＣｎ１，ＭＣｎ２を選択セルとする場合について説明する。

ワード線ＷＬｎには、プログラム電圧Vpgmが印加される。

選択セルＭＣｎ１，ＭＣｎ２のソース線ＳＬ側に隣接する隣接セルＭＣ（ｎ−１）１，ＭＣ（ｎ−１）２のコントロールゲート電極、即ち、ワード線ＷＬ（ｎ−１）には、転送電圧Vpashが印加される。

残りのワード線ＷＬ１，・・・ＷＬ（ｎ−２）には、転送電圧Vpass-1, …Vpass-(n-2)が印加される。

ここで、選択セルＭＣｎ１に“０”をプログラミングし、選択セルＭＣｎ２に“１”をプログラミングする場合には、上述と同様に、ビット線ＢＬ１をVbl1に設定し、ビット線ＢＬ２をVbl2に設定する。

選択セルＭＣｎ１，ＭＣｎ２の初期状態は、共に、消去状態（“１”状態）である。

ビット線側セレクトゲート線ＳＧＤには、電圧Vsgdを印加する。また、ソース線側セレクトゲート線ＳＧＳには、ソース線側セレクトゲートトランジスタＳＴ１１，ＳＴ１２をカットオフさせる電圧Vsgsを印加する。

ソース線ＳＬは、Vs、例えば、0Vに設定される。

これにより、セレクトゲートトランジスタＳＴ２１は、オンになり、電圧Vbl1は、ビット線ＢＬ１からＮＡＮＤストリング内の選択セルＭＣｎ１のチャネルに転送される。

従って、ワード線ＷＬｎにVpgmが印加されると、選択セルＭＣｎ１では、チャネルから電荷蓄積層（例えば、フローティングゲート電極）に電子が注入され、書き込み（閾値上昇）が行われる。

一方、セレクトゲートトランジスタＳＴ２２は、例えば、ワード線にVpash及びVpass-1, …Vpass-(n-2)が印加されると、ＮＡＮＤストリング内のメモリセルのチャネルが容量カップリングにより昇圧されるため、自動的にカットオフする。

また、ワード線ＷＬｎにVpgmが印加されると、選択セルＭＣｎ２のチャネル電圧は、さらに上昇する。従って、選択セルＭＣｎ２では、チャネルから電荷蓄積層に電子が注入されず、書き込みが禁止（消去状態が維持）される。

このようなプログラミング動作において、隣接セルＭＣ（ｎ−１）１，ＭＣ（ｎ−１）２のコントロールゲート電極、即ち、ワード線ＷＬ（ｎ−１）には、転送電圧Vpass-1, …Vpass-(n-2)よりも高い転送電圧Vpashが印加される。

このため、プログラミング時に、隣接セル（非選択セル）ＭＣ（ｎ−１）１，ＭＣ（ｎ−１）が既にプログラミング済みであっても、選択セルのコントロールゲート電極と隣接セルの電荷蓄積層との間のリークに起因する隣接セルの閾値変動を防止できる。

次に、同図（ｃ）を参照しつつ、ＮＡＮＤストリング内の最もソース線側のメモリセルＭＣ１１，ＭＣ１２を選択セルとする場合について説明する。

この場合、選択セルＭＣ１１，ＭＣ１２のソース線ＳＬ側に隣接する隣接セルが存在しないため、ワード線ＷＬ１には、プログラム電圧Vpgmが印加され、残りの全てのワード線ＷＬ２，・・・ＷＬｎには、転送電圧Vpass-2, …Vpass-nが印加される。

あとは、上述の（ａ）及び（ｂ）と同様に、プログラミングを実行する。

第３実施の形態においても、図９に示すような、ΔVとVpashとの関係が得られるため、隣接セルが書き込み状態にある場合の閾値変動を有効に防止できる。

D. 第４実施の形態
第４実施の形態では、選択セルのソース線側に隣接する隣接セル及びビット線側に隣接する隣接セルのうちの少なくとも１つにVpashを与える。

第４実施の形態は、ランダムプログラム及びシーケンシャルプログラムの双方に有効である。

図８は、プログラミング時のＮＡＮＤセルユニット内の電圧関係を示している。

同図（ａ）では、選択セルＭＣｋ１，ＭＣｋ２のソース線ＳＬ側及びビット線ＢＬ１，ＢＬ２側にそれぞれ隣接する隣接セルＭＣ（ｋ−１）１，ＭＣ（ｋ−１）２，ＭＣ（ｋ＋１）１，ＭＣ（ｋ＋１）２のコントロールゲート電極、即ち、ワード線ＷＬ（ｋ−１），ＷＬ（ｋ＋１）に転送電圧Vpashが印加される。

ワード線ＷＬｋには、プログラム電圧Vpgmが印加される。

残りのワード線ＷＬ１，・・・ＷＬ（ｋ−２），ＷＬ（ｋ＋２），・・・ＷＬｎには、転送電圧Vpassが印加される。

これら３つの電圧の大小関係は、Vpass<Vpash<Vpgmである。

Vpass, Vpash, Vpgmは、ＮＡＮＤストリング内のメモリセルをその閾値によらずオンにする値以上を有する。

ここで、選択セルＭＣｋ１に“０”をプログラミングし、選択セルＭＣｋ２に“１”をプログラミングする場合を考える。

選択セルＭＣｋ１，ＭＣｋ２の初期状態は、共に、消去状態（“１”状態）である。

この場合、ビット線ＢＬ１は、“０”−プログラミングのための低い電圧Vbl1に設定され、ビット線ＢＬ２は、“１”−プログラミングのための正の電圧Vbl2に設定される。

ビット線側セレクトゲート線ＳＧＤには、電圧Vsgdが印加される。

ソース線側セレクトゲート線ＳＧＳには、ソース線側セレクトゲートトランジスタＳＴ１１，ＳＴ１２をカットオフさせる電圧Vsgsを印加する。

ソース線ＳＬは、Vs、例えば、0Vに設定される。

この場合、２本のワード線ＷＬ（ｋ−１），ＷＬ（ｋ＋１）に転送電圧Vpassよりも高い転送電圧Vpashが印加されるため、選択セルＭＣｋに隣接する隣接セル（非選択セル）ＭＣ（ｋ−１）１，ＭＣ（ｋ−１）２，ＭＣ（ｋ＋１）１，ＭＣ（ｋ＋１）２が既にプログラミング済みであっても、その閾値変動を防止できる。

同図（ｂ）では、選択セルＭＣｋ１，ＭＣｋ２のビット線ＢＬ１，ＢＬ２側に隣接する隣接セルＭＣ（ｋ＋１）１，ＭＣ（ｋ＋１）２のコントロールゲート電極、即ち、ワード線ＷＬ（ｋ＋１）に転送電圧Vpashが印加される。

ワード線ＷＬｋには、プログラム電圧Vpgmが印加される。

残りのワード線ＷＬ１，・・・ＷＬ（ｋ−１），ＷＬ（ｋ＋２），・・・ＷＬｎには、転送電圧Vpassが印加される。

これら３つの電圧の大小関係は、Vpass<Vpash<Vpgmである。

Vpass, Vpash, Vpgmは、ＮＡＮＤストリング内のメモリセルをその閾値によらずオンにする値以上を有する。

ここで、選択セルＭＣｋ１に“０”をプログラミングし、選択セルＭＣｋ２に“１”をプログラミングする場合を考える。

選択セルＭＣｋ１，ＭＣｋ２の初期状態は、共に、消去状態（“１”状態）である。

この場合、ビット線ＢＬ１は、“０”−プログラミングのための低い電圧Vbl1に設定され、ビット線ＢＬ２は、“１”−プログラミングのための正の電圧Vbl2に設定される。

ビット線側セレクトゲート線ＳＧＤには、電圧Vsgdが印加される。

ソース線側セレクトゲート線ＳＧＳには、ソース線側セレクトゲートトランジスタＳＴ１１，ＳＴ１２をカットオフさせる電圧Vsgsを印加する。

ソース線ＳＬは、Vs、例えば、0Vに設定される。

この場合、ワード線ＷＬ（ｋ＋１）に転送電圧Vpassよりも高い転送電圧Vpashが印加されるため、選択セルＭＣｋのビット線側に隣接する隣接セル（非選択セル）ＭＣ（ｋ＋１）１，ＭＣ（ｋ＋１）２が既にプログラミング済みであっても、その閾値変動を防止できる。

同図（ｃ）は、選択セルＭＣｋ１，ＭＣｋ２のソース線ＳＬ側に隣接する隣接セルＭＣ（ｋ−１）１，ＭＣ（ｋ−１）２のコントロールゲート電極、即ち、ワード線ＷＬ（ｋ−１）に転送電圧Vpashが印加される場合であり、第１実施の形態と同じである。

尚、第４実施の形態において、第２実施の形態のローカルセルフブースト方式、及び、第３実施の形態の異なる転送電圧Vpass-1,…Vpass-nのうちの少なくとも１つを適用して新たな実施の形態とすることも可能である。

(5) 比較例
図１０及び図１１は、比較例としてのプログラミング動作を示している。

ここでは、セルフブースト方式とローカルセルフブースト方式を、本発明の方式との相違点を含めて説明する。

まず、プログラミング前に、ＮＡＮＤセルユニット内の全てのメモリセルのデータを一括消去する。例えば、全てのワード線ＷＬ１，・・・ＷＬｎを低い電圧Vss(例えば、0V)にし、半導体基板(例えば、p型ウェル領域)に高い正電圧Vera(例えば、20V)を与えて、フローティングゲート電極内の電子をチャネルに放出する。

プログラミングは、選択されたワード線に接続される複数のメモリセルに対して一括して行われる。通常、１本のワード線に接続される複数のメモリセルのグループを１ページと定義するが、近年では、これらの複数のメモリセルに複数のページを割り当てることもある。

・ セルフブースト方式（図１０）
ワード線にプログラム電圧Vpgmを印加する前に、ビット線ＢＬ１，ＢＬ２にはプログラムデータ”0”/”1”に応じて、Vbl1/Vbl2を与える。Vbl1は、0Vとし、Vbl2は、1.2〜4.0Vの範囲内の値とする。

ソース側セレクトゲートトランジスタＳＴ１１，ＳＴ１２のセレクトゲート線ＳＧＳには、Vsgs(例えば、0V)を与え、ビット線セレクトゲートトランジスタＳＴ２１，ＳＴ２２のセレクトゲート線ＳＧＤには、Vsgdを与える。

この後、選択セルＭＣｋ１、ＭＣｋ２に接続されるワード線ＷＬｋには、プログラム電圧Vpgm(例えば、20V)を与え、それ以外のワード線ＷＬ１，・・・ＷＬ（ｋ−１），・・・ＷＬ（ｋ＋１），・・・ＷＬｎには、転送電圧Vpass(例えば、10V)を与える。

”0”-プログラミングのＮＡＮＤセルユニット内では、チャネル電圧がVbl1に固定されるため、選択セルＭＣｋ１のゲート絶縁膜に大きな電界が掛かり、そのフローティングゲート電極内に電子が注入され、選択セルＭＣｋ１の閾値が上昇する。

一方、”1”-プログラミングのＮＡＮＤセルユニット内では、図１０（ｂ）に示すように、ＮＡＮＤセルユニット内の全てのメモリセルのチャネルは、互いに直列接続されると共に、ソース線ＳＬ及びビット線ＢＬ１，ＢＬ２から電気的に分離され、フローティング状態になる。

これにより、”1”-プログラミングのＮＡＮＤセルユニット内のチャネル電圧は、容量カップリングにより昇圧されるため、選択セルＭＣｋ２のゲート絶縁膜に掛かる電界が低減され、そのフローティングゲート電極内への電子の注入が抑えられる。

この方式では、転送電圧Vpassは、１種類しか存在しないため、既にプログラミング済みの非選択セルの閾値変動を防止するのが難しい。

例えば、メモリセルが微細化されてくると、選択セルＭＣｋ１，ＭＣｋ２に隣接する隣接セル（非選択セル）ＭＣ（ｋ−１）１，ＭＣ（ｋ−１）２に関しては、ゲート絶縁膜（トンネル絶縁膜）に流れるトンネル電流による閾値変動に加え、選択セルのコントロールゲート電極との間に発生するリーク電流も考慮しなければならなくなる。

この場合、Vpassの値が大きすぎると、前者のトンネル電流が多くなり、逆に、Vpassの値が小さすぎると、後者のリーク電流が大きくなるため、Vpassの値を最適値に設定するのが非常に困難である。

・ ローカルセルフブースト方式（図１１）
この方式は、セルフブースト方式と比べると、選択セルＭＣｋ１，ＭＣｋ２のソース線ＳＬ側に隣接する隣接セルＭＣ（ｋ−１）１，ＭＣ（ｋ−１）２のコントロールゲート電極、即ち、ワード線ＷＬ（ｋ−１）に、隣接セルＭＣ（ｋ−１）１，ＭＣ（ｋ−１）２をカットオフにするカットオフ電圧Vcutoff(例えば、0V)を与えている点が異なり、その他については、同じである。

この方式では、隣接セル（カットオフトランジスタ）ＭＣ（ｋ−１）１，ＭＣ（ｋ−１）２よりもビット線ＢＬ１，ＢＬ２側に存在するメモリセルのチャネル（昇圧領域）のみを部分的に昇圧すればよいため、昇圧効率が向上する。

ローカルセルフブースト方式では、選択セルＭＣｋ１，ＭＣｋ２のビット線ＢＬ１，ＢＬ２側に隣接する隣接セルＭＣ（ｋ＋１）１，ＭＣ（ｋ＋１）２のコントロールゲート電極、即ち、ワード線ＷＬ（ｋ＋１）には、転送電圧Vpassが印加される。

また、転送電圧Vpassは、プログラム電圧Vpgmよりも低く、かつ、選択セルＭＣｋ１，ＭＣｋ２のソース線ＳＬ側に隣接する隣接セルＭＣ（ｋ−１）１，ＭＣ（ｋ−１）２に与えるカットオフ電圧Vcutoffは、転送電圧Vpassよりも低い。

しかし、このカットオフ電圧Vcutoffは、その名の通り、隣接セルＭＣ（ｋ−１）１，ＭＣ（ｋ−１）２をカットオフさせる値を有する。

本発明の方式における転送電圧Vpashは、隣接セル（非選択セル）を、その閾値によらずオンにする値以上を有するため、ローカルセルフブースト方式とは完全に区別される。

(6) まとめ
以上、説明したように、第１乃至第５実施の形態によれば、プログラミング時に、ＮＡＮＤセルユニット内の既にデータがプログラミングされた非選択セルの閾値変動を防止できる。

３． 転送電圧の最適化について
本発明では、少なくとも２つの転送電圧Vpass, Vpashを利用することで転送電圧の最適化が容易になる。

図１２は、プログラミング時のリーク電流による誤消去とトンネル電流による誤書き込みとの関係を示している。

トンネル電流による誤書き込みの問題は、ＮＡＮＤセルユニット内の全てのメモリセルに発生するが、本発明の課題となるリーク電流による誤消去は、選択セルに隣接する隣接セルのみにおいて発生する。

転送電圧Vpassが１種類しか存在しない場合、従来では、トンネル電流による誤書き込みのみを考慮していたため、転送電圧Vpassの値は、比較的低い値に設定されていた。この場合、メモリセルが微細化されてくると、リーク電流による隣接セルの誤消去の問題が発生する。

転送電圧Vpassが１種類しか存在しなくても、その値を最適範囲に設定することは可能であるが、マージンを考慮すると、転送電圧Ｖpassの値を一律に上昇させることは、トンネル電流による誤書き込みにとって好ましいことではない。

そこで、本発明のように、トンネル電流による誤書き込みを防止するために、転送電圧Vpassとしては、従来と同じ値を採用し、リーク電流による隣接セルの誤消去の問題を解決するために、転送電圧Vpassよりも高い転送電圧Vpashを隣接セルに与えることは、非常に有効である。

４． 変形例
本発明の変形例のいくつかについて説明する。

(1) 多値ＮＡＮＤ型不揮発性半導体メモリ
本発明は、１つのメモリセルに記憶させる値の数に制限されない。

上述の実施の形態では、２値を前提としたが、本発明のＮＡＮＤ型不揮発性半導体メモリは、１つのメモリセルに３値以上を記憶させる多値メモリであってもよい。

既に説明したように、多値技術が適用されたＮＡＮＤ型不揮発性半導体メモリでは、狭い電圧範囲内に３つ以上の閾値分布を設定しなければならず、本発明による閾値変動の防止は、狭い閾値分布を実現するに当って非常に有効である。

(2) プログラミング順序
上述の実施の形態では、特に、プログラミング順序については限定していないが、ＮＡＮＤセルユニット内の複数のメモリセルのうち、最もソース線側のメモリセルから最もビット線側のメモリセルに向かって１つずつ順次プログラミングを実行するシーケンシャルプログラム方式では、常に、選択セルのソース線側に隣接する隣接セルは、プログラミング済みであるため、本発明は、その隣接セルの閾値変動の防止に有効である。

また、ランダムプログラム方式でも、選択セルに隣接する隣接セルがプログラミング済みである場合もあるので、本発明は、ランダムプログラム方式が適用されたＮＡＮＤ型不揮発性半導体メモリにも有効である。

(3) センス方式
メモリセルのデータを読み出すためのセンス方式として、全ビット線を偶数ビット線と奇数ビット線とに分けて読み出しを行うシールドビット線センス方式と、全てのビット線のデータを同時に読み出すＡＢＬ(All Bit Line)センス方式とがある。

本発明のプログラミング方式は、これらの双方にそれぞれ組み合わせて、ＮＡＮＤ型不揮発性半導体メモリを実現することが可能である。

(4) ページ設定
本発明のプログラミング方式は、１つのワード線に接続される複数のメモリセルに対して一括してプログラミングを実行するときの隣接セルに与える転送電圧に関するものであるが、この１つのワード線に接続される複数のメモリセルからなるグループは、通常、１ページと定義される。

しかし、近年では、１つのワード線に接続される複数のメモリセルからなるグループに複数のページを割り当てる場合もある。本発明のプログラミング方式は、このような場合においても、何ら変更なく、適用することができる。

(5) チャネル昇圧方式
本発明は、選択セルの閾値を変化させるときは、選択セルのチャネルを固定電位(例えば、0V)に固定し、選択セルの閾値を変化させないときは、選択セルのチャネルを固定電位よりも高い電位にブーストする。

このような方式としては、セルフブースト方式、ローカルセルフブースト方式、消去エリアセルフブースト(ESB: Erased area Self-Boost)方式、又は、それらの変形方式などが知られているが、本発明は、そのような方式にも、もちろん適用可能である。

(6) ステップアップ書き込み
プログラミング時に、選択セルの閾値を上昇させる書き込みを行う場合、プログラム電圧は、複数のステップを経て最大値になるように設定してもよい。この場合、隣接セルに与える転送電圧の値は、プログラム電圧の最大値よりも低ければよい。

また、プログラム電圧は、最大値に達する前に、転送電圧の値と同じ値を有する期間があってもよい。

(7) メモリセル構造
上述の実施の形態では、メモリセルは、フローティングゲート電極及びコントロールゲート電極を有するスタックゲート構造を前提としたが、メモリセル構造は、これに限られない。

図１３は、ＭＯＮＯＳ型メモリセルを示している。
ＭＯＮＯＳ型とは、電荷蓄積層が絶縁膜から構成される不揮発性半導体メモリセルをいうものとする。

半導体基板（アクティブエリア）２５内には、ソース／ドレイン拡散層２６が配置される。ソース／ドレイン拡散層２６間のチャネル領域上には、ゲート絶縁膜（トンネル絶縁膜）２７、電荷蓄積層２８、ブロック絶縁膜２９及びコントロールゲート電極（ワード線）３０が配置される。

ブロック絶縁膜２９は、例えば、ＯＮＯ(oxide/nitride/oxide)膜、高誘電率(high-k)材料などから構成される。

５． 適用例
本発明のＮＡＮＤ型不揮発性半導体メモリが適用されるシステムの例を説明する。

図１４は、メモリシステムの一例を示している。
このシステムは、例えば、メモリカード、ＵＳＢメモリなどである。

パッケージ３１内には、回路基板３２、複数の半導体チップ３３，３４，３５が配置される。回路基板３２と半導体チップ３３，３４，３５とは、ボンディングワイヤ３６により電気的に接続される。半導体チップ３３，３４，３５のうちの１つが、本発明に係わるＮＡＮＤ型不揮発性半導体メモリである。

図１５は、チップレイアウトを示している。
半導体チップ４０上には、メモリセルアレイ４１Ａ，４１Ｂが配置される。メモリセルアレイ４１Ａ，４１Ｂは、それぞれ、第２方向に配置されるブロックＢＫ０，ＢＫ１，・・・ＢＫｎ−１を有する。ブロックＢＫ０，ＢＫ１，・・・ＢＫｎ−１の各々は、第１方向に配置される複数のセルユニットＣＵを有する。

セルユニットＣＵは、図１６に示すように、第２方向に直列接続される複数のメモリセルＭＣと、その両端に１つずつ接続される２つのセレクトゲートトランジスタＳＴとから構成されるＮＡＮＤストリングである。

メモリセルアレイ４１Ａ，４１Ｂ上には、それぞれ、第２方向に延びるビット線ＢＬが配置される。メモリセルアレイ４１Ａ，４１Ｂの第２方向の両端には、ページバッファ（ＰＢ）４３が配置される。ページバッファ４３は、読み出し／書き込み時に、読み出しデータ／書き込みデータを一時的に記憶する機能を有する。また、ページバッファ４３は、読み出し時、又は、書き込み／消去動作のベリファイ時に、センスアンプ（Ｓ／Ａ）として機能する。

メモリセルアレイ４１Ａ，４１Ｂの第１方向の一端（半導体チップ４０の縁側の端部とは反対側の端部）には、ロウデコーダ（ＲＤＣ）４４が配置される。また、メモリセルアレイ４１Ａ，４１Ｂの第２方向の一端側には、半導体チップ４０の縁に沿ってパッドエリア４２が配置される。ページバッファ４３とパッドエリア４２との間には、周辺回路４５が配置される。

６． むすび
本発明によれば、プログラミング時に、ＮＡＮＤセルユニット内の既にデータがプログラミングされた非選択セルの閾値変動を防止できる。

本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。

ＮＡＮＤ型不揮発性半導体メモリを示すブロック図。 メモリセルアレイ及びワード線ドライバの回路例を示す図。 ＮＡＮＤセルユニットの平面図。 ＮＡＮＤセルユニットの断面図。 第１実施の形態のプログラミング方式を示す図。 第２実施の形態のプログラミング方式を示す図。 第３実施の形態のプログラミング方式を示す図。 第４実施の形態のプログラミング方式を示す図。 転送電圧と閾値変動との関係を示す図。 セルフブースト方式を示す図。 ローカルセルフブースト方式を示す図。 転送電圧の最適化について示す図。 ＭＯＮＯＳ型メモリセルを示す図。 適用例としてのシステムを示す図。 適用例としてのチップレイアウトを示す図。 ＮＡＮＤセルユニットを示す図。

符号の説明

１１： メモリセルアレイ、 １２： データラッチ回路、 １３： Ｉ／Ｏバッファ、 １４： アドレスバッファ、 １５： ロウデコーダ、 １６： カラムデコーダ、 １７： ワード線ドライバ、 １８： 基板電圧制御回路、 １９： 電圧発生回路、 ２０： 制御回路、 ２１： 転送トランジスタユニット、 ２２： ブースタ、 ２４： セレクタ、 ２５： 半導体基板、 ２６： ソース／ドレイン拡散層、 ２７： ゲート絶縁膜、 ２８： 電荷蓄積層、 ２９： ブロック絶縁膜、 ３０： コントロールゲート電極、 ３１： パッケージ、 ３２： 回路基板、 ３３，３４，３５，４０： 半導体チップ、 ３６： ボンディングワイヤ、 ４１Ａ，４１Ｂ： メモリセルアレイ、 ４２： パッドエリア、 ４３： ページバッファ、 ４４： ロウデコーダ、 ４５： 周辺回路。

Claims (5)

1. 電荷蓄積層及びコントロールゲート電極を有し、互いに直列接続されるｎ個のメモリセル（ｎは３以上の整数）と、前記ｎ個のメモリセルの一端とソース線との間に接続される第１セレクトゲートトランジスタと、前記ｎ個のメモリセルの他端とビット線との間に接続される第２セレクトゲートトランジスタと、プログラミング時に、前記ｎ個のメモリセルのうち、選択された第１メモリセルのコントロールゲート電極に第１電圧を印加し、前記第１メモリセルに隣接する第２メモリセルのコントロールゲート電極に前記第１電圧よりも低い第２電圧を印加し、前記第１及び第２メモリセル以外の第３メモリセルのコントロールゲート電極に前記第２電圧よりも低い第３電圧を印加するドライバとを具備し、前記第１、第２及び第３電圧は、前記ｎ個のメモリセルをそれらの閾値によらずオンにする値以上であることを特徴とするＮＡＮＤ型不揮発性半導体メモリ。
2. 前記第２メモリセルは、前記第１メモリセルの前記ソース線側に隣接し、前記プログラミングは、前記ｎ個のメモリセルのうち、最も前記ソース線側のメモリセルから最も前記ビット線側のメモリセルに向かって１つずつ順次行われることを特徴とする請求項１に記載のＮＡＮＤ型不揮発性半導体メモリ。
3. 前記プログラミング時に、前記第１及び第２メモリセル以外の（ｎ−２）個のメモリセル（ｎは４以上の整数）のコントロールゲート電極には、互いに異なる電圧が印加されることを特徴とする請求項１又は２に記載のＮＡＮＤ型不揮発性半導体メモリ。
4. 前記第１メモリセルの閾値を変化させるときは、前記第１メモリセルのチャネル領域を固定電位に固定し、前記第１メモリセルの閾値を変化させないときは、前記第１メモリセルのチャネル領域を前記固定電位よりも高い電位にブーストすることを特徴とする請求項１乃至３のいずれか１項に記載のＮＡＮＤ型不揮発性半導体メモリ。
5. 前記プログラミング時に、前記第１電圧は、複数のステップを経て最大値になり、前記第２及び第３電圧は、前記最大値よりも低いことを特徴とする請求項１乃至４のいずれか１項に記載のＮＡＮＤ型不揮発性半導体メモリ。

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