JP5112180B2 - 駆動方式を改善した立体構造のフラッシュメモリ装置及びその駆動方法 - Google Patents

Description

本発明は、フラッシュメモリ装置及びその駆動方法に係り、より詳細には、装置の駆動方式を改善した立体構造（スタックレイヤ）の不揮発性メモリ装置及びその駆動方法に関する。

モバイルシステム及び色々な応用システムの開発に伴って不揮発性メモリであるフラッシュメモリの要求が増加している。電気的に消去及びプログラムの可能な不揮発性メモリ装置であるフラッシュメモリは、電源が供給されていない状態でもデータを保存できるという特徴を持っており、また磁気ディスクメモリを基盤とする記録媒体に比べて電力消耗が少なく、かつハードディスクのようにアクセスタイムが速いという特徴を持つ。

フラッシュメモリは、セルとビットラインとの連結状態によってＮＯＲ型とＮＡＮＤ型とに区分される。特にＮＡＮＤ型フラッシュメモリは、１個のビットラインに２個以上のセルトランジスタが直列に連結された形態であり、Ｆ−Ｎトンネリング方式を使用してデータを保存及び消去する。一般的に、ＮＯＲ型フラッシュメモリは電流消費が大きいために高集積化には不利であるが、高速化に容易に対処できるという長所がある。一方、ＮＡＮＤ型フラッシュメモリはＮＯＲ型フラッシュメモリに比べて少ないセル電流を使用するために、高集積化に有利な長所がある。

最近、モバイルシステムの発達につれてさらに大きい容量のメモリ装置が要求されている。ＮＡＮＤ型フラッシュメモリは高集積化に有利であるので、このような要求に好適に使われている。しかし、メモリ容量を増加させるための方案として半導体装置の微細工程を利用するには限界があり、他の観点での容量増大方案が提案されている。

こうした方案の一つとして、従来から広く利用されているマルチレベルセル（ＭＬＣ）技術がある。ＭＬＣ技術とは、一つのメモリセルを複数のしきい電圧でプログラムして、一つのメモリセルに複数ビットのデータを保存することをいう。しかし、ＭＬＣ技術においてはしきい電圧間のマージンが十分に確保されねばならず、一つのメモリセルに保存できるデータのビット数には限界が生じる。

他の方案として、ＤＲＡＭなどのメモリ装置で利用されている半導体レイヤの立体構造をフラッシュメモリ装置に適用させることができる。またメモリセルを駆動するためのデコーダ（一例として、Ｘ−デコーダ、Ｙ−デコーダ）を立体構造の半導体レイヤに共有させることによってチップサイズを縮小させることができる。しかし、複数の半導体レイヤを積層させてＮＡＮＤフラッシュメモリ装置を具現する場合、前記装置の駆動時に一般的なプログラム、読み出し及び消去動作を適用すると、プログラム及び／またはリード動作時に干渉が発生するか、所定のブロックに対する消去動作時に他ブロックに存在するメモリセルに対してソフトプログラムが発生するなどの問題がある。

本発明はこうした問題点を解決するためのものであり、複数の半導体レイヤを積層させて集積度を向上させ、干渉及びソフトプログラムなどの問題を防止して動作性能を向上させることができるフラッシュメモリ装置及びその駆動方法を提供することを目的とする。

前記のような目的を達成するために、本発明の一実施形態によるフラッシュメモリ装置は、それぞれ複数のメモリセルが配置され垂直に積層された複数のレイヤと、前記複数のレイヤに電気的に連結され、前記複数のレイヤにワードライン電圧を提供するためのローデコーダと、を備え、前記複数のレイヤのうち、少なくとも二つのレイヤが備えるメモリセルが一つのブロックに設定され、前記少なくとも二つのレイヤが備えるメモリセルに関連したワードラインは電気的に連結されることを特徴とする。

望ましくは、前記一つのブロックで、相異なるレイヤに配置されるメモリセルのワードラインは、同じローデコーダにより駆動されることを特徴とする。
また望ましくは、前記複数のレイヤは第１レイヤ及び第２レイヤを備え、前記第１レイヤが備えるメモリセルの第１セル領域と、前記第２レイヤが備えるメモリセルの第２セル領域とが前記一つのブロックに設定されることを特徴とする。

また望ましくは、前記第１セル領域の各ワードラインと前記第２セル領域の各ワードラインとは互いに電気的に連結され、前記ローデコーダは、前記互いに連結されたワードラインに同じワードライン電圧を提供することを特徴とする。
一方、前記一つのブロックは、第１レイヤに配置される複数の第１セルストリングと、第２レイヤに配置される複数の第２セルストリングと、を備え、前記各第１セルストリングは、直列連結される複数の第１メモリセルと、前記第１メモリセルに連結される第１ストリング選択トランジスタ及び第１接地選択トランジスタと、を備え、前記各第２セルストリングは、直列連結される複数の第２メモリセルと、前記第２メモリセルに連結される第２ストリング選択トランジスタ及び第２接地選択トランジスタと、を備える。

望ましくは、前記第１セルストリングと前記第２セルストリングとは同じビットラインに連結され、前記第１ストリング選択トランジスタ及び第２ストリング選択トランジスタはその一端が前記ビットラインに連結され、前記第１接地選択トランジスタ及び第２接地選択トランジスタはその一端が共通ソースラインに連結されることを特徴とする。
一方、前記装置のプログラム動作時、選択されたメモリセルのワードラインにはメインプログラム動作のための第１電圧Ｖｐｇｍが提供され、非選択されたメモリセルのワードラインにはブースト動作のための第２電圧Ｖｐａｓｓが提供されることを特徴とする。

望ましくは、第１メモリセルがプログラムされる場合、前記第１ストリング選択トランジスタはオン状態になり、前記第２ストリング選択トランジスタはオフ状態になり、第２メモリセルがプログラムされる場合、前記第１ストリング選択トランジスタはオフ状態になり、前記第２ストリング選択トランジスタはオン状態になることを特徴とする。
また望ましくは、前記プログラム動作は、メインプログラム実行前にプリチャージ区間を含み、前記プリチャージ区間で、前記第１セルストリング及び／または第２セルストリングは前記ビットラインに電気的に連結されることを特徴とする。

一方、前記装置のリード動作時、第１メモリセルがリードされる場合、前記第１ストリング選択トランジスタはオン状態になり、前記第２ストリング選択トランジスタはオフ状態になり、第２メモリセルがリードされる場合、前記第１ストリング選択トランジスタはオフ状態になり、前記第２ストリング選択トランジスタはオン状態になることを特徴とする。

望ましくは、第１メモリセルがリードされる場合、前記第１接地選択トランジスタはオン状態になり、前記第２接地選択トランジスタはオフ状態になり、第２メモリセルがリードされる場合、前記第１接地選択トランジスタはオフ状態になり、前記第２接地選択トランジスタはオン状態になることを特徴とする。
また、前記リード動作は、メインリード動作の実行前にプリチャージ区間を含み、前記プリチャージ区間で、前記第１セルストリング及び／または第２セルストリングは前記ビットラインに電気的に連結されることを特徴とする。

一方、前記装置の消去動作時、前記第１及び第２ストリング選択トランジスタ、前記第１及び第２接地選択トランジスタはフローティング状態になり、前記第１レイヤ及び第２レイヤのバルクには高電圧の消去電圧が印加されることを特徴とする。
一方、前記メモリセルを選択するために複数のビットで形成されるアドレスが前記フラッシュメモリ装置で提供され、前記複数ビットのアドレスのうち、少なくとも一つのビットは、前記第１半導体レイヤ及び第２半導体レイヤのうち、いずれか一つのレイヤを選択するための情報を含む。

望ましくは、前記第１セルストリングが備える第１ストリング選択トランジスタ及び前記第２セルストリングが備える第２ストリング選択トランジスタは、前記レイヤを選択するための少なくとも一つのビットに基づいてスイッチングが制御されることを特徴とする。
また望ましくは、前記第１セルストリングが備える第１接地選択トランジスタ及び前記第２セルストリングが備える第２接地選択トランジスタは、前記レイヤを選択するための少なくとも一つのビットに基づいてスイッチングが制御されることを特徴とする。

一方、前記フラッシュメモリ装置は、ＮＡＮＤフラッシュメモリを適用されうる。
一方、本発明の一実施形態による少なくとも一つのメモリブロックを備えるフラッシュメモリ装置の駆動方法によれば、第１半導体レイヤが備える少なくとも一つの第１セルストリングと、前記第１半導体レイヤに積層された第２半導体レイヤが備える少なくとも一つの第２セルストリングとが一つのメモリブロックに設定され、前記第１セルストリングに連結される各ワードラインと、前記第２セルストリングに連結される各ワードラインとは互いに電気的に連結され、消去動作時、前記一つのメモリブロックが備える第１セルストリング及び第２セルストリングのメモリセルが同時に消去されるステップを含むことを特徴とする。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。

本発明によるフラッシュメモリ装置及びその駆動方法によれば、複数の半導体レイヤを積層させ、ローデコーダをこれら複数の半導体レイヤに共有させることによって、その集積度を向上させることができる。また、前述のように具現されるフラッシュメモリ装置の駆動方法を改善することによって、プログラム／リード及び消去動作の性能を向上させることができる。

以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を表す。
図１は、本発明に適用される積層構造のフラッシュメモリ装置の一例を示す構造図である。図示されるように、複数の半導体レイヤ、一例として第１半導体レイヤ及び第２半導体レイヤが積層され、第１半導体レイヤが備える第１メモリブロック（１ｓｔ Ｂｌｏｃｋ）のワードラインと、第２半導体レイヤが備える第２メモリブロック（２ｎｄ Ｂｌｏｃｋ）のワードラインとは、同じローデコーダ（図示せず）により駆動される。

フラッシュメモリ装置の消去動作は一般的にブロック単位で行われる。一例として、第１メモリブロック（１ｓｔ Ｂｌｏｃｋ）に対する消去動作は次のように行われうる。
まず、第１メモリブロック（１ｓｔ Ｂｌｏｃｋ）と第２メモリブロック（２ｎｄ Ｂｌｏｃｋ）のワードラインが同じローデコーダ（図示せず）により駆動され、それぞれのＰ−ウェル（ＰＰＷＥＬＬ）に印加されるバイアス電圧が共通的に制御されると仮定する。そのような場合、第１メモリブロック（１ｓｔ Ｂｌｏｃｋ）が備えるメモリセルを消去するために、第１メモリブロック（１ｓｔ Ｂｌｏｃｋ）に０Ｖのワードライン電圧が提供される。またＰ−ウェル（ＰＰＷＥＬＬ）には高電圧（約２０Ｖの大きさを持つ）の消去電圧Ｖｅｒａｓｅが提供される。

これにより、第２半導体レイヤのＰ−ウェル（ＰＰＷＥＬＬ）にも高電圧の消去電圧Ｖｅｒａｓｅが提供され、第２メモリブロック（２ｎｄ Ｂｌｏｃｋ）のワードラインには０Ｖの電圧が提供される。すると、選択されていない第２メモリブロック（２ｎｄ Ｂｌｏｃｋ）に対しても消去動作が行われ、結局は第１メモリブロック（１ｓｔ Ｂｌｏｃｋ）及び第２メモリブロック（２ｎｄ Ｂｌｏｃｋ）を別途のブロックで制御できなくなる。

図２は、本発明に適用される積層構造のフラッシュメモリ装置の他の例を示す構造図である。図２の場合には、一つの半導体レイヤが備えるメモリブロックのうち二つのブロックを図示し、第１半導体レイヤが備えるメモリブロックを第１メモリブロック（１ｓｔ Ｂｌｏｃｋ）及び第２メモリブロック（２ｎｄ Ｂｌｏｃｋ）と称し、第２半導体レイヤが備えるメモリブロックを第３メモリブロック（３ｒｄ Ｂｌｏｃｋ）及び第４メモリブロック（４ｔｈ Ｂｌｏｃｋ）と称する。

特に、図１のように、それぞれのレイヤのＰ−ウェル（ＰＰＷＥＬＬ）に提供される電圧が共通制御される場合に問題点が発生するので、これを防止するために、第１半導体レイヤのＰ−ウェル（ＰＰＷＥＬＬ）と第２半導体レイヤのＰ−ウェル（ＰＰＷＥＬＬ）とに印加されるバイアス電圧が別途に制御できる。

図２に示したフラッシュメモリ装置で第１メモリブロック（１ｓｔ Ｂｌｏｃｋ）に対して消去動作をする場合、第１半導体レイヤのＰ−ウェル（ＰＰＷＥＬＬ）にはＶｅｒａｓｅ電圧（約２０Ｖ）が印加され、第２半導体レイヤのＰ−ウェル（ＰＰＷＥＬＬ）には０Ｖの電圧が印加される。また、第１メモリブロック（１ｓｔ Ｂｌｏｃｋ）のワードラインには０Ｖの電圧が提供され、第１メモリブロック（１ｓｔ Ｂｌｏｃｋ）のワードラインと互いに連結された第３メモリブロック（３ｒｄ Ｂｌｏｃｋ）のワードラインにも０Ｖの電圧が提供される。

一方、第１半導体レイヤの第２メモリブロック（２ｎｄ Ｂｌｏｃｋ）での消去動作を防止するために、第２メモリブロック（２ｎｄ Ｂｌｏｃｋ）のワードラインをフローティング状態にする。また、第２メモリブロック（２ｎｄ Ｂｌｏｃｋ）のワードラインと互いに連結された第４メモリブロック（４ｔｈ Ｂｌｏｃｋ）のワードラインもフローティング状態になる。

前述のような場合、第２半導体レイヤの第４メモリブロック（４ｔｈ Ｂｌｏｃｋ）のＰ−ウェル（ＰＰＷＥＬＬ）には０Ｖの電圧が印加され、ワードラインはフローティング状態になるが、第４メモリブロック（４ｔｈ Ｂｌｏｃｋ）のワードライン電圧が上昇するにつれて、第４メモリブロック（４ｔｈ Ｂｌｏｃｋ）のメモリセルに対してソフトプログラムが行われる問題が発生する。したがって、図２のように構成されるフラッシュメモリ装置も、第１半導体レイヤ及び第２半導体レイヤを相異なるブロックで制御することが不可能になる。
すなわち、複数の半導体レイヤが積層されて構成されるフラッシュメモリ装置で、一つのデコーダ（特に、ローデコーダ）が複数の半導体レイヤにより共有されると、図１及び図２で説明したような問題が発生する。

図３は、本発明の一実施形態によるフラッシュメモリ装置を示すブロック図である。図３に示したように、フラッシュメモリ装置１００は、メモリセルアレイ１１０、メモリセルアレイ１１０を駆動するための周辺回路１２０、及び周辺回路１２０の動作を全体的に制御するための制御ロジック１３０を備えることができる。周辺回路１２０の一例として、メモリセルアレイ１１０のワードラインＷＬに電圧を提供するためのローデコーダ１２１、ビットラインＢＬを通じて伝えられるデータを一時保存するためのページバッファ１２２、メモリセルアレイ１１０のカラムを選択するためのカラムデコーダ１２３、ページバッファ１２２と連結されかつ外部とのデータＤＡＴＡ入出力のための入出力バッファ１２４及びローデコーダ１２１にワードライン電圧を提供するためのワードライン電圧発生部１２５を備えることができる。

特に、図示されたようにメモリセルアレイ１１０は、垂直積層される複数のレイヤが備えるメモリセルで形成され、一例として、最初の半導体レイヤが具備するメモリセルと二番目の半導体レイヤが具備するメモリセルとを備えることができる。最初の半導体レイヤが具備するメモリセルと二番目の半導体レイヤが具備するメモリセルとは、ワードラインに互いに電気的に連結され、ローデコーダ１２１は、最初の半導体レイヤ及び二番目の半導体レイヤに共通のワードライン電圧を提供する。図３では、二つの半導体レイヤが備えるメモリセルのみを図示したが、それ以上の半導体レイヤが備えるメモリセルが適用されうることは明らかである。

また、フラッシュメモリ装置の消去単位として定義されるブロックを設定するに当たって、最初の半導体レイヤの一部メモリセル（以下、第１セル領域）と二番目の半導体レイヤの一部メモリセル（以下、第２セル領域）とを一つのブロックに設定する。一例として、第１セル領域は、最初の半導体レイヤでｎ個（ｎは１以上の整数）のワードラインに連結されるメモリセルを備え、第２セル領域は、二番目の半導体レイヤでｎ個のワードラインに連結されるメモリセルを備えることができる。また図示されたように、第１セル領域の最初のワードラインと第２セル領域の最初のワードラインとは互いに連結され、以後に二番目ないしｎ番目のワードラインにも第１セル領域及び第２セル領域が互いに連結されうる。

図３に示すメモリセルアレイ１１０を、図４を参照してさらに詳細に説明する。
図４は、図３のフラッシュメモリ装置でのセル構造を示す回路図である。図示されるように、メモリセルアレイ１１０の一つのブロックには複数のストリング部１１１＿１、１１１＿２を備えることができ、それぞれのストリング部１１１＿１、１１１＿２はビットラインＢ／Ｌ０、Ｂ／Ｌ１それぞれに連結される。

図示されるように、それぞれのストリング部、一例として第１ストリング部１１１＿１はビットラインＢ／Ｌ０に連結され、第１半導体レイヤに配置される第１セルストリングと第２半導体レイヤに配置される第２セルストリングとを備える。第１セルストリングは直列連結した複数のメモリセルＣ０ないしＣ１５を備え、第２セルストリングは直列連結した複数のメモリセルＣ１６ないしＣ３１を備える。

また第１セルストリングは、複数のメモリセルＣ０ないしＣ１５と連結される第１ストリング選択トランジスタＴ１１及び第１接地選択トランジスタＴ２１を備える。また第２セルストリングは、複数のメモリセルＣ１６ないしＣ３１と連結する第２ストリング選択トランジスタＴ１２及び第２接地選択トランジスタＴ２２を備える。

一方、ストリング選択トランジスタＴ１１及びＴ１２の一電極はビットラインＢ／Ｌ０に連結され、接地選択トランジスタＴ２１及びＴ２２の一電極は共通ソースラインＣＳＬに連結される。また、第１ストリング選択トランジスタＴ１１及び第２ストリング選択トランジスタＴ１２は、それぞれ第１ストリング選択ラインＳＳＬ１及び第２ストリング選択ラインＳＳＬ２を通じて提供される電圧により制御され、第１接地選択トランジスタＴ２１及び第２接地選択トランジスタＴ２２は、それぞれ第１接地選択ラインＧＳＬ１及び第２接地選択ラインＧＳＬ２により制御される。

また、メモリセルＣ０とメモリセルＣ１６とは、ワードラインＷＬ０により制御され、メモリセルＣ１とメモリセルＣ１７とはワードラインＷＬ１により制御され、同じ方式によって、メモリセルＣ１５とメモリセルＣ３１とはワードラインＷＬ１５により制御される。一方、ビットラインＢ／Ｌ１に連結される第２ストリング部１１１＿２の構成は前記第１ストリング部１１１＿１と類似しているので、詳細な説明は省略する。

図４のように行われるメモリセルアレイを駆動する方式について、図５ないし図８を参照して詳細に説明する。
図５は、図４のセル構造で一つのビットラインに連結されるストリング部を示す回路図である。特に第１ストリング部１１１＿１の回路を示し、プログラム及びリード動作は、第１セル領域に備えられるメモリセルＣ１に対して行われると仮定する。図５に示したようなストリング部を駆動するための条件（プログラム、リード及び消去動作）は、下記の表に示したように設定できる。

表１に記載されたような条件に基づいて、本発明の一実施形態によるフラッシュメモリ装置の駆動は、図６ないし図８の波形図に図示されたように行われうる。
まず、メモリセルＣ１に対しプログラム動作は、次のように行われる。
図６は、図３のフラッシュメモリ装置のプログラム動作を表すための波形図である。図示されたようにメインプログラム動作を行う前にプリチャージ動作が行われる。プリチャージ区間で、第１ストリング選択ラインＳＳＬ１及び第２ストリング選択ラインＳＳＬ２を通じて所定の電圧Ｖ１が提供され、これにより、第１ストリング選択トランジスタＴ１１及び第２ストリング選択トランジスタＴ１２は、それぞれターンオンされる。一方、第１接地選択トランジスタＴ２１及び第２接地選択トランジスタＴ２２はそれぞれターンオフされる。また、第１ストリング部１１１＿１と連結されるビットラインＢ／Ｌ０には所定の電源電圧Ｖｃｃが提供される。

プリチャージ動作によって、ビットラインＢ／Ｌ０に電気的に連結される第１半導体レイヤのチャンネルポテンシャル（１ｓｔ ｌａｙｅｒ Ｃ／Ｐ）と第２半導体レイヤのチャンネルポテンシャル（２ｎｄ ｌａｙｅｒ Ｃ／Ｐ）とが、電源電圧Ｖｃｃに上昇する。以後、プリチャージ動作が完了するにつれて、第１ストリング選択ラインＳＳＬ１には、第１ストリング選択トランジスタＴ１１をオン状態に制御するための所定の電圧Ｖ２が提供され、第２ストリング選択ラインＳＳＬ２には、前記第２ストリング選択トランジスタＴ１２をターンオフするための接地電圧Ｖｓｓが提供される。

一方、選択されたビットラインＢ／Ｌ０（Ｓｅｌ．Ｂ／Ｌ）には接地電圧Ｖｓｓまたは電源電圧Ｖｃｃが提供される。例えば、データ“０”がプログラムされる場合、接地電圧Ｖｓｓが選択されたビットラインＢ／Ｌ０に提供される。一方、データ“１”がプログラムされる場合、前記電源電圧Ｖｃｃが選択されたビットラインＢ／Ｌ０に提供される。一方、非選択されたビットライン（Ｕｎｓｅｌ．Ｂ／Ｌ）には、不要なプログラムの発生を防止するために電源電圧Ｖｃｃが提供される。
以後、選択されたワードライン（Ｓｅｌ．ＷＬ、一例としてＷＬ１）には、メインプログラム動作のための所定の第１電圧Ｖｐｇｍが提供され、非選択されたワードラインＵｎｓ．ＷＬには、ブースト動作のための第２電圧Ｖｐａｓｓが提供される。

前述のような方式によって、第１セルストリングのメモリセルＣ１は、プログラム電圧Ｖｐｇｍに対応してプログラムが行われる。一方、第２半導体レイヤのチャネルポテンシャルＣ／Ｐは、セルフブーストによってその電圧レベルが上昇する。これにより、第２セルストリングが備えるメモリセルに対してプログラム動作が禁止される。すなわち、プリチャージ区間で第２半導体レイヤのチャネルポテンシャル（２ｎｄ ｌａｙｅｒ Ｃ／Ｐ）を上昇させることによって、第２セルストリングが備えるメモリセルにプログラム干渉が発生する問題を防止する。

図７は、図３のフラッシュメモリ装置のリード動作を示すための波形図である。図示されるように、メインリード動作を行う前にプリチャージ動作が行われ、プリチャージ区間で第１ストリング選択トランジスタＴ１１及び／または第２ストリング選択トランジスタＴ１２はオン状態になる。

一例として、図７では、第１ストリング選択トランジスタＴ１１及び第２ストリング選択トランジスタＴ１２が、いずれもオン状態になるように制御する。第２ストリング選択トランジスタＴ１２をターンオンさせることによって、第２セルストリングのビットライン（ノードｂ）をプリチャージ電圧に上昇させ、これによって、第１セルストリングに対するリード動作時、第２セルストリングのメモリセルに干渉が発生する問題（特に、ソフトプログラムが発生する問題）を防止する。

リード動作を図７に示した波形図を利用して説明すれば、次の通りである。まず、プリチャージ区間で、第１ストリング選択ラインＳＳＬ１及び第２ストリング選択ラインＳＳＬ２に所定の電圧Ｖｒｅａｄが印加されるにつれて、第１ストリング選択トランジスタＴ１１及び第２ストリング選択トランジスタＴ１２がターンオンされ、第１接地選択ラインＧＳＬ１及び第２接地選択ラインＧＳＬ２に接地電圧Ｖｓｓが印加されるにつれて、第１接地選択トランジスタＴ２１及び第２接地選択トランジスタＴ２２がターンオフされる。前記プリチャージ動作によって、ビットラインＢ／Ｌ０に電気的に連結される第１セルストリングのビットライン（１ｓｔ ｌａｙｅｒ Ｂ／Ｌ、ノードａ）と、第２セルストリングのビットライン（２ｎｄ ｌａｙｅｒ Ｂ／Ｌ、ノードｂ）との電圧はＶｐｒｃｈ値に上昇する。

プリチャージ区間以後、第１ストリング選択トランジスタＴ１１及び第１接地選択トランジスタＴ２１はオン状態に制御され、第２ストリング選択トランジスタＴ１２及び第２接地選択トランジスタＴ２２はオフ状態に制御される。また、メインリード動作のために選択ワードライン（Ｓｅｌｅｃｔｅｄ ＷＬ）にワードライン電圧Ｖｒが印加され、また、ワードライン電圧Ｖｒｅａｄが非選択ワードライン（Ｕｎｓｅｌｅｃｔｅｄ ＷＬ）に印加される。リードしようとするメモリセルの特性（一例として、ＭＬＣまたはＳＬＣ）や、リードしようとするデータの値によって、ワードライン電圧Ｖｒの大きさは可変である。一方、ワードライン電圧Ｖｒは、ｔ１ないしｔ３区間内のどこで活性化されてもよい。

第２ストリング選択トランジスタＴ１２及び第２接地選択トランジスタＴ２２がオフされるにつれて、第２セルストリングはフローティング状態になり、所定の大きさを持つＶｒｅａｄ電圧が印加されるにつれて、第２セルストリングのビットライン（２ｎｄ ｌａｙｅｒ Ｂ／Ｌ）の電圧はセルフブーストによって上昇する。一方、第１セルストリングのビットライン（１ｓｔ ｌａｙｅｒ Ｂ／Ｌ）はビットラインＢ／Ｌ０と連結され、選択されたセルＣ１のプログラムされた状態によってビットラインＢ／Ｌ０の電圧が変動し、電圧変動を感知することによって選択されたメモリセルＣ１のデータを判断できる。一例として、選択セルＣ１のデータが“０”であるかまたは“１”であるかによって、前記ビットラインＢ／Ｌ０の電圧はロジックハイまたはロジックローレベルを有する。

前述のように行われるリード動作の場合、非選択された第２セルストリングのビットライン２ｎｄ ｌａｙｅｒ Ｂ／Ｌは、セルフブーストによって電圧が上昇する。これにより、非選択されたワードラインに所定の電圧Ｖｒｅａｄ（一例として約４．５Ｖ）が印加されても、第２セルストリングのメモリセルにソフトプログラム現象が発生することを防止できる。

一方、図６及び図７に示した波形図は、メモリ装置の実施方法（プログラム動作、リード動作）の一つの例を示す。すなわち、本発明の一実施形態によるフラッシュメモリ装置の駆動は、いずれかの特定の波形図の特性に限定されるものではなく、波形特性は多少変動されても本発明の目的を達成することができる。

図８は、図３のフラッシュメモリ装置の消去動作を示すための波形図である。前述したように、フラッシュメモリ装置の消去動作はブロック単位で行われ、図示されるように、第１半導体レイヤの第１セルストリングと第２半導体レイヤの第２セルストリングとが備えるメモリセルに対して全体的に行われる。

消去動作のために第１半導体レイヤ及び第２半導体レイヤのＰ−ウェル（ＰＰＷＥＬＬ）に、所定の電圧レベル（一例として２０Ｖの電圧）を持つ消去電圧Ｖｅｒａｓｅが印加される。一方、第１ストリング選択ラインＳＳＬ１及び第２ストリング選択ラインＳＳＬ２と、第１接地選択ラインＧＳＬ１及び第２接地選択ラインＧＳＬ２と共通ソースラインＣＳＬとはフローティング状態になる。また、消去動作を行おうとするブロックのワードラインには０Ｖまたは低いレベルを持つ所定の電圧Ｖｅが印加され、非選択されたブロックのワードラインはフローティング状態になる。

前述したように、本発明の一実施形態によるフラッシュメモリ装置では、複数の半導体レイヤが備えるメモリセルを一つのブロックに設定し、ブロック単位の消去動作時に複数の半導体レイヤのメモリセルを同時に消去する。これにより、いずれか一つの半導体レイヤが備えるメモリセルのみを一つのブロックに設定する場合に、いずれか一つのブロックに対して消去動作をするとき、他の層の半導体レイヤのメモリセルが誤って消去されるか、プログラムされる問題を防止できる。

一方、複数のメモリセルが直列連結されたＮＡＮＤフラッシュメモリ装置で、装置に入力されるアドレス情報によってプログラム及びリードを行うメモリセルが選択される。プログラム及び／またはリード動作が行われるメモリセルを第１レイヤが備えるかまたは第２レイヤが備えるかによって、第１ストリング選択トランジスタＴ１１及び第２ストリング選択トランジスタＴ１２と、第１接地選択トランジスタＴ２１及び第２接地選択トランジスタＴ２２とがそれぞれ制御されねばならないが、これを詳細に説明すれば、次の通りである。

図９Ａないし図９Ｃは、アドレス情報によるプログラム及び／または読み出し動作の特徴を示す回路図である。
まず、図９Ａに図示されるように、一つのビットラインＢ／Ｌ０に、第１半導体レイヤが備える第１セルストリングＴ１１、Ｃ０、Ｃ２、Ｃ４…Ｃ３０及びＴ２１と、第２半導体レイヤが備える第２セルストリングＴ１２、Ｃ１、Ｃ３、Ｃ５…Ｃ３１及びＴ２２とが連結される。また図示されるように、アドレス情報（一例としてローアドレス）は、３２個のメモリセルを選択するための５ビットの情報を含むことができる。それぞれのストリングが備えるメモリセルの数は可変であり、これにより、メモリセルを選択するためのアドレス情報のビット数も可変であるということは当業者には明らかである。

メモリセルを選択するためのアドレスが“０００００”である場合には、第１ストリングが備えるメモリセルＣ０が選択される。また、アドレスが“００００１”である場合には、第２ストリングが備えるメモリセルＣ１が選択される。また同様に、アドレスが“０００１０”である場合には、第１ストリングが備えるメモリセルＣ２が選択され、アドレスが“０００１１”である場合には、第２ストリングが備えるメモリセルＣ３が選択される。

すなわち、５ビットのアドレスのうち、最下位ビット（ＬＳＢ、Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）の値は、プログラムまたはリード動作が行われる半導体レイヤがいかなるものであるかについての情報を持つ。一例として、アドレスが“０００１０”である場合には、ＬＳＢが“０”であるため、この情報を利用して第１半導体レイヤが備えるメモリセルでプログラムまたはリード動作が行われることを判断できる。すなわち、図３に示したような制御ロジック１３０は、アドレスのＬＳＢ情報を利用して、第１ストリング選択トランジスタＴ１１及び第２ストリング選択トランジスタＴ１２と、第１接地選択トランジスタＴ２１及び第２接地選択トランジスタＴ２２とを制御できる。

図９Ｂは、アドレスをエンコーディングする他の例を示す。すなわち、アドレスが“０００００”ないし“０１１１１１”である場合には、第１セルストリングのメモリセルＣ０ないしＣ１５が順次に選択され、アドレスが“１００００”ないし“１１１１１１”である場合には、第２セルストリングのメモリセルＣ１６ないしＣ３１が順次に選択される。

このような場合には、アドレスの最上位ビット（ＭＳＢ、Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）値が半導体レイヤを選択するための情報を持つ。すなわち、入力されるアドレスのＭＳＢ値が“０”である場合には、第１半導体レイヤが選択され、これにより、第１ストリング選択トランジスタＴ１１及び第２ストリング選択トランジスタＴ１２と、第１接地選択トランジスタＴ２１及び第２接地選択トランジスタＴ２２とが制御される。また、入力されるアドレスのＭＳＢ値が“１”である場合には、第２半導体レイヤが選択され、選択された情報によってトランジスタの制御動作を行う。

図９Ｃは、アドレスをエンコーディングするさらに他の例を示す。半導体レイヤを選択するための情報は、複数のアドレス情報のうち、いかなる所にも位置できる。一例として、半導体レイヤを選択するための情報がアドレスの二番目のビットに位置する場合、図９Ｃに示したような順序でメモリセルが選択される。

本発明は、図面に示した実施形態を参考に説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想によって定められねばならない。

本発明は、フラッシュメモリ装置関連の技術分野に好適に用いられる。

本発明に適用される積層構造のフラッシュメモリ装置の一例を示す構造図である。 本発明に適用される積層構造のフラッシュメモリ装置の他の例を示す構造図である。 本発明の一実施形態によるフラッシュメモリ装置を示すブロック図である。 図３のフラッシュメモリ装置でのセル構造を示す回路図である。 図４のセル構造で一つのビットラインに連結されるストリング部を示す回路図である。 図３のフラッシュメモリ装置のプログラム動作を示すための波形図である。 図３のフラッシュメモリ装置の読み出し動作を表すための波形図である。 図３のフラッシュメモリ装置の消去動作を示すための波形図である。 アドレス情報によるプログラム及び／または読み出し動作の特徴を示す回路図である。 アドレス情報によるプログラム及び／または読み出し動作の特徴を示す回路図である。 アドレス情報によるプログラム及び／または読み出し動作の特徴を示す回路図である。

符号の説明

１００ フラッシュメモリ装置
１１０ メモリセルアレイ
１２０ 周辺回路
１２１ ローデコーダ
１２２ ページバッファ
１２３ カラムデコーダ
１２４ 入出力バッファ
１２５ ワードライン電圧発生部
１３０ 制御ロジック

Claims (25)

1. それぞれ複数のメモリセルが配置され垂直に積層された複数のレイヤと、
   前記複数のレイヤに電気的に連結され、前記複数のレイヤにワードライン電圧を提供するためのローデコーダと、を備え、
   前記複数のレイヤのうち、少なくとも二つのレイヤが備えるメモリセルが一つのブロックに設定され、
   前記少なくとも二つのレイヤが備えるメモリセルに関連したワードラインは電気的に連結されることを特徴とするフラッシュメモリ装置。
2. 前記一つのブロックで、相異なるレイヤに配置されるメモリセルのワードラインは同じローデコーダにより駆動されることを特徴とする請求項１に記載のフラッシュメモリ装置。
3. 前記複数のレイヤは第１レイヤ及び第２レイヤを備え、
   前記第１レイヤが備えるメモリセルのうち第１セル領域と、前記第２レイヤが備えるメモリセルのうち第２セル領域とが、前記一つのブロックに設定されることを特徴とする請求項１に記載のフラッシュメモリ装置。
4. 前記第１セル領域の各ワードラインと前記第２セル領域の各ワードラインとは互いに電気的に連結され、前記ローデコーダは、前記互いに連結されたワードラインに同じワードライン電圧を提供することを特徴とする請求項３に記載のフラッシュメモリ装置。
5. 前記一つのブロックは、第１レイヤに配置される複数の第１セルストリングと、第２レイヤに配置される複数の第２セルストリングと、を備え、
   前記各第１セルストリングは、直列連結される複数の第１メモリセルと、前記第１メモリセルに連結される第１ストリング選択トランジスタ及び第１接地選択トランジスタと、を備え、
   前記各第２セルストリングは、直列連結される複数の第２メモリセルと、前記第２メモリセルに連結される第２ストリング選択トランジスタ及び第２接地選択トランジスタと、を備えることを特徴とする請求項１に記載のフラッシュメモリ装置。
6. 前記第１セルストリングと前記第２セルストリングとは同じビットラインに連結され、
   前記第１ストリング選択トランジスタ及び第２ストリング選択トランジスタはその一端が前記ビットラインに連結され、前記第１接地選択トランジスタ及び第２接地選択トランジスタはその一端が共通ソースラインに連結されることを特徴とする請求項５に記載のフラッシュメモリ装置。
7. 前記装置のプログラム動作時、
   選択されたメモリセルのワードラインにはメインプログラム動作のための第１電圧Ｖｐｇｍが提供され、
   非選択されたメモリセルのワードラインにはブースト動作のための第２電圧Ｖｐａｓｓが提供されることを特徴とする請求項６に記載のフラッシュメモリ装置。
8. 第１メモリセルがプログラムされる場合、前記第１ストリング選択トランジスタはオン状態になり、前記第２ストリング選択トランジスタはオフ状態になり、
   第２メモリセルがプログラムされる場合、前記第１ストリング選択トランジスタはオフ状態になり、前記第２ストリング選択トランジスタはオン状態になることを特徴とする請求項７に記載のフラッシュメモリ装置。
9. 前記プログラム動作は、メインプログラム実行前にプリチャージ区間を含み、
   前記プリチャージ区間で、前記第１セルストリング及び／または第２セルストリングは前記ビットラインに電気的に連結されることを特徴とする請求項７に記載のフラッシュメモリ装置。
10. 前記装置のリード動作時、
    第１メモリセルがリードされる場合、前記第１ストリング選択トランジスタはオン状態になり、前記第２ストリング選択トランジスタはオフ状態になり、
    第２メモリセルがリードされる場合、前記第１ストリング選択トランジスタはオフ状態になり、前記第２ストリング選択トランジスタはオン状態になることを特徴とする請求項６に記載のフラッシュメモリ装置。
11. 第１メモリセルがリードされる場合、前記第１接地選択トランジスタはオン状態になり、前記第２接地選択トランジスタはオフ状態になり、
    第２メモリセルがリードされる場合、前記第１接地選択トランジスタはオフ状態になり、前記第２接地選択トランジスタはオン状態になることを特徴とする請求項１０に記載のフラッシュメモリ装置。
12. 前記リード動作は、メインリード動作の実行前にプリチャージ区間を含み、
    前記プリチャージ区間で、前記第１セルストリング及び／または第２セルストリングは前記ビットラインに電気的に連結されることを特徴とする請求項１０に記載のフラッシュメモリ装置。
13. 前記装置の消去動作時、
    前記第１及び第２ストリング選択トランジスタ、前記第１及び第２接地選択トランジスタはフローティング状態になり、
    前記第１レイヤ及び第２レイヤのバルクには高電圧の消去電圧が印加されることを特徴とする請求項６に記載のフラッシュメモリ装置。
14. 前記メモリ装置に対する消去動作時、第１セルストリング及び第２セルストリングが備えるメモリセルは同時に消去されることを特徴とする請求項１３に記載のフラッシュメモリ装置。
15. 前記メモリセルを選択するために複数のビットで形成されるアドレスが前記フラッシュメモリ装置で提供され、
    前記複数ビットのアドレスのうち、少なくとも一つのビットは、前記第１半導体レイヤ及び第２半導体レイヤのうち、いずれか一つのレイヤを選択するための情報を含むことを特徴とする請求項５に記載のフラッシュメモリ装置。
16. 前記第１セルストリングが備える第１ストリング選択トランジスタ及び前記第２セルストリングが備える第２ストリング選択トランジスタは、前記レイヤを選択するための少なくとも一つのビットに基づいてスイッチングが制御されることを特徴とする請求項１５に記載のフラッシュメモリ装置。
17. 前記第１セルストリングが備える第１接地選択トランジスタ及び前記第２セルストリングが備える第２接地選択トランジスタは、前記レイヤを選択するための少なくとも一つのビットに基づいてスイッチングが制御されることを特徴とする請求項１５に記載のフラッシュメモリ装置。
18. 前記装置は、ＮＡＮＤフラッシュメモリであることを特徴とする請求項１に記載のフラッシュメモリ装置。
19. 少なくとも一つのメモリブロックを備えるフラッシュメモリ装置の駆動方法において、
    第１半導体レイヤが備える少なくとも一つの第１セルストリングと、前記第１半導体レイヤに積層された第２半導体レイヤが備える少なくとも一つの第２セルストリングとが一つのメモリブロックに設定され、
    前記第１セルストリングに連結される各ワードラインと、前記第２セルストリングに連結される各ワードラインとは互いに電気的に連結され、
    消去動作時、前記一つのメモリブロックが備える第１セルストリング及び第２セルストリングのメモリセルが同時に消去されるステップを含むことを特徴とするフラッシュメモリ装置の駆動方法。
20. 前記第１セルストリングに含まれるメモリセルをプログラムする場合、
    前記ビットラインにプリチャージ電圧を印加し、前記第１セルストリング及び／または第２セルストリングを前記ビットラインに連結するステップと、
    第１ストリング選択トランジスタをオン状態に、第２ストリング選択トランジスタをオフ状態に制御するステップと、
    選択されたメモリセルのワードラインにはメインプログラム動作のための第１電圧Ｖｐｇｍを提供し、非選択されたメモリセルのワードラインにはブースト動作のための第２電圧Ｖｐａｓｓを提供するステップと、を含むことを特徴とする請求項１９に記載のフラッシュメモリ装置の駆動方法。
21. 前記第１セルストリングに含まれるメモリセルをリードする場合、
    前記ビットラインにプリチャージ電圧を印加し、前記第１セルストリング及び／または第２セルストリングを前記ビットラインに連結するステップと、
    前記第１ストリング選択トランジスタ及び第１接地選択トランジスタをオン状態に、前記第２ストリング選択トランジスタ及び第２接地選択トランジスタをオフ状態に制御するステップと、
    選択されたワードライン及び非選択されたワードラインそれぞれに対するワードライン電圧を提供するステップと、を含むことを特徴とする請求項１９に記載のフラッシュメモリ装置の駆動方法。
22. 前記プリチャージステップは、
    前記第１ストリング選択トランジスタ及び前記第２ストリング選択トランジスタをターンオンさせて、前記第１セルストリング及び第２セルストリングを前記ビットラインに連結することを特徴とする請求項２１に記載のフラッシュメモリ装置の駆動方法。
23. 前記プリチャージステップは、
    選択されたビットライン及び選択されていないビットラインに対してプリチャージ電圧を提供することを特徴とする請求項２１に記載のフラッシュメモリ装置の駆動方法。
24. 前記メモリセルを選択するために複数のビットで形成されるアドレスが前記フラッシュメモリ装置に提供され、
    前記アドレスは、少なくとも一つのビットが前記第１半導体レイヤまたは第２半導体レイヤを選択するための情報を持つようにエンコーディングされることを特徴とする請求項１９に記載のフラッシュメモリ装置の駆動方法。
25. 前記第１セルストリングが備える第１ストリング選択トランジスタ及び第１接地選択トランジスタと、前記第２セルストリングが備える第２ストリング選択トランジスタ及び第２接地選択トランジスタとのうち、少なくとも一つのトランジスタは、前記レイヤを選択するための少なくとも一つのビットに基づいてスイッチングが制御されることを特徴とする請求項２４に記載のフラッシュメモリ装置の駆動方法。

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