CN100505268C - 存储装置以及访问存储器单元的方法 - Google Patents

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Abstract

本发明揭示存储装置以及访问存储器单元的方法。存储装置包括多个平面的存储器阵列，每一存储器阵列含有多个存储器单元。所述存储装置还包括在每一平面中耦合到所述存储器单元的多条字线和位线，和层选择晶体管，用以选定存储装置中位于同一个平面的存储器阵列。字线解码器和位线解码器，分别通过字线和位线访问所选定的同一平面中的存储器阵列的行和列。

Description

存储装置以及访问存储器单元的方法
技术领域
本发明通常涉及存储装置，且更明确地说，涉及存储装置以及访问存储器单元的方法。具体地说，本发明涉及用于在三维存储装置中定址存储器单元的解码技术。
背景技术
电子装置的进步增加了对更大存储能力的需要。为了增加存储能力，存储装置变得更小且更紧密。通常，存储装置包括布置在二维阵列中的存储器单元。由于空间限制，增加存储能力要求对二维存储装置进行创新电路设计。增加存储能力的一个替代设计为在多个层或多个平面中形成存储器单元——即三维(3D)存储装置。
然而，设计并调试3D存储装置可能成问题。举例来说，因为存储器单元放置在多个层或平面中，所以存储器单元之间和到衬底的电相互连接需要复杂的设计。明确地说，将每层中的电线连接到贴地层或衬底层可能很难实施。此外，穿过多个层定址或管理存储器单元使设计过程变得复杂。因此，需要一种三维存储装置，其允许穿过多个层或平面简单地管理并连接存储器单元。
发明内容
根据本发明的一个方面，存储装置包括多个平面的存储器阵列，每一存储器阵列含有多个存储器单元。所述存储装置还包括在每一平面中耦合到所述存储器单元的多条字线和位线，和层选择晶体管以选择所述存储装置中位于同一个平面的存储阵列，字线解码器和位线解码器，分别通过所述字线和位线访问所选定的同一平面中的存储器阵列的行和列。
根据本发明的另一方面，揭示一种访问存储器单元的方法。将平面解码信号发送到至少一个层选择晶体管。基于所述平面解码信号启动所述至少一个层选择晶体管，以选择一选定平面。基于所述经启动的至少一个层选择晶体管，将信号通信到位于所述选定平面的一个或一个以上存储器单元或者从位于所述选定平面的一个或一个以上存储器单元通信信号。
根据本发明的另一方面，存储装置包括至少两层存储器阵列，其每一个均含有至少四个存储器单元。所述存储装置进一步包括在每一层中与对应层的存储器单元耦合的至少两条字线。存储装置还包括在每一层中与对应层的存储器单元耦合的至少两条位线，和每一层的至少一组层选择晶体管，每组所述层选择晶体管耦合到对应层的存储器单元。
与本发明一致的实例揭示存储装置。其中所述多条字线和位线含有：第一对位线；第一对字线，其位于所述第一对位线上且经配置以交叉于第一对位线上；第二对位线，其位于所述第一对字线上且经配置以交叉于所述第一对字线上；其中所述多个平面的存储器阵列含有：第一对沟道区域，其与第一对字线平行且其每一个均至少设置在第一对字线中的对应字线交叉于第一对位线上的位置之间且设置在对应字线与第一对位线之间。此外，所述存储装置可包括：第一组电荷存储区域，其每一个均至少设置在对应字线和第一对沟道区域中的对应沟道区域之间；和第二对沟道区域，其与第一对字线平行且其每一个均至少设置在第二对位线交叉于对应字线上的位置之间且设置在第二对位线与对应字线之间。另外，第二组电荷存储区域可配备为它们的每一个均至少设置在对应字线与对应沟道区域之间。
与本发明一致的实例进一步揭示存储装置的替代构型。存储装置可包括：两层存储器阵列，其每一个均含有至少四个存储器单元；由两层存储器阵列共用的两条字线，所述字线与存储器单元耦合并提供存储器单元的栅极区域；第一对位线，其交叉于两条字线下并向两层存储器阵列中的第一层提供源极和漏极区域；和第二对位线，其交叉于两条字线上并向两层存储器阵列中的第二层提供源极和漏极区域。此外，所述存储装置可包括第一组沟道区域，其设置在两层存储器阵列中的第一层的源极与漏极区域之间；第二组沟道区域，其设置在两层存储器阵列中的第二层的源极与漏极区域之间；和电荷存储区域，其每一个均设置在两条字线中的对应字线与第一和第二组沟道区域中的对应沟道区域之间。
与本发明一致的实例进一步揭示存储装置的其它替代构型。存储装置可包括：两层存储器阵列，其每一个均含有至少四个存储器单元；由两层存储器阵列共用的两条位线，所述位线与存储器单元耦合并提供存储器单元的源极和漏极；第一对字线，其交叉于两条位线下并向两层存储器阵列中的第一层提供栅极区域；和第二对字线，其交叉于两条位线上并向两层存储器阵列中的第二层提供栅极区域。所述存储装置可进一步包括：沟道区域，其设置在源极与漏极区域之间；和电荷存储区域，其每一个均设置在第一和第二对字线中的对应字线与沟道区域中的对应沟道区域之间。
附图说明
前文的发明内容和下文的对本发明的实例的具体实施方式在结合附图阅读时将被更好地理解。为了达到说明本发明的目的，附图提供说明性实例。然而，应了解，本发明并非局限于所示的精确布置和手段。在附图中，
图1说明在选定垂直平面中解码并定址存储器单元的示范性三维存储装置。
图2说明在选定水平平面中解码并定址存储器单元的示范性三维存储装置。
图3说明具有一有交叉点存储装置的选定水平平面的示范性存储装置。
图4说明具有一有晶体管存储装置的选定水平平面的示范性存储装置。
图5说明在与选定平面相同的平面上具有层选择晶体管的示范性存储装置。
图6说明在与具有交叉点存储装置的选定平面相同的平面上具有层选择晶体管的示范性存储装置。
图7说明在与具有晶体管存储装置的选定平面相同的平面上具有层选择晶体管的示范性存储装置。
图8说明在每一层或平面上具有层选择晶体管连同到所述平面、字线和位线解码器的相互连接的示范性存储装置。
图9说明层选择晶体管的一个实例。
图10说明具有堆叠结构的层选择晶体管的另一实例。
图11A说明具有源极/漏极线和栅极线的邻近层选择晶体管的三维示意图的一个实例。
图11B说明图11A的存储装置的横截面图的一个实例。
图12A说明具有源极/漏极线和栅极线的邻近层选择晶体管的三维示意图的另一实例。
图12B说明图12A的存储装置的横截面图的一个实例。
图13说明与本发明一致的实例中的TFT(薄膜晶体管)存储器单元的示范性结构。
图14说明与本发明一致的实例中的TFT存储器单元的另一示范性构型。
图15说明与本发明一致的实例中的栅极线、源极线、漏极线和禁止线的夹层结构。
图16a-图16f说明与本发明一致的实例中的三维存储装置的示范性结构。
图17a、图17b、图17c和图17d说明由与本发明一致的实例中的三维存储装置提供的示范性存储器阵列。
具体实施方式
实例与本发明的三维(3D)存储装置和用于在多平面或层中定址并管理存储器单元的技术一致。所述存储装置可使用薄膜晶体管(TFT)存储器单元。可将所述单元安排在每一具有存储器阵列的平面中，且所述平面可垂直堆叠以提供多层存储器阵列以便形成三维(3D)存储器矩阵或装置。本文所述的存储装置的实例揭示于上文所述的题为“THREE-DEMENSIONALMEMORY DEVICES”的相关申请案中。
为了操作所述存储装置，揭示这样的层解码技术：其可将复杂的三维存储装置的操作转变为类似于二维存储器阵列操作的一操作方案。在一些实例中，在已经选定一层或平面(例如，水平平面)后，可在三维存储装置中实施二维存储器的操作。本文所揭示的层解码技术可改进三维存储装置的设计和调试过程。
在一些实例中，为了选择一层，可将薄膜晶体管(TFT)用作层选择晶体管。这些TFT可与存储器阵列的每一层或平面一起形成，而不是将它们独立地形成在衬底上，从而节约衬底上的空间且在外围上不需要复杂的电路以用于存储器定址。通过使用所述层选择TFT，可以三维参数实施有条理的定址方案，例如可使用X和Y参数来定址存储器单元的行和列，且可使用Z参数来定址3D存储装置中的特定层或平面。本文所述的层解码方案允许以存储装置的最小重新设计来容易地改变层或平面的数目。
图1说明使用选定垂直平面102解码并定址存储器单元的示范性三维存储装置100。存储装置100包括1到N个层(103)，其具有对应的1到N条字线(106)和位线(104)。存储器单元(未图示)形成于每一层103上的字线106与位线104的相交处。每一层103的字线106连接到一字线解码器108，且每一层103的位线104连接到位线解码器110。每一层103连接到层解码器112。在此实例中，可通过界定一独立垂直平面102来解码存储器单元，在所述独立垂直平面102中，垂直平面解码器112经由垂直选择晶体管120选择选定平面102。
图2说明使用选定水平层或平面202来解码或定址存储器单元的示范性三维存储装置200。存储装置200包括1到N个层(203)，其具有对应的1到N条字线(206)和位线(204)。存储器单元(未图示)形成于每一层203上的字线206与位线204的相交处。每一层203的字线206连接到字线解码器208，且每一层203的位线204连接到位线解码器210。每一层203连接到层解码器212。在此实例中，可通过界定独立水平层或平面202来解码存储器单元，在所述水平层或平面202中，层解码器212经由适当的层选择晶体管220选择选定水平平面202。在一个实例中，单个晶体管可用于选择一水平平面202以解码或定址存储器单元。在此实例中，可使用常规技术将层选择晶体管220形成于衬底的贴地层上。在其它实例中，对应的层选择晶体管220可形成于个别平面202上以避免使用衬底上的空间。
现将参看选定水平平面202描述如何在选定平面上定址或访问存储器单元。层解码器212可接收3D参数(例如用于选择平面202的Z参数)并输出信号来启动选择选定平面202的个别层选择晶体管220(例如图2中的较低选择晶体管)。在其它实例中，可启动多个晶体管以选择一平面。字线解码器208和/或位线解码器210可接收其它3D参数(例如X和Y参数)以访问选定平面202中的存储器阵列的行和列。举例来说，字线解码器208可输出一信号以启动一个或一个以上存储器单元，且存储在所述存储器单元中的数据可由位线解码器210在位线上读取。因此，可基于存储器单元位于其上的水平平面来解码或定址存储器单元。
图3说明具有一有交叉点存储装置301的选定水平平面302的示范性存储装置300。层选择晶体管320连接到交叉点存储装置301的阵列，所述交叉点存储装置中的任何一个均可启动或选择选定平面302。这些晶体管320可形成于与水平平面302相同的平面上或形成于例如衬底的地平面的不同平面上。交叉点存储装置301的阵列与1到N个字线(306)和位线(304)相互连接。交叉点存储装置的实例可包括多个功能元件，例如整流元件(例如，二极管)和存储状态元件(例如，熔丝、反熔丝或电阻可变装置)。可将这些功能元件视为独立且隔离的装置，且可连续连接。或者，这些功能元件可组合为(例如)硫化物相变电阻器(chalcogenide phase changeresistor)这样的单个装置。
图4说明具有一有晶体管存储装置401的选定水平平面402的示范性存储装置400。层选择晶体管420连接到晶体管存储装置401的阵列，所述晶体管存储装置401中的任何一个均可启动或选择选定平面402。这些晶体管420可形成于与水平平面402相同的平面上或形成于例如衬底的地平面的不同平面上。晶体管存储装置401的阵列与1到N个字线(406)和位线(404)相互连接。晶体管存储装置的实例包括浮栅晶体管(floating gatetransistor)(例如，Si浮栅晶体管)、电介质俘获电荷装置(dielectrictrapped charge device)(例如，氮化物俘获晶体管(nitride trappedtransistor))或纳米结晶装置(nanocrystal device)(例如，Si纳米结晶晶体管(Si nanocrystal transistor))。
图5说明在与选定平面502相同的平面上具有层选择晶体管520的示范性存储装置500。在此实例中，一个或一个以上层选择晶体管520在水平平面502中选择存储器阵列或存储器单元，以使得选择晶体管520和存储器阵列或单元成为相同选定平面502的一部分。图6说明在与具有交叉点存储装置601的选定平面602相同的平面上具有层选择晶体管620的示范性存储装置600。这些存储装置601可与图3中所述的相同。晶体管620可用于选择、控制或定址交叉点存储装置601。图7说明在与具有晶体管存储装置701的选定平面702的相同平面上具有层选择晶体管720的示范性存储装置700。这些存储装置701可与图4中所述的相同。晶体管720可用于选择、控制或定址晶体管存储装置701。可使用常规半导体膜制程来制造这些晶体管。
图8说明在每一层或平面上具有层选择晶体管820连同到所述平面、字线和位线解码器的相互连接的示范性存储装置800。1到N条位线(804)连接到位线解码器，且1到N条字线(806)连接到字线解码器。1到N条平面线连接到平面解码器。在此实例中，平面线821中的一条连接到在具有存储器阵列的1到N个层或平面(830)中的一个上的层选择晶体管820。通过所述相互连接与平面、字线和位线解码器，可在1到N个平面830中的任何一个上选择、控制或定址各种存储器阵列或存储器单元。
举例来说，在从平面830的顶平面上的存储器单元中读取数据的情况下，平面解码器输出适当控制信号，其连接到平面830的顶平面上的层选择晶体管的栅极。此导致选择晶体管820打开，其允许信号穿过到位线804。连接到1到N条字线(806)的字线解码器可输出适当的控制信号以将所述存储器阵列中的个别存储器单元打开。接着连接1到N条位线804的位线解码器可从存储器单元中读取存储的数据。
图9说明选择晶体管900的一个实例。晶体管900包括形成于源极/漏极线904上方的沟道层903和SiO2层905。栅极电介质902形成于沟道层903上方，且栅极线901形成于栅极电介质902上方。在图1到图8的实例中，晶体管900可实施为层选择晶体管。晶体管900可包括连接到源极/漏极线904的源极和漏极区域，其可包括n型多晶硅。沟道层903可包括p型硅Si层且邻近于源极和漏极区域形成。栅极电介质层902可包括形成于沟道层903上的二氧化硅SiO2层或包括SiO2、SiN和SiO2层的堆叠结构。栅极线901可包括形成于栅极电介质层902上的多晶硅。栅极线901和源极/漏极线904可为掺杂多晶硅线且包括金属硅化物层以增加导电性。这些线901和904还可包括W、钴Co、Ti钛和Ni镍。栅极线901和源极/漏极线904可包括其它合适金属。
图10说明具有堆叠结构的层选择晶体管1000的另一实例。在此实例中，栅极线1001和源极/漏极线1004为分别包括夹在多晶硅层之间的金属硅化物层1002和1005的堆叠结构。所述多晶硅层可以其它合适半导体材料代替。金属硅化物层1002和1005可用于降低多晶硅电阻并改进堆叠能力，其实例包括多晶硅/TiN/TiSi2(或可使用Wsi/TiN/多晶硅)夹层硅化物结构。在一些实例中，层选择晶体管可以一方式配置并形成以接近或复制对应存储器阵列的存储器单元的构型。通过具有类似构型，层选择晶体管可与其它存储器单元一起制造，而不需在制造过程中作任何或很多改变。
图11A说明的是具有源极/漏极线1104和栅极线1101的邻近层选择晶体管的三维示意图的一个实例。图11中所描绘的晶体管可为如相关申请案“THREE-DEMENSIONAL MEMORY DEVICES”中所述的倒置和堆叠硅-氧化物-氮化物-氧化物-硅(SONOS)型晶体管。图11B为图11A的存储装置的横截面图，其相对于栅极线1101和源极/漏极线1104展示层选择晶体管1120。图12A说明具有源极/漏极线1204和栅极线1201的邻近层选择晶体管的三维示意图的另一实例。图12B说明图12A的存储装置的横截面图的一个实例。在此横截面图中，展示了层选择晶体管1220和栅极绝缘体1225。栅极绝缘体1225可从多个层中形成。在一个实例中，栅极绝缘体1225包括用作氮化物俘获电荷存储器(nitride trapped charge storage memory)的多个层(包括SiO2/SiN/SiO2)的堆叠结构。
参看图12A和12B，对应于层选择晶体管1220的位线(即，源极/漏极线1204)可配备有开间隙。邻近所述间隙的两个端部可充当层选择晶体管1220的源极区域和漏极区域。以此方式，制造层选择晶体管1220的过程允许晶体管与对应存储器阵列的对应位线一起制造，而不需要晶体管结构和制造过程有重大的重新设计。因此，层选择晶体管的制造可并入存储器单元的制造过程中。
如上文所论述，与本发明一致的实例可提供三维存储装置。此外，上文的实例可提供可允许简化的解码电路设计的三维存储器的层解码方案。如上所述，层选择晶体管可放置在贴地层上。或者，层选择晶体管可放置在层选择晶体管被设计为要定址到的存储器阵列的对应层或平面上。
上文所述的层解码方案的实例可适用于交叉点存储器和晶体管存储器。在一些实例中，交叉点存储器可为熔丝存储器、反熔丝存储器、相变存储器、电阻可变存储器或电容可变存储器。在一些实例中，晶体管存储器可为浮栅存储器、电荷俘获存储器或纳米结晶存储器。此外，在一些实例中存储器单元可为非易失性的或易失性的。就层选择晶体管而言，它们可由使用单晶、多晶、非晶或聚合半导体的薄膜晶体管制成。
在一个实例中，层解码方案的使用可降低设计复杂性。另外，具有三维矩阵设计的产品可通过改变层数而不改变电路来容易地改变存储器单元的密度。且使用放置在对应层上的层选择晶体管的层解码方案可减少整个存储装置所需的芯片面积。
为了达到说明和描述的目的，已经呈现了与本发明一致的各种实例的前文揭示内容。不希望其为无遗漏的或将本发明限制于所揭示的精确形式。可在不脱离本发明的范畴的前提下，对本文所述的实例作很多改变和修改。本发明的范畴仅由此处所附的权利要求书和其均等物界定。
与本发明一致的实例揭示三维存储装置。所述存储装置可使用具有电荷存储区域的薄膜晶体管存储器单元。可将所述存储器单元安排在各自具有一个二维存储器阵列的平面中，且所述平面可垂直堆叠以提供多层存储器阵列以便形成三维存储装置。在一些实例中，存储器阵列的邻近平面可共用公用栅极区域(或字线)或公用源极和漏极区域(或位线)。因此，与本发明一致的实例可在与传统存储器阵列相比的有限面积或衬底面积内提供较大数目的存储器单元或存储单元。
在一些实例中，氮化硅可用作薄膜晶体管(“TFT”)存储装置的电荷存储或电荷俘获区域。氮化物存储TFT可提供可编程且可擦除装置，且所述装置可用于各种应用，例如一次可编程存储器(OTP)、多次可编程存储器(MTP)或允许编程和擦除操作的许多循环的闪存装置。此外，非易失性存储器(例如SONOS存储器)可允许各种不同方式的编程和擦除操作。举例来说，编程或擦除(P/E)操作可改变存储器单元的阈电压，从而指示存储的一位或一位以上数据的不同状态。
在一个实例中，可将氮化物存储TFT(例如SONOS TFT)安排在存储器阵列中并堆叠在彼此之上。举例来说，位线和字线的层可彼此交叉以在三维结构中提供存储器单元。因此，存储装置可在有限空间内提供较大数量的存储单元。
图13说明具有栅极2020、存储区域2022、沟道区域2024、源极区域2026和漏极区域2028的TFT存储器单元的示范性结构。图13还说明存储器单元的电路符号(circuitry symbol)，间接表明所说明的存储器单元的等效电路。作为一实例，操作存储器单元的一种方法可包括：(1)通过沟道热电子注入(channel hot-electron injection)(即，通过将电子从沟道区域2024注入到存储器2022)进行编程；(2)通过带间热空穴注入(band-to-band hot-hole injection)(即，通过将空穴从沟道区域2024注入)进行擦除；(3)通过前向(F)读取或反向(R)读取进行读取。前向和反向读取操作可包括在编程期间相比较于源极和漏极区域的角色替换它们的角色。下文的表1说明在编程、擦除、前向读取和反向读取操作期间，漏极和源极区域2028和2026以及栅极2020的可能操作电压(以伏计)的实例，
表1
 
D S G
编程 5 0 10
擦除 10 10 -10
读取(F) 1.6 0 4
读取(R) 0 1.6 4
图14说明具有栅极2030、存储区域2032、沟道区域2034、源极区域2036和漏极区域2038的TFT存储器单元的另一构型，连同间接表明其等效电路的电路符号。此外，图14还说明禁止区域2040，其为邻近漏极区域2038的区域。在一个实例中，存储器单元的操作可类似地包括：(1)通过带间热空穴注入进行编程；(2)通过FN(富雷-诺特海姆，Fowler-Nordheim)注入或穿隧进行擦除；和(3)通过前向(F)读取或反向(R)读取进行读取。下文的表2说明在编程、擦除、前向读取和反向读取操作期间，漏极和源极区域以及栅极的可能操作电压(以伏计)的实例。在一个实例中，禁止区域2040可在3V处偏压以防止编程期间的程序干扰，且可在擦除操作期间浮动(“FL”)禁止区域2040。
表2
 
D S G S’
编程 5 0 -5 3
擦除 -10 -10 10 FL
读取(F) 1.6 0 4 FL
读取(R) 0 1.6 4 FL
在一些实例中，为了改进导电线或结构(例如字线(栅极线)和位线(源极/漏极线))的导电性，可使用不同材料。举例来说，字线或位线可包括掺杂硅(例如p型或n型硅)、TiN、TiSi2、WSi和其它金属硅化物中的一者或一者以上。在一些实例中，TiN可充当阻挡层以在两层之间(例如在金属硅化物层与硅层之间)提供更好的界面特性。举例来说，参看图15，栅极线2030可包括夹层结构，其在两个掺杂多晶硅层2030a与2030b之间具有一种或一种以上金属硅化物材料，例如TiN、TiSi2或WSi。类似地，源极线2036、漏极线2038和禁止线2040中的每一者均可具有类似或相同结构。在一些实例中，含有金属硅化物的导电层可减少线电阻并改进形成三维存储装置的堆叠能力。
图16A说明三维存储装置的示范性结构。参看图16a，存储装置可包括第一对位线2102a和2102b；交叉于所述第一对位线2102a和2102b上的第一对字线2108a和2108b；第一对沟道区域2104a1和2104b1；和第一组电荷存储区域2106a1和2106b1。图16a为简化图，其将沟道区域2104a1和电荷存储区域2106a1展示为一个组，其实际上可如图16e中所说明含有两个或两个以上独立层的材料。具体地说，图16e说明图16a中的沟道区域2104a1和电荷存储区域2106a1的构型的一个实例。在一个实例中，可在沟道区域2104a1的上方提供电荷存储区域2106a1。在一些实例中，电荷存储区域2106a1可由电荷存储线2106a提供，且沟道区域2104a1可由沟道线2104a提供，所述沟道线2104a可在电荷存储线2106a的下方提供。如图16e中所说明，电荷存储线2106a和沟道线2104a中的每一者均可大体上与提供在电荷存储线2106a上的字线2108a平行。与字线2108b相关的沟道区域2104b1可具有与沟道区域2104a类似的构型。且也与字线2108b相关的电荷存储区域2106b1可具有与电荷存储区域2106a1类似的构型。
在图16a和图5e所说明的实例中，第一对沟道区域2104a与2104b可大体上与第一对字线2108a和2108b平行。沟道区域2104a和2104b中的每一者均可至少设置在对应字线交叉于第一对位线2102a和2102b上的位置之间，例如至少设置在由位线2102a和2102b提供的源极区域与漏极区域之间。且电荷存储区域2106a1和2106b1中的每一者均可至少设置在对应字线与对应沟道区域之间以充当由对应栅极区域操作的数据存储区域，所述对应栅极区域由字线2108a和2108b提供。
上文所述的结构提供二维存储器阵列。参看图16a，为了提供三维结构，所述存储装置可进一步包括：交叉于第一对字线2108a和2108b上的第二对位线2114a和2114b；第二对沟道区域2112a1和2112b1；第二组电荷存储区域2110a1和2110b1。类似于第一对沟道区域2104a和2104b，第二对沟道区域2112a1和2112b1可由一对沟道线提供。举例来说，第二对沟道区域2112a1和2112b1可大体上与第一对字线2108a和2108b平行，且每一者均可至少设置在第二对位线2114a和2114b交叉于对应字线上的位置之间，例如至少设置在由位线2114a和2114b提供的源极区域与漏极区域之间。且电荷存储区域2112a1和2112b1中的每一者可至少设置在对应字线与对应沟道区域之间以充当由对应栅极区域操作的数据存储区域，所述对应栅极区域由字线2114a和2114b提供。
在所说明的实例中，第一对沟道线2104a和2104b、第一对电荷存储线2106a和2106b以及第一对字线2108a和2108b可大体上对准或具有类似线式图案。所述设计可简化存储装置的制造过程，而不需要独立的平版印刷术或图案化过程或掩模。类似地，第二对沟道线2112a和2112b、第二对电荷存储线2110a和2110b以及第一对字线2108a和2108b可大体上对准或具有类似线式图案。因此，参看图16a，可堆叠这些结构以形成两个线式结构，其可经配置以与第一对位线2102a和2102b以及第二对位线2114a和2114b交叉，例如在近似垂直的方向上。
在一些实例中，第一对位线2102a和2102b、字线2108a和2108b以及第二对位线2114a和2114b中的每一者均可包括导电材料(例如掺杂多晶硅，或n型多晶硅，尤其是TiN、TiSi2、WSi和其它金属硅化物，中的一者或一者以上)以提供TFT存储器单元的源极和漏极区域。在一些实例中，可使用在两个多晶硅层之间具有至少一个金属硅化物层的夹层结构。图16a说明将夹层结构用于存储装置的位线和字线的实例。在一些应用中，可提供TiN作为金属硅化物材料与多晶硅材料之间的阻挡层。
为了提供作用区域，第一对沟道线2104a和2104b以及第二对沟道线2112a和2112b中的每一者均可包括掺杂硅，例如p型硅或p型非晶硅。为了提供电荷存储能力，第一组电荷存储区域2106a1和2106a2以及第二组电荷存储区域2110a1和2110b1可包括电荷存储层，例如氮化硅层。确切地说，为了提供适当的电子和/或空穴穿隧效应，氮化硅层可夹在两个介电层(例如氧化硅层)之间。
尽管示意图仅展示两对位线和一对字线，但是所说明的结构可用更多字线、更多位线和更多对应沟道区域和电荷存储区域来水平扩展或垂直堆叠，以便提供附加存储器单元。换句话说，字线、位线、沟道线和电荷俘获线可垂直且/或水平扩展，以提供具有许多存储器单元的较大、三维存储器矩阵。
如图16a中所示，可在一条字线与一条位线的每一相交处提供一存储器单元以存储一位或一位以上数据。图16b说明从图16a的y方向的示意横截面图以说明四个存储器单元的结构。由位线2102a和2102b(作为源极区域和漏极区域)以及字线2108a和2108b(作为栅极区域)形成的两个单元使其栅极区域位于源极和漏极区域的上方。且由位线2114a和2114b(作为源极和漏极区域)以及相同的栅极线2108a和2108b(作为栅极区域)形成的两个单元使其栅极位于源极和漏极区域的下方，从而提供两个“倒置”单元，其与两个“非倒置”单元共用相同的栅极区域。图16c说明从x方向的图16a中的存储装置的另一示意横截面图和等效电路符号。参看图16c，两个存储器单元2120a和2120b(例如SONOS(硅-氧化物-氮化物-氧化物-硅)TFT存储器单元)由图中所示的结构提供。
图16d说明展示由五层堆叠结构提供的四个存储器单元的示意图，所述五层堆叠结构包括三对位线2102a和2102b、2114a和2114b以及2118a和2118b和两条字线2108a和2116a。在一个实例中，第一层可具有除位线2102a和2102b之外的更多位线；第二层可具有除字线2108a之外的更多字线(例如一对或更多)；第三层可具有除位线2114a和2114b之外的更多位线；第四层可具有除字线2116a之外的更多字线(例如一对或更多)；且第五层可具有除位线2118a和2118b之外的更多位线。此外，适当的沟道和电荷存储区域可以类似于图16a和图16e中所说明的方式形成于交叉的位线与字线之间。
图16a说明具有由两层位线2102a、2102b、2114a和2114b共用的一层字线2108a和2108b的实例。三维存储装置可包括三个堆叠层的字线和位线以提供许多存储器单元。如图16a中所说明，存储装置可具有至少两层存储器阵列，其每一个均含有四个或四个以上存储器单元，其中两条或两条以上字线2108a和2108b由两层存储器阵列共用。具体地说，字线2108a和2108b与存储器单元耦合并提供存储器单元的栅极区域。此外，第一对位线2102a和2102b交叉于两条字线2108a和2108b下，并向两层存储器阵列中的第一层或下层提供源极和漏极区域。类似地，第二对位线2114a和2114b交叉于两条字线2108a和2108b上，并向两层存储器阵列中的第二层或上层提供源极和漏极区域。
如上文所说明，第一组沟道区域2104a1和2106b1设置在两层存储器阵列中的第一层或下层的源极与漏极区域之间，且第二组沟道区域2112a1和2112b1设置在两层存储器阵列中的第二层或上层的源极与漏极区域之间。此外，电荷存储区域2106a1和2106b1中的每一者均设置在两条字线2108a和2108b中的对应字线与第一和第二组沟道区域2104a1、2104b1、2112a1和2112b1中的对应沟道区域之间。
对于三层结构，可提供图16a中所说明的结构的替代构型以包括由两层字线共用的一层位线。举例来说，图16d中所说明的结构，在不配备有位线2102a、2102b、2118a和2118b时，可变为图16f所说明的结构。参看图16f，三维存储装置可配备有两层字线共用的一对或一对以上位线2114a和2114b，第一层可具有两条或两条以上字线2108a和2108b。图16f中未展示第二字线2108b，但是如图16a中所说明，第二字线2108b可在相同水平平面中位于字线2108a后。类似地，第二层字线可具有两条或两条以上字线2116a和2116b。
参看图16f，由于具有两层字线和一层公用位线，所述存储装置可包括两层存储器阵列，其每一个均含有四个或四个以上存储器单元。确切地说，两条位线2114a和2114b由两层存储器阵列共用，位线2114a和2114b与存储器单元耦合并提供存储器单元的源极和漏极区域。第一对字线2108a和2108b交叉于两条位线2114a和2114b下，且可向两层存储器阵列中的第一层或下层提供栅极区域。类似地，第二对字线2116a和2116b交叉于两条位线2114a和2114b上，且可向两层存储器阵列中的第二层提供栅极区域。为了提供存储器单元，沟道区域设置在由位线2114a和2114b提供的源极与漏极区域之间，且在所述存储装置中电荷存储区域可配备为其每一个均设置在第一和第二对字线2108a、2108b、2116a、2116b中的对应字线与多个沟道区域中的对应沟道区域之间。
以五堆叠层结构为例，图17a和图6b进一步说明由第一层L1和第二层L2形成的存储器阵列。在一个实例中，层L1提供源极和漏极线作为存储器阵列的位线，且层L2提供栅极线作为存储器阵列的字线。图6c和图6d说明由第二层L2和第三层L3形成的另一存储器阵列。确切地说，层L3提供源极和漏极线作为存储器阵列的位线，且层L2提供栅极线作为存储器阵列的字线。由层L2和L3提供的晶体管或存储器单元与由层L1和L2形成的相比被倒置或颠倒。
另外，在描述那些实例的过程中，说明书可能以特定顺序的步骤呈现了方法和/或过程。然而，就所述方法或过程并不依赖本文所述的特定次序的步骤，所述方法或过程不应局限于所述的特定顺序的步骤。所属领域中的普通技术人员应了解，其它顺序的步骤为有可能。因此，说明书中所陈述的特定次序的步骤不应被解释为对权利要求书的限制。此外，针对本发明的方法和/或过程的权利要求书不应局限于以所书写的次序执行它们的步骤，且所属领域的技术人员可容易地了解，所述顺序可改变且仍保持在本发明的精神和范畴之内。

Claims (46)

1.一种存储装置，其包括：
多个平面的存储器阵列，每一存储器阵列含有多个存储器单元；
多条字线和位线，在每一平面内耦合到所述存储器单元；
层选择晶体管，用以选定所述存储装置中位于同一个平面的存储器阵列；以及
字线解码器和位线解码器，分别通过所述字线和位线访问所选定的同一平面中的存储器阵列的行和列。
2.根据权利要求1所述的存储装置，其进一步包括：
平面解码器，以启动所述层选择晶体管。
3.根据权利要求2所述的存储装置，其中所述平面解码器在水平平面或垂直平面中选择所述多个平面的存储器阵列中的位于同一个平面的存储器阵列。
4.根据权利要求2所述的存储装置，其中所述层选择晶体管位于与所述选定存储器阵列相同或不同的平面上。
5.根据权利要求1所述的存储装置，其中所述存储器单元包括交叉点存储装置或晶体管存储装置。
6.根据权利要求1所述的存储装置，
其中所述多条字线和位线含有：
第一对位线；
第一对字线，其位于所述第一对位线上且经配置以交叉于所述第一对位线上；
第二对位线，其位于所述第一对字线上且经配置以交叉于所述第一对字线上；
其中所述多个平面的存储器阵列含有：
第一对沟道区域，其与所述第一对字线平行，且其每一个均至少设置在所述第一对字线中的对应字线交叉于所述第一对位线上的位置之间，且设置在所述对应字线与所述第一对位线之间；
第一组电荷存储区域，其每一个均至少设置在所述对应字线与所述第一对沟道区域中的对应沟道区域之间；
第二对沟道区域，其与所述第一对字线平行，且其每一个均至少设置在所述第二对位线交叉于所述对应字线上的位置之间，且设置在所述第二对位线与所述对应字线之间；和
第二组电荷存储区域，其每一个均至少设置在所述对应字线与所述对应沟道区域之间。
7.根据权利要求1所述的存储装直，其中所述存储装置包括三维存储装置。
8.根据权利要求6所述的存储装置，其中所述第一对字线和所述第一和所述第二对位线中的至少一者包括掺杂多晶硅、TiN、TiSi2、WSi和金属硅化物中的至少一者。
9.根据权利要求6所述的存储装置，其中所述第一对字线垂直地交叉于所述第一对位线上并交叉于所述第二对位线下。
10.根据权利要求6所述的存储装置，其中所述第一和所述第二组沟道区域中的至少一者包括掺杂硅。
11.根据权利要求6所述的存储装置，
其中所述第一组电荷存储区域由第一对电荷存储线提供，所述第一对电荷存储线与所述第一对字线和所述第一对沟道区域平行，且设置在所述第一对字线与所述第一对沟道区域之间；且
其中所述第二组电荷存储区域由第二对电荷存储线提供，所述第二对电荷存储线与所述第一对字线和所述第二对沟道区域平行，且设置在所述第一对字线与所述第二对沟道区域之间。
12.根据权利要求6所述的存储装置，其中所述第一和所述第二组电荷存储区域中的至少一者包括三层结构，其包括两个介电层和一个位于二者之间的电荷存储层。
13.根据权利要求12所述的存储装置，其中所述两个介电层的每一个均包括氧化硅层。
14.根据权利要求12所述的存储装置，其中所述电荷存储层包括氮化硅层、绝缘硅层、氧化铝层和硅纳米结晶层中的至少一者。
15.根据权利要求6所述的存储装置，其中所述存储装置中的所述存储器单元由沟道热电子编程且由带间热空穴擦除。
16.一种访问存储器单元的方法，其包括：
将平面解码信号发送到至少一个层选择晶体管；
基于所述平面解码信号启动所述至少一个层选择晶体管，以选择一选定平面；和
基于所述经启动的至少一个层选择晶体管将信号通信到位于所述选定平面的一个或一个以上存储器单元或者从位于所述选定平面的一个或一个以上存储器单元通信信号。
17.根据权利要求16所述的方法，其中所述至少一个层选择晶体管在与所述存储器单元相同的层上启动。
18.根据权利要求16所述的方法，其中所述至少一个层选择晶体管在与所述存储器单元不同的层上启动。
19.根据权利要求16所述的方法，其进一步包括：
基于所述至少一个经启动的层选择晶体管，定址、解码或调试一个或一个以上存储器单元。
20.一种存储装置，其包括：
至少两层存储器阵列，其每一个均含有至少四个存储器单元；
每一层中的至少两条字线，其与所述对应层的所述存储器单元耦合；
每一层中的至少两条位线，其与所述对应层的所述存储器单元耦合；和
每一层的至少一组层选择晶体管，每组所述层选择晶体管均耦合到所述对应层的所述存储器单元。
21.根据权利要求20所述的存储装置，其中每组所述层选择晶体管均通过所述耦合到那一层的所述存储器单元的位线来耦合到所述对应层的所述存储器单元。
22.根据权利要求20所述的存储装置，其中每组所述层选择晶体管均通过所述耦合到那一层的所述存储器单元的字线来耦合到所述对应层的所述存储器单元。
23.根据权利要求20所述的存储装置，其中每组所述层选择晶体管由平面解码信号控制。
24.根据权利要求20所述的存储装置，其中至少一组所述层选择晶体管连同那一层的所述存储器单元放置在所述对应层上。
25.根据权利要求20所述的存储装置，其中至少一组所述层选择晶体管放置在所述存储装置的贴地层和高起层中的至少一者上。
26.根据权利要求20所述的存储装置，其中至少一组所述层选择晶体管包括浮栅装置、薄膜晶体管和电介质俘获电荷装置中的至少一者。
27.根据权利要求20所述的存储装置，其中所述存储装置为三维存储装置。
28.根据权利要求20所述的存储装置，
其中所述至少两条字线含有：第一对字线，其由所述两层所述存储器阵列共用，所述第一对字线与所述存储器单元耦合并提供所述存储器单元的栅极区域；
其中所述至少两条位线含有：
第一对位线，其交叉于所述第一对字线下并向所述存储器阵列的所述两层中的第一层提供源极和漏极区域；
第二对位线，其交叉于所述第一对字线上并向所述存储器阵列的所述两层中的第二层提供源极和漏极区域；
其中所述的存储器阵列含有：
第一组沟道区域，其设置在所述存储器阵列的所述两层的所述第一层的所述源极区域与所述漏极区域之间；
第二组沟道区域，其设置在所述存储器阵列的所述两层的所述第二层的所述源极区域与所述漏极区域之间；和
电荷存储区域，其每一个均设置在所述第一对字线中的对应字线与所述第一和所述第二组沟道区域中的对应沟道区域之间。
29.根据权利要求28所述的存储装置，其中所述字线和所述第一和所述第二对位线中的至少一者包括掺杂多晶硅、TiN、TiSi2、WSi和金属硅化物中的至少一者。
30.根据权利要求28所述的存储装置，其中所述第一对字线近似垂直地交叉于所述第一对位线上并交叉于所述第二对位线下。
31.根据权利要求28所述的存储装置，其中所述第一和所述第二组沟道区域中的至少一者包括掺杂硅。
32.根据权利要求28所述的存储装置，其中所述电荷存储区域由电荷存储线提供，所述电荷存储线与所述字线平行，所述电荷存储线的每一个均设置在邻近字线与邻近沟道区域之间。
33.根据权利要求28所述的存储装置，其中所述电荷存储区域中的至少一个包括三层结构，其包括两个介电层和一个位于二者之间的电荷存储层。
34.根据权利要求33所述的存储装置，其中所述电荷存储层包括氮化硅层、绝缘硅层、氧化铝层和硅纳米结晶层中的至少一者。
35.根据权利要求33所述的存储装置，其中所述两个介电层的每一个均包括氧化硅层。
36.根据权利要求28所述的存储装置，其中所述存储装置中的所述存储器单元由沟道热电子编程且由带间热空穴擦除。
37.根据权利要求20所述的存储装置，
其中所述至少两条位线含有：第一对位线，其由所述两层所述存储器阵列共用，所述第一对位线与所述存储器单元耦合并提供所述存储器单元的源极和漏极区域；
其中所述至少两条字线含有：
第一对字线，其交叉于所述两条位线下并向所述存储器阵列的所述两层中的第一层提供栅极区域；
第二对字线，其交叉于所述两条位线上并向所述存储器阵列的所述两层中的第二层提供栅极区域；
其中所述的存储器阵列含有：
沟道区域，其设置在所述源极区域与所述漏极区域之间；和
电荷存储区域，其每一个均设置在所述第一和所述第一对字线中的对应字线与所述沟道区域中的对应沟道区域之间。
38.根据权利要求37所述的存储装置，其中所述位线和所述第一和所述第二对字线中的至少一者包括掺杂多晶硅、TiN、TiSi2、WSi和金属硅化物中的至少一者。
39.根据权利要求37所述的存储装置，其中所述位线垂直地交叉于所述第一对字线上且交叉于所述第二对字线下。
40.根据权利要求37所述的存储装置，其中所述沟道区域中的至少一个包括掺杂硅。
41.根据权利要求37所述的存储装置，其中所述电荷存储区域由电荷存储线提供，所述电荷存储线与所述字线平行，所述电荷存储线的每一个均设置在邻近字线与邻近沟道区域之间。
42.根据权利要求37所述的存储装置，其中所述电荷存储区域中的至少一个包括三层结构，其包括两个介电层和一个位于二者之间的电荷存储层。
43.根据权利要求42所述的存储装置，其中所述电荷存储层包括氮化硅层、绝缘硅层、氧化铝层和硅纳米结晶层中的至少一者。
44.根据权利要求42所述的存储装置，其中所述两个介电层的每一个均包括氧化硅层。
45.根据权利要求37所述的存储装置，其中所述存储装置中的所述存储器单元由沟道热电子编程且由带间热空穴擦除。
46.根据权利要求37所述的存储装置，其中所述存储装置包括三维存储装置。
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