CN102097490A - 双位快闪存储器的制作方法 - Google Patents
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Abstract
一种双位快闪存储器的制作方法，包括：提供半导体衬底，在所述半导体衬底上依次形成栅介电层与栅电极层，刻蚀所述栅电极层及栅介电层，形成栅极结构；侧向刻蚀栅介电层的部分区域，在栅介电层两侧形成开口；在栅电极层与半导体衬底表面形成隔离层；在半导体衬底及栅极结构上形成氮化硅，所述氮化硅填充到栅介电层的开口中，栅电极层与半导体衬底表面的隔离层将所述氮化硅与栅电极层及半导体衬底隔离；刻蚀氮化硅，仅保留位于栅介电层开口处的氮化硅，所述开口处的氮化硅形成电荷俘获层。
Description
技术领域
本发明涉及半导体技术领域，更具体的，本发明涉及一种双位快闪存储器制作方法。
背景技术
作为一种集成电路存储器件，快闪存储器具有电可擦写存储信息的功能，因此，快闪存储器被广泛应用于如便携式电脑、手机、数码音乐播放器等电子产品中。通常的，依据栅极结构的不同，快闪存储器分为堆叠栅极快闪存储器及分离栅极快闪存储器两种类型，这两种快闪存储器都需要将存储单元以适合本身操作的阵列进行排布，每一存储单元都用来储存单一位的数据。这种快闪存储器的存储阵列需要场氧化层或沟槽式绝缘层来分离存储单元，同时，为了提高快闪存储器的擦写效率，需要较大面积的存储单元才能得到高电容耦合比，因此，所述快闪存储器存储单元的面积较为庞大，无法有效提高存储密度。
为了提高快闪存储器的存储密度，美国专利第6538292号提出了一种双位快闪存储器的结构，通过在一个快闪存储器存储单元上形成两个对称的存储位，所述双位快闪存储器提高了存储密度。图1为现有技术双位快闪存储器的剖面结构示意图。如图1所示，两个用于存储电荷的第一电荷俘获层102和第二电荷俘获层103位于衬底100上栅极结构的两侧，并由栅介电层101隔离，所述栅介电层101使得第一电荷俘获层102和第二电荷俘获层103的存储状态不会互相影响。控制栅104位于第一电荷俘获层102与第二电荷俘获层103上方，用于控制两个电荷俘获层上电荷的注入或移除。衬底100中还形成有漏区106及源区105。所述双位快闪存储器以热电子注入的方式进行编程，以第二电荷俘获层103为例，在控制栅104及漏极106上施加高电平，并将源区105接地，热电子被充分加速并注入到第二电荷俘获层103上，完成电荷写入动作。
然而，受限于光刻工艺的最小线宽，所述双位快闪存储器的第一电荷俘获层102、第二电荷俘获层103以及栅介电层101无法形成小于光刻最小线宽的图形，因此，所述双位快闪存储器的单元面积仍然相对较大，存储密度无法提高。
综上，需要一种改进的双位快闪存储器的制作方法，以进一步提高存储密度。
发明内容
本发明解决的问题是提供了一种双位快闪存储器制作方法，栅介电层进一步减小了双位快闪存储器的单元面积，存储密度得以提高。
为解决上述问题，本发明提供了一种双位快闪存储器的制作方法，包括：提供半导体衬底，在所述半导体衬底上依次形成栅介电层与栅电极层，刻蚀所述栅电极层及栅介电层，形成栅极结构；侧向刻蚀栅介电层的部分区域，在栅介电层两侧形成开口；在栅电极层与半导体衬底表面形成隔离层；在半导体衬底及栅极结构上形成氮化硅，所述氮化硅填充到栅介电层的开口中，栅电极层与半导体衬底表面的隔离层将所述氮化硅与栅电极层及半导体衬底隔离；刻蚀氮化硅，仅保留位于栅介电层开口处的氮化硅，所述开口处的氮化硅形成电荷俘获层。
可选的，所述栅电极层为多晶硅，所述在栅电极层与半导体衬底表面形成隔离层具体包括：将所述半导体衬底置于氧化性气氛中并进行氧化，形成隔离层，所述隔离层为氧化硅。
可选的，所述栅介电层为氧化硅或氮氧化硅。
可选的，所述栅介电层的侧向刻蚀为各向同性刻蚀。
可选的，所述栅介电层的各向同性刻蚀为湿法腐蚀。
可选的，所述湿法腐蚀采用氢氟酸溶液，对于氧化硅，所述氢氟酸溶液中氟化氢质量分数小于或等于2％，反应条件为：反应温度为20至25摄氏度，腐蚀速率为20至60纳米/分钟，反应时间为30至200秒；对于氮氧化硅，所述氢氟酸溶液中氟化氢质量分数为3％至5％，反应条件为：反应温度为20至25摄氏度，腐蚀速率为25至60纳米/分钟，反应时间为30至200秒。
可选的，所述栅介电层的各向同性刻蚀为各向同性干法刻蚀。
可选的，所述各向同性干法刻蚀的刻蚀气体包括CF4、CHF3、CH2F2、CH3F、C4F8或C5F8的一种或多种的组合，对于氧化硅，所述干法刻蚀的反应条件为：反应气压为1至5毫托，气体流量为100SCCM至500SCCM，电源功率为200至1000瓦，偏置电压0至100伏；对于氮氧化硅，所述干法刻蚀的反应条件为：反应气压1至5毫托，气体流量为100SCCM至600SCCM，电源功率为250至1000瓦，偏置电压为0至100伏。
可选的，所述氮化硅中硅原子与氮原子的比例为1∶1.1至1∶1.3。
可选的，所述氮化硅采用原子层沉积方式形成。
可选的，所述原子层沉积的反应条件为：反应前驱物为SiH4与NH3，反应气压为3至5帕，反应温度为300至350摄氏度；
可选的，所述双位快闪存储器制作方法还包括，在形成侧壁之后，对半导体衬底进行离子注入，形成所述双位快闪存储器的源区与漏区。
与现有技术相比，本发明具有以下优点：
1.现有技术采用光刻工艺形成双位快闪存储器的电荷俘获层图形，受限于光刻工艺的最小线宽，所述双位快闪存储器的单元面积的相对较大；而本发明采用各向同性刻蚀侧向刻蚀双位快闪存储器栅极结构中控制栅下方的栅介电层，形成了小于光刻工艺最小线宽的电荷俘获层及栅介电层，从而减小了双位快闪存储器的单元面积。
2.本发明的双位快闪存储器制作方法采用自对准的方法形成栅极结构中的电荷俘获层结构，减少了制作工艺中的光刻板数量，降低了工艺的复杂度。
附图说明
图1是现有技术双位快闪存储器的剖面结构示意图。
图2是本发明一个实施例双位快闪存储器制作方法的流程示意图。
图3至图10是本发明一个实施例双位快闪存储器制作方法的剖面结构示意图。
图11是本发明一个实施例双位快闪存储器的阈值电压变化曲线的示意图。
具体实施方式
本发明涉及半导体技术领域，更具体的，本发明提供了一种双位快闪存储器制作方法。
现有技术在形成双位快闪存储器的单元结构时，需要通过多步的光刻工艺及各向异性的干法刻蚀工艺在双位快闪存储器的栅极结构形成两个对称的电荷俘获层以及隔离电荷俘获层的栅介电层图形，所述电荷俘获层与栅介电层的图形受限于光刻工艺的最小线宽，无法进一步缩小。不同于各向异性刻蚀，各向同性刻蚀工艺在刻蚀结构时，既可以沿衬底表面的法向方向刻蚀，还可以沿衬底表面的平面进行刻蚀，因此，所述各向同性刻蚀工艺可以在光刻工艺最小线宽的基础上，进一步减小图形的横向线宽。
本发明采用各向同性刻蚀工艺，对双位快闪存储器控制栅下方的栅介电层进行横向刻蚀，通过控制刻蚀时间来确定横向刻蚀深度，之后利用具备极佳台阶覆盖性的原子层沉积技术将氮化硅填充至栅介电层两侧刻蚀开口中以形成两个对称的电荷俘获层；本发明的双位快闪存储器制作工艺突破了光刻工艺最小线宽的限制，减小了存储单元的面积，实现了高密度的存储阵列。
为了更好的理解本发明的双位快闪存储器制作方法，下面参照附图对本发明的具体实施例作进一步说明，但应认识到，本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。因此，下列的描述应当被理解为对本领域技术人员的广泛教导，而并不作为对本发明的限制。
图2是本发明实施例双位快闪存储器制作方法的流程示意图，包括如下步骤：执行步骤S202，提供半导体衬底；执行步骤S204，在所述半导体衬底上形成栅介电层；执行步骤S206，在栅介电层上形成栅电极层；执行步骤S208，图形化所述栅电极层与栅介电层，形成栅极结构；执行步骤S210，各向同性刻蚀栅介电层，在栅电极层与半导体衬底间的栅介电层两侧形成开口；执行步骤S212，在栅电极层与半导体衬底表面形成隔离层；执行步骤S214，在半导体衬底及栅极结构上形成氮化硅，所述氮化硅填充栅介电层两侧的开口；执行步骤S216，以栅电极层为掩膜，干法刻蚀氮化硅，仅在栅介电层两侧的开口保留部分氮化硅，形成对称的电荷俘获层；执行步骤S218，在半导体衬底及栅极结构上形成阻挡介电层，刻蚀所述阻挡介电层，形成侧壁。
图3至图11是本发明一个实施例双位快闪存储器制作方法的剖面结构示意图。
如图3所示，提供半导体衬底302，所述半导体衬底302为硅基衬底、SOI衬底、锗化硅衬底或其他半导体衬底，在具体实施例中，所述半导体衬底为P型掺杂的硅基衬底；之后，在所述半导体衬底302上形成栅介电层304，在具体实施例中，所述栅介电层304为氧化硅或氮氧化硅，栅介电层304的厚度为50至1000埃，优选的，所述栅介电层304为热氧化形成的氧化硅，厚度为300埃。
如图4所示，在栅介电层304上形成栅电极层306，在具体实施例中，所述栅电极层306为N型掺杂的多晶硅，所述多晶硅的掺杂材料为磷离子、砷离子或锑离子等，掺杂浓度为1.0E18至1.0E22原子/立方厘米，所述栅电极层306的厚度为300至5000埃，优选的，所述栅电极层306的掺杂浓度为1.0E20原子/立方厘米，厚度为1000埃。在具体实施例中，所述栅电极层306是以硅烷为反应前驱物，采用低压化学气相淀积的方法形成的。之后，采用各向异性的干法刻蚀工艺图形化所述栅电极层306及栅介电层304，形成栅极结构，在具体实施例中，所述栅极结构的最小线宽由光刻工艺的最小线宽决定。
如图5所示，采用各向同性的刻蚀工艺，侧向刻蚀栅介电层304，在栅介电层304两侧形成位于栅电极层306下方的第一开口308。在刻蚀栅介电层304时，受限于较薄的栅介电层304，刻蚀气体或液体只能输运到一定的深度，因此，栅介电层304两侧只有部分区域被刻蚀，从而实现自限制(self-limited)停止刻蚀。第一开口308的高度与栅介电层304的厚度相同，第一开口308的深度与各向刻蚀工艺有关，由栅介电层304侧向刻蚀的宽度决定，在具体实施例中，刻蚀后剩余的栅介电层304的宽度为200至1000埃，第一开口308的高度为50至1000埃，第一开口308的深度为150至600埃。
依据具体实施例的不同，形成所述第一开口308的各向同性刻蚀工艺可以为湿法腐蚀工艺或者各向同性干法刻蚀工艺；在具体实施例中，采用湿法腐蚀栅介电层304时，所述湿法腐蚀采用氢氟酸溶液，对于氧化硅，所述氢氟酸溶液中氟化氢质量分数小于或等于2％，反应条件为：反应温度为20至25摄氏度，腐蚀速率为20至60纳米/分钟，反应时间为30至200秒；对于氮氧化硅，所述氢氟酸溶液中氟化氢质量分数为3％至5％，反应条件为：反应温度为20至25摄氏度，腐蚀速率为25至60纳米/分钟，反应时间为30至200秒。
还可以采用干法刻蚀形成第一开口308，采用各向同性干法刻蚀栅介电层304时，所述各向同性干法刻蚀的刻蚀气体包括CF4、CHF3、CH2F2、CH3F、C4F8或C5F8的一种或多种的组合，对于氧化硅，所述干法刻蚀的反应条件为：反应气压为1至5毫托，气体流量为100SCCM至500SCCM，电源功率为200至1000瓦，偏置电压0至100伏；对于氮氧化硅，所述干法刻蚀的反应条件为：反应气压1至5毫托，气体流量为100SCCM至600SCCM，电源功率为250至1000瓦，偏置电压为0至100伏。与现有技术相比，第一开口308的形成不依赖光刻工艺及后续各向异性干法刻蚀工艺形成，因此，所述第一开口308的深度与剩余栅介电层304的线宽可以小于光刻工艺的最小线宽。
如图6所示，在栅电极层306及半导体衬底302表面形成隔离层，所述隔离层为介电材料。在具体实施例中，所述栅电极层306为掺杂的多晶硅，因此，所述在栅电极层306及半导体衬底302表面形成隔离层包括：将半导体衬底302置于氧化性气氛的反应腔体内，在所述氧化性气氛的反应腔体中，栅电极层306的表面氧化形成第一氧化层310，在具体实施例中，由于栅电极层306为N型掺杂，所述第一氧化层310中也掺杂有N型离子，所述第一氧化层310的厚度为20至300埃；半导体衬底302的表面同时形成第二氧化层312，在具体实施例中，由于半导体衬底302为P型掺杂，所述第二氧化层312中也掺杂有P型离子，所述第二氧化层312的厚度为20至300埃。所述第一氧化层310与第二氧化层312构成了隔离层，所述隔离层使得图5中的第一开口308的高度变小，在原第一开口308位置形成第二开口314，在具体实施例中，所述第二开口314的高度由栅介电层304、第一氧化层310以及第二氧化层312的厚度决定，具体为30至600埃。
如图7所示，在半导体衬底302上形成氮化硅316，所述氮化硅316用于填充栅电极层306下方的第二开口314。由于第二开口314的高度很小，在具体实施例中，氮化硅316采用原子层沉积技术形成。在原子层沉积技术中，需要将气相反应前驱物交替通入反应腔体，所述反应前驱物吸附在衬底表面并发生表面反应，从而形成生成物。所述原子层沉积技术具备良好的台阶覆盖性，同时可以精确控制生成物的厚度，因此非常适合作为极小尺寸开口或沟槽的填充技术。在具体实施例中，所述氮化硅316的原子层沉积反应条件为：反应前驱物为SiH4与NH3，反应气压为3至5帕，反应温度为300至350摄氏度，优选的，反应气压为3帕，反应温度为350摄氏度。在具体实施例中，所述氮化硅316中的硅原子与氮原子的比例为1∶1.1至1∶1.3，优选的，硅原子与氮原子的比例为1∶1.25。
如图8所示，刻蚀半导体衬底上的氮化硅，只保留位于图7中第二开口314处的氮化硅，所述剩余的氮化硅形成电荷俘获层318，在所述氮化硅的刻蚀过程中，栅电极层306作为氮化硅刻蚀的自对准掩膜。在具体实施例中，采用反应离子刻蚀(RIE)工艺刻蚀氮化硅；同时，所述反应离子刻蚀氮化硅时，还会侧向刻蚀一定深度，在电荷俘获层318侧面形成第一缺口320。电荷俘获层318位于栅介电层304的两侧，当双位快闪存储器实现写入或擦除操作时，所述电荷俘获层318捕获电子，而栅介电层304将两侧的两个电荷俘获层318隔离开以确保其分别进行电荷的存储。
如图9所示，继续在半导体衬底302上形成阻挡介电层322，所述阻挡介电层322覆盖在半导体衬底302表面及栅极结构的周围，在具体实施例中，所述阻挡介电层322为氧化硅或氧化硅/氮化硅/氧化硅的ONO堆叠结构。
如图10所示，干法刻蚀图9中的阻挡介电层322，在栅极结构的两侧形成侧壁324；之后，以侧壁324及栅电极层306为掩膜，对半导体衬底302进行离子注入，在所述半导体衬底302中形成双位快闪存储器的源区326与漏区328；在具体实施例中，所述半导体衬底302中的源区326与漏区328为N型掺杂，掺杂离子为磷离子、砷离子或锑离子等。
基于上述工艺实施，本发明的双位快闪存储器制作形成，所述双位快闪存储器包括：半导体衬底，半导体衬底中的源区与漏区，半导体衬底上的栅极结构以及栅极结构两侧的侧壁，所述栅极结构包含有：栅电极层，所述栅电极层下方的栅介电层与电荷俘获层，其中，所述电荷俘获层的材料为氮化硅；所述电荷俘获层对称分布于栅介电层两侧，栅电极层及半导体衬底表面形成有隔离层，所述隔离层将电荷俘获层与半导体衬底以及栅电极层隔离。
衡量快闪存储器性能优劣的一个重要指标是电荷俘获层上注入电荷的保持能力，而电荷俘获层上注入电荷值与双位快闪存储器的阈值电压直接相关，因此，通过观测双位快闪存储器阈值电压的变化，即可获得电荷俘获层中注入电荷的变化信息。
图11是本发明一个实施例双位快闪存储器的阈值电压变化曲线的示意图。在具体实施例中，在测试所述阈值电压时，双位快闪存储器的控制栅极、源区、漏区及体区均接地，所述双位快闪存储器的两个存储位独立工作，一个存储位的工作状态是存储电荷，另一个存储位的工作状态是擦除电荷。如图11所示，曲线1102是存储电荷位的阈值电压随时间的变化曲线，在10E8秒的时间内，所述存储电荷位的阈值电压基本没有变化，一直保持在3.9V的电位上，所述曲线1102说明存储电荷位的电荷俘获层上保持的注入电荷没有损失；曲线1104是擦除电荷位的阈值电压随时间的变化曲线，在10E8秒的时间内，所述阈值电压同样也没有变化，一直保持在2.6V的电位上，曲线1104说明擦除电荷位的电荷俘获层中没有电荷注入。
应该理解，此处的例子和实施例仅是示例性的，本领域技术人员可以在不背离本申请和所附权利要求所限定的本发明的精神和范围的情况下，做出各种修改和更正。
Claims (12)
1.一种双位快闪存储器的制作方法，包括：提供半导体衬底，在所述半导体衬底上依次形成栅介电层与栅电极层，刻蚀所述栅电极层及栅介电层，形成栅极结构；侧向刻蚀栅介电层的部分区域，在栅介电层两侧形成开口；在栅电极层与半导体衬底表面形成隔离层；在半导体衬底及栅极结构上形成氮化硅，所述氮化硅填充到栅介电层的开口中，栅电极层与半导体衬底表面的隔离层将所述氮化硅与栅电极层及半导体衬底隔离；刻蚀氮化硅，仅保留位于栅介电层开口处的氮化硅，所述开口处的氮化硅形成电荷俘获层。
2.如权利要求1所述的双位快闪存储器制作方法，其特征在于，所述栅电极层为多晶硅，所述在栅电极层与半导体衬底表面形成隔离层具体包括：将所述半导体衬底置于氧化性气氛中并进行氧化，形成隔离层，所述隔离层为氧化硅。
3.如权利要求1所述的双位快闪存储器制作方法，其特征在于，所述栅介电层为氧化硅或氮氧化硅。
4.如权利要求1所述的双位快闪存储器制作方法，其特征在于，所述栅介电层的侧向刻蚀为各向同性刻蚀。
5.如权利要求4所述的双位快闪存储器制作方法，其特征在于，所述栅介电层的各向同性刻蚀为湿法腐蚀。
6.如权利要求5所述的双位快闪存储器制作方法，其特征在于，所述湿法腐蚀采用氢氟酸溶液，对于氧化硅，所述氢氟酸溶液中氟化氢质量分数小于或等于2％，反应条件为：反应温度为20至25摄氏度，腐蚀速率为20至60纳米/分钟，反应时间为30至200秒；对于氮氧化硅，所述氢氟酸溶液中氟化氢质量分数为3％至5％，反应条件为：反应温度为20至25摄氏度，腐蚀速率为25至60纳米/分钟，反应时间为30至200秒。
7.如权利要求4所述的双位快闪存储器制作方法，其特征在于，所述栅介电层的各向同性刻蚀为各向同性干法刻蚀。
8.如权利要求7所述的双位快闪存储器制作方法，其特征在于，所述各向同性干法刻蚀的刻蚀气体包括CF4、CHF3、CH2F2、CH3F、C4F8或C5F8的一种或多种的组合，对于氧化硅，所述干法刻蚀的反应条件为：反应气压为1至5毫托，气体流量为100SCCM至500SCCM，电源功率为200至1000瓦，偏置电压0至100伏；对于氮氧化硅，所述干法刻蚀的反应条件为：反应气压1至5毫托，气体流量为100SCCM至600SCCM，电源功率为250至1000瓦，偏置电压为0至100伏。
9.如权利要求1所述的双位快闪存储器制作方法，其特征在于，所述氮化硅中硅原子与氮原子的比例为1∶1.1至1∶1.3。
10.如权利要求1所述的双位快闪存储器制作方法，其特征在于，所述氮化硅采用原子层沉积方式形成。
11.如权利要求10所述的双位快闪存储器制作方法，其特征在于，所述原子层沉积的反应条件为：反应前驱物为SiH4与NH3，反应气压为3至5帕，反应温度为300至350摄氏度。
12.如权利要求1所述的双位快闪存储器制作方法，其特征在于，所述双位快闪存储器制作方法还包括，在形成侧壁之后，对半导体衬底进行离子注入，形成所述双位快闪存储器的源区与漏区。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (BEIJING Effective date: 20121119 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20121119 Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Applicant after: Semiconductor Manufacturing International (Shanghai) Corporation Applicant after: Semiconductor Manufacturing International (Beijing) Corporation Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18 Applicant before: Semiconductor Manufacturing International (Shanghai) Corporation |
|
| C12 | Rejection of a patent application after its publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20110615 |