TWI455289B

TWI455289B - 記憶胞、記憶裝置及記憶胞的製造方法

Info

Publication number: TWI455289B
Application number: TW099128834A
Authority: TW
Inventors: Po Chou Chen; Yao Wen Chang; I Chen Yang
Original assignee: Macronix Int Co Ltd
Priority date: 2010-08-27
Filing date: 2010-08-27
Publication date: 2014-10-01
Also published as: TW201209999A

Description

記憶胞、記憶裝置及記憶胞的製造方法

本發明之一實施例是有關於一種記憶元件，且特別是有關於一種的記憶胞、記憶裝置及記憶胞的製造方法。

非揮發性記憶體中的可電抹除可程式唯讀記憶體(electrically erasable programmable read only memory，EEPROM)具有可進行多次資料之存入、讀取、抹除等動作，且存入之資料在斷電後也不會消失之優點，所以已成為個人電腦和電子設備所廣泛採用的一種記憶體元件。

可電抹除且可程式唯讀記憶體在藉由通道熱電子(channel hot electron)進行記憶胞的寫入過程(program process)中，在基底表面經由衝擊游離(impact ionization)後所產生的電洞會在基底方向產生二次衝擊游離而帶來更多的電子-電洞對(pairs of electrons and holes)。由於記憶胞的尺寸愈來愈小並且共用源極或汲極的摻雜區，所以這些產生的二次熱電子可能會越過摻雜區而對相鄰的記憶胞產生寫入的動作而影響相鄰記憶胞的資料。這種影響相鄰記憶胞的現象稱為寫入干擾(program disturbance)。

本發明的一實施例提供一種記憶胞與其記憶體裝置，其源極或汲極摻雜區的下方具有可隔離電子的隔離結構，可防止衝擊游離的電子經由摻雜區下方移動到相鄰的記憶胞而造成寫入干擾。

本發明的一實施例提供一種記憶胞的製造方法，在源極與汲極摻雜區下方形成一隔離結構，以防止電子穿越至相鄰的記憶胞而造成寫入干擾。

有鑑於此，本發明的一實施例提出一種記憶胞，其包括基底、堆疊閘極結構及第一隔離結構。基底具有第一摻雜區、第二摻雜區與通道區，通道區位於第一摻雜區與第二摻雜區之間。堆疊閘極結構設置於通道區上，堆疊閘極結構由下而上至少包括電荷陷入層及閘極。第一隔離結構設置於基底中，第一隔離結構連接於第一摻雜區並向第一摻雜區的下方延伸一預定長度，且第一隔離結構的底部低於第一摻雜區的底部。

依照本發明的一實施例所述，在上述之記憶胞中，更包括第二隔離結構，設置於基底中。其中，第二隔離結構連接於第二摻雜區並向第二摻雜區的下方延伸一預定長度，且第二隔離結構的底部低於第二摻雜區的底部。

依照本發明的一實施例所述，在上述之記憶胞中，第二隔離結構與第一隔離結構的材料例如是相同依照本發明的一實施例所述，在上述之記憶胞中，第一隔離結構的介電常數大於基底的介電常數。

依照本發明的一實施例所述，在上述之記憶胞中，第一隔離結構的材料例如是二氧化矽(SiO₂ )、氮化矽(SiN_x )或氣體。

依照本發明的一實施例所述，在上述之記憶胞中，第一隔離結構的寬度例如是小於第一摻雜區的寬度。

依照本發明的一實施例所述，在上述之記憶胞中，預定長度例如是300埃()至1500埃()。

本發明的一實施例提出一種記憶體裝置，包括驅動電路及記憶胞陣列。記憶胞陣列耦接於驅動電路，其中記憶胞陣列具有多個相互串接的記憶胞，各記憶胞包括基底、堆疊閘極結構及第一隔離結構。基底具有第一摻雜區、第二摻雜區與通道區，通道區位於第一摻雜區與第二摻雜區之間。堆疊閘極結構設置於通道區上，堆疊閘極結構由下而上至少包括電荷陷入層及閘極。第一隔離結構設置於基底中，第一隔離結構連接於第一摻雜區並向第一摻雜區的下方延伸一預定長度，且第一隔離結構的底部低於第一摻雜區的底部。

依照本發明的一實施例所述，在上述之記憶體裝置中，更包括第二隔離結構，設置於基底中，其中第二隔離結構連接於第二摻雜區並向第二摻雜區的下方延伸一預定長度，且第二隔離結構的底部低於第二摻雜區的底部。

依照本發明的一實施例所述，在上述之記憶體裝置中，第二隔離結構與第一隔離結構的材料例如是相同。

依照本發明的一實施例所述，在上述之記憶體裝置中，第一隔離結構的介電常數大於基底的介電常數。

依照本發明的一實施例所述，在上述之記憶體裝置中，第一隔離結構的材料例如是二氧化矽、氮化矽或氣體。

依照本發明的一實施例所述，在上述之記憶體裝置中，第一隔離結構的寬度例如是小於第一摻雜區的寬度。

依照本發明的一實施例所述，在上述之記憶體裝置中，預定長度例如是300埃至1500埃。

本發明的一實施例提出一種記憶胞的製造方法，包括下列步驟。首先，提供基底，基底中已形成有第一摻雜區、第二摻雜區與通道區，且堆疊閘極結構已形成於通道區上。其中，通道區位於第一摻雜區與第二摻雜區之間，且堆疊閘極結構由下而上至少包括電荷陷入層及閘極。然後，形成第一隔離結構於基底中，第一隔離結構連接於第一摻雜區並向第一摻雜區的下方延伸一預定長度，且第一隔離結構的底部低於第一摻雜區的底部。

依照本發明的一實施例所述，在上述之記憶胞的製造方法中，形成第一隔離結構於基底中的方法包括下列步驟。首先，在第一摻雜區中形成溝槽，溝槽的深度大於第一摻雜區的深度。接著，在位於預定長度內的溝槽中形成第一隔離結構。然後，形成半導體層以填補位於預定長度外的溝槽。接下來，於半導體層中重新形成第一摻雜區。

依照本發明的一實施例所述，在上述之記憶胞的製造方法中，更包括形成第二隔離結構於基底中，其中第二隔離結構連接於第二摻雜區並向第二摻雜區的下方延伸預定長度，且第二隔離結構的底部低於第二摻雜區的底部。

依照本發明的一實施例所述，在上述之記憶胞的製造方法中，第一隔離結構的材料例如是二氧化矽、氮化矽(SiNx)或氣體。

依照本發明的一實施例所述，在上述之記憶胞的製造方法中，第一隔離結構的寬度例如是小於第一摻雜區的寬度。

依照本發明的一實施例所述，在上述之記憶胞的製造方法中，預定長度例如是300埃至1500埃。

依照本發明的一實施例所述，在上述之記憶胞的製造方法中，第一隔離結構的介電常數大於基底的介電常數。

基於上述，本發明在記憶胞的源極與汲極的摻雜區下方設置隔離結構，藉此防止游離的電子移動到相鄰的記憶胞而造成寫入干擾。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

第一實施例

圖1為根據本發明的第一實施例之記憶胞的剖面示意圖。

請參照圖1，記憶胞包括基底110、堆疊閘極結構140及隔離結構152。

基底具有摻雜區120、130與通道區160，通道區160位於摻雜區120、130之間。其中，摻雜區120、130分別作為汲極或源極使用。

堆疊閘極結構140設置於通道區160上。堆疊閘極結構140由下而上至少包括電荷陷入層144及閘極148。電荷陷入層144的材料例如是氮化矽。閘極148的材料例如是摻雜多晶矽。此外，堆疊閘極結構140更可選擇性地包括底介電層142及頂介電層146，底介電層142設置於基底110與電荷陷入層144之間，而頂介電層146設置於電荷陷入層144與閘極148之間。底介電層142及頂介電層146的材料例如分別是氧化矽。其中，底介電層142、電荷陷入層144及頂介電層146例如是形成ONO(oxide-nitride-oxide)的電荷儲存結構。

記憶胞除了包括隔離結構152之外，更可包括隔離結構153。隔離結構152、153分別設置於基底110中。隔離結構152、153分別連接於摻雜區120、130並向摻雜區120、130的下方(即，向基底110的方向)分別延伸一預定長度H1、H2，預定長度H1、H2可分別依設計需求而定，例如分別是300埃至1500埃。隔離結構152、153的底部分別低於摻雜區120、130的底部。其中，隔離結構152、153的介電常數例如是大於基底110的介電常數。隔離結構152、153的介電常數例如是1至12。隔離結構152、153可為相同的材料，其材料例如是高介電材料，如二氧化矽、氮化矽或氣體(表示隔離結構152、153為一中空結構)。此外，隔離結構152、153的形狀也不受限，但其寬度例如是分別小於摻雜區120、130的寬度。

當對閘極148與汲極(如摻雜區120)施加高電壓時，通道區160會打開，所以電子可以從源極(如摻雜區130)流向汲極(如摻雜區120)，其作動類似電晶體。當汲極至源極的電流夠大時，便會導致某些高能電子越過底介電層142並進入電荷陷入層144，這種過程稱為熱電子注入。寫入電荷陷入層144的電子會影響記憶胞的門檻電壓(threshold voltage)，這樣就完成寫入動作。然而，在寫入過程中，在基底110表面經由衝擊游離(impact ionization)後所產生的電洞可能會在基底110方向產生二次衝擊游離而帶來更多的電子-電洞對(pairs of electrons and holes)。隔離結構152、153可阻擋這些電子-電洞對經由摻雜區120、130下方移動至相鄰的記憶胞，而避免產生寫入干擾。

圖2為根據本發明的第一實施例之電子移動方向的示意圖。

請參照圖2，電子會被介電常數較高的隔離結構152阻擋而無法到達相鄰的記憶胞的電荷儲存結構，藉此可避免造成寫入干擾。同理，當相鄰的記憶胞在進行寫入程序時，隔離結構152、153同樣具有防止二次衝擊游離所產生的電子-電洞對影響堆疊閘極結構140的效果。此外，在摻雜區120上例如是具有絕緣層210，絕緣層210的材料例如是氧化矽。

第二實施例

圖3為根據本發明的第二實施例之記憶體裝置示意圖。

請參照圖3，記憶體裝置包括驅動電路310與記憶胞陣列320，驅動電路310耦接於記憶胞陣列320，用以進行讀取與寫入記憶體胞陣列320的相關動作。上述圖1中的記憶胞可相互串接形成記憶體陣列320。其中，記憶胞的結構已於上述第一實施例進行詳盡地說明，故於此不再贅述。

如圖3所示，記憶胞陣列320具有多個相互串接的記憶胞，摻雜區331~334與閘極351~355呈交錯狀。在沿著閘極351~355的延伸方向上，相鄰的記憶胞共用相同的摻雜區作為源極或汲極，且相鄰的記憶胞共用相同的閘極351~355。以閘極351為例，摻雜區331、332的部份區域362、364分別作為一個記憶胞的源極與汲極，而閘極351的部份區域366則連接至此記憶胞的堆疊閘極結構。其餘記憶胞的結構依此類推，故於此不再贅述。

每個摻雜區331~334的下方分別設置有隔離結構341~344，以隔離結構341為例說明，隔離結構341連接於摻雜區331，並往摻雜區331的下方延伸預定長度，且隔離結構341的底部低於摻雜區331的底部，以避免寫入干擾。此外，由於沿著摻雜區331的延伸方向的記憶胞共用摻雜區331，因此隔離結構341也可以共用，直接形成於整個摻雜區331下方，類似一道隔離牆以防止電子穿越。其餘隔離結構342~344與摻雜區332~334的相關結構類似，如圖1與上述說明所述，故於此不再贅述。

第三實施例

圖4A至圖4G為根據本發明的第三實施例所述之記憶胞的製造流程剖面示意圖。

首先，請參照圖4A，提供基底410，基底410中已形成有摻雜區424、426與通道區428，且堆疊閘極結構430已形成於通道區428上。其中，摻雜區424、426分別作為汲極或源極使用。堆疊閘極結構430由下而上至少包括電荷陷入層434及閘極438。電荷陷入層434的材料例如是氮化矽。閘極438的材料例如是摻雜多晶矽。此外，堆疊閘極結構430更可選擇性地包括底介電層432及頂介電層436，底介電層432設置於基底410與電荷陷入層434之間，而頂介電層436設置於電荷陷入層434與閘極438之間。底介電層432及頂介電層436的材料例如分別是氧化矽。其中，底介電層432、電荷陷入層434及頂介電層436例如是形成ONO(oxide-nitride-oxide)的電荷儲存結構。

接著，請參照圖4B，在摻雜區424、426中分別形成溝槽441。溝槽441的形成方法例如是乾式蝕刻法。雖然本實施例中的溝槽441為梯形，但並不用以限制本發明。在其他實施例中，溝槽441亦可為矩形。

然後，於溝槽441及堆疊閘極結構430的側壁上分別形成間隙壁442、443。間隙壁442、443的形成方法例如是在基底410上形成氧化矽的間隙壁材料層，再對間隙壁材料層進行回蝕刻製程而形成之。

然後，請參照圖4C，以間隙壁442、443為罩幕，移除部份基底410，以加深溝槽441的深度，使溝槽441往摻雜區424、426的下方分別延伸一預定長度H3、H4，預定長度H3、H4可分別依設計需求而定，例如分別是300埃至1500埃。此時，溝槽441的深度大於摻雜區424、426的深度。

接下來，請參照圖4D，移除間隙壁442、443。移除間隙壁的方法例如是溼式蝕刻法。

之後，請參照圖4E，在位於預定長度H3、H4內的溝槽441中分別形成隔離結構450、460。隔離結構450、460分別連接於摻雜區424、426並向摻雜區424、426的下方(即，向基底410的方向)分別延伸一預定長度H3、H4。隔離結構450、460的底部分別低於摻雜區424、426的底部。

其中，隔離結構450、460的介電常數例如是大於基底410的介電常數。隔離結構450、460的介電常數例如是1至12。隔離結構450、460可為相同的材料，其材料例如是高介電材料，如二氧化矽、氮化矽或氣體(表示隔離結構450、460為一中空結構)。此外，隔離結構450、460的形狀也不受限，但其寬度例如是分別小於摻雜區424、426的寬度。雖然隔離結構450、460是以上述方法形成，但並不用以限制本發明。

然後，請參照圖4F，形成半導體層470以填補位於預定長度H3、H4外的溝槽441。半導體層470的形成方法例如是使用選擇性磊晶成長方法(Selective Epitaxy Growth，SEG)形成之。

接下來，請參照圖4G，於半導體層470中重新形成摻雜區424、426。摻雜區424、426的形成方法例如是離子植入法。

由上述實施例可知，利用上述製程即可在摻雜區424、426下方形成隔離結構450、460，並且可恢復摻雜區424、426原本的摻雜濃度。

值得注意的是，雖然本實施例是以在摻雜區424、426下方同時形成隔離結構450、460為例進行說明，但並不用以限制本發明。在其他實施例中，可以只形成隔離結構450、460的其中一者，同樣具有防止寫入干擾的效果。

此外，本實施例主要說明在摻雜區424、426下方形成隔離結構450、460的製程步驟，並不限定摻雜區424、426、通道區428及堆疊閘極結構430的形成方式，因此摻雜區424、426、通道區428及堆疊閘極結構430可配合製程需求調整其形成的時間與順序，在經由本實施例之揭露後，本技術領域具有通常知識者應可輕易推知其實施方式，故於此不再累述。

綜上所述，本發明在記憶胞的源極與汲極的摻雜區下方設置具有隔離結構，藉此防止寫入程序所產生的游離電子移動到相鄰的記憶胞，而避免產生寫入干擾的現象。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

110、410．．．基底

120、130、331~334、424、426．．．摻雜區

140、430．．．堆疊閘極結構

142、432．．．底介電層

144、434．．．電荷陷入層

146、436．．．頂介電層

148、351~355、438．．．閘極

152、153、341~344、450、460．．．隔離結構

160、428．．．通道區

210．．．絕緣層

310．．．驅動電路

320．．．記憶胞陣列

362、364．．．摻雜區331、332的部份區域

366．．．閘極351的部份區域

441．．．溝槽

442、443．．．間隙壁

470．．．半導體層

H1、H2、H3、H4．．．預定長度

圖1為根據本發明的第一實施例之記憶胞的剖面示意圖。

圖2為根據本發明的第一實施例之電子移動方向的示意圖。

圖3為根據本發明的第二實施例之記憶體裝置示意圖。

110．．．基底

120、130．．．摻雜區

140．．．堆疊閘極結構

142．．．底介電層

144．．．電荷陷入層

146．．．頂介電層

148．．．閘極

152、153．．．隔離結構

160．．．通道區

H1、H2．．．預定長度

Claims

一種記憶胞，包括：一基底，具有一第一摻雜區、一第二摻雜區與一通道區，該通道區位於該第一摻雜區與該第二摻雜區之間；一堆疊閘極結構，設置於該通道區上，該堆疊閘極結構由下而上至少包括一電荷陷入層及一閘極；以及一第一隔離結構，設置於該基底中，該第一隔離結構連接於該第一摻雜區並向該第一摻雜區的下方延伸一預定長度，且該第一隔離結構的底部低於該第一摻雜區的底部，其中該第一隔離結構的寬度小於該堆疊閘極結構與相鄰的一閘極結構之間的間隔的寬度。
如申請專利範圍第1項所述之記憶胞，更包括：一第二隔離結構，設置於該基底中，其中該第二隔離結構連接於該第二摻雜區並向該第二摻雜區的下方延伸該預定長度，且該第二隔離結構的底部低於該第二摻雜區的底部。
如申請專利範圍第2項所述之記憶胞，其中該第二隔離結構與該第一隔離結構的材料相同。
如申請專利範圍第1項所述之記憶胞，其中該第一隔離結構的介電常數大於該基底的介電常數。
如申請專利範圍第1項所述之記憶胞，其中該第一隔離結構的材料包括二氧化矽、氮化矽或氣體。
如申請專利範圍第1項所述之記憶胞，其中該第一隔離結構的寬度小於該第一摻雜區的寬度。
如申請專利範圍第1項所述之記憶胞，其中該預定長度為300埃至1500埃。
一種記憶體裝置，包括：一驅動電路；以及一記憶胞陣列，耦接於該驅動電路，其中該記憶胞陣列具有多個相互串接的記憶胞，各該記憶胞包括：一基底，具有一第一摻雜區、一第二摻雜區與一通道區，該通道區位於該第一摻雜區與該第二摻雜區之間；一堆疊閘極結構，設置於該通道區上，該堆疊閘極結構由下而上至少包括一電荷陷入層及一閘極；以及一第一隔離結構，設置於該基底中，該第一隔離結構連接於該第一摻雜區並向該第一摻雜區的下方延伸一預定長度，且該第一隔離結構的底部低於該第一摻雜區的底部，其中該第一隔離結構的寬度小於該堆疊閘極結構與相鄰的一閘極結構之間的間隔的寬度。
如申請專利範圍第8項所述之記憶體裝置，更包括：一第二隔離結構，設置於該基底中，其中該第二隔離結構連接於該第二摻雜區並向該第二摻雜區的下方延伸該預定長度，且該第二隔離結構的底部低於該第二摻雜區的底部。
如申請專利範圍第9項所述之記憶體裝置，其中該第二隔離結構與該第一隔離結構的材料相同。
如申請專利範圍第8項所述之記憶體裝置，其中該第一隔離結構的介電常數大於該基底的介電常數。
如申請專利範圍第8項所述之記憶體裝置，其中該第一隔離結構的材料包括二氧化矽、氮化矽或氣體。
如申請專利範圍第8項所述之記憶體裝置，其中該第一隔離結構的寬度小於該第一摻雜區的寬度。
如申請專利範圍第8項所述之記憶體裝置，其中該預定長度為300埃至1500埃。
一種記憶胞的製造方法，包括：提供一基底，該基底中已形成有一第一摻雜區、一第二摻雜區與一通道區，且一堆疊閘極結構已形成於該通道區上，其中該通道區位於該第一摻雜區與該第二摻雜區之間，且該堆疊閘極結構由下而上至少包括一電荷陷入層及一閘極；以及形成一第一隔離結構於該基底中，該第一隔離結構連接於該第一摻雜區並向該第一摻雜區的下方延伸一預定長度，且該第一隔離結構的底部低於該第一摻雜區的底部，其中該第一隔離結構的介電常數大於該基底的介電常數，其中該第一隔離結構的寬度小於該堆疊閘極結構與相鄰的一閘極結構之間的間隔的寬度。
如申請專利範圍第15項所述之記憶胞的製造方法，其中形成該第一隔離結構於該基底中的方法包括：在該第一摻雜區中形成一溝槽，該溝槽的深度大於該第一摻雜區的深度；在位於該預定長度內的該溝槽中形成該第一隔離結構；形成一半導體層以填補位於該預定長度外的該溝槽；以及於該半導體層中重新形成該第一摻雜區。
如申請專利範圍第15項所述之記憶胞的製造方法，更包括：形成一第二隔離結構於該基底中，其中該第二隔離結構連接於該第二摻雜區並向該第二摻雜區的下方延伸該預定長度，且該第二隔離結構的底部低於該第二摻雜區的底部。
如申請專利範圍第15項所述之記憶胞的製造方法，其中該第一隔離結構的材料包括二氧化矽、氮化矽或氣體。
如申請專利範圍第15項所述之記憶胞的製造方法，其中該第一隔離結構的寬度小於該第一摻雜區的寬度。
如申請專利範圍第15項所述之記憶胞的製造方法，其中該預定長度為300埃至1500埃。
如申請專利範圍第15項所述之記憶胞的製造方法，其中該第一隔離結構的介電常數大於該基底的介電常數。