KR100910524B1 - 플래시 메모리 소자 및 그 제조 방법 - Google Patents
플래시 메모리 소자 및 그 제조 방법 Download PDFInfo
- Publication number
- KR100910524B1 KR100910524B1 KR1020070118575A KR20070118575A KR100910524B1 KR 100910524 B1 KR100910524 B1 KR 100910524B1 KR 1020070118575 A KR1020070118575 A KR 1020070118575A KR 20070118575 A KR20070118575 A KR 20070118575A KR 100910524 B1 KR100910524 B1 KR 100910524B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- trench
- memory device
- flash memory
- floating gate
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000004065 semiconductor Substances 0.000 claims abstract description 21
- 239000002184 metal Substances 0.000 claims abstract description 11
- 125000006850 spacer group Chemical group 0.000 claims abstract description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 13
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 12
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 6
- 238000010030 laminating Methods 0.000 claims 1
- 239000012212 insulator Substances 0.000 abstract description 3
- 230000000694 effects Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 28
- 150000004767 nitrides Chemical class 0.000 description 9
- 229910004129 HfSiO Inorganic materials 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 플래시 메모리 소자 및 그 제조 방법에 관한 것으로서, 플래시 메모리 소자에 있어서, 반도체 기판에 형성되는 트렌치; 트렌치가 형성된 반도체 기판 전면에 형성되는 터널 산화막; 트렌치 내측으로부터 순차적으로 적층되는 플로팅 게이트, 게이트 절연막, 및 콘트롤 게이트; 및 플로팅 게이트, 게이트 절연막 및 콘트롤 게이트의 측면에 형성되는 스페이서를 포함한다. 따라서, 본 발명은 플로팅 게이트를 트렌치에 매립되도록 형성함으로써 플래쉬 메모리 소자의 두께를 감소시키고, 이로 인해 PMD(Pre-metal Dielectric)의 갭 필(gap fill) 시에 보이드(void)의 발생을 억제하며, 콘택 브리지(cantact bridge) 현상을 방지함으로써 소자의 신뢰성 및 수율을 증대시키는 효과를 가지고 있다.
플로팅 게이트, 게이트 절연막, 콘트롤 게이트, 터널 산화막, 트렌치
Description
본 발명은 플래쉬 메모리 소자의 두께를 감소시킴으로써 PMD(Pre-metal Dielectric)의 갭 필시에 보이드(void) 발생과 콘택 브리지(contact bridge) 현상을 방지하기 위한 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.
일반적으로, 반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다.
불휘발성 메모리 장치는 거의 무기한의 축적용량을 갖는데, EEPROM(electrically erasable and programmable ROM)과 같이 전기적으로 데이터의 입·출력이 가능한 플래시 메모리 소자에 대한 수요가 늘고 있다. 이들 장치의 메모리 셀은 일반적으로 실리콘 기판 상에 형성된 플로팅 게이트를 구비하는 수직 적층형 게이트 구조를 갖는다. 이러한 수직 적층형 게이트 구조는 전형적으로 하나 이상의 터널 산화막 또는 층간 절연막과, 플로팅 게이트의 위 또는 주변에 형성된 콘트롤 게이트를 포함한다.
한편, 플래시 메모리 소자는 프로그래밍 및 소거 특성을 구비한 이피롬(EPROM)과 전기적으로 프로그램 및 소거 특성을 확보하는 이이피롬(EEPROM)의 장점을 살려 제조된 메모리 소자이다. 이러한 플래시 소자는 대체로 한 개의 트랜지스터로서 한 비트의 저장 상태를 실현하며 전기적으로 프로그래밍과 소거를 수행한다.
종래의 기술에 따른 플래시 메모리 소자의 제조 방법을 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래의 기술에 따른 플래시 메모리 소자의 제조 방법을 순차적으로 설명하기 위한 도면이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)의 셀 영역부 상에 터널 산화막(12)을 성장시킨 다음, 터널 산화막(12) 상에 플로팅 게이트용 제 1 폴리 실리콘층(13)과, 게이트 절연막(14)과, 콘트롤 게이트용 제 2 폴리 실리콘층(15)을 순차적으로 적층시킨다.
한편, 게이트 절연막(14)은 플로팅 게이트 내에 저장된 전하를 보존하는 역할을 하는 것으로서, 산화막/질화막/산화막(oxide/nitride/oxide; ONO) 구조를 가진다.
도 1b에 도시된 바와 같이, 콘트롤 게이트용 제 2 폴리 실리콘층(15)의 형성을 마치면, 제 2 폴리 실리콘층(15) 상에 포토레지스트를 도포하고, 포토레지스트 를 노광 공정 및 현상 공정에 의하여 게이트 라인을 정의하는 포토레지스트 패턴(16)을 형성하며, 포토레지스트 패턴(16)을 식각 마스크로 하여 터널 산화막(12) 표면이 노출되도록 콘트롤 게이트용 제 2 폴리 실리콘층(15)과 게이트 절연막(14)과 플로팅 게이트용 제 1 폴리 실리콘층(13)을 순차적으로 식각하여 도 1c에 도시된 바와 같이, 일정 모양으로 패터닝된 콘트롤 게이트(15a)와 게이트 절연막 패턴(14a)과, 플로팅 게이트(13a)를 형성한다.
플로팅 게이트(13a)는 데이터의 프로그램 및 소거시 터널 산화막(12)의 전하 특성에 중요한 역할을 하며, 터널링 소오스로 제공된다.
콘트롤 게이트(15a)는 데이터의 프로그램 및 소거시 기판의 전자들을 플로팅 게이트(13a)로 이동시키거나, 플로팅 게이트(13a) 내의 전자들을 기판으로 이동시키기 위하여 전압이 인가된다.
도 1d에 도시된 바와 같이, 게이트 라인(13a,14a,15a)이 형성된 결과물 전면에 산화 방지용 질화막(17)을 형성시킨 다음 이방성 식각하여 도 1e에 도시된 바와 같이, 게이트 라인(13a,14a,15a)의 측벽에 스페이서(17a)를 형성한다.
이와 같은 종래의 기술에 따른 플래시 메모리 소자의 프로그램은 드레인 측에 채널 열 전자(channel hot electron)를 형성시켜서 이러한 전자를 플로팅 게이트(13a)에 축적함으로써 셀 트랜지스터의 문턱전압을 증가시키도록 한다. 반면에, 메모리 셀의 소거 동작은 기판과 플로팅 게이트(13a) 간에 고전압을 발생시켜 플로팅 게이트(13a)에 축적된 전자를 방출함으로써 셀 트랜지스터의 문턱전압을 낮추도록 한다.
상기한 바와 같은 종래의 기술에 따른 플래시 메모리 소자는 플로팅 게이트, ONO(oxide/nitride/oxide) 구조의 게이트 절연막, 콘트롤 게이트의 적층 구조를 가지고 있기 때문에 게이트 길이가 짧아짐에도 불구하고, 적층 구조의 두께가 줄어들지 못하는 단점을 가지고 있었다. 이로 인해 PMD(Pre-metal Dielectric)의 갭 필(gap fill)이 잘 되지 않으므로 PMD에 대한 보이드(void)가 발생하게 되며, 이러한 PMD의 보이드는 플래시 메모리 소자 셀의 크기가 점점 작아짐에 따라서 더욱 심각한 문제를 야기시키고 있다. 즉, 콘택(contact)의 브리지(bridge)로 인해서 플래쉬 어레이(flash array)에서 다이애그널 페일(diagonal fail)이 발생하는 문제점을 가지고 있었다.
본 발명은 플래쉬 메모리 소자의 두께를 감소시킴으로써 PMD의 갭 필시에 보이드(void)의 발생과 콘택 브리지(cantact bridge) 현상을 방지한다.
본 발명의 일 실시예로서 플래시 메모리 소자는, 플래시 메모리 소자에 있어서, 반도체 기판에 형성되는 트렌치; 트렌치가 형성된 반도체 기판 전면에 형성되는 터널 산화막; 트렌치 내측으로부터 순차적으로 적층되는 플로팅 게이트, 게이트 절연막, 및 콘트롤 게이트; 및 플로팅 게이트, 게이트 절연막 및 콘트롤 게이트의 측면에 형성되는 스페이서를 포함한다.
본 발명의 다른 실시예로서 플래시 메모리 소자의 제조 방법은, 플래시 메모 리 소자를 제조하는 방법에 있어서, 반도체 기판 상에 트렌치를 형성하는 단계; 트렌치가 형성된 반도체 기판의 전면에 터널 산화막을 형성하는 단계; 트렌치 내측에 채워지도록 플로팅 게이트용 제 1 도전층, 게이트 절연막, 콘트롤 게이트용 제 2 도전층을 순차적으로 적층하는 단계; 제 2 도전층 상에 게이트 라인을 정의하는 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 식각 마스크로 하여 식각하여 플로팅 게이트, 게이트 절연막, 콘트롤 게이트의 게이트 라인을 형성하는 단계; 및 게이트 라인 측면에 스페이서를 형성하는 단계를 포함한다.
본 발명에 따른 플래시 메모리 소자 및 그 제조 방법은 플로팅 게이트를 트렌치에 매립되도록 형성함으로써 플래쉬 메모리 소자의 두께를 감소시키고, 이로 인해 PMD(Pre-metal Dielectric)의 갭 필(gap fill) 시에 보이드(void)의 발생을 억제하며, 콘택 브리지(cantact bridge) 현상을 방지함으로써 소자의 신뢰성 및 수율을 증대시키는 효과를 가지고 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하기로 한다. 아울러 본 발명을 설명함에 있어서, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도 2a 내지 도 2f는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 순차 적으로 설명하기 위한 도면이다.
본 발명에 따른 플래시 메모리 소자는 도 2f에 도시된 바와 같이, 반도체 기판(101)에 형성되는 트렌치(trench; 103)와, 트렌치(103)가 형성된 반도체 기판(101) 전면에 형성되는 터널 산화막(104)과, 트렌치(103) 내측으로부터 순차적으로 적층되는 플로팅 게이트(floating gate; 105a), 게이트 절연막(106a) 및 콘트롤 게이트(control gate; 107a)와, 게이트 라인(105a,106a,107a) 측면에 형성되는 스페이서(spacer; 109a)를 포함한다.
트렌치(103)는 반도체 기판(101)의 셀 영역부에 사진 공정 및 식각 공정에 의하여 형성되고, 내측에 플로팅 게이트(105a)가 매립되도록 함으로써 플래시 메모리 소자의 두께를 감소시키는 역할을 하며, 게이트 라인(105a,106,107a)의 높이를 감안하여 20 ∼ 50nm의 깊이를 가짐이 바람직하다.
터널 산화막(104)은 트렌치(103) 형성을 위한 식각으로 인해 입은 데미지를 회복시키기 위한 것으로서, 반도체 기판(101)의 전면에 7 ∼ 9nm의 두께를 가지도록 형성됨으로써 트렌치(103)의 내측면에 형성되더라도 트렌치(103)가 플로팅 게이트(105a)가 매립되기 위한 내부 공간을 확보하도록 한다.
플로팅 게이트(105a)는 데이터의 프로그램 및 소거시 터널 산화막(104)의 전하 특성에 중요한 역할을 하고, 터널링 소오스로 제공되며, 트렌치(103) 내측에 매립되고, 폴리 실리콘으로 이루어지거나, TiN이나 TaN 등과 같은 도전성 금속으로 이루어진다.
게이트 절연막(106a)은 플로팅 게이트(105a) 내에 저장된 전하를 보존하는 역할을 하는 것으로서, 산화막/질화막/산화막(oxide/nitride/oxide; ONO) 구조를 가지거나, ONO 구조에서 질화막을 대신하여 HfO2, HfSiO, HfSiOxNy, AlxOy 중 어느 하나의 고유전율(high-k)을 가지는 절연체가 사용될 수 있다.
콘트롤 게이트(107a)는 데이터의 프로그램 및 소거시 기판의 전자들을 플로팅 게이트(105a)로 이동시키거나, 플로팅 게이트(105a) 내의 전자들을 기판으로 이동시키기 위하여 전압이 인가되며, 폴리 실리콘으로 이루어지거나, TiN이나 TaN 등과 같은 도전성 금속으로 이루어진다.
스페이서(109a)는 질화막으로 이루어지고, 플로팅 게이트(105a), 게이트 절연막(106a) 및 콘트롤 게이트(107a)로 이루어진 게이트 라인(105a,106a,107a)의 측면에 형성된다.
본 발명에 따른 플래시 메모리 소자의 제조를 본 발명의 플래시 메모리 소자의 제조 방법에 의해 설명하면 다음과 같다.
도 2a에 도시된 바와 같이, 반도체 기판(101)의 셀 영역부 상에 포토레지스트를 도포한 후, 포토레지스트를 노광 공정 및 현상 공정에 의하여 플로팅 게이트(105a; 도 2d에 도시)가 매립되기 위한 트렌치(103; 도 2b에 도시)를 정의하는 트렌치용 포토레지스트 패턴(102)을 형성한다.
도 2b에 도시된 바와 같이, 포토레지스트 패턴(102)을 식각 마스크로 하여 식각 공정에 의하여 트렌치(103)를 형성하고, 식각으로 인한 데미지를 회복하기 위하여 트렌치(103)가 형성된 반도체 기판(101) 전면에 터널 산화막(104)을 성장시킨 다.
트렌치(103)는 내측에 플로팅 게이트(105a)가 매립되도록 하기 위한 내부 공간을 가짐으로써 플래시 메모리 소자의 두께를 감소시키는 역할을 하고, 게이트 라인(105a,106a,107a; 도 2d에 도시)의 높이를 감안하여 20 ∼ 50nm의 깊이로 형성됨이 바람직하며, 셀 영역(cell area) 마스크를 이용해서 셀 영역의 실리콘을 식각할 수도 있다.
터널 산화막(104)은 반도체 기판(101)의 전면에 7 ∼ 9nm의 두께를 가지도록 형성됨이 바람직하며, 이로 인해 트렌치(103)의 내측면에 형성되더라도 트렌치(103)가 플로팅 게이트(105a)가 매립되기 위한 내부 공간을 확보할 수 있도록 한다.
한편, 터널 산화막(104)은 열 산화(thermal oxidation) 공정을 이용하여 형성하게 되며, 이러한 터널 산화막(104)을 질화(nitridation) 공정에 의해 SiOxNy 구조를 가지도록 함으로써 전하의 차지(charge)를 차단하도록 한다.
도 2c에 도시된 바와 같이, 터널 산화막(104)이 형성된 반도체 기판(101) 전면에 트렌치(103) 내측에 채워지도록 플로팅 게이트용 제 1 도전층(105), 게이트 절연막(106), 콘트롤 게이트용 제 2 도전층(107)을 증착에 의해 순차적으로 적층한다.
제 1 도전층(105)은 폴리 실리콘으로 형성하거나, TiN, TaN 등과 같은 도전성 금속으로 형성할 수 있다.
게이트 절연막(106)은 산화막/질화막/산화막(oxide/nitride/oxide; ONO) 구조를 가질 수 있으며, 이와 달리 ONO 구조에서 질화막을 대신하여 HfO2, HfSiO, HfSiOxNy, AlxOy 와 같은 고유전율(high-k) 절연체중 어느 하나를 사용할 수 있다.
제 2 도전층(107)은 폴리 실리콘으로 형성하거나, TiN, TaN 등과 같은 도전성 금속으로 형성할 수 있다.
제 2 도전층(107)의 형성을 마치면, 제 2 도전층(107) 상에 포토레지스트를 도포하고, 포토레지스트를 노광 공정 및 현상 공정에 의하여 게이트 라인(105a,106a,107a; 도 2d에 도시)을 정의하는 게이트 라인용 포토레지스트 패턴(108)을 형성하며, 포토레지스트 패턴(108)을 식각 마스크로 하여 터널 산화막(104) 표면이 노출되도록 제 2 도전층(107), 게이트 절연막(106), 제 1 도전층(105)을 순차적으로 식각하여 도 2d에 도시된 바와 같이, 일정 모양으로 패터닝된 플로팅 게이트(105a), 게이트 절연막(106a), 콘트롤 게이트(107a)를 형성한다.
도 2e에 도시된 바와 같이, 게이트 라인(105a,106a,107a)이 형성된 결과물 전면에 산화 방지용 질화막(109)을 형성시킨 다음, 이를 이방성 식각하여 도 2f에 도시된 바와 같이, 게이트 라인(105a,106a,107a)의 양쪽 측벽에 스페이서(109a)를 형성한다.
이와 같은 본 발명의 바람직한 실시예에 따르면, 플로팅 게이트를 트렌치에 매립되도록 형성함으로써 플래쉬 메모리 소자의 두께를 감소시키고, 이로 인해 PMD(Pre-metal Dielectric)의 갭 필(gap fill) 시에 보이드(void)의 발생을 억제하 며, 콘택 브리지(cantact bridge) 현상을 방지함으로써 소자의 신뢰성 및 수율을 증대시킨다.
이상에서와 같이, 본 발명의 상세한 설명에서 구체적인 실시예에 관해 설명하였으나, 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하며, 이러한 변형된 실시예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다할 것이다.
도 1a 내지 도 1e는 종래의 기술에 따른 플래시 메모리 소자의 제조 방법을 순차적으로 설명하기 위한 도면이고,
도 2a 내지 도 2f는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 순차적으로 설명하기 위한 도면이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 트렌치용 포토레지스트 패턴
103 : 트렌치 104 : 터널 산화막
105 : 제 1 도전층 105a : 플로팅 게이트
106,106a : 게이트 절연막 107 : 제 2 도전층
107a : 콘트롤 게이트 108 : 게이트 라인용 포토레지스트 패턴
109 : 질화막 109a : 스페이서
Claims (11)
- 플래시 메모리 소자에 있어서,반도체 기판에 형성되는 트렌치;상기 트렌치가 형성된 반도체 기판 전면에 형성되는 터널 산화막;상기 트렌치 내측으로부터 순차적으로 적층되는 플로팅 게이트, 게이트 절연막, 및 콘트롤 게이트; 및상기 플로팅 게이트, 상기 게이트 절연막 및 상기 콘트롤 게이트의 측면에 형성되는 스페이서를 포함하고,상기 트렌치는 20 ∼ 50nm의 깊이를 가지며,상기 터널 산화막은 7 ∼ 9nm의 두께를 가지는 것을 특징으로 하는 플래시 메모리 소자.
- 삭제
- 삭제
- 삭제
- 제 1 항에 있어서,상기 콘트롤 게이트는,폴리 실리콘으로 이루어지거나, 도전성 금속으로 이루어지는 것을 특징으로 하는 플래시 메모리 소자.
- 플래시 메모리 소자를 제조하는 방법에 있어서,반도체 기판 상에 트렌치를 형성하는 단계;상기 트렌치가 형성된 반도체 기판의 전면에 터널 산화막을 형성하는 단계;상기 트렌치 내측에 채워지도록 플로팅 게이트용 제 1 도전층, 게이트 절연막, 콘트롤 게이트용 제 2 도전층을 순차적으로 적층하는 단계;상기 제 2 도전층 상에 게이트 라인을 정의하는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 하여 식각하여 플로팅 게이트, 게이트 절연막, 콘트롤 게이트의 게이트 라인을 형성하는 단계; 및상기 게이트 라인 측면에 스페이서를 형성하는 단계를 포함하고,상기 트렌치를 형성하는 단계는 상기 트렌치를 20 ∼ 50nm의 깊이로 형성하며,상기 터널 산화막을 형성하는 단계는 상기 터널 산화막을 7 ∼ 9nm의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
- 삭제
- 삭제
- 삭제
- 삭제
- 제 6 항에 있어서,상기 제 1 도전층, 게이트 절연막, 제 2 도전층을 적층시키는 단계는,상기 제 2 도전층을 폴리 실리콘으로 형성하거나, 도전성 금속으로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070118575A KR100910524B1 (ko) | 2007-11-20 | 2007-11-20 | 플래시 메모리 소자 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070118575A KR100910524B1 (ko) | 2007-11-20 | 2007-11-20 | 플래시 메모리 소자 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090052061A KR20090052061A (ko) | 2009-05-25 |
| KR100910524B1 true KR100910524B1 (ko) | 2009-07-31 |
Family
ID=40859952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070118575A KR100910524B1 (ko) | 2007-11-20 | 2007-11-20 | 플래시 메모리 소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100910524B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8921922B2 (en) | 2012-08-21 | 2014-12-30 | SK Hynix Inc. | Nonvolatile memory device and method for fabricating the same |
| US11800705B2 (en) | 2021-06-07 | 2023-10-24 | Korea Institute Of Science And Technology | Flash memory device used in neuromorphic computing system |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02150071A (ja) * | 1988-11-30 | 1990-06-08 | Mitsubishi Electric Corp | 半導体装置 |
| KR20050038751A (ko) * | 2003-10-22 | 2005-04-29 | 매그나칩 반도체 유한회사 | 플래시 메모리 소자의 제조 방법 |
| KR100649974B1 (ko) | 2005-11-30 | 2006-11-27 | 주식회사 하이닉스반도체 | 리세스드 플로팅게이트를 구비한 플래시메모리소자 및 그의제조 방법 |
| KR100723437B1 (ko) | 2006-05-30 | 2007-05-30 | 삼성전자주식회사 | 반도체 플래시 메모리 소자 및 그 제조 방법 |
-
2007
- 2007-11-20 KR KR1020070118575A patent/KR100910524B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02150071A (ja) * | 1988-11-30 | 1990-06-08 | Mitsubishi Electric Corp | 半導体装置 |
| KR20050038751A (ko) * | 2003-10-22 | 2005-04-29 | 매그나칩 반도체 유한회사 | 플래시 메모리 소자의 제조 방법 |
| KR100649974B1 (ko) | 2005-11-30 | 2006-11-27 | 주식회사 하이닉스반도체 | 리세스드 플로팅게이트를 구비한 플래시메모리소자 및 그의제조 방법 |
| KR100723437B1 (ko) | 2006-05-30 | 2007-05-30 | 삼성전자주식회사 | 반도체 플래시 메모리 소자 및 그 제조 방법 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8921922B2 (en) | 2012-08-21 | 2014-12-30 | SK Hynix Inc. | Nonvolatile memory device and method for fabricating the same |
| US11800705B2 (en) | 2021-06-07 | 2023-10-24 | Korea Institute Of Science And Technology | Flash memory device used in neuromorphic computing system |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20090052061A (ko) | 2009-05-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7589374B2 (en) | Semiconductor device and related fabrication method | |
| JP2009027161A (ja) | フラッシュメモリ素子の製造方法 | |
| KR100766233B1 (ko) | 플래쉬 메모리 소자 및 그의 제조 방법 | |
| US8829644B2 (en) | Nonvolatile memory device and method of manufacturing the same | |
| JP2009170781A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| KR20070049731A (ko) | 플래시 메모리 및 그 제조방법 | |
| JP2005064506A (ja) | 自己整列型１ビットｓｏｎｏｓセル及びその形成方法 | |
| KR100910524B1 (ko) | 플래시 메모리 소자 및 그 제조 방법 | |
| US7214586B2 (en) | Methods of fabricating nonvolatile memory device | |
| JP2009188204A (ja) | フラッシュメモリ及びその製造方法 | |
| US20060148171A1 (en) | Method of fabricating a flash memory device | |
| JP5030047B2 (ja) | 半導体素子の製造方法 | |
| US8652902B2 (en) | Floating gate semiconductor memory device and method for producing such a device | |
| KR20060089530A (ko) | 하프 리세스된 부유게이트를 갖는 플래쉬 메모리 셀 및 그제조방법 | |
| TWI493660B (zh) | 非揮發性記憶體及其製作方法 | |
| KR100593597B1 (ko) | 비휘발성 메모리 소자의 제조 방법 | |
| JP4502802B2 (ja) | 不揮発性メモリー素子の製造方法 | |
| KR100604532B1 (ko) | 비휘발성 메모리 소자의 제조 방법 | |
| KR100602937B1 (ko) | 비휘발성 메모리 소자의 제조 방법 | |
| KR100622030B1 (ko) | 비휘발성 메모리 소자의 제조방법 | |
| KR100526477B1 (ko) | 비휘발성 메모리 소자의 제조 방법 | |
| US20090218615A1 (en) | Semiconductor device and method of manufacturing the same | |
| US7329919B2 (en) | Non-volatile memory device and method of manufacturing the same | |
| TWI493693B (zh) | 非揮發性記憶體及其製造方法 | |
| TWI559455B (zh) | 非揮發性記憶體的製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120619 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |