KR100766233B1 - 플래쉬 메모리 소자 및 그의 제조 방법 - Google Patents
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Abstract
1 셀(cell) 당 2 비트(bit)의 데이터 저장이 가능하고, 레이아웃(layout)적인 한계를 넘어 채널(channel) 길이 조절이 가능하도록 한 플래쉬 메모리 소자 및 그의 제조방법에 관한 것으로, 이러한 목적을 달성하기 위한 플래쉬 메모리 소자는 트렌치들이 형성된 반도체 기판상에 일방향으로 배열되는 라인 형태로 형성되며 상기 트렌치를 매립하는 게이트 라인들과, 상기 반도체 기판과 상기 게이트 라인들 사이에 형성되며 터널 절연막, 전하 저장막 및 블로킹 절연막을 포함하는 적층막과, 상기 트렌치들 하부의 상기 반도체 기판과 상기 적층막 사이에 형성되는 비트분리 절연막과, 상기 트렌치와 트렌치 사이의 상기 적층막과 상기 반도체 기판을 상기 게이트 라인에 수직한 라인 형태로 식각하고 절연막을 매립하여 형성된 소자분리막을 포함한다.
SONOS, 채널 길이
Description
도 1은 본 발명에 따른 플래쉬 메모리 소자의 평면도
도 2는 도 1을 A-A 방향에 따라 절단한 단면도
도 3은 도 1을 B-B 방향에 따라 절단한 단면도
도 4는 도 1을 C-C 방향에 따라 절단한 단면도
도 5a 내지 도 5f는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조 공정 단면도
도 6은 소오스 및 드레인 형성을 위한 이온 주입 공정에 사용된 마스크를 나타낸 도면
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 14 : 비트분리 절연막
15 : 터널 절연막, 전하 저장막 및 블로킹 절연막을 포함하는 적층막
19 : 게이트 라인
19 : 게이트 라인
20 : 소오스 또는 드레인
본 발명은 플래쉬 메모리 소자 및 그의 제조방법에 관한 것으로, 특히 1셀(cell) 당 2 비트(bit)의 데이터 저장이 가능하고, 레이아웃(layout)적인 한계를 넘어 채널 길이 조절이 가능하도록 한 플래쉬 메모리 소자 및 그의 제조방법에 관한 것이다.
플래쉬 메모리는 전원 공급이 끊겨도 저장된 정보를 잃지 않는 비휘발성 메모리의 일종으로, 크게 노아(NOR)형과 낸드(NAND)형으로 분류된다.
노아(NOR)형은 2셀 당 1개의 콘택이 필요하며 고집적화에 불리하지만, 셀 전류가 커서 고속화에 유리하다는 장점을 가지며, 낸드(NAND)형은 셀 전류가 적어 고속화에 불리하지만 다수의 셀이 하나의 콘택을 공유하여 고집적화에 유리하다는 장점을 갖는다. 따라서, 낸드 플래쉬 메모리는 최근 디지털 스틸 카메라 등에 사용되는 등 차세대 메모리로 각광받고 있다.
일반적인 플래쉬 메모리 셀은 반도체 기판상에 형성된 터널 산화막, 플로팅 게이트(floating gate), 게이트 유전막, 컨트롤 게이트(control gate)가 순차적으로 적층된 구조를 가지며, 플로팅 게이트에 전자를 주입하거나 빼냄으로써 프로그램 및 소거 동작이 이루어진다. 이와 같은 플래쉬 메모리 셀을 소위 '플로팅 게이트 메모리(floating gate memory)'라고 한다.
플로팅 게이트 메모리는 전압 분할 커플링(voltage divided coupling) 방식의 IPO(Inter Poly Oxide) 구조에 의해 스케일다운(scale down)에 큰 제약을 받는 다.
이에, 최근에는 플로팅 게이트 메모리의 스케일다운 제약을 해결한 SONOS(Silicon Oxide Nitride Oxide Silicon) 구조의 비휘발성 메모리가 각광을 받고 있다.
SONOS 구조의 비휘발성 메모리는 산화막과 질화막 사이의 전기적 포텐셜(potential) 차이를 이용하는데, 이는 질화막에 트랩(trap)된 전자가 아래 위의 산화막에 의한 포텐셜 장벽(potential barrier)에 의해 전원이 꺼져도 소실되지 않고 비휘발성의 특성을 유지하는 원리이다. 프로그램은 전자가 질화막 하부에 존재하는 얇은 산화막을 터널링(tunneling)할 수 있는 전압을 인가하는 것에 의해 이루어지며, 읽기는 프로그램에 따른 트랜지스터 문턱전압의 차이에 의한 구동 전류 차이를 차등증폭기를 이용하여 구분하는 것에 의해 이루어진다.
SONOS 구조의 비휘발성 메모리는 플로팅 게이트 메모리와 달리 IPO(Inter Poly Oxide)가 없어 전압 분할 없이 소자 동작이 가능하며, 구조 또한 크게 간단하다. 그러나, SONOS 구조의 비휘발성 메모리도 향후 집적의 한계에 도달할 것이므로 스케일다운(scale down)뿐만 아니라 단위 피치 당 셀 집적도 증가 기술이 필수적인 상황이다.
본 발명은 전술한 문제점을 해결하기 위하여 안출한 것으로써, 1 셀(cell) 당 2 비트(bit)의 데이터 저장이 가능하고, 레이아웃(layout)적인 한계를 넘어 채널(channel) 길이 조절이 가능하도록 한 플래쉬 메모리 소자 및 그의 제조방법을 제공하는데 그 목적이 있다.
본 발명의 실시예에 따른 플래쉬 메모리 소자는 트렌치들이 형성된 반도체 기판상에 일방향으로 배열되는 라인 형태로 형성되며 상기 트렌치들을 매립하는 게이트 라인들과, 상기 반도체 기판과 상기 게이트 라인들 사이에 형성되며 터널 절연막, 전하 저장막 및 블로킹 절연막을 포함하는 적층막과, 상기 트렌치들 하부의 상기 반도체 기판과 상기 적층막 사이에 형성되는 비트분리 절연막과, 상기 트렌치와 상기 트렌치 사이의 상기 적층막과 상기 반도체 기판을 상기 게이트 라인에 수직한 라인 형태로 식각하고 절연막을 매립하여 형성된 소자분리막을 포함한다.
본 발명의 실시예에 플래쉬 메모리 소자의 제조방법은 반도체 기판에 트렌치들을 형성하고 상기 트렌치들 저부에 비트분리 절연막을 형성하는 단계와, 상기 비트분리 절연막이 형성된 상기 트렌치 내부에 터널 절연막, 전하 저장막 및 블로킹 절연막을 포함하는 적층막 및 제 1 도전막을 형성하는 단계와, 상기 트렌치들과 상기 트렌치들 사이의 상기 반도체 기판을 식각하고 절연막을 매립하여 소자분리막들을 형성하는 단계와, 상기 적층막 및 상기 제 1 도전막 상부에 제 2 도전막을 형성하는 단계와, 상기 제 2 도전막과 상기 적층막과 상기 제 1 도전막과 상기 비트분리 절연막과 상기 반도체 기판을 식각하여 일방향으로 배열되는 게이트 라인을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 플래쉬 메모리 소자의 평면도이고, 도 2는 도 1의 A-A 방향에 따른 단면도이며, 도 3은 도 1의 B-B 방향에 따른 단면도이고, 도 4는 도 1의 C-C 방향에 따른 단면도이다.
도 1 내지 도 4를 참조하면, 반도체 기판(10)상에 일방향으로 게이트 라인(19)들이 배열되어 있고, 게이트 라인(19) 하부의 반도체 기판(10)에는 게이트 라인(19)에 수직한 방향으로 트렌치(13)들이 형성되어 있으며, 게이트 라인(19) 하부에는 트렌치(13)들이 형성된 반도체 기판(10)의 표면 프로파일을 따라서 터널 절연막과 전하가 축적될 전하 저장막 및 블로킹 절연막을 포함하는 적층막(15)이 형성되어 있다.
여기서, 터널 절연막과 블로킹 절연막은 SiO2막으로 형성하고, 전하 저장막은 Si3N4막으로 형성함이 바람직하며, 터널 절연막, 전하 저장막 및 블로킹 절연막 각각의 두께는 1~1000Å이 되도록 함이 바람직하다.
게이트 라인(19)은 트렌치(13) 내부에 매립되는 제 1 도전막(16)과, 제 1 도전막(16)과 전기적으로 연결되며 적층막(15)상에 형성되는 제 2 도전막(18)으로 구성된다. 제 1 도전막(16)은 폴리실리콘막으로 형성함이 바람직하고, 제 2 도전막(18)은 텅스텐실리사이드막(WSix)으로 형성함이 바람직하다.
트렌치(13) 하부의 반도체 기판(10)과 적층막(15) 사이에는 비트분리 절연막(14)이 형성되어 있고, 게이트 라인(19) 하부의 트렌치(13)가 형성되지 않은 반도체 기판(10)과 적층막(15) 사이에는 산화막으로 된 제 1 절연막(11)과 하드마스크막(12)이 형성되어 있다.
그리고, 게이트 라인(19)들의 배열 방향에 수직한 방향으로는 적층막(15)과 반도체 기판(10)을 식각하고 절연막을 매립하여 형성된 소자분리막(17)이 이웃하는 트렌치(13)들 사이를 지나가는 라인 형태로 형성되어 액티브 영역을 정의하고 있다.
한편, 게이트 라인(19)의 양측에는 트렌치(13)의 바닥면보다 아래에 위치되며 소자분리막(17)에 의해 정의된 액티브 영역을 갖는 반도체 기판(10)이 노출되어 있고, 노출된 반도체 기판(10)의 액티브 영역에는 소자분리막(17)과 평행한 라인 형태의 영역을 사이에 두고 분리된 소오스 또는 드레인(20)이 형성되어 있다.
이와 같은 구성을 갖는 플래쉬 메모리 소자의 제조방법은 다음과 같다.
도 5a 내지 도 5f는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 제조공정 단면도이고, 도 6은 소오스 및 드레인 영역 형성을 위한 이온 주입 공정에 사용된 이온주입 마스크를 나타낸 도면이다.
도 5a를 참조하면, 반도체 기판(10)상에 제 1 절연막(11)과 하드마스크막(12)을 순차 형성하고, 사진 식각 공정으로 하드마스크막(12)과 제 1 절연막(11) 및 반도체 기판(10)의 일정 두께를 식각하여 일방향으로 배열되는 다수개의 트렌치(13)들을 형성한다. 제 1 절연막(11)은 산화막으로 형성함이 바람직하다.
도 5b를 참조하면, 트렌치(13)들을 포함한 전면에 산화막을 이용하여 비트분리 절연막(14)을 형성한다.
도 5c를 참조하면, 전면식각(etch back) 공정으로 트렌치(13) 측면과 트렌치(13) 외부에 형성된 비트분리 절연막(14)을 제거하여 트렌치(13) 하부에 일정 두께의 비트분리 절연막(14)을 잔류시킨다. 이 잔류된 비트분리 절연막(14)은 하나의 셀에 2 비트의 데이터 저장이 가능하도록 하는 역할을 한다. 전면 식각 공정으로는 건식 식각 공정 또는 습식 식각 공정 모두 사용 가능하며, 습식 식각 공정을 사용하는 경우 습식 캐미컬로는 HF, BOE(Buffer Oxide Etchant), NH4, H3PO4 등을 사용함이 바람직하다.
그리고, 트렌치(13)를 포함한 비트분리 절연막(14) 상에 터널 절연막과 전하가 축적될 전하 저장막 및 블로킹 절연막을 포함하는 적층막(15)을 형성하고 적층막(15)상에 제 1 도전막(16)을 형성하여 트렌치(13)를 매립한다.
적층막(15)의 터널 절연막과 블로킹 절연막은 SiO2막으로 형성함이 바람직하고, 전하 저장막은 Si3N4막으로 형성함이 바람직하며, 제 1 도전막(16)으로는 폴리실리콘막으로 형성함이 바람직하다. 이로써, 적층막(15)은 ONO(Oxide-Nitride-Oxide) 적층 구조로 형성된다. 이때, 터널 절연막, 전하 저장막 및 블로킹 절연막은 각각의 두께가 1~1000Å이 되도록 함이 바람직하다.
도 5d를 참조하면, 트렌치(13)들 사이의 제 1 도전막(16)과 적층막(15)과 하드마스크막(12)과 제 1 절연막(11)과 반도체 기판(10)을 식각하여 트렌치(13)와 평행하게 배열되는 소자분리용 트렌치를 형성하고 소자분리용 트렌치에 절연막을 매립하고 평탄 연마하여 소자분리막(17)을 형성한다. 소자분리용 트렌치는 트렌치(13)보다 깊은 깊이로 형성한다.
도 5e를 참조하면, 제 1 도전막(16)을 리세스시키어 트렌치(13)의 상부를 노출시킨다.
도 5f를 참조하면, 제 1 도전막(16)을 포함한 적층막(15) 상에 제 2 도전막(18)을 형성한다. 제 2 도전막(18)은 텅스텐 실리사이드막으로 형성함이 바람직하다.
그리고, 제 2 도전막(18)부터 비트분리 절연막(14)까지의 적층 구조물을 선택적으로 식각하여 소자분리막(17)의 배열 방향에 수직한 방향으로 배열되는 게이트 라인(19)을 형성한다.
도 6을 참조하면, 소자분리막(17)에 의해 정해진 액티브 영역을 소자분리막(17)과 평행한 방향으로 가로지르는 포토레지스트(PR)막을 형성하고, 포토레지스트(PR)막을 마스크로 불순물 이온을 주입한 다음, 어닐링 공정으로 주입된 불순물 이온을 확산시키어 소오스 또는 드레인(20)을 형성한다. 어닐링 공정시 급속 열처리(Rapid Thermal Process : RTP) 장비나 노(furnace)를 사용함이 바람직하다. RTP 장비를 사용하는 경우, 어닐링 공정을 환원 분위기에서 실시하고, 어닐링 온도는 700~1500℃로 설정하며, 승온 속도는 30~75℃로 설정하도록 한다. 그리고, 노를 사용하는 경우에 어닐링 온도는 800~1500℃로 설정하도록 한다.
이상으로, 본 발명에 따른 플래쉬 메모리 소자 제조를 완료한다.
이와 같은 본 발명에 따른 플래쉬 메모리 소자의 프로그램 동작은 반도체 기판(10)의 전하가 트렌치(13) 양 측벽에 형성된 적층막(15)의 터널 절연막을 터널링(tunneling)하여 전하 저장막에 트랩됨으로써 이루어진다. 이때, 비트분리 절연막(14)의 두께가 두꺼워 트렌치(13) 저부에서는 반도체 기판(10)의 전하가 비트분리 절연막(14)과 터널 절연막을 터널링하지 못하므로 트렌치(13) 저부에 형성된 전하 저장막에는 전하가 트랩되지 않는다. 따라서, 전하가 트랩된 트렌치(13) 양 측벽의 전하 저장막은 트렌치(13) 저부의 전하 저장막에 의해 전기적으로 분리되게 되어 단위 셀에 2 비트의 데이터 저장이 가능하게 된다.
한편, 채널(channel)은 트렌치(13) 측면에 형성되게 되며 채널 길이는 트렌치(13)의 깊이를 조정함으로써 조절 가능하다.
상술한 바와 같이, 본 발명은 다음과 같은 효과가 있다.
첫째, 단위 셀 당 2 비트의 데이터 저장이 가능하므로 소자의 집적도를 향상시킬 수 있다.
둘째, 트렌치 측벽에 채널을 형성하므로 레이아웃적인 한계를 넘어 채널 길이 조절이 가능해 진다.
Claims (16)
- 트렌치들이 형성된 반도체 기판상에 일방향으로 배열되는 라인 형태로 형성되며 상기 트렌치들을 매립하는 게이트 라인들;상기 반도체 기판과 상기 게이트 라인들 사이에 형성되며 터널 절연막, 전하 저장막 및 블로킹 절연막을 포함하는 적층막;상기 트렌치들 하부의 상기 반도체 기판과 상기 적층막 사이에 형성되는 비트분리 절연막; 및상기 트렌치와 상기 트렌치 사이의 상기 적층막과 상기 반도체 기판을 상기 게이트 라인에 수직한 라인 형태로 식각하고 절연막을 매립하여 형성된 소자분리막을 포함하는 플래쉬 메모리 소자.
- 제 1항에 있어서, 상기 트렌치가 형성되지 않은 상기 반도체 기판과 상기 적층막 사이에 적층 형성되는 절연막과 하드마스크막을 더 포함하는 플래쉬 메모리 소자.
- 제 2항에 있어서, 상기 절연막을 산화막으로 구성하는 플래쉬 메모리 소자.
- 제 1항에 있어서, 상기 게이트 라인이 형성되지 않은 상기 반도체 기판은 상기 트렌치들의 바닥면보다 아래에 위치하고, 상기 소자분리막에 의해 정해진 액티브 영역에는 상기 소자분리막 인접하여 형성된 소오스 및 드레인을 더 포함하는 플래쉬 메모리 소자.
- 제 1항에 있어서, 상기 소자분리막이 상기 트렌치들보다 깊은 깊이를 갖는 플래쉬 메모리 소자.
- 반도체 기판에 트렌치들을 형성하고 상기 트렌치들 저부에 비트분리 절연막을 형성하는 단계;상기 비트분리 절연막이 형성된 상기 트렌치 내부에 터널 절연막, 전하 저장막 및 블로킹 절연막을 포함하는 적층막 및 제 1 도전막을 형성하는 단계;상기 트렌치들과 상기 트렌치들 사이의 상기 반도체 기판을 식각하고 절연막을 매립하여 소자분리막들을 형성하는 단계;상기 적층막 및 상기 제 1 도전막 상부에 제 2 도전막을 형성하는 단계; 및상기 제 2 도전막과 상기 적층막과 상기 제 1 도전막과 상기 비트분리 절연막과 상기 반도체 기판을 식각하여 일방향으로 배열되는 게이트 라인을 형성하는 단계를 포함하는 플래쉬 메모리 소자의 제조방법.
- 제 6항에 있어서, 상기 소자분리막들을 형성한 후 상기 제 1 도전막을 일부 리세스하는 단계를 더 포함하는 플래쉬 메모리 소자의 제조방법.
- 제 6항에 있어서, 상기 트렌치들을 형성하기 전에 상기 반도체 기판상에 절연막과 하드마스크막을 더 형성하는 플래쉬 메모리 소자의 제조방법.
- 제 7항에 있어서, 상기 절연막을 산화막으로 형성하는 플래쉬 메모리 소자의 제조방법.
- 제 6항에 있어서, 상기 게이트 라인을 형성한 후에 상기 게이트 라인상에 상기 소자분리막들 사이의 상기 반도체 기판을 상기 소자분리막에 평행한 방향으로 가로지르는 포토레지스트막을 형성하는 단계; 및상기 포토레지스트막을 마스크로 불순물 이온을 주입하여 소오스 및 드레인을 형성하는 단계를 더 포함하는 플래쉬 메모리 소자의 제조방법.
- 제 6항에 있어서, 상기 제 1 도전막은 폴리실리콘막으로 구성되는 플래쉬 메모리 소자의 제조방법.
- 제 6항에 있어서, 상기 제 2 도전막을 WSix로 구성되는 플래쉬 메모리 소자의 제조방법.
- 제 6항에 있어서, 상기 적층막은 각각 1~1000Å의 두께로 형성되는 플래쉬 메모리 소자의 제조방법.
- 제 6항에 있어서, 상기 소자분리막이 깊이가 상기 트렌치들의 깊이보다 깊게 형성되는 플래쉬 메모리 소자의 제조방법.
- 제 6항에 있어서, 상기 비트분리 절연막을 형성하는 단계는 상기 트렌치들 전면에 절연막을 형성하는 단계; 및상기 트렌치 양측벽에 형성된 절연막을 제거하는 단계를 포함하는 플래쉬 메 모리 소자의 제조방법.
- 제 15항에 있어서, 상기 양측벽에 형성된 비트분리 절연막은 습식 및 건식 식각을 이용하여 제거하는 플래쉬 메모리 소자의 제조방법.
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