CN102569199B - 制造一半导体结构的方法及一种垂直通道记忆结构 - Google Patents
制造一半导体结构的方法及一种垂直通道记忆结构 Download PDFInfo
- Publication number
- CN102569199B CN102569199B CN201010617611.2A CN201010617611A CN102569199B CN 102569199 B CN102569199 B CN 102569199B CN 201010617611 A CN201010617611 A CN 201010617611A CN 102569199 B CN102569199 B CN 102569199B
- Authority
- CN
- China
- Prior art keywords
- isolation trenches
- entity isolation
- entity
- vertical channel
- fill
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 83
- 239000004065 semiconductor Substances 0.000 title claims abstract description 50
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 37
- 238000002955 isolation Methods 0.000 claims abstract description 184
- 230000000977 initiatory effect Effects 0.000 claims abstract description 74
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 56
- 229920005591 polysilicon Polymers 0.000 claims abstract description 56
- 238000011049 filling Methods 0.000 claims abstract description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 31
- 239000000463 material Substances 0.000 claims description 26
- 238000009792 diffusion process Methods 0.000 claims description 19
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 18
- 230000008569 process Effects 0.000 claims description 17
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 17
- 238000004140 cleaning Methods 0.000 claims description 15
- 230000015572 biosynthetic process Effects 0.000 claims description 12
- 238000000059 patterning Methods 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 238000012856 packing Methods 0.000 claims description 7
- 239000000126 substance Substances 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 5
- 239000003989 dielectric material Substances 0.000 claims description 5
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 claims description 4
- 238000002360 preparation method Methods 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 55
- 239000004744 fabric Substances 0.000 description 15
- 238000000151 deposition Methods 0.000 description 13
- 230000008021 deposition Effects 0.000 description 13
- 230000002093 peripheral effect Effects 0.000 description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 12
- 238000007254 oxidation reaction Methods 0.000 description 11
- 230000002262 irrigation Effects 0.000 description 10
- 238000003973 irrigation Methods 0.000 description 10
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 7
- 239000000377 silicon dioxide Substances 0.000 description 7
- 238000001465 metallisation Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 239000002159 nanocrystal Substances 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000012163 sequencing technique Methods 0.000 description 3
- UGFAIRIUMAVXCW-UHFFFAOYSA-N Carbon monoxide Chemical compound [O+]#[C-] UGFAIRIUMAVXCW-UHFFFAOYSA-N 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000009434 installation Methods 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000280 densification Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000003292 diminished effect Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000003701 mechanical milling Methods 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Landscapes
- Element Separation (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明是有关于一种制造一半导体结构的方法及一种垂直通道记忆结构。该方法包含准备一垂直通道记忆结构以填充一定义于其间的实体隔离沟渠，该实体隔离沟渠是定义于相邻的主动结构之间且在一第一方向上延伸，该主动结构也定义位于邻接该主动结构相对于该实体隔离沟渠的两侧的通道。该方法也包含施加多层介电层(例如氧化硅-氮化硅-氧化硅(ONO)层)、多晶硅垫层及/或氧化物薄膜以填充该实体隔离沟渠。本发明还提供了一种垂直通道记忆结构。因此藉由本发明可以提供相对简单及省钱的方式以填充一记忆阵列中的小空间，特别的是可以用来填充一介于垂直通道记忆阵列的主动结构之间的实体隔离沟渠，以避免记忆阵列中程序化干扰。
Description
技术领域
本发明涉及一种形成集成电路装置的工艺，特别是涉及一种避免记忆阵列中程序化干扰的制造一半导体结构的方法及一种垂直通道记忆结构。
背景技术
在半导体产业中，现今的趋势是持续不断地在电子装置的制作工艺中微缩各方面的元件尺寸。当两者具有大致相同的功能时，较小的电子装置会比较大的更受欢迎。因此，为了制造更小的装置当然也需要将这些装置中所使用的元件变得更小。然而，将元件尺寸变小的同时也代表其间的距离也需变小，这就会导致隔离的问题。
在包含紧密封装的记忆胞阵列的记忆装置中，程序化干扰及第二位元效应是一种会对储存于记忆胞中的位元造成影响的现象。改善隔离机制可以降低这些现象的影响。然而，当具有更小的元件尺寸时，隔离机制也必须跟着调整。
因为装置整合的复杂程度及单一芯片中的电路数目很多，互连线通常不再使用单层互连线的方式进行。而是，在至少两层或是更多层的导体互连方式下进行，每一层中具有导线沟渠的图案且其彼此间由绝缘层所分隔。沟渠也可以作为隔离之用。然而，在某些沟渠尺寸也变小的情况下，如何填入此小空间内也变得困难。
由此可见，上述现有的半导体结构的制造方法及记忆结构在产品结构、制造方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的制造一半导体结构的方法及一种垂直通道记忆结构，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
发明内容
本发明的目的在于，克服现有的半导体结构的制造方法及记忆结构存在的缺陷，而提供一种新的制造一半导体结构的方法及一种垂直通道记忆结构，所要解决的技术问题是使其可以提供相对简单及省钱的方式以填充一记忆阵列中的小空间，更可以用来填充一介于垂直通道记忆阵列的主动结构之间的实体隔离沟渠，非常适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种制造一半导体结构的方法，该方法包括以下步骤：准备一垂直通道记忆结构以填充一定义于其间的实体隔离沟渠，该实体隔离沟渠是定义于相邻的主动结构之间且在一第一方向上延伸，该主动结构也定义位于邻接该主动结构相对于该实体隔离沟渠的两侧的通道；以及施加介电材料以填充该实体隔离沟渠。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的制造一半导体结构的方法，更包含：图案化多条字元线于该垂直通道记忆结构之上，该些字元线彼此平行在一与该第一方向大致垂直的第二方向上延伸，该些字元线延伸于该主动结构及该实体隔离沟渠之上且填充对应的通道部分。
前述的制造一半导体结构的方法，其中所述的图案化多条字元线是在填充该实体隔离沟渠之后进行以防止该些字元线因为实体隔离沟渠开口条件所造成的字元线桥接。
前述的制造一半导体结构的方法，其中所述的介电材料是氧化硅-氮化硅-氧化硅(ONO)层。
前述的制造一半导体结构的方法，其中所述的填充该实体隔离沟渠包含在该氧化硅-氮化硅-氧化硅(ONO)层形成时以该氧化硅-氮化硅-氧化硅(ONO)层填充该实体隔离沟渠。
前述的制造一半导体结构的方法，其中在该氧化硅-氮化硅-氧化硅(ONO)层形成时以该氧化硅-氮化硅-氧化硅(ONO)层填充该实体隔离沟渠更包含进行一清洁工艺于进行再氧化层之前，且实行埋藏扩散布植于主动结构的上方及通道的底部，且之后，在形成氧化硅-氮化硅-氧化硅(ONO)层之前进行一氧化硅-氮化硅-氧化硅(ONO)清洁工艺。
前述的制造一半导体结构的方法，其中在该氧化硅-氮化硅-氧化硅(ONO)层形成时以该氧化硅-氮化硅-氧化硅(ONO)层填充该实体隔离沟渠包含以氧化硅-氮化硅-氧化硅、能隙工程硅-氧化硅-氮化硅-氧化硅-硅(BE-SONOS)或纳米晶体的至少一者填入实体隔离沟渠内。
前述的制造一半导体结构的方法，其中填充该实体隔离沟渠包含以氧化硅填充该实体隔离沟渠。
前述的制造一半导体结构的方法，其中以氧化硅填充该实体隔离沟渠包含以高温氧化、四乙氧基硅烷(TEOS)或同位蒸气生成(ISSG)的至少一者填入实体隔离沟渠内。
前述的制造一半导体结构的方法，其中以氧化硅填充该实体隔离沟渠包含提供氧化硅薄膜填入实体隔离沟渠具有高密度等离子体沉积的氧化物于该主动结构的上方及氧化物薄膜于实体隔离沟渠内。
前述的制造一半导体结构的方法，其中填充该实体隔离沟渠包含以多晶硅垫层填充该实体隔离沟渠。
前述的制造一半导体结构的方法，其中以多晶硅垫层填充该实体隔离沟渠包含以非晶硅、多晶硅或单晶硅的至少一者填入实体隔离沟渠内。
前述的制造一半导体结构的方法，其中所述的以多晶硅垫层填充该实体隔离沟渠包含：提供氧化硅薄膜于主动结构及通道的上方，然后再形成一多晶硅垫层于该氧化硅薄膜之上及填入该实体隔离沟渠内；进行化学干蚀刻工艺以将该多晶硅垫层在该垂直通道记忆结构中除了在该实体隔离沟渠内的大致所有的部分回蚀刻。
前述的制造一半导体结构的方法，其中以多晶硅垫层填充该实体隔离沟渠更包含进行一清洁工艺于进行再氧化层之前，且实行埋藏扩散布植于该主动结构的上方及该通道的底部，且之后，在形成氧化硅-氮化硅-氧化硅(ONO)层之前进行一氧化硅-氮化硅-氧化硅(ONO)清洁工艺。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种垂直通道记忆结构，其包含：至少一组主动结构在一第一方向上延伸，该主动结构彼此邻接的放置且具有一实体隔离沟渠于其间，该实体隔离沟渠也在该第一方向上延伸；通道放置于邻接该主动结构的侧边，其是位于邻接该主动结构相对于该实体隔离沟渠的两侧；以及一填充材料填充于该实体隔离沟渠内，其搭配施加多层介电层、多晶硅垫层及/或氧化物薄膜。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的垂直通道记忆结构，更包含：图案化多条字元线，该些字元线彼此平行在一与该第一方向大致垂直的第二方向上延伸，该些字元线延伸于该主动结构及该实体隔离沟渠之上且填充对应的通道部分。
前述的垂直通道记忆结构，其中所述的填充材料包含氧化硅-氮化硅-氧化硅、能隙工程硅-氧化硅-氮化硅-氧化硅-硅(BE-SONOS)或纳米晶体的至少一者于施加该多层介电层时填入该实体隔离沟渠内。
前述的垂直通道记忆结构，其中所述的填充材料包含以高温氧化、四乙氧基硅烷(TEOS)或同位蒸气生成(ISSG)的至少一者于施加该多层介电层之前沉积于该实体隔离沟渠内。
前述的垂直通道记忆结构，其中所述的填充材料包含非晶硅、多晶硅或单晶硅于施加该多层介电层之前沉积于该实体隔离沟渠内。
本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种制造一半导体结构的方法，该方法包括以下步骤：形成一垂直通道记忆阵列于一半导体装置的一第一部分，该第一部分具有与即将形成垂直通道区域对应的一暗调；以及形成一平面周边于该半导体装置的一第二部分，该第二部分具有与该平面周边的一主动结构区域对应的一暗调。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的制造一半导体结构的方法，更包含同时形成沟渠结构于该第一部分)及该第二区域中。
前述的制造一半导体结构的方法，其中形成该垂直通道记忆阵列及形成该平面周边的每一个更包括提供氮化硅沉积于该第一部分及该第二部分中，使得该沟渠结构形成介于所沉积的该氮化硅之间。
前述的制造一半导体结构的方法，其中形成该垂直通道记忆阵列及形成该平面周边的每一个更包括提供氧化硅材料填充于该沟渠结构中，且除去介于该氧化硅材料所裸露部分之间的该氮化硅。
前述的制造一半导体结构的方法，其中形成该垂直通道记忆阵列包括形成垂直通道在一个与定义该第一部分及该第二部分交点的一边界大致平行的一第一方向上延伸。
前述的制造一半导体结构的方法，其中形成该垂直通道记忆阵列包括形成字元线于一个在与该第一方向上进入及穿出该垂直通道大致垂直的一第二方向上纵向延伸。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下：
为达到上述目的，本发明提供了一种制造一半导体结构的方法。该方法包含准备一垂直通道记忆结构以填充一定义于其间的实体隔离沟渠，该实体隔离沟渠是定义于相邻的主动结构之间且在一第一方向上延伸，该主动结构也定义位于邻接该主动结构相对于该实体隔离沟渠的两侧的通道。该方法也包含施加多层介电层(例如氧化硅-氮化硅-氧化硅(ONO)层)、多晶硅垫层及/或氧化物薄膜以填充该实体隔离沟渠。
另外，为达到上述目的，本发明还提供了一种垂直通道记忆结构。此垂直通道记忆结构包含至少一组主动结构在一第一方向上延伸，该主动结构彼此邻接的放置且具有一实体隔离沟渠于其间，该实体隔离沟渠也在该第一方向上延伸；通道放置于邻接该主动结构的侧边，其是邻接该主动结构相对于该实体隔离沟渠的两侧。一填充材料填充于该实体隔离沟渠内，其可为多层介电材料(例如硅-氮化硅-氧化硅(ONO)层)、多晶硅垫层及/或氧化硅薄膜。
借由上述技术方案，本发明制造一半导体结构的方法及一种垂直通道记忆结构至少具有下列优点及有益效果：本发明可以提供相对简单及省钱的方式以填充一记忆阵列中的小空间，特别的是可以用来填充一介于垂直通道记忆阵列的主动结构之间的实体隔离沟渠，以避免记忆阵列中程序化干扰。
综上所述，本发明是有关于一种制造一半导体结构的方法及一种垂直通道记忆结构。该方法包含准备一垂直通道记忆结构以填充一定义于其间的实体隔离沟渠，该实体隔离沟渠是定义于相邻的主动结构之间且在一第一方向上延伸，该主动结构也定义位于邻接该主动结构相对于该实体隔离沟渠的两侧的通道。该方法也包含施加多层介电层(例如氧化硅-氮化硅-氧化硅(ONO)层)、多晶硅垫层及/或氧化物薄膜以填充该实体隔离沟渠。本发明在技术上有显著的进步，具有明显的积极效果，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1包括图1A～图1E，是显示一实施例的可以用来填充实体隔离沟渠的操作的示意图。
图2是显示根据一实施例的垂直通道阵列的俯视图，其会造成相邻字元线间产生字元线桥接的风险。
图3包括图3A～图3E，是显示根据本发明一实施例的可以用来填充实体隔离沟渠的操作的示意图，其可以减少实体隔离沟渠开口的风险。
图4包括图4A～图4C，是显示根据本发明一实施例的可以用来填充实体隔离沟渠的操作的示意图，其可以减少实体隔离沟渠开口的风险。
图5是显示根据一实施例形成一半导体结构的一工艺操作的流程图。
图6包括图6A～图6B，是显示一实施例的半导体装置中介于一垂直通道阵列部分及一周边部分交会处的侧视剖面图(图6A)及俯视图(图6B)。
图7是显示一实施例在进行周边氧化层沉积及蚀刻操作之后的半导体装置中介于一垂直通道阵列部分及一周边部分交会处的剖面图。
图8包括图8A～图8B，是显示一实施例同时定义与实体隔离沟渠及浅沟渠隔离相关的沟渠的侧视剖面图(图8A)及附视图(图8B)。
图9是显示根据一实施例利用氧化物进行实体隔离沟渠及周边沟渠的剖面图。
图10是显示根据一实施例移除氮化硅的剖面图。
图11包括图11A～图11B，是显示一实施例形成垂直通道的侧视剖面图(图11A)及俯视图(图11B)。
图12包括图12A～图12B，是显示一实施例封闭实体隔离沟渠及形成埋藏扩散区域操作后的侧视剖面图(图12A)及俯视图(图12B)。
图13是显示一实施例在进行字元线的图案化及金属化工艺之前的剖面图。
图14是显示根据一实施例的半导体装置中并没有实体隔离沟渠的垂直通道阵列部分及周边部分的剖面图。
图15是显示将垂直通道阵列与一平面通道周边整合在一起的实施方法的示意图。
10：主动结构13：氧化层
15、106、236：再氧化层18、240：高密度等离子体(HDP)沉积层
20：实体隔离沟渠22：通道
26：埋藏扩散布植(BD)区域28：字元线
30、110、244、520：ONO层100：薄氧化层
102：多晶硅层104：多晶硅垫层
200：氧化物层226：底部埋藏扩散布植(BBD)区域
228：顶部埋藏扩散布植(TBD)区域450：垂直通道阵列部分
460：周边部分470：氮化硅层
480：硬式幕罩485：实体隔离沟渠
486：周边沟渠490、492：光阻层
498：氧化材料500：通道
510：埋藏扩散(BD)区域530：井区
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的制造一半导体结构的方法及一种垂直通道记忆结构其具体实施方式、方法、步骤、特征及其功效，详细说明如后。
有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式的说明，当可对本发明为达成预定目的所采取的技术手段及功效获得一更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。
本发明是揭露一种垂直通道N位元技术，其允许提供进一步的元件微缩。此微缩可以提供装置储存更多的资料，举例而言，四位元在一记忆胞中，且在可预见的未来可以有进一步的微缩。为了提供改良的程序化干扰，实体隔离沟渠(PIT)被提出以与垂直通道结构搭配使用。此垂直通道结构使用主动堆叠结构沿着形成通道的第一方向对准。字元线沿着大致与通道垂直且具有一部分延伸于通道中。在某些实施例中，储存记忆胞形成介于字元线与主动结构之间。实体隔离沟渠(PIT)可以牵涉于主动结构内的沟渠隔离。然而，因为实体隔离沟渠(PIT)相对小的尺寸(例如某些情况小于30纳米)填充实体隔离沟渠(PIT)会变得困难。因此，此处所提供的某些实施例可以提供低成本及简易工艺以利用介电或半导体材料来填充实体隔离沟渠(PIT)。
请参阅图1所示，图1包括图1A～图1E，是显示一实施例的可以用来填充实体隔离沟渠的操作的示意图。其中，主动结构10形成于一包含N型材料层或P型材料层的基底之上。在一实施例中，实体隔离沟渠20可以形成于主动结构10之间以提供其间的隔离。此主动结构10可以线性地延伸进出图1的页面方向，且具有线性地延伸的通道22于两侧。此通道22可以形成于主动结构10的每一例，其是在主动结构10与实体隔离沟渠20的相对侧。
图1A是显示在用来形成一垂直通道阵列的蚀刻工艺后此主动结构10与实体隔离沟渠20的剖面示意图。如图1A所示，一氧化层13最初放置于此主动结构10与实体隔离沟渠20之上，且一高密度等离子体(HDP)氧化物18可以沉积于实体隔离沟渠20之上。一清洁工艺可以用来除去氧化层13及高密度等离子体(HDP)氧化物18，留下主动结构10沿着实体隔离沟渠20与通道22裸露出，如图1B所示。然后可以使用一氧化工艺与埋藏扩散(BD)布植搭配。在刚开始时，氧化材料15可以填入实体隔离沟渠20之内及覆盖主动区域的裸露区域和底部以保护通道22的区域如图1C所示。之后，埋藏扩散(BD)布植材料26可以形成于主动结构的上方及通道22的底部，也如图1C所示。之后，可以进行一清洁工艺以除去主动结构侧壁的氧化物，如图1D所示，而保留在主动结构的上方及通道22的底部的埋藏扩散(BD)布植材料26。图1E显示氧化硅-氮化硅-氧化硅(ONO)沉积于实体隔离沟渠20内及裸露的主动结构及埋藏扩散(BD)布植材料26上方的完成结构；之后再形成字元线28于主动结构之上及填入通道22之中。所沉积的氧化硅-氮化硅-氧化硅(ONO)大致填充实体隔离沟渠20如图1E所示。必须注意的是，字元线28可以是纵向延伸且与纵向延伸的通道22垂直(正交)。在某些实施例中，字元线28可以覆盖例如是化学气相沉积或是其他半集成电路工艺中金属化工艺(例如与集成电路的接触垫或是其他部分连接的工艺中)所形成的钨化硅(WSi)。
在某些情况下，假如在图1E中沉积氧化硅-氮化硅-氧化硅(ONO)未良好地填入实体隔离沟渠20，此实体隔离沟渠20或许没有完全由如氧化硅-氮化硅-氧化硅(ONO)填充。假如此情况发生的话，会造成实体隔离沟渠20某种程度开口的风险。因此，举例而言，字元线28中的多晶硅或许会在形成字元线时形成在一部分的实体隔离沟渠20中。此状况会在字元线图案化后产生字元线桥接的风险。在此情况下，如图2所示，延伸于第一方向上的垂直通道22其上方及主动结构10上方有字元线28。图2中也显示出实体隔离沟渠20，且假如一部分的实体隔离沟渠20并未完全填充，多晶硅或许会填入此区域中而在字元线28之间产生桥接。
为了防止如此的字元线28桥接形成，某些实施例可以包括多晶硅(PL)垫层及/或氧化物薄膜于实体隔离沟渠20中以帮助填充此实体隔离沟渠20及减少实体隔离沟渠开路的风险。请参阅图3所示，图3包括图3A～图3E，是显示根据本发明一实施例的可以用来填充实体隔离沟渠的操作的示意图，其可以减少实体隔离沟渠开口的风险。图3A是显示在用来形成类似于图1A的主动结构10与实体隔离沟渠20的剖面示意图。如图3B所示，一个薄氧化层100可以形成于裸露的主动结构10及通道22表面之上以及实体隔离沟渠20之内的表面。一多晶硅层102则随后形成于薄氧化层100之上并包括完全填充整个实体隔离沟渠20。图3C则是显示进行用来除去裸露的多晶硅层102(例如实体隔离沟渠20外的多晶硅层102部分)的化学干蚀刻回蚀刻工艺后的结果，仅保留实体隔离沟渠20内的多晶硅垫层104。如第3C图所示，在某些情况下，多晶硅垫层104或许不会完全填满实体隔离沟渠20。然而，在某些情况下，并不需要将多晶硅垫层104完全填满实体隔离沟渠20。
之后，进行一氧化工艺与埋藏扩散(BD)布植搭配，埋藏扩散(BD)布植材料26可以形成于主动结构10的上方及通道22的底部，且多晶硅垫层104仍是填充于实体隔离沟渠20之内及一氧化物层106整个覆盖于裸露的表面，如图3D所示。氧化硅-氮化硅-氧化硅(ONO)层110可以沉积于裸露的表面且因此包覆实体隔离沟渠20之内的多晶硅垫层104。如此，当字元线28形成在与通道22大致垂直的方向上时，此实体隔离沟渠20也大致被填满而不会有实体隔离沟渠开口的问题发生，且因此字元线之间产生桥接的机率也减少了。然后可以进行金属化工艺而不必担心字元线桥接的问题，如图3E所示。
使用多晶硅垫层104仅是用来减少字元线桥接机率的机制的一个范例。在某些实施例中(例如图4中的范例)，是使用氧化物薄膜200而不是多晶硅(PL)垫层104来大致填满实体隔离沟渠20。举例而言，最初用来填充实体隔离沟渠20的氧化物薄膜200可以保留，以使用高密度等离子体氧化物240来覆盖实体隔离沟渠20的开口区域以减少字元线桥接或消除实体隔离沟渠开口的问题。请参阅图4所示，图4包括图4A～图4C，是显示根据本发明一实施例的可以用来填充实体隔离沟渠的操作的示意图，其可以减少实体隔离沟渠开口的风险。图4A是显示在用来形成类似于图1A和图3A的主动结构10与实体隔离沟渠20的剖面示意图。此处，顶部埋藏扩散(TBD)布植材料228是在垂直通道工艺之前形成。如图4B所示，进行一氧化工艺与埋藏扩散(BD)布植搭配，如此底部埋藏扩散(BBD)布植材料226可以沉积于通道22的底部。一氧化物层236可以整个覆盖裸露的表面，如图4B所示，包括填充实体隔离沟渠20(利用氧化材料200及覆盖高密度等离子体沉积的氧化物240)。之后，如图4C所示，氧化硅-氮化硅-氧化硅(ONO)244沉积于裸露的表面，以包覆整个高密度等离子体沉积的氧化物240(例如在一清洁工艺之后其并未在图4C显示)。此ONO层244可以具有字元线形成于其上且在与通道22大致垂直的方向上，及此实体隔离沟渠20也大致被填满而不会有实体隔离沟渠开口的问题发生。因此字元线之间产生桥接的机率也减少了。然后可以进行金属化工艺而不必担心字元线桥接的问题。
此处所描述的实施例，以及之后其他的范例，可以使得记忆体的工艺中填入小区域而以相对便宜及可靠的方式有效地填入这样区域中。例如形成于一垂直通道记忆阵列主动结构中的实体隔离沟渠的小空间，可以利用ONO沉积填充、一多晶硅垫层及/或氧化硅薄膜。在此例示的实施例的内容中，ONO沉积可以包括氧化硅-氮化硅-氧化硅、能隙工程硅-氧化硅-氮化硅-氧化硅-硅(BE-SONOS)、纳米晶体及/或其他可能的储存媒体等材料。同时，此多晶硅垫层可以使用举例而言非晶硅、多晶硅及/或单晶硅等材料。此氧化硅薄膜可以使用举例而言高温氧化、四乙氧基硅烷(TEOS)、同位蒸气生成(ISSG)及/或其他具有阶梯覆盖能力的氧化薄膜等材料。
在本发明的某些实施例中可以提供一种改善例如是多阶记忆胞(MLC)的记忆阵列中所遭遇的程序化干扰机制。在此状况下，某些实施例中可以提供一种介于主动结构之间的隔离改善，其可以达成电荷储存(及其记忆功能)。
图5是显示根据一实施例形成一半导体结构的一工艺操作的流程图。此方法可以包括准备一垂直通道记忆结构以填充实体隔离沟渠。此实体隔离沟渠是形成于主动结构之间以提供其间的隔离，此主动结构可以在一第一方向上延伸且具有通道位于邻接实体隔离沟渠相对的两侧。此方法更包含利用ONO层来填充实体隔离沟渠。
在某些实施例中，某些操作可以被调整及进一步如以下被简化。此外，在某些实施例中，额外的选择性操作也可以被包括(一范例显示这些操作在图5中的虚线)。可以理解的是，以下的每一种调整、加强或是额外的选择性操作可以与之前所描述的操作单独搭配或是组合使用。在此状况下，举例而言，此方法更包含图案化垂直通道记忆结构的字元线。这些字元线可以在一个与可以在一第一方向垂直的一第二方向上延伸。此字元线可以延伸于主动结构与实体隔离沟渠的上方，且填充进入通道对应的部分。
在某些实施例中，其中图案化字元线是在实体隔离沟渠填充之后进行以防止因为实体隔离沟渠开口条件所造成的字元线桥接。在一实施例中，实体隔离沟渠的填充可以包括在形成ONO层时使用ONO填入实体隔离沟渠。在这样的范例中，在形成ONO层时使用ONO填入实体隔离沟渠可以包括进行一清洁工艺于再氧化层之前且实行埋藏扩散布植于主动结构的上方及通道的底部。之后，可以在形成ONO层之前进行一ONO清洁工艺。在某些情况下，在形成ONO层时使用ONO填入实体隔离沟渠可以包括利用氧化硅-氮化硅-氧化硅、能隙工程硅-氧化硅-氮化硅-氧化硅-硅(BE-SONOS)或纳米晶体填入实体隔离沟渠内。
在某些实施例中，实体隔离沟渠的填充可以包括使用氧化物薄膜填入实体隔离沟渠。在这样的范例中，使用氧化物薄膜填入实体隔离沟渠可以包括使用高温氧化、四乙氧基硅烷(TEOS)或同位蒸气生成(ISSG)。在某些情况下，使用氧化物薄膜填入实体隔离沟渠可以包括提供氧化物薄膜填入实体隔离沟渠具有高密度等离子体沉积的氧化物于主动结构的上方及氧化物薄膜于实体隔离沟渠内。
在某些实施例中，实体隔离沟渠的填充可以包括使用多晶硅垫层填入实体隔离沟渠。在这样的范例中，使用多晶硅垫层填入实体隔离沟渠可以包括使用非晶硅、多晶硅或单晶硅。在一实施例中，使用多晶硅垫层填入实体隔离沟渠可以包括提供氧化物薄膜于主动结构及通道的上方，然后再形成一多晶硅垫层于氧化物薄膜之上及填入实体隔离沟渠内，之后再进行化学干蚀刻工艺以将多晶硅垫层在垂直通道记忆结构中除了在实体隔离沟渠内的几乎所有部分回蚀刻。在某些实施例中，使用多晶硅垫层填入实体隔离沟渠可以更包括进行清洁工艺于再氧化层之前且实行埋藏扩散布植于主动结构的上方及通道的底部，且之后可以在形成ONO层之前进行一ONO清洁工艺。
如同之前所描述的，或许会希望在某些情况下将垂直通道阵列与一平面通道周边整合在一起。在一实施例中，垂直通道阵列部分可以使用化学机械研磨及氮化硅除去工艺处理以达成垂直通道定义的反调(reversetone)。因此，阵列的暗调(darktone)变成垂直通道。对一平面通道金属氧化物半导体(MOS)装置而言，可以使用目前的平面化技术使得在周边区域的暗调(darktone)变成主动区域。
请参阅图6所示，图6包括图6A～图6B，是显示一实施例的半导体装置中介于一垂直通道阵列部分450及一周边部分460交会处的侧视剖面图(图6A)及俯视图(图6B)。在此垂直通道阵列部分450，可以进行光阻微影及布植操作以提供临界电压Vt控制和热载子产生及击穿的抑制。之后，进行氮化硅沉积及氧化硅沉积。此硬式幕罩480的执行可以防止氮化硅层470在后续间隔物蚀刻工艺时受到伤害。
图7是显示一实施例在进行周边氧化层沉积及蚀刻操作之后的半导体装置中介于一垂直通道阵列部分450及一周边部分460交会处的剖面图，此步骤是用来打开间隔物的空间以进行定义实体隔离沟渠。请参阅图8所示，图8包括图8A～图8B是显示一实施例同时定义与实体隔离沟渠及周边沟渠相关的沟渠的侧视剖面(图8A)及俯视图(图8B)。因此，某些实施例提供同时在垂直通道阵列部分450及一周边部分460形成沟渠结构(如实体隔离沟渠485及周边沟渠486)。图8A所示，在垂直通道阵列部分450中介于暗调区域之间形成的实体隔离沟渠485，其中光阻490会放置在邻接周边部分460的阵列的一部分区域之上。
如图9所示，是显示根据一实施例利用氧化物进行实体隔离沟渠及周边沟渠的剖面图。其中，单层或多层氧化材料498可以用来同时填充任何垂直通道阵列部分450及一周边部分460中的实体隔离沟渠及/或浅沟渠隔离。可以进行浅沟渠隔离化学机械研磨工艺，但是停止于当抵达氮化硅层470时以将氮化硅层470裸露出来。如图10所示，图10是显示根据一实施例移除氮化硅的剖面图，之后可以除去氮化硅层470。请参阅图11所示，图11包括图11A～图11B，是显示一实施例形成垂直通道500的侧视剖面图(图11A)及俯视图(图11B)，其具有光阻492施加于周边部分460及邻接周边部分460的阵列部分450一部分区域之上。
之后进行垂直通道清洁和再氧化层以保护垂直通道500的侧壁及封住实体隔离沟渠485(例如之前图1～图5中所描述的)。请参阅图12所示，图12包括图12A～图12B，是显示埋藏扩散(BD)微影及布植工艺后定义出埋藏扩散(BD)区域510的侧视剖面图(图12A)及俯视图(图12B)。之后，如图13所示，是显示一实施例在进行字元线的图案化及金属化工艺之前的剖面图。(例如之前图1～图5中关于垂直通道阵列部分450所描述的一般)，进行ONO清洁、沉积、致密化、微影及蚀刻工艺以提供ONO层520于垂直通道阵列部分450之上。之后，在周边部分460进行ONO后蚀刻，进行许多光阻微影、布植及退火工艺用以定义井区及控制金属氧化物半导体晶体管的临界电压。在某些实施例中，也可以进行栅氧化层、多晶硅沉积及钨化硅沉积操作，之后进行字元线的图案化及金属化工艺。
上述的实施例仅是用来显示某些可以使用的工艺范例而非用来限制本发明。因此在某些实施例中，某些额外操作可以被实施。此外，在某些实施例中，某些操作可以被进一步调整或省略。举例而言，在某些情况下，如图14所示并没有实体隔离沟渠(例如藉由跳过间隔物及实体隔离沟渠蚀刻工艺)形成。在某些实施例中，MOS及多晶硅两者可以用来帮助电流流动。电阻因此则是在一电路装置中对于MOS及多晶硅的一个通称。此外，如之前所描述过的，暗调可以作为垂直通道阵列部分的垂直通道的通称，且作为周边部分的主动区域的通称。
图15是显示将垂直通道阵列与一平面通道周边整合在一起的实施方法的示意图。此方法包括形成一垂直通道记忆阵列于一半导体装置的一第一部分，该第一部分具有与即将形成垂直通道区域对应的一暗调。此方法也包括形成一平面周边于该半导体装置的一第二部分，该第二部分具有与该平面周边的一主动结构区域对应的一暗调。在某些实施例中，此方法还包括同时形成沟渠结构于该第一区域及该第二区域中。在一实施例中，形成该垂直通道记忆阵列及形成该平面周边的每一个更包括提供氮化硅沉积于该第一部分及该第二部分中，使得该沟渠结构形成介于所沉积的该氮化硅之间。在某些情况下，形成该垂直通道记忆阵列及形成该平面周边的每一个更包括提供氧化硅材料填充于该沟渠结构中，且除去介于该氧化硅材料所裸露部分之间的该氮化硅。在一实施例中，形成该垂直通道记忆阵列包括形成垂直通道于一个与定义该第一部分及该第二部分交点的一边界大致平行的一第一方向上延伸。在某些实施例中，形成该垂直通道记忆阵列包括形成字元线于一个在与该第一方向上进入及穿出该垂直通道大致垂直的一第二方向上纵向延伸。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
Claims (6)
1.一种制造一半导体结构的方法，其特征在于该方法包括以下步骤：
准备一垂直通道记忆结构以填充一定义于其间的实体隔离沟渠，该实体隔离沟渠是定义于相邻的主动结构之间且在一第一方向上延伸，该主动结构也定义位于邻接该主动结构相对于该实体隔离沟渠的两侧的通道；以及
施加介电材料以填充该实体隔离沟渠；
其中，填充该实体隔离沟渠包含以多晶硅垫层填充该实体隔离沟渠，所述的以多晶硅垫层填充该实体隔离沟渠包含：
提供氧化硅薄膜于主动结构及通道的上方，然后再形成一多晶硅垫层于该氧化硅薄膜之上及填入该实体隔离沟渠内；
进行化学干蚀刻工艺以将该多晶硅垫层在该垂直通道记忆结构中除了在该实体隔离沟渠内的所有的部分回蚀刻；
其中以多晶硅垫层填充该实体隔离沟渠更包含进行一清洁工艺于再形成一多晶硅垫层之前，且实行埋藏扩散布植于该主动结构的上方及该通道的底部，且之后,在形成氧化硅-氮化硅-氧化硅层之前进行一氧化硅-氮化硅-氧化硅清洁工艺。
2.根据权利要求1所述的制造一半导体结构的方法，其特征在于更包含:
图案化多条字元线于该垂直通道记忆结构之上，该些字元线彼此平行在一与该第一方向垂直的第二方向上延伸，该些字元线延伸于该主动结构及该实体隔离沟渠之上且填充对应的通道部分。
3.根据权利要求2所述的制造一半导体结构的方法，其特征在于其中所述的图案化多条字元线是在填充该实体隔离沟渠之后进行以防止该些字元线因为实体隔离沟渠开口条件所造成的字元线桥接。
4.一种垂直通道记忆结构，其特征在于其包含：
至少一组主动结构在一第一方向上延伸，该主动结构彼此邻接的放置且具有一实体隔离沟渠于其间，该实体隔离沟渠也在该第一方向上延伸；
通道于放置邻接该主动结构的侧边，其是位于邻接该主动结构相对于该实体隔离沟渠的两侧；以及
一填充材料填充于该实体隔离沟渠内，其中，填充该实体隔离沟渠包含以多晶硅垫层填充该实体隔离沟渠，所述的以多晶硅垫层填充该实体隔离沟渠包含：
提供氧化硅薄膜于主动结构及通道的上方，然后再形成一多晶硅垫层于该氧化硅薄膜之上及填入该实体隔离沟渠内；
进行化学干蚀刻工艺以将该多晶硅垫层在该垂直通道记忆结构中除了在该实体隔离沟渠内的所有的部分回蚀刻；
其中以多晶硅垫层填充该实体隔离沟渠更包含进行一清洁工艺于再形成一多晶硅垫层之前，且实行埋藏扩散布植于该主动结构的上方及该通道的底部，且之后,在形成氧化硅-氮化硅-氧化硅层之前进行一氧化硅-氮化硅-氧化硅清洁工艺。
5.根据权利要求4所述的垂直通道记忆结构，其特征在于更包含:
图案化多条字元线，该些字元线彼此平行在一与该第一方向垂直的第二方向上延伸，该些字元线延伸于该主动结构及该实体隔离沟渠之上且填充对应的通道部分。
6.根据权利要求4所述的垂直通道记忆结构，其特征在于其中所述的填充材料包含非晶硅、多晶硅或单晶硅于施加多层介电层之前沉积于该实体隔离沟渠内。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201010617611.2A CN102569199B (zh) | 2010-12-29 | 2010-12-29 | 制造一半导体结构的方法及一种垂直通道记忆结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201010617611.2A CN102569199B (zh) | 2010-12-29 | 2010-12-29 | 制造一半导体结构的方法及一种垂直通道记忆结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102569199A CN102569199A (zh) | 2012-07-11 |
| CN102569199B true CN102569199B (zh) | 2016-02-24 |
Family
ID=46414266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201010617611.2A Active CN102569199B (zh) | 2010-12-29 | 2010-12-29 | 制造一半导体结构的方法及一种垂直通道记忆结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102569199B (zh) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100766233B1 (ko) * | 2006-05-15 | 2007-10-10 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자 및 그의 제조 방법 |
| KR100739993B1 (ko) * | 2006-06-29 | 2007-07-16 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조방법 |
| CN101577241B (zh) * | 2008-05-06 | 2011-06-01 | 上海华虹Nec电子有限公司 | 在三极管和mos管混合电路制备中实现隔离结构的方法 |
| KR101146872B1 (ko) * | 2009-05-21 | 2012-05-17 | 에스케이하이닉스 주식회사 | 불휘발성 메모리 소자의 제조 방법 |
-
2010
- 2010-12-29 CN CN201010617611.2A patent/CN102569199B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN102569199A (zh) | 2012-07-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN106033759B (zh) | 自对准的分裂栅极闪存 | |
| TWI520275B (zh) | 記憶裝置與其形成方法 | |
| TWI606583B (zh) | Non-volatile memory device method | |
| KR101096186B1 (ko) | 패턴의 무너짐을 방지하는 반도체장치 제조 방법 | |
| TWI464831B (zh) | 半導體元件的製造方法 | |
| CN105742288B (zh) | 与闪速存储器集成的梳形电容器 | |
| US8835278B2 (en) | Method for forming a buried dielectric layer underneath a semiconductor fin | |
| JP6571759B2 (ja) | 制御ゲートと浮遊ゲートとの間の強化された横方向結合によりスケーリングが改良される分割ゲートフラッシュメモリセル | |
| KR101907070B1 (ko) | 반도체 장치 및 그 제조방법 | |
| TWI601270B (zh) | 半導體結構及其形成方法 | |
| KR100673007B1 (ko) | 비휘발성 반도체 메모리 장치 및 그 제조방법 | |
| US20070235836A1 (en) | Method of forming a shallow trench isolation structure with reduced leakage current in a semiconductor device | |
| KR20140030483A (ko) | 비휘발성 메모리 장치 및 그 제조 방법 | |
| TW201640616A (zh) | 製作非揮發性記憶體元件方法及非揮發性記憶體元件 | |
| US8772866B2 (en) | Semiconductor device and method for fabricating the same | |
| US8623726B2 (en) | Method for filling a physical isolation trench and integrating a vertical channel array with a periphery circuit | |
| CN110137176B (zh) | 3d nand闪存及制备方法 | |
| CN102569199B (zh) | 制造一半导体结构的方法及一种垂直通道记忆结构 | |
| JP2005197705A (ja) | 半導体デバイスを製造するための方法 | |
| TWI550693B (zh) | 圖案化非依電性記憶體（ｎｖｍ）之閘極堆疊並同時在非ｎｖｍ區域中進行蝕刻之技術 | |
| US20120318567A1 (en) | Wiring structures | |
| TWI539520B (zh) | 記憶體元件及其形成方法與半導體元件的形成方法 | |
| TW201036111A (en) | Method for fabricating nonvolatile memory device | |
| CN106158752B (zh) | 半导体装置的制作方法 | |
| US20090170263A1 (en) | Method of manufacturing flash memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |