TWI482241B - 具有多層級架構之快閃記憶體 - Google Patents
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Description
本文中所揭示之標的物係關於一種多層級快閃記憶體及一種用以形成該多層級快閃記憶體之製程流程。
舉例而言，記憶體裝置可用於諸多類型之電子設備，諸如電腦、蜂巢電話、PDA、資料記錄器、遊戲及導航設備中。對較小及/或能力更高之電子設備之持續需求可導致對較小、較高密度記憶體裝置之一需要，此可涉及解決與材料相關聯之較低邊界及原子或分子級之電子行為之途徑的小半導體特徵大小。相應地，除減小半導體特徵大小以外之用以增加記憶體密度之方法可涉及新組態，諸如三維記憶體架構。然而，此一方法可涉及對實施起來可能相對昂貴之新製作技術及/或新製程流程之一顯著轉變。因此，可需要可使用自用以製作更熟悉之二維記憶體架構之製程流程相對少地作修改之一製程流程製作之三維記憶體架構。
在一實施例中，三維記憶體結構可包括一基板上之周邊電路、用以覆蓋該周邊電路之一層間電介質層(ILD)及在該ILD上之兩個或兩個以上記憶體胞陣列層級。此一ILD可包括(舉例而言)使用各種技術(包含低壓化學氣相沈積(LPCVD)、化學氣相沈積(CVD)及/或原子層沈積(ALD))沈積之氧化矽。舉例而言，此周邊電路(舉例而言)可包括用以選擇及/或操作閘極線、位元線及/或汲極-源極線之控制電路。此周邊電路亦可包括感測放大器電路，但所請求之標的物不受限於此。不管名字如何，周邊電路不需駐留於一記憶體結構之周邊上。特定而言，此周邊電路可安置於其上構建有該周邊電路之一基板與兩個或兩個以上記憶體胞陣列層級之間。在一項實施方案中，此三維記憶體結構可包括一NAND快閃記憶體，但所請求之標的物不受此方面之限制。
在一實施例中，一記憶體胞陣列可包括電荷捕獲NAND快閃記憶體。此等記憶體胞可包括用以選擇性地捕獲電荷載流子之氧化物-氮化物-氧化物(ONO)堆疊及源極/汲極區之間之一通道區。與各個記憶體陣列層級之源極/汲極觸點可包括延伸穿過該等各個記憶體陣列層級之一導電插塞。在一特定實施例中，一汲極觸點可自一最頂部記憶體胞陣列層級延伸至一最底部記憶體胞陣列層級。
在一實施例中，用以製作三維記憶體結構之一製程流程可藉由在一基板上形成周邊電路而開始。在用絕緣材料及/或一ILD覆蓋周邊電路之後，可形成一第一記憶體陣列層級。在用另外絕緣材料及/或一ILD覆蓋一第一記憶體陣列層級之後，可形成另一記憶體陣列層級，等等。可然後如下文所闡述形成通往各個記憶體陣列層級之接觸線。當然，用以製作三維記憶體結構之一製程之此等細節僅係實例，且所請求之標的物不受限於此。
在另一實施例中，用以製作三維記憶體結構之一製程流程可藉由在一基板上形成一第一記憶體陣列層級而開始。在用經添加絕緣材料及/或一ILD覆蓋一第一記憶體陣列層級之後，可形成另一記憶體陣列層級，等等。在形成一最後記憶體陣列層級之後，可藉由在一電路區中選擇性地移除陣列ILD來在該基板上形成周邊電路。在用經添加絕緣材料及/或一ILD覆蓋周邊電路之後，可然後如下文所闡述形成通往各個記憶體陣列層級之導電接觸線。再次，用以製作三維記憶體結構之一製程之此等細節僅係實例，且所請求之標的物不受限於此。
將參照該等以下圖闡述非限制性及非窮盡性實施例，其中除非另有規定，貫穿各圖之相同參考編號指代相同部件。
貫穿本說明書所提及之「一項實施例」或「一實施例」意指結合該實施例所闡述之一特定特徵、結構或特性包含於所請求之標的物之至少一項實施例中。因此，在貫穿本說明書之各個地方中出現之片語「在一項實施例中」或「一實施例」未必全部指代相同實施例。此外，可將該等特定特徵、結構或特性組合於一項或多項實施例中。
圖1係根據一實施例沿一第一方向之一多層級記憶體裝置100之一剖視圖。圖2係根據一實施例沿實質上正交於該第一方向之一第二方向之多層級記憶體裝置100之另一剖視圖。此三維記憶體裝置可允許藉由一個在另一個上地堆疊多個陣列層級而實現記憶體之相對高密度裝填。此處，措辭「堆疊」並非意欲暗示此等記憶體陣列層級在別處形成且隨後一個在另一個上放置。而係，可在構建至一基板中之周邊電路上方原位製作此等記憶體陣列層級。舉例而言，記憶體裝置100之一下部部分可包括基板105上之周邊電路120，而一上部部分可包括記憶體陣列堆疊110。特定而言，(舉例而言)周邊電路120可包含經由掩埋於ILD 145中之各種導電線130而互連之一個或多個電晶體125。記憶體陣列堆疊110可包括包含記憶體胞140之一陣列之一個或多個記憶體陣列層級115。鄰近記憶體陣列層級115可藉由至少ILD 135自彼此絕緣及/或分離，但可使用其他材料及/或層。在一特定實施方案中，可在一多晶矽(多晶)層260上之一特定區255中蝕刻一ONO堆疊205以在陣列層級115中形成一源極觸點1015。舉例而言，可使用諸如LPCVD、CVD、ALD及/或分子束磊晶(MBE)等各種技術來沈積多晶矽，且在沈積之後對其進行原位摻雜(例如，在沈積期間)或植入。當然，此等材料僅係實例，且所請求之標的物不受限於此。
圖3係根據一實施例用以形成一多層級記憶體裝置之一製程300之一流程圖。圖4至圖13展示此一多層級記憶體裝置在各個製作階段處之剖視圖。在方塊310處，在一基板上形成周邊電路之一製程可以基板105開始，如圖4中所示。特定而言，為界定包含於周邊電路中之電晶體，可執行井/臨限值植入、高電壓(HV)氧化、低電壓(LV)氧化515及一多晶層沈積。接下來，在以氧化物填充及後續化學機械拋光(CMP)界定淺溝渠隔離(STI)之後，則例如可在基板105上沈積一導電層430(諸如鎢矽(WSi2
))。舉例而言，此一沈積製程可包含CVD、MBE及/或ALD。
可在結構400上沈積一遮罩以將導電層430及多晶層420中之至少一部分圖案化。舉例而言，一所得圖案可界定包含於周邊電路120中之電晶體之多個電晶體閘極。在電晶體閘極界定之後，可接近此等電晶體之源極/汲極區執行LDD植入、間隔物界定以及n+及p+植入555。如圖5中所示，所得電晶體125可包括包含具有由間隔物505覆蓋之側之多晶圖案425及導電圖案435之一閘極堆疊。舉例而言，可使用電晶體125來控制一記憶體裝置之定址及/或輸入/輸出操作。
圖6係包含囊括電晶體125之一ILD 145之一記憶體裝置之一電晶體部分之一剖視圖。舉例而言，可沈積(舉例而言)一電介質氧化物以覆蓋基板105及電晶體125且隨後經由CMP對其進行拋光。舉例而言，可藉由蝕刻來移除所得ILD 145之部分以曝露電晶體125之用於源極/汲極及/或閘極觸點之特定區。如圖7中所示，可隨後用諸如一金屬之一導電材料來填充此等經移除部分以形成導電線130。在一特定實施方案中，舉例而言，此等導電線可包括鎢。然後可使用一CMP製程來拋光ILD 145及導電線130之一頂部部分。在製程300之方塊320處，可沈積額外ILD 147以覆蓋導電線130及/或周邊電路之其他部分。在方塊330處，一第一層級記憶體胞陣列可藉由沈積一多晶層以覆蓋ILD
147而開始形成。可將此一多晶層圖案化及蝕刻以形成曝露ILD 147之區730之一多晶圖案720。在一項實施方案中，多晶圖案720可包括可對應於一完成之記憶體結構中之記憶體胞之位元線之實質上平行的多個多晶矽線。當然，用以形成一記憶體裝置之各個部分之製程之此等細節僅係實例，且所請求之標的物受此方面之限制。
參照圖8，可將ONO 810保形地沈積於多晶圖案720上。特定而言，ONO 810可包括一阻擋電介質層820(例如，氧化矽)、一捕獲電介質層825(例如，氮化矽)及一隧道氧化物層830(例如，氧化矽)。可沈積一金屬蓋帽860以保形地覆蓋覆蓋有ONO之多晶圖案720且填充介入區805。舉例而言，此一金屬蓋帽可包括氮化鉭(TaN)。如圖12中所示，可然後沈積一低電阻金屬層1210以保形地覆蓋所得記憶體胞140。此一金屬層可包括(舉例而言)鈦、氮化鈦、鎢(W)、氮化鎢(WN)、矽化鎢(WSi2
)及/或其一組合。當然，此等材料僅係實例，且所請求之標的物不受限於此。在一特定實施方案中，可將可包括氧化物之ILD 135保形地沈積至低電阻金屬層1210上。舉例而言，一額外保形氮化物層1240可覆蓋ILD 135且因此形成用以製作一後續記憶體陣列層級115之一基礎，如在方塊340處。
圖9係根據一實施例實質上正交於圖8之剖視圖之一剖視圖。在圖9之該剖視圖中，展示多晶圖案720覆蓋ILD 147。ONO 810及金屬蓋帽860隨後覆蓋多晶圖案720。在一特定實施方案中，可蝕刻ONO 810之一部分及金屬蓋帽860以曝露多晶圖案720之一區1010，如圖10中所示。舉例而言，可然後使經暴露區1010經受載流子植入，諸如n+源極植入。在此一植入之後，可沈積低電阻金屬層1210以填充及覆蓋經曝露區1010且覆蓋金屬蓋帽860，如圖11中所示。此一導電層可包括(舉例而言)鈦、氮化鈦、鎢、氮化鎢及/或其一組合。藉助此一方法，可以記憶體胞圖案化形成一源極觸點1165，且此一方法不需包含一專用金屬化製程。與記憶體胞圖案化同時，可形成一源極選擇器電晶體1172、一汲極選擇器電晶體1178及閘極1174。此外，可形成用於一源極選擇器電晶體之接觸條帶(未展示)、用於一汲極選擇器電晶體之接觸條帶(未展示)及用於閘極之接觸條帶(未展示)。可在區1168處形成一汲極觸點(未展示)。當然，此等材料僅係實例，且所請求之標的物不受限於此。可沈積一後續電介質層135以覆蓋低電阻金屬層1210。此一電介質層可包括(舉例而言)氧化矽。可在電介質層135上沈積一硬遮罩1140(諸如氮化矽)。可隨後使用硬遮罩1140來界定字線。可執行一傾斜源極/汲極植入1120以對源極區250及/或汲極區251進行摻雜。接下來，可執行ILD沈積以填充閘極之間之空間。可使用一直至硬掩膜1140之一選擇性製程(例如，僅ILD移除製程)來執行一平坦化製程。在此階段處，舉例而言，形成一新記憶體陣列層級可以ILD沈積及一多晶矽沈積而開始。
圖13係根據若干實施例展示各種汲極及/或源極觸點之多層級記憶體結構1300之一剖視圖。舉例而言，可在圖3中之製程300之方塊350期間形成此等源極/汲極觸點，以在一個或多個記憶體陣列層級、周邊電路及/或外部電路(諸如一記憶體控制器)當中提供電連接。在涉及周邊電路之一項實施方案中，條帶源極線/字線觸點1310、1320、1330及1340可包括諸如一金屬之一導電材料之插塞。特定而言，觸點1320可電連接至記憶體陣列層級1380之一周邊區，觸點1330可電連接至記憶體陣列層級1382之一周邊區，且觸點1340可電連接至記憶體陣列層級1384之一周邊區。另外，觸點1310可電連接至導電線130，其可包括周邊電路之一部分，如上文所論述。用以建構此等觸點之一技術可涉及一僅氧化物蝕刻製程，同時選擇一適當蝕刻深度以便到達一特定記憶體陣列層級。舉例而言，在藉由進行蝕刻而移除氧化物之後，可用一金屬填充所得空穴，此後可執行一CMP製程。
在涉及汲極觸點之一實施方案中，延伸超出一個以上記憶體陣列層級之一觸點可包括經由導電插塞彼此連接之複數個層級間觸點。此等汲極觸點，(舉例而言)但所請求之標的物不受限於此。在一特定實例中，外部電路(未展示)可經由層級間觸點1350、1355及1360連接至記憶體陣列層級1380。用以建構此等分段觸點之一技術可涉及針對個別記憶體陣列層級之一汲極觸點蝕刻及填充製程，使用例如多晶矽添加一導電插塞，及隨後執行一平坦化製程(例如，CMP)。因此，舉例而言，可在形成記憶體胞陣列層級1380之後但在形成記憶體胞陣列層級1382之前形成層級間觸點1360。類似地，可在形成記憶體胞陣列層級1382之後但在形成記憶體胞陣列層級1384之前形成層級間觸點1355，等等。
在涉及汲極觸點之另一實施方案中，延伸超出一個以上記憶體陣列層級之一觸點可包括自一最頂部記憶體胞陣列層級延伸至一最底部記憶體胞陣列層級之一單個插塞1370。舉例而言，插塞1370可包括一汲極觸點。單個插塞1370固有之相對高縱橫比可引入蝕刻及/或填充之困難。另外，跨越多個記憶體胞陣列層級之疊對管理可引入用於形成單個插塞1370之困難。舉例而言，可能難以將記憶體胞陣列層級1384上方之一表面上之一遮罩與記憶體胞陣列層級1380上之一記憶體胞特徵對準。
可使用各種汲極觸點技術中之任一者使各別記憶體陣列層級之對應位元線(例如，多晶圖案720)彼此電短路。
圖14係根據一實施例之一計算系統及一記憶體裝置之一示意圖。此一計算裝置可包括一個或多個處理器(舉例而言)以執行一應用程式及/或其他程式碼。舉例而言，記憶體裝置1410可包括圖1中所示之一多層級記憶體裝置100。一計算裝置1404可表示可組態以管理記憶體裝置1410之任一裝置、器具或機器。記憶體裝置1410可包含一記憶體控制器1415及一記憶體1422。藉由實例而非限制之方式，計算裝置1404可包含：一個或多個計算裝置及/或平臺，諸如(例如)一桌上型電腦、一膝上型電腦、一工作站、一伺服器裝置或類似物；一個或多個個人計算或通信裝置或器具，諸如(例如)一個人數位助理、行動通信裝置或類似物；一計算系統及/或相關聯服務提供者能力，諸如(例如)一資料庫或資料儲存服務提供者/系統；及/或其任一組合。
應認識到，系統1400中所示之該等各種裝置之全部或部分及如本文中進一步所闡述之該等製程及方法可使用硬體、韌體、軟體或其任一組合來實施或以其他方式包含硬體、韌體、軟體或其任一組合。因此，藉由實例而非限制之方式，計算裝置1404可包含經由一匯流排1440操作地耦合至記憶體1422之至少一個處理單元1420及一主機或記憶體控制器1415。處理單元1420表示可組態以執行一資料計算程序或過程之至少一部分之一個或多個電路。藉由實例而非限制之方式，處理單元1420可包含一個或多個處理器、控制器、微處理器、微控制器、專用積體電路、數位信號處理器、可程式化邏輯裝置、現場可程式化閘陣列及類似物或其任一組合。處理單元1420可包含經組態以與記憶體控制器1415通信之一作業系統。此一作業系統可(舉例而言)產生命令以經由匯流排1440發送至記憶體控制器1415。此等命令可包括讀取及/或寫入命令。回應於一寫入命令，舉例而言，記憶體控制器1415可提供一偏壓信號，諸如用以將與該寫入命令相關聯之資訊寫入至一記憶體分割區之一設定或重設脈衝(舉例而言)。在一實施方案中，舉例而言，記憶體控制器1415可操作記憶體裝置1410，其中處理單元1420可裝載一個或多個應用程式及/或起始給記憶體控制器之寫入命令以提供對記憶體裝置1410中之記憶體胞之存取。
記憶體1422表示任一資料儲存機構。記憶體1422可包含(舉例而言)一主要記憶體1424及/或一輔助記憶體1426。主要記憶體1424可包含(舉例而言)一隨機存取記憶體、唯讀記憶體等。儘管在此實例中圖解說明為與處理單元1420分離，但應理解，主要記憶體1424之整體或部分可提供於處理單元1420內或以其他方式與處理單元1420共同定位/耦合。
輔助記憶體1426可包含(舉例而言)與主要記憶體相同或類似類型之記憶體及/或一個或多個資料儲存裝置或系統，諸如(例如)一磁碟機、一光碟機、一磁帶機、一固態記憶體碟機等。在某些實施方案中，輔助記憶體1426可以係在操作上可接受之一計算機可讀媒體1428或可以其他方式組態以耦合至一計算機可讀媒體1428。計算機可讀媒體1428可包含(舉例而言)可攜載用於系統1400中之該等裝置中之一者或多者之資料、程式碼及/或指令及/或使得該等資料、程式碼及/或指令可存取之任一媒體。
計算裝置1404可包含(舉例而言)一輸入/輸出1432。輸入/輸出1432表示可組態以接受或以其他方式引入人類及/或機器輸入之一個或多個裝置或特徵，及/或可組態以遞送或以其他方式提供人類及/或機器輸出之一個或多個裝置或特徵。藉由實例而非限制之方式，輸入/輸出裝置1432可包含操作地組態之一顯示器、揚聲器、鍵盤、滑鼠、軌跡球、觸摸屏、資料埠等。
儘管已圖解說明及闡述了目前認為係實例性實施例之內容，但熟習此項技術者應理解，在不背離所請求之標的物之情形下可作出各種其他修改且可替代等效物。另外，可在不背離本文中所闡述之中心概念之情形下作出諸多修改以使一特定情形適應所請求標的物之該等教示。因此，所請求之標的物既定不限於所揭示之該等特定實施例，而係此所請求之標的物亦可包含歸屬於隨附申請專利範圍及其等效物之範疇內之所有實施例。
100．．．多層級記憶體裝置
105．．．基板
110．．．記憶體陣列堆疊
115．．．記憶體陣列層級
120．．．周邊電路
125．．．電晶體
130．．．導電線
135．．．層間電介質層
140．．．記憶體胞
145．．．層間電介質層
147．．．額外層間電介質層
205．．．氧化物-氮化物-氧化物堆疊
250．．．源極區
251．．．汲極區
255．．．特定區
260．．．多晶矽(多晶)層
400．．．結構
420．．．多晶層
425．．．多晶圖案
430．．．導電層
435．．．導電圖案
505．．．間隔物
515．．．井/臨限值植入、高電壓(HV)氧化、低電壓(LV)氧化
555．．．LDD植入、間隔物界定以及n+及p+植入
720．．．多晶圖案
730．．．區
805．．．介入區
810．．．氧化物-氮化物-氧化物
820．．．阻擋電介質層
825．．．捕獲電介質層
830．．．隧道氧化物層
860．．．金屬蓋帽
1010．．．區
1015．．．源極觸點
1140．．．硬遮罩
1165．．．源極觸點
1168．．．區
1172．．．源極選擇器電晶體
1174．．．閘極
1178．．．汲極選擇器電晶體
1210．．．低電阻金屬層
1240．．．額外保形氮化物層
1300．．．多層級記憶體結構
1310．．．條帶源極線/字線觸點
1320．．．條帶源極線/字線觸點
1330．．．條帶源極線/字線觸點
1340．．．條帶源極線/字線觸點
1350．．．層級間觸點
1355．．．層級間觸點
1360．．．層級間觸點
1370．．．單個插塞
1380．．．記憶體陣列層級
1382．．．記憶體陣列層級
1384．．．記憶體陣列層級
1400．．．系統
1404．．．計算裝置
1410．．．記憶體裝置
1415．．．主機或記憶體控制器
1420．．．處理單元
1422．．．記憶體
1424．．．主要記憶體
1426．．．輔助記憶體
1428．．．計算機可讀媒體
1432．．．輸入/輸出
1440．．．匯流排
圖1係根據一實施例之一多層級記憶體裝置之一剖視圖。
圖2係根據一實施例之一多層級記憶體裝置之另一剖視圖。
圖3係根據一實施例用以形成一多層級記憶體裝置之一製程之一流程圖。
圖4係根據一實施例之一記憶體裝置之一電晶體部分之閘極堆疊層之一剖視圖。
圖5係根據一實施例之一記憶體裝置之一電晶體部分之一剖視圖。
圖6係根據一實施例之包含一層間電介質層之一記憶體裝置之一電晶體部分之一剖視圖。
圖7係根據一實施例準備用於製作一記憶體陣列之一記憶體裝置之一剖視圖。
圖8係根據一實施例包含一記憶體陣列之一記憶體裝置之一剖視圖。
圖9係根據一實施例包含一記憶體陣列之一記憶體裝置之另一剖視圖。
圖10係根據一實施例準備用於製作一源極觸點之一記憶體裝置之一剖視圖。
圖11係根據另一實施例之一記憶體裝置之一剖視圖。
圖12係根據一實施例準備用於製作一多層級記憶體陣列之一記憶體裝置之一剖視圖。
圖13係根據一實施例在一多層級記憶體陣列中之汲極或源極觸點之一剖視圖。
圖14係根據一實施例之一計算系統及一記憶體裝置之一示意圖。
100．．．多層級記憶體裝置
105．．．基板
110．．．記憶體陣列堆疊
115．．．記憶體陣列層級
120．．．周邊電路
125．．．電晶體
130．．．導電線
135．．．層間電介質層
140．．．記憶體胞
145．．．層間電介質層
Claims (20)
- 一種製作一記憶體裝置之方法，該方法包括：在一基板上形成周邊電路；用一層間電介質層覆蓋該周邊電路及該基板，其中該周邊電路係安置於該基板及該層間電介質層之間；在該層間電介質層上形成複數個記憶體陣列層級之一堆疊，其中該等記憶體陣列之每一者係依序形成於一不同垂直層級上，致使於不同垂直層級上之該等記憶體陣列與延伸至一不同水平位置之該等記憶體陣列之每一者交錯；形成一第一組觸點，其延伸穿過一最高記憶體陣列層級以提供電連接至該複數個記憶體陣列層級之每一者及該周邊電路及外部電路之一者或兩者，其中該等觸點於該等記憶體陣列之區域中接觸該等記憶體陣列且在該等記憶體陣列之間不水平重疊；及形成一第二組觸點，其中至少一觸點從外部電路延伸且與該等記憶體陣列之每一者接觸以提供電連接至該複數個記憶體陣列層級之每一者及該周邊電路及外部電路之一者或兩者。
- 如請求項1之方法，其中形成該一個或多個記憶體陣列層級之一第一層級包括：用一多晶矽薄膜至少部分地覆蓋該層間電介質層；將該多晶矽薄膜之一部分圖案化以形成實質上平行之多個多晶矽線； 用氧化物-氮化物-氧化物(ONO)堆疊至少部分地覆蓋該多晶矽薄膜及該多個多晶矽線；及用一金屬層至少部分地覆蓋該ONO堆疊。
- 如請求項2之方法，其進一步包括：藉由移除該金屬層及該ONO堆疊之一部分而曝露該多晶矽薄膜以界定平行閘極線。
- 如請求項2之方法，其進一步包括：藉由移除該金屬層及該ONO堆疊之一部分而曝露該多晶矽薄膜；及用一導電材料替代該金屬層及該ONO堆疊之該經移除部分以形成該第二組觸點之至少一者。
- 如請求項2之方法，其進一步包括：在兩個連續記憶體陣列層級之間形成該第二組觸點之一第一者；將該兩個連續記憶體陣列層級中之一者之一多晶矽線對準在該第一汲極觸點上；及在該多晶矽線與一第三連續記憶體陣列層級之間形成該第二組觸點之一第二者。
- 如請求項1之方法，其進一步包括：在形成該一個或多個記憶體陣列層級之後，在該等記憶體陣列層級之中形成該第二組觸點之至少一者。
- 如請求項1之方法，其中該等記憶體陣列包括電荷捕獲NAND記憶體胞陣列。
- 一種記憶體裝置，其包括： 一基板上之周邊電路；用以覆蓋該周邊電路之一層間電介質層，其中該周邊電路係安置於該基板及該層間電介質層之間；及形成於該層間電介質層上之複數個記憶體陣列層級，其中該等記憶體陣列之每一者位於不同垂直層級上，致使於不同垂直層級上之該等記憶體陣列與延伸至一不同水平位置之該等記憶體陣列之每一者交錯；一第一組觸點，其從外部電路延伸且與該等記憶體陣列之每一者接觸以提供電連接至該複數個記憶體陣列層級之每一者及該周邊電路及外部電路之一者或兩者，其中該等觸點於該等記憶體陣列之區域中接觸該等記憶體陣列且在該等記憶體陣列之間不水平重疊；及一第二組觸點，其中至少一觸點從外部電路延伸且與該等記憶體陣列之每一者接觸以提供電連接至該複數個記憶體陣列層級之每一者及該周邊電路及外部電路之一者或兩者。
- 如請求項8之記憶體裝置，其中該複數個記憶體陣列層級覆蓋該周邊電路之至少一部分。
- 如請求項8之記憶體裝置，其進一步包括：用以至少部分地覆蓋該層間電介質層之一多晶矽薄膜；用以至少部分地覆蓋該多晶矽薄膜之氧化物-氮化物-氧化物(ONO)堆疊及一金屬層；該ONO堆疊及該金屬層之一部分中之用以曝露該多晶 矽薄膜之一部分之一開口；及安置於該開口中之該第二組觸點之至少一者。
- 如請求項10之記憶體裝置，其中該等記憶體陣列包括該ONO堆疊以捕獲個別記憶體胞中之電荷載流子。
- 如請求項8之記憶體裝置，其進一步包括：兩個連續記憶體陣列層級之間之該第二組觸點之一第一者；及該兩個連續記憶體陣列層級中之一者之一多晶矽位元線與一第三連續記憶體陣列層級之間之該第二組觸點之一第二者。
- 如請求項8之記憶體裝置，其進一步包括：跨越兩個或兩個以上該等記憶體陣列層級延伸之該第二組觸點之至少一者。
- 如請求項10之記憶體裝置，其進一步包括該複數個記憶體陣列層級上之平行閘極線。
- 如請求項8之記憶體裝置，其中該等記憶體陣列包括電荷捕獲NAND記憶體胞陣列。
- 一種系統，其包括：一記憶體裝置，其包括：一基板上之周邊電路；用以覆蓋該周邊電路之一層間電介質層，其中該周邊電路係安置於該基板及該層間電介質層之間；及該層間電介質層上之複數個記憶體陣列層級，其中該等記憶體陣列之每一者位於不同垂直層級上，致使 於不同垂直層級上之該等記憶體陣列與延伸至一不同水平位置之該等記憶體陣列之每一者交錯；一第一組觸點，其從外部電路延伸且與該等記憶體陣列之每一者接觸以提供電連接至該複數個記憶體陣列層級之每一者及該周邊電路及外部電路之一者或兩者，其中該等觸點於該等記憶體陣列之區域中接觸該等記憶體陣列且在該等記憶體陣列之間不水平重疊；及一第二組觸點，其中至少一觸點從外部電路延伸且與該等記憶體陣列之每一者接觸以提供電連接至該複數個記憶體陣列層級之每一者及該周邊電路及外部電路之一者或兩者；及一記憶體控制器，其用以操作該記憶體裝置，及一處理器，其用以裝載一個或多個應用程式且用以起始給該記憶體控制器之寫入命令以提供對該等記憶體陣列中之記憶體胞之存取。
- 如請求項16之系統，其中該記憶體裝置進一步包括：用以至少部分地覆蓋該層間電介質層之一多晶矽薄膜；氧化物-氮化物-氧化物(ONO)堆疊及用以至少部分地覆蓋該ONO堆疊之一金屬層；該ONO堆疊及該金屬層之一部分中之用以曝露該多晶矽薄膜之一部分之一開口；及安置於該開口中之該第二組觸點之至少一者。
- 如請求項16之系統，其中該記憶體裝置進一步包括：兩個連續記憶體陣列層級之間之該第二組觸點之一第一者；及該兩個連續記憶體陣列層級中之一者之一多晶矽位元線與一第三連續記憶體陣列層級之間之該第二組觸點之一第二者。
- 如請求項16之系統，其中該記憶體裝置進一步包括：跨越兩個或兩個以上該等記憶體陣列層級延伸之該第二組觸點之至少一者。
- 如請求項16之系統，其中該等記憶體陣列包括電荷捕獲NAND記憶體胞陣列。
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