JP5010192B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置 Download PDFInfo
- Publication number
- JP5010192B2 JP5010192B2 JP2006172833A JP2006172833A JP5010192B2 JP 5010192 B2 JP5010192 B2 JP 5010192B2 JP 2006172833 A JP2006172833 A JP 2006172833A JP 2006172833 A JP2006172833 A JP 2006172833A JP 5010192 B2 JP5010192 B2 JP 5010192B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- transistor
- gate
- source
- select gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8221—Three dimensional integrated circuits stacked in different levels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Description
(スタックゲート積層構造)
本発明の第1の実施の形態に係る不揮発性半導体記憶装置において適用されるメモリセルトランジスタの一例は、ソース/ドレイン領域と、ソース/ドレイン領域間のチャネル領域と、チャネル領域上に配置されたゲート絶縁膜と、ゲート絶縁膜上に配置されたフローティングゲート電極層と、フローティングゲート電極層上に配置されたゲート間絶縁膜と、及びゲート間絶縁膜上に配置されたコントロールゲート電極層とからなるスタックゲート積層構造を備える。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置において適用されるメモリセルトランジスタの別の例は、ソース/ドレイン領域と、ソース/ドレイン領域間のチャネル領域と、チャネル領域上に配置されたONO絶縁膜と、及びONO絶縁膜上に配置されたコントロールゲート電極層とからなるSONOS構造を備える。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置の模式的全体ブロック構成は、図3に示すように、半導体チップ1上に配置され、メモリセルアレイ2と、メモリセルアレイ2の周辺部に配置されたローアドレスデコーダ3,及びカラムアドレスデコーダ4と、ステータスレジスタ5と、入出力回路6と、SGD/SGS/GCスイッチ116と、センスアンプ120,及びデータレジスタ118と、制御回路110,及び高電圧発生回路114と、レディー/ビジー出力回路112,アドレスレジスタ104,コマンドレジスタ106,及び動作ロジックコントロール回路108が配置される。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置において、第1のレイアウトブロック構成例は、図5に示すように、奇数ブロック126と偶数ブロック128に分割されたメモリセルアレイ2と、偶数ブロック128に接続された偶数ブロック選択用ローアドレスデコーダ122と、奇数ブロック126に接続された奇数ブロック選択用ローアドレスデコーダ124と、メモリセルアレイ2のビット線BLに接続されたマルチプレクサ136,マルチプレクサ136に接続されたセンスアンプ/ラッチ回路138,及びラッチ回路140,及びデータレジスタ118,カラムアドレスデコーダ4,その他の回路を含むベリファイ用回路134と、偶数ブロック選択用ローアドレスデコーダ122,及び奇数ブロック選択用ローアドレスデコーダ124とバス132を介して接続されたSG/CGドライバ130とを備える。センスアンプ120と接続しないビット線BLは、シールド線として作用する。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置の第1のレイアウトブロック構成例に対応する回路構成は、図6に示すように、NANDセルユニット150を複数個行方向に並列に配置した偶数ブロック128と、同じくNANDセルユニット150を複数個行方向に並列に配置した奇数ブロック126と、偶数ブロック128に接続されるビット線側選択ゲート線SGD(i),ソース線側選択ゲート線SGS(i),及びワード線CG10(i),CG11(i),…,CG42(i),CG43(i)のそれぞれを選択するブロック選択トランジスタTGB(i)と、奇数ブロック126に接続されるビット線側選択ゲート線SGD(i+1),ソース線側選択ゲート線SGS(i+1),及びワード線CG10(i+1),CG11(i+1),…,CG42(i+1),CG43(i+1)のそれぞれを選択するブロック選択トランジスタTGB(i+1)と、ブロック選択トランジスタTGB(i)のゲートに共通接続される選択ゲート線SWG(i)にローアドレスデコード信号を供給する偶数ブロック選択用ローアドレスデコーダ122と、ブロック選択トランジスタTGB(i+1)のゲートに共通接続される選択ゲート線SWG(i+1)にローアドレスデコード信号を供給する奇数ブロック選択用ローアドレスデコーダ124とを備える。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置において、第2のレイアウトブロック構成例は、図7に示すように、奇数ブロック126と偶数ブロック128に分割されたメモリセルアレイ2と、メモリセルアレイ2に接続されたローアドレスデコーダ123a,及び123bと、メモリセルアレイ2のビット線BLに接続されたマルチプレクサ136,マルチプレクサ136に接続されたセンスアンプ/ラッチ回路138,及びラッチ回路140,及びデータレジスタ118、カラムアドレスデコーダ4,その他の回路を含むベリファイ用回路134と、ローアドレスデコーダ123aにバス132を介して接続されたSG/CGドライバ130a,及びローアドレスデコーダ123bにバス132を介して接続されたSG/CGドライバ130bとを備える。センスアンプ120と接続しないビット線BLは、シールド線として作用する。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置の第2のレイアウトブロック構成例に対応する回路構成は、図8に示すように、NANDセルユニット150を複数個行方向に並列に配置した偶数ブロック128と、同じくNANDセルユニット150を複数個行方向に並列に配置した奇数ブロック126と、偶数ブロック128に接続されるビット線側選択ゲート線SGD(i),ソース線側選択ゲート線SGS(i),及びワード線CG10(i),CG11(i),…,CG42(i),CG43(i)のそれぞれを選択するブロック選択トランジスタTGB(i)と、奇数ブロック126に接続されるビット線側選択ゲート線SGD(i+1),ソース線側選択ゲート線SGS(i+1),及びワード線CG10(i+1),CG11(i+1),…,CG42(i+1),CG43(i+1)のそれぞれを選択するブロック選択トランジスタTGB(i+1)と、ブロック選択トランジスタTGB(i)のゲートに共通接続される選択ゲート線SWG(i)にローアドレスデコード信号を供給するローアドレスデコーダ123aと、ブロック選択トランジスタTGB(i+1)のゲートに共通接続される選択ゲート線SWG(i+1)にローアドレスデコード信号を供給するローアドレスデコーダ123bとを備える。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置において、第3のレイアウトブロック構成例は、図9に示すように、奇数ブロック126と偶数ブロック128に分割されたメモリセルアレイ2と、メモリセルアレイ2に接続されたローアドレスデコーダ123a,及び123bと、メモリセルアレイ2のビット線BLに接続されたマルチプレクサ136,マルチプレクサ136に接続されたセンスアンプ/ラッチ回路138,及びラッチ回路140,及びデータレジスタ118,カラムアドレスデコーダ4,その他の回路を含むベリファイ用回路134と、ローアドレスデコーダ123aにバス132を介して接続されたSG/偶数番CGドライバ131aと、及びローアドレスデコーダ123bにバス132を介して接続されたSG/奇数番CGドライバ131bとを備える。センスアンプ120と接続しないビット線BLは、シールド線として作用する。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置の第3のレイアウトブロック構成例に対応する回路構成は、図10に示すように、NANDセルユニット150を複数個行方向に並列に配置した偶数ブロック128と、同じくNANDセルユニット150を複数個行方向に並列に配置した奇数ブロック126と、偶数ブロック128に接続されるビット線側選択ゲート線SGD(i),ソース線側選択ゲート線SGS(i),偶数番のワード線CG10(i),CG12(i),…,CG40(i),CG42(i),及び奇数ブロック126に接続される奇数番のワード線CG10(i+1),CG12(i+1),…,CG40(i+1),CG42(i+1)のそれぞれを選択するブロック選択トランジスタTGB(i)と、奇数ブロック126に接続されるビット線側選択ゲート線SGD(i+1),ソース線側選択ゲート線SGS(i+1),奇数番のワード線CG11(i+1),CG13(i+1),…,CG41(i+1),CG43(i+1),及び偶数ブロック128に接続される偶数番のワード線CG11(i),CG13(i),…,CG41(i),CG43(i)のそれぞれを選択するブロック選択トランジスタTGB(i+1)と、ブロック選択トランジスタTGB(i)のゲートに共通接続される選択ゲート線SWG(i)にローアドレスデコード信号を供給するローアドレスデコーダ123aと、ブロック選択トランジスタTGB(i+1)のゲートに共通接続される選択ゲート線SWG(i+1)にローアドレスデコード信号を供給するローアドレスデコーダ123bとを備える。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置において、第4のレイアウトブロック構成例は、図11に示すように、奇数ブロック126と偶数ブロック128に分割されたメモリセルアレイ2と、メモリセルアレイ2に接続されたローアドレスデコーダ123a,及び123bと、メモリセルアレイ2のビット線BLに接続されたマルチプレクサ136,マルチプレクサ136に接続されたセンスアンプ/ラッチ回路138,及びラッチ回路140,及びデータレジスタ118,カラムアドレスデコーダ4,その他の回路を含むベリファイ用回路134と、ローアドレスデコーダ123aにバス132を介して接続されたSGD/偶数番CGドライバ142a,及びローアドレスデコーダ123bにバス132を介して接続されたSGS/奇数番CGドライバ142bとを備える。センスアンプ120と接続しないビット線BLは、シールド線として作用する。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置の第4のレイアウトブロック構成例に対応する回路構成は、図12に示すように、NANDセルユニット150を複数個行方向に並列に配置した偶数ブロック128と、同じくNANDセルユニット150を複数個行方向に並列に配置した奇数ブロック126と、偶数ブロック128に接続されるビット線側選択ゲート線SGD(i),偶数番のワード線CG10(i),CG12(i),…,CG40(i),CG42(i),奇数ブロック126に接続されるビット線側選択ゲート線SGD(i+1),及び奇数番のワード線CG10(i+1),CG12(i+1),…,CG40(i+1),CG42(i+1)のそれぞれを選択するブロック選択トランジスタTGB(i)と、偶数ブロック128に接続されるソース線側選択ゲート線SGS(i),偶数番のワード線CG11(i),CG13(i),…,CG41(i),CG43(i),奇数ブロック126に接続されるソース線側選択ゲート線SGS(i+1),及び奇数番のワード線CG11(i+1),CG13(i+1),…,CG41(i+1),CG43(i+1)のそれぞれを選択するブロック選択トランジスタTGB(i+1)と、ブロック選択トランジスタTGB(i)のゲートに共通接続される選択ゲート線SWG(i)にローアドレスデコード信号を供給するローアドレスデコーダ123aと、ブロック選択トランジスタTGB(i+1)のゲートに共通接続される選択ゲート線SWG(i+1)にローアドレスデコード信号を供給するローアドレスデコーダ123bとを備える。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置においては、メモリセルトランジスタM10,M11,…,M42,M43を積層化することで大容量化を図っている。ただし、セルフブーストによって、“1”書き込み(消去状態を保つ)を達成するためには、ソース線側選択ゲートトランジスタTGS,及びビット線側選択ゲートトランジスタTGDのカットオフ特性が重要である。したがって、ソース線側選択ゲートトランジスタTGS,及びビット線側選択ゲートトランジスタTGDは半導体基板10の表面に作成することが良好なカットオフ特性を実現する上で望ましい。尚、半導体基板10はバルク半導体であっても良く、或いは又、半導体基板上にウェル拡散領域を備えていても良い。
モリセルトランジスタM30,M31,M32,M33上に層間絶縁膜34を介して積層され,第1乃至第3メモリセルストリングに並列接続され,SONOS構造の複数個のメモリセルトランジスタM40,M41,M42,M43がソース/ドレイン領域26,及びコンタクトプラグ22を介して直列に接続された第4メモリセルストリングと、金属電極層27に接続されたソース線SLと、金属電極層30にコンタクトプラグ21を介して接続されたビット線20とを備える。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにSONOSトランジスタを使用したNANDセルユニット150の模式的平面パターン構成は、図14(a)に示すように、第4層目のNANDセルパターン領域32と、図14(b)に示すように、第3層目のNANDセルパターン領域32と、図14(c)に示すように、第2層目のNANDセルパターン領域32と、図14(d)に示すように、第1層目のNANDセルパターン領域32と、図14(e)に示すように、選択ゲートパターン領域33とを備える。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにSONOSトランジスタを使用したNANDセルユニットの動作電圧の一例は、図15に示すように表される。
本発明の第1の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにSONOSトランジスタを使用したNANDセルユニットの動作電圧の別の一例は、図19に示すように表される。
(素子構造)
本発明の第2の実施の形態に係る不揮発性半導体記憶装置の構成においては、ビット線20を積層化されたメモリセルトランジスタM10,M11,…,M42,M43の下層に配置した点に特徴を有する。
,チャネル領域25及びコンタクトプラグ22を介して直列に接続されたSONOS構造の複数個のメモリセルトランジスタM30,M31,M32,M33からなる第3メモリセルストリングと、複数個のメモリセルトランジスタM30,M31,M32,M33上に層間絶縁膜34を介して積層され,第1乃至第3メモリセルストリングに並列接続され,SONOS構造の複数個のメモリセルトランジスタM40,M41,M42,M43がソース/ドレイン領域26,及びコンタクトプラグ22を介して直列に接続された第4メモリセルストリングと、金属電極層27に接続されたソース線SLとを備える。
本発明の第2の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにSONOSトランジスタを使用したNANDセルユニット150の模式的平面パターン構成は、図21(a)に示すように、第4層目のNANDセルパターン領域35と、図21(b)に示すように、第3層目のNANDセルパターン領域35と、図21(c)に示すように、第2層目のNANDセルパターン領域35と、図21(d)に示すように、第1層目のNANDセルパターン領域35と、図21(e)に示すように、選択ゲートパターン領域36とを備える。
(素子構造)
本発明の第3の実施の形態に係る不揮発性半導体記憶装置において適用されるメモリセルトランジスタは、図22に示すように、半導体基板10上に積層された層間絶縁膜34中に配置され、バックゲート電極40と、バックゲート電極40上に配置されたソース/ドレイン領域26と、バックゲート電極40上に配置され,ソース/ドレイン領域26間のチャネル領域25と、チャネル領域25上に配置されたONO絶縁膜24と、及びONO絶縁膜24上に配置されたコントロールゲート電極23とからなるSONOS/TFT構造を備える。
上に配置されたSONOS構造の複数個のメモリセルトランジスタM30,M31,M32,M33からなる第3メモリセルストリングと、複数個のメモリセルトランジスタM30,M31,M32,M33上に層間絶縁膜34を介して積層され,第1乃至第3メモリセルストリングに並列接続され,ソース/ドレイン領域26,チャネル領域25及びコンタクトプラグ22を介して直列に接続され,バックゲート電極40上に配置されたSONOS構造の複数個のメモリセルトランジスタM40,M41,M42,M43からなる第4メモリセルストリングと、金属電極層27に接続されたソース線SLと、金属電極層30にコンタクトプラグ21を介して接続されたビット線20と、バックゲート電極40に接続されたバックゲート線41を備える。バックゲート線(BGL)41は、ビット線BLと直交する方向,即ち、ワード線が延伸する行方向に延伸している。
本発明の第4の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにバックゲート電極40を接続したSONOSトランジスタを使用したNANDセルユニットの動作電圧の一例は図23に示すように表される。
(素子構造)
本発明の第4の実施の形態に係る不揮発性半導体記憶装置において適用されるメモリセルトランジスタは、図24中に示すように、半導体基板10上に積層された層間絶縁膜34中に配置され、ソース/ドレイン領域26と、ソース/ドレイン領域26間のチャネル領域25と、チャネル領域25上に配置されたONO絶縁膜24と、及びONO絶縁膜24上に配置されたコントロールゲート電極23とからなるSONOS/TFT構造を備える。
モリセルトランジスタM30,M31,M32,M33上に層間絶縁膜34を介して積層され,第1乃至第3メモリセルストリングに並列接続され,SONOS構造の複数個のメモリセルトランジスタM40,M41,M42,M43がソース/ドレイン領域26,及びコンタクトプラグ22を介して直列に接続された第4メモリセルストリングと、金属電極層27に接続されたソース線SLと、金属電極層30にコンタクトプラグ21を介して接続された金属電極層50と、金属電極層50にコンタクトプラグ21を介して接続された金属電極層52と、金属電極層52にコンタクトプラグ21を介して接続された金属電極層54と、金属電極層54にコンタクトプラグ21を介して接続されたビット線20とを備える。
コンタクトプラグ56と、金属電極層80とコンタクトプラグ56を介して接続され,かつワード線CG23とコンタクトプラグ57を介して接続された金属電極層86と、金属電極層82,及び84とそれぞれコンタクトプラグ56を介して接続された金属電極層88,及び90と、層間絶縁膜34を介してワード線CG23上に配置されたワード線CG33と、ワード線CG33上に配置されたコンタクトプラグ57と、金属電極層88,及び90上に配置されたコンタクトプラグ56と、金属電極層88とコンタクトプラグ56を介して接続され,かつワード線CG33とコンタクトプラグ57を介して接続された金属電極層92と、金属電極層90とコンタクトプラグ56を介して接続された金属電極層94と、層間絶縁膜34を介してワード線CG33上に配置されたワード線CG43と、ワード線CG43上に配置されたコンタクトプラグ57と、金属電極層94上に配置されたコンタクトプラグ56と、金属電極層94とコンタクトプラグ56を介して接続され,かつワード線CG43とコンタクトプラグ57を介して接続された金属電極層96と、層間絶縁膜34を介してワード線CG43上に配置されたビット線20と、金属電極層27に接続されたソース線SLとを備える。
本発明の第5の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにSONOSトランジスタを使用したNANDセルユニットのII−II線に沿うワード線延伸方向における断面構造は、図26に示すように、模式的に表される。図26は、行方向に延伸するワード線CG13,CG23,CG33,CG43に沿う模式的断面構造に相当する。例えば、図21において、II−II線に沿う模式的断面構造と観ることもできる。或いは、図24において、ビット線側選択ゲートトランジスタTGDがメモリセルトランジスタM13の下に配置された場合のII―II線に沿う模式的断面構造と観ることもできる。
てワード線CG23上に配置されたワード線CG33と、ワード線CG33上に配置されたコンタクトプラグ57と、金属電極層66とコンタクトプラグ56を介して接続され,かつワード線CG33とコンタクトプラグ57を介して接続された金属電極層98と、層間絶縁膜34を介してワード線CG33上に配置されたワード線CG43と、ワード線CG43上に配置されたコンタクトプラグ57と、金属電極層62とコンタクトプラグ56を介して接続され,かつワード線CG43とコンタクトプラグ57を介して接続された金属電極層96と、層間絶縁膜34を介してワード線CG43上に配置されたビット線20と、金属電極層27に接続されたソース線SLとを備える。
本発明の第5の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにSONOSトランジスタを使用したNANDセルユニットのワード線延伸方向における,交互引き出しによる模式的平面パターン構成は、図27に示すように表される。即ち、図27(a)は、第1層目のワード線CG13の交互引き出し平面パターンを示す。図27(b)は、第2層目のワード線CG23の交互引き出し平面パターンを示す。図27(c)は、第3層目のワード線CG33の交互引き出し平面パターンを示す。又、図27(d)は、第4層目のワード線CG43の交互引き出し平面パターンを示す。
本発明の第6の実施の形態に係る不揮発性半導体記憶装置であって、メモリセルトランジスタにSONOSトランジスタを使用したNANDセルユニットのII−II線に沿うワード線延伸方向における断面構造は、図28に示すように、模式的に表される。図28は、行方向に延伸するワード線CG13,CG23,CG33,CG43に沿う模式的断面構造に相当する。例えば、図21において、II−II線に沿う模式的断面構造と観ることもできる。或いは、図24において、ビット線側選択ゲートトランジスタTGDがメモリセルトランジスタM13の下に配置された場合のII―II線に沿う模式的断面構造と観ることもできる。
たコンタクトプラグ56と、層間絶縁膜34を介してワード線CG33,及び金属電極層72,74上に配置され,かつ金属電極層74上に配置された金属電極層56と接続されたワード線CG43と、層間絶縁膜34を介してワード線CG43上に配置されたビット線20と、金属電極層27に接続されたソース線SLとを備える。
上記のように、本発明は第1乃至第6の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
8…素子分離領域(STI)
10…半導体基板
11,12,13,14,26…ソース/ドレイン領域
15…選択ゲート線(SGS)
16,44…ゲート絶縁膜
17…選択ゲート線(SGD)
18,19,21,22,48,49,56,57…コンタクトプラグ
20…ビット線(BL)
23…コントロールゲート電極
24…ONO絶縁膜
25…チャネル領域
27〜30,50〜54,58〜102…金属電極層
32,35…NANDセルパターン領域
33,36…選択ゲートパターン領域
34…層間絶縁膜
40…バックゲート電極
45…選択ゲート線(SWG)
150…NANDセルユニット
SL…ソース線
BL…ビット線
BGL…バックゲート線
CG10,CG11,…,CG42,CG43…ワード線
M10,M11,…,M42,M43…メモリセルトランジスタ
TGS…ソース線側選択ゲートトランジスタ
TGD…ビット線側選択ゲートトランジスタ
TGB…ブロック選択トランジスタ
Claims (6)
- ソース領域をソース線に接続され,ゲート電極を第1選択ゲート線に接続されたソース線側選択ゲートトランジスタと、
ドレイン領域をビット線に接続され,ゲート電極を第2選択ゲート線に接続されたビット線側選択ゲートトランジスタと、
前記ソース線側選択ゲートトランジスタのドレイン領域と前記ビット線側選択ゲートトランジスタのソース領域との間に接続され,メモリセルトランジスタが複数個,直列接続された第1メモリセルストリングと、
前記第1メモリセルストリングに並列接続され,メモリセルトランジスタが複数個,直列接続された第2メモリセルストリング
とを備え、
前記第1メモリセルストリング,及び前記第2メモリストリングは半導体基板上に層間絶縁膜を介して積層化配置され、前記ソース線側選択ゲートトランジスタ,及び前記ビット線側選択ゲートトランジスタは前記半導体基板上に配置され、前記ソース線側選択ゲートトランジスタおよび前記ビット線側選択ゲートトランジスタのうちの少なくとも1つは、積層化配置された前記第1メモリセルストリング及び前記第2メモリストリングからなるメモリセルストリング直下の前記半導体基板上に形成され、前記ソース線は前記メモリセルストリング直下に前記メモリストリングに直交する方向に配置され、前記ビット線は前記メモリセルストリング上に前記メモリストリングに平行する方向に配置されることを特徴とする不揮発性半導体記憶装置。 - 前記メモリセルトランジスタは、前記半導体基板上に配置されたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたフローティングゲート電極層と、前記フローティングゲート電極層上に配置されたゲート間絶縁膜と、及び前記ゲート間絶縁膜上に配置されたコントロールゲート電極層とを備え、前記層間絶縁膜を介して積層化配置されることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記メモリセルトランジスタは、前記半導体基板上に配置されたONO膜と、及び前記ONO膜上に配置されたコントロールゲート電極層とを備え、前記層間絶縁膜を介して積層化配置されることを特徴とする請求項1記載の不揮発性半導体記憶装置。
- 前記ソース線側選択ゲートトランジスタ,及び前記ビット線側選択ゲートトランジスタの内、何れか一方若しくは両方が、積層化配置された前記メモリセルトランジスタの下層に配置されることを特徴とする請求項1乃至請求項3の内、何れか1項に記載の不揮発性半導体記憶装置。
- 前記メモリセルトランジスタは、前記半導体基板上に積層された層間絶縁膜中に配置され、前記ビット線と直交する行方向に延伸するバックゲート配線に接続されるバックゲート電極と、前記バックゲート電極上に配置されたソース/ドレイン領域と、前記バックゲート電極上に配置され,前記ソース/ドレイン領域間のチャネル領域とを備え、
前記バックゲート電極は、消去動作において選択ブロック内の前記メモリセルトランジスタを一括で消去することを特徴とする請求項1乃至請求項4の内、何れか1項に記載の不揮発性半導体記憶装置。 - ソース線に接続された第1ソース領域と第1選択ゲート線に接続された第1ゲート電極とを含むソース線側選択ゲートトランジスタと、
ビット線に接続された第2ドレイン領域と第2の選択ゲート線に接続された第2ゲート電極とを含むビット線側選択ゲートトランジスタと、
前記ソース線側選択ゲートトランジスタの第1ドレイン領域と前記ビット線側選択ゲートトランジスタの第2ソース領域との間に接続され、直列に接続された複数のメモリセルトランジスタを含む第1メモリセルストリングと、
前記第1メモリセルストリングと平行に接続され、直列に接続された複数のメモリセルトランジスタを含む第2メモリセルストリングと
を備え、
前記第1メモリセルストリングおよび前記第2メモリセルストリングは、層間絶縁膜を介して前記半導体基板上に積層化配置され、
前記ソース線側選択ゲートトランジスタ及び前記ビット線側選択ゲートトランジスタは、積層化配置された前記第1メモリセルストリング及び前記第2メモリストリングからなるメモリセルストリング直下の前記半導体基板上に配置され、前記ソース線は前記メモリセルストリング直下に前記メモリストリングに直交する方向に配置され、前記ビット線は前記メモリセルストリング上に前記メモリストリングに平行する方向に配置され、
前記ソース線側選択ゲートトランジスタと、前記ビット線側選択ゲートトランジスタと、前記ソース線側選択ゲートトランジスタと前記ビット線側選択ゲートトランジスタとの間に配置される前記複数のメモリセルストリングとは、メモリセルユニットを形成し、
メモリセルブロックは、第1の方向に配置された複数の前記メモリセルユニットを含み、
メモリセルアレイは、前記第1の方向に垂直な第2の方向に配置された複数の前記メモリセルブロックを含み、
前記第2選択ゲート線のための第1ブロック選択トランジスタは、前記第1メモリセルブロックのメモリセルユニット内の前記第2選択ゲート線に接続され、前記第1ブロック選択トランジスタは、第1のローアドレスデコーダに接続される第1ゲート電極を有し、
第1選択ゲート線のための第2ブロック選択トランジスタは、前記第1メモリセルブロックのメモリセルユニット内の奇数メモリストリングの前記第1選択ゲート線に接続され、前記第2のブロック選択トランジスタは、前記第1のローアドレスデコーダに接続される第2ゲート電極を有し、
前記第1選択ゲート線のための第3ブロック選択トランジスタは、前記第1メモリセルブロックの前記メモリセルユニット内の前記第1選択ゲート線に接続され、前記第3ブロック選択トランジスタは、第2のローアドレスデコーダに接続される第3のゲート電極を有し、
第2選択ゲート線のための第4ブロック選択トランジスタは、前記第1のメモリセルブロックの前記メモリセルユニット内の偶数メモリストリングの前記第2選択ゲート線に接続され、前記第4ブロック選択トランジスタは、前記第2のローアドレスデコーダに接続される第4ゲート電極を有し、
前記第1のローアドレスデコーダおよび前記第2のローアドレスデコーダは、前記メモリセルアレイに対する対向面にそれぞれ配置されること
を特徴とする不揮発性半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006172833A JP5010192B2 (ja) | 2006-06-22 | 2006-06-22 | 不揮発性半導体記憶装置 |
US11/767,234 US7623384B2 (en) | 2006-06-22 | 2007-06-22 | Nonvolatile semiconductor memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006172833A JP5010192B2 (ja) | 2006-06-22 | 2006-06-22 | 不揮発性半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008004765A JP2008004765A (ja) | 2008-01-10 |
JP5010192B2 true JP5010192B2 (ja) | 2012-08-29 |
Family
ID=38873406
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006172833A Expired - Fee Related JP5010192B2 (ja) | 2006-06-22 | 2006-06-22 | 不揮発性半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7623384B2 (ja) |
JP (1) | JP5010192B2 (ja) |
Families Citing this family (171)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7394693B2 (en) * | 2005-08-31 | 2008-07-01 | Micron Technology, Inc. | Multiple select gate architecture |
JP2009015978A (ja) * | 2007-07-05 | 2009-01-22 | Toshiba Corp | 半導体記憶装置及びメモリシステム |
JP2009164278A (ja) * | 2007-12-28 | 2009-07-23 | Mitsumi Electric Co Ltd | Mosトランジスタ及びこれを用いた半導体集積回路装置 |
JP5072696B2 (ja) * | 2008-04-23 | 2012-11-14 | 株式会社東芝 | 三次元積層不揮発性半導体メモリ |
JP5283960B2 (ja) | 2008-04-23 | 2013-09-04 | 株式会社東芝 | 三次元積層不揮発性半導体メモリ |
JP2009266944A (ja) * | 2008-04-23 | 2009-11-12 | Toshiba Corp | 三次元積層不揮発性半導体メモリ |
CN102067235A (zh) * | 2008-05-07 | 2011-05-18 | 奈米闪芯积体电路有限公司 | 以nand为基础的nmos nor闪存单元,以nand为基础的nmos nor闪存阵列及该单元和该阵列的形成方法 |
JP5288877B2 (ja) * | 2008-05-09 | 2013-09-11 | 株式会社東芝 | 不揮発性半導体記憶装置 |
KR100971532B1 (ko) * | 2008-05-27 | 2010-07-21 | 삼성전자주식회사 | 구동 트랜지스터를 포함하는 반도체 소자 |
US7843725B2 (en) | 2008-06-11 | 2010-11-30 | Micron Technology, Inc. | M+L bit read column architecture for M bit memory cells |
JP2010034109A (ja) * | 2008-07-25 | 2010-02-12 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP5550239B2 (ja) * | 2009-01-26 | 2014-07-16 | 株式会社東芝 | 不揮発性半導体記憶装置、及びその製造方法 |
JP2010199235A (ja) | 2009-02-24 | 2010-09-09 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP4856203B2 (ja) * | 2009-03-23 | 2012-01-18 | 株式会社東芝 | 不揮発性半導体記憶装置 |
KR101566407B1 (ko) * | 2009-03-25 | 2015-11-05 | 삼성전자주식회사 | 적층 메모리 소자 |
US10388863B2 (en) | 2009-10-12 | 2019-08-20 | Monolithic 3D Inc. | 3D memory device and structure |
US11018133B2 (en) | 2009-10-12 | 2021-05-25 | Monolithic 3D Inc. | 3D integrated circuit |
US10910364B2 (en) | 2009-10-12 | 2021-02-02 | Monolitaic 3D Inc. | 3D semiconductor device |
US11374118B2 (en) | 2009-10-12 | 2022-06-28 | Monolithic 3D Inc. | Method to form a 3D integrated circuit |
US10366970B2 (en) | 2009-10-12 | 2019-07-30 | Monolithic 3D Inc. | 3D semiconductor device and structure |
KR101702060B1 (ko) * | 2010-02-19 | 2017-02-02 | 삼성전자주식회사 | 3차원 반도체 장치의 배선 구조체 |
US8355281B2 (en) * | 2010-04-20 | 2013-01-15 | Micron Technology, Inc. | Flash memory having multi-level architecture |
US10217667B2 (en) * | 2011-06-28 | 2019-02-26 | Monolithic 3D Inc. | 3D semiconductor device, fabrication method and system |
US9021182B2 (en) * | 2010-10-03 | 2015-04-28 | Winbond Electronics Corporation | Flash memory for code and data storage |
US11482440B2 (en) | 2010-12-16 | 2022-10-25 | Monolithic 3D Inc. | 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits |
US10497713B2 (en) | 2010-11-18 | 2019-12-03 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
US11315980B1 (en) | 2010-10-11 | 2022-04-26 | Monolithic 3D Inc. | 3D semiconductor device and structure with transistors |
US11257867B1 (en) | 2010-10-11 | 2022-02-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with oxide bonds |
US10896931B1 (en) | 2010-10-11 | 2021-01-19 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US11469271B2 (en) | 2010-10-11 | 2022-10-11 | Monolithic 3D Inc. | Method to produce 3D semiconductor devices and structures with memory |
US11600667B1 (en) | 2010-10-11 | 2023-03-07 | Monolithic 3D Inc. | Method to produce 3D semiconductor devices and structures with memory |
US11158674B2 (en) | 2010-10-11 | 2021-10-26 | Monolithic 3D Inc. | Method to produce a 3D semiconductor device and structure |
US11227897B2 (en) | 2010-10-11 | 2022-01-18 | Monolithic 3D Inc. | Method for producing a 3D semiconductor memory device and structure |
US11018191B1 (en) | 2010-10-11 | 2021-05-25 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US11024673B1 (en) | 2010-10-11 | 2021-06-01 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US11855114B2 (en) | 2010-10-13 | 2023-12-26 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
US11437368B2 (en) | 2010-10-13 | 2022-09-06 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
US11869915B2 (en) | 2010-10-13 | 2024-01-09 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
US10943934B2 (en) | 2010-10-13 | 2021-03-09 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
US11855100B2 (en) | 2010-10-13 | 2023-12-26 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
US11605663B2 (en) | 2010-10-13 | 2023-03-14 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
US11694922B2 (en) | 2010-10-13 | 2023-07-04 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with oxide bonding |
US10978501B1 (en) | 2010-10-13 | 2021-04-13 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with waveguides |
US11063071B1 (en) | 2010-10-13 | 2021-07-13 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with waveguides |
US10998374B1 (en) | 2010-10-13 | 2021-05-04 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
US11163112B2 (en) | 2010-10-13 | 2021-11-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with electromagnetic modulators |
US11043523B1 (en) | 2010-10-13 | 2021-06-22 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
US10679977B2 (en) | 2010-10-13 | 2020-06-09 | Monolithic 3D Inc. | 3D microdisplay device and structure |
US11133344B2 (en) | 2010-10-13 | 2021-09-28 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
US10833108B2 (en) | 2010-10-13 | 2020-11-10 | Monolithic 3D Inc. | 3D microdisplay device and structure |
US11164898B2 (en) | 2010-10-13 | 2021-11-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure |
US11327227B2 (en) | 2010-10-13 | 2022-05-10 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with electromagnetic modulators |
US11404466B2 (en) | 2010-10-13 | 2022-08-02 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors |
US11929372B2 (en) | 2010-10-13 | 2024-03-12 | Monolithic 3D Inc. | Multilevel semiconductor device and structure with image sensors and wafer bonding |
US11610802B2 (en) | 2010-11-18 | 2023-03-21 | Monolithic 3D Inc. | Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes |
US11164770B1 (en) | 2010-11-18 | 2021-11-02 | Monolithic 3D Inc. | Method for producing a 3D semiconductor memory device and structure |
US11211279B2 (en) | 2010-11-18 | 2021-12-28 | Monolithic 3D Inc. | Method for processing a 3D integrated circuit and structure |
US11521888B2 (en) | 2010-11-18 | 2022-12-06 | Monolithic 3D Inc. | 3D semiconductor device and structure with high-k metal gate transistors |
US11443971B2 (en) | 2010-11-18 | 2022-09-13 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
US11923230B1 (en) | 2010-11-18 | 2024-03-05 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
US11355380B2 (en) | 2010-11-18 | 2022-06-07 | Monolithic 3D Inc. | Methods for producing 3D semiconductor memory device and structure utilizing alignment marks |
US11804396B2 (en) | 2010-11-18 | 2023-10-31 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
US11569117B2 (en) | 2010-11-18 | 2023-01-31 | Monolithic 3D Inc. | 3D semiconductor device and structure with single-crystal layers |
US11482438B2 (en) | 2010-11-18 | 2022-10-25 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
US11784082B2 (en) | 2010-11-18 | 2023-10-10 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
US11482439B2 (en) | 2010-11-18 | 2022-10-25 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors |
US11355381B2 (en) | 2010-11-18 | 2022-06-07 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
US11004719B1 (en) | 2010-11-18 | 2021-05-11 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
US11018042B1 (en) | 2010-11-18 | 2021-05-25 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
US11862503B2 (en) | 2010-11-18 | 2024-01-02 | Monolithic 3D Inc. | Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
US11508605B2 (en) | 2010-11-18 | 2022-11-22 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
US11854857B1 (en) | 2010-11-18 | 2023-12-26 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers |
US11121021B2 (en) | 2010-11-18 | 2021-09-14 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US11495484B2 (en) | 2010-11-18 | 2022-11-08 | Monolithic 3D Inc. | 3D semiconductor devices and structures with at least two single-crystal layers |
US11735462B2 (en) | 2010-11-18 | 2023-08-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with single-crystal layers |
US11094576B1 (en) | 2010-11-18 | 2021-08-17 | Monolithic 3D Inc. | Methods for producing a 3D semiconductor memory device and structure |
US11107721B2 (en) | 2010-11-18 | 2021-08-31 | Monolithic 3D Inc. | 3D semiconductor device and structure with NAND logic |
US11615977B2 (en) | 2010-11-18 | 2023-03-28 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
US11901210B2 (en) | 2010-11-18 | 2024-02-13 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
US11031275B2 (en) | 2010-11-18 | 2021-06-08 | Monolithic 3D Inc. | 3D semiconductor device and structure with memory |
JP2012119013A (ja) * | 2010-11-29 | 2012-06-21 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2013058276A (ja) * | 2011-09-07 | 2013-03-28 | Toshiba Corp | 半導体記憶装置 |
JP5249394B2 (ja) * | 2011-09-28 | 2013-07-31 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
TWI490863B (zh) * | 2011-11-21 | 2015-07-01 | Winbond Electronics Corp | 用於代碼和資料存儲的快閃記憶體 |
CN103151066B (zh) * | 2011-12-06 | 2016-08-03 | 华邦电子股份有限公司 | 用于代码和数据存储的闪存 |
US11410912B2 (en) | 2012-04-09 | 2022-08-09 | Monolithic 3D Inc. | 3D semiconductor device with vias and isolation layers |
US11616004B1 (en) | 2012-04-09 | 2023-03-28 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
US11694944B1 (en) | 2012-04-09 | 2023-07-04 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
US11088050B2 (en) | 2012-04-09 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device with isolation layers |
US11735501B1 (en) | 2012-04-09 | 2023-08-22 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
US11594473B2 (en) | 2012-04-09 | 2023-02-28 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
US10600888B2 (en) | 2012-04-09 | 2020-03-24 | Monolithic 3D Inc. | 3D semiconductor device |
US11164811B2 (en) | 2012-04-09 | 2021-11-02 | Monolithic 3D Inc. | 3D semiconductor device with isolation layers and oxide-to-oxide bonding |
US11476181B1 (en) | 2012-04-09 | 2022-10-18 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
US11881443B2 (en) | 2012-04-09 | 2024-01-23 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and a connective path |
JP2013254537A (ja) | 2012-06-06 | 2013-12-19 | Toshiba Corp | 半導体記憶装置及びコントローラ |
US8988937B2 (en) * | 2012-10-24 | 2015-03-24 | Sandisk Technologies Inc. | Pre-charge during programming for 3D memory using gate-induced drain leakage |
US11784169B2 (en) | 2012-12-22 | 2023-10-10 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
US11967583B2 (en) | 2012-12-22 | 2024-04-23 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
US11217565B2 (en) | 2012-12-22 | 2022-01-04 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
US11961827B1 (en) | 2012-12-22 | 2024-04-16 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
US11018116B2 (en) | 2012-12-22 | 2021-05-25 | Monolithic 3D Inc. | Method to form a 3D semiconductor device and structure |
US11309292B2 (en) | 2012-12-22 | 2022-04-19 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
US11063024B1 (en) | 2012-12-22 | 2021-07-13 | Monlithic 3D Inc. | Method to form a 3D semiconductor device and structure |
US11916045B2 (en) | 2012-12-22 | 2024-02-27 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
US11430667B2 (en) | 2012-12-29 | 2022-08-30 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
US10903089B1 (en) | 2012-12-29 | 2021-01-26 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US11177140B2 (en) | 2012-12-29 | 2021-11-16 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US10892169B2 (en) | 2012-12-29 | 2021-01-12 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US11087995B1 (en) | 2012-12-29 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US10600657B2 (en) | 2012-12-29 | 2020-03-24 | Monolithic 3D Inc | 3D semiconductor device and structure |
US10651054B2 (en) | 2012-12-29 | 2020-05-12 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US11430668B2 (en) | 2012-12-29 | 2022-08-30 | Monolithic 3D Inc. | 3D semiconductor device and structure with bonding |
US11004694B1 (en) | 2012-12-29 | 2021-05-11 | Monolithic 3D Inc. | 3D semiconductor device and structure |
JP2014167838A (ja) * | 2013-02-28 | 2014-09-11 | Toshiba Corp | 半導体記憶装置 |
US11869965B2 (en) | 2013-03-11 | 2024-01-09 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
US8902663B1 (en) | 2013-03-11 | 2014-12-02 | Monolithic 3D Inc. | Method of maintaining a memory state |
US10325651B2 (en) | 2013-03-11 | 2019-06-18 | Monolithic 3D Inc. | 3D semiconductor device with stacked memory |
US11935949B1 (en) | 2013-03-11 | 2024-03-19 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers and memory cells |
US11398569B2 (en) | 2013-03-12 | 2022-07-26 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US11088130B2 (en) | 2014-01-28 | 2021-08-10 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US11923374B2 (en) | 2013-03-12 | 2024-03-05 | Monolithic 3D Inc. | 3D semiconductor device and structure with metal layers |
US10840239B2 (en) | 2014-08-26 | 2020-11-17 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US10224279B2 (en) | 2013-03-15 | 2019-03-05 | Monolithic 3D Inc. | Semiconductor device and structure |
US11030371B2 (en) | 2013-04-15 | 2021-06-08 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
US11720736B2 (en) | 2013-04-15 | 2023-08-08 | Monolithic 3D Inc. | Automation methods for 3D integrated circuits and devices |
US9021414B1 (en) | 2013-04-15 | 2015-04-28 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
US11574109B1 (en) | 2013-04-15 | 2023-02-07 | Monolithic 3D Inc | Automation methods for 3D integrated circuits and devices |
US11341309B1 (en) | 2013-04-15 | 2022-05-24 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
US11270055B1 (en) | 2013-04-15 | 2022-03-08 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
US11487928B2 (en) | 2013-04-15 | 2022-11-01 | Monolithic 3D Inc. | Automation for monolithic 3D devices |
KR102053289B1 (ko) * | 2013-05-27 | 2019-12-06 | 에스케이하이닉스 주식회사 | 반도체 장치 |
US11107808B1 (en) | 2014-01-28 | 2021-08-31 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US10297586B2 (en) | 2015-03-09 | 2019-05-21 | Monolithic 3D Inc. | Methods for processing a 3D semiconductor device |
US11031394B1 (en) | 2014-01-28 | 2021-06-08 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US9263134B2 (en) * | 2014-03-17 | 2016-02-16 | United Microelectronics Corp. | Non-volatile memory which can increase the operation window |
US10892269B2 (en) | 2014-09-12 | 2021-01-12 | Toshiba Memory Corporation | Semiconductor memory device having a bonded circuit chip including a solid state drive controller connected to a control circuit |
JP6203152B2 (ja) | 2014-09-12 | 2017-09-27 | 東芝メモリ株式会社 | 半導体記憶装置の製造方法 |
US9928911B2 (en) | 2014-09-15 | 2018-03-27 | NEO Semiconductor, Inc. | Method and apparatus for providing multi-page read and write using SRAM and nonvolatile memory devices |
US11011507B1 (en) | 2015-04-19 | 2021-05-18 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US10825779B2 (en) | 2015-04-19 | 2020-11-03 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US11056468B1 (en) | 2015-04-19 | 2021-07-06 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US10381328B2 (en) | 2015-04-19 | 2019-08-13 | Monolithic 3D Inc. | Semiconductor device and structure |
US11956952B2 (en) | 2015-08-23 | 2024-04-09 | Monolithic 3D Inc. | Semiconductor memory device and structure |
WO2017053329A1 (en) | 2015-09-21 | 2017-03-30 | Monolithic 3D Inc | 3d semiconductor device and structure |
US10522225B1 (en) | 2015-10-02 | 2019-12-31 | Monolithic 3D Inc. | Semiconductor device with non-volatile memory |
US10418369B2 (en) | 2015-10-24 | 2019-09-17 | Monolithic 3D Inc. | Multi-level semiconductor memory device and structure |
US11296115B1 (en) | 2015-10-24 | 2022-04-05 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US10847540B2 (en) | 2015-10-24 | 2020-11-24 | Monolithic 3D Inc. | 3D semiconductor memory device and structure |
US11114464B2 (en) | 2015-10-24 | 2021-09-07 | Monolithic 3D Inc. | 3D semiconductor device and structure |
US11114427B2 (en) | 2015-11-07 | 2021-09-07 | Monolithic 3D Inc. | 3D semiconductor processor and memory device and structure |
US11937422B2 (en) | 2015-11-07 | 2024-03-19 | Monolithic 3D Inc. | Semiconductor memory device and structure |
US11930648B1 (en) | 2016-10-10 | 2024-03-12 | Monolithic 3D Inc. | 3D memory devices and structures with metal layers |
US11711928B2 (en) | 2016-10-10 | 2023-07-25 | Monolithic 3D Inc. | 3D memory devices and structures with control circuits |
US11251149B2 (en) | 2016-10-10 | 2022-02-15 | Monolithic 3D Inc. | 3D memory device and structure |
US11869591B2 (en) | 2016-10-10 | 2024-01-09 | Monolithic 3D Inc. | 3D memory devices and structures with control circuits |
US11812620B2 (en) | 2016-10-10 | 2023-11-07 | Monolithic 3D Inc. | 3D DRAM memory devices and structures with control circuits |
US11329059B1 (en) | 2016-10-10 | 2022-05-10 | Monolithic 3D Inc. | 3D memory devices and structures with thinned single crystal substrates |
KR102374066B1 (ko) * | 2017-03-20 | 2022-03-14 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
JP2019036374A (ja) * | 2017-08-14 | 2019-03-07 | 東芝メモリ株式会社 | 半導体記憶装置 |
SG11202013103YA (en) * | 2018-08-07 | 2021-02-25 | Kioxia Corp | Semiconductor memory device |
JP7458380B2 (ja) * | 2018-09-14 | 2024-03-29 | 長江存儲科技有限責任公司 | 三次元メモリデバイス及びその形成方法 |
JP2020150083A (ja) * | 2019-03-12 | 2020-09-17 | キオクシア株式会社 | 不揮発性半導体記憶装置 |
JP2020155664A (ja) * | 2019-03-22 | 2020-09-24 | キオクシア株式会社 | 半導体記憶装置 |
US11158652B1 (en) | 2019-04-08 | 2021-10-26 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
US11296106B2 (en) | 2019-04-08 | 2022-04-05 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
US11018156B2 (en) | 2019-04-08 | 2021-05-25 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
US11763864B2 (en) | 2019-04-08 | 2023-09-19 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures with bit-line pillars |
US10892016B1 (en) | 2019-04-08 | 2021-01-12 | Monolithic 3D Inc. | 3D memory semiconductor devices and structures |
CN112382327B (zh) * | 2020-11-13 | 2021-07-23 | 中天弘宇集成电路有限责任公司 | B4快闪存储器的编程方法 |
KR20240008762A (ko) * | 2022-07-12 | 2024-01-19 | 한양대학교 산학협력단 | 듀얼 정션 구조를 갖는 3차원 메모리 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4434405B2 (ja) * | 2000-01-27 | 2010-03-17 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置 |
US6566698B2 (en) * | 2000-05-26 | 2003-05-20 | Sony Corporation | Ferroelectric-type nonvolatile semiconductor memory and operation method thereof |
JP4670177B2 (ja) | 2000-05-26 | 2011-04-13 | ソニー株式会社 | 強誘電体型不揮発性半導体メモリ及びその駆動方法 |
JP3940883B2 (ja) | 2000-09-18 | 2007-07-04 | セイコーエプソン株式会社 | 強誘電体メモリ装置の製造方法 |
JP4670187B2 (ja) * | 2001-06-06 | 2011-04-13 | ソニー株式会社 | 不揮発性半導体メモリ装置 |
US6717222B2 (en) * | 2001-10-07 | 2004-04-06 | Guobiao Zhang | Three-dimensional memory |
US7005350B2 (en) * | 2002-12-31 | 2006-02-28 | Matrix Semiconductor, Inc. | Method for fabricating programmable memory array structures incorporating series-connected transistor strings |
JP4654671B2 (ja) * | 2004-11-29 | 2011-03-23 | ソニー株式会社 | 半導体記憶装置 |
US7272040B2 (en) * | 2005-04-29 | 2007-09-18 | Infineon Technologies Ag | Multi-bit virtual-ground NAND memory device |
US7982252B2 (en) * | 2006-01-27 | 2011-07-19 | Hynix Semiconductor Inc. | Dual-gate non-volatile ferroelectric memory |
-
2006
- 2006-06-22 JP JP2006172833A patent/JP5010192B2/ja not_active Expired - Fee Related
-
2007
- 2007-06-22 US US11/767,234 patent/US7623384B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20070297232A1 (en) | 2007-12-27 |
US7623384B2 (en) | 2009-11-24 |
JP2008004765A (ja) | 2008-01-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5010192B2 (ja) | 不揮発性半導体記憶装置 | |
US7705388B2 (en) | Nonvolatile semiconductor memory device has source-line-side diode formed in a contact for connecting source line and memory cell string in direction perpendicular to substrate | |
US11610630B2 (en) | Semiconductor memory device with memory cells each including a charge accumulation layer and a control gate | |
JP4832767B2 (ja) | 半導体集積回路装置及びそのデータプログラム方法 | |
JP5977003B2 (ja) | メモリストリングにダイオードを有する3次元アレイのメモリアーキテクチャ | |
KR101323860B1 (ko) | 반도체 기억장치 | |
JP4751035B2 (ja) | 半導体集積回路及び昇圧回路 | |
US7245530B2 (en) | Semiconductor memory device with MOS transistors, each including floating gate and control gate, and memory card including the same | |
JP2010098067A (ja) | 半導体装置 | |
JP2009026369A (ja) | 半導体記憶装置 | |
TW202341439A (zh) | 半導體記憶裝置 | |
US6646916B2 (en) | Non-volatile semiconductor memory device | |
US20040042272A1 (en) | Novolatile semiconductor memory having multilayer gate structure | |
JP4153856B2 (ja) | 不揮発性半導体記憶装置 | |
JP2021047960A (ja) | 半導体記憶装置 | |
JP2009141278A (ja) | 不揮発性半導体記憶装置 | |
US11783888B2 (en) | Semiconductor memory device having memory chip bonded to a CMOS chip including a peripheral circuit | |
JP7297977B1 (ja) | フラッシュメモリ | |
JP2003141885A (ja) | 半導体装置 | |
JP2007310999A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090216 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110201 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110203 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110404 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120124 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120326 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120508 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120601 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150608 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |