KR102374066B1 - 반도체 메모리 장치 - Google Patents
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Abstract
본 실시예에 따른 반도체 메모리 장치는, 기판상에 제1 방향으로 배치된 메모리 셀 어레이 및 로우 디코더와, 상기 메모리 셀 어레이와 상기 로우 디코더를 전기적으로 연결하기 위한 복수의 연결 배선들을 포함할 수 있다. 상기 각각의 연결 배선들은 상기 제1 방향으로 배치된 제1 도전 라인과, 상기 제1 도전 라인과 나란하게 배치된 제2 도전 라인과, 상기 제1 도전 라인과 상기 제2 도전 라인간을 연결하며 컨택 플러그를 통해서 상기 메모리 셀 어레이 또는 상기 로우 디코더에 접속된 패드를 포함할 수 있다. 상기 연결 배선들은 상기 제1 방향을 따라서 상기 패드의 양측으로 라우팅될 수 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 계속해서 고집적화, 고용량화 및 소형화되고 있다. 특히, 고용량의 반도체 메모리 장치를 보다 작은 사이즈로 구현하기 위한 다양한 노력이 시도되고 있다.
본 발명의 실시예들은 사이즈를 축소시킬 수 있는 반도체 메모리 장치를 제시할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 기판상에 제1 방향으로 배치된 메모리 셀 어레이 및 로우 디코더와, 상기 메모리 셀 어레이와 상기 로우 디코더를 전기적으로 연결하기 위한 복수의 연결 배선들을 포함할 수 있다. 상기 각각의 연결 배선들은 상기 제1 방향으로 배치된 제1 도전 라인과, 상기 제1 도전 라인과 나란하게 배치된 제2 도전 라인과, 상기 제1 도전 라인과 상기 제2 도전 라인간을 연결하며 컨택 플러그를 통해서 상기 메모리 셀 어레이 또는 상기 로우 디코더에 접속된 패드를 포함할 수 있다. 상기 연결 배선들은 상기 제1 방향을 따라서 상기 패드의 양측으로 라우팅될 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 제1 방향으로 이웃하여 배치된 제1 서브 메모리 셀 어레이 및 제2 서브 메모리 셀 어레이와, 상기 제1 서브 메모리 셀 어레이와 상기 제2 서브 메모리 셀 어레이 사이에 배치된 제1 서브 로우 디코더와, 상기 제1,제2 메모리 셀 어레이 및 상기 제1 서브 로우 디코더 상에 배치된 연결 배선들을 포함할 수 있다. 상기 각각의 연결 배선들은 상기 제1 방향으로 배치된 제1 도전 라인과, 상기 제1 도전 라인과 나란하게 배치된 제2 도전 라인과, 상기 제1 도전 라인과 상기 제2 도전 라인 사이에 연결되며 제1 컨택 플러그를 통해서 상기 제1 서브 로우 디코더에 접속된 패드를 포함할 수 있다. 상기 각각의 연결 배선들은 상기 제1 방향을 따라서 상기 패드의 양측으로 라우팅되며 상기 제1 서브 메모리 셀 어레이 및 상기 제2 서브 메모리 셀 어레이에 전기적으로 접속될 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 제1 방향으로 배치된 제1 도전 라인, 상기 제1 도전 라인과 나란하게 배치된 제2 도전 라인 및 패드를 각각 구비하는 복수의 연결 배선들을 포함할 수 있다. 상기 각 연결 배선들의 패드는 상기 제1 도전 라인과 상기 제2 도전 라인 사이에 연결된 사각틀 형태의 구조체와, 상기 사각틀 형태의 구조체에 의해 둘러싸인 내부 영역에 상기 제1 방향으로 배치된 내부 라인 패턴을 포함할 수 있다.
본 발명의 실시예들에 의하면, 서브 메모리 셀 어레이와 로우 디코더간을 전기적으로 연결하는 연결 배선들을 로우 디코더에 접속되는 패드를 중심으로 양방향으로 라우팅 가능하게 구성하여 하나의 로우 디코더가 인접한 2개의 서브 메모리 셀 어레이들에 의해 공유되도록 함으로써 로우 디코더의 점유 면적을 줄이어 반도체 메모리 장치의 사이즈를 축소시킬 수 있다.
또한, 패드가 위치하는 부분에서의 연결 배선들간 간격이 패드가 위치하지 않는 여타의 다른 부분에서의 연결 배선들간 간격과 동일하게 형성되므로 패드로 인하여 연결 배선들간 간격이 좁아짐으로 인해 BV(Breakdown Voltage) 특성이 저하되는 문제를 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 2는 도 1에 도시된 메모리 블록들 중 하나의 등가 회로도이다.
도 3은 도 1에 도시된 메모리 셀 어레이를 개략적으로 도시한 평면도이다.
도 4는 도 3의 A-A 라인에 따른 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 로우 디코더 및 로우 디코더와 메모리 셀 어레이의 연결 관계를 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 연결 배선들의 일부분을 나타낸 평면도이다.
도 7은 도 6의 연결 배선들 중 하나를 도시한 평면도이다.
도 8a 내지 도 8c는 연결 배선의 다양한 실시 형태를 나타낸 평면도들이다.
도 9a, 10a, 11a, 12a, 13a, 14a, 15a 및 16a는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 연결 배선들 형성 과정의 각 단계에 대한 평면도들이다
도 9b, 10b, 11b, 12b, 13b, 14b, 15b 및 16b는 도 9a, 10a, 11a, 12a, 13a, 14a, 15a 및 16a 각각의 B-B 부분을 절단한 단면도들이다.
도 9c는 도 9a에 도시된 단위 마스크 패턴들 중에서 인접하여 배치된 2개를 도시한 평면도이다.
도 17은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 도면이다.
도 18은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 2는 도 1에 도시된 메모리 블록들 중 하나의 등가 회로도이다.
도 3은 도 1에 도시된 메모리 셀 어레이를 개략적으로 도시한 평면도이다.
도 4는 도 3의 A-A 라인에 따른 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 로우 디코더 및 로우 디코더와 메모리 셀 어레이의 연결 관계를 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 연결 배선들의 일부분을 나타낸 평면도이다.
도 7은 도 6의 연결 배선들 중 하나를 도시한 평면도이다.
도 8a 내지 도 8c는 연결 배선의 다양한 실시 형태를 나타낸 평면도들이다.
도 9a, 10a, 11a, 12a, 13a, 14a, 15a 및 16a는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 연결 배선들 형성 과정의 각 단계에 대한 평면도들이다
도 9b, 10b, 11b, 12b, 13b, 14b, 15b 및 16b는 도 9a, 10a, 11a, 12a, 13a, 14a, 15a 및 16a 각각의 B-B 부분을 절단한 단면도들이다.
도 9c는 도 9a에 도시된 단위 마스크 패턴들 중에서 인접하여 배치된 2개를 도시한 평면도이다.
도 17은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 도면이다.
도 18은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 본 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이(1), 로우 디코더(2) 및 페이지 버퍼(3)를 포함할 수 있다.
메모리 셀 어레이(1)는 복수의 메모리 셀들, 메모리 셀들과 전기적으로 연결된 복수의 워드 라인들(미도시) 및 비트 라인들(BL)을 포함할 수 있다. 메모리 셀 어레이(1)는 복수의 메모리 블록들(BLK1,BLK2,…,BLKn)을 포함할 수 있다. 메모리 셀 어레이(1)에 대해서는 도 2 내지 도 4를 참조하여 후술할 것이다.
로우 디코더(2)는 연결 배선들(LWL)을 통해서 메모리 셀 어레이(1)의 워드 라인들에 전기적으로 연결될 수 있다. 로우 디코더(2)는 어드레스 정보에 따라서 메모리 셀 어레이(1)의 메모리 블록들(BLK1,BLK2,…,BLKn) 중 어느 하나를 선택할 수 있다. 로우 디코더(2)는 선택된 메모리 블록의 워드 라인들 중 어느 하나를 선택할 수 있다. 로우 디코더(2)는 선택된 메모리 블록의 워드 라인들 및 선택 라인들에 전압 발생기(미도시)로부터의 동작 전압, 예컨대, 프로그램 전압(Vpgm), 패스 전압(Vpass) 및 리드 전압(Vread)을 전달할 수 있다. 특히, 선택된 메모리 블록의 워드 라인들에는 하이 레벨(high level)의 동작 전압이 제공되어야 한다. 고전압을 전달하기 위하여, 로우 디코더(2)는 고전압 트랜지스터로 이루어진 패스 트랜지스터들을 포함할 수 있다.
페이지 버퍼(3)는 메모리 셀 어레이(1)의 비트 라인들(BL)에 전기적으로 연결될 수 있다. 페이지 버퍼(3)는 동작 모드에 따라 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 페이지 버퍼(3)는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다.
도 2는 도 1의 메모리 셀 어레이에 포함된 메모리 블록들(BLK1~BLKn) 중 어느 하나(BLK1)를 도시한 회로도이다.
메모리 블록들(BLK1~BLKn)이 서로 동일하게 구성되므로 설명의 편의를 위하여 제1 메모리 블록(BLK1)에 대해서만 설명하기로 한다.
도 2를 참조하면, 메모리 블록(BLK1)은 복수의 비트 라인들(BL), 공통 소스 라인(CSL), 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 배치된 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL)은 제2 방향(SD)으로 신장되며 제1 방향(FD)을 따라서 배열될 수 있다. 제2 방향(SD)은 제1 방향(FD)과 교차하는 방향일 수 있다. 일 실시예에서, 제2 방향(SD)은 제1 방향(FD)과 수직으로 교차하는 방향일 수 있다. 비트 라인들(BL) 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL)과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다.
각각의 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 연결된 소스 선택 트랜지스터(SST), 비트 라인(BL)에 연결된 드레인 선택 트랜지스터(DST), 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된 다수의 메모리 셀들(MC)을 포함할 수 있다. 소스 선택 트랜지스터(SST), 메모리 셀들(MC) 및 드레인 선택 트랜지스터(DST)는 직렬로 연결될 수 있다.
공통 소스 라인(CSL)과 비트 라인들(BL) 사이에는 소스 선택 라인(SSL), 복수의 워드 라인들(WL1~WL8), 드레인 선택 라인들(DSL)이 배치될 수 있다.
소스 선택 라인(SSL)은 소스 선택 트랜지스터(SST)의 게이트에 연결될 수 있고, 워드 라인들(WL1~WL8)은 각각 대응하는 메모리 셀들(MC)의 게이트에 연결될 수 있다. 드레인 선택 라인들(DSL)은 각각 대응하는 드레인 선택 트랜지스터(DST)의 게이트에 연결될 수 있다.
도 3은 도 1에 도시된 메모리 셀 어레이를 도시한 평면도이고, 도 4는 도 3의 A-A 라인에 따른 단면도이다.
도 3 및 도 4를 참조하면, 메모리 셀 어레이는 물리적으로 2개의 서브 메모리 셀 어레이들(1A,1B)로 분할되어 배치될 수 있다. 메모리 셀 어레이는 제1 방향(FD)을 따라서 배치된 제1 서브 메모리 셀 어레이(1A) 및 제2 서브 메모리 셀 어레이(1B)를 포함할 수 있다.
본 실시예에 따르면, 메모리 셀 어레이가 2개의 서브 메모리 셀 어레이들로 분할되어 배치되므로 워드 라인들의 길이를 줄일 수 있다. 워드 라인들의 길이가 줄게 되면 워드 라인들의 저항이 감소되므로 워드 라인에서의 RC 지연에 의해 프로그램 속도 하락을 억제시키어 프로그램 속도를 향상시킬 수 있다.
제1 서브 메모리 셀 어레이(1A)와 제2 서브 메모리 셀 어레이(1B)는 서로 동일하게 구성될 수 있다. 제1,제2 서브 메모리 셀 어레이들(1A,1B) 각각은 기판(10) 상에 적층된 복수의 게이트 라인들(20)을 포함할 수 있다.
기판(10)은 Si, Ge 또는 SiGe를 포함할 수 있다. 기판(10)은 폴리 실리콘 기판, SOI(Silicon On Insulator) 기판 또는 GeOI(Germanium-On-Insulator) 기판일 수 있다. 도시하지 않았지만, 기판(10)에는 웰 영역이 형성될 수 있다. 웰 영역은 p형 불순물이 도핑된 P형 웰일 수 있다. 웰 영역은 N형 웰일 수도 있다. 웰 영역은 P형 웰과 N형 웰이 오버랩되어 구현될 수도 있다.
게이트 라인들(20)은 기판(10)의 웰 영역 상에 적층될 수 있다. 게이트 라인들(20)은 소스 선택 라인(SSL), 워드 라인들(WL1~WL4) 및 드레인 선택 라인(DSL)을 포함할 수 있다. 소스 선택 라인(SSL), 워드 라인들(WL1~WL4) 및 드레인 선택 라인(DSL)은 기판(10) 상에 순차적으로 배치될 수 있다. 게이트 라인들(20) 각각의 상부 및 하부에는 절연층(21)이 배치될 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들(BLK1,BLK2,…)을 포함할 수 있다. 제1,제2 서브 메모리 셀 어레이(1A,1B) 각각에 포함된 게이트 라인들(20)은 워드 라인 컷 영역(WLC)에 의해 메모리 블록 단위로 분리될 수 있다. 게이트 라인들(20) 중 드레인 선택 라인(DSL)은 선택 라인 컷 영역(SLC)에 의해 분리될 수 있다.
채널막들(30)이 게이트 라인들(20) 및 절연층들(21)을 관통하여 기판(10)에 수직한 방향(VD)으로 형성될 수 있다. 채널막들(30)의 바닥면은 기판(10) 상부면에 접촉될 수 있다. 채널막들(30)은 제1 방향(FD) 및 제2 방향(SD)을 따라서 소정 간격으로 이격되어 배열될 수 있다.
채널막들(30)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 채널막들(30)은 불순물이 도핑되지 않은 폴리실리콘을 포함할 수도 있다. 각각의 채널막들(30)은 바닥이 막히고 중심 영역이 오픈된 튜브 형태를 가질 수 있고, 오픈된 채널막들(30)의 중심 영역 내에는 매립 절연막(32)이 채워질 수 있다. 도시하지 않았지만, 채널막들(30)은 필라(pillar) 형태를 가질 수 있고, 이러한 경우 매립 절연막(32)은 생략될 수 있다.
소스 선택 라인(SSL)과 채널막들(30)의 교차부에는 소스 선택 트랜지스터가 형성될 수 있고, 드레인 선택 라인(DSL)과 채널막들(30)의 교차부에는 드레인 선택 트랜지스터가 형성될 수 있고, 워드 라인들(WL1~WL4)과 채널막들(30)의 교차부에는 메모리 셀들이 형성될 수 있다. 이러한 구조에 의하여, 소스 선택 트랜지스터, 복수의 메모리 셀들 및 드레인 선택 트랜지스터가 채널막(30)에 의해 직렬로 연결되어 셀 스트링들이 구성될 수 있다.
채널막들(30)과 게이트 라인들(20) 사이에는 채널막들(30)의 외벽을 감싸는 게이트 절연막(40)이 형성될 수 있다. 게이트 절연막(40)은 터널 절연막, 전하 저장 및 블록킹 절연막을 포함할 수 있다. 터널 절연막은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탄륨 산화물 등을 포함할 수 있다. 전하 저장막은 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물 또는 불순물이 도핑된 폴리실리콘층을 포함할 수 있다. 블록킹 절연막은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 틴탄륨 산화물등의 단일막 또는 적층막을 포함할 수 있다.
채널막(30), 매립 절연막(32) 및 게이트 절연막(40) 상에는 드레인 영역(50)이 형성될 수 있다. 드레인 영역(50)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
드레인 영역(50) 상에는 비트 라인 콘택(60)이 형성되고, 비트 라인 콘택(60) 상에는 비트 라인(BL)이 형성될 수 있다. 비트 라인(BL)은 제2 방향(SD)으로 연장될 수 있다. 제2 방향(SD)을 따라서 배열된 복수개의 채널막들(30)은 단일 비트 라인(BL)에 의해 전기적으로 연결될 수 있다. 도면의 간소화를 위하여, 도 3에서는 하나의 비트 라인(BL)만을 도시하였으나, 제1 방향(FD)을 따라서 복수의 비트 라인들이 배열되는 것으로 이해되어야 할 것이다.
로우 디코더와의 연결을 위하여, 제1,제2 서브 메모리 셀 어레이(1A,1B) 각각의 양 단에는 소스 선택 라인(SSL), 워드 라인들(WL1~WL4) 및 드레인 선택 라인(DSL)이 계단 형태로 연장된 슬리밍 영역들(SR1,SR2)이 정의될 수 있다. 소스 선택 라인(SSL), 워드 라인들(WL1~WL4) 및 드레인 선택 라인(DSL)은 슬리밍 영역들(SR1,SR2)에서 계단 형태를 가질 수 있다.
도 3 및 도 4를 참조로 하는 실시예에서는 4개의 워드 라인들이 적층된 것으로 도시하였지만, 워드 라인들의 적층 개수는 이에 한정되는 것이 아니다. 예컨대, 소스 선택 라인(SSL)과 드레인 선택 라인(DSL) 사이에 8개, 16개, 32개 또는 64개의 워드 라인들이 수직 방향으로 적층될 수 있다.
도 3 및 도 4를 참조로 하는 실시예에서는 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)이 수직 방향으로 1개씩 배치되는 것으로 도시하였지만, 수직 방향으로 2개 이상의 소스 선택 라인(SSL) 또는 드레인 선택 라인(DSL)이 배치될 수도 있다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 로우 디코더 및 로우 디코더와 메모리 셀 어레이의 연결 관계를 설명하기 위한 도면이다.
도 5를 참조하면, 로우 디코더는 제1 서브 로우 디코더(2A), 제2 서브 로우 디코더(2B) 및 제3 서브 로우 디코더(2C)를 포함할 수 있다.
제1 서브 로우 디코더(2A)는 제1 서브 메모리 셀 어레이(1A)와 제2 서브 메모리 셀 어레이(1B) 사이에 배치될 수 있다. 제2 서브 로우 디코더(2B)는 제1 서브 메모리 셀 어레이(1A)를 사이에 두고 제1 서브 로우 디코더(2A)와 제1 방향(FD)으로 이웃하여 배치될 수 있다. 제3 서브 로우 디코더(2C)는 제2 서브 메모리 셀 어레이(1B)를 사이에 두고 제1 서브 로우 디코더(2A)와 제1 방향(FD)으로 이웃하여 배치될 수 있다.
제1,제2,제3 서브 로우 디코더(2A,2B,2C) 각각은 복수의 패스 트랜지스터들을 포함할 수 있다.
제2 서브 로우 디코더(2B)에 포함된 패스 트랜지스터들(PT4~PT6)의 드레인들에는 제1 내지 제3 컨트롤 게이트 라인들(SG,CG1,CG2)이 각각 접속될 수 있다. 제3 서브 로우 디코더(2C)에 포함된 패스 트랜지스터들(PT7~PT9)의 드레인들에는 제1 내지 제3 컨트롤 게이트 라인들(SG,CG1,CG2)이 각각 접속될 수 있다. 제1 서브 로우 디코더(2A)에 포함된 패스 트랜지스터들(PT1~PT3)의 드레인들에는 제4 내지 제6 컨트롤 게이트 라인들(CG3,CG4,DG)이 각각 접속될 수 있다.
패스 트랜지스터들(PT1~PT9)의 게이트들에는 블록 선택 라인(BLKWL1)이 접속될 수 있다. 간소화를 위하여 도 5에는 나타내지 않았지만, 앞서 도 3을 참조로 하여 설명한 바와 같이 제1,제2 서브 메모리 셀 어레이(1A,1B) 각각에 포함된 게이트 라인들(20)은 메모리 블록 단위로 분리될 수 있으며, 패스 트랜지스터들(PT1~PT9)은 메모리 블록마다 설치될 수 있다. 서로 동일한 메모리 블록에 대응하는 패스 트랜지스터들은 동일한 블록 선택 라인에 접속되고, 서로 다른 메모리 블록에 대응하는 패스 트랜지스터들은 서로 다른 블록 선택 라인에 접속될 수 있다.
제1 서브 로우 디코더(2A)에 포함된 패스 트랜지스터들(PT1~PT3)의 소스들 상에는 제1 컨택 플러그들(CNT1)이 각각 배치될 수 있다. 제1 컨택 플러그들(CNT1)는 제1 서브 로우 디코더(2A)에 포함된 패스 트랜지스터들(PT1~PT3)의 소스들에 각각 전기적으로 접속될 수 있다. 제1 서브 메모리 셀 어레이(1A)의 게이트 라인들(20) 중 일부 게이트 라인들(WL3,WL4,DSL)의 우측 계단부 상에는 제2 컨택 플러그들(CNT2)이 각각 배치될 수 있다. 제2 컨택 플러그들(CNT2)은 제1 서브 메모리 셀 어레이(1A)의 게이트 라인들(WL3,WL4,DSL)에 각각 전기적으로 접속될 수 있다. 제2 서브 메모리 셀 어레이(1B)의 게이트 라인들(20) 중 일부 게이트 라인들(WL3,WL4,DSL)의 좌측 계단부 상에는 제3 컨택 플러그들(CNT3)이 각각 배치될 수 있다. 제3 컨택 플러그들(CNT3)은 제2 서브 메모리 셀 어레이(1B)의 게이트 라인들(WL3,WL4,DSL)에 각각 전기적으로 접속될 수 있다.
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제2 서브 로우 디코더(2B)에 포함된 패스 트랜지스터들(PT4~PT6)의 소스들 상에는 제4 컨택 플러그들(CNT4)이 각각 배치될 수 있다. 제4 컨택 플러그들(CNT4)은 제2 서브 로우 디코더(2B)에 포함된 패스 트랜지스터들(PT4~PT6)의 소스들에 각각 전기적으로 접속될 수 있다. 제1 서브 메모리 셀 어레이(1A)의 나머지 게이트 라인들(SSL,WL1,WL2)의 좌측 계단부 상에는 제5 컨택 플러그들(CNT5)이 각각 배치될 수 있다. 제5 컨택 플러그들(CNT5)는 제1 서브 메모리 셀 어레이(1A)의 게이트 라인들(SSL,WL1,WL2)에 각각 전기적으로 접속될 수 있다.
제3 서브 로우 디코더(2C)에 포함된 패스 트랜지스터들(PT7~PT9)의 소스들 상에는 제6 컨택 플러그들(CNT6)이 각각 배치될 수 있다. 제6 컨택 플러그들(CNT6)은 제3 서브 로우 디코더(2C)에 포함된 패스 트랜지스터들(PT7~PT9)의 소스들에 각각 전기적으로 접속될 수 있다. 제2 서브 메모리 셀 어레이(1B)의 나머지 게이트 라인들(SSL,WL1,WL2)의 우측 계단부 상에는 제7 컨택 플러그들(CNT7)이 각각 배치될 수 있다. 제7 컨택 플러그들(CNT7)은 제2 서브 메모리 셀 어레이(1B)의 게이트 라인들(SSL,WL1,WL2)에 각각 전기적으로 접속될 수 있다.
제1 컨택 플러그들(CNT1), 제2 컨택 플러그들(CNT2) 및 제3 컨택 플러그들(CNT3)은 제1 그룹의 연결 배선들(LWL_G1)을 통해 서로 전기적으로 연결될 수 있다. 제4 컨택 플러그들(CNT4) 및 제5 컨택 플러그들(CNT5)은 제2 그룹의 연결 배선들(LWL_G2)을 통해 서로 연결될 수 있다. 제6 컨택 플러그들(CNT6) 및 제7 컨택 플러그들(CNT7)은 제3 그룹의 연결 배선들(LWL_G3)을 통해 서로 연결될 수 있다.
제1 서브 메모리 셀 어레이(1A)의 일부 게이트 라인들(WL3,WL4,DSL)과 제2 서브 메모리 셀 어레이(1B)의 일부 게이트 라인들(WL3,WL4,DSL)은 동일층에 배치된 것끼리 동일한 제1 그룹의 연결 배선을 통해서 제1 서브 로우 디코더(2A)에 포함된 패스 트랜지스터들 중 하나에 전기적으로 접속되어, 해당 패스 트랜지스터를 통해서 동작 전압을 제공받을 수 있다. 즉, 제1 서브 로우 디코더(2A)는 제1 서브 메모리 셀 어레이(1A) 및 제2 서브 메모리 셀 어레이(1B)에 의해 공유될 수 있다.
제1 서브 메모리 셀 어레이(1A)의 나머지 게이트 라인들(SSL,WL1,WL2) 각각은 제2 그룹의 연결 배선을 통해서 제2 서브 로우 디코더(2B)에 포함된 패스 트랜지스터들 중 하나에 전기적으로 접속되어 해당 패스 트랜지스터를 통해서 동작 전압을 제공받을 수 있다. 제2 서브 메모리 셀 어레이(1B)의 나머지 게이트 라인들(SSL,WL1,WL2) 각각은 제3 그룹의 연결 배선을 통해서 제3 서브 로우 디코더(2C)에 포함된 패스 트랜지스터들 중 하나에 전기적으로 접속되어 해당 패스 트랜지스터를 통해서 동작 전압을 제공받을 수 있다.
컨택 플러그들(CNT1~CNT7)과의 안정적인 접속을 위하여 연결 배선들(LWL_G1,LWL_G2,LWL_G3) 각각은 컨택 플러그들(CNT1~CNT7)와 중첩되는 위치에서 다른 부분보다 넓은 폭을 갖는 패드를 구비한다.
집적도가 향상됨에 따라서 단위 셀 스트링에 포함된 메모리 셀들의 개수가 증가되고 있다. 단위 셀 스트링에 포함된 메모리 셀들의 개수가 증가되면 증가된 메모리 셀들의 개수만큼 워드 라인들의 개수를 증가시켜야 하고 증가된 워드 라인들의 개수에 대응하는 만큼 연결 배선들의 개수를 늘려야 할 것이다. 따라서, 한정된 영역 내에 보다 많은 연결 배선들을 형성해야만 하며 연결 배선들의 선폭을 미세화시켜야 할 필요가 있다.
미세 패턴을 형성하기 위한 기술로 스페이서 패터닝 기술(Spacer Patterning Technology, 이하, 'SPT'라 함)이 제안된 바 있다. SPT이란, 두 피치(pitch) 당 하나의 패턴을 형성한 후 그 패턴의 측벽에 스페이서(spacer)를 형성하면 한 패턴의 측벽에 두 개의 스페이서가 형성되는 원리를 이용한 기술이다. 이 스페이서를 마스크로 사용하게 되면 연결 배선들을 형성하기 위한 패턴의 사이즈 및 간격을 축소시킬 수 있다. 그러나, 패턴간 간격이 감소되면 서로 인접한 연결 배선들 사이에 형성된 절연막의 두께가 감소되고 절연막의 항복 전압(Breakdown Voltage, BV)이 낮아지게 되어 누설 전류에 매우 취약해질 것이다. 특히, 패드가 위치하는 부분에서는 연결 배선들간 간격이 매우 좁아지게 되어 BV 마진을 확보하기 극히 곤란할 것이다. 본 실시예에서는, 새로운 연결 배선들의 레이아웃(Layout) 구조를 도입함으로써 연결 배선들의 BV 특성을 향상시킬 수 있다.
한편, 도 5에 도시된 바와 같이 제1 서브 로우 디코더(2A)의 공유가 가능하도록 하기 위해서 연결 배선은 제1 컨택 플러그들(CNT1)에 접속되는 패드를 중심으로 좌,우 양 방향으로 라우팅 가능한 구조를 가져야만 할 것이다. 본 실시예에서는, 양 방향으로 라우팅이 가능한 새로운 연결 배선의 레이아웃(Layout) 구조를 도입하여 인접한 2개의 서브 메모리 셀 어레이들이 하나의 서브 로우 디코더를 공유할 수 있도록 함으로써 서브 메모리 셀 어레이들 각각에 대해 서브 로우 디코더를 별도로 구성하는 경우에 비해서 서브 로우 디코더의 점유 면적을 줄이어 반도체 메모리 장치의 사이즈를 축소시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 연결 배선들의 일부분을 나타낸 평면도이고, 도 7은 도 6의 연결 배선들 중 하나의 일부분을 도시한 평면도이다.
도 6을 참조하면, 복수개, 예컨대 n(n은 3 이상의 자연수)개의 연결 배선들(...,LWLk-2,LWLk-1,LWLk,LWLk+1,LWLk+2,...,k는 n-2 이하의 자연수)이 형성되어 있다. 이러한 연결 배선들(...,LWLk-2,LWLk-1,LWLk,LWLk+1,LWLk+2,...)은, 앞서 도 5를 참조로 하여 설명한 제1 그룹의 연결 배선들(LWL_G1)일 수 있으며, 제1 서브 메모리 셀 어레이(1A)의 일부 게이트 라인들(WL3,WL4,DSL), 제2 서브 메모리 셀 어레이(1B)의 일부 게이트 라인들(WL3,WL4,DSL) 및 제1 서브 로우 디코더(2A)의 패스 트랜지스터들(PT1,PT2,PT3)을 전기적으로 연결할 수 있다.
한편, 연결 배선들(...,LWLk-2,LWLk-1,LWLk,LWLk+1,LWLk+2,...)은 제2 그룹의 연결 배선들(LWL_G2) 또는 제3 그룹의 연결 배선들(LWL_G3) 중 어느 하나일 수 있으며, 제1 서브 메모리 셀 어레이(1A)의 나머지 게이트 라인들(SSL,WL1,WL2)과 제2 서브 로우 디코더(2B)의 패스 트랜지스터들(PT4,PT5,PT6)을 전기적으로 연결하거나, 제2 서브 메모리 셀 어레이(1B)의 나머지 게이트 라인들(SSL,WL1,WL2)과 제3 서브 로우 디코더(2C)의 패스 트랜지스터들(PT7,PT8,PT9)을 전기적으로 연결할 수 있다.
연결 배선들(...,LWLk-2,LWLk-1,LWLk,LWLk+1,LWLk+2,...)은 동일 평면상에 배치되며, 제2 방향(SD)을 따라서 배열될 수 있다.
도 7을 참조하면, 연결 배선들 각각은 제1 방향(FD)으로 신장되는 제1 도전 라인(L1), 제1 도전 라인(L1)과 나란하게 배치된 제2 도전 라인(L2), 제1 도전 라인(L1)과 제2 도전 라인(L2) 사이에 연결된 패드(PAD)를 포함할 수 있다.
제1 도전 라인(L1) 및 제2 도전 라인(L2) 각각은 최소 피쳐(feature) 사이즈인 1F의 폭을 가질 수 있다. 각 연결 배선들(...,LWLk-2,LWLk-1,LWLk,LWLk+1,LWLk+2,...)에서 제2 방향(SD)으로 제1 도전 라인(L1)과 제2 도전 라인(L2) 사이의 간격은 3F의 크기를 가질 수 있다.
각 연결 배선들(...,LWLk-2,LWLk-1,LWLk,LWLk+1,LWLk+2,...)에서 제1 도전 라인(L1)과 제2 도전 라인(L2)은 패드(PAD)를 중심으로 서로 반대 방향으로 연장될 수 있다. 예컨대, 제1 도전 라인(L1)은 패드(PAD)로부터 좌측의 제1 방향(FD)으로 연장되고, 제2 도전 라인(L2)은 패드(PAD)로부터 우측의 제1 방향(FD)으로 연장될 수 있다.
패드(PAD)는 제1 내지 제4 라인 패턴(P1,P2,P3,P4)으로 이루어진 사각틀 형상의 구조물을 포함할 수 있다. 제1 라인 패턴(P1)은 제1 도전 라인(L1)과 동일한 폭을 가지며 제1 도전 라인(L1)의 끝단으로부터 우측의 제1 방향(FD)으로 연장될 수 있다. 제2 라인 패턴(P2)은 제2 도전 라인(L2)과 동일한 폭을 가지며 제2 도전 라인(L2)의 끝단으로부터 좌측의 제1 방향(FD)으로 연장될 수 있다. 제3 라인 패턴(P3)은 제1 라인 패턴(P1)의 끝단으로부터 제2 라인 패턴(P2)까지 하측의 제2 방향(SD)으로 연장될 수 있다. 제4 라인 패턴(P4)은 제2 라인 패턴(P2)의 끝단으로부터 제1 라인 패턴(P1)까지 상측의 제2 방향(SD)으로 연장될 수 있다.
또한, 패드(PAD)는 제1 내지 제4 라인 패턴(P1,P2,P3,P4)에 의해 둘러싸인 내부 영역에 제1,제2 라인 패턴(P1,P2)과 나란하게 배치된 내부 라인 패턴(P5)을 포함할 수 있다. 내부 라인 패턴(P5)은 1F의 폭을 가질 수 있다. 제1 라인 패턴(P1)과 내부 라인 패턴(P5)간 간격, 제2 라인 패턴(P2)과 내부 라인 패턴(P5)간 간격은 각각 1F의 크기를 가질 수 있다.
도 6을 다시 참조하면, 연결 배선들(...,LWLk-2,LWLk-1,LWLk,LWLk+1,LWLk+2,...)은 각각의 패드(PAD)가 인접한 다른 연결 배선의 패드와 제2 방향(SD)으로 겹쳐지지 않도록 구성될 수 있다. 연결 배선들(...,LWLk-2,LWLk-1,LWLk,LWLk+1,LWLk+2,...) 각각의 패드(PAD)는 인접한 다른 연결 배선의 제1 도전 라인(L1) 또는 제2 도전 라인(L2)과 상기 제2 방향으로 겹쳐질 수 있다.
연결 배선들(...,LWLk-2,LWLk-1,LWLk,LWLk+1,LWLk+2,...)의 패드들(PAD)은 제1 방향(FD) 및 제2 방향(SD)과 비스듬한 사선 방향을 따라서 배치될 수 있다.
연결 배선들(LWL) 중 k-1 번째 연결 배선(LWLk-1)의 제2 도전 라인(L2)은 k+1 번째 연결 배선(LWLk+1)의 제1 도전 라인(L1)과 동일선 상에 배치될 수 있다. k 번째 연결 배선(LWLk)의 패드(PAD)에 포함된 내부 라인 패턴(P5)은 k-1 번째 연결 배선(LWLk-1)의 제2 도전 라인(L2) 및 k+1 번째 연결 배선(LWLk+1)의 제1 도전 라인(L1)과 동일선 상에 배치될 수 있다.
연결 배선들(...,LWLk-2,LWLk-1,LWLk,LWLk+1,LWLk+2,...)의 제1 도전 라인(L1), 제2 도전 라인(L2) 및 패드(PAD)는 공지된 리소그래피 기술에서 구현 가능한 소정 형태의 마스크 패턴에 SPT 공정을 적용함으로써 동시에 형성될 수 있다. 본 실시예에서와 같은 제1 도전 라인(L1), 제2 도전 라인(L2) 및 패드(PAD)의 구조가 형성되기 위해서는 초기에 포토리소그래피 공정을 통한 적절한 마스크 패턴 구조가 형성되어야 한다. 이러한 마스크 패턴 구조에 대해서는 도 9a 및 도 9b를 참조로 하여 후술될 것이다.
도 6 및 도 7을 참조로 하는 실시예에서는 패드(PAD)가 제1 내지 제4 라인 패턴(P1,P2,P3,P4)로 이루어진 사각틀 형상의 구조물 및 사각틀 형상의 구조물 의해 둘러싸인 내부 영역에 배치된 내부 라인 패턴(P5)으로 이루어진 경우를 나타내었으나, 본 발명은 이러한 실시예에 한정되는 것은 아니며 본 발명의 사상 범위 내에서 다양하게 변경될 있다. 예컨대, 도 8a에 도시된 바와 같이 패드(PAD)는 장방형 구조로 가질 수도 있다.
도 6 내지 도 7을 참조로 하는 실시예에서는 제1 도전 라인(L1) 및 제2 도전 라인(L2)이 패드(PAD)를 중심으로 서로 반대 방향으로 연장되는 경우를 나타내었으나, 본 발명은 이러한 실시예에 한정되는 것은 아니며 본 발명의 사상 범위 내에서 다양하게 변경될 있다.
예컨대, 도 8b에 도시된 바와 같이 제2 도전 라인(L2)은 패드(PAD)의 양측으로 연장되고 제1 도전 라인(L1)은 패드(PAD)의 일측으로만 연장될 수 있다. 역으로, 도시하지 않았지만 제1 도전 라인(L1)이 패드(PAD)의 양측으로 연장되고 제2 도전 라인(L2)은 패드(PAD)의 일측으로만 연장될 수 있다. 한편, 도 8c에 도시된 바와 같이 제1 도전 라인(L1) 및 제2 도전 라인(L2) 모두가 패드(PAD)의 양측으로 연장될 수도 있다. 이 경우, 제1 도전 라인(L1)과 제2 도전 라인(L2)은 적어도 일부분이 제2 방향(SD)으로 겹쳐지게 배치된다. 겹쳐진 제1 도전 라인(L1)과 제2 도전 라인(L2) 사이에는 제1,제2 도전 라인(L1,L2)과 나란한 방향, 즉 제1 방향(FD)으로 제3 도전 라인(L3)가 배치될 수 있다.
제2 방향(SD)으로 제3 도전 라인(L3)의 폭은 1F이고, 제2 방향(SD)으로 제1 도전 라인(L1)과 제3 도전 라인(L3)간 간격 및 제2 도전 라인(L2)과 제3 도전 라인(L3)간 간격은 각각 1F일 수 있다.
도 9a 내지 도 16b는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 연결 배선들의 형성 과정을 보여주는 도면들이다.
여기서, 도 9a, 10a, 10c, 11a, 12a, 13a, 14a, 15a 및 16a는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 연결 배선들 형성 과정의 각 단계에 대한 평면도들이고, 도 9b, 10b, 11b, 12b, 13b, 14b, 15b 및 16b는 도 9a, 10a, 10c, 11a, 12a, 13a, 14a, 15a 및 16a 각각의 B-B 부분을 절단한 단면도들이다.
도 9b를 참조하면, 메모리 셀 어레이(미도시) 및 로우 디코더(미도시)가 형성된 기판(미도시) 상에 메모리 셀 어레이 및 로우 디코더를 덮는 층간절연층(100)이 형성될 수 있다.
이러한 층간절연층(100) 상에 도전층(200), 절연층(300) 및 반사 방지층(400)을 형성하고, 반사 방지층(400) 상에 반사 방지층(400)을 소정 형태로 노출하는 개구를 갖는 제1 마스크 패턴(500)을 형성한다.
도전층(200)은 목표로 하는 연결 배선들이 형성되는 층으로, 금속, 금속 질화물, 도핑된 폴리실리콘 또는 이들의 조합으로 이루어질 수 있다.
절연층(300)은 하드마스크층으로서, 단일층 또는 다중층 구조로 형성될 수 있다. 다중층 구조로 형성되는 경우 절연층(300)은 소정의 식각 조건 하에서 서로 다른 식각 특성을 갖는 2층 이상의 복수의 하드마스크층이 적층된 구조를 가질 수 있다. 절연층(300)은 애싱(ashing) 및 스트립(strip) 공정으로 쉽게 제거할 수 있는 재료로 형성할 수 있다.
반사 방지층(400)은 포토리소그라피 공정 중에 반사 방지 기능을 수행하는 층으로서, 단일층 또는 다중층으로 형성할 수 있다. 단일층으로 형성되는 경우에는 반사 방지층(400)은 SiON층으로 형성될 수 있다. 다중층으로 형성하는 경우에는 반사 방지층(400)은 SiON층 및 유기 반사 방지층이 적층된 구조로 형성될 수 있다.
도 9a를 참조하면, 제1 마스크 패턴(500)은 포토레지스트를 재료로 하여 형성될 수 있으며 포토리소그라피 공정을 통해 소정 형태로 패터닝될 수 있다. 제1 마스크 패턴(500)은 소정의 규격을 가지고 형성된 복수의 단위 마스크 패턴들(500U)을 포함할 수 있다. 단위 마스크 패턴들(500U)은 제1 방향(FD) 및 제2 방향(SD)과 비스듬한 사선 방향을 따라서 배열될 수 있으며 실질적으로 동일한 구조를 가질 수 있다.
도 9c에 인접하여 배치된 2개의 단위 마스크 패턴들(500U)이 도시되어 있다.
도 9c를 참조하면, 각각의 단위 마스크 패턴들(500U)은 제1 방향(FD)으로 연장되며 제2 방향(SD)으로의 폭이 3F인 라인 형태의 제1 패턴(510)과, 제1 패턴(510)과 나란하게 배치되며 제2 방향(SD)으로의 폭이 3F인 라인 형태의 제2 패턴(520)과, 제1 패턴(510)과 제2 패턴(520) 사이에 연결된 사각틀 형태의 제3 패턴(530)과, 제2 패턴(520)의 상측 및 제3 패턴(530)의 우측에 배치된 아일랜드 타입의 제4 패턴(540)을 포함할 수 있다.
제1,제2 패턴(510,520)은 연결 배선의 제1,제2 도전 라인(L1,L2, 도 7 참조) 형성을 위하여 제공되는 마스크 부분이고, 제3,제4 패턴(530,540)은 연결 배선의 패드(PAD, 도 7 참조) 형성을 위하여 제공되는 마스크 부분일 수 있다.
제3 패턴(530)은 제1 패턴(510)의 끝단으로부터 우측의 제1 방향(FD)으로 연장되는 라인 형태의 제1 부분(531), 제2 패턴(520)의 끝단으로부터 좌측의 제1 방향(FD)으로 연장되는 라인 형태의 제2 부분(532), 제1 부분(531)의 끝단으로부터 제2 부분(532)까지 하측의 제2 방향(SD)으로 연장된 라인 형태의 제3 부분(533), 제2 부분(532)의 끝단으로부터 제1 부분(531)까지 상측의 제2 방향(SD)으로 연장된 라인 형태의 제4 부분(534)을 구비하며, 이러한 제1 내지 제4 부분(531,532,533,534)에 의하여 사각틀 형태로 제공될 수 있다.
제3 패턴(530)의 제1 부분(531)은 제1 패턴(510)과 동일 선상에 배치될 수 있으며, 제2 방향(SD)으로 제3 패턴(530)의 제1 부분(531)의 폭은 제1 패턴(510)의 폭과 동일한 크기인 3F일 수 있다. 제3 패턴(530)의 제2 부분(532)은 제2 패턴(520)과 동일 선상에 배치되며, 제2 방향(SD)으로 제3 패턴(530)의 제2 부분(532)의 폭은 제2 패턴(520)의 폭과 동일한 크기인 3F일 수 있다. 제2 방향(SD)으로 제3 패턴(530)의 제1 부분(531)과 제3 패턴(530)의 제2 부분(532)간 간격은 1F의 크기를 가질 수 있다.
제4 패턴(540)은 제1 패턴(510) 및 제3 패턴(530)의 제1 부분(531)과 동일 선상에 배치될 수 있으며, 제2 방향(SD)으로 제4 패턴(540)의 폭은 제1 패턴(510) 및 제3 패턴(530)의 제1 부분(531) 각각의 폭과 동일한 크기인 3F일 수 있다. 제4 패턴(540)은 제2 방향(FD)으로 제2 패턴(520)과 1F의 간격을 갖고 이격될 수 있다.
단위 마스크 패턴들(500U)은 제3 패턴(530) 및 제4 패턴(540)이 제2 방향(SD)으로 겹쳐지지 않도록 제1 방향(FD) 및 제2 방향(SD)과 교차되는 사선 방향을 따라서 순차적으로 시프트될 수 있다.
각각 단위 마스크 패턴(500U)에서 제4 패턴(540)은 제3 패턴(530)의 제1 부분(531)의 우측에 배치될 수 있다. 어느 하나의 단위 마스크 패턴(500U)의 제4 패턴(530)은 인접하는 다른 단위 마스크 패턴(500U)의 제3 패턴(530)의 제2 부분(532)의 좌측에 배치될 수 있다.
제1 방향(FD)으로 제3 패턴(530)과 제4 패턴(540)간 간격은 특별히 제한되지는 않으나 차후에 제2 마스크층이 원활하게 형성될 수 있도록 1F보다 크게 형성될 수 있다. 또한, 제1 방향(FD)으로 제3 패턴(530) 및 제4 패턴(540)의 길이 역시 제한되지는 않으나 연결 배선의 패드에 접속될 컨택 플러그의 사이즈를 고려하여 소정 길이로 형성될 수 있다.
도 10a 및 도 10b를 참조하면, 제1 마스크 패턴(500) 및 반사 방지층(400) 상에 제1 마스크 패턴(500)과 다른 식각 선택비를 갖는 재료를 이용하여 제2 마스크층을 형성하고, 제1 마스크 패턴(500)이 노출되도록 평탄화 공정으로 제1 마스크 패턴(500) 상에 형성된 제2 마스크층을 제거하여 제1 마스크 패턴(500)의 개구 내에 제2 마스크 패턴(600)을 형성한다. 제2 마스크 패턴(600)의 제2 방향(SD)으로의 폭은 1F일 수 있다.
도 11a 및 도 11b를 참조하면, 제2 마스크 패턴(600)은 남기고 제1 마스크 패턴(500)을 제거한 다음, 제2 마스크 패턴(600)을 식각 마스크로 이용하여 반사방지층(400) 및 절연층(300)을 식각하여 반사방지층 패턴(400A) 및 절연층 패턴(300A)을 형성한다.
제1 마스크 패턴(500)의 제거 공정은 제2 마스크 패턴(600) 및 반사 방지층(400)의 식각이 억제되는 조건하에서 수행할 수 있다. 제1 마스크 패턴(500)의 제거 공정은 예컨대, 애싱(ashing) 및 스트립(strip) 공정을 이용할 수 있다. 또한, 반사 방지층(400)의 재료에 따라 건식 또는 습식 식각 공정을 이용하여 제1 마스크 패턴(500)을 제거할 수도 있다.
절연층 패턴(300A)은 제2 마스크 패턴(600)을 식각 마스크로 이용하여 형성되므로 제2 마스크 패턴(600)과 동일한 평면 구조를 가질 수 있다. 제2 마스크 패턴(600) 및 반사 방지층 패턴(400A)은 절연층(300)의 식각 과정에서 일부 또는 전부가 식각되어 제거될 수 있다.
도 12a 및 도 12b를 참조하면, 남아 있는 제2 마스크 패턴(600) 및 반사 방지층 패턴(400A)을 제거한 다음, 절연층 패턴(300A)의 측벽에 절연층 패턴(300A)과 다른 식각 선택비를 갖는 재료로 스페이서(700)를 형성한다.
스페이서(700)는 도전층(200) 및 절연층 패턴(300A) 상에 균일한 두께, 예컨대 연결 배선들간 간격의 타겟 크기인 1F의 두께로 스페이서층을 형성하고, 도전층(200)이 노출될 때까지 스페이서층을 에치백하여 형성할 수 있다. 스페이서층은 균일한 두께로 형성하기 위해서 ALD(Atomic Layer Deposition) 공정을 이용하여 형성할 수 있다.
스페이서(700)는 도 12a에 도시된 바와 같이 절연층 패턴(300A) 측벽 전체를 둘러싸는 구조로 형성될 수 있다. 스페이서(700)는 도전층(200)의 상면을 1F의 균일한 폭을 가지고 덮도록 형성될 수 있다.
도 13a 및 도 13b를 참조하면, 도전층(200) 상에 스페이서(700)를 남기고 절연층 패턴(300A)을 제거한다. 절연층 패턴(300A)의 제거 공정은 스페이서(700) 및 도전층(200)의 식각이 억제되는 조건에서 수행될 수 있다.
도 14a 및 도 14b를 참조하면, 스페이서(700) 및 도전층(200) 상에 스페이서(700) 및 도전층(200)과 다른 식각 선택비를 갖는 재료로 제3 마스크층을 형성하고, 스페이서(700)가 소정 두께까지 제거되도록 스페이서(700) 및 제3 마스크층을 평탄화시키어 스페이서(700) 사이 사이에 제3 마스크 패턴(800)을 형성한다.
제3 마스크 패턴(800)의 간격은 스페이서(700)의 폭과 동일하게 1F일 수 있고, 제2 방향(SD)으로 제3 마스크 패턴들(800)의 폭은 1F일 수 있다.
도 15a 및 도 15b를 참조하면, 도전층(200) 상에 제3 마스크 패턴(800)을 남긴 채로 스페이서(700)를 제거하고, 제3 마스크 패턴(800)을 식각 마스크로 이용하여 도전층(200)을 식각하여 연결 배선들(LWL)을 형성한다.
연결 배선들(LWL)은 제3 마스크 패턴(800)을 식각 마스크로 이용하여 형성되므로 제3 마스크 패턴(800)과 동일한 평면 구조를 가질 수 있다. 따라서, 연결 배선들(LWL)간 간격은 1F의 일정한 크기를 가질 수 있고, 제2 방향(SD)으로 연결 배선들(LWL)의 폭은 1F일 수 있다.
이후, 제3 마스크 패턴(800)을 제거하여 도 16a 및 도 16b에 도시된 바와 같이 최종 목표 구조물인 연결 배선들(LWL)만을 남긴다. 연결 배선들(LWL)의 구조는 도 6 및 도 7을 참조하여 설명되었으므로 이에 대한 설명은 생략하기로 한다.
본 실시예에 따르면, 패드를 갖는 연결 배선들(LWL)을 균일한 간격으로 형성할 수 있다. 따라서, 패드로 인하여 연결 배선들간 간격이 좁아지게 되어 BV 마진을 확보하기 어려웠던 문제를 해결할 수 있다.
또한, 연결 배선들(LWL)의 제1 도전 라인(L1), 제2 도전 라인(L2) 및 패드(PAD)는 공지된 리소그래피 기술에서 구현 가능한 소정 형태의 마스크 패턴에 SPT 공정을 적용함으로써 동시에 형성될 수 있다. 그에 따라, 패드 형성을 위한 별도의 포토리소그래피 공정이 불필요하며, 패드 형성을 위해서 충분한 공정 마진을 확보해야 하는 문제를 해결할 수 있다.
도 17은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 17을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(900)은 반도체 메모리 장치(920)와 메모리 컨트롤러(910)를 포함할 수 있다.
반도체 메모리 장치(920)는 앞서 설명한 반도체 메모리 장치로 구성되고 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(910)는 반도체 메모리 장치(920)를 제어하도록 구성될 것이다. 반도체 메모리 장치(920)와 메모리 컨트롤러(910)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(911)은 프로세싱 유닛(912)의 동작 메모리로써 사용된다. 호스트 인터페이스(913)는 메모리 시스템(900)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(914)은 반도체 메모리 장치(920)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(915)는 반도체 메모리 장치(920)와 인터페이싱한다. 프로세싱 유닛(912)은 메모리 컨트롤러(910)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(900)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 반도체 메모리 장치(920)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(900)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 반도체 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(910)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 18은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 18을 참조하면, 본 발명에 따른 컴퓨팅 시스템(1000)은 시스템 버스(1060)에 전기적으로 연결된 마이크로프로세서(1020), 램(1030), 사용자 인터페이스(1040), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(1050) 및 메모리 시스템(1010)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(1000)이 모바일 장치인 경우, 컴퓨팅 시스템(1000)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(1000)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(1010)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(1010)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (19)
- 기판 상에 제1 방향으로 배치된 메모리 셀 어레이 및 로우 디코더;
상기 메모리 셀 어레이 및 상기 로우 디코더 상부에 배치되며 상기 메모리 셀 어레이와 상기 로우 디코더 간을 연결하는 복수의 연결 배선들을 포함하며,
상기 각각의 연결 배선들은, 상기 제1 방향으로 배치된 제1 도전 라인;
상기 제1 도전 라인과 나란하게 배치된 제2 도전 라인;및
상기 제1 도전 라인과 상기 제2 도전 라인간을 연결하며 컨택 플러그를 통해서 상기 메모리 셀 어레이 또는 상기 로우 디코더에 접속된 패드;를 포함하며,
상기 연결 배선들은 상기 제1 방향을 따라서 상기 패드의 양측으로 라우팅되는 반도체 메모리 장치. - ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서, 상기 제1 도전 라인과 제2 도전 라인은 상기 패드를 중심으로 서로 반대 방향으로 연장되는 반도체 메모리 장치.
- ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서, 상기 연결 배선들은 각각의 패드가 인접한 다른 연결 배선의 패드와 상기 제1 방향과 수직하고 상기 기판과 수평한 제2 방향으로 겹쳐지지 않도록 배치되는 반도체 메모리 장치.
- ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제3 항에 있어서, 상기 연결 배선들 각각의 패드는 상기 인접한 다른 연결 배선의 제1 도전 라인 또는 상기 제2 도전 라인과 상기 제2 방향으로 겹쳐지는 반도체 메모리 장치.
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제3 항에 있어서, 상기 연결 배선들의 패드들은 상기 제1 방향 및 상기 제2 방향과 비스듬한 사선 방향을 따라서 배치되는 반도체 메모리 장치.
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제5 항에 있어서, 상기 연결 배선들은 상기 제2 방향을 따라서 순차적으로 배치된 n개(n은 3 이상의 자연수) 연결 배선들을 포함하고,
상기 연결 배선들 중 k-1 번째(k는 n-2 이하의 자연수) 연결 배선의 제2 도전 라인은 k+1 번째 연결 배선의 제1 도전 라인과 동일선 상에 배치되는 반도체 메모리 장치. - ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서, 상기 각 연결 배선들의 패드는 상기 제1 도전 라인과 제2 도전 라인 사이에 연결된 사각틀 형태의 구조체; 및
상기 사각틀 형태의 구조체에 의해 둘러싸인 내부 영역에 상기 제1 방향으로 배치된 내부 라인 패턴;을 포함하는 반도체 메모리 장치. - ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제7 항에 있어서, 상기 사각틀 형태의 구조체는 상기 제1 도전 라인의 끝단에서 상기 제1 도전 라인과 동일한 폭을 갖고 상기 제1 방향으로 연장된 제1 라인 패턴;
상기 제2 도전 라인의 끝단에서 상기 제2 도전 라인과 동일한 폭을 갖고 상기 제1 방향으로 연장된 제2 라인 패턴;
상기 제1 라인 패턴의 끝단에서 상기 제2 라인 패턴까지 상기 제1 방향과 수직하고 상기 기판과 수평한 제2 방향으로 연장된 제3 라인 패턴;및
상기 제2 라인 패턴의 끝단에서 상기 제1 라인 패턴까지 상기 제2 방향으로 연장된 제4 라인 패턴;을 포함하는 반도체 메모리 장치. - ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제8 항에 있어서, 상기 제2 방향으로 상기 제1 라인 패턴과 상기 내부 라인 패턴간 간격, 상기 제2 라인 패턴과 상기 내부 라인 패턴간 간격은 각각 상기 연결 배선들간 간격과 동일한 반도체 메모리 장치.
- ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서, 상기 패드는 장방형 구조를 갖는 반도체 메모리 장치.
- ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서, 상기 제1 도전 라인 및 제2 도전 라인 중 적어도 하나가 상기 패드의 양측으로 연장되며 상기 제1 도전 라인과 제2 도전 라인은 적어도 일부분이 상기 제1 방향과 수직하고 상기 기판과 수평한 제2 방향으로 겹쳐지는 반도체 메모리 장치.
- ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제11 항에 있어서, 상기 제2 방향으로 겹쳐진 제1 도전 라인과 상기 제2 도전 라인 사이에 상기 제1,제2 도전 라인과 나란하게 배치된 제3 도전 라인을 더 포함하며,
상기 제2 방향으로 상기 제1 도전 라인과 상기 제3 도전 라인간 간격, 상기 제2 도전 라인과 상기 제3 도전 라인간 간격은 각각 상기 연결 배선들간 간격과 동일한 반도체 메모리 장치. - 제1 방향으로 이웃하여 배치된 제1 서브 메모리 셀 어레이 및 제2 서브 메모리 셀 어레이;
상기 제1 서브 메모리 셀 어레이와 상기 제2 서브 메모리 셀 어레이 사이에 배치된 제1 서브 로우 디코더;
상기 제1,제2 서브 메모리 셀 어레이 및 상기 제1 서브 로우 디코더 상에 배치된 연결 배선들;을 포함하며,
상기 각각의 연결 배선들은, 상기 제1 방향으로 배치된 제1 도전 라인과, 상기 제1 도전 라인과 나란하게 배치된 제2 도전 라인과, 상기 제1 도전 라인과 상기 제2 도전 라인 사이에 연결되며 제1 컨택 플러그를 통해서 상기 제1 서브 로우 디코더에 접속된 패드를 포함하고,
상기 각각의 연결 배선들은 상기 제1 방향을 따라서 상기 패드의 양측으로 라우팅되며 상기 제1 서브 메모리 셀 어레이 및 상기 제2 서브 메모리 셀 어레이에 전기적으로 접속되는 반도체 메모리 장치. - ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제13 항에 있어서, 상기 제1 서브 로우 디코더는 소스가 대응하는 제1 컨택 플러그에 각각 접속되고 드레인이 대응하는 컨트롤 게이트 라인에 각각 접속된 복수의 패스 트랜지스터들을 포함하는 반도체 메모리 장치.
- ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제13 항에 있어서, 상기 제1 서브 메모리 셀 어레이 및 상기 제2 서브 메모리 셀 어레이 각각은 적층된 복수의 게이트 라인들을 포함하며,
상기 연결 배선들 각각은 대응하는 제2 컨택 플러그를 통해서 상기 제1 서브 메모리 셀 어레이의 일부 게이트 라인들 중 하나와 전기적으로 접속되고, 대응하는 제3 컨택 플러그를 통해서 상기 제2 서브 메모리 셀 어레이의 일부 게이트 라인들 중 하나와 전기적으로 접속되는 반도체 메모리 장치. - ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제15 항에 있어서, 상기 제1 서브 메모리 셀 어레이를 사이에 두고 상기 제1 방향으로 상기 제1 서브 로우 디코더와 이웃하여 배치되며 상기 제1 서브 메모리 셀 어레이의 나머지 게이트 라인들과 전기적으로 접속된 제2 서브 로우 디코더;
상기 제2 서브 메모리 셀 어레이를 사이에 두고 상기 제1 방향으로 상기 제1 서브 로우 디코더와 이웃하여 배치되며 상기 제2 서브 메모리 셀 어레이의 나머지 게이트 라인과 전기적으로 접속되는 제3 서브 로우 디코더;를 더 포함하는 반도체 메모리 장치. - 기판 상에 상기 기판과 수평한 제1 방향으로 배치된 제1 도전 라인, 상기 제1 도전 라인과 나란하게 배치된 제2 도전 라인 및 패드를 각각 구비하는 복수의 연결 배선들을 포함하며,
상기 각 연결 배선들의 패드는 상기 제1 도전 라인과 상기 제2 도전 라인 사이에 연결된 사각틀 형태의 구조체; 및
상기 사각틀 형태의 구조체에 의해 둘러싸인 내부 영역에 상기 제1 방향으로 배치된 내부 라인 패턴;을 포함하는 반도체 메모리 장치. - ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제17 항에 있어서, 상기 사각틀 형태의 구조체는 상기 제1 도전 라인의 끝단에서 상기 제1 도전 라인과 동일한 폭을 갖고 상기 제1 방향으로 연장된 제1 라인 패턴;
상기 제2 도전 라인의 끝단에서 상기 제2 도전 라인과 동일한 폭을 갖고 상기 제1 방향으로 연장된 제2 라인 패턴;
상기 제1 라인 패턴의 끝단에서 상기 제2 라인 패턴까지 상기 제1 방향과 수직하고 상기 기판과 수평한 제2 방향으로 연장된 제3 라인 패턴;및
상기 제2 라인 패턴의 끝단에서 상기 제1 라인 패턴까지 상기 제2 방향으로 연장된 제4 라인 패턴;을 포함하는 반도체 메모리 장치. - ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제18 항에 있어서, 상기 제2 방향으로 상기 제1 라인 패턴과 상기 내부 라인 패턴간 간격 및 상기 제2 라인 패턴과 상기 내부 라인 패턴간 간격은 각각 상기 연결 배선들간 간격과 동일한 반도체 메모리 장치.
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