JP4153856B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
本発明は１個の浮遊ゲートを持つメモリセルと１個のセレクトトランジスタで構成されるメモリセルを基本回路として有する不揮発性半導体記憶装置に関し、特に、読み出し速度を向上させる回路構成に特徴を有する不揮発性半導体記憶装置に関する。
従来、不揮発性半導体記憶装置としては、例えば、データの書き込み・消去を電気的に行うプログラム可能なリード・オンリ・メモリ（ＥＥＰＲＯＭ）が知られている（非特許文献１）。このＥＥＰＲＯＭでは、特にＮＡＮＤ型の場合では、互いに交差する行方向のワード線と列方向のビット線との交点にそれぞれメモリセルが配置されて、メモリセルアレイが構成されている。メモリセルには、通常、例えば、浮遊ゲートと制御ゲートとを積層してなる積層ゲート構造のＭＯＳトランジスタが用いられる。
ＮＡＮＤ型フラッシュメモリの代表的なメモリセルは、例えば、非特許文献１に示されている。ＮＡＮＤ型フラッシュメモリは、メモリセルトランジスタが、複数個直列に接続されて、ＮＡＮＤストリングを形成し、そのＮＡＮＤストリングの両側に選択トランジスタが配置された構造を有する。また、メモリセルの素子活性領域に対して素子分離領域が並行して配置されメモリセルアレイを構成している。一般に選択トランジスタのゲート長は、メモリセルトランジスタのゲート長より長く、短チャネル効果によるトランジスタのカットオフ特性の劣化を確保している。また、選択トランジスタは、通常エンハンスメント型ＭＯＳトランジスタで構成される。
メモリトランジスタと選択トランジスタの２つのトランジスタからなるメモリセルを用いた不揮発性半導体記憶装置において、メモリトランジスタ部と選択トランジスタ部の各ゲート酸化膜厚を異ならせた構成については、既に開示されている（特許文献１）。
又、ゲート電極で形成される選択用ＭＯＳトランジスタのゲート酸化膜と周辺回路のＭＯＳトランジスタのゲート酸化膜が、それぞれ膜厚が異なる構成についても既に開示されている（特許文献２）。
特開２０００−２６９３６１号公報
特開平０４−１６５６７０号公報
白田理一郎，"２５６ＭビットＮＡＮＤフラッシュメモリの概観とＮＡＮＤフラッシュの将来動向（A Review of 256Mbit NAND Flash Memories and NAND Flash Future Trend）"，不揮発性半導体メモリワークショップ(ＮＶＳＭＷ)，２０００年，P.２２〜３１
従来の１個のメモリセルと１個のセレクトトランジスタとの直列接続から構成されるメモリセルユニットを有する１メモリセル１トランジスタ構造の回路構成は、図４２に示すように、メモリセルトランジスタＭＣ０〜ＭＣ１０２３と、セレクトランジスタＳＴ０〜ＳＴ１０２３と、メモリセルトランジスタＭＣ０〜ＭＣ１０２３のコントロールゲート線ＣＧに接続されたコントロールゲート線駆動用トランジスタＣＧＤと、セレクトトランジスタＳＴ０〜ＳＴ１０２３のゲート線に接続されたゲート線駆動用トランジスタＳＴＤから構成されている。更にメモリセルトランジスタＭＣ０〜ＭＣ１０２３のドレインはビット線ＢＬ０〜ＢＬ１０２３に接続され、セレクトトランジスタＳＴ０〜ＳＴ１０２３のソースは共通ソースラインコンタクトＣＳに接続されている。
従来の１メモリセル１セレクトトランジスタ構造のメモリサブアレイにおいては、セレクトトランジスタＳＴ０〜ＳＴ１０２３のゲート線駆動用トランジスタＳＴＤと、コントロールゲート線駆動用トランジスタＣＧＤはともに、〜３０Ｖ程度のゲート耐圧を持つゲート酸化膜厚の厚い（４００Å程度）のトランジスタ（以下、Ｖpp−Ｔｒ）で形成されていた。そのため、読み出し速度はセレクトトランジスタＳＴ０〜ＳＴ１０２３のゲート線駆動用トランジスタＳＴＤのスイッチング特性に律則され、高速読み出しが難しいという問題があった。
本発明は、この問題点を解決するものであり、その目的とする所は、
１個の浮遊ゲートを持つメモリセルと１個のセレクトトランジスタとの直列接続から構成されるメモリセルユニットを有するメモリサブアレイにおいて、セレクトトランジスタのゲート線駆動用トランジスタのゲート酸化膜を薄膜化することで、読み出し時のコントロールゲート線への電位転送能力を向上させ、高速読み出しを可能にする不揮発性半導体記憶装置を提供することにある。
１個の浮遊ゲートを持つメモリセルと１個のセレクトトランジスタとの直列接続から構成されるメモリセルユニットを有するメモリサブアレイにおいて、セレクトトランジスタのゲート線駆動用トランジスタのゲート酸化膜を薄膜化することで、読み出し時のコントロールゲート線への電位転送能力を向上させ、高速読み出しを可能にする不揮発性半導体記憶装置を提供することにある。
上記目的を達成するため、本発明の第１の特徴は、（イ）メモリセルとセレクトトランジスタとの直列接続から構成されるメモリセルユニットを有するメモリサブアレイと、（ロ）メモリセルのコントロールゲート線駆動用トランジスタと、（ハ）セレクトトランジスタのゲート線駆動用トランジスタとを備え、（ニ）コントロールゲート線駆動用トランジスタのゲート酸化膜厚がセレクトトランジスタのゲート線駆動用トランジスタのゲート酸化膜厚よりも厚く、1つのコントロールゲート線駆動用トランジスタで駆動されるメモリサブアレイの個数が1つのセレクトトランジスタのゲート線駆動用トランジスタで駆動されるメモリサブアレイの個数よりも多いことを特徴とする不揮発性半導体記憶装置であることを要旨とする。
本発明の第２の特徴は、（イ）メモリセルとこれを挟み込む２個のセレクトトランジスタとから構成されるメモリセルユニットを有するメモリサブアレイと、（ロ）メモリセルのコントロールゲート線駆動用トランジスタと、（ハ）セレクトトランジスタのゲート線駆動用トランジスタとを備え、（ニ）コントロールゲート線駆動用トランジスタのゲート酸化膜厚がセレクトトランジスタのゲート線駆動用トランジスタのゲート酸化膜厚よりも厚く、1つのコントロールゲート線駆動用トランジスタで駆動されるメモリサブアレイの個数が1つのセレクトトランジスタのゲート線駆動用トランジスタで駆動されるメモリサブアレイの個数よりも多いことを特徴とする不揮発性半導体記憶装置であることを要旨とする。
本発明の不揮発性半導体記憶装置によれば、１個の浮遊ゲートを持つメモリセルと１個のセレクトトランジスタとの直列接続から構成されるメモリセルユニットを有するメモリサブアレイにおいて、セレクトトランジスタのゲート線駆動用トランジスタのゲート酸化膜を薄膜化することで、読み出し時のコントロールゲート線への電位転送能力が向上し、高速読み出しを実現することができる。
１個の浮遊ゲートを持つメモリセルと１個のセレクトトランジスタとの直列接続から構成されるメモリサブアレイにおいて、コントロールゲート線駆動用トランジスタのゲート酸化膜厚が、セレクトトランジスタのゲート線駆動用トランジスタの酸化膜厚よりも厚く作られ、読み出し動作時に全てのコントロールゲート線が接地される不揮発性半導体メモリである。
本発明の実施の形態に係る不揮発性半導体記憶装置は、ＥＥＰＲＯＭ混載デバイスに有効である高速読み出し可能なＦＮ電流書き込み消去のメモリセルを提供する。具体的には、１個の浮遊ゲートを持つメモリセルと１個のセレクトトランジスタとの直列接続から構成されるメモリセルユニットを有するメモリサブアレイと、セレクトトランジスタのゲート線駆動用トランジスタ（以下、ＳＴＤ）のゲート酸化膜厚の方が、コントロールゲート線駆動用トランジスタ（以下、ＣＧＤ）のゲート酸化膜厚よりも薄いトランジスタで構成されるメモリ回路である。セレクトトランジスタのゲート線駆動用トランジスタのゲート酸化膜を薄膜化することで、スイッチング特性は向上する。よって読み出し時のセレクトトランジスタ（以下、ＳＴ）への電位転送能力が向上することにより、高速読み出しが可能になる。
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す実施の形態は、この発明の技術思想を具体化するための装置や方法を例示するものであって、この発明の技術思想を下記のものに特定するものではない。この発明の技術思想は、特許請求の範囲において、種々の変更を加えることができる。
（第１の実施の形態）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、模式的な回路構成は、図１に示すように、１個のメモリセルと１個のセレクトトランジスタとの直列接続から構成されるメモリセルユニットを有するメモリサブアレイと、コントロールゲート線駆動用トランジスタＣＧＤと、セレクトトランジスタのゲート線駆動用トランジスタＳＴＤとを備える。更に詳細には、メモリセルトランジスタＭＣ０〜ＭＣ１０２３と、セレクトトランジスタＳＴ０〜ＳＴ１０２３と、コントロールゲート線ＣＧと、セレクトトランジスタのゲート線駆動用トランジスタＳＴＤと、セレクトトランジスタのゲート線ＳＧと、メモリセルトランジスタＭＣ０〜ＭＣ１０２３のドレインに接続されたビット線ＢＬ０〜ＢＬ１０２３と、セレクトトランジスタＳＴ０〜ＳＴ１０２３のソースに接続された共通ソースコンタクトＣＳとから構成される。コントロールゲート線駆動用トランジスタＣＧＤのドレインＣＧＤｄおよびゲートＣＧＤｇには所定の電圧パルスが与えられる。同様に、セレクトトランジスタのゲート線駆動用トランジスタＳＴＤのドレインＳＴＤｄおよびゲートＳＴＤｇにも所定の電圧パルスが与えられる。コントロールゲート線駆動用トランジスタＣＧＤとしては、〜３０Ｖ程度のゲート耐圧を持つゲート酸化膜の厚い、４００Å程度のトランジスタ（以下、Ｖpp−Ｔｒ）が用いられており、又セレクトトランジスタのゲート線駆動用トランジスタＳＴＤには〜９Ｖ程度のゲート耐圧を持つゲート酸化膜の薄い、１００Å程度のトランジスタ（以下、ＶCC−Ｔｒ）が用いられている。
本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、模式的な回路構成は、図１に示すように、１個のメモリセルと１個のセレクトトランジスタとの直列接続から構成されるメモリセルユニットを有するメモリサブアレイと、コントロールゲート線駆動用トランジスタＣＧＤと、セレクトトランジスタのゲート線駆動用トランジスタＳＴＤとを備える。更に詳細には、メモリセルトランジスタＭＣ０〜ＭＣ１０２３と、セレクトトランジスタＳＴ０〜ＳＴ１０２３と、コントロールゲート線ＣＧと、セレクトトランジスタのゲート線駆動用トランジスタＳＴＤと、セレクトトランジスタのゲート線ＳＧと、メモリセルトランジスタＭＣ０〜ＭＣ１０２３のドレインに接続されたビット線ＢＬ０〜ＢＬ１０２３と、セレクトトランジスタＳＴ０〜ＳＴ１０２３のソースに接続された共通ソースコンタクトＣＳとから構成される。コントロールゲート線駆動用トランジスタＣＧＤのドレインＣＧＤｄおよびゲートＣＧＤｇには所定の電圧パルスが与えられる。同様に、セレクトトランジスタのゲート線駆動用トランジスタＳＴＤのドレインＳＴＤｄおよびゲートＳＴＤｇにも所定の電圧パルスが与えられる。コントロールゲート線駆動用トランジスタＣＧＤとしては、〜３０Ｖ程度のゲート耐圧を持つゲート酸化膜の厚い、４００Å程度のトランジスタ（以下、Ｖpp−Ｔｒ）が用いられており、又セレクトトランジスタのゲート線駆動用トランジスタＳＴＤには〜９Ｖ程度のゲート耐圧を持つゲート酸化膜の薄い、１００Å程度のトランジスタ（以下、ＶCC−Ｔｒ）が用いられている。
図１に対応した模式的素子断面構造は、図２に示すように、ｐ型半導体基板１０と、ｎウェル拡散領域１２と、ｐウェル拡散領域１４および１６と、ｎ型拡散層１８,２０,２２,２４,２６,２８,３０と、コントロールゲート線駆動用トランジスタＣＧＤのゲート電極３２と、セレクトトランジスタのゲート線駆動用トランジスタＳＴＤのゲート電極３４と、セレクトトランジスタＳＴｋの共通接続されたゲート電極３６および３８と、メモリセルトランジスタＭＣｋのフローティングゲート電極４０およびコントロールゲート電極４２とを備える。コントロールゲート線駆動用トランジスタＣＧＤのゲート酸化膜厚の方が、セレクトトランジスタのゲート線駆動用トランジスタＳＴＤのゲート酸化膜厚よりも厚く作られている。
図３は図１に対応した回路構成において、各部に印加される電圧の値を回路図中に模式的に示している。コントロールゲート線駆動用トランジスタＣＧＤのゲートＣＧＤｇには電源電圧ＶCCに等しい値の電圧パルスを印加することによって、コントロールゲート線駆動用トランジスタＣＧＤのドレインＣＧＤｄとコントロールゲート線ＣＧは等しいソース電圧ＶSSに保持されている。一方、セレクトトランジスタのゲート線駆動用トランジスタＳＴＤのゲートＳＴＤｇには電源電圧ＶCCよりも閾値αだけ大きな電圧パルスＶCC＋αを印加することによって、セレクトトランジスタのゲート線駆動用トランジスタＳＴＤのドレインＳＴＤｄとセレクトトランジスタのゲート線ＳＧは等しい電圧ＶCCに保持されている。
本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、消去動作時、書き込み動作時、および読み出し動作時のそれぞれの電位関係を図４乃至図６に示す。ここで、ＶCCは電源電圧であり、３Ｖ若しくは低電圧デバイスの場合には１．８Ｖ程度である。また、ＶSSはソース電圧で通常０Ｖである。また、Ｖpp_eraseは、消去電圧であり、具体的な数値は設計事項であるが、通常、１４Ｖから２４Ｖの値を取る。Ｖfbは、ｐウェル領域１４とビット線ＢＬｋに接続されたｎ型拡散層３０のｐｎ接合のフラットバンド電圧であり、約０．７Ｖである。Ｖpp_erase2およびＶpp_erase3は、それぞれｐウェル領域１４とコントロールゲート線ＣＧおよびセレクトトランジスタのゲート線ＳＧとの容量結合で、その値が決まるが、容量結合比は通常０．９程度の値を取るため、約０．９×Ｖpp_eraseとなる。また、図５のＶpp_progは書き込み電圧であり、具体的な数値は設計事項であるが、通常、１５Ｖから２４Ｖの値を取る。Ｖpp_prog1は、書き込み電圧Ｖpp_progとコントロールゲート線駆動用トランジスタＣＧＤの閾値電圧との和で表される値であり、書き込み電圧Ｖpp_progよりも１Ｖ〜２Ｖ高い電圧である。また、図６のＶreadはビット線の読み出し電圧であり、１Ｖ〜２Ｖの値である。
図４および図５の電位関係が示すように、消去および書き込みはＦＮ電流で行う。読み出し動作においては、図６に示すように、セレクトトランジスタＳＴのゲート線駆動用トランジスタＳＴＤのゲート酸化膜厚の方が、コントロールゲート線駆動用トランジスタＣＧＤのゲート酸化膜厚よりも薄いトランジスタを用いているため、従来のゲート線駆動用トランジスタＳＴＤよりスイッチング特性は向上している。よって従来のメモリ回路よりも読み出し時のセレクトトランジスタＳＴ０〜ＳＴｋ〜ＳＴ１０２３への電位転送速度が向上している。また、読み出し時は全てのコントロールゲートＣＧの電位をＶSSとしておき、読み出すセルのセレクトトランジスタＳＧをＯＮさせることによって読み出しを行う。そのため、コントロールゲート線駆動用トランジスタＣＧＤの電位転送速度は、読み出し速度には影響しない。以上の読み出し動作方法により従来のメモリ回路より高速読み出しを可能にしている。
（第２の実施の形態）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置は、図７のブロック回路構成図に示すように、メモリサブアレイ２００と、メモリサブアレイ２００の一端に配置されたコントロールゲート線駆動回路１００と、メモリサブアレイ２００の他端に配置されたセレクトトランジスタのゲート線駆動回路３００とから構成されている。図７に示すように、メモリサブアレイ２００の一端にメモリセルのコントロールゲート線駆動用トランジスタＣＧＤを配置し、他端にセレクトトランジスタのゲート線駆動用トランジスタＳＴＤを配置したレイアウト構成を採用することによって、読み出し動作時において、相対的に高い電圧ＶCCを印加するコントロールゲート線駆動用トランジスタＣＧＤのゲートＣＧＤｇと、同じく相対的に高い電圧ＶCC＋αを印加するセレクトトランジスタのゲート線駆動用トランジスタＳＴＤのゲートＳＴＤｇとを離隔して配置することができ、相互干渉を防止することができる。
本発明の第２の実施の形態に係る不揮発性半導体記憶装置は、図７のブロック回路構成図に示すように、メモリサブアレイ２００と、メモリサブアレイ２００の一端に配置されたコントロールゲート線駆動回路１００と、メモリサブアレイ２００の他端に配置されたセレクトトランジスタのゲート線駆動回路３００とから構成されている。図７に示すように、メモリサブアレイ２００の一端にメモリセルのコントロールゲート線駆動用トランジスタＣＧＤを配置し、他端にセレクトトランジスタのゲート線駆動用トランジスタＳＴＤを配置したレイアウト構成を採用することによって、読み出し動作時において、相対的に高い電圧ＶCCを印加するコントロールゲート線駆動用トランジスタＣＧＤのゲートＣＧＤｇと、同じく相対的に高い電圧ＶCC＋αを印加するセレクトトランジスタのゲート線駆動用トランジスタＳＴＤのゲートＳＴＤｇとを離隔して配置することができ、相互干渉を防止することができる。
（第３の実施の形態）
本発明の第３の実施の形態に係る不揮発性半導体記憶装置は、図８のブロック図に示すように、１個のコントロールゲート線駆動回路１００と、４個のメモリサブアレイ０〜３（２００,２０１,２０２,２０３）と、４個のセレクトトランジスタのゲート線駆動回路０〜３（３００,３０１,３０２,３０３）とから構成されている。1個のコントロールゲート線駆動用トランジスタＣＧＤで４個のメモリサブアレイ２００〜２０３内のコントロールゲート線ＣＧを共通に駆動し、1個のセレクトトランジスタのゲート線駆動用トランジスタＳＴＤで1個のメモリサブアレイ内のゲート線ＳＧを駆動する場合のレイアウト図を示している。
本発明の第３の実施の形態に係る不揮発性半導体記憶装置は、図８のブロック図に示すように、１個のコントロールゲート線駆動回路１００と、４個のメモリサブアレイ０〜３（２００,２０１,２０２,２０３）と、４個のセレクトトランジスタのゲート線駆動回路０〜３（３００,３０１,３０２,３０３）とから構成されている。1個のコントロールゲート線駆動用トランジスタＣＧＤで４個のメモリサブアレイ２００〜２０３内のコントロールゲート線ＣＧを共通に駆動し、1個のセレクトトランジスタのゲート線駆動用トランジスタＳＴＤで1個のメモリサブアレイ内のゲート線ＳＧを駆動する場合のレイアウト図を示している。
本発明の第３の実施の形態に係る不揮発性半導体記憶装置は、メモリサブアレイ１個に対してコントロールゲート線駆動回路１００およびセレクトトランジスタのゲート線駆動回路３００を１個ずつ配置する第２の実施形態の回路構成に比べ、回路構成が簡単である。さらに、読み出し時は全てのコントロールゲートＣＧの電位をＶSSとしておき、読み出すセルのセレクトトランジスタＳＧをＯＮさせることによって読み出しを行う。そのため、コントロールゲート線駆動用トランジスタＣＧＤの電位転送速度、および、コントロールゲート線ＣＧを長く引き回したことによるゲート線の抵抗による電位転送遅延は読み出し速度には影響しない。そのため、各メモリサブアレイにセレクトトランジスタのゲート線駆動回路３００を１個ずつ配置することで、セレクトトランジスタのゲート線を短くし、セレクトトランジスタのゲート線の抵抗による電位転送遅延を短くすることで、さらなる読み出し時間の短縮を図れる。また、コントロールゲート線駆動回路１００を１個配置するだけで、複数個のメモリサブアレイ２００〜２０３を駆動できることから、回路素子のレイアウト上のスペースを大幅に節約することができ、集積度の向上を図ることができる。
（第４の実施の形態）
本発明の第４の実施の形態に係る不揮発性半導体記憶装置は、図９の回路ブロック図に示すように、コントロールゲート線駆動回路１００と、メモリサブアレイ２００と、セレクトトランジスタのゲート線駆動回路３００とから構成され、更に、セレクトトランジスタＳＴ０〜ＳＴ１０２３のゲート線ＳＧは、上層の金属配線Ｍ１で短路され、低抵抗化されている点に特徴を有する。ここで、金属配線Ｍ１はアルミニウム等の金属配線である。上記金属配線Ｍ１をセレクトトランジスタＳＴ０〜ＳＴ１０２３のゲート線ＳＧの上層に配置することにより、ゲート線ＳＧにおける抵抗遅延を低減することができる。
本発明の第４の実施の形態に係る不揮発性半導体記憶装置は、図９の回路ブロック図に示すように、コントロールゲート線駆動回路１００と、メモリサブアレイ２００と、セレクトトランジスタのゲート線駆動回路３００とから構成され、更に、セレクトトランジスタＳＴ０〜ＳＴ１０２３のゲート線ＳＧは、上層の金属配線Ｍ１で短路され、低抵抗化されている点に特徴を有する。ここで、金属配線Ｍ１はアルミニウム等の金属配線である。上記金属配線Ｍ１をセレクトトランジスタＳＴ０〜ＳＴ１０２３のゲート線ＳＧの上層に配置することにより、ゲート線ＳＧにおける抵抗遅延を低減することができる。
セレクトトランジスタＳＴのゲート線駆動用トランジスタＳＴＤのゲート酸化膜厚の方が、コントロールゲート線駆動用トランジスタＣＧＤのゲート酸化膜厚よりも薄いトランジスタを用いているため、ゲート線駆動用トランジスタＳＴＤのスイッチング特性は向上している。よって読み出し時のセレクトトランジスタＳＴ０〜ＳＴｋ〜ＳＴ１０２３への電位転送速度が、上記ゲート線ＳＧの低抵抗化によって更に向上し、より高速な読み出しを実現している。
（第５の実施の形態）
本発明の第５の実施の形態に係る不揮発性半導体記憶装置において、模式的な回路構成は、図１０に示すように、１個のメモリセルと２個のセレクトトランジスタとの直列接続から構成されるメモリセルユニットを有するメモリサブアレイと、コントロールゲート線駆動用トランジスタＣＧＤと、セレクトトランジスタのゲート線駆動用トランジスタＳＴＤＤおよびＳＴＤＳとを備える。更に詳細には、メモリセルトランジスタＭＣ０〜ＭＣ１０２３と、ドレイン側セレクトトランジスタＳＴＤ０〜ＳＴＤｋ〜ＳＴＤ１０２３と、ソース側セレクトトランジスタＳＴＳ０〜ＳＴＳｋ〜ＳＴＳ１０２３と、コントロールゲート線ＣＧと、セレクトトランジスタのゲート線駆動用トランジスタＳＴＤＤおよびＳＴＤＳと、セレクトトランジスタのゲート線ＳＧＤおよびＳＧＳと、メモリセルトランジスタＭＣ０〜ＭＣ１０２３のドレインに接続されたビット線ＢＬ０〜ＢＬ１０２３と、ソース側セレクトトランジスタＳＴＳ０〜ＳＴＳｋ〜ＳＴＳ１０２３のソースに接続された共通ソースコンタクトＣＳとから構成される。コントロールゲート線駆動用トランジスタＣＧＤのドレインＣＧＤｄおよびゲートＣＧＤｇには所定の電圧パルスが与えられる。同様に、ドレイン側セレクトトランジスタのゲート線駆動用トランジスタＳＴＤＤのドレインＳＴＤＤｄおよびゲートＳＴＤＤｇにも所定の電圧パルスが与えられる。ソース側セレクトトランジスタのゲート線駆動用トランジスタＳＴＤＳのドレインＳＴＤＳｄおよびゲートＳＴＤＳｇにも所定の電圧パルスが与えられる。コントロールゲート線駆動用トランジスタＣＧＤとしては、〜３０Ｖ程度のゲート耐圧を持つゲート酸化膜の厚い、４００Å程度のトランジスタ（Ｖpp−Ｔｒ）が用いられており、又セレクトトランジスタのゲート線駆動用トランジスタＳＴＤＤおよびＳＴＤＳには〜９Ｖ程度のゲート耐圧を持つゲート酸化膜の薄い、１００Å程度のトランジスタ（以下、ＶCC−Ｔｒ）が用いられている。
本発明の第５の実施の形態に係る不揮発性半導体記憶装置において、模式的な回路構成は、図１０に示すように、１個のメモリセルと２個のセレクトトランジスタとの直列接続から構成されるメモリセルユニットを有するメモリサブアレイと、コントロールゲート線駆動用トランジスタＣＧＤと、セレクトトランジスタのゲート線駆動用トランジスタＳＴＤＤおよびＳＴＤＳとを備える。更に詳細には、メモリセルトランジスタＭＣ０〜ＭＣ１０２３と、ドレイン側セレクトトランジスタＳＴＤ０〜ＳＴＤｋ〜ＳＴＤ１０２３と、ソース側セレクトトランジスタＳＴＳ０〜ＳＴＳｋ〜ＳＴＳ１０２３と、コントロールゲート線ＣＧと、セレクトトランジスタのゲート線駆動用トランジスタＳＴＤＤおよびＳＴＤＳと、セレクトトランジスタのゲート線ＳＧＤおよびＳＧＳと、メモリセルトランジスタＭＣ０〜ＭＣ１０２３のドレインに接続されたビット線ＢＬ０〜ＢＬ１０２３と、ソース側セレクトトランジスタＳＴＳ０〜ＳＴＳｋ〜ＳＴＳ１０２３のソースに接続された共通ソースコンタクトＣＳとから構成される。コントロールゲート線駆動用トランジスタＣＧＤのドレインＣＧＤｄおよびゲートＣＧＤｇには所定の電圧パルスが与えられる。同様に、ドレイン側セレクトトランジスタのゲート線駆動用トランジスタＳＴＤＤのドレインＳＴＤＤｄおよびゲートＳＴＤＤｇにも所定の電圧パルスが与えられる。ソース側セレクトトランジスタのゲート線駆動用トランジスタＳＴＤＳのドレインＳＴＤＳｄおよびゲートＳＴＤＳｇにも所定の電圧パルスが与えられる。コントロールゲート線駆動用トランジスタＣＧＤとしては、〜３０Ｖ程度のゲート耐圧を持つゲート酸化膜の厚い、４００Å程度のトランジスタ（Ｖpp−Ｔｒ）が用いられており、又セレクトトランジスタのゲート線駆動用トランジスタＳＴＤＤおよびＳＴＤＳには〜９Ｖ程度のゲート耐圧を持つゲート酸化膜の薄い、１００Å程度のトランジスタ（以下、ＶCC−Ｔｒ）が用いられている。
本発明の第５の実施の形態に係る不揮発性半導体記憶装置において、消去動作時、書き込み動作時、および読み出し動作時のそれぞれの電位関係を図１１乃至図１３に示す。ここで、ＶCCは電源電圧であり、３Ｖ若しくは低電圧デバイスの場合には１．８Ｖ程度である。また、ＶSSはソース電圧で通常０Ｖである。また、Ｖpp_eraseは、消去電圧であり、具体的な数値は設計事項であるが、通常、１４Ｖから２４Ｖの値を取る。Ｖfbは、後述する図１７に示すようなｐウェル領域１４とビット線ＢＬｋに接続されたｎ型拡散層３０のｐｎ接合のフラットバンド電圧であり、約０．７Ｖである。Ｖpp_erase2およびＶpp_erase3は、それぞれｐウェル領域１４とコントロールゲート線ＣＧおよびソース側セレクトトランジスタのゲート線ＳＧＳとの容量結合で、その値が決まるが、容量結合比は通常０．９程度の値を取るため、約０．９×Ｖpp_eraseとなる。また、図１２のＶpp_progは書き込み電圧であり、具体的な数値は設計事項であるが、通常、１５Ｖから２４Ｖの値を取る。Ｖpp_prog1は、書き込み電圧Ｖpp_progとコントロールゲート線駆動用トランジスタＣＧＤの閾値電圧との和で表される値であり、書き込み電圧Ｖpp_progよりも１Ｖ〜２Ｖ高い電圧である。また、図１３のＶreadはビット線の読み出し電圧であり、１Ｖ〜２Ｖの値である。
図１１および図１２の電位関係が示すように、消去および書き込みはＦＮ電流で行う。読み出し動作においては、図１３に示すように、セレクトトランジスタＳＴＤ０〜ＳＴＤ１０２３およびＳＴＳ０〜ＳＴＳ１０２３のゲート線駆動用トランジスタＳＴＤＤおよびＳＴＤＳのゲート酸化膜厚の方が、コントロールゲート線駆動用トランジスタＣＧＤのゲート酸化膜厚よりも薄いトランジスタを用いているため、スイッチング特性は向上している。よって、従来のメモリ回路よりも読み出し時のセレクトトランジスタＳＴＤ０〜ＳＴＤ１０２３およびＳＴＳ０〜ＳＴＳ１０２３への電位転送速度が向上している。また、読み出し時は全てのコントロールゲートＣＧの電位をＶSSとしておき、読み出すセルのセレクトトランジスタＳＧのゲート線にＶCCを転送させることにより、読み出すセルのセレクトトランジスタＳＧをＯＮさせ読み出しを行う。そのため、コントロールゲート線駆動用トランジスタＣＧＤの電位転送速度は、読み出し速度には影響しない。以上の読み出し動作方法により従来のメモリ回路より高速読み出しを可能にしている。
（第６の実施の形態）
本発明の第６の実施の形態に係る不揮発性半導体記憶装置は、図１４のブロック回路構成図に示すように、メモリサブアレイ２００と、メモリサブアレイ２００の一端に配置されたコントロールゲート線駆動回路１００と、メモリサブアレイ２００の他端に配置されたセレクトトランジスタのゲート線駆動回路３００とから構成されている。図１４に示すように、メモリサブアレイ２００の一端にメモリセルのコントロールゲート線駆動用トランジスタＣＧＤを配置し、他端にセレクトトランジスタのゲート線駆動用トランジスタＳＴＤＤおよびＳＴＤＳを配置したレイアウト構成を採用することによって、読み出し動作時において、相対的に高い電圧ＶCCを印加するコントロールゲート線駆動用トランジスタＣＧＤのゲートＣＧＤｇと、同じく相対的に高い電圧ＶCC＋αを印加するセレクトトランジスタのゲート線駆動用トランジスタＳＴＤＤおよびＳＴＤＳのゲートＳＴＤＤｇおよびＳＴＤＳｇとを離隔して配置することができ、相互干渉を防止することができる。
本発明の第６の実施の形態に係る不揮発性半導体記憶装置は、図１４のブロック回路構成図に示すように、メモリサブアレイ２００と、メモリサブアレイ２００の一端に配置されたコントロールゲート線駆動回路１００と、メモリサブアレイ２００の他端に配置されたセレクトトランジスタのゲート線駆動回路３００とから構成されている。図１４に示すように、メモリサブアレイ２００の一端にメモリセルのコントロールゲート線駆動用トランジスタＣＧＤを配置し、他端にセレクトトランジスタのゲート線駆動用トランジスタＳＴＤＤおよびＳＴＤＳを配置したレイアウト構成を採用することによって、読み出し動作時において、相対的に高い電圧ＶCCを印加するコントロールゲート線駆動用トランジスタＣＧＤのゲートＣＧＤｇと、同じく相対的に高い電圧ＶCC＋αを印加するセレクトトランジスタのゲート線駆動用トランジスタＳＴＤＤおよびＳＴＤＳのゲートＳＴＤＤｇおよびＳＴＤＳｇとを離隔して配置することができ、相互干渉を防止することができる。
（第７の実施の形態）
本発明の第７の実施の形態に係る不揮発性半導体記憶装置は、図１５の回路ブロック図に示すように、コントロールゲート線駆動回路１００と、メモリサブアレイ２００と、セレクトトランジスタのゲート線駆動回路３００とから構成され、更に、セレクトトランジスタＳＴＤ０〜ＳＴＤ１０２３のゲート線ＳＧＤおよびセレクトトランジスタＳＴＳ０〜ＳＴＳ１０２３のゲート線ＳＧＳは、上層の金属配線Ｍ１で短路され、低抵抗化されている点に特徴を有する。ここで、金属配線Ｍ１はアルミニウム等の金属配線である。上記金属配線Ｍ１をセレクトトランジスタＳＴＤ０〜ＳＴＤ１０２３およびＳＴＳ０〜ＳＴＳ１０２３のゲート線ＳＧＤおよびＳＧＳの上層に配置することにより、ゲート線ＳＧＤおよびＳＧＳにおける抵抗遅延を低減することができる。
本発明の第７の実施の形態に係る不揮発性半導体記憶装置は、図１５の回路ブロック図に示すように、コントロールゲート線駆動回路１００と、メモリサブアレイ２００と、セレクトトランジスタのゲート線駆動回路３００とから構成され、更に、セレクトトランジスタＳＴＤ０〜ＳＴＤ１０２３のゲート線ＳＧＤおよびセレクトトランジスタＳＴＳ０〜ＳＴＳ１０２３のゲート線ＳＧＳは、上層の金属配線Ｍ１で短路され、低抵抗化されている点に特徴を有する。ここで、金属配線Ｍ１はアルミニウム等の金属配線である。上記金属配線Ｍ１をセレクトトランジスタＳＴＤ０〜ＳＴＤ１０２３およびＳＴＳ０〜ＳＴＳ１０２３のゲート線ＳＧＤおよびＳＧＳの上層に配置することにより、ゲート線ＳＧＤおよびＳＧＳにおける抵抗遅延を低減することができる。
セレクトトランジスタＳＴのゲート線駆動用トランジスタＳＴＤＤおよびＳＴＤＳのゲート酸化膜厚の方が、コントロールゲート線駆動用トランジスタＣＧＤのゲート酸化膜厚よりも薄いトランジスタを用いているため、ゲート線駆動用トランジスタＳＴＤＤおよびＳＴＤＳのスイッチング特性は向上している。よって読み出し時のセレクトトランジスタＳＴＤ０〜ＳＴＤｋ〜ＳＴＤ１０２３およびＳＴＳ０〜ＳＴＳｋ〜ＳＴＳ１０２３への電位転送速度が、上記ゲート線ＳＧの低抵抗化によって更に向上し、より高速な読み出しを実現している。
（第８の実施の形態）
図１６は、図２に示した本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的素子断面構造図において、消去動作時の非選択ブロックにおける各部分の電位関係の値を表示した図である。図１６に示すように、ｐ型半導体基板１０に０Ｖ、ｐウェル１４に１４Ｖ、ｎウェル１２に１４Ｖ、コントロールゲート線駆動用トランジスタＣＧＤのゲートＣＧＤｇに０Ｖ,ドレインＣＧＤｄに０Ｖ、セレクトトランジスタのゲート線駆動用トランジスタＳＴＤのゲートＳＴＤｇに３Ｖ,ドレインＳＴＤｄに３Ｖ印加されている。この結果として、容量結合によって、ビット線ＢＬｋに１３Ｖ、コントロールゲート線ＣＧに１３Ｖ、セレクトトランジスタのゲート線ＳＧに１３Ｖの電圧が誘起される。図１６から明らかなように、第１の実施の形態に係る不揮発性半導体記憶装置の場合、消去動作時において、セレクトゲート線駆動用トランジスタＳＴＤのｎ型拡散層２４とゲート電極３４の間には１０Ｖ程度が印加されている。このため、消去動作時において、最大１３Ｖ程度の電圧がゲート電極３４とｎ型拡散層２４との間のゲート酸化膜に印加されることがあり、ゲート絶縁膜が絶縁破壊される可能性がある。このため、消去動作時において、消去回数を限定して、ゲート絶縁膜の絶縁破壊を回避する方策が考えられる。又、絶縁破壊を確実に回避するためには、ゲート絶縁膜の厚さｔOXをあまり薄く設定することが難しいため、約４００Å程度に設定される。従って、セレクトトランジスタのゲート線駆動用トランジスタＳＴＤの電流駆動能力は制限されている。
図１６は、図２に示した本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的素子断面構造図において、消去動作時の非選択ブロックにおける各部分の電位関係の値を表示した図である。図１６に示すように、ｐ型半導体基板１０に０Ｖ、ｐウェル１４に１４Ｖ、ｎウェル１２に１４Ｖ、コントロールゲート線駆動用トランジスタＣＧＤのゲートＣＧＤｇに０Ｖ,ドレインＣＧＤｄに０Ｖ、セレクトトランジスタのゲート線駆動用トランジスタＳＴＤのゲートＳＴＤｇに３Ｖ,ドレインＳＴＤｄに３Ｖ印加されている。この結果として、容量結合によって、ビット線ＢＬｋに１３Ｖ、コントロールゲート線ＣＧに１３Ｖ、セレクトトランジスタのゲート線ＳＧに１３Ｖの電圧が誘起される。図１６から明らかなように、第１の実施の形態に係る不揮発性半導体記憶装置の場合、消去動作時において、セレクトゲート線駆動用トランジスタＳＴＤのｎ型拡散層２４とゲート電極３４の間には１０Ｖ程度が印加されている。このため、消去動作時において、最大１３Ｖ程度の電圧がゲート電極３４とｎ型拡散層２４との間のゲート酸化膜に印加されることがあり、ゲート絶縁膜が絶縁破壊される可能性がある。このため、消去動作時において、消去回数を限定して、ゲート絶縁膜の絶縁破壊を回避する方策が考えられる。又、絶縁破壊を確実に回避するためには、ゲート絶縁膜の厚さｔOXをあまり薄く設定することが難しいため、約４００Å程度に設定される。従って、セレクトトランジスタのゲート線駆動用トランジスタＳＴＤの電流駆動能力は制限されている。
本発明の第８の実施の形態に係る不揮発性半導体記憶装置は、図１７の模式的素子断面構造図に示すように、ｐウェル領域１６内に、セレクトトランジスタＳＴｋのゲート線駆動用トランジスタとして、ＳＴＤ１とＳＴＤ２の２個のトランジスタを直列に配置し、高電圧パルスを分圧して、１個のトランジスタ当りの印加電圧を低く設定した点に特徴を有する。又、図１７に示すように、セレクトゲート線駆動用トランジスタＳＴＤのゲート絶縁膜に高電圧が印加されることを回避するため、図１７に示すように、セレクトゲート線駆動用トランジスタＳＴＤを２段にして、２段のトランジスタＳＴＤ１,ＳＴＤ２の内、ＳＧ側のトランジスタＳＴＤ２のゲートＳＴＤｇ２に５Ｖ程度の電圧を印加する。ＳＧ側の一段目のトランジスタによって、２段目のトランジスタＳＴＤ１に転送される電位を５Ｖ−Ｖth程度に下げることにより、セレクトゲート線駆動用トランジスタＳＴＤ１およびＳＴＤ２のゲート絶縁膜の絶縁破壊を回避することができる。図１７中には、本発明の第８の実施の形態に係る不揮発性半導体記憶装置の模式的素子断面構造図において、消去動作時の非選択ブロックにおける各部分の電位関係の値も表示されている。例えば、図１７に示すように、ｐ型半導体基板１０に０Ｖ、ｐウェル１４に１４Ｖ、ｎウェル１２に１４Ｖ、ビット線ＢＬｋに１３Ｖ、コントロールゲート線駆動用トランジスタＣＧＤのゲートＣＧＤｇに０Ｖ,ドレインＣＧＤｄに０Ｖ、セレクトトランジスタのゲート線駆動用トランジスタＳＴＤ１のゲートＳＴＤｇ１に０Ｖ,ドレインＳＴＤｄに０Ｖ、ＳＴＤ２のゲートＳＴＤｇ２に５Ｖ印加されている。この結果として、容量結合によって、コントロールゲート線ＣＧに１２．５Ｖ、セレクトトランジスタのゲート線ＳＧに１２．５Ｖの電圧が誘起される。
本発明の第８の実施の形態に係る半導体記憶装置の構成によれば、２段の直列構成のセレクトゲート線駆動用トランジスタＳＴＤ１およびＳＴＤ２のそれぞれのゲート絶縁膜に印加される電圧を低く設定することができるため、これらのゲート絶縁膜ｔOXの厚さを薄く設定することができ、セレクトゲート線駆動用トランジスタＳＴＤの高速スイッチング性能を実現することができる。同時に、セレクトゲート線駆動用トランジスタＳＴＤの電流駆動能力を高めることもできる。更に、結果として、書き込み消去可能な回数を増加することができる。
（第９の実施の形態）
本発明の第９の実施の形態に係る不揮発性半導体記憶装置は、図１８乃至図２０の模式的素子断面構造図に示すように、コントロールゲート線駆動用トランジスタＣＧＤをｎウェル１３とｐウェル１５からなる二重ウェル内に形成した点に特徴を有する。低電圧動作を実現するために、コントロールゲート線駆動用トランジスタＣＧＤを二重ウェル内に形成する。消去動作時において、コントロールゲート線駆動用トランジスタＣＧＤのドレインＣＧＤｄに対して、負バイアス電圧−５Ｖ程度印加し、メモリセルアレイ部分のｎウェル１２,ｐウェル１４の電位を約１０Ｖ程度の低い値に設定することで、消去動作を行っている。このときには、セレクトゲート線駆動用トランジスタＳＴＤのｎ型拡散層２４とゲート電極３４の間にかかる電圧は７Ｖ程度に抑えられ、書き込み消去可能な回数を大幅に増やすことが可能となる。
本発明の第９の実施の形態に係る不揮発性半導体記憶装置は、図１８乃至図２０の模式的素子断面構造図に示すように、コントロールゲート線駆動用トランジスタＣＧＤをｎウェル１３とｐウェル１５からなる二重ウェル内に形成した点に特徴を有する。低電圧動作を実現するために、コントロールゲート線駆動用トランジスタＣＧＤを二重ウェル内に形成する。消去動作時において、コントロールゲート線駆動用トランジスタＣＧＤのドレインＣＧＤｄに対して、負バイアス電圧−５Ｖ程度印加し、メモリセルアレイ部分のｎウェル１２,ｐウェル１４の電位を約１０Ｖ程度の低い値に設定することで、消去動作を行っている。このときには、セレクトゲート線駆動用トランジスタＳＴＤのｎ型拡散層２４とゲート電極３４の間にかかる電圧は７Ｖ程度に抑えられ、書き込み消去可能な回数を大幅に増やすことが可能となる。
図１８中には、消去動作時の非選択ブロックにおける各部分の電位関係の値が表示されている。図１９中には、消去動作時の選択ブロックにおける各部分の電位関係の値が示されている。図２０中には、書き込み動作時の選択ブロックにおける各部分の電位関係の値が示されている。又、図２１は、消去動作時における電位関係を表している。
図１８に示すように、消去動作時における非選択ブロックの電位関係は、例えば、ｐ型半導体基板１０に０Ｖ、ｐウェル１４に１０Ｖ、ｎウェル１２に１０Ｖ、コントロールゲート線駆動用トランジスタＣＧＤのゲートＣＧＤｇに−５Ｖ,ドレインＣＧＤｄに−５Ｖ、セレクトトランジスタのゲート線駆動用トランジスタＳＴＤのゲートＳＴＤｇに３Ｖ,ドレインＳＴＤｄに３Ｖ、二重ウェルの内、ｎウェル１３に０Ｖ、ｐウェル１５に−５Ｖ印加されている。この結果として、容量結合により、ビット線ＢＬｋに９Ｖ、コントロールゲート線ＣＧに９Ｖ、セレクトトランジスタのゲート線ＳＧに９Ｖの電圧が誘起される。
一方、消去動作時における選択ブロックの電位関係は、図１９に示すように、例えば、ｐ型半導体基板１０に０Ｖ、ｐウェル１４に１０Ｖ、ｎウェル１２に１０Ｖ、コントロールゲート線ＣＧに−５Ｖ、コントロールゲート線駆動用トランジスタＣＧＤのゲートＣＧＤｇに０Ｖ,ドレインＣＧＤｄに−５Ｖ、セレクトトランジスタのゲート線駆動用トランジスタＳＴＤのゲートＳＴＤｇに３Ｖ,ドレインＳＴＤｄに３Ｖ、二重ウェルの内、ｎウェル１３に０Ｖ、ｐウェル１５に−５Ｖ印加されている。この結果として、容量結合によって、ビット線ＢＬｋに９Ｖ、セレクトトランジスタのゲート線ＳＧに９Ｖの電圧が誘起される。図１９に示す電位関係より、消去動作時、メモリセルトランジスタＭＣｋのフローティングゲート電極４０は約１５Ｖの電位差で消去されることがわかる。
本発明の第９の実施の形態に係る不揮発性半導体記憶装置においては、セレクトトランジスタのゲート線駆動用トランジスタＳＴＤのゲートＳＴＤｇに印加される電圧が低く抑えられるため、ＳＴＤのゲート電極３４とｎ型拡散層２４間のゲート絶縁膜に印加される電圧が小さくなり、書き込み消去可能な回数を増加することができるという利点がある。
（第１０の実施の形態）
本発明の第１０の実施の形態に係る不揮発性半導体記憶装置のシステムブロック構成は、図２２に示すように、ＮＡＮＤ型フラッシュメモリセルアレイ３０８と、ビット線制御回路３０４と、ロウデコーダ３１０と、カラムデコーダ３０６と、昇圧回路３１２とから構成される。ＮＡＮＤ型フラッシュメモリセルアレイ３０８には、本発明の第１乃至第９の実施の形態において説明した不揮発性半導体記憶装置を適用することができる。このＮＡＮＤ型フラッシュメモリセルアレイ３０８には、ビット線制御回路３０４及びロウデコーダ３１０が接続されている。ビット線制御回路３０４は書き込みデータのラッチ、読み出し時のセンス動作等を行う回路である。このビット線制御回路３０４には、カラムアドレス信号をデコードしてＮＡＮＤセルユニットの列を選択するためのカラムデコーダ３０６が接続されている。昇圧回路３１１は、電源電圧から、書き込み電圧Ｖpgm、異なる複数の中間電圧Ｖpass1〜Ｖpassn、ビット線電圧Ｖbl等を発生する。ロウデコーダ３１０は、昇圧回路３１２に制御信号ＲＤＳを供給し、書き込み電圧Ｖpgm及び中間電圧Ｖpass1〜Ｖpassnを受ける。尚、複数の中間電圧Ｖpass1〜Ｖpassnは、本発明の実施の形態に係る不揮発性半導体記憶装置の書き込み動作、読み出し動作、消去動作において使用する電圧であって、主としてワード線ＷＬ１〜ＷＬｎ等に印加する電圧である。このロウデコーダ３１０は、ロウアドレス信号をデコードし、昇圧回路３１２から供給された電圧に基づいて、上記ＮＡＮＤ型フラッシュメモリセルアレイ３０８中のメモリセルトランジスタを選択するための書き込み電圧Ｖpgm,中間電圧Ｖpass1〜Ｖpassn、選択ゲート線ＳＧＳに印加する電圧Ｖsgs,選択ゲート線ＳＧＤに印加する電圧Ｖsgd、ソース線に印加する電圧Ｖsl等のデコード信号を出力する。これによって、上記ＮＡＮＤ型フラッシュメモリセルアレイ３０８中のワード線、選択ゲート線が選択される。更に、ビット線制御回路３０４は昇圧回路３１２からビット線電圧Ｖblを受け、カラムデコーダ３０６で選択されたＮＡＮＤセルユニットの列に供給する。尚、図２２は必要な最小限の回路のみを示しており、他にもアドレスバッファ、データ入出力バッファ、及びタイミング発生回路等が必要であるが、記載を省略している。
本発明の第１０の実施の形態に係る不揮発性半導体記憶装置のシステムブロック構成は、図２２に示すように、ＮＡＮＤ型フラッシュメモリセルアレイ３０８と、ビット線制御回路３０４と、ロウデコーダ３１０と、カラムデコーダ３０６と、昇圧回路３１２とから構成される。ＮＡＮＤ型フラッシュメモリセルアレイ３０８には、本発明の第１乃至第９の実施の形態において説明した不揮発性半導体記憶装置を適用することができる。このＮＡＮＤ型フラッシュメモリセルアレイ３０８には、ビット線制御回路３０４及びロウデコーダ３１０が接続されている。ビット線制御回路３０４は書き込みデータのラッチ、読み出し時のセンス動作等を行う回路である。このビット線制御回路３０４には、カラムアドレス信号をデコードしてＮＡＮＤセルユニットの列を選択するためのカラムデコーダ３０６が接続されている。昇圧回路３１１は、電源電圧から、書き込み電圧Ｖpgm、異なる複数の中間電圧Ｖpass1〜Ｖpassn、ビット線電圧Ｖbl等を発生する。ロウデコーダ３１０は、昇圧回路３１２に制御信号ＲＤＳを供給し、書き込み電圧Ｖpgm及び中間電圧Ｖpass1〜Ｖpassnを受ける。尚、複数の中間電圧Ｖpass1〜Ｖpassnは、本発明の実施の形態に係る不揮発性半導体記憶装置の書き込み動作、読み出し動作、消去動作において使用する電圧であって、主としてワード線ＷＬ１〜ＷＬｎ等に印加する電圧である。このロウデコーダ３１０は、ロウアドレス信号をデコードし、昇圧回路３１２から供給された電圧に基づいて、上記ＮＡＮＤ型フラッシュメモリセルアレイ３０８中のメモリセルトランジスタを選択するための書き込み電圧Ｖpgm,中間電圧Ｖpass1〜Ｖpassn、選択ゲート線ＳＧＳに印加する電圧Ｖsgs,選択ゲート線ＳＧＤに印加する電圧Ｖsgd、ソース線に印加する電圧Ｖsl等のデコード信号を出力する。これによって、上記ＮＡＮＤ型フラッシュメモリセルアレイ３０８中のワード線、選択ゲート線が選択される。更に、ビット線制御回路３０４は昇圧回路３１２からビット線電圧Ｖblを受け、カラムデコーダ３０６で選択されたＮＡＮＤセルユニットの列に供給する。尚、図２２は必要な最小限の回路のみを示しており、他にもアドレスバッファ、データ入出力バッファ、及びタイミング発生回路等が必要であるが、記載を省略している。
（第１１の実施の形態）
本発明の実施の形態に係る不揮発性半導体記憶装置の動作モードは大きく分けると３つ存在する。それぞれページモード、バイトモードおよびＲＯＭ領域を有するＥＥＰＲＯＭモードと呼ぶ。
本発明の実施の形態に係る不揮発性半導体記憶装置の動作モードは大きく分けると３つ存在する。それぞれページモード、バイトモードおよびＲＯＭ領域を有するＥＥＰＲＯＭモードと呼ぶ。
ページモードとは、図２３に示すように、フラッシュメモリセルアレイ６０１内のワード線６０４上に存在するメモリセル列６０６を一括してビット線６０３を介してセンスアンプ６０２内にメモリセル列６０５として読み出し、或いは一括してセンスアンプ６０２から書き込む動作を行う。即ち、ページ単位で読み出し、書き込みを行っている。図２３において、ワード線６０４とビット線６０３の交差部分にメモリセル６０７が配置されている。
これに対して、バイトモードとは、図２４に示すように、フラッシュメモリセルアレイ６０１内のワード線６０４上に存在するメモリセル６０８をバイト単位でセンスアンプ６０２内にメモリセル６１３として読み出し、或いはバイト単位でセンスアンプ６０２内のメモリセル６１３からメモリセル６０８に対して書き込む動作を行なう。即ち、バイト単位で読み出し、書き込みを行っている点でページモードとは異なっている。
一方、ＲＯＭ領域を有するＥＥＰＲＯＭモードとは、図２５に示すように、フラッシュメモリセルアレイ６０１内を、フラッシュメモリ６０９部分とＲＯＭ領域を有するＥＥＰＲＯＭ６１０部分に分割し、ＲＯＭ領域を有するＥＥＰＲＯＭ６１０部分をシステム的に切り替えて動作させて、フラッシュメモリセルアレイ６０１内の情報をページ単位或いはバイト単位で読み出し、書き換えるという動作を行う。フラッシュメモリ６０９内の同一のワード線上のメモリセル列６１１をページ単位でROM領域を有するＥＥＰＲＯＭ６１０側にメモリセル列６１２として読み出し、或いは書き込む例が、図２５に示されている。
（第１２の実施の形態）
本発明の第１乃至第１１の実施の形態に係る不揮発性半導体記憶装置においては、様々な適用例が可能である。これらの適用例のいくつかを図２６乃至図３９に示す。
本発明の第１乃至第１１の実施の形態に係る不揮発性半導体記憶装置においては、様々な適用例が可能である。これらの適用例のいくつかを図２６乃至図３９に示す。
（メモリカード）
（適用例１）
一例として、半導体メモリデバイス５０を含むメモリカード６０は、図２６に示すように構成される。メモリ５０には、本発明の第1乃至第１１の実施の形態に係る不揮発性半導体記憶装置が適用可能である。メモリカード６０は、図２６に示すように、外部デバイス（図示せず）から所定の信号を受信し、或いは外部デバイス（図示せず）へ所定の信号を出力するように動作可能である。
（適用例１）
一例として、半導体メモリデバイス５０を含むメモリカード６０は、図２６に示すように構成される。メモリ５０には、本発明の第1乃至第１１の実施の形態に係る不揮発性半導体記憶装置が適用可能である。メモリカード６０は、図２６に示すように、外部デバイス（図示せず）から所定の信号を受信し、或いは外部デバイス（図示せず）へ所定の信号を出力するように動作可能である。
メモリ５０を内蔵するメモリカード６０に対しては、シグナルラインＤＡＴ、コマンドラインイネーブルシグナルラインＣＬＥ、アドレスラインイネーブルシグナルラインＡＬＥおよびレディー／ビジーシグナルラインＲ／Ｂが接続されている。シグナルラインＤＡＴはデータ信号、アドレス信号或いはコマンド信号を転送する。コマンドラインイネーブルシグナルラインＣＬＥは、コマンド信号がシグナルラインＤＡＴ上を転送されていることを示す信号を伝達する。アドレスラインイネーブルシグナルラインＡＬＥは、アドレス信号がシグナルラインＤＡＴ上を転送されていることを示す信号を伝達する。レディー／ビジーシグナルラインＲ／Ｂは、メモリ５０がレディーか否かを示す信号を伝達する。
（適用例２）
メモリカード６０の別の具体例は、図２７に示すように、図２６のメモリカードの例とは異なり、メモリ５０に加えて、更に、メモリ５０を制御し、かつ外部デバイスとの間で所定の信号を送受信するコントローラ７６を具備している。コントローラ７６は、インタフェースユニット（Ｉ／Ｆ）７１,７２と、マイクロプロセッサユニット（ＭＰＵ）７３と、バッファＲＡＭ７４と、およびインタフェースユニット（Ｉ／Ｆ）７２内に含まれるエラー訂正コードユニット（ＥＣＣ）７５とを備える。
メモリカード６０の別の具体例は、図２７に示すように、図２６のメモリカードの例とは異なり、メモリ５０に加えて、更に、メモリ５０を制御し、かつ外部デバイスとの間で所定の信号を送受信するコントローラ７６を具備している。コントローラ７６は、インタフェースユニット（Ｉ／Ｆ）７１,７２と、マイクロプロセッサユニット（ＭＰＵ）７３と、バッファＲＡＭ７４と、およびインタフェースユニット（Ｉ／Ｆ）７２内に含まれるエラー訂正コードユニット（ＥＣＣ）７５とを備える。
インタフェースユニット（Ｉ／Ｆ）７１は、外部デバイスとの間で所定の信号を送受信し、インタフェースユニット（Ｉ／Ｆ）７２は、メモリ５０との間で所定の信号を送受信する。マイクロプロセッサユニット（ＭＰＵ）７３は、論理アドレスを物理アドレスに変換する。バッファＲＡＭ７４は、データを一時的に記憶する。エラー訂正コードユニット（ＥＣＣ）７５は、エラー訂正コードを発生する。
コマンド信号ラインＣＭＤ、クロック信号ラインＣＬＫ、およびシグナルラインＤＡＴはメモリカード６０に接続されている。制御信号ラインの本数、シグナルラインＤＡＴのビット幅およびコントローラ７６の回路構成は適宜修正可能である。
（適用例３）
更に別のメモリカード６０の構成例は、図２８に示すように、インタフェースユニット（Ｉ／Ｆ）７１,７２、マイクロプロセッサユニット（ＭＰＵ）７３、バッファＲＡＭ７４、インタフェースユニット（Ｉ／Ｆ）７２に含まれるエラー訂正コードユニット（ＥＣＣ）７５およびメモリ５０１をすべてワンチップ化して、システムＬＳＩチップ５０７として実現している。このようなシステムＬＳＩチップ５０７がメモリカード６０内に搭載されている。
更に別のメモリカード６０の構成例は、図２８に示すように、インタフェースユニット（Ｉ／Ｆ）７１,７２、マイクロプロセッサユニット（ＭＰＵ）７３、バッファＲＡＭ７４、インタフェースユニット（Ｉ／Ｆ）７２に含まれるエラー訂正コードユニット（ＥＣＣ）７５およびメモリ５０１をすべてワンチップ化して、システムＬＳＩチップ５０７として実現している。このようなシステムＬＳＩチップ５０７がメモリカード６０内に搭載されている。
（適用例４）
更に別のメモリカード６０の構成例は、図２９に示すように、マイクロプロセッサユニット（ＭＰＵ）７３内にメモリ５０１を形成してメモリ混載ＭＰＵ５０２を実現し、更にインタフェースユニット（Ｉ／Ｆ）７１,７２、バッファＲＡＭ７４およびインタフェースユニット（Ｉ／Ｆ）７２に含まれるエラー訂正コードユニット（ＥＣＣ）７５をすべてワンチップ化して、システムＬＳＩチップ５０６として実現している。このようなシステムＬＳＩチップ５０６がメモリカード６０内に搭載されている。
更に別のメモリカード６０の構成例は、図２９に示すように、マイクロプロセッサユニット（ＭＰＵ）７３内にメモリ５０１を形成してメモリ混載ＭＰＵ５０２を実現し、更にインタフェースユニット（Ｉ／Ｆ）７１,７２、バッファＲＡＭ７４およびインタフェースユニット（Ｉ／Ｆ）７２に含まれるエラー訂正コードユニット（ＥＣＣ）７５をすべてワンチップ化して、システムＬＳＩチップ５０６として実現している。このようなシステムＬＳＩチップ５０６がメモリカード６０内に搭載されている。
（適用例５）
更に別のメモリカード60の構成例は、図３０に示すように、図２６或いは図２７において示されたメモリ５０に代わり、メモリとバイト型ＥＥＰＲＯＭで構成されるＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３を利用している。
更に別のメモリカード60の構成例は、図３０に示すように、図２６或いは図２７において示されたメモリ５０に代わり、メモリとバイト型ＥＥＰＲＯＭで構成されるＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３を利用している。
ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３は、図２８において示されたように、コントローラ７６部分と同一チップに形成して、ワンチップ化されたシステムＬＳＩチップ５０７を構成しても良いことはもちろんである。更にまた、図２９において示されたように、マイクロプロセッサユニット（ＭＰＵ）７３内に、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３を形成してメモリ混載ＭＰＵ５０２を実現し、更にインタフェースユニット（Ｉ／Ｆ）７１，７２、バッファＲＡＭ７４をすべてワンチップ化して、システムＬＳＩチップ５０６として構成しても良いことはもちろんである。
（適用例６）
図２６乃至図３０において示されたメモリカード６０の適用例としては、図３１に示すように、メモリカードホルダ８０を想定することができる。メモリカードホルダ８０は、本発明の第１乃至第１０の実施の形態において詳細に説明された不揮発性半導体記憶装置として、メモリ５０を備えた、メモリカード６０を収容することができる。メモリカードホルダ８０は、電子デバイス（図示されていない）に接続され、メモリカード６０と電子デバイスとのインタフェースとして動作可能である。メモリカードホルダ８０は、図２６乃至図３０に開示されたメモリカード６０内のコントローラ７６、マイクロプロセッサユニット（ＭＰＵ）７３、バッファＲＡＭ７４、エラー訂正コードユニット（ＥＣＣ）７５、インタフェースユニット（Ｉ／Ｆ）７１,７２等の複数の機能と共に、様々な機能を実行可能である。
図２６乃至図３０において示されたメモリカード６０の適用例としては、図３１に示すように、メモリカードホルダ８０を想定することができる。メモリカードホルダ８０は、本発明の第１乃至第１０の実施の形態において詳細に説明された不揮発性半導体記憶装置として、メモリ５０を備えた、メモリカード６０を収容することができる。メモリカードホルダ８０は、電子デバイス（図示されていない）に接続され、メモリカード６０と電子デバイスとのインタフェースとして動作可能である。メモリカードホルダ８０は、図２６乃至図３０に開示されたメモリカード６０内のコントローラ７６、マイクロプロセッサユニット（ＭＰＵ）７３、バッファＲＡＭ７４、エラー訂正コードユニット（ＥＣＣ）７５、インタフェースユニット（Ｉ／Ｆ）７１,７２等の複数の機能と共に、様々な機能を実行可能である。
（適用例７）
図３２を参照して、更に別の適用例を説明する。メモリカード６０若しくはメモリカードホルダ８０を収容可能な接続装置９０について、図３２には開示されている。メモリカード６０若しくはメモリカードホルダ８０の内、いずれかに、メモリ５０或いはメモリ５０１、メモリ混載ＭＰＵ５０２、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３として、本発明の第１乃至第１１の実施の形態において詳細に説明された、不揮発性半導体記憶装置を備えている。メモリカード６０或いはメモリカードホルダ８０は接続装置９０に装着され、しかも電気的に接続される。接続装置９０は接続ワイヤ９２およびインタフェース回路93を介して、ＣＰＵ９４およびバス９５を備えた回路ボード９１に接続される。
図３２を参照して、更に別の適用例を説明する。メモリカード６０若しくはメモリカードホルダ８０を収容可能な接続装置９０について、図３２には開示されている。メモリカード６０若しくはメモリカードホルダ８０の内、いずれかに、メモリ５０或いはメモリ５０１、メモリ混載ＭＰＵ５０２、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３として、本発明の第１乃至第１１の実施の形態において詳細に説明された、不揮発性半導体記憶装置を備えている。メモリカード６０或いはメモリカードホルダ８０は接続装置９０に装着され、しかも電気的に接続される。接続装置９０は接続ワイヤ９２およびインタフェース回路93を介して、ＣＰＵ９４およびバス９５を備えた回路ボード９１に接続される。
（適用例８）
図３３を参照して、別の適用例を説明する。メモリカード６０若しくはメモリカードホルダ８０の内、いずれかに、メモリ５０或いはメモリ５０１、メモリ混載ＭＰＵ５０２、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３として、本発明の第１乃至第１１の実施の形態において詳細に説明された、不揮発性半導体記憶装置を備えている。メモリカード６０或いはメモリカードホルダ８０は接続装置９０に対して装着され、電気的に接続される。接続装置９０は、接続ワイヤ９２を介して、パーソナルコンピュータ（ＰＣ）３５０に接続されている。
図３３を参照して、別の適用例を説明する。メモリカード６０若しくはメモリカードホルダ８０の内、いずれかに、メモリ５０或いはメモリ５０１、メモリ混載ＭＰＵ５０２、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３として、本発明の第１乃至第１１の実施の形態において詳細に説明された、不揮発性半導体記憶装置を備えている。メモリカード６０或いはメモリカードホルダ８０は接続装置９０に対して装着され、電気的に接続される。接続装置９０は、接続ワイヤ９２を介して、パーソナルコンピュータ（ＰＣ）３５０に接続されている。
（適用例９）
図３４を参照して、別の適用例を説明する。メモリカード６０は、メモリ５０或いはメモリ５０１、メモリ混載ＭＰＵ５０２、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３として、本発明の第１乃至第１１の実施の形態において詳細に説明された、不揮発性半導体記憶装置を備えている。このようなメモリカード６０をメモリカードホルダ８０を内蔵するデジタルカメラ６５０に適用した例を図３４は示している。
図３４を参照して、別の適用例を説明する。メモリカード６０は、メモリ５０或いはメモリ５０１、メモリ混載ＭＰＵ５０２、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３として、本発明の第１乃至第１１の実施の形態において詳細に説明された、不揮発性半導体記憶装置を備えている。このようなメモリカード６０をメモリカードホルダ８０を内蔵するデジタルカメラ６５０に適用した例を図３４は示している。
（ＩＣカード）
（適用例１０）
本発明の第１乃至第１１の実施の形態に係る不揮発性半導体記憶装置の別の適用例は、図３５および図３６に示すように、メモリ５０とＲＯＭ４１０とＲＡＭ４２０とＣＰＵ４３０とから構成されたＭＰＵ４００と、プレーンターミナル６００とを含むＩＣ（interface circuit:ＩＣ）カード５００を構成している。ＩＣカード５００はプレーンターミナル６００を介して外部デバイスと接続可能である。またプレーンターミナル６００はＩＣカード５００内において、ＭＰＵ４００に結合される。ＣＰＵ４３０は演算部４３１と制御部４３２とを含む。制御部４３２はメモリ５０、ＲＯＭ４１０およびＲＡＭ４２０に結合されている。ＭＰＵ４００はＩＣカード５００の一方の表面上にモールドされ、プレーンターミナル６００はＩＣカード５００の他方の表面上において形成されることが望ましい。図３６において、メモリ５０或いはＲＯＭ４１０に対して、本発明の第１乃至第１１の実施の形態において詳細に説明した不揮発性半導体記憶装置を適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモードおよびＲＯＭ領域を有するＥＥＰＲＯＭモードが可能である。
（適用例１０）
本発明の第１乃至第１１の実施の形態に係る不揮発性半導体記憶装置の別の適用例は、図３５および図３６に示すように、メモリ５０とＲＯＭ４１０とＲＡＭ４２０とＣＰＵ４３０とから構成されたＭＰＵ４００と、プレーンターミナル６００とを含むＩＣ（interface circuit:ＩＣ）カード５００を構成している。ＩＣカード５００はプレーンターミナル６００を介して外部デバイスと接続可能である。またプレーンターミナル６００はＩＣカード５００内において、ＭＰＵ４００に結合される。ＣＰＵ４３０は演算部４３１と制御部４３２とを含む。制御部４３２はメモリ５０、ＲＯＭ４１０およびＲＡＭ４２０に結合されている。ＭＰＵ４００はＩＣカード５００の一方の表面上にモールドされ、プレーンターミナル６００はＩＣカード５００の他方の表面上において形成されることが望ましい。図３６において、メモリ５０或いはＲＯＭ４１０に対して、本発明の第１乃至第１１の実施の形態において詳細に説明した不揮発性半導体記憶装置を適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモードおよびＲＯＭ領域を有するＥＥＰＲＯＭモードが可能である。
（適用例１１）
更に別のＩＣカード５００の構成例は、図３７に示すように、ＲＯＭ４１０、ＲＡＭ４２０、ＣＰＵ４３０、メモリ５０１をすべてワンチップ化して、システムＬＳＩチップ５０８として構成する。このようなシステムＬＳＩチップ５０８がＩＣカード５００内に内蔵されている。図３７において、メモリ５０１およびＲＯＭ４１０に対して、本発明の第１乃至第１１の実施の形態において詳細に説明した不揮発性半導体記憶装置を適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモードおよびＲＯＭ領域を有するＥＥＰＲＯＭモードが可能である。
更に別のＩＣカード５００の構成例は、図３７に示すように、ＲＯＭ４１０、ＲＡＭ４２０、ＣＰＵ４３０、メモリ５０１をすべてワンチップ化して、システムＬＳＩチップ５０８として構成する。このようなシステムＬＳＩチップ５０８がＩＣカード５００内に内蔵されている。図３７において、メモリ５０１およびＲＯＭ４１０に対して、本発明の第１乃至第１１の実施の形態において詳細に説明した不揮発性半導体記憶装置を適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモードおよびＲＯＭ領域を有するＥＥＰＲＯＭモードが可能である。
（適用例１２）
更に別のＩＣカード５００の構成例は、図３８に示すように、ＲＯＭ４１０をメモリ５０１内に内蔵して、全体として、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０を構成し、更に、このＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０と、ＲＡＭ４２０,ＣＰＵ４３０をすべてワンチップ化して、システムＬＳＩチップ５０９を構成している。このようなシステムＬＳＩチップ５０９がＩＣカード５００内に内蔵されている.
（適用例１３）
更に別のＩＣカード５００の構成例は、図３９に示すように、図３６に示したメモリ５０において、ＲＯＭ４１０を内蔵して、全体として、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０を構成している。このようなＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０は、ＭＰＵ４００内に内蔵されている点は、図３６と同様である。
更に別のＩＣカード５００の構成例は、図３８に示すように、ＲＯＭ４１０をメモリ５０１内に内蔵して、全体として、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０を構成し、更に、このＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０と、ＲＡＭ４２０,ＣＰＵ４３０をすべてワンチップ化して、システムＬＳＩチップ５０９を構成している。このようなシステムＬＳＩチップ５０９がＩＣカード５００内に内蔵されている.
（適用例１３）
更に別のＩＣカード５００の構成例は、図３９に示すように、図３６に示したメモリ５０において、ＲＯＭ４１０を内蔵して、全体として、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０を構成している。このようなＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０は、ＭＰＵ４００内に内蔵されている点は、図３６と同様である。
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施の形態および運用技術が明らかとなろう。したがって、本発明の技術範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
更にまた、本発明の実施の形態およびその変形例によって開示された不揮発性半導体記憶装置は、お互いに組み合わせることによって動作可能であることももちろんである。
本発明によれば、メモリカード、ＩＣカードのみならず、車載用システム、ハードディスクドライバ、携帯電話、高速ネットワーク用モデム機器等幅広い産業上の利用可能性が存在する。
１０…半導体基板若しくはウェル領域
１２,１３…ｎウェル領域
１４,１５,１６…ｐウェル領域
１８,２０,２２,２４,２６,２８,３０…ｎ型拡散層
３２…ＣＧＤのゲート電極
３４…ＳＴＤのゲート電極
３６,３８…ＳＴｋの共通のゲート電極
４０…ＭＣｋのフローティングゲート電極
４２…ＭＣｋのコントロールゲート電極
６０…メモリカード
７１,７２…インタフェースユニット（Ｉ／Ｆ）
７３…ＭＰＵ
７４…バッファＲＡＭ
７５…エラー訂正コードユニット
７６…コントローラ
８０…メモリカードホルダ
９０…接続装置
９１…回路ボード
９２…接続ワイヤ
９３…インタフェース回路
９４,１６０,４３０…ＣＰＵ
９５…バス
１００…コントロールゲート線駆動回路
２００…メモリサブアレイ
３００…セレクトトランジスタのゲート線駆動回路
３５０…パーソナルコンピュータ
４００…ＭＰＵ
４１０…ＲＯＭ
４２０…ＲＡＭ
４３１…演算部
４３２…制御部
５００…ＩＣカード
５０２…メモリ混載ＭＰＵ
５０３,５１０…ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ
５０６,５０７,５０８,５０９…システムLSIチップ
６００…プレーンターミナル
６０１…フラッシュメモリセルアレイ
６０２…センスアンプ
６０３…ビット線
６０４…ワード線
６０５,６０６,６１１,６１２…メモリセル列
６０７,６０８,６１３…メモリセル
６０９…フラッシュメモリ
６１０…ＲＯＭ領域を有するＥＥＰＲＯＭ
６５０…デジタルカメラ
ＭＣ０〜ＭＣｋ〜ＭＣ１０２３…メモリセルトランジスタ
ＳＴ０〜ＳＴｋ〜ＳＴ１０２３…セレクトトランジスタ
ＣＧＤ…コントロールゲート線駆動用トランジスタ
ＳＴＤ…（セレクトトランジスタの）ゲート線駆動用トランジスタ
ＶCC…電源電圧
ＶSS…ソース電圧
ＢＬ０〜ＢＬｋ〜ＢＬ１０２３…ビット線
ＣＳ…共通ソースコンタクト
ＣＧ…コントロールゲート線
ＳＧ…セレクトトランジスタのゲート線
ＣＬＥ…コマンドラインイネーブルシグナルライン
ＡＬＥ…アドレスラインイネーブルシグナルライン
ＤＡＴ…シグナルライン
Ｒ／Ｂ…レディー／ビジーシグナルライン
ＣＭＤ…コマンドシグナルライン
ＣＬＫ…クロックシグナルライン
１２,１３…ｎウェル領域
１４,１５,１６…ｐウェル領域
１８,２０,２２,２４,２６,２８,３０…ｎ型拡散層
３２…ＣＧＤのゲート電極
３４…ＳＴＤのゲート電極
３６,３８…ＳＴｋの共通のゲート電極
４０…ＭＣｋのフローティングゲート電極
４２…ＭＣｋのコントロールゲート電極
６０…メモリカード
７１,７２…インタフェースユニット（Ｉ／Ｆ）
７３…ＭＰＵ
７４…バッファＲＡＭ
７５…エラー訂正コードユニット
７６…コントローラ
８０…メモリカードホルダ
９０…接続装置
９１…回路ボード
９２…接続ワイヤ
９３…インタフェース回路
９４,１６０,４３０…ＣＰＵ
９５…バス
１００…コントロールゲート線駆動回路
２００…メモリサブアレイ
３００…セレクトトランジスタのゲート線駆動回路
３５０…パーソナルコンピュータ
４００…ＭＰＵ
４１０…ＲＯＭ
４２０…ＲＡＭ
４３１…演算部
４３２…制御部
５００…ＩＣカード
５０２…メモリ混載ＭＰＵ
５０３,５１０…ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ
５０６,５０７,５０８,５０９…システムLSIチップ
６００…プレーンターミナル
６０１…フラッシュメモリセルアレイ
６０２…センスアンプ
６０３…ビット線
６０４…ワード線
６０５,６０６,６１１,６１２…メモリセル列
６０７,６０８,６１３…メモリセル
６０９…フラッシュメモリ
６１０…ＲＯＭ領域を有するＥＥＰＲＯＭ
６５０…デジタルカメラ
ＭＣ０〜ＭＣｋ〜ＭＣ１０２３…メモリセルトランジスタ
ＳＴ０〜ＳＴｋ〜ＳＴ１０２３…セレクトトランジスタ
ＣＧＤ…コントロールゲート線駆動用トランジスタ
ＳＴＤ…（セレクトトランジスタの）ゲート線駆動用トランジスタ
ＶCC…電源電圧
ＶSS…ソース電圧
ＢＬ０〜ＢＬｋ〜ＢＬ１０２３…ビット線
ＣＳ…共通ソースコンタクト
ＣＧ…コントロールゲート線
ＳＧ…セレクトトランジスタのゲート線
ＣＬＥ…コマンドラインイネーブルシグナルライン
ＡＬＥ…アドレスラインイネーブルシグナルライン
ＤＡＴ…シグナルライン
Ｒ／Ｂ…レディー／ビジーシグナルライン
ＣＭＤ…コマンドシグナルライン
ＣＬＫ…クロックシグナルライン
Claims (10)
- メモリセルとセレクトトランジスタとの直列接続から構成されるメモリセルユニットを有するメモリサブアレイと、
前記メモリセルのコントロールゲート線駆動用トランジスタと、
前記セレクトトランジスタのゲート線駆動用トランジスタと
を備え、前記コントロールゲート線駆動用トランジスタのゲート酸化膜厚が前記セレクトトランジスタのゲート線駆動用トランジスタのゲート酸化膜厚よりも厚く、1つの前記コントロールゲート線駆動用トランジスタで駆動されるメモリサブアレイの個数が1つの前記セレクトトランジスタのゲート線駆動用トランジスタで駆動されるメモリサブアレイの個数よりも多いことを特徴とする不揮発性半導体記憶装置。 - 読み出し動作時に全ての前記コントロールゲート線がＶｓｓになされることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 前記セレクトトランジスタのゲート線は、上層の金属配線で短路されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
- 前記メモリサブアレイ及び前記セレクトトランジスタがウェル上に形成され、前記セレクトトランジスタのゲート線駆動用トランジスタはソース及びドレインを有し、前記ソースまたは前記ドレインのいずれか一方は前記セレクトトランジスタのゲート線と接続されており、
消去動作時において、前記セレクトトランジスタのゲート線駆動用トランジスタのゲートは電源電圧に、前記セレクトトランジスタのゲート線駆動用トランジスタの前記ドレイン若しくは前記ソースのうち前記セレクトトランジスタのゲート線と接続されていない端は電源電圧に、前記ウェルの電位は前記電源電圧より高電圧の前記消去電圧に、前記セレクトトランジスタのゲート線は前記消去電圧より低く、前記電源電圧より高い電圧に、それぞれ設定されることを特徴とする請求項１乃至請求項３のいずれかに記載の不揮発性半導体記憶装置。 - メモリセルとこれを挟み込む２個のセレクトトランジスタとから構成されるメモリセルユニットを有するメモリサブアレイと、
前記メモリセルのコントロールゲート線駆動用トランジスタと、
前記セレクトトランジスタのゲート線駆動用トランジスタと
を備え、前記コントロールゲート線駆動用トランジスタのゲート酸化膜厚が前記セレクトトランジスタのゲート線駆動用トランジスタのゲート酸化膜厚よりも厚く、1つの前記コントロールゲート線駆動用トランジスタで駆動されるメモリサブアレイの個数が1つの前記セレクトトランジスタのゲート線駆動用トランジスタで駆動されるメモリサブアレイの個数よりも多いことを特徴とする不揮発性半導体記憶装置。 - 前記１つのコントロールゲート線駆動用トランジスタで駆動されるメモリサブアレイの個数が前記１つのセレクトトランジスタのゲート線駆動用トランジスタで駆動されるメモリサブアレイの個数よりも多いことを特徴とする請求項５に記載の不揮発性半導体記憶装置。
- 前記セレクトトランジスタのゲート線は、上層の金属配線で短路されていることを特徴とする請求項５又は請求項６に記載の不揮発性半導体記憶装置。
- 消去動作時には、前記セレクトトランジスタのゲート線駆動用トランジスタのゲートは電源電圧に、前記セレクトトランジスタのゲート線駆動用トランジスタの前記ドレイン若しくは前記ソースのうち前記セレクトトランジスタのゲート線と接続されていない端は電源電圧に、前記ウェルの電位は前記電源電圧より高電圧の前記消去電圧に、前記セレクトトランジスタのゲート線は前記消去電圧より低く、前記電源電圧より高い電圧に、それぞれ設定されることを特徴とする特徴とする請求項５乃至請求項７のいずれかに記載の不揮発性半導体記憶装置。
- 前記セレクトトランジスタのゲート線駆動用トランジスタは、複数個のトランジスタを直列に配置した構成を備えることを特徴とする請求項１又は請求項５に記載の不揮発性半導体記憶装置。
- 前記コントロールゲート線駆動用トランジスタをｎウェルとｐウェルからなる二重ウェル内に形成したことを特徴とする請求項１又は請求項５に記載の不揮発性半導体記憶装置。
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