JP5052575B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本発明は、不揮発性半導体記憶装置に関する。

従来のフラッシュメモリは、一括消去及び選択書き込み動作を採用している。この動作においては、データの書き換えが不要なメモリセルも書き換わるため、データの書き換え回数が増えると信頼性が劣化する可能性があった。

通常のメモリにおいては、基板上の共通の半導体層に複数のメモリセルが形成され、複数のメモリセルのチャネルが共通であることから、選択消去を行うことが困難である。これに対し、特許文献１には、選択消去を行うために、バンド−バンド間トンネル電流に起因して発生したホールを利用する方法が開示されているが、本方法の場合、トンネル電流を利用することから信頼性が劣化し易く、また、選択セルと非選択セルとの間の駆動マージンが狭いため、動作が不安定であった。

データを書き換えるメモリセルだけを選択的安定して書き換えることができ、メモリセルの寿命を伸ばすことが可能なメモリの実現が期待されている。

特開２００６−１９０８２０号公報

本発明は、選択消去が可能な不揮発性半導体記憶装置を提供する。

本発明の一態様によれば、メモリ部と制御部とを備え、前記メモリ部は、第１メモリストリングと、第１配線と、第２メモリストリングと、第２配線と、第３メモリストリングと、を有し、前記第１メモリストリングは、第１メモリセル群と、第１選択トランジスタと、を有し、前記第１メモリセル群は、直列に接続された複数の第１メモリトランジスタを有し、前記複数の第１メモリトランジスタのそれぞれは、第１半導体層に形成されたチャネルを含み、第１制御ゲートを有し、電気的にデータの書き換えが可能であり、前記第１選択トランジスタは、前記第１メモリセル群の一方の端の側に設けられ、前記第１半導体層に形成されたチャネルを含み、第１選択ゲートを有し、前記第２メモリストリングは、第２メモリセル群と、第２選択トランジスタと、を有し、前記第２メモリセル群は、直列に接続された複数の第２メモリトランジスタを有し、前記複数の第２メモリトランジスタのそれぞれは、前記第１半導体層と電気的に分離された第２半導体層に形成されたチャネルを含み、前記第１制御ゲートに電気的に接続された制御ゲートを有し、電気的にデータの書き換えが可能であり、前記第２選択トランジスタは、前記第２メモリセル群の一方の端の側に設けられ、前記第２半導体層に形成されたチャネルを含み、第１選択ゲートと接続された選択ゲートを有し、前記第３メモリストリングは、第３メモリセル群と、第３選択トランジスタと、を有し、前記第３メモリセル群は、直列に接続された複数の第３メモリトランジスタを有し、前記複数の第３メモリトランジスタのそれぞれは、前記第１半導体層及び前記第２半導体層と電気的に分離された第３半導体層に形成されたチャネルを含み、第２制御ゲートを有し、電気的にデータの書き換えが可能であり、前記第３選択トランジスタは、前記第３メモリセル群の一方の端の側に設けられ、前記第３半導体層に形成されたチャネルを含み、第２選択ゲートを有し、前記第１配線は、前記第１選択トランジスタの前記第１メモリセル群とは反対の側で前記第１半導体層に接続され、前記第３選択トランジスタの前記第３メモリセル群とは反対の側で前記第３半導体層に接続され、前記第２配線は、前記第２選択トランジスタの前記第２メモリセル群とは反対の側で前記第２半導体層に接続され、前記制御部は、前記第１メモリトランジスタのうちの選択セルトランジスタの電荷保持層への正孔の注入、及び、前記電荷保持層からの電子の引き抜き、の少なくともいずれかを行う選択消去動作の際に、前記第１配線に第１電圧を印加し、前記選択セルトランジスタの選択セルゲートに前記第１電圧よりも低い第２電圧を印加し、前記選択セルトランジスタ以外の前記第１メモリトランジスタの非選択セルゲートに、前記第１電圧以下で前記第２電圧よりも高い第３電圧を印加し、前記第１選択ゲートに前記第１電圧以下で前記第３電圧以上の第４電圧を印加し、前記第２配線に、前記第２電圧よりも高く前記第３電圧以下の第５電圧、または、前記第２電圧を印加し、前記第３メモリトランジスタの前記第２制御ゲートに、前記第３電圧よりも低い第６電圧を印加し、前記第２選択ゲートに、前記第３電圧よりも低い第７電圧を印加することを特徴とする不揮発性半導体記憶装置が提供される。
本発明の一態様によれば、メモリ部と制御部とを備え、前記メモリ部は、第１メモリストリングと、第１配線と、第２メモリストリングと、第２配線と、第３メモリストリングと、第１他部配線と、第２他部配線と、を有し、前記第１メモリストリングは、第１メモリセル群と、第１選択トランジスタと、第１他部メモリセル群と、第１他部選択トランジスタと、第１接続部トランジスタと、を有し、前記第１メモリセル群は、直列に接続された複数の第１メモリトランジスタを有し、前記複数の第１メモリトランジスタのそれぞれは、第１半導体層に形成されたチャネルを含み、第１制御ゲートを有し、電気的にデータの書き換えが可能であり、前記第１選択トランジスタは、前記第１メモリセル群の一方の端の側に設けられ、前記第１半導体層に形成されたチャネルを含み、第１選択ゲートを有し、前記第１他部選択トランジスタは、前記第１メモリセル群の前記第１選択トランジスタとは反対の側に設けられ、前記第１半導体層に形成されたチャネルを含み、第１他部選択ゲートを有し、前記第１接続部トランジスタは、前記第１メモリセル群と前記第１他部選択トランジスタとの間に設けられ、前記第１半導体層に形成されたチャネルを含み、第１接続部ゲートを有し、前記第１他部メモリセル群は、前記第１他部選択トランジスタと前記第１接続部トランジスタとの間に設けられ、直列に接続された複数の第１他部メモリトランジスタを有し、前記複数の第１他部メモリトランジスタのそれぞれは、第１半導体層に形成されたチャネルを含み、第１他部制御ゲートを有し、電気的にデータの書き換えが可能であり、前記第２メモリストリングは、第２メモリセル群と、第２選択トランジスタと、第２他部メモリセル群と、第２他部選択トランジスタと、第２接続部トランジスタと、を有し、前記第２メモリセル群は、直列に接続された複数の第２メモリトランジスタを有し、前記複数の第２メモリトランジスタのそれぞれは、前記第１半導体層と電気的に分離された第２半導体層に形成されたチャネルを含み、第２制御ゲートを有し、電気的にデータの書き換えが可能であり、前記第２選択トランジスタは、前記第２メモリセル群の一方の端の側に設けられ、前記第２半導体層に形成されたチャネルを含み、第２選択ゲートを有し、前記第２他部選択トランジスタは、前記第２メモリセル群の前記第２選択トランジスタとは反対の側に設けられ、前記第２半導体層に形成されたチャネルを含み、第２他部選択ゲートを有し、前記第２接続部トランジスタは、前記第２メモリセル群と前記第２他部選択トランジスタとの間に設けられ、前記第２半導体層に形成されたチャネルを含み、前記第１接続部ゲートに電気的に接続された接続部ゲートを有し、前記第２他部メモリセル群は、前記第２他部選択トランジスタと前記第２接続部トランジスタとの間に設けられ、直列に接続された複数の第２他部メモリトランジスタを有し、前記複数の第２他部メモリトランジスタのそれぞれは、第２半導体層に形成されたチャネルを含み、前記第１他部制御ゲートに電気的に接続された制御ゲートを有し、電気的にデータの書き換えが可能であり、前記第３メモリストリングは、第３メモリセル群と、第３選択トランジスタと、第３他部メモリセル群と、第３他部選択トランジスタと、第３接続部トランジスタと、を有し、前記第３メモリセル群は、直列に接続された複数の第３メモリトランジスタを有し、前記複数の第３メモリトランジスタのそれぞれは、前記第１半導体層及び前記第２半導体層と電気的に分離された第３半導体層に形成されたチャネルを含み、前記第１制御ゲートに電気的に接続された制御ゲートを有し、電気的にデータの書き換えが可能であり、前記第３選択トランジスタは、前記第３メモリセル群の一方の端の側に設けられ、前記第３半導体層に形成されたチャネルを含み、前記第１選択ゲートと接続された選択ゲートを有し、前記第３他部選択トランジスタは、前記第３メモリセル群の前記第３選択トランジスタとは反対の側に設けられ、前記第３半導体層に形成されたチャネルを含み、前記第１他部選択ゲートと接続された選択ゲートを有し、前記第３接続部トランジスタは、前記第３メモリセル群と前記第３他部選択トランジスタとの間に設けられ、前記第３半導体層に形成されたチャネルを含み、第２接続部ゲートを有し、前記第３他部メモリセル群は、前記第３他部選択トランジスタと前記第３接続部トランジスタとの間に設けられ、直列に接続された複数の第３他部メモリトランジスタを有し、前記複数の第３他部メモリトランジスタのそれぞれは、第３半導体層に形成されたチャネルを含み、前記第１他部制御ゲートに電気的に接続され、電気的にデータの書き換えが可能であり、前記第１配線は、前記第１選択トランジスタの前記第１メモリセル群とは反対の側で前記第１半導体層に接続され、前記第２選択トランジスタの前記第２メモリセル群とは反対の側で前記第２半導体層に接続され、前記第２配線は、前記第３選択トランジスタの前記第３メモリセル群とは反対の側で前記第３半導体層に接続され、前記第１他部配線は、前記第１他部選択トランジスタの前記第１他部メモリセル群とは反対の側で前記第１半導体層に接続され、前記第３他部選択トランジスタの前記第３他部メモリセル群とは反対の側で前記第３半導体層に接続され、前記第２他部配線は、前記第２他部選択トランジスタの前記第２他部メモリセル群とは反対の側で前記第２半導体層に接続され、前記制御部は、前記第１メモリトランジスタのうちの選択セルトランジスタの電荷保持層への正孔の注入、及び、前記電荷保持層からの電子の引き抜き、の少なくともいずれかを行う選択消去動作の際に、前記第１配線に第１電圧を印加し、前記選択セルトランジスタの選択セルゲートに前記第１電圧よりも低い第２電圧を印加し、前記選択セルトランジスタ以外の前記第１メモリトランジスタの非選択セルゲートに、前記第１電圧以下で前記第２電圧よりも高い第３電圧を印加し、前記第１選択ゲートに前記第１電圧以下で前記第３電圧以上の第４電圧を印加し、前記第２配線に、前記第２電圧よりも高く前記第３電圧以下の第５電圧、または、前記第２電圧を印加し、前記第２メモリトランジスタの前記第２制御ゲートに、前記第３電圧よりも低い第６電圧を印加し、前記第２選択ゲートに、前記第３電圧よりも低い第７電圧を印加し、前記第１他部配線に前記第５電圧または前記第２電圧を印加し、前記第１他部制御ゲートに前記第３電圧を印加し、前記第１他部選択ゲートに前記第３電圧よりも低い前記第８電圧を印加し、前記第１接続部ゲートに前記第１電圧よりも低く前記第２電圧よりも高い第９電圧を印加し、前記第２他部配線に前記第２電圧を印加し、前記第２制御ゲートに前記第６電圧を印加し、前記第２選択ゲートに前記第８電圧を印加し、前記第２他部選択ゲートに前記第８電圧を印加することを特徴とする不揮発性半導体記憶装置が提供される。

本発明の別の一態様によれば、メモリ部と制御部とを備え、前記メモリ部は、第１メモリストリングと、第１配線と、第１他部配線と、第１ベース配線と、を有し、前記第１メモリストリングは、第１メモリセル群と、第１他部メモリセル群と、第１選択トランジスタと、第１他部選択トランジスタと、第１接続部トランジスタと、を有し、前記第１メモリセル群は、直列に接続された複数の第１メモリトランジスタを有し、前記複数の第１メモリトランジスタのそれぞれは、第１ベース半導体層に接触して設けられた第１半導体層に形成されたチャネルを含み、第１制御ゲートを有し、電気的にデータの書き換えが可能であり、前記第１選択トランジスタは、前記第１メモリセル群の一方の端の側に設けられ、前記第１半導体層に形成されたチャネルを含み、第１選択ゲートを有し、前記第１他部選択トランジスタは、前記第１メモリセル群の前記第１選択トランジスタとは反対の側に設けられ、前記第１半導体層に形成されたチャネルを含み、第１他部選択ゲートを有し、前記第１接続部トランジスタは、前記第１メモリセル群と前記第１他部選択トランジスタとの間に設けられ、前記第１半導体層に形成されたチャネルを含み、第１接続部ゲートを有し、前記第１他部メモリセル群は、前記第１他部選択トランジスタと前記第１接続部トランジスタとの間に設けられ、直列に接続された複数の第１他部メモリトランジスタを有し、前記複数の第１他部メモリトランジスタのそれぞれは、前記第１半導体層に形成されたチャネルを含み、第１他部制御ゲートを有し、電気的にデータの書き換えが可能であり、前記第１配線は、前記第１選択トランジスタの前記第１メモリセル群とは反対の側で前記第１半導体層に接続され、前記第１他部配線は、前記第１他部選択トランジスタの前記第１他部メモリセル群とは反対の側で前記第１半導体層に接続され、前記第１ベース配線は、前記第１ベース半導体層に接続され、前記制御部は、前記第１メモリトランジスタのうちの選択セルトランジスタの電荷保持層への正孔の注入、及び、前記電荷保持層からの電子の引き抜き、の少なくともいずれかを行う選択消去動作の際に、前記第１配線及び前記第１他部配線に第１電圧を印加する、または、前記第１配線及び前記第１他部配線を浮遊状態に設定し、前記選択セルトランジスタの選択セルゲートに前記第１電圧よりも低い第２電圧を印加し、前記選択セルトランジスタ以外の前記第１メモリトランジスタの非選択セルゲートに、前記第１電圧よりも低く前記第２電位よりも高い第３電圧を印加し、前記第１他部制御ゲートに、前記第３電圧を印加し、前記第１選択ゲート及び第１他部選択ゲートに前記第１電圧よりも低く前記第２電圧よりも高い第１０電圧を印加し、前記第１接続部ゲートに、前記第１電圧よりも低く前記第２電位よりも高い第１１電圧を印加し、前記第１ベース配線に前記第１電圧を印加することを特徴とする不揮発性半導体記憶装置が提供される。

本発明によれば、選択消去が可能な不揮発性半導体記憶装置が提供される。

第１の実施形態に係る不揮発性半導体記憶装置の構成及び動作を例示する模式図である。 第１の実施例に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。 第１の実施例に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。 第１の実施例に係る不揮発性半導体記憶装置の構成を例示する模式的部分断面図である。 第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式図である。 第２の実施形態に係る不揮発性半導体記憶装置の動作を例示する表である。 第２の実施例に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。 第２の実施例に係る不揮発性半導体記憶装置の構成を例示する模式的断面図である。 第３の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式図である。 第３の実施形態に係る不揮発性半導体記憶装置の動作を例示する表である。 第３の実施例に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。

以下に、本発明の各実施の形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。

（第１の実施の形態）
図１は、第１の実施形態に係る不揮発性半導体記憶装置の構成及び動作を例示する模式図である。
すなわち、同図（ａ）は不揮発性半導体記憶装置１０１の構成を例示する回路図であり、同図（ｂ）は不揮発性半導体記憶装置１０１の動作を例示する表である。なお、同図（ａ）においては、図を見やすくするために、一部の配線の図示が省略されている。

図１（ａ）に表したように、本実施形態に係る不揮発性半導体記憶装置１０１は、メモリ部ＭＵと制御部ＣＴＵとを備える。

そして、メモリ部ＭＵは、第１メモリストリングＭＣＳ１と、第１配線Ｗ１１と、第２メモリストリングＭＣＳ２と、第２配線Ｗ２１と、を有する。
以下では、第１配線Ｗ１１として第１ビット線ＢＬ１が用いられ、第２配線Ｗ２１として第２ビット線ＢＬ２が用いられる例として説明する。

第１メモリストリングＭＣＳ１は、第１メモリセル群ＭＣＧ１と、第１選択トランジスタＳＧＴ１１と、を有する。以下では、第１選択トランジスタＳＧＴ１１として第１ドレイン側選択トランジスタＳＤＴ１が用いられる例として説明する。

第１メモリセル群ＭＣＧ１は、直列に接続され複数の第１メモリトランジスタＭＣ１Ａ（メモリセルＭＣであり、例えば、第１〜第４メモリセルＭＣ１〜ＭＣ４）を含む。複数の第１メモリトランジスタＭＣ１Ａのそれぞれは、電気的にデータの書き換えが可能である。

複数の第１メモリトランジスタＭＣ１Ａのそれぞれは、第１半導体層ＳＥＭ１を含む。すなわち、複数の第１メモリトランジスタＭＣ１Ａは、第１半導体層ＳＥＭ１に形成されたチャネルを含む。具体的には、複数の第１メモリトランジスタＭＣ１Ａのそれぞれのソース領域と、ドレイン領域と、チャネル領域（チャネル）とが、第１半導体層ＳＥＭ１に設けられている。複数の第１メモリトランジスタＭＣ１Ａ（第１〜第４メモリセルＭＣ１〜ＭＣ４）のそれぞれは、第１制御ゲートＣＧ１Ａ（制御ゲートＣＧ１−１〜ＣＧ１−４）を有する。

第１ドレイン側選択トランジスタＳＤＴ１は、第１メモリセル群ＭＣＧ１の一方の端の側に設けられている。第１ドレイン側選択トランジスタＳＤＴ１は、第１メモリセル群ＭＣＧ１と同じ第１半導体層ＳＥＭ１を含む。すなわち、第１ドレイン側選択トランジスタＳＤＴ１は、第１半導体層ＳＥＭ１に形成されたチャネルを含む。具体的には、第１ドレイン側選択トランジスタＳＤＴ１のソース領域と、ドレイン領域と、チャネル領域（チャネル）とは、第１半導体層ＳＥＭ１に設けられている。第１ドレイン側選択トランジスタＳＤＴ１は、第１選択ゲートＳＧ１１を有する。以下では、第１選択ゲートＳＧ１１として第１ドレイン側選択ゲートＳＧＤ１が用いられる例として説明する。

そして、第１ビット線ＢＬ１は、第１ドレイン側選択トランジスタＳＤＴ１の第１メモリセル群ＭＣＧ１とは反対の側で第１半導体層ＳＥＭ１に接続されている。第１ビット線ＢＬ１は、第１メモリストリングＭＣＳ１におけるビット線ＢＬとして機能する。

なお、本具体例の不揮発性半導体記憶装置１０１においては、第１メモリストリングＭＣＳ１は、第１他部選択トランジスタＳＧＴ１２を、さらに有する。以下では、第１他部選択トランジスタＳＧＴ１２として第１ソース側選択トランジスタＳＳＴ１が用いられる例として説明する。

第１ソース側選択トランジスタＳＳＴ１は、第１メモリセル群ＭＣＧ１の第１ドレイン側選択トランジスタＳＤＴ１とは反対の側に設けられ、第１半導体層ＳＥＭ１を含む。第１ソース側選択トランジスタＳＳＴ１は、第１他部選択ゲートＳＧ１２を有する。以下では、第１他部選択ゲートＳＧ１２として第１ソース側選択ゲートＳＧＳ１が用いられる例として説明する。

そして、メモリ部ＭＵは、第１他部配線Ｗ１２をさらに有する。以下では、第１他部配線Ｗ１２として第１ソース線ＳＬ１が用いられる例として説明する。

第１ソース線ＳＬ１は、第１ソース側選択トランジスタＳＳＴ１の第１メモリセル群ＭＣＧ１とは反対の側で第１半導体層ＳＥＭ１に接続されている。第１ソース線ＳＬ１は、第１メモリストリングＭＣＳ１におけるソース線ＳＬとして機能する。

一方、第２メモリストリングＭＣＳ２は、第２メモリセル群ＭＣＧ２と、第２選択トランジスタＳＧＴ２１と、を有する。以下では、第２選択トランジスタＳＧＴ２１として、第２ドレイン側選択トランジスタＳＤＴ２が用いられる例として説明する。

第２メモリセル群ＭＣＧ２は、直列に接続された複数の第２メモリトランジスタＭＣ２Ａ（メモリセルＭＣであり、例えば、第５〜第８メモリセルＭＣ５〜ＭＣ８）を含む。複数の第２メモリトランジスタＭＣ２Ａのそれぞれは、電気的にデータの書き換えが可能である。

複数の第２メモリトランジスタＭＣ２Ａは、第１半導体層ＳＥＭ１とは電気的に分離された第２半導体層ＳＥＭ２を含む。すなわち、複数の第２メモリトランジスタＭＣ２Ａは、第２半導体層ＳＥＭ２に形成されたチャネルを含む。具体的には、複数の第２メモリトランジスタＭＣ２Ａのそれぞれのソース領域と、ドレイン領域と、チャネル領域（チャネル）とは、第１半導体層ＳＥＭ１とは別の第２半導体層ＳＥＭ２に設けられている。第５〜第８メモリセルＭＣ５〜ＭＣ８のそれぞれの制御ゲートは、第１〜第４メモリセルＭＣ１〜ＭＣ４のそれぞれの制御ゲート（第１制御ゲートＣＧ１Ａである制御ゲートＣＧ１−１〜ＣＧ１−４）と共通に接続されている。

第２ドレイン側選択トランジスタＳＤＴ２は、第２メモリセル群ＭＣＧ２の一方の端の側に設けられている。第２ドレイン側選択トランジスタＳＤＴ２は、第２メモリセル群ＭＣＧ２と同じ第２半導体層ＳＥＭ２を含む。すなわち、第２ドレイン側選択トランジスタＳＤＴ２は、第２半導体層ＳＥＭ２に形成されたチャネルを含む。具体的には、第２ドレイン側選択トランジスタＳＤＴ２のソース領域と、ドレイン領域と、チャネル領域（チャネル）とは、第２半導体層ＳＥＭ２に設けられている。第２ドレイン側選択トランジスタＳＤＴ２は、第１ドレイン側選択ゲートＳＧＤ１と接続された選択ゲートを有する。

そして、第２ビット線ＢＬ２は、第２ドレイン側選択トランジスタＳＤＴ２の第２メモリセル群ＭＣＧ２とは反対の側で第２半導体層ＳＥＭ２に接続されている。第２ビット線ＢＬ２は、第２メモリストリングＭＣＳ２におけるビット線ＢＬとして機能する。

なお、本具体例の不揮発性半導体記憶装置１０１においては、第２メモリストリングＭＣＳ２は、第２他部選択トランジスタＳＧＴ２２をさらに有する。以下では第２他部選択トランジスタＳＧＴ２２として第２ソース側選択トランジスタＳＳＴ２が用いられる例として説明する。

第２ソース側選択トランジスタＳＳＴ２は、第２メモリセル群ＭＣＧ２の第２ドレイン側選択トランジスタＳＤＴ２とは反対の側に設けられ、第２半導体層ＳＥＭ２を含む。第２ソース側選択トランジスタＳＳＴ２は、第１ソース側選択ゲートＳＧＳ１と接続された選択ゲートを有する。

そして、メモリ部ＭＵは、第２他部配線Ｗ２２をさらに有する。以下では、第２他部配線Ｗ２２として第２ソース線ＳＬ２が用いられる例として説明する。

第２ソース線ＳＬ２は、第２ソース側選択トランジスタＳＳＴ２の第２メモリセル群ＭＣＧ２とは反対の側で第２半導体層ＳＥＭ２に接続されている。第２ソース線ＳＬ２は、第２メモリストリングＭＣＳ２におけるソース線ＳＬとして機能する。

なお、上記において、第１及び第２メモリトランジスタＭＣ１Ａ及びＭＣ２Ａは、それぞれ４つずつ設けられているが、第１及び第２メモリトランジスタＭＣ１Ａ及びＭＣ２Ａの数は、それぞれ複数であれば良く、任意である。

第１半導体層ＳＥＭ１と第２半導体層ＳＥＭ２とは、互いに電気的に分離されていれば良く、その形態は任意である。例えば、第１及び第２半導体層ＳＥＭ１及びＳＥＭ２は、基板（例えばシリコン基板など）の上に、基板の主面に対して垂直方向に延在するように設けられる。また、第１及び第２半導体層ＳＥＭ１及びＳＥＭ２は、基板の上に設けられたＳＯＩ（Silicon On Insulator）であっても良く、この場合には、第１及び第２半導体層ＳＥＭ１及びＳＥＭ２は、基板の主面に対して平行な平面内に延在する。

また、半導体層の数は任意であり、２以上の任意の整数ｎにおいて、第１〜第ｎ半導体層は、互いに電気的に分離されていれば良く、第１〜第ｎ半導体層の形態（例えば基板の主面との配置関係）は任意である。

さらに、第１〜第ｎ半導体層は、基板の主面に対して垂直及び平行のいずれの場合においても、一方向に延在する線状に設けられるだけでなく、例えば「Ｕ字形状」や「Ｗ字形状」などのように、折り返し状に設けられていても良い。
以下では、第１及び第２半導体層ＳＥＭ１及びＳＥＭ２が、一方向に延在する例として説明する。

このような構成を有するメモリ部ＭＵを、制御部ＣＴＵは制御する。図１（ａ）においては、図を見やすくするために、制御部ＣＴＵは、第１ドレイン側選択ゲートＳＧＤ１と第１ビット線ＢＬ１とに接続されているが、制御部ＣＴＵは、上記で説明した各種の電極及び配線などに接続され、それぞれの電位（電圧）を制御する。

ここで、不揮発性半導体記憶装置１０１における消去動作とは、メモリセルＭＣの電荷保持層への正孔の注入、及び、電荷保持層からの電子の引き抜き、の少なくともいずれかを行う動作である。ここで、電荷保持層は、メモリセルＭＣにおける電荷を保持する層であり、例えば、絶縁層からなる電荷蓄積層や、導電層からなる浮遊電極などを含む。電荷保持層は、例えば、メモリセルＭＣのチャネル領域と制御ゲート（ゲート電極）との間に設けられ、電荷保持層とチャネル領域との間にトンネル絶縁膜が設けられ、電化保持層と制御ゲートとの間にブロック絶縁膜が設けられる。

（選択消去動作ＥＲ）
以下、不揮発性半導体記憶装置１０１における選択消去の際の制御部ＣＴＵの動作について説明する。

図１（ｂ）に表したように、制御部ＣＴＵは、第１メモリトランジスタＭＣ１Ａ（本具体例では、第１〜第４メモリセルＭＣ１〜ＭＣ４）のうちの選択セルトランジスタＣＬ１（本具体例では第３メモリセルＭＣ３）の電荷保持層への正孔の注入、及び、電荷保持層からの電子の引き抜き、の少なくともいずれかを行う選択消去動作ＥＲの際に、以下の動作を行う。

制御部ＣＴＵは、第１ビット線ＢＬ１に第１電圧Ｖ１を印加する。第１電圧Ｖ１としては、例えば、高電圧Ｖｐｐが用いられる。高電圧Ｖｐｐは、例えば２０ボルト（Ｖ）に設定される。

そして、制御部ＣＴＵは、選択セルトランジスタＣＬ１の選択セルゲート（制御ゲートＣＧ１−３）に、第１電圧Ｖ１よりも低い第２電圧Ｖ２を印加する。第２電圧Ｖ２としては、例えば０ボルト（０Ｖ、すなわち、接地電位であり、基準電位としても良い）が採用される。

そして、制御部ＣＴＵは、選択セルトランジスタＣＬ１以外の第１メモリトランジスタＭＣ１Ａ（この例では、第１メモリセルＭＣ１、第２メモリセルＭＣ２及び第４メモリセルＭＣ４）の非選択セルゲート（この例では、制御ゲートＣＧ１−１、制御ゲートＣＧ１−２及び制御ゲートＣＧ１−４）に、第１電圧Ｖ１以下で第２電圧Ｖ２よりも高い第３電圧Ｖ３を印加する。第３電圧Ｖ３としては、例えば、高電圧Ｖｐｐと０Ｖとの中間の中間電圧Ｖｍが採用される。中間電圧Ｖｍは、例えば１０Ｖに設定される。

そして、制御部ＣＴＵは、第１ドレイン側選択トランジスタＳＤＴ１の第１ドレイン側選択ゲートＳＧＤ１に、第１電圧Ｖ１以下で第３電圧Ｖ３以上の第４電圧Ｖ４を印加する。第４電圧Ｖ４としては、例えば、中間電圧Ｖｍを用いる。以下では、第４電圧Ｖ４として中間電圧Ｖｍが用いられる例として説明する。

そして、制御部ＣＴＵは、第２ビット線ＢＬ２に、第２電圧Ｖ２よりも高く第３電圧Ｖ３以下の第５電圧Ｖ５を印加する。第５電圧Ｖ５としては、例えば、第２電圧Ｖ２（０Ｖ）よりも高く、第３電圧Ｖ３（中間電圧Ｖｍ）以下の電圧である低電圧Ｖｃｃを用いる。低電圧Ｖｃｃは、例えば３Ｖに設定される。または、制御部ＣＴＵは、第２ビット線ＢＬ２に、第２電圧Ｖ２（０Ｖ）を印加しても良い。

なお、本具体例では、第１ソース線ＳＬ１には、第１ビット線ＢＬ１と同じ電圧である第１電圧Ｖ１（高電圧Ｖｐｐ）が印加される。そして、第１ソース側選択ゲートＳＧＳ１には、第１ドレイン側選択ゲートＳＧＤ１と同じ電圧である第４電圧Ｖ４（中間電圧Ｖｍ）が印加される。また、第２ソース線ＳＬ２には、第２ビット線ＢＬ２と同じ電圧である第５電圧Ｖ５（低電圧Ｖｃｃ）、または、第２電圧（０Ｖ）が印加される。

なお、第２メモリストリングＭＣＳ２の第５〜第８メモリセルＭＣ５〜ＭＣ８のそれぞれの制御ゲート（制御ゲートＣＧ１−１〜ＣＧ１−４）には、第２電圧Ｖ２（例えば０Ｖ）が印加されている。

上記のように、選択セルトランジスタＣＬ１の選択セルゲート（制御ゲートＣＧ１−３）に０Ｖが印加され、第１ビット線ＢＬ１と第１ソース線ＳＬ１とに高電圧Ｖｐｐが印加されることで、第３メモリセルＭＣ３の電荷保持層への正孔の注入、及び、電荷保持層からの電子の引き抜き、の少なくともいずれかが行われ、すなわち、第３メモリセルＭＣ３が消去される。

そして、非選択の第１メモリセルＭＣ１、第２メモリセルＭＣ２及び第４メモリセルＭＣ４の非選択セルゲート（制御ゲートＣＧ１−１、制御ゲートＣＧ１−２及び制御ゲートＣＧ１−４）の電圧は、第３電圧Ｖ３（中間電圧Ｖｍ）とされるため、これらのセルは消去されない。

また、第１メモリストリングＭＣＳ１と制御ゲートが共通である第２メモリストリングＭＣＳ２においては、第２ビット線ＢＬ２及び第２ソース線ＳＬ２に、低電圧Ｖｃｃが印加されるため、第５、第６及び第８メモリセルＭＣ５、ＭＣ６及びＭＣ８における誤書き込みが抑制され、また、第３メモリセルＭＣと選択ゲートが共通である第７メモリセルＭＣ７においては、印加される電圧が小さいため消去が行われない。

このような電位関係（電圧関係）に設定することで、選択セルトランジスタＣＬ１のみを消去し、その他のメモリセル（非選択セルトランジスタ）が消去しされないように、また誤書き込みが行われないようにすることができる。このような動作によって選択消去を行うことで、不揮発性半導体記憶装置１０１の動作信頼性を向上できる。

なお、中間電圧Ｖｍが、書き込みが行われない程度の低い電圧である場合には、既に説明したように、非選択の第２メモリストリングＭＣＳ２の第２ビット線ＢＬ２及び第２ソース線ＳＬ２には、第２電圧Ｖ２（０Ｖ）が印加されても良い。

さらに、図１（ａ）に表したように、メモリ部ＭＵは、第３メモリストリングＭＣＳ３をさらに有する。

第３メモリストリングＭＣＳ３は、第３メモリセル群ＭＣＧ３と、第３選択トランジスタＳＧＴ３１と、を有する。以下では、第３選択トランジスタＳＧＴ３１として第３ドレイン側選択トランジスタＳＤＴ３を用いられる例として説明する。

第３メモリセル群ＭＣＧ３は、直列に接続された複数の第３メモリトランジスタＭＣ３Ａ（メモリセルＭＣであり、例えば、第９〜第１２メモリセルＭＣ９〜ＭＣ１２）を含む。複数の第３メモリトランジスタＭＣ３Ａのそれぞれは、電気的にデータの書き換えが可能である。

複数の第３メモリトランジスタＭＣ３Ａのそれぞれは、第３半導体層ＳＥＭ３を含む。第３半導体層ＳＥＭ３は、第１半導体層ＳＥＭ１及び第２半導体層ＳＥＭ２とは電気的に分離されている。複数の第３メモリトランジスタＭＣ３Ａのそれぞれは、第３半導体層ＳＥＭ３に形成されたチャネルを含む。第３メモリトランジスタＭＣ３Ａ（第９〜第１２メモリセルＭＣ９〜ＭＣ１２）のそれぞれは、第２制御ゲートＣＧ２Ａ（制御ゲートＣＧ２−１〜ＣＧ２−４）を有する。

第３ドレイン側選択トランジスタＳＤＴ３は、第３メモリセル群ＭＣＧ３の一方の端の側に設けられている。第３ドレイン側選択トランジスタＳＤＴ３は、第３メモリセル群ＭＣＧ３と同じ第３半導体層ＳＥＭ３を含む。すなわち、第３ドレイン側選択トランジスタＳＤＴ３は、第３半導体層ＳＥＭ３に形成されたチャネルを含む。第３ドレイン側選択トランジスタＳＤＴ３は、第２選択ゲートＳＧ２１を有する。以下では、第２選択ゲートＳＧ２１として第２ドレイン側選択ゲートＳＧＤ２が用いられる例として説明する。
なお、第２ドレイン側選択ゲートＳＧＤ２は、第１ドレイン側選択ゲートＳＧＤ１と電気的に分離されている。

そして、第１ビット線ＢＬ１は、第３ドレイン側選択トランジスタＳＤＴ３の第３メモリセル群ＭＣＧ３とは反対の側で第３半導体層ＳＥＭ３に接続されている。すなわち、第１半導体層ＳＥＭ１の一方の端と、第３半導体層ＳＥＭ３の一方の端とは、第１ビット線ＢＬ１に共通に接続されている。

なお、第３メモリストリングＭＣＳ３は、第３メモリセル群ＭＣＧ３の第３ドレイン側選択トランジスタＳＤＴ３とは反対の側に設けられた第３他部選択トランジスタＳＧＴ３２をさらに有する。以下では、第３他部選択トランジスタＳＧＴ３２として第３ソース側選択トランジスタＳＳＴ３が用いられる例として説明する。

第３ソース側選択トランジスタＳＳＴ３は、第３半導体層ＳＥＭ３を含む。第３ソース側選択トランジスタＳＳＴ３は、第２他部選択ゲートＳＧ２２を有する。以下では、第２他部選択ゲートＳＧ２２として第２ソース側選択ゲートＳＧＳ２が用いられる例として説明する。

そして、第１ソース線ＳＬ１は、第３ソース側選択トランジスタＳＳＴ３の第３メモリセル群ＭＣＧ３とは反対の側で第３半導体層ＳＥＭ３に接続される。すなわち、第１ソース線ＳＬ１は、第１メモリストリングＭＣＳ１におけるソース線ＳＬとして機能すると同時に、第３メモリストリングＭＣＳ３におけるソース線ＳＬとしても機能する。

そして、制御部ＣＴＵは、選択消去の動作の際に、さらに以下の動作を行う。
すなわち、第１メモリトランジスタＭＣ１Ａのうちの選択セルトランジスタＣＬ１を選択消去する際に、第３メモリトランジスタＭＣ３Ａの第２制御ゲートＣＧ２Ａ（制御ゲートＣＧ２−１〜ＣＧ２−４）に、第３電圧Ｖ３よりも低い第６電圧Ｖ６を印加する。第６電圧Ｖ６としては、第２電圧Ｖ２と同じ、例えば０Ｖを用いることができる。

そして、第３ドレイン側選択トランジスタＳＤＴ３の第２ドレイン側選択ゲートＳＧＤ２に、第３電圧Ｖ３よりも低い第７電圧Ｖ７を印加する。第７電圧Ｖ７としては、第２電圧Ｖ２と同じ、例えば０Ｖを用いることができる。

なお、第３メモリストリングＭＣＳ３の第３半導体層ＳＥＭ３に接続された第１ビット線ＢＬ１には、第１電圧Ｖ１（高電圧Ｖｐｐ）が印加され、第２ビット線ＢＬ２には、第５電圧Ｖ５（低電圧Ｖｃｃ）または０Ｖが印加されている。

これにより、第３メモリストリングＭＣＳ３の第３メモリトランジスタＭＣ３Ａ（第９〜第１２メモリセルＭＣ９〜ＭＣ１２）のデータが書き換えられることがない。

さらに、図１（ａ）に表したように、メモリ部ＭＵは、第４メモリストリングＭＣＳ４をさらに有する。

第４メモリストリングＭＣＳ４は、第４メモリセル群ＭＣＧ４と、第４選択トランジスタＳＧＴ４１と、を有する。以下では、第４選択トランジスタＳＧＴ４１として第４ドレイン側選択トランジスタＳＤＴ４が用いられる例として説明する。

第４メモリセル群ＭＣＧ４は、直列に接続された複数の第４メモリトランジスタＭＣ４Ａ（メモリセルＭＣであり、例えば、第１３〜第１６メモリセルＭＣ１３〜ＭＣ１６）を含む。複数の第４メモリトランジスタＭＣ４Ａのそれぞれは、電気的にデータの書き換えが可能である。

複数の第４メモリトランジスタＭＣ４Ａ（第１３〜第１６メモリセルＭＣ１３〜ＭＣ１６）は、第４半導体層ＳＥＭ４を含む。第４半導体層ＳＥＭ４は、第１半導体層ＳＥＭ１、第２半導体層ＳＥＭ２及び第３半導体層ＳＥＭ３とは電気的に分離されている。複数の第４メモリトランジスタＭＣ４Ａのそれぞれは、第４半導体層ＳＥＭ４に形成されたチャネルを有する。複数の第４メモリトランジスタＭＣ４Ａ（第１３〜第１６メモリセルＭＣ１３〜ＭＣ１６）の制御ゲートのそれぞれは、複数の第３メモリトランジスタＭＣ３Ａ（第９〜第１２メモリセルＭＣ９〜ＭＣ１２）の第２制御ゲートＣＧ２Ａ（制御ゲートＣＧ２−１〜ＣＧ２−４）と共通に接続されている。

第４ドレイン側選択トランジスタＳＤＴ４は、第４メモリセル群ＭＣＧ４の一方の端の側に設けられている。第４ドレイン側選択トランジスタＳＤＴ４は、第４メモリセル群ＭＣＧ４と同じ第４半導体層ＳＥＭ４を含む。すなわち、第４ドレイン側選択トランジスタＳＤＴ４は、第４半導体層ＳＥＭ４に形成されたチャネルを有する。第４ドレイン側選択トランジスタＳＤＴ４の選択ゲートは、第２ドレイン側選択ゲートＳＧＤ２と接続されている。

そして、第２ビット線ＢＬ２は、第４ドレイン側選択トランジスタＳＤＴ４の第４メモリセル群（第１３〜第１６メモリセルＭＣ１３〜ＭＣ１６）とは反対の側で第４半導体層ＳＥＭ４に接続されている。すなわち、第２半導体層ＳＥＭ２の一方の端と、第４半導体層ＳＥＭ４の一方の端とは、第２ビット線ＢＬ２に共通に接続されている。

なお、第４メモリストリングＭＣＳ４は、第４メモリセル群ＭＣＧ４の第４ドレイン側選択トランジスタＳＤＴ４とは反対の側に設けられた第４他部選択トランジスタＳＧＴ４２を、さらに有する。以下では第４他部選択トランジスタＳＧＴ４２として第４ソース側選択トランジスタＳＳＴ４が用いられる例として説明する。

第４ソース側選択トランジスタＳＳＴ４は、第４半導体層ＳＥＭ４を含む。第４ソース側選択トランジスタＳＳＴ４の選択ゲートは、第２ソース側選択ゲートＳＧＳ２と接続されている。

そして、第２ソース線ＳＬ２は、第４ソース側選択トランジスタＳＳＴ４の第４メモリセル群ＭＣＧ４とは反対の側で第４半導体層ＳＥＭ４に接続される。すなわち、第２ソース線ＳＬ２は、第２メモリストリングＭＣＳ２におけるソース線ＳＬとして機能すると同時に、第４メモリストリングＭＣＳ４におけるソース線ＳＬとしても機能する。

このような第４メモリストリングＭＣＳ４においても、第３メモリストリングＭＣＳ３と共通の制御ゲートＣＧ２−１〜ＣＧ２−４に、第６電圧Ｖ６（例えば第２電圧Ｖ２と同じ０Ｖ）が印加される。
そして、第４ドレイン側選択トランジスタＳＤＴ４の選択ゲートに、第２ドレイン側選択ゲートＳＧＤ２と共通の第７電圧Ｖ７（例えば第２電圧Ｖ２と同じ０Ｖ）が印加される。 なお、第４メモリストリングＭＣＳ４の第４半導体層ＳＥＭ４に接続された第２ビット線ＢＬ２及び第２ソース線ＳＬ２には、第５電圧Ｖ５（低電圧Ｖｃｃ）、または、第２電圧Ｖ２（０Ｖ）が印加されている。

これにより、第４メモリストリングＭＣＳ４の第４メモリトランジスタＭＣ４Ａ（第１３〜第１６メモリセルＭＣ１３〜ＭＣ１６）のデータが書き換えられることがない。

このようにして、選択セルトランジスタＣＬ１のみを選択的に消去でき、不揮発性半導体記憶装置１０１の動作信頼性を向上できる。

（書き込み動作ＷＲ）
以下、不揮発性半導体記憶装置１０１における書き込みの際の制御部ＣＴＵの動作について説明する。なお、書き込み動作とは、メモリセルＭＣの電荷保持層への電子の注入、及び、電荷保持層からの正孔の引き抜き、の少なくともいずれかを行う動作である。

制御部ＣＴＵは、第１メモリトランジスタＭＣ１Ａ（この例では、第１〜第４メモリセルＭＣ１〜ＭＣ４）のうちの選択セルトランジスタＣＬ１（この例では第３メモリセルＭＣ３）のおける書き込み動作ＷＲの際に、以下の動作を行う。

図１（ｂ）に表したように、制御部ＣＴＵは、選択セルトランジスタＣＬ１の選択セルゲート（ＣＧ１−３）に高電圧Ｖｐｐ（例えば上記の第１電圧Ｖ１）を印加する。
そして、第１ビット線ＢＬ１に０Ｖ（例えば、上記の第１電圧Ｖ１よりも低い第２電圧Ｖ２）を印加する。
そして、選択セルトランジスタＣＬ１以外の第１メモリトランジスタＭＣ１Ａ（第１メモリセルＭＣ１、第２メモリセルＭＣ２及び第４メモリセルＭＣ４）の非選択セルゲート（制御ゲートＣＧ１−１、制御ゲートＣＧ１−２及び制御ゲートＣＧ１−４）に、第２電圧Ｖ２よりも高く第３電圧Ｖ３以下の低い電圧（例えば低電圧Ｖｃｃ）を印加する。
そして、第１ドレイン側選択トランジスタＳＤＴ１の第１ドレイン側選択ゲートＳＧＤ１に、第２電圧Ｖ２よりも高く第３電圧Ｖ３以下の低い電圧（例えば低電圧Ｖｃｃ）を印加する。
そして、第２ビット線ＢＬ２に、第２電圧Ｖ２よりも高く第３電圧Ｖ３以下の低い電圧（例えば低電圧Ｖｃｃ）を印加する。

これにより、選択セルトランジスタＣＬ１に、選択的に書き込みを行うことができる。

制御部ＣＴＵは、書き込み動作ＷＲの際に、さらに以下の動作を行うことができる。
第１ソース線ＳＬ１及び第２ソース線ＳＬ２には、０Ｖ（例えば第２電圧Ｖ２）を印加する。また、第１メモリストリングＭＣＳ１の第１ソース側選択ゲートＳＧＳ１にも０Ｖ（例えば第２電圧Ｖ２）を印加する。

そして、制御部ＣＴＵは、書き込み動作ＷＲの際に、さらに、第３メモリトランジスタＭＣ３Ａ（第９〜第１２メモリセルＭＣ９〜ＭＣ１２）の第２制御ゲートＣＧ２Ａ（制御ゲートＣＧ２−１〜ＣＧ２−４）に、０Ｖ（例えば上記の第３電圧Ｖ３よりも低い電圧であり、例えば第２電圧Ｖ２）を印加する。
そして、第３ドレイン側選択トランジスタＳＤＴ３の第２ドレイン側選択ゲートＳＧＤ２に、第３電圧Ｖ３よりも低い電圧（例えば０Ｖ）を印加する。
なお、第３メモリストリングＭＣＳ３の第２ソース側選択ゲートＳＧＳ２には、前記第３電圧よりも低い電圧（例えば０Ｖ）が印加されている。

これにより、第３メモリストリングＭＣＳ３の第３メモリトランジスタＭＣ３Ａ（第９〜第１２メモリセルＭＣ９〜ＭＣ１２）の誤書き込みを防止できる。

なお、第４メモリストリングＭＣＳ４においては、第４ドレイン側選択トランジスタＳＤＴ４の選択ゲートには、第２ドレイン側選択ゲートＳＧＤ２と同じ電圧（０Ｖ）が印加され、第４ソース側選択トランジスタＳＳＴ４の選択ゲートには、第２ソース側選択ゲートＳＧＳ２と同じ電圧（０Ｖ）が印加される。これにより、第４メモリストリングＭＣＳ４の第４メモリトランジスタＭＣ４Ａ（第１３〜第１６メモリセルＭＣ１３〜ＭＣ１６）の誤書き込みを防止できる。

（読み出し動作ＲＤ）
以下、不揮発性半導体記憶装置１０１における読み出し動作ＲＤの際の制御部ＣＴＵの動作について説明する。
図１（ｂ）に表したように、制御部ＣＴＵは、第１ビット線ＢＬ１に、第５電圧Ｖ５（例えば低電圧Ｖｃｃ）よりも低く第２電圧Ｖ２（例えば０Ｖ）よりも高い、読み出し時ビット線電圧Ｖｅを印加する。読み出し時ビット線電圧Ｖｅは、例えば１Ｖ〜２Ｖとすることができる。

そして、選択セルトランジスタＣＬ１の選択セルゲート（ＣＧ１−３）に、低電圧Ｖｃｃと第２電圧Ｖ２（例えば０Ｖ）との間を変化させられる検知電圧Ｖｓｅを印加する。検知電圧Ｖｓｅは、メモリセルＭＣのしきい値電圧を検知するための電気信号の電圧である。

そして、選択セルトランジスタＣＬ１以外の第１メモリトランジスタＭＣ１Ａ（第１メモリセルＭＣ１、第２メモリセルＭＣ２及び第４メモリセルＭＣ４）の非選択セルゲート（制御ゲートＣＧ１−１、制御ゲートＣＧ１−２及び制御ゲートＣＧ１−４）に、低電圧Ｖｃｃを印加する。
そして、第１ドレイン側選択トランジスタＳＤＴ１の第１ドレイン側選択ゲートＳＧＤ１に低電圧Ｖｃｃを印加する。
そして、第２ビット線ＢＬ２に、第２電圧Ｖ２（例えば０Ｖ）を印加する。

これにより、第１メモリストリングＭＣＳ１のメモリセルＭＣに誤書き込みを行うことなく、メモリセルＭＣに書き込まれたデータを読み出すことができる。

なお、制御部ＣＴＵは、読み出し動作ＲＤの際に、さらに以下の動作を行うことができる。
第１ソース線ＳＬ１及び第２ソース線ＳＬ２には、第２電圧Ｖ２（例えば０Ｖ）を印加する。また、第１メモリストリングＭＣＳ１の第１ソース側選択ゲートＳＧＳ１に、例えば低電圧Ｖｃｃを印加する。

そして、制御部ＣＴＵは、さらに、第３メモリトランジスタＭＣ３Ａ（第９〜第１２メモリセルＭＣ９〜ＭＣ１２）の第２制御ゲートＣＧ２Ａ（制御ゲートＣＧ２−１〜ＣＧ２−４）に、例えば０Ｖを印加する。
そして、第３ドレイン側選択トランジスタＳＧＴ３の第２ドレイン側選択ゲートＳＧＤ２に、例えば０Ｖを印加する。
なお、第３メモリストリングＭＣＳ３の第２ソース側選択ゲートＳＧＳ２にも、０Ｖが印加される。

これにより、第３メモリストリングＭＣＳ３の第３メモリトランジスタＭＣ３Ａ（第９〜第１２メモリセルＭＣ９〜ＭＣ１２）の誤書き込みを防止できる。

なお、第４メモリストリングＭＣＳ４においては、第４ドレイン側選択トランジスタＳＤＴ４の選択ゲートは、第２ドレイン側選択ゲートＳＧＤ２と同じ電圧である０Ｖが印加され、第４メモリストリングＭＣＳ４の選択ゲートには、第２ソース側選択ゲートＳＧＳ２と同じ電圧である０Ｖが印加される。これにより、第４メモリストリングＭＣＳ４の第４メモリトランジスタＭＣ４Ａ（第１３〜第１６メモリセルＭＣ１３〜ＭＣ１６）の誤書き込みを防止できる。

（第１の実施例）
以下、第１の実施形態に係る第１の実施例の不揮発性半導体記憶装置１１０について説明する。
図２、図３及び図４は、第１の実施例に係る不揮発性半導体記憶装置の構成を例示する、それぞれ、模式的斜視図、模式的断面図及び模式的部分断面図である。
なお、図２においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。

図２及び図３に表したように、本実施例に係る不揮発性半導体記憶装置１１０は、メモリ部ＭＵと制御部ＣＴＵとを備える。これらメモリ部ＭＵ及び制御部ＣＴＵは、例えば単結晶シリコンからなる基板１１の主面１１ａの上に設けられる。ただし、制御部ＣＴＵは、メモリ部ＭＵが設けられる基板とは別の基板上に設けられても良い。以下では、メモリ部ＭＵ及び制御部ＣＴＵが同じ基板（基板１１）に設けられる場合として説明する。

基板１１においては、例えば、メモリセルが設けられるメモリアレイ領域ＭＲと、メモリアレイ領域ＭＲの例えば周辺に設けられた周辺領域ＰＲと、が設定される。周辺領域ＰＲにおいては、基板１１の上に、各種の周辺領域回路ＰＲ１が設けられる。

メモリアレイ領域ＭＲにおいては、基板１１の上に例えば回路部ＣＵが設けられ、回路部ＣＵの上にメモリ部ＭＵが設けられる。なお、回路部ＣＵは必要に応じて設けられ、省略可能である。回路部ＣＵとメモリ部ＭＵとの間には、例えば酸化シリコンからなる層間絶縁膜１３ａが設けられている。

例えば、制御部ＣＴＵの少なくとも一部は、例えば、上記の周辺領域回路ＰＲ１及び回路部ＣＵの少なくともいずれかに設けることができる。

メモリ部ＭＵは、複数のメモリトランジスタを有するマトリクスメモリセル部ＭＵ１と、マトリクスメモリセル部ＭＵ１の配線を接続する配線接続部ＭＵ２と、を有する。

図２は、マトリクスメモリセル部ＭＵ１の構成を例示している。
図３においては、マトリクスメモリセル部ＭＵ１として、図２のＡ−Ａ’断面の一部と、図２のＢ−Ｂ’線断面の一部が例示されている。

図２及び図３に表したように、マトリクスメモリセル部ＭＵ１においては、基板１１の主面１１ａ上に、積層構造体ＭＬが設けられる。積層構造体ＭＬは、主面１１ａに対して垂直な方向に交互に積層された複数の電極膜ＷＬと複数の電極間絶縁膜１４とを有する。

ここで、説明の便宜上、基板１１の主面１１ａに対して垂直な方向をＺ軸方向（第１方向）とする。そして、主面１１ａに対して平行な平面内の１つの方向をＹ軸方向（第２方向）とする。そして、Ｚ軸とＹ軸とに垂直な方向をＸ軸方向（第３方向）とする。

積層構造体ＭＬにおける電極膜ＷＬ及び電極間絶縁膜１４の積層方向は、Ｚ軸方向である。すなわち、電極膜ＷＬ及び電極間絶縁膜１４は、主面１１ａに対して平行に設けられる。電極膜ＷＬは、例えば、消去ブロック単位で分断される。

図４は、マトリクスメモリセル部ＭＵ１の構成を例示しており、例えば図３のＢ−Ｂ’線断面の一部に相当する。
図３及び図４に表したように、不揮発性半導体記憶装置１１０のメモリ部ＭＵは、上記の積層構造体ＭＬと、積層構造体ＭＬをＺ軸方向に貫通する半導体ピラーＳＰ（第１半導体ピラーＳＰ１）と、記憶層４８と、内側絶縁膜４２と、外側絶縁膜４３と、を有する。

記憶層４８は、電極膜ＷＬのそれぞれと半導体ピラーＳＰとの間に設けられる。内側絶縁膜４２は、記憶層４８と半導体ピラーＳＰとの間に設けられる。外側絶縁膜４３は、電極膜ＷＬのそれぞれと記憶層４８との間に設けられる。

すなわち、積層構造体ＭＬをＺ軸方向に貫通する貫通ホールＴＨの内部の壁面に、外側絶縁膜４３、記憶層４８及び内側絶縁膜４２がこの順番で形成され、その残余の空間に半導体が埋め込まれ、半導体ピラーＳＰが形成される。

積層構造体ＭＬの電極膜ＷＬと、半導体ピラーＳＰと、の交差部に、メモリセルＭＣが設けられる。すなわち、電極膜ＷＬと半導体ピラーＳＰとが交差する部分において、記憶層４８を有するメモリトランジスタが３次元マトリクス状に設けられ、この記憶層４８に電荷を蓄積させることにより、各メモリトランジスタが、データを記憶するメモリセルＭＣとして機能する。
半導体ピラーＳＰが、第１〜第４半導体層ＳＥＭ１〜ＳＥＭ４となる。そして、半導体ピラーＳＰに形成されるメモセルトランジスタが、第１〜第４メモリセル群ＭＣＧ１〜ＭＣＧ４となる。

内側絶縁膜４２は、メモリセルＭＣのメモリトランジスタにおけるトンネル絶縁膜として機能する。一方、外側絶縁膜４３は、メモリセルＭＣのメモリトランジスタにおけるブロック絶縁膜として機能する。電極間絶縁膜１４は、電極膜ＷＬどうしを絶縁する層間絶縁膜として機能する。

電極膜ＷＬには、任意の導電材料を用いることができ、例えば、不純物が導入されて導電性が付与されたアモルファスシリコンまたはポリシリコンを用いることができ、また、金属及び合金なども用いることができる。電極膜ＷＬには所定の電気信号が印加され、電極膜ＷＬは、不揮発性半導体記憶装置１１０のワード線として機能する。

電極間絶縁膜１４及び内側絶縁膜４２及び外側絶縁膜４３には、例えばシリコン酸化膜を用いることができる。なお、電極間絶縁膜１４、内側絶縁膜４２及び外側絶縁膜４３は、単層膜でも良く、また積層膜でも良い。

記憶層４８には、例えばシリコン窒化膜を用いることができ、半導体ピラーＳＰと電極膜ＷＬとの間に印加される電界によって、電荷を蓄積または放出し、情報を記憶する部分として機能する。記憶層４８は、単層膜でも良く、また積層膜でも良い。

なお、後述するように電極間絶縁膜１４、内側絶縁膜４２、記憶層４８及び外側絶縁膜４３には、上記に例示した材料に限らず、任意の材料を用いることができる。

なお、図２及び図３においては、積層構造体ＭＬが電極膜ＷＬを４層有している場合が例示されているが、積層構造体ＭＬにおいて、設けられる電極膜ＷＬの数は任意である。以下では、電極膜ＷＬが４枚である場合として説明する。

そして、積層構造体ＭＬの上部及び下部に選択ゲートＳＧが設けられる。
すなわち、積層構造体ＭＬの上に上部選択ゲートＵＳＧ（例えばドレイン側選択ゲートとなる）が設けられ、積層構造体ＭＬの下に下部選択ゲートＬＳＧ（例えばソース側選択ゲートとなる）が設けられている。

上部選択ゲートＵＳＧと半導体ピラーＳＰとの間には、例えば酸化シリコンからなる上部選択ゲート絶縁膜ＵＳＧＩが設けられ、下部選択ゲートＬＳＧと半導体ピラーＳＰとの間には、例えば酸化シリコンからなる下部選択ゲート絶縁膜ＬＳＧＩが設けられる。

そして、下部選択ゲートＬＳＧの下側に、ソース線ＳＬが設けられている。ソース線ＳＬの下に層間絶縁膜１３ａが設けられ、ソース線ＳＬと下部選択ゲートＬＳＧとの間に層間絶縁膜１３ｂが設けられている。

下部選択ゲートＬＳＧの下方において半導体ピラーＳＰはソース線ＳＬに接続され、上部選択ゲートＵＳＧの上方において半導体ピラーＳＰはビット線ＢＬに接続されている。

上部選択ゲートＵＳＧ及び下部選択ゲートＬＳＧは、それぞれ層間絶縁膜１７及び層間絶縁膜１３ｃによってＹ軸方向に分断されており、Ｘ軸方向に沿って延在する帯状の形状を有している。

なお、上記の選択ゲートＳＧ（上部選択ゲートＵＳＧ及び下部選択ゲートＬＳＧ）には、任意の導電材料を用いることができ、例えばポリシリコンまたはアモルファスシリコンを用いることができる。

一方、半導体ピラーＳＰの上部に接続されるビット線ＢＬ、及び、半導体ピラーＳＰの下部に接続されるソース線ＳＬは、Ｙ軸方向に延在する帯状の形状を有している。
そして、この場合は、電極膜ＷＬは、Ｘ−Ｙ平面に平行な板状の導電膜である。

上部選択ゲートＵＳＧのいずれかが、第１ドレイン側選択ゲートＳＧＤ１となり、上部選択ゲートＵＳＧの別のいずれかが、第２ドレイン側選択ゲートＳＧＤ２となる。そして、下部選択ゲートＬＳＧのいずれかが、第１ソース側選択ゲートＳＧＳ１となり、下部選択ゲートＬＳＧの別のいずれかが、第２ソース側選択ゲートＳＧＳ２となる。

そして、第１半導体ピラーＳＰ１と第１ドレイン側選択ゲートＳＧＤ１の交差部に第１ドレイン側選択トランジスタＳＤＴ１が設けられ、第２半導体ピラーＳＰ２と第１ドレイン側選択ゲートＳＧＤ１との交差部に第２ドレイン側選択トランジスタＳＤＴ２が設けられ、第３半導体ピラーＳＰ３と第２ドレイン側選択ゲートＳＧＤ２の交差部に第３ドレイン側選択トランジスタＳＤＴ３が設けられ、第４半導体ピラーＳＰ４と第２ドレイン側選択ゲートＳＧＤ２との交差部に第４ドレイン側選択トランジスタＳＤＴ４が設けられる。

そして、第１〜第４半導体ピラーＳＰ１〜ＳＰ４に基づいて、第１〜第４メモリストリングＭＣＳ１〜ＭＣＳ４が形成される。

不揮発性半導体記憶装置１１０において、制御部ＣＴＵが、図１（ｂ）に例示した動作を行うことで、選択消去動作ＥＲが実施でき、動作信頼性を向上できる。また、図１（ｂ）に例示した書き込み動作ＷＲ及び読み出し動作ＲＤを行い、所望の動作を実施できる。

なお、不揮発性半導体記憶装置１１０においては、第１〜第４半導体層ＳＥＭ１〜ＳＥＭ４として、半導体ピラーＳＰが用いられ、第１〜第４半導体層ＳＥＭ１〜ＳＥＭ４が、基板１１の主面１１ａに対して垂直な方向に延在して設けられる例であるが、第１〜第４半導体層ＳＥＭ１〜ＳＥＭ４として、基板１１の主面１１ａに対して平行な方向に延在する、例えばＳＯＩ等を用いても良い。

（第２の実施の形態）
図５は、第２の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式図である。
すなわち、同図は不揮発性半導体記憶装置１０２の構成を例示する回路図である。なお、図５においては、図を見やすくするために、一部の配線を省略して描かれている。
図６は、第２の実施形態に係る不揮発性半導体記憶装置の動作を例示する表である。

図５に表したように、本実施形態に係る不揮発性半導体記憶装置１０２は、図１に例示した不揮発性半導体記憶装置１０１のメモリストリング（第１〜第４メモリストリングＭＣＳ１〜ＭＣＳ４）のそれぞれの途中に接続部トランジスタＣＰＴ（第１〜第４接続部トランジスタＣＰＴ１〜ＣＰＴ４）が設けられている。そして、各メモリストリングは、例えば、折り返し構造を有している。

不揮発性半導体記憶装置１０２においては、メモリ部ＭＵは、第１メモリストリングＭＣＳ１と、第１ビット線ＢＬ１と、第２メモリストリングＭＣＳ２と、第２ビット線ＢＬ２と、の他に、さらに第１ソース線ＳＬ１及び第２ソース線ＳＬ２を備える。

そして、第１メモリストリングＭＣＳ１は、第１メモリセル群ＭＣＧ１と、第１ドレイン側選択トランジスタＳＤＴ１と、の他に、第１他部メモリセル群ＭＣＨ１と、第１ソース側選択トランジスタＳＳＴ１と、第１接続部トランジスタＣＰＴ１と、をさらに有する。

第１ソース側選択トランジスタＳＳＴ１は、第１メモリセル群ＭＣＧ１の第１ドレイン側選択トランジスタＳＤＴ１とは反対の側に設けられる。第１ソース側選択トランジスタＳＳＴ１は、第１半導体層ＳＥＭ１に形成されたチャネルを含み、第１ソース側選択ゲートＳＧＳ１を有する。

第１接続部トランジスタＣＰＴ１は、第１メモリセル群ＭＣＧ１と第１ソース側選択トランジスタＳＳＴ１との間に設けられ、第１半導体層ＳＥＭ１に形成されたチャネルを含み、第１接続部ゲートＣＰＧ１を有する。以下では、第１接続部ゲートＣＰＧ１として第１バックゲートＢＧ１が用いられる例として説明する。

第１他部メモリセル群ＭＣＨ１は、第１ソース側選択トランジスタＳＳＴ１と第１接続部トランジスタＣＰＴ１との間に設けられ、直列に接続された複数の第１他部メモリトランジスタＭＣ１Ｂ（メモリセルＭＣ）を有する。なお、既に説明したように、第１メモリセル群ＭＣＧ１は、第１メモリトランジスタＭＣ１Ａ（メモリセルＭＣ）を含む。

複数の第１他部メモリトランジスタＭＣ１Ｂのそれぞれは、第１半導体層ＳＥＭ１に形成されたチャネルを含み、第１他部制御ゲートＣＧ１Ｂ（制御ゲートＣＧ１／２−５〜ＣＧ１／２−８）を有し、電気的にデータの書き換えが可能である。

第１ソース線ＳＬ１は、第１ソース側選択トランジスタＳＳＴ１の第１他部メモリセル群ＭＣＨ１とは反対の側で第１半導体層ＳＥＭ１に接続されている。

なお、本実施形態においては、第１メモリセル群ＭＣＧ１の第１制御ゲートＣＧ１Ａは、制御ゲートＣＧ０／１−１〜ＣＧ０／１−４である。

そして、第２メモリストリングＭＣＳ２は、第２メモリセル群ＭＣＧ２と、第２ドレイン側選択トランジスタＳＤＴ２と、の他に、第２他部メモリセル群ＭＣＨ２と、第２ソース側選択トランジスタＳＳＴ２と、第２接続部トランジスタＣＰＴ２と、をさらに有する。

第２ソース側選択トランジスタＳＳＴ２は、第２メモリセル群ＭＣＧ２の第２ドレイン側選択トランジスタＳＤＴ２とは反対の側に設けられ、第２半導体層ＳＥＭ２に形成されたチャネルを含み、第２ソース側選択ゲートＳＧＳ２を有する。

第２接続部トランジスタＣＰＴ２は、第２メモリセル群ＭＣＧ２と第２ソース側選択トランジスタＳＳＴ２との間に設けられ、第２半導体層ＳＥＭ２に形成されたチャネルを含み、第１バックゲートＢＧ１に電気的に接続された接続部ゲートを有す。

第２他部メモリセル群ＭＣＨ２は、第２ソース側選択トランジスタＳＳＴ２と第２接続部トランジスタＣＰＴ２との間に設けられ、直列に接続された複数の第２他部メモリトランジスタＭＣ２Ｂ（メモリセルＭＣ）を有す。なお、既に説明したように、第２メモリセル群ＭＣＧ２は、第２メモリトランジスタＭＣ２Ａ（メモリセルＭＣ）を含む。

複数の第２他部メモリトランジスタＭＣ２Ｂのそれぞれは、第２半導体層ＳＥＭ２に形成されたチャネルを含み、第１他部制御ゲートＣＧ１Ｂに電気的に接続された制御ゲートを有し、電気的にデータの書き換えが可能である。

第２ソース線ＳＬ２は、第２ソース側選択トランジスタＳＳＴ２の第２他部メモリセル群ＭＣＨ２とは反対の側で第２半導体層ＳＥＭ２に接続される。

（選択消去動作ＥＲ）
以下、不揮発性半導体記憶装置１０２における選択消去の際の制御部ＣＴＵの動作について説明する。

制御部ＣＴＵは、第１メモリトランジスタＭＣ１Ａ（第１メモリセル群ＭＣＧ１に属するメモリセルＭＣ）のうちの選択セルトランジスタＣＬ１の電荷保持層における選択消去動作ＥＲの際に、以下の動作を行う。なお、この選択セルトランジスタＣＬ１は、制御ゲートＣＧ１−３を有する。

すなわち、図６に表したように、制御部ＣＴＵは、第１ビット線ＢＬ１に第１電圧Ｖ１（高電圧Ｖｐｐであり、例えば２０Ｖ）を印加する。
そして、選択セルトランジスタＣＬ１の選択セルゲート（制御ゲートＣＧ０／１−３）に、第１電圧Ｖ１よりも低い第２電圧Ｖ２（例えば０Ｖ）を印加する。
そして、選択セルトランジスタＣＬ１以外の第１メモリトランジスタＭＣ１Ａの非選択セルゲート（制御ゲートＣＧ０／１−１、制御ゲートＣＧ０／１−２及び制御ゲートＣＧ０／１−４）に、第１電圧Ｖ１以下で第２電圧Ｖ２よりも高い第３電圧Ｖ３（高電圧Ｖｐｐと０Ｖとの中間の中間電圧Ｖｍであり、例えば１０Ｖ）を印加する。
そして、第１ドレイン側選択トランジスタＳＤＴ１の第１ドレイン側選択ゲートＳＧＤ１に、第１電圧Ｖ１以下で第３電圧Ｖ３以上の第４電圧Ｖ４（例えば中間電圧Ｖｍ）を印加する。
そして、第２ビット線ＢＬ２に、第２電圧Ｖ２よりも高く第３電圧Ｖ３以下の第５電圧Ｖ５（例えば、低電圧Ｖｃｃ）を印加する。なお、既に説明したように、第２ビット線ＢＬ２に、第２電圧Ｖ２（例えば０Ｖ）を印加しても良い。

さらに、制御部ＣＴＵは、第１ソース線ＳＬ１に第５電圧Ｖ５（低電圧Ｖｃｃ）または第２電圧（０Ｖ）を印加する。
そして、第１他部制御ゲートＣＧ１Ｂに第３電圧Ｖ３（中間電圧Ｖｍ）を印加する。
そして、第１ソース側選択ゲートＳＧＳ１に第３電圧Ｖ３よりも低い第８電圧Ｖ８を印加する。第８電圧Ｖ８として、例えば第２電圧（０Ｖ）を用いることができる。
そして、第１バックゲートＢＧ１に第１電圧Ｖ１（高電圧Ｖｐｐ）よりも低く第２電圧Ｖ２（０Ｖ）よりも高い第９電圧Ｖ９を印加する。第９電圧Ｖ９として、例えば中間電圧Ｖｍを用いることができる。
そして、第２ソース線ＳＬ２に第２電圧Ｖ２（０Ｖ）を印加し、第２制御ゲートＣＧ２Ａ（制御ゲートＣＧ２／３−１〜制御ゲートＣＧ２／３−４）に第６電圧Ｖ６（０Ｖ）を印加し、第２ドレイン側選択ゲートＳＧＤ２に第８電圧Ｖ８を印加し、第２ソース側選択ゲートＳＧＳ２に第８電圧Ｖ８を印加する。

この電圧関係により、選択セルトランジスタＣＬ１の電荷保持層に正電荷が注入または電子が放出され、すなわち、消去が行われる。すなわち、選択セルトランジスタＣＬ１のしきい値電圧が０Ｖよりも低くなる。

なお、選択セルトランジスタＣＬ１が含まれるメモリセル群（この場合は第１メモリセル群ＭＣＧ１）の非選択メモリセルにおいては、制御ゲートに中間電圧Ｖｍ（例えば１０Ｖ）が印加されているため、印加される電界が低いため、消去されない。

一方、選択セルトランジスタＣＬ１と制御ゲート及び選択ゲートが共通で、選択セルトランジスタＣＬ１が含まれるメモリストリングに隣接するメモリストリングにおいては、第２ビット線ＢＬ２を第５電圧Ｖ５（低電圧Ｖｃｃの３Ｖ）、または第２電圧（０Ｖ）を印加することで、これらのメモリストリングの非選択メモリセルに印加される電界が低いため、誤書き込みは起きない。

また、第１ビット線ＢＬ１が共通に接続されるメモリストリングは、選択ゲートＳＧ（第２ドレイン側選択ゲートＳＧＤ２及び第２ソース側選択ゲートＳＧＳ２）が第７電圧Ｖ７の０Ｖにされ、カットオフされることで、消去は起きない。

なお、選択メモリストリング（第１メモリストリングＭＣＳ１）の第１他部メモリセル群ＭＣＨ１と共通な制御ゲート（第１他部制御ゲートＣＧ１Ｂの制御ゲートＣＧ１／２−５〜ＣＧ１／２−８）には中間電圧Ｖｍ（例えば１０Ｖ）が印加され、印加される電界が低いため、この制御ゲートに対応するメモリセルＭＣ（第２他部メモリセル群ＭＣＨ２に含まれるメモリセル）では、誤書き込みは起こらない。

さらに、図５に表したように、第１メモリストリングＭＣＳ１と同様に、第３メモリストリングＭＣＳ３は、第３メモリセル群ＭＣＧ３と、第３ドレイン側選択トランジスタＳＤＴ３と、の他に、第３他部メモリセル群ＭＣＨ３と、第３ソース側選択トランジスタＳＳＴ３と、第３接続部トランジスタＣＰＴ３と、をさらに有する。
また、同様に、第４メモリストリングＭＣＳ４は、第４メモリセル群ＭＣＧ４と、第４ドレイン側選択トランジスタＳＤＴ４と、の他に、第４他部メモリセル群ＭＣＨ４と、第４ソース側選択トランジスタＳＳＴ４と、第４接続部トランジスタＣＰＴ４と、をさらに有する。

第３及び第４他部メモリセル群ＭＣＧ３及びＭＣＧ４、並びに、第３及び第４ソース側選択トランジスタＳＳＴ３及びＳＳＴ４の構成は、第１及び第２メモリストリングＭＣＳ１及びＭＣＳ２の場合と同様なので説明を省略する。

第３及び第４メモリセル群ＭＣＧ３及びＭＣＧ４の制御ゲートは、第１及び第２メモリセル群ＭＣＧ１及びＭＣＧ２の第１及び第２制御ゲートＣＧ１Ａ及びＣＧ２Ａに、それぞれ接続されている。
また、第３及び第４他部メモリセル群ＭＣＨ３及びＭＣＨ４の制御ゲートは、第１及び第２他部メモリセル群ＭＣＨ１及びＭＣＨ２の第１他部制御ゲートＣＧ１Ｂに、接続されている。

なお、第３及び第４ドレイン側選択トランジスタＳＤＴ３及びＳＤＴ４の制御ゲートは、それぞれ第１及び第２ドレイン側選択トランジスタＳＤＴ１及びＳＤＴ２の第１及び第２ドレイン側選択ゲートＳＧＤ１及びＳＧＤ２に接続されている。
また、第３及び第４ソース側選択トランジスタＳＳＴ３及びＳＳＴ４の制御ゲートは、それぞれ第１及び第２ソース側選択トランジスタＳＳＴ１及びＳＳＴ２の第１及び第２ソース側選択ゲートＳＧＳ１及びＳＧＳ２に接続されている。

第３接続部トランジスタＣＰＴ３は、第３メモリセル群ＭＣＧ３と第３ソース側選択トランジスタＳＳＴ３との間に設けられ、第３半導体層ＳＥＭ３に形成されたチャネルを含み、第２接続部ゲートＣＰＧ２を有する。以下では、第２接続部ゲートＣＰＧ２として第２バックゲートＢＧ２が用いられる例として説明する。

第４接続部トランジスタＣＰＴ４は、第４メモリセル群ＭＣＧ４と第４ソース側選択トランジスタＳＳＴ４との間に設けられ、第４半導体層ＳＥＭ４に形成されたチャネルを含み、第２接続部ゲートＣＰＧ２に接続された選択ゲートを有する。

不揮発性半導体記憶装置１０２が、制御部ＣＴＵは、このような構成の第３及び第４メモリストリングＭＣＳ３及びＭＣＳ４を有する場合において、第１メモリトランジスタＭＣ１Ａ（第１メモリセル群ＭＣＧ１に属するメモリセルＭＣ）のうちの選択セルトランジスタＣＬ１の選択消去動作ＥＲの際に、制御部ＣＴＵは、さらに第２バックゲートＢＧ２に第２電圧（０Ｖ）を印加する。

上記の電圧関係により、第３及び第４メモリストリングＭＣＳ３及びＭＣＳ４の誤書き込みを抑制し、所望の選択トランジスタ（この場合は、第１メモリトランジスタＭＣ１Ａに属する選択セルトランジスタＣＬ１）を選択的に消去することができる。

（書き込み動作ＷＲ）
以下、この不揮発性半導体記憶装置１０２における書き込み動作ＷＲの際の制御部ＣＴＵの動作について説明する。

第１メモリトランジスタＭＣ１Ａのうちの選択セルトランジスタＣＬ１における書き込み動作ＷＲの際に、制御部ＣＴＵは、以下の動作を行う。

すなわち、制御部ＣＴＵは、第１ビット線ＢＬ１に第２電圧Ｖ２（０Ｖ）を印加する。 そして、選択セルトランジスタＣＬ１の選択セルゲート（制御ゲートＣＧ０／１−３）に、第１電圧Ｖ１（高電圧Ｖｐｐ）を印加する。

そして、選択セルトランジスタＣＬ１以外の第１メモリトランジスタＭＣ１Ａの非選択セルゲート（制御ゲートＣＧ０／１−１、制御ゲートＣＧ０／１−２及び制御ゲートＣＧ０／１−４）に、第５電圧Ｖ５（例えば低電圧Ｖｃｃ）を印加する。
そして、第１ドレイン側選択ゲートＳＧＤ１に、第５電圧Ｖ５（低電圧Ｖｃｃ）を印加する。
そして、第２ビット線ＢＬ２に、第５電圧Ｖ５（低電圧Ｖｃｃ）を印加する。

さらに、制御部ＣＴＵは、第１ソース線ＳＬ１に第２電圧Ｖ２（０Ｖ）を印加する。
そして、第１他部制御ゲートＣＧ１Ｂに第５電圧Ｖ５（低電圧Ｖｃｃ）を印加する。
そして、第１ソース側選択ゲートＳＧＳ１に第２電圧Ｖ２（０Ｖ）を印加する。
そして、第１バックゲートＢＧ１に第５電圧Ｖ５（低電圧Ｖｃｃ）を印加する。
そして、第２ソース線ＳＬ２に第２電圧Ｖ２（０Ｖ）を印加する。
そして、第２制御ゲートＣＧ２Ａ（制御ゲートＣＧ２／３−１〜制御ゲートＣＧ２／３−４）に第２電圧Ｖ２（０Ｖ）を印加する。
そして、第２ドレイン側選択ゲートＳＧＤ２に第２電圧Ｖ２（０Ｖ）を印加する。
そして、第２ソース側選択ゲートＳＧＳ２に第２電圧Ｖ２（０Ｖ）を印加する。
さらに、第２バックゲートＢＧ２に第２電圧（０Ｖ）を印加する。

これにより、所望の選択トランジスタ（この場合は、第１メモリトランジスタＭＣ１Ａに属する選択セルトランジスタＣＬ１）に書き込むことができる。

（読み出し動作ＲＤ）
さらに、この不揮発性半導体記憶装置１０２における読み出し動作ＲＤの際の制御部ＣＴＵの動作について説明する。

第１メモリトランジスタＭＣ１Ａのうちの選択セルトランジスタＣＬ１における読み出し動作ＲＤの際に、制御部ＣＴＵは、以下の動作を行う。

すなわち、制御部ＣＴＵは、第１ビット線ＢＬ１に、第５電圧Ｖ５（例えば低電圧Ｖｃｃ）よりも低く第２電圧Ｖ２（例えば０Ｖ）よりも高い、読み出し時ビット線電圧Ｖｅを印加する。読み出し時ビット線電圧Ｖｅは、例えば１Ｖ〜２Ｖとすることができる。
そして、選択セルトランジスタＣＬ１の選択セルゲート（制御ゲートＣＧ０／１−３）に、検知電圧Ｖｓｅを印加する。
そして、選択セルトランジスタＣＬ１以外の第１メモリトランジスタＭＣ１Ａの非選択セルゲート（制御ゲートＣＧ０／１−１、制御ゲートＣＧ０／１−２及び制御ゲートＣＧ０／１−４）に、第５電圧Ｖ５（低電圧Ｖｃｃ）を印加する。
そして、第１ドレイン側選択ゲートＳＧＤ１に第５電圧Ｖ５（低電圧Ｖｃｃ）を印加する。
そして、第２ビット線ＢＬ２に、第２電圧Ｖ２（０Ｖ）を印加する。

さらに、制御部ＣＴＵは、第１ソース線ＳＬ１に第２電圧Ｖ２（０Ｖ）を印加する。
そして、第１他部制御ゲートＣＧ１Ｂに第５電圧Ｖ５（低電圧Ｖｃｃ）を印加する。
そして、第１ソース側選択ゲートＳＧＳ１に第５電圧Ｖ５（Ｖｃｃ）を印加する。
そして、第１バックゲートＢＧ１に第５電圧Ｖ５（低電圧Ｖｃｃ）を印加する。
そして、第２ソース線ＳＬ２に第２電圧Ｖ２（０Ｖ）を印加する。
そして、第２制御ゲートＣＧ２Ａ（制御ゲートＣＧ２／３−１〜制御ゲートＣＧ２／３−４）に第２電圧Ｖ２（０Ｖ）を印加する。
そして、第２ドレイン側選択ゲートＳＧＤ２に第２電圧Ｖ２（０Ｖ）を印加する。
そして、第２ソース側選択ゲートＳＧＳ２に第２電圧Ｖ２（０Ｖ）を印加する。
さらに、第２バックゲートＢＧ２に第２電圧（０Ｖ）を印加する。

これにより、所望の選択トランジスタ（この場合は、第１メモリトランジスタＭＣ１Ａに属する選択セルトランジスタＣＬ１）に格納された情報を読み出すことができる。

また、図５に表したように、選択したメモリセルが、第２、第３及び第４メモリストリングＭＣＳ２、ＭＣＳ３及びＭＣＳ４にそれぞれ属する選択セルトランジスタＣＬ２、ＣＬ３及びＣＬ４である場合も、図６に例示した条件の電圧を用いることで、選択消去動作ＥＲができる。すなわち、選択メモリセルの位置によって、例えば、第１メモリセル群ＭＣＧ１、第１他部メモリセル群ＭＣＨ１、第２メモリセル群ＭＣＧ２、第２他部メモリセル群ＭＣＨ２、第３メモリセル群、第３他部メモリセル群、第４メモリセル群、及び、第４他部メモリセル群等の位置が変化すると見なし、各配線、各選択ゲート、各制御ゲート、各接続部ゲートの位置を変化させ、同様の動作によって所望のメモリセルＭＣを選択的に消去することができる。
さらに、同様にして、書き込み動作ＷＲ及び読み出し動作ＲＤを行うことができる。

（第２の実施例）
以下、第２の実施形態に係る第２の実施例の不揮発性半導体記憶装置１２０について説明する。
図７及び図８は、第２の実施例に係る不揮発性半導体記憶装置の構成を例示する、それぞれ、模式的斜視図及び模式的断面図である。
なお、図７においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。

図７及び図８に表したように、本実施形態に係る不揮発性半導体記憶装置１２０は、第１の実施例に関して説明した半導体ピラーＳＰの２本が、接続部ＣＰによって接続されている。
すなわち、メモリ部ＭＵは、第１半導体ピラーＳＰ１に加えて、第２半導体ピラーＳＰ２（半導体ピラーＳＰ）と、第１接続部ＣＰ１（接続部ＣＰ）と、をさらに有する。

第２半導体ピラーＳＰ２は、例えばＹ軸方向において第１半導体ピラーＳＰ１（半導体ピラーＳＰ）と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。第１接続部ＣＰ１は、第１半導体ピラーＳＰ１と第２半導体ピラーＳＰ２とをＺ軸方向における同じ側（基板１１の側）で電気的に接続する。第１接続部ＣＰ１は、Ｙ軸方向に延在して設けられる。第１接続部ＣＰ１には、第１及び第２半導体ピラーＳＰ１及びＳＰ２と同じ材料が用いられる。

すなわち、基板１１の主面１１ａの上に、層間絶縁膜１３を介してバックゲートＢＧ（接続部導電層）が設けられる。そして、第１バックゲートＢＧ１（バックゲートＢＧ）の第１及び第２半導体ピラーＳＰ１及びＳＰ２に対向する部分に溝が設けられ、溝の内部に、外側絶縁膜４３、記憶層４８及び内側絶縁膜４２が形成され、その残余の空間に半導体からなる接続部ＣＰが埋め込まれる。なお、溝における外側絶縁膜４３、記憶層４８、内側絶縁膜４２及び接続部ＣＰの形成は、貫通ホールＴＨにおける外側絶縁膜４３、記憶層４８、内側絶縁膜４２及び半導体ピラーＳＰの形成と同時に、一括して行われる。このように、バックゲートＢＧは、接続部ＣＰに対向して設けられる。

すなわち、第１接続部ＣＰ１及び第１バックゲートＢＧ１により、図５に例示した第１接続部トランジスタＣＰＴ１が形成される。

これにより、第１及び第２半導体ピラーＳＰ１及びＳＰ２と、接続部ＣＰと、によって、Ｕ字形状の半導体ピラーが形成され、これが、Ｕ字形状のメモリストリングとなる。
なお、図８に例示したように、第１及び第２半導体ピラーＳＰ１及びＳＰ２の間の電極膜ＷＬは、絶縁層ＩＬによって分断されている。

図７及び図８に表したように、第１半導体ピラーＳＰ１の第１接続部ＣＰ１とは反対の端は、ビット線ＢＬ（第１ビット線ＢＬ１）に接続され、第２半導体ピラーＳＰ１の第１接続部ＣＰ１とは反対の端は、ソース線ＳＬ（第１ソース線ＳＬ１）に接続されている。なお、半導体ピラーＳＰとビット線ＢＬとはビアＶＡ１及びビアＶＡ２により接続される。

本具体例では、ビット線ＢＬは、Ｙ軸方向に延在し、ソース線ＳＬは、Ｘ軸方向に延在する。

そして、積層構造体ＭＬとビット線ＢＬとの間において、第１半導体ピラーＳＰ１に対向して、第１ドレイン側選択ゲートＳＧＤ１が設けられ、第２半導体ピラーＳＰ２に対向して、第１ソース側選択ゲートＳＧＳ１が設けられる。

さらに、第３半導体ピラーＳＰ３と、第４半導体ピラーＳＰ４と、第２接続部ＣＰ２（接続部ＣＰ）と、が設けられている。

第３半導体ピラーＳＰ３は、Ｙ軸方向において、第２半導体ピラーＳＰ２の第１半導体ピラーＳＰ１とは反対の側で第２半導体ピラーＳＰ２と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。第４半導体ピラーＳＰ４は、Ｙ軸方向において、第３半導体ピラーＳＰ３の第２半導体ピラーＳＰ２とは反対の側で第３半導体ピラーＳＰ３と隣接し、積層構造体ＭＬをＺ軸方向に貫通する。

第２接続部ＣＰ２は、第３半導体ピラーＳＰ３と第４半導体ピラーＳＰ４とをＺ軸方向における同じ側（第１接続部ＣＰ１と同じ側）で電気的に接続する。第２接続部ＣＰ２は、Ｙ軸方向に延在して設けられ、第１バックゲートＢＧ１に対向している。

記憶層４８は、電極膜ＷＬのそれぞれと第３及び第４半導体ピラーＳＰ３及びＳＰ４との間、並びに、バックゲートＢＧと第２接続部ＣＰ２との間、にも設けられる。内側絶縁膜４２は、第３及び第４半導体ピラーＳＰ３及びＳＰ４と記憶層４８との間、並びに、記憶層４８と第２接続部ＣＰ２との間、にも設けられる。外側絶縁膜４３は、電極膜ＷＬのそれぞれと記憶層４８との間、並びに、記憶層４８とバックゲートＢＧとの間、にも設けられる。

そして、ソース線ＳＬは、第３半導体ピラーＳＰ３の第２接続部ＣＰ２とは反対の側の第３端部と接続される。そして、ビット線ＢＬは、第４半導体ピラーＳＰ４の第２接続部ＣＰ２とは反対の側の第４端部と接続される。

そして、第３半導体ピラーＳＰ３に対向して、第２ソース側選択ゲートＳＧＳ２が設けられ、第４半導体ピラーＳＰ４に対向して、第２ドレイン側選択ゲートＳＧＤ２が設けられる。

選択ゲートＳＧ（第１及び第２ドレイン側選択ゲートＳＧＤ１及びＳＧＤ２、並びに、第１及び第２ソース側選択ゲートＳＧＳ１及びＳＧＳ２）には、任意の導電材料を用いることができ、例えばポリシリコンまたはアモルファスシリコンを用いることができる。本具体例では選択ゲートＳＧは、Ｙ軸方向に分断され、Ｘ軸方向に沿って延在する帯状の形状を有している。

なお、ここで、不揮発性半導体記憶装置１２０において複数設けられる半導体ピラーに関し、半導体ピラーの全体または任意の半導体ピラーを指す場合には、「半導体ピラーＳＰ」と言い、半導体ピラーどうしの関係を説明する際などにおいて、特定の半導体ピラーを指す場合に、「第ｎ半導体ピラーＳＰｎ」（ｎは１以上の任意の整数）と言うことにする。同様に、接続部に関し、「第ｎ接続部ＣＰｎ」と言うことにする。

第１及び第２半導体ピラーＳＰ１及びＳＰ２及び第１接続部ＣＰ１が、第１半導体層ＳＥＭ１に相当し、第３及び第４半導体ピラーＳＰ３及びＳＰ４及び第３接続部ＣＰ１が、第２半導体層ＳＥＭ２に相当する。

また、第１〜第４半導体ピラーＳＰ１〜ＳＰ４並びに第１及び第２接続部ＣＰ１及びＣＰ２に対して、Ｘ軸方向において隣接する第５〜第８半導体ピラーＳＰ５〜ＳＰ８並びに第３及び第４接続部ＣＰ３及びＣＰ４が設けられ、第５及び第６半導体ピラーＳＰ５及びＳＰ６及び第３接続部ＣＰ３が、第３半導体層ＳＥＭ３に相当し、第７及び第８半導体ピラーＳＰ７及びＳＰ８及び第４接続部ＣＰ４が、第４半導体層ＳＥＭ４に相当する。
第３及び第４接続部ＣＰ３及びＣＰ４は、Ｙ軸方向に延在して設けられ、第１バックゲートＢＧ１に対して平行に延在する第２バックゲートＢＧ２に対向する。

なお、図８に表したように、積層構造体ＭＬの最上部（基板１１から最も遠い側）には、層間絶縁膜１５が設けられている。そして、積層構造体ＭＬの上に層間絶縁膜１６が設けられ、その上に選択ゲートＳＧが設けられ、選択ゲートＳＧどうしの間には層間絶縁膜１７が設けられている。そして、選択ゲートＳＧに貫通ホールＴＨが設けられ、その内側面に選択トランジスタの選択ゲート絶縁膜ＳＧＩが設けられ、その内側に半導体が埋め込まれている。この半導体は、半導体ピラーＳＰに含まれる。

そして、層間絶縁膜１７の上に層間絶縁膜１８が設けられ、その上に、ソース線ＳＬとビア２２（ビアＶＡ１、ＶＡ２）が設けられ、ソース線ＳＬの周りには層間絶縁膜１９が設けられている。そして、ソース線ＳＬの上に層間絶縁膜２３が設けられ、その上にビット線ＢＬが設けられている。ビット線ＢＬは、Ｙ軸に沿った帯状の形状を有している。
なお、層間絶縁膜１５、１６、１７、１８、１９及び２３、並びに、選択ゲート絶縁膜ＳＧＩには、例えば酸化シリコンを用いることができる。

なお、図８に例示した配線接続部ＭＵ２のように、Ｘ軸方向における一方の端において、電極膜ＷＬは、ビアプラグ３１によってワード配線３２に接続され、例えば基板１１に設けられる駆動回路と電気的に接続される。そして、同様に、Ｘ軸方向における他方の端において、別の電極膜ＷＬは、ビアプラグによってワード配線に接続され、駆動回路と電気的に接続される。すなわち、Ｚ軸方向に積層された各電極膜ＷＬのＸ軸方向における長さが階段状に変化させられ、Ｘ軸方向の一方の端では一方の電極膜ＷＬによって駆動回路との電気的接続が行われ、Ｘ軸方向の他方の端では、他方の電極膜ＷＬよって駆動回路との電気的接続が行われる。

このような構成の不揮発性半導体記憶装置１２０において、制御部ＣＴＵが、図６に例示した動作を行うことで、選択消去動作ＥＲが実施でき、装置の動作信頼性を向上できる。また、図６に例示した書き込み動作ＷＲ及び読み出し動作ＲＤを行うことで、所望の動作を行うことができる。

（第３の実施の形態）
図９は、第３の実施形態に係る不揮発性半導体記憶装置の構成を例示する模式図である。
すなわち、同図は不揮発性半導体記憶装置１０３の構成を例示する回路図である。なお、図９においては、図を見やすくするために、一部の配線を省略して描かれている。
図１０は、第３の実施形態に係る不揮発性半導体記憶装置の動作を例示する表である。 図９に表したように、本実施形態に係る不揮発性半導体記憶装置１０３は、メモリストリングの半導体層がベース半導体層を有している。そして、それぞれのメモリストリングは、折り返し構造を有している。

すなわち、本実施形態に係る不揮発性半導体記憶装置１０３は、メモリ部ＭＵと制御部ＣＴＵとを備える。

メモリ部ＭＵは、第１メモリストリングＭＣＳ１と、第１配線Ｗ１１と、第１他部配線Ｗ１２と、第１ベース配線ＳＢ１と、を有する。以下では、第１配線Ｗ１１として第１ビット線ＢＬ１が用いられ、第１他部配線Ｗ１２として第１ソース線ＳＬ１が用いられる例として説明する。第１ベース配線ＳＢ１は、複数設けられるベース配線ＳＢのうちの１つである。

第１メモリストリングＭＣＳ１は、第１メモリセル群ＭＣＧ１と、第１他部メモリセル群ＭＣＨ１と、第１選択トランジスタＳＧＴ１１と、第１他部選択トランジスタＳＧＴ１２と、第１接続部トランジスタＣＰＴ１と、を有する。以下では、第１選択トランジスタＳＧＴ１１として第１ドレイン側選択トランジスタＳＤＴ１が用いられ、第１他部選択トランジスタＳＧＴ１２として第１ソース側選択トランジスタＳＳＴ１が用いられる例として説明する。

第１メモリセル群ＭＣＧ１は、直列に接続された複数の第１メモリトランジスタＭＣ１Ａを有する。複数の第１メモリトランジスタＭＣ１Ａのそれぞれは、第１ベース半導体層ＢＳＥＭ１に接触して設けられた第１半導体層ＳＥＭ１に形成されたチャネルを含む。複数の第１メモリトランジスタＭＣ１Ａのそれぞれは、第１制御ゲートＣＧ１Ａを有し、電気的にデータの書き換えが可能である。

第１ドレイン側選択トランジスタＳＤＴ１は、第１メモリセル群ＭＣＧ１の一方の端の側に設けられ、第１半導体層ＳＥＭ１に形成されたチャネルを含み、第１選択ゲートＳＧ１１を有す。以下では、第１選択ゲートＳＧ１１として第１ドレイン側選択ゲートＳＧＤ１が用いられる例として説明する。

第１ソース側選択トランジスタＳＳＴ１は、第１メモリセル群ＭＣＧ１の第１ドレイン側選択トランジスタＳＤＴ１とは反対の側に設けられ、第１半導体層ＳＥＭ１に形成されたチャネルを含み、第１他部選択ゲートＳＧ１２を有す。以下では、第１他部選択ゲートＳＧ１２として、第１ソース側選択ゲートＳＧＳ１が用いられる例として説明する。

第１接続部トランジスタＣＰＴ１は、第１メモリセル群ＭＣＧ１と第１ソース側選択トランジスタＳＳＴ１との間に設けられ、第１半導体層ＳＥＭ１に形成されたチャネルを含み、第１接続部ゲートＣＰＧ１を有す。以下では、第１接続部ゲートＣＰＧ１として第１バックゲートＢＧ１が用いられる例として説明する。

第１他部メモリセル群ＭＣＨ１は、第１ソース側選択トランジスタＳＳＴ１と第１接続部トランジスタＣＰＴ１との間に設けられ、直列に接続された複数の第１他部メモリトランジスタＭＣ１Ｂを有す。

複数の第１他部メモリトランジスタＭＣ１Ｂのそれぞれは、第１半導体層ＳＥＭ１に形成されたチャネルを含み、第１他部制御ゲートＣＧ１Ｂを有し、電気的にデータの書き換えが可能である。

第１ビット線ＢＬ１は、第１ドレイン側選択トランジスタＳＤＴ１の第１メモリセル群ＭＣＧ１とは反対の側で第１半導体層ＳＥＭ１に接続される。
第１ソース線ＳＬ１は、第１ソース側選択トランジスタＳＳＴ１の第１他部メモリセル群ＭＣＨ１とは反対の側で第１半導体層ＳＥＭ１に接続される。
そして、第１ベース配線ＳＢ１は、第１ベース半導体層ＢＳＥＭ１に接続される。

なお、不揮発性半導体記憶装置１０３においては、ビット線とソース線とが互いに平行に配置され、ビット線及びソース線が、選択ゲート、制御ゲート及びバックゲートに対して交差（例えば直交）している。

（選択消去動作ＥＲ）
以下、この不揮発性半導体記憶装置１０３における選択消去動作ＥＲの際の制御部ＣＴＵの動作について説明する。
制御部ＣＴＵは、第１メモリトランジスタＭＣ１Ａ（第１メモリセル群ＭＣＧ１に属するメモリセルＭＣ）のうちの選択セルトランジスタＣＬ１における選択消去動作ＥＲの際に、以下の動作を行う。なお、この選択セルトランジスタＣＬ１は、制御ゲートＣＧ１−３を有する。

すなわち、図１０に表したように、制御部ＣＴＵは、第１ビット線ＢＬ１及び第１ソース線ＳＬ１に第１電圧Ｖ１（例えば高電圧Ｖｐｐであり、例えば２０Ｖ）を印加する。または、制御部ＣＴＵは、第１ビット線ＢＬ１及び第１ソース線ＳＬ１を浮遊状態ＯＰＮに設定する。

そして、選択セルトランジスタＣＬ１の選択セルゲートＣＧ１−３に第１電圧Ｖ１よりも低い第２電圧Ｖ２（例えば０Ｖ）を印加する。

そして、選択セルトランジスタＣＬ１以外の第１メモリトランジスタＭＣ１Ａの非選択セルゲート（制御ゲートＣＧ１−１、制御ゲートＣＧ１−２、制御ゲートＣＧ１−４）に、第１電圧Ｖ１よりも低く第２電位Ｖ２よりも高い第３電圧Ｖ３（例えば中間電圧Ｖｍであり、例えば１０Ｖ）を印加する。

そして、第１他部制御ゲートＣＧ１Ｂ（制御ゲートＣＧ１−５〜制御ゲートＣＧ１−８）に、第３電圧Ｖ３（例えば中間電圧Ｖｍ）を印加する。

そして、第１ドレイン側選択ゲートＳＧＤ１及び第１ソース側選択ゲートＳＧＳ１に、第１電圧Ｖ１よりも低く第２電圧Ｖ２よりも高い第１０電圧Ｖ１０を印加する。第１０電圧Ｖ１０として、例えば中間電圧Ｖｍ（例えば１０Ｖ）が用いられる。

そして、第１バックゲートＢＧ１に、第１電圧Ｖ１よりも低く第２電位Ｖ２よりも高い第１１電圧Ｖ１１を印加する。第１１電圧Ｖ１１として、中間電圧Ｖｍと用いることができる。
そして、第１ベース配線ＳＢ１に、第１電圧Ｖ１（例えば高電圧Ｖｐｐであり、例えば２０Ｖ）を印加する。

この電圧関係により、選択セルトランジスタＣＬ１の電荷保持層と第１ベース半導体層ＢＳＥＭ１との間に高電界が印加され、電荷保持層から電子が第１ベース半導体層ＢＳＥＭ１の側へ放出される、及び、正孔が電荷保持層に注入される、のいずれかが行われ、選択セルトランジスタＣＬ１のしきい値電圧は０Ｖより低くなる。

そして、選択セルトランジスタＣＬ１と同一のメモリセル群に属する非選択メモリセルの制御ゲートには中間電圧Ｖｍ（例えば１０Ｖ）が印加され、印加される電界が低いため、非選択メモリセルは消去されない。

さらに、図９に表したように、メモリ部ＭＵは、第２メモリストリングＭＣＳ２をさらに有することができる。

第２メモリストリングＭＣＳ２は、第２メモリセル群ＭＣＧ２と、第２他部メモリセル群ＭＣＨ２と、第２選択トランジスタＳＧＴ２１と、第２他部選択トランジスタＳＧＴ２２と、第２接続部トランジスタＣＰＴ２と、を有す。以下では、第２選択トランジスタＳＧＴ２１として第２ドレイン側選択トランジスタＳＤＴ２が用いられ、第２他部選択トランジスタＳＧＴ２２として第２ソース側選択トランジスタＳＳＴ２が用いられる例として説明する。

第２メモリセル群ＭＣＧ２は、直列に接続された複数の第２メモリトランジスタＭＣ２Ａを有する。複数の第２メモリトランジスタＭＣ２Ａのそれぞれは、第２ベース半導体層ＢＳＥＭ２に接触して設けられ、第１半導体層ＳＥＭ１と電気的に分離された第２半導体層ＳＥＭ２に形成されたチャネルを含み、第２制御ゲートＣＧ２Ａを有し、電気的にデータの書き換えが可能である。

第２ドレイン側選択トランジスタＳＤＴ２は、第２メモリセル群ＭＣＧ２の一方の端の側に設けられ、第２半導体層ＳＥＭ２に形成されたチャネルを含み、第２選択ゲートＳＧ２１を有す。以下では、第２選択ゲートＳＧ２１として第２ドレイン側選択ゲートＳＧＤ２が用いられる例として説明する。

第２ソース側選択トランジスタＳＳＴ２は、第２メモリセル群ＭＣＧ２の第２ドレイン側選択トランジスタＳＤＴ２とは反対の側に設けられ、第２半導体層ＳＥＭ２に形成されたチャネルを含み、第２他部選択ゲートＳＧ２２を有す。以下では、第２他部選択ゲートＳＧ２２として第２ソース側選択ゲートＳＧＳ２が用いられる例として説明する。

第２接続部トランジスタＣＰＴ２は、第２メモリセル群ＭＣＧ２と第２ソース側選択トランジスタＳＳＴ２との間に設けられ、第２半導体層ＳＥＭ２に形成されたチャネルを含み、第２接続部ゲートＣＰＧ２を有す。以下では、第２接続部ゲートＣＰＧ２として第２バックゲートＢＧ２が用いられる例として説明する。

第２他部メモリセル群ＭＣＨ２は、第２ソース側選択トランジスタＳＳＴ２と第２接続部トランジスタＣＰＴ２との間に設けられ、直列に接続された複数の第２他部メモリトランジスタＭＣ２Ｂを有す。

複数の第２他部メモリトランジスタＭＣ２Ｂのそれぞれは、第２半導体層ＳＥＭ２に形成されたチャネルを含み、第２他部制御ゲートＣＧ２Ｂを有し、電気的にデータの書き換えが可能である。

上記の第１メモリトランジスタＭＣ１Ａ（第１メモリセル群ＭＣＧ１に属するメモリセルＭＣ）のうちの上記の選択セルトランジスタＣＬ１における選択消去動作ＥＲの際には、図１０に表したように、制御部ＣＴＵは、第２制御ゲートＣＧ２Ａ（制御ゲートＣＧ２−１〜制御ゲートＣＧ２−４）、及び、第２他部制御ゲートＣＧ２Ｂ（制御ゲートＣＧ２−５〜制御ゲートＣＧ２−８）に、第３電圧Ｖ３（中間電圧Ｖｍ）を印加する。

そして、第２ドレイン側選択ゲートＳＧＤ２及び第２ソース側選択ゲートＳＧＳ２に、第１０電圧Ｖ１０を印加する。

そして、第２バックゲートＢＧ２に、第１１電圧Ｖ１１を印加する。
なお、このとき、既に説明したように、第１ベース配線ＳＢ１には、第１電圧Ｖ１（例えば高電圧Ｖｐｐである２０Ｖ）が印加されている。

また、第１ベース配線ＳＢ１、第１ビット線ＢＬ１及び第１ソース線ＳＬ１と共通に接続される第２メモリストリングＭＣＳ２に属するメモリセルＭＣは、第２ドレイン側選択ゲートＳＧＤ２、第２ソース側選択ゲートＳＧＳ２、第２制御ゲートＣＧ２Ａ及び第２他部制御ゲートＣＧ２Ｂ（制御ゲートＣＧ２−１〜制御ゲートＣＧ２−８）、並びに、第２バックゲートＢＧ２に中間電圧Ｖｍ（１０Ｖ）が印加され誤消去が、抑制される。

このように、第２メモリストリングＭＣＳ２に属する第２メモリトランジスタＭＣ２Ａ及び第２他部メモリトランジスタＭＣ２Ｂの非選択メモリセルは消去されない。

さらに、図９に表したように、メモリ部ＭＵは、第３メモリストリングＭＣＳと、第２配線Ｗ２１と、第２他部配線Ｗ２２と、第２ベース配線ＳＢ２と、をさらに有することができる。以下では、第２配線Ｗ２１として第２ビット線ＢＬ２が用いられ、第２他部配線Ｗ２２として第２ソース線ＳＬ２が用いられる例として説明する。なお、第２ベース配線ＳＢ２は、複数設けられるベース配線ＳＢのうちの１つである。

第３メモリストリングＭＣＳ３は、第３メモリセル群ＭＣＧ３と、第３他部メモリセル群ＭＣＨ３と、第３選択トランジスタＳＧＴ３１と、第３他部選択トランジスタＳＧＴ３２と、第３接続部トランジスタＣＰＴ３と、を有す。以下では、第３選択トランジスタＳＧＴ３１として第３ドレイン側選択トランジスタＳＤＴ３が用いられ、第３他部選択トランジスタＳＧＴ３２として第３ソース側選択トランジスタＳＳＴ３が用いられる例として説明する。

第３メモリセル群ＭＣＧ３は、直列に接続された複数の第３メモリトランジスタＭＣ３Ａを有する。複数の第３メモリトランジスタＭＣ３Ａのそれぞれは、第３ベース半導体層ＢＳＥＭ３に接触して設けられ、第１半導体層ＳＥＭ１及び第２半導体層ＳＥＭ２と電気的に分離された第３半導体層ＳＥＭ３に形成されたチャネルを含み、第１制御ゲートＣＧ１Ａに接続され、電気的にデータの書き換えが可能である。

第３ドレイン側選択トランジスタＳＤＴ３は、第３メモリセル群ＭＣＧ３の一方の端の側に設けられ、第３半導体層ＳＥＭ３に形成されたチャネルを含み、第１選択ゲートＳＧ１１に接続されている。

第３ソース側選択トランジスタＳＳＴ３は、第３メモリセル群ＭＣＧ３の第３ドレイン側選択トランジスタＳＤＴ３とは反対の側に設けられ、第３半導体層ＳＥＭ３に形成されたチャネルを含み、第１他部選択ゲートＳＧ１２に接続されている。

第３接続部トランジスタＣＰＴ３は、第３メモリセル群ＭＣＧ３と第３ソース側選択トランジスタＳＳＴ３との間に設けられ、第３半導体層ＳＥＭ３に形成されたチャネルを含み、第１接続部ゲートＣＰＧ１に接続されている。

第３他部メモリセル群ＭＣＨ３は、第３ソース側選択トランジスタＳＳＴ３と第３接続部トランジスタＣＰＴ３との間に設けられ、直列に接続された複数の第３他部メモリトランジスタＭＣ３Ｂを有す。

複数の第３他部メモリトランジスタＭＣ３Ｂのそれぞれは、第３半導体層ＳＥＭ３に形成されたチャネルを含み、第１他部制御ゲートＣＧ１Ｂに接続され、電気的にデータの書き換えが可能である。

第２ビット線ＢＬ２は、第３ドレイン側選択トランジスタＳＤＴ３の第３メモリセル群ＭＣＧ３とは反対の側で第３半導体層ＳＥＭ３に接続される。
第２ソース線ＳＬ２は、第３ソース側選択トランジスタＳＳＴ３の第３他部メモリセル群ＭＣＨ３とは反対の側で第３半導体層ＳＥＭ３に接続される。
そして、第２ベース配線ＳＢ２は、第３ベース半導体層ＢＳＥＭ３に接続される。

上記の第１メモリトランジスタＭＣ１Ａ（第１メモリセル群ＭＣＧ１に属するメモリセルＭＣ）のうちの上記の選択セルトランジスタＣＬ１における選択消去動作ＥＲの際には、さらに、図１０に表したように、制御部ＣＴＵは、さらに、第２ビット線ＢＬ２及び第２ソース線ＳＬ２に、第１電圧Ｖ１よりも低く第２電位Ｖ２よりも高い第１２電圧Ｖ１２をを印加する。または、第２ビット線ＢＬ２及び第２ソース線ＳＬ２を浮遊状態ＯＰＮに設定する。第１２電圧Ｖ１２として、例えば中間電圧Ｖｍ（例えば１０Ｖ）を用いることができる。

そして、第２ベース配線ＳＢ２に第１電圧Ｖ１よりも低く第２電位Ｖ２よりも高い第１３電圧Ｖ１３を印加する。第１３電圧Ｖ１３として、例えば中間電圧Ｖｍ（例えば１０Ｖ）を用いることができる。または、第２ベース配線ＳＢ２を浮遊状態ＯＰＮに設定しても良い。

これにより、選択セルトランジスタＣＬ１が属するメモリセル群の制御ゲートＣＧ、選択ゲートＳＧ、バックゲートＢＧと共通に接続されるメモリストリング（第３メモリストリングＭＣＳ３）に属するメモリセルＭＣは、第２ビット線ＢＬ２及び第２ソース線ＳＬ２に中間電圧Ｖｍ（１０Ｖ）が印加され、または、浮遊状態ＯＰＮとされため、電界が印加されないので、消去されない。

なお、図９に表したように、メモリ部ＭＵは、第４メモリストリングＭＣＳ４をさらに有することができる。

第４メモリストリングＭＣＳ４は、第４メモリセル群ＭＣＧ４と、第４他部メモリセル群ＭＣＨ４と、第４選択トランジスタＳＧＴ４１と、第４他部選択トランジスタＳＧＴ４２と、第４接続部トランジスタＣＰＴ４と、を有す。以下では、第４選択トランジスタＳＧＴ４１として第４ドレイン側選択トランジスタＳＤＴ４が用いられ、第４他部選択トランジスタＳＧＴ４２として第４ソース側選択トランジスタＳＳＴ４が用いられる例として説明する。

第４メモリセル群ＭＣＧ４は、直列に接続された複数の第４メモリトランジスタＭＣ４Ａを有する。複数の第４メモリトランジスタＭＣ４のそれぞれは、第４ベース半導体層ＢＳＥＭ４に接触して設けられ、第１半導体層ＳＥＭ１、第２半導体層ＳＥＭ２、第３半導体層ＳＥＭ３と電気的に分離された第４半導体層ＳＥＭ４に形成されたチャネルを含み、第２制御ゲートＣＧ２Ａに接続され、電気的にデータの書き換えが可能である。

第４ドレイン側選択トランジスタＳＤＴ４は、第４メモリセル群ＭＣＧ４の一方の端の側に設けられ、第４半導体層ＳＥＭ４に形成されたチャネルを含み、第２選択ゲートＳＧ２１に接続されている。

第４ソース側選択トランジスタＳＳＴ４は、第４メモリセル群ＭＣＧ４の第４ドレイン側選択トランジスタＳＤＴ４とは反対の側に設けられ、第４半導体層ＳＥＭ４に形成されたチャネルを含み、第２他部選択ゲートＳＧ２２に接続されている。

第４接続部トランジスタＣＰＴ４は、第４メモリセル群ＭＣＧ４と第４ソース側選択トランジスタＳＳＴ４との間に設けられ、第４半導体層ＳＥＭ４に形成されたチャネルを含み、第２接続部ゲートＣＰＧ２に接続されている。

第４他部メモリセル群ＭＣＨ４は、第４ソース側選択トランジスタＳＳＴ４と第４接続部トランジスタＣＰＴ４との間に設けられ、直列に接続された複数の第４他部メモリトランジスタＭＣ４Ｂを有す。

複数の第４他部メモリトランジスタＭＣ４Ｂのそれぞれは、第４半導体層ＳＥＭ４に形成されたチャネルを含み、第２他部制御ゲートＣＧ２Ｂに接続され、電気的にデータの書き換えが可能である。

なお、第２ビット線ＢＬ２は、第４ドレイン側選択トランジスタＳＤＴ４の第４メモリセル群ＭＣＧ４とは反対の側で第４半導体層ＳＥＭ４にさらに接続されている。
また、第２ソース線ＳＬ２は、第４ソース側選択トランジスタＳＳＴ４の第４他部メモリセル群ＭＣＨ４とは反対の側で第４半導体層ＳＥＭ４にさらに接続されている。
そして、第２ベース配線ＳＢ２は、第４ベース半導体層ＢＳＥＭ４にさらに接続されている。

このような構成を有する第４メモリストリングＭＣＳ４の各メモリセルＭＣにおいても、第２メモリストリングＭＣＳ２及び第３メモリストリングＭＣＳ３と同様に、消去は行われない。

（書き込み動作）
以下、この不揮発性半導体記憶装置１０３における書き込み動作ＷＲの際の制御部ＣＴＵの動作について説明する。
第１メモリトランジスタＭＣ１Ａのうちの選択セルトランジスタＣＬ１における書き込み動作ＷＲの際に、制御部ＣＴＵは、以下の動作を行う。

すなわち、制御部ＣＴＵは、第１ビット線ＢＬ１に第２電圧Ｖ２（０Ｖ）を印加する。 そして、選択セルトランジスタＣＬ１の選択セルゲート（制御ゲートＣＧ１−３）に、第１電圧Ｖ１（高電圧Ｖｐｐ）を印加する。

そして、選択セルトランジスタＣＬ１以外の第１メモリトランジスタＭＣ１Ａの非選択セルゲート（制御ゲートＣＧ１−１、制御ゲートＣＧ１−２及び制御ゲートＣＧ１−４）に、第５電圧Ｖ５（例えば低電圧Ｖｃｃ）を印加する。
そして、第１ドレイン側選択ゲートＳＧＤ１に、第５電圧Ｖ５（低電圧Ｖｃｃ）を印加する。
そして、第２ビット線ＢＬ２に、第５電圧Ｖ５（低電圧Ｖｃｃ）を印加する。または、第２ビット線ＢＬ２を浮遊状態ＯＰＮとする。
そして、第１ベース配線ＳＢ１に第２電圧Ｖ２（０Ｖ）を印加する。

さらに、制御部ＣＴＵは、第１ソース線ＳＬ１に第２電圧Ｖ２（０Ｖ）を印加する。
そして、第１他部制御ゲートＣＧ１Ｂ（制御ゲートＣＧ１−５〜制御ゲートＣＧ１−８）に第５電圧Ｖ５（低電圧Ｖｃｃ）を印加する。
そして、第１ソース側選択ゲートＳＧＳ１に第２電圧Ｖ２（０Ｖ）を印加する。
そして、第１バックゲートＢＧ１に第５電圧Ｖ５（低電圧Ｖｃｃ）を印加する。
そして、第２ソース線ＳＬ２に第２電圧Ｖ２（０Ｖ）を印加する。

そして、第２制御ゲートＣＧ２Ａ（制御ゲートＣＧ２−１〜制御ゲートＣＧ２−４）、及び第２他部制御ゲートＣＧ２Ｂ（制御ゲートＣＧ２−５〜制御ゲートＣＧ２−８）、並びに、第２ドレイン側選択ゲートＳＧＤ２及び第２バックゲートＢＧ２に、第２電圧Ｖ２（０Ｖ）を印加する。なお、第２電圧Ｖ２として０Ｖを用いない場合においても、第２制御ゲートＣＧ２Ａ及び第２他部制御ゲートＣＧ２Ｂ、並びに、第２ドレイン側選択ゲートＳＧＤ２及び第２バックゲートＢＧ２に０Ｖを印加しても良い。
そして、第２ソース側選択ゲートＳＧＳ２に第２電圧Ｖ２（０Ｖ）を印加する。
さらに、第２ベース配線ＳＢ２に低電圧Ｖｃｃを印加する。または、第２ベース配線ＳＢ２を浮遊状態ＯＰＮとする。なお、第２電圧Ｖ２として０Ｖを用いない場合において、第２ベース配線ＳＢ２に０Ｖを印加しても良い。

これにより、所望の選択トランジスタ（この場合は、第１メモリトランジスタＭＣ１Ａに属する選択セルトランジスタＣＬ１）に書き込むことができる。

すなわち、選択セルトランジスタＣＬ１の電荷保持層と第１ベース半導体層ＢＳＥＭ１間に高電界が印加され、電荷保持層に電子が注入される、または、第１ベース半導体層ＢＳＥＭ１へ正孔が放出され、選択セルトランジスタＣＬ１のしきい値電圧は０Ｖより高くなる。

選択セルトランジスタＣＬ１と同一のメモリセル群に属する非選択メモリセルにおいては、印加される電界が低いので、書き込みが行われない。

一方、第１制御ゲートＣＧ１Ａ及び第１他部制御ゲートＣＧ１Ｂ（制御ゲートＣＧ１−１〜制御ゲートＣＧ１−８）、第１ドレイン側選択ゲートＳＧＤ１、第１ソース側選択ゲートＳＧＳ１、並びに、第１バックゲートＢＧ１と共通に接続され、選択セルトランジスタＣＬが含まれるメモリストリングに隣接するメモリストリングに含まれるメモリセルＭＣにおいては、第２ビット線ＢＬ２及び第２ソース線ＳＬ２を低電圧Ｖｃｃ（例えば３Ｖ）、または、浮遊状態ＯＰＮに設定することで、書き込みが防止される。

また、第１ベース配線ＳＢ１、第１ビット線ＢＬ１及び第１ソース線ＳＬ１と共通に接続されるメモリストリングにおいては、第２ドレイン側選択ゲートＳＧＤ２及び第２ソース側選択ゲートＳＧＳ２、並びに、第２制御ゲートＣＧ２Ａ及び第２他部制御ゲートＣＧ２Ｂ（制御ゲートＣＧ２−１〜制御ゲートＣＧ２−８）、並びに、第２バックゲートＢＧ２を、低電圧Ｖｃｃ（例えば３Ｖ）、または、０Ｖに設定することで、誤書き込みが防止される。

（読み出し動作ＲＤ）
さらに、この不揮発性半導体記憶装置１０３における読み出し動作ＲＤの際の制御部ＣＴＵの動作について説明する。

第１メモリトランジスタＭＣ１Ａのうちの選択セルトランジスタＣＬ１における読み出し動作ＲＤの際に、制御部ＣＴＵは、以下の動作を行う。

すなわち、制御部ＣＴＵは、第１ビット線ＢＬ１に、第５電圧Ｖ５（例えば低電圧Ｖｃｃ）よりも低く第２電圧Ｖ２（例えば０Ｖ）よりも高い、読み出し時ビット線電圧Ｖｅを印加する。読み出し時ビット線電圧Ｖｅは、例えば１Ｖ〜２Ｖとすることができる。
そして、選択セルトランジスタＣＬ１の選択セルゲート（制御ゲートＣＧ１−３）に、検知電圧Ｖｓｅを印加する。
そして、選択セルトランジスタＣＬ１以外の第１メモリトランジスタＭＣ１Ａの非選択セルゲート（制御ゲートＣＧ１−１、制御ゲートＣＧ１−２及び制御ゲートＣＧ１−４）に、第５電圧Ｖ５（低電圧Ｖｃｃ）を印加する。
そして、第１ドレイン側選択ゲートＳＧＤ１に第５電圧Ｖ５（低電圧Ｖｃｃ）を印加する。
そして、第２ビット線ＢＬ２に、第２電圧Ｖ２（０Ｖ）を印加する。
そして、第１ベース配線ＳＢ１に第２電圧Ｖ２（０Ｖ）を印加する。

さらに、制御部ＣＴＵは、第１ソース線ＳＬ１に第２電圧Ｖ２（０Ｖ）を印加する。
そして、第１他部制御ゲートＣＧ１Ｂ（制御ゲートＣＧ１−５〜制御ゲートＣＧ１−８）に第５電圧Ｖ５（低電圧Ｖｃｃ）を印加する。
そして、第１ソース側選択ゲートＳＧＳ１に第５電圧Ｖ５（低電圧Ｖｃｃ）を印加する。
そして、第１バックゲートＢＧ１に第５電圧Ｖ５（低電圧Ｖｃｃ）を印加する。
そして、第２ソース線ＳＬ２に第２電圧Ｖ２（０Ｖ）を印加する。
そして、第２制御ゲートＣＧ２Ａ（制御ゲートＣＧ２−１〜制御ゲートＣＧ２−４）及び第２他部制御ゲートＣＧ２Ｂ（制御ゲートＣＧ２−５〜制御ゲートＣＧ２−５）に第２電圧Ｖ２（０Ｖ）を印加する。
そして、第２ドレイン側選択ゲートＳＧＤ２に第２電圧Ｖ２（０Ｖ）を印加する。
そして、第２ソース側選択ゲートＳＧＳ２に第２電圧Ｖ２（０Ｖ）を印加する。
そして、第２バックゲートＢＧ２に第２電圧Ｖ２（０Ｖ）を印加する。
さらに、第２ベース配線ＳＢ２に第２電圧Ｖ２（０Ｖ）を印加する。

これにより、所望の選択トランジスタ（この場合は、第１メモリトランジスタＭＣ１Ａに属する選択セルトランジスタＣＬ１）に格納された情報を読み出すことができる。

また、図９に表したように、選択したメモリセルが、第２、第３及び第４メモリストリングＭＣＳ２、ＭＣＳ３及びＭＣＳ４にそれぞれ属する選択セルトランジスタＣＬ２、ＣＬ３及びＣＬ４である場合も、図１０に例示した条件の電圧を用いることで、選択消去動作ＥＲができる。
さらに、同様にして、書き込み動作ＷＲ及び読み出し動作ＲＤを行うことができる。

なお、本実施形態に係る不揮発性半導体記憶装置１０３においては、ベース半導体層がメモリセル群ごとに分離されず、各ビット線ＢＬと各ソース線ＳＬと同様に、隣接するメモリセル群で共有されている。なお、メモリセル群ごとにベース半導体層が分離される構造においては、選択消去時に、ビット線ＢＬ及びソース線ＳＬが共通なメモリセル群の選択ゲートＳＧ、制御ゲートＣＧ、及びバックゲートＢＧに第２電圧Ｖ２（０Ｖ）を印加すれば良く、電圧を印加する端子が少なくなるという利点がある。

（第３の実施例）
以下、第３の実施形態に係る第３の実施例の不揮発性半導体記憶装置１３０について説明する。
図１１は、第３の実施例に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
すなわち、同図は、第１及び第３メモリストリングＭＣＳ１及びＭＣＳ３の構成を例示している。

図１１に表したように、不揮発性半導体記憶装置１３０においては、図示しない基板の上に層間絶縁膜１３が設けられ、その上に、電極膜ＷＬと電極間絶縁膜１４とが交互に積層された積層構造体ＭＬが設けられる。そして、その上に選択ゲートＳＧが設けられ、その上に層間絶縁膜１８が設けられている。

さらに、層間絶縁膜１８、選択ゲートＳＧ及び積層構造体ＭＬに、トレンチＴＲが形成されている。なお、トレンチＴＲの下部には、バックゲート（第１バックゲートＢＧ１）が設けられている。そして、トレンチの内壁及びバックゲートＢＧの上に、外側絶縁膜４３、記憶層４８及び内側絶縁膜４２の積層絶縁膜４９が設けられる。そして、その内側の残余の空間に、例えばｐ型のポリシリコンからなる半導体層ＳＥＭＬが埋め込まれる。この半導体層ＳＥＭＬの電極膜ＷＬに近接した部分が、第１半導体層ＳＥＭ１となる。そして、半導体層ＳＥＭＬの内、電極膜ＷＬから離れた中央部分が、ベース半導体層（第１ベース半導体層ＢＳＥＭ１）となる。第１ベース半導体層ＢＳＥＭ１の上側の部分には、第１ベース半導体層ＢＳＥＭ１よりも不純物濃度が高い、例えばｐ^＋領域Ｐ０１が設けられており、ｐ^＋領域Ｐ０１が、第１ベース半導体層ＢＳＥＭ１における第１ベース配線ＳＢ１のコンタクト部となる。

そして、トレンチＴＲの一方の壁面の側に第１ドレイン側選択トランジスタＳＤＴ１が設けられ、他方の壁面の側に第１ソース側選択トランジスタＳＳＴ１が設けられる。すなわち、トレンチＴＲの一方の壁面の側の選択ゲートＳＧが第１ドレイン側選択ゲートＳＧＤ１となり、トレンチＴＲの他方の壁面の側の選択ゲートＳＧが第１ソース側選択ゲートＳＧＤ１となる。なお、積層構造体ＭＬの積層方向がＺ軸方向であり、トレンチＴＲの壁面が互いに対向する方向がＹ軸方向とされる。なお、この場合もＺ軸方向とＹ軸方向とに垂直な方向がＸ軸方向とされる。

そして、第１半導体層ＳＥＭ１の上部に、例えば第１ベース半導体層ＢＳＥＭ１よりも不純物濃度が高い、ｎ^＋領域Ｐ０２が設けられ、トレンチＴＲの一方の壁面の側のｎ^＋領域Ｐ０２はドレイン側コンタクトＤＣ０１となり、トレンチＴＲの他方の壁面の側のｎ^＋領域Ｐ０２はソース側コンタクトＳＣ０１となる。

そして、Ｘ軸方向において、第１メモリストリングＭＣＳ１に隣接して、第１メモリストリングＭＣＳ１と同様の構成を有する第３メモリストリングＭＣＳ３が設けられる。

このような構成の不揮発性半導体記憶装置１３０において、制御部ＣＴＵが、図１０に例示した動作を行うことで、選択消去動作ＥＲが実施でき、装置の動作信頼性を向上できる。また、図１０に例示した書き込み動作ＷＲ及び読み出し動作ＲＤを行うことで、所望の動作を行うことができる。

上記の第１〜第３の実施形態及び第１〜第３の実施例に係る不揮発性半導体記憶装置１０１〜１０３、１１０、１２０、１３０によれば、選択消去が可能となる。これにより、不要なデータ書き換えによるストレスがメモリセルに加わらないため信頼性が向上する。さらに、大容量メモリセルアレイ内でデータ書き換えが必要なメモリセルだけにデータの書き換えを行えば良いので、データ書き換え速度が上がる。

なお、本発明の実施形態及び実施例に係る不揮発性半導体記憶装置において、電極間絶縁膜１４、内側絶縁膜４２及び外側絶縁膜４３には、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。

また、記憶層４８には、窒化シリコン、酸窒化シリコン、酸化アルミニウム、酸窒化アルミニウム、ハフニア、ハフニウム・アルミネート、窒化ハフニア、窒化ハフニウム・アルミネート、ハフニウム・シリケート、窒化ハフニウム・シリケート、酸化ランタン及びランタン・アルミネートよりなる群から選択されたいずれかの単層膜、または、前記群から選択された複数からなる積層膜を用いることができる。

なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれは良い。

以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置を構成するメモリ部、制御部、半導体基板、電極膜、絶縁膜、絶縁層、積層構造体、記憶層、電荷蓄積層、半導体ピラー、半導体層、ベース半導体層、ワード線、ビット線、ソース線、配線、メモリトランジスタ、選択トランジスタ等、各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。

その他、本発明の実施の形態として上述した不揮発性半導体記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。

１１…半導体基板、
１１ａ…主面、
１３、１３ａ、１３ｂ、１３ｃ、１５、１６、１７、１８、１９、２３…層間絶縁膜、 １４…電極間絶縁膜、
２２…ビア、
３１…ビアプラグ、
３２…ワード配線、
４２…内側絶縁膜、
４３…外側絶縁膜、
４８…記憶層、
４９…積層絶縁膜、
１０１、１０２、１０３、１１０、１２０、１３０…不揮発性半導体記憶装置、
ＢＧ…バックゲート、
ＢＧ１、ＢＧ２…第１及び第２バックゲート、
ＢＬ…ビット線、
ＢＬ１、ＢＬ２…第１及び第２ビット線、
ＢＳＥＭ１、ＢＳＥＭ２…第１及び第２ベース半導体層、
ＣＧ、ＣＧ０／１−１〜ＣＧ０／１−４、ＣＧ１／２−５〜ＣＧ１／２−８、ＣＧ２／３−１〜ＣＧ２／３−４、ＣＧ１−１〜ＣＧ１−８、ＣＧ２−１〜ＣＧ２−８…制御ゲート、
ＣＧ１Ａ、ＣＧ２Ａ…第１及び第２制御ゲート、
ＣＧ１Ｂ、ＣＧ２Ｂ…第１及び第２他部制御ゲート、
ＣＬ１〜ＣＬ４…選択セルトランジスタ、
ＣＰ、ＣＰｎ…接続部、
ＣＰ１〜ＣＰ４…第１〜第４接続部、
ＣＰＧ１〜ＣＰＧ４…第１〜第４接続部ゲート、
ＣＰＴ…接続部トランジスタ、
ＣＰＴ１〜ＣＰＴ４…第１〜第４接続部トランジスタ、
ＣＴＵ…制御部、
ＣＵ…回路部、
ＤＣ０１…ドレイン側コンタクト、
ＥＲ…選択消去動作、
ＩＬ…絶縁層、
ＬＳＧ…下部選択ゲート、
ＬＳＧＩ…下部選択ゲート絶縁膜、
ＭＣ、ＭＣ１〜ＭＣ１６…メモリセル、
ＭＣ１Ａ、ＭＣ２Ａ、ＭＣ３Ａ、ＭＣ４Ａ…第１、第２、第３及び第４メモリトランジスタ、
ＭＣ１Ｂ、ＭＣ２Ｂ、ＭＣ３Ｂ、ＭＣ４Ｂ…第１、第２、第３及び第４他部メモリトランジスタ、
ＭＣＧ１〜ＭＣＧ４…第１〜第４メモリセル群、
ＭＣＨ１〜ＭＣＨ４…第１〜第４他部メモリセル群、
ＭＣＳ１〜ＭＣＳ４…第１〜第４メモリストリング、
ＭＬ…積層構造体、
ＭＲ…メモリアレイ領域、
ＭＵ…メモリ部、
ＭＵ１…マトリクスメモリセル部、
ＭＵ２…配線接続部、
ＯＰＮ…浮遊状態、
Ｐ０１…ｐ^＋領域、
Ｐ０２…ｎ^＋領域、
ＰＲ…周辺領域、
ＰＲ１…周辺領域回路、
ＲＤ…読み出し動作、
ＳＢ…ベース配線、
ＳＢ１、ＳＢ２…第１及び第２ベース配線
ＳＣ０１…第１ソース側コンタクト、
ＳＤＴ１〜ＳＤＴ４…第１〜第４ドレイン側選択トランジスタ、
ＳＥＭ１〜ＳＥＭ４…第１〜第４半導体層、
ＳＧ…選択ゲート、
ＳＧ１１、ＳＧ２１…第１及び第２制御ゲート、
ＳＧ１２、ＳＧ２２…第１及び第２他部制御ゲート、
ＳＧＤ１、ＳＧＤ２…第１及び第２ドレイン側制御ゲート、
ＳＧＩ…選択ゲート絶縁膜、
ＳＧＳ１、ＳＧＳ２…第１及び第２ソース側選択ゲート、
ＳＧＴ１１、ＳＧＴ２１、ＳＧＴ３１、ＳＧＴ４１…第１、第２、第３及び第４選択トランジスタ、
ＳＧＴ１２、ＳＧＴ２２、ＳＧＴ３２、ＳＧＴ４２…第１、第２、第３及び第４他部選択トランジスタ、
ＳＬ…ソース線、
ＳＬ１、ＳＬ２…第１及び第２ソース線、
ＳＰ、ＳＰｎ…半導体ピラー、
ＳＰ１〜ＳＰ８…第１〜第８半導体ピラー、
ＳＳＴ１〜ＳＳＴ４…第１〜第４ソース側選択トランジスタ、
ＴＨ…貫通ホール、
ＴＲ…トレンチ、
ＵＳＧ…上部選択ゲート、
ＵＳＧＩ…上部選択ゲート絶縁膜、
ＶＡ１、ＶＡ２…ビア、
Ｖ１〜Ｖ１３…第１〜第１３電圧、
Ｖｃｃ…低電圧、
Ｖｅ…読み出し時ビット線電圧、
Ｖｍ…中間電圧、
Ｖｐｐ…高電圧、
Ｖｓｅ…検知電圧、
Ｗ１１、Ｗ２１…第１及び第２配線、
Ｗ１２、Ｗ２２…第１及び第２他部配線、
ＷＬ…電極膜、
ＷＲ…書き込み動作

Claims (5)

1. メモリ部と制御部とを備え、
   前記メモリ部は、
   第１メモリストリングと、第１配線と、第２メモリストリングと、第２配線と、第３メモリストリングと、を有し、
   前記第１メモリストリングは、第１メモリセル群と、第１選択トランジスタと、を有し、
   前記第１メモリセル群は、直列に接続された複数の第１メモリトランジスタを有し、
   前記複数の第１メモリトランジスタのそれぞれは、第１半導体層に形成されたチャネルを含み、第１制御ゲートを有し、電気的にデータの書き換えが可能であり、
   前記第１選択トランジスタは、前記第１メモリセル群の一方の端の側に設けられ、前記第１半導体層に形成されたチャネルを含み、第１選択ゲートを有し、
   前記第２メモリストリングは、第２メモリセル群と、第２選択トランジスタと、を有し、
   前記第２メモリセル群は、直列に接続された複数の第２メモリトランジスタを有し、
   前記複数の第２メモリトランジスタのそれぞれは、前記第１半導体層と電気的に分離された第２半導体層に形成されたチャネルを含み、前記第１制御ゲートに電気的に接続された制御ゲートを有し、電気的にデータの書き換えが可能であり、
   前記第２選択トランジスタは、前記第２メモリセル群の一方の端の側に設けられ、前記第２半導体層に形成されたチャネルを含み、第１選択ゲートと接続された選択ゲートを有し、
   前記第３メモリストリングは、第３メモリセル群と、第３選択トランジスタと、を有し、
   前記第３メモリセル群は、直列に接続された複数の第３メモリトランジスタを有し、
   前記複数の第３メモリトランジスタのそれぞれは、前記第１半導体層及び前記第２半導体層と電気的に分離された第３半導体層に形成されたチャネルを含み、第２制御ゲートを有し、電気的にデータの書き換えが可能であり、
   前記第３選択トランジスタは、前記第３メモリセル群の一方の端の側に設けられ、前記第３半導体層に形成されたチャネルを含み、第２選択ゲートを有し、
   前記第１配線は、前記第１選択トランジスタの前記第１メモリセル群とは反対の側で前記第１半導体層に接続され、前記第３選択トランジスタの前記第３メモリセル群とは反対の側で前記第３半導体層に接続され、
   前記第２配線は、前記第２選択トランジスタの前記第２メモリセル群とは反対の側で前記第２半導体層に接続され、
   前記制御部は、前記第１メモリトランジスタのうちの選択セルトランジスタの電荷保持層への正孔の注入、及び、前記電荷保持層からの電子の引き抜き、の少なくともいずれかを行う選択消去動作の際に、
   前記第１配線に第１電圧を印加し、
   前記選択セルトランジスタの選択セルゲートに前記第１電圧よりも低い第２電圧を印加し、
   前記選択セルトランジスタ以外の前記第１メモリトランジスタの非選択セルゲートに、前記第１電圧以下で前記第２電圧よりも高い第３電圧を印加し、
   前記第１選択ゲートに前記第１電圧以下で前記第３電圧以上の第４電圧を印加し、
   前記第２配線に、前記第２電圧よりも高く前記第３電圧以下の第５電圧、または、前記第２電圧を印加し、
   前記第３メモリトランジスタの前記第２制御ゲートに、前記第３電圧よりも低い第６電圧を印加し、
   前記第２選択ゲートに、前記第３電圧よりも低い第７電圧を印加することを特徴とする不揮発性半導体記憶装置。
2. メモリ部と制御部とを備え、
   前記メモリ部は、
   第１メモリストリングと、第１配線と、第２メモリストリングと、第２配線と、第３メモリストリングと、第１他部配線と、第２他部配線と、を有し、
   前記第１メモリストリングは、第１メモリセル群と、第１選択トランジスタと、第１他部メモリセル群と、第１他部選択トランジスタと、第１接続部トランジスタと、を有し、
   前記第１メモリセル群は、直列に接続された複数の第１メモリトランジスタを有し、
   前記複数の第１メモリトランジスタのそれぞれは、第１半導体層に形成されたチャネルを含み、第１制御ゲートを有し、電気的にデータの書き換えが可能であり、
   前記第１選択トランジスタは、前記第１メモリセル群の一方の端の側に設けられ、前記第１半導体層に形成されたチャネルを含み、第１選択ゲートを有し、
   前記第１他部選択トランジスタは、前記第１メモリセル群の前記第１選択トランジスタとは反対の側に設けられ、前記第１半導体層に形成されたチャネルを含み、第１他部選択ゲートを有し、
   前記第１接続部トランジスタは、前記第１メモリセル群と前記第１他部選択トランジスタとの間に設けられ、前記第１半導体層に形成されたチャネルを含み、第１接続部ゲートを有し、
   前記第１他部メモリセル群は、前記第１他部選択トランジスタと前記第１接続部トランジスタとの間に設けられ、直列に接続された複数の第１他部メモリトランジスタを有し、
   前記複数の第１他部メモリトランジスタのそれぞれは、第１半導体層に形成されたチャネルを含み、第１他部制御ゲートを有し、電気的にデータの書き換えが可能であり、
   前記第２メモリストリングは、第２メモリセル群と、第２選択トランジスタと、第２他部メモリセル群と、第２他部選択トランジスタと、第２接続部トランジスタと、を有し、
   前記第２メモリセル群は、直列に接続された複数の第２メモリトランジスタを有し、
   前記複数の第２メモリトランジスタのそれぞれは、前記第１半導体層と電気的に分離された第２半導体層に形成されたチャネルを含み、第２制御ゲートを有し、電気的にデータの書き換えが可能であり、
   前記第２選択トランジスタは、前記第２メモリセル群の一方の端の側に設けられ、前記第２半導体層に形成されたチャネルを含み、第２選択ゲートを有し、
   前記第２他部選択トランジスタは、前記第２メモリセル群の前記第２選択トランジスタとは反対の側に設けられ、前記第２半導体層に形成されたチャネルを含み、第２他部選択ゲートを有し、
   前記第２接続部トランジスタは、前記第２メモリセル群と前記第２他部選択トランジスタとの間に設けられ、前記第２半導体層に形成されたチャネルを含み、前記第１接続部ゲートに電気的に接続された接続部ゲートを有し、
   前記第２他部メモリセル群は、前記第２他部選択トランジスタと前記第２接続部トランジスタとの間に設けられ、直列に接続された複数の第２他部メモリトランジスタを有し、
   前記複数の第２他部メモリトランジスタのそれぞれは、第２半導体層に形成されたチャネルを含み、前記第１他部制御ゲートに電気的に接続された制御ゲートを有し、電気的にデータの書き換えが可能であり、
   前記第３メモリストリングは、第３メモリセル群と、第３選択トランジスタと、第３他部メモリセル群と、第３他部選択トランジスタと、第３接続部トランジスタと、を有し、
   前記第３メモリセル群は、直列に接続された複数の第３メモリトランジスタを有し、
   前記複数の第３メモリトランジスタのそれぞれは、前記第１半導体層及び前記第２半導体層と電気的に分離された第３半導体層に形成されたチャネルを含み、前記第１制御ゲートに電気的に接続された制御ゲートを有し、電気的にデータの書き換えが可能であり、
   前記第３選択トランジスタは、前記第３メモリセル群の一方の端の側に設けられ、前記第３半導体層に形成されたチャネルを含み、前記第１選択ゲートと接続された選択ゲートを有し、
   前記第３他部選択トランジスタは、前記第３メモリセル群の前記第３選択トランジスタとは反対の側に設けられ、前記第３半導体層に形成されたチャネルを含み、前記第１他部選択ゲートと接続された選択ゲートを有し、
   前記第３接続部トランジスタは、前記第３メモリセル群と前記第３他部選択トランジスタとの間に設けられ、前記第３半導体層に形成されたチャネルを含み、第２接続部ゲートを有し、
   前記第３他部メモリセル群は、前記第３他部選択トランジスタと前記第３接続部トランジスタとの間に設けられ、直列に接続された複数の第３他部メモリトランジスタを有し、
   前記複数の第３他部メモリトランジスタのそれぞれは、第３半導体層に形成されたチャネルを含み、前記第１他部制御ゲートに電気的に接続され、電気的にデータの書き換えが可能であり、
   前記第１配線は、前記第１選択トランジスタの前記第１メモリセル群とは反対の側で前記第１半導体層に接続され、前記第２選択トランジスタの前記第２メモリセル群とは反対の側で前記第２半導体層に接続され、
   前記第２配線は、前記第３選択トランジスタの前記第３メモリセル群とは反対の側で前記第３半導体層に接続され、
   前記第１他部配線は、前記第１他部選択トランジスタの前記第１他部メモリセル群とは反対の側で前記第１半導体層に接続され、前記第３他部選択トランジスタの前記第３他部メモリセル群とは反対の側で前記第３半導体層に接続され、
   前記第２他部配線は、前記第２他部選択トランジスタの前記第２他部メモリセル群とは反対の側で前記第２半導体層に接続され、
   前記制御部は、前記第１メモリトランジスタのうちの選択セルトランジスタの電荷保持層への正孔の注入、及び、前記電荷保持層からの電子の引き抜き、の少なくともいずれかを行う選択消去動作の際に、
   前記第１配線に第１電圧を印加し、
   前記選択セルトランジスタの選択セルゲートに前記第１電圧よりも低い第２電圧を印加し、
   前記選択セルトランジスタ以外の前記第１メモリトランジスタの非選択セルゲートに、前記第１電圧以下で前記第２電圧よりも高い第３電圧を印加し、
   前記第１選択ゲートに前記第１電圧以下で前記第３電圧以上の第４電圧を印加し、
   前記第２配線に、前記第２電圧よりも高く前記第３電圧以下の第５電圧、または、前記第２電圧を印加し、
   前記第２メモリトランジスタの前記第２制御ゲートに、前記第３電圧よりも低い第６電圧を印加し、
   前記第２選択ゲートに、前記第３電圧よりも低い第７電圧を印加し、
   前記第１他部配線に前記第５電圧または前記第２電圧を印加し、
   前記第１他部制御ゲートに前記第３電圧を印加し、
   前記第１他部選択ゲートに前記第３電圧よりも低い前記第８電圧を印加し、
   前記第１接続部ゲートに前記第１電圧よりも低く前記第２電圧よりも高い第９電圧を印加し、
   前記第２他部配線に前記第２電圧を印加し、
   前記第２制御ゲートに前記第６電圧を印加し、
   前記第２選択ゲートに前記第８電圧を印加し、
   前記第２他部選択ゲートに前記第８電圧を印加することを特徴とする不揮発性半導体記憶装置。
3. メモリ部と制御部とを備え、
   前記メモリ部は、
   第１メモリストリングと、第１配線と、第１他部配線と、第１ベース配線と、を有し、
   前記第１メモリストリングは、第１メモリセル群と、第１他部メモリセル群と、第１選択トランジスタと、第１他部選択トランジスタと、第１接続部トランジスタと、を有し、
   前記第１メモリセル群は、直列に接続された複数の第１メモリトランジスタを有し、
   前記複数の第１メモリトランジスタのそれぞれは、第１ベース半導体層に接触して設けられた第１半導体層に形成されたチャネルを含み、第１制御ゲートを有し、電気的にデータの書き換えが可能であり、
   前記第１選択トランジスタは、前記第１メモリセル群の一方の端の側に設けられ、前記第１半導体層に形成されたチャネルを含み、第１選択ゲートを有し、
   前記第１他部選択トランジスタは、前記第１メモリセル群の前記第１選択トランジスタとは反対の側に設けられ、前記第１半導体層に形成されたチャネルを含み、第１他部選択ゲートを有し、
   前記第１接続部トランジスタは、前記第１メモリセル群と前記第１他部選択トランジスタとの間に設けられ、前記第１半導体層に形成されたチャネルを含み、第１接続部ゲートを有し、
   前記第１他部メモリセル群は、前記第１他部選択トランジスタと前記第１接続部トランジスタとの間に設けられ、直列に接続された複数の第１他部メモリトランジスタを有し、
   前記複数の第１他部メモリトランジスタのそれぞれは、前記第１半導体層に形成されたチャネルを含み、第１他部制御ゲートを有し、電気的にデータの書き換えが可能であり、
   前記第１配線は、前記第１選択トランジスタの前記第１メモリセル群とは反対の側で前記第１半導体層に接続され、
   前記第１他部配線は、前記第１他部選択トランジスタの前記第１他部メモリセル群とは反対の側で前記第１半導体層に接続され、
   前記第１ベース配線は、前記第１ベース半導体層に接続され、
   前記制御部は、前記第１メモリトランジスタのうちの選択セルトランジスタの電荷保持層への正孔の注入、及び、前記電荷保持層からの電子の引き抜き、の少なくともいずれかを行う選択消去動作の際に、
   前記第１配線及び前記第１他部配線に第１電圧を印加する、または、前記第１配線及び前記第１他部配線を浮遊状態に設定し、
   前記選択セルトランジスタの選択セルゲートに前記第１電圧よりも低い第２電圧を印加し、
   前記選択セルトランジスタ以外の前記第１メモリトランジスタの非選択セルゲートに、前記第１電圧よりも低く前記第２電位よりも高い第３電圧を印加し、
   前記第１他部制御ゲートに、前記第３電圧を印加し、
   前記第１選択ゲート及び第１他部選択ゲートに前記第１電圧よりも低く前記第２電圧よりも高い第１０電圧を印加し、
   前記第１接続部ゲートに、前記第１電圧よりも低く前記第２電位よりも高い第１１電圧を印加し、
   前記第１ベース配線に前記第１電圧を印加することを特徴とする不揮発性半導体記憶装置。
4. 前記メモリ部は、第２メモリストリングをさらに有し、
   前記第２メモリストリングは、第２メモリセル群と、第２他部メモリセル群と、第２選択トランジスタと、第２他部選択トランジスタと、第２接続部トランジスタと、を有し、
   前記第２メモリセル群は、直列に接続された複数の第２メモリトランジスタを有し、
   前記複数の第２メモリトランジスタのそれぞれは、第２ベース半導体層に接触して設けられ前記第１半導体層と電気的に分離された第２半導体層に形成されたチャネルを含み、第２制御ゲートを有し、電気的にデータの書き換えが可能であり、
   前記第２選択トランジスタは、前記第２メモリセル群の一方の端の側に設けられ、前記第２半導体層に形成されたチャネルを含み、第２選択ゲートを有し、
   前記第２他部選択トランジスタは、前記第２メモリセル群の前記第２選択トランジスタとは反対の側に設けられ、前記第２半導体層に形成されたチャネルを含み、第２他部選択ゲートを有し、
   前記第２接続部トランジスタは、前記第２メモリセル群と前記第２他部選択トランジスタとの間に設けられ、前記第２半導体層に形成されたチャネルを含み、第２接続部ゲートを有し、
   前記第２他部メモリセル群は、前記第２他部選択トランジスタと前記第２接続部トランジスタとの間に設けられ、直列に接続された複数の第２他部メモリトランジスタを有し、
   前記複数の第２他部メモリトランジスタのそれぞれは、前記第２半導体層に形成されたチャネルを含み、第２他部制御ゲートを有し、電気的にデータの書き換えが可能であり、
   前記第１配線は、前記第２選択トランジスタの前記第２メモリセル群とは反対の側で前記第２半導体層にさらに接続され、
   前記第１他部配線は、前記第２他部選択トランジスタの前記第２他部メモリセル群とは反対の側で前記第２半導体層にさらに接続され、
   前記第１ベース配線は、前記第２ベース半導体層にさらに接続され、
   前記制御部は、前記選択消去動作の際に、さらに、
   前記第２制御ゲート及び前記第２他部制御ゲートに前記第３電圧を印加し、
   前記第２選択ゲート及び第２他部選択ゲートに前記第１０電圧を印加し、
   前記第２接続部ゲートに、前記第１１電圧を印加することを特徴とする請求項３記載の不揮発性半導体記憶装置。
5. 前記メモリ部は、第３メモリストリングと、第２配線と、第２他部配線と、第２ベース配線と、をさらに有し、
   前記第３メモリストリングは、第３メモリセル群と、第３他部メモリセル群と、第３選択トランジスタと、第３他部選択トランジスタと、第３接続部トランジスタと、を有し、
   前記第３メモリセル群は、直列に接続された複数の第３メモリトランジスタを有し、
   前記複数の第３メモリトランジスタのそれぞれは、第３ベース半導体層に接触して設けられ前記第１半導体層及び前記第２半導体層と電気的に分離された第３半導体層に形成されたチャネルを含み、前記第１制御ゲートと接続され、電気的にデータの書き換えが可能であり、
   前記第３選択トランジスタは、前記第３メモリセル群の一方の端の側に設けられ、前記第３半導体層に形成されたチャネルを含み、前記第１選択ゲートに接続され、
   前記第３他部選択トランジスタは、前記第３メモリセル群の前記第３選択トランジスタとは反対の側に設けられ、前記第３半導体層に形成されたチャネルを含み、前記第１他部選択ゲートに接続され、
   前記第３接続部トランジスタは、前記第３メモリセル群と前記第３他部選択トランジスタとの間に設けられ、前記第３半導体層に形成されたチャネルを含み、前記第１接続部ゲートに接続され、
   前記第３他部メモリセル群は、前記第３他部選択トランジスタと前記第３接続部トランジスタとの間に設けられ、直列に接続された複数の第３他部メモリトランジスタを有し、
   前記複数の第３他部メモリトランジスタのそれぞれは、前記第３半導体層に形成されたチャネルを含み、前記第１他部制御ゲートに接続され、電気的にデータの書き換えが可能であり、
   前記第２配線は、前記第３選択トランジスタの前記第３メモリセル群とは反対の側で前記第３半導体層に接続され、
   前記第２他部配線は、前記第３他部選択トランジスタの前記第３他部メモリセル群とは反対の側で前記第３半導体層に接続され、
   前記第２ベース配線は、前記第３ベース半導体層に接続され、
   前記制御部は、前記選択消去動作の際に、さらに、
   前記第２配線及び前記第２他部配線に、前記第１電圧よりも低く前記第２電位よりも高い第１２電圧を印加する、または、前記第２配線及び前記第２他部配線を浮遊状態に設定し、
   前記第２ベース配線に前記第１電圧よりも低く前記第２電位よりも高い第１３電圧を印加する、または、前記第２ベース配線を浮遊状態に設定することを特徴とする請求項４記載の不揮発性半導体記憶装置。

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