以下、図面を参照し、実施形態について説明する。以下の実施形態では半導体としてシリコンを例示するが、シリコン以外の半導体を用いてもよい。
図1は、実施形態に係る半導体記憶装置におけるメモリセルアレイの模式斜視図である。なお、図1においては、図を見易くするために、メモリホールMHの内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。
図2は、図1におけるメモリセルが設けられた部分の拡大断面図である。
図3は、図1におけるメモリストリングMSの等価回路図である。図3には、例えば4つのメモリストリングMSを示す。
また、図1において、説明の便宜上、XYZ直交座標系を導入する。この座標系においては、基板10の主面に対して平行な方向であって相互に直交する2方向をX方向及びY方向とし、これらX方向及びY方向の双方に対して直交する方向をZ方向とする。
基板10上には、図示しない絶縁層を介してバックゲートBGが設けられている。バックゲートBGは、例えば不純物が添加され導電性を有するシリコン層である。
バックゲートBG上には、複数の絶縁層25(図2に示す)と、複数の電極層WL1D、WL2D、WL3D、WL4D、WL1S、WL2S、WL3S、WL4Sが、それぞれ交互に積層されている。
電極層WL1Dと電極層WL1Sは、同じ階層に設けられ、下から1層目の電極層を表す。電極層WL2Dと電極層WL2Sは、同じ階層に設けられ、下から2層目の電極層を表す。電極層WL3Dと電極層WL3Sは、同じ階層に設けられ、下から3層目の電極層を表す。電極層WL4Dと電極層WL4Sは、同じ階層に設けられ、下から4層目の電極層を表す。
電極層WL1Dと電極層WL1Sとは、Y方向に分断されている。電極層WL2Dと電極層WL2Sとは、Y方向に分断されている。電極層WL3Dと電極層WL3Sとは、Y方向に分断されている。電極層WL4Dと電極層WL4Sとは、Y方向に分断されている。
電極層WL1D、WL2D、WL3D、WL4Dは、バックゲートBGとドレイン側選択ゲートSGDとの間に設けられている。電極層WL1S、WL2S、WL3S、WL4Sは、バックゲートBGとソース側選択ゲートSGSとの間に設けられている。
電極層WL1D、WL2D、WL3D、WL4D、WL1S、WL2S、WL3S、WL4Sの層数は任意であり、図1に例示する4層に限らない。また、以下の説明において、各電極層WL1D、WL2D、WL3D、WL4D、WL1S、WL2S、WL3S、WL4Sを、単に電極層WLと表すこともある。
電極層WLは、例えば不純物が添加され導電性を有するシリコン層である。絶縁層25は、例えばシリコン酸化物を含むTEOS(tetraethoxysilane)層である。
電極層WL4D上には、図示しない絶縁層を介して、ドレイン側選択ゲートSGDが設けられている。ドレイン側選択ゲートSGDは、例えば不純物が添加され導電性を有するシリコン層である。
電極層WL4S上には、図示しない絶縁層を介して、ソース側選択ゲートSGSが設けられている。ソース側選択ゲートSGSは、例えば不純物が添加され導電性を有するシリコン層である。
ドレイン側選択ゲートSGDとソース側選択ゲートSGSとは、Y方向に分断されている。なお、以下の説明において、ドレイン側選択ゲートSGDとソース側選択ゲートSGSとを区別することなく単に選択ゲートSGと称することもある。
ソース側選択ゲートSGS上には、図示しない絶縁層を介して、ソース線SLが設けられている。ソース線SLは、金属層、または不純物が添加され導電性を有するシリコン層である。
ドレイン側選択ゲートSGD及びソース線SL上には、図示しない絶縁層を介して、複数本のビット線BLが設けられている。各ビット線BLはY方向に延在している。
バックゲートBG及びこのバックゲートBG上の積層体には、U字状のメモリホールMHが複数形成されている。電極層WL1D〜WL4Dおよびドレイン側選択ゲートSGDには、それらを貫通しZ方向に延びるホールが形成されている。電極層WL1S〜WL4Sおよびソース側選択ゲートSGSには、それらを貫通しZ方向に延びるホールが形成されている。それらZ方向に延びる一対のホールは、バックゲートBG内に形成された凹部を介してつながり、U字状のメモリホールMHが得られる。
メモリホールMHの内部には、U字状にチャネルボディ20が設けられている。チャネルボディ20は、例えばシリコン膜である。チャネルボディ20と、メモリホールMHの内壁との間には絶縁膜30が設けられている。
チャネルボディ20とドレイン側選択ゲートSGDとの間には、ゲート絶縁膜35が設けられている。チャネルボディ20とソース側選択ゲートSGSとの間には、ゲート絶縁膜36が設けられている。
なお、メモリホールMH内のすべてをチャネルボディ20で埋める構造に限らず、メモリホールMHの中心軸側に空洞部が残るようにチャネルボディ20を形成し、その内側の空洞部に絶縁物を埋め込んだ構造であってもよい。
絶縁膜30は、例えば一対のシリコン酸化膜でシリコン窒化膜を挟んだONO(Oxide-Nitride-Oxide)構造を有する。図2に示すように、各電極層WLとチャネルボディ20との間には、電極層WL側から順に第1の絶縁膜31、電荷蓄積膜32及び第2の絶縁膜33が設けられている。第1の絶縁膜31は電極層WLに接し、第2の絶縁膜33はチャネルボディ20に接し、第1の絶縁膜31と第2の絶縁膜33との間に電荷蓄積膜32が設けられている。
チャネルボディ20は、メモリセルを構成するトランジスタにおけるチャネルとして機能し、電極層WLはコントロールゲートとして機能し、電荷蓄積膜32はチャネルボディ20から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ20と各電極層WLとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
本実施形態に係る半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
メモリセルは、例えばチャージトラップ構造のメモリセルである。電荷蓄積膜32は、電荷(電子)を閉じこめるトラップを多数有し、例えばシリコン窒化膜である。第2の絶縁膜33は、例えばシリコン酸化膜であり、電荷蓄積膜32にチャネルボディ20から電荷が注入される際、または電荷蓄積膜32に蓄積された電荷がチャネルボディ20へ拡散する際に電位障壁となる。第1の絶縁膜31は、例えばシリコン酸化膜であり、電荷蓄積膜32に蓄積された電荷が、電極層WLへ拡散するのを防止する。
ドレイン側選択ゲートSGD、チャネルボディ20及びそれらの間のゲート絶縁膜35は、第1の選択トランジスタとしてドレイン側選択トランジスタSTDを構成する。ドレイン側選択トランジスタSTDの上方のチャネルボディ20は、ビット線BLと接続されている。
ソース側選択ゲートSGS、チャネルボディ20及びそれらの間のゲート絶縁膜36は、第2の選択トランジスタとしてソース側選択トランジスタSTSを構成する。ソース側選択トランジスタSTSの上方のチャネルボディ20は、ソース線SLと接続されている。
バックゲートBG、このバックゲートBG内に設けられたチャネルボディ20及び絶縁膜30は、バックゲートトランジスタBGTを構成する。
ドレイン側選択トランジスタSTDとバックゲートトランジスタBGTとの間には、各電極層WL4D〜WL1Dをコントロールゲートとするメモリセルが複数設けられている。同様に、バックゲートトランジスタBGTとソース側選択トランジスタSTSの間にも、各電極層WL1S〜WL4Sをコントロールゲートとするメモリセルが複数設けられている。
それら複数のメモリセル、ドレイン側選択トランジスタSTS、バックゲートトランジスタBGTおよびソース側選択トランジスタSTSは、チャネルボディ20を通じて直列接続され、U字状の1つのメモリストリングMSを構成する。
1つのメモリストリングMSは、複数の電極層WLを含む積層体の積層方向に延びる一対の柱状部CLと、バックゲートBGに埋め込まれ、一対の柱状部CLをつなぐ連結部JPとを有する。このメモリストリングMSがX方向及びY方向に複数配列されていることにより、複数のメモリセルがX方向、Y方向及びZ方向に3次元的に設けられている。
図4は、本実施形態に係る半導体記憶装置(1チップ)の回路図である。
図5は、同半導体記憶装置におけるメモリセルアレイ100の1ブロックの回路図である。
メモリセルアレイ100、ロウデコーダ51、52、ワード線ドライバ61、アドレスデコーダ62、ビット線制御回路63、ソース線ドライバ64、選択ゲートドライバ65が、一つのチップに形成されている。
メモリセルアレイ100は、図1に示す前述した構造を有し、また複数のブロック50に分かれている。1つのブロック50は、図5に示すように、複数のメモリストリングMSを含む。
ロウデコーダ51とロウデコーダ52は、各ブロック50に対応して設けられている。図7は、ロウデコーダ51、52の回路図を示す。
ロウデコーダ51は、AND回路71、レベルシフタ72、スイッチング素子73を有する。スイッチング素子73は複数設けられている。各スイッチング素子73は、対応する電極層WL1D、WL2D、WL3D、WL4D、WL1S、WL2S、WL3S、WL4Sと、ワード線ドライバ61との間に接続されている。
スイッチング素子73および以下の説明で出てくるスイッチング素子は、例えば電界効果型トランジスタである。
スイッチング素子73のゲートは、レベルシフタ72を介してAND回路71と接続されている。AND回路71のハイレベルまたはローレベルの出力信号に応じて、スイッチング素子73はオンオフされる。
AND回路71には、アドレスデコーダ62の信号が入力する。アドレスデコーダ62は、電極層WL1D、WL2D、WL3D、WL4D、WL1S、WL2S、WL3S、WL4Sを選択する。すなわち、アドレスデコーダ62の信号によってオンにされたスイッチング素子73と接続された電極層WL1D、WL2D、WL3D、WL4D、WL1S、WL2S、WL3S、WL4Sには、ワード線ドライバ61から所望の電位が与えられる。
ロウデコーダ52は、AND回路76、レベルシフタ75、NOT回路77、スイッチング素子78、79、81、82を有する。
スイッチング素子78は複数設けられている。各スイッチング素子78は、対応するドレイン側選択ゲートSGDと、選択ゲートドライバ65の非選択信号出力線SGunselとの間に接続されている。
スイッチング素子79は複数設けられている。各スイッチング素子79は、対応するドレイン側選択ゲートSGDと、選択ゲートドライバ65のドレイン側選択信号出力線SGDselとの間に接続されている。
スイッチング素子81は複数設けられている。各スイッチング素子81は、対応するソース側選択ゲートSGSと、選択ゲートドライバ65の非選択信号出力線SGunselとの間に接続されている。
スイッチング素子82は複数設けられている。各スイッチング素子82は、対応するソース側選択ゲートSGSと、選択ゲートドライバ65のソース側選択信号出力線SGSselとの間に接続されている。
各スイッチング素子78、79、81、82のゲートは、レベルシフタ75を介してAND回路76と接続されている。AND回路76のハイレベルまたはローレベルの出力信号に応じて、各スイッチング素子78、79、81、82はオンオフされる。
レベルシフタ75とスイッチング素子78との間には、NOT回路77が接続されている。したがって、スイッチング素子78のゲートとスイッチング素子79のゲートには相互に反転したゲート信号が与えられ、スイッチング素子78とスイッチング素子79は、どちらか一方が選択的にオンされる。
レベルシフタ75とスイッチング素子81との間にも、NOT回路77が接続されている。したがって、スイッチング素子81のゲートとスイッチング素子82のゲートには相互に反転したゲート信号が与えられ、スイッチング素子81とスイッチング素子82は、どちらか一方が選択的にオンされる。
AND回路76には、アドレスデコーダ62の信号が入力する。アドレスデコーダ62は、選択ゲートSG(ドレイン側選択ゲートSGD、ソース側選択ゲートSGS)を選択する。
アドレスデコーダ62の信号によってオンにされたスイッチング素子79と接続されたドレイン側選択ゲートSGDには、選択ゲートドライバ65のドレイン側選択信号出力線SGDselを通じて所望の電位が与えられる。
アドレスデコーダ62の信号によってオンにされたスイッチング素子78と接続されたドレイン側選択ゲートSGDには、選択ゲートドライバ65の非選択信号出力線SGunselを通じて所望の電位が与えられる。
アドレスデコーダ62の信号によってオンにされたスイッチング素子82と接続されたソース側選択ゲートSGSには、選択ゲートドライバ65のソース側選択信号出力線SGSselを通じて所望の電位が与えられる。
アドレスデコーダ62の信号によってオンにされたスイッチング素子81と接続されたソース側選択ゲートSGSには、選択ゲートドライバ65の非選択信号出力線SGunselを通じて所望の電位が与えられる。
図8は、ビット線制御回路63の回路図を示す。
ビット線制御回路63は、OR回路91、92、AND回路93、94、スイッチング素子95〜98を有する。
スイッチング素子95のゲートには、OR回路91の出力信号が入力する。OR回路91には、信号readと信号read_romが入力する。信号read_romは、後述する読み出し専用メモリセルMCROMのデータ読み出し指令に対応する。信号readは、読み出し専用メモリセルMCROM以外の通常のメモリセルMCのデータ読み出し指令に対応する。
OR回路91に、信号read及び信号read_romの少なくとも一方がハイレベル信号として入力すると、OR回路91はスイッチング素子95のゲートにハイレベル信号を出力する。これにより、スイッチング素子95はオンになり、ビット線BLに、BLプリチャージ電位Vblが与えられる。BLプリチャージ電位Vblは、例えば数Vである。
OR回路92には、信号writeと信号write_romが入力する。信号write_romは、読み出し専用メモリセルMCROMへのデータ書き込み指令に対応する。信号writeは、読み出し専用メモリセルMCROM以外の通常のメモリセルMCへのデータ書き込み指令に対応する。
OR回路92に、信号write及び信号write_romの少なくとも一方がハイレベル信号として入力すると、OR回路92は、AND回路93とAND回路94にハイレベル信号を出力する。
AND回路93には、信号sel_blが入力する。信号sel_blは、ビット線BLの選択指令に対応する。AND回路94には、信号unsel_blが入力する。信号unsel_blは、ビット線BLの非選択指令に対応する。
AND回路93の2入力が共にハイレベルになると、AND回路93は、スイッチング素子96のゲートにハイレベル信号を出力する。これにより、スイッチング素子96はオンになり、ビット線BLに、電位VSSが与えられる。電位VSSは、例えば0Vである。
AND回路94の2入力が共にハイレベルになると、AND回路94は、スイッチング素子97のゲートにハイレベル信号を出力する。これにより、スイッチング素子97はオンになり、ビット線BLに、中間電位Vpass_sgが与えられる。中間電位Vpass_sgは、例えば10V前後である。
スイッチング素子98のゲートには、信号eraseが入力する。信号eraseは、データ消去動作指令に対応する。スイッチング素子98のゲートに、信号eraseがハイレベル信号として入力すると、スイッチング素子98はオンになる。これにより、ビット線BLに、消去電位Veraが与えられる。消去電位Veraは、例えば20V前後である。
図9は、ソース線ドライバ64の回路図である。
ソース線ドライバ64は、OR回路101、スイッチング素子102、103を有する。
OR回路101には、信号read、信号read_rom、信号write、信号write_romが入力する。これらの信号のうち少なくとも1つがハイレベル信号としてOR回路101に入力すると、OR回路101は、スイッチング素子102のゲートにハイレベル信号を出力する。これにより、スイッチング素子102はオンになり、ソース線SLに、電位VSSが与えられる。
スイッチング素子103のゲートに、信号eraseがハイレベル信号として入力すると、スイッチング素子103はオンになる。これにより、ソース線SLに、消去電位Veraが与えられる。
図10は、バックゲートドライバ61cの回路図である。
バックゲートドライバ61cは、OR回路105、106、スイッチング素子107〜109を有する。
OR回路105には、信号read、信号read_romが入力する。これらの信号のうち少なくともいずれかがハイレベル信号としてOR回路105に入力すると、OR回路105は、スイッチング素子107のゲートにハイレベル信号を出力する。これにより、スイッチング素子107はオンになり、バックゲートBGに、読み出し電位Vreadが与えられる。
OR回路106には、信号write、信号write_romが入力する。これらの信号のうち少なくともいずれかがハイレベル信号としてOR回路106に入力すると、OR回路106は、スイッチング素子108のゲートにハイレベル信号を出力する。これにより、スイッチング素子108はオンになり、バックゲートBGに、中間電位Vpassが与えられる。中間電位Vpassは、例えば10V前後である。
スイッチング素子109のゲートに、信号eraseがハイレベル信号として入力すると、スイッチング素子109はオンになる。これにより、バックゲートBGに、中間電位Vpass_bgが与えられる。中間電位Vpass_bgは、例えば10V前後である。
図11は、選択ゲートドライバ65の回路図を示す。
選択ゲートドライバ65は、OR回路110、111、AND回路112〜115、スイッチング素子116〜120を有する。
OR回路110には、信号read、信号read_romが入力する。これらの信号のうち少なくともいずれかがハイレベル信号としてOR回路110に入力すると、OR回路110は、AND回路112、113にハイレベル信号を出力する。
OR回路111には、信号write、信号write_romが入力する。これらの信号のうち少なくともいずれかがハイレベル信号としてOR回路111に入力すると、OR回路111は、AND回路114、115にハイレベル信号を出力する。
AND回路112には、信号sel_sgが入力する。信号sel_sgは、選択ゲートSGの選択指令に対応する。AND回路112の2入力が共にハイレベルになると、AND回路112は、スイッチング素子116のゲートにハイレベル信号を出力する。これにより、スイッチング素子116はオンになり、図4に示す選択信号出力線SGDsel、SGSselに、読み出し電位Vread_sgが与えられる。
AND回路113には、信号unsel_sgが入力する。信号unsel_sgは、選択ゲートSGの非選択指令に対応する。AND回路113の2入力が共にハイレベルになると、AND回路113は、スイッチング素子117のゲートにハイレベル信号を出力する。これにより、スイッチング素子117はオンになり、選択信号出力線SGDsel、SGSselに、電位VSSが与えられる。
信号sel_sgは、AND回路114にも入力する。AND回路114の2入力が共にハイレベルになると、AND回路114は、スイッチング素子118のゲートにハイレベル信号を出力する。これにより、スイッチング素子118はオンになり、選択信号出力線SGDsel、SGSselに、中間電位Vpass_sgが与えられる。中間電位Vpass_sgは、例えば10V前後である。
信号unsel_sgは、AND回路115にも入力する。AND回路115の2入力が共にハイレベルになると、AND回路115は、スイッチング素子119のゲートにハイレベル信号を出力する。これにより、スイッチング素子119はオンになり、選択信号出力線SGDsel、SGSselに、電位VSSが与えられる。
スイッチング素子120のゲートに、信号eraseがハイレベル信号として入力すると、スイッチング素子120はオンになる。これにより、選択信号出力線SGDsel、SGSselに、消去電位VeraGが与えられる。消去電位VeraGは、消去動作時にビット線BLやソース線SLに与えられる消去電位Veraよりも10V程度低い。
非選択信号出力線SGunselには、電位VSSが与えられる。
図12は、読み出し専用メモリセルMCROM以外の通常のメモリセルMCの電極層WL2D、WL3D、WL2S、WL3Sに接続されたワード線ドライバ61aの回路図を示す。
ワード線ドライバ61aは、AND回路121〜124、スイッチング素子125〜131を有する。
AND回路121には、信号readと信号sel_wlが入力する。信号sel_wlは、電極層WL2D、WL3D、WL2S、WL3Sの選択指令に対応する。AND回路121の2入力が共にハイレベルになると、AND回路121は、スイッチング素子125のゲートにハイレベル信号を出力する。これにより、スイッチング素子125はオンになり、電極層WL2D、WL3D、WL2S、WL3Sに、読み出し判定電位Vrcgが与えられる。
AND回路122には、信号readと信号unsel_wlが入力する。信号unsel_wlは、電極層WL2D、WL3D、WL2S、WL3Sの非選択指令に対応する。AND回路122の2入力が共にハイレベルになると、AND回路122は、スイッチング素子126のゲートにハイレベル信号を出力する。これにより、スイッチング素子126はオンになり、電極層WL2D、WL3D、WL2S、WL3Sに、読み出し電位Vreadが与えられる。
AND回路123には、信号writeと信号sel_wlが入力する。AND回路123の2入力が共にハイレベルになると、AND回路123は、スイッチング素子127のゲートにハイレベル信号を出力する。これにより、スイッチング素子127はオンになり、電極層WL2D、WL3D、WL2S、WL3Sに、書き込み電位Vpgmが与えられる。書き込み電位Vpgmは、例えば20V前後である。
AND回路124には、信号writeと信号unsel_wlが入力する。AND回路124の2入力が共にハイレベルになると、AND回路124は、スイッチング素子128のゲートにハイレベル信号を出力する。これにより、スイッチング素子128はオンになり、電極層WL2D、WL3D、WL2S、WL3Sに、中間電位Vpassが与えられる。
スイッチング素子129のゲートに、信号read_romがハイレベル信号として入力すると、スイッチング素子129はオンになる。これにより、電極層WL2D、WL3D、WL2S、WL3Sに、読み出し電位Vreadが与えられる。
スイッチング素子130のゲートに、信号write_romがハイレベル信号として入力すると、スイッチング素子130はオンになる。これにより、電極層WL2D、WL3D、WL2S、WL3Sに、中間電位Vpassが与えられる。
スイッチング素子131のゲートに、信号eraseがハイレベル信号として入力すると、スイッチング素子131はオンになる。これにより、電極層WL2D、WL3D、WL2S、WL3Sに、電位VSSが与えられる。
図13は、読み出し専用メモリセルMCROMの電極層WL4D、WL1D、WL1S、WL4Sに接続されたワード線ドライバ61bの回路図を示す。
ワード線ドライバ61bは、AND回路141〜144、スイッチング素子145〜151を有する。
AND回路141には、信号read_romと信号sel_wlが入力する。ここでの信号sel_wlは、電極層WL4D、WL1D、WL1S、WL4Sの選択指令に対応する。AND回路141の2入力が共にハイレベルになると、AND回路141は、スイッチング素子145のゲートにハイレベル信号を出力する。これにより、スイッチング素子145はオンになり、電極層WL4D、WL1D、WL1S、WL4Sに、読み出し判定電位Vrcgが与えられる。
AND回路142には、信号read_romと信号unsel_wlが入力する。ここでの信号unsel_wlは、電極層WL4D、WL1D、WL1S、WL4Sの非選択指令に対応する。AND回路142の2入力が共にハイレベルになると、AND回路142は、スイッチング素子146のゲートにハイレベル信号を出力する。これにより、スイッチング素子146はオンになり、電極層WL4D、WL1D、WL1S、WL4Sに、読み出し電位Vreadが与えられる。
AND回路143には、信号write_romと信号sel_wlが入力する。AND回路143の2入力が共にハイレベルになると、AND回路143は、スイッチング素子147のゲートにハイレベル信号を出力する。これにより、スイッチング素子147はオンになり、電極層WL4D、WL1D、WL1S、WL4Sに、書き込み電位Vpgmが与えられる。
AND回路144には、信号write_romと信号unsel_wlが入力する。AND回路144の2入力が共にハイレベルになると、AND回路144は、スイッチング素子148のゲートにハイレベル信号を出力する。これにより、スイッチング素子148はオンになり、電極層WL4D、WL1D、WL1S、WL4Sに、中間電位Vpassが与えられる。
スイッチング素子149のゲートに、信号readがハイレベル信号として入力すると、スイッチング素子149はオンになる。これにより、電極層WL4D、WL1D、WL1S、WL4Sに、読み出し電位Vreadが与えられる。
スイッチング素子150のゲートに、信号writeがハイレベル信号として入力すると、スイッチング素子150はオンになる。これにより、電極層WL4D、WL1D、WL1S、WL4Sに、中間電位Vpassが与えられる。
スイッチング素子151のゲートに、信号eraseがハイレベル信号として入力すると、スイッチング素子151はオンになる。これにより、電極層WL4D、WL1D、WL1S、WL4Sに、中間電位Vpassが与えられる。
次に、本実施形態に係る半導体記憶装置の動作方法について説明する。
図6に、データの書き込み、読み出し、消去時に、ビット線BL、ドレイン側選択ゲートSGD、電極層WL1D〜WL4D、WL1S〜WL4S、バックゲートBG、ソース側選択ゲートSGS、ソース線SLに与える電位の一例を示す。
本実施形態では、最上層のメモリセル及び最下層のメモリセルの少なくともいずれかを読み出し専用メモリセルMCROMとして使う。すなわち、図1、3に示す例では、最上層の電極層WL4D、WL4Sをコントロールゲートとするメモリセル、および最下層の電極層WL1D、WL1Sをコントロールゲートとするメモリセルを、読み出し専用メモリセルMCROMとして使う。
読み出し専用メモリセルMCROMには、1回書き込んだら消去不可の読み出し専用データが書き込まれる。すなわち、読み出し専用メモリセルMCROMに格納されたデータの消去動作は禁止される。
読み出し専用メモリセルMCROM以外のメモリセルは、データの消去可能、すなわちデータの書き換え可能な通常のメモリセルMCとして使われる。図1、3に示す例では、2層目の電極層WL2D、WL2Sをコントロールゲートとするメモリセル、および3層目の電極層WL3D、WL3Sをコントロールゲートとするメモリセルを、通常の書き換え可能なメモリセルMCとして使う。
なお、最上層のメモリセルのすべてを読み出し専用メモリセルMCROMとして使ってもよいし、一部のメモリセルだけを読み出し専用メモリセルMCROMとして使ってもよい。最下層のメモリセルについても、そのすべてを読み出し専用メモリセルMCROMとして使ってもよいし、一部のメモリセルだけを読み出し専用メモリセルMCROMとして使ってもよい。また、最上層のメモリセルだけを読み出し専用メモリセルMCROMとして使ってもよいし、最下層のメモリセルだけを読み出し専用メモリセルMCROMとして使ってもよい。読み出し専用データが書き込まれない最上層または最下層のメモリセルは、データが格納されないダミーセルとなる。
すなわち、最上層のメモリセル及び最下層のメモリセルは、通常のメモリセルとしては使われず、読み出し専用メモリセルMCROMとして使われる、あるいはダミーセルとなる。
まず、通常のメモリセルMCへのデータ書き込みについて説明する。
図6に示すように、ビット線BL、ソース側選択ゲートSGSおよびソース線SLには、0Vが与えられる。ドレイン側選択ゲートSGDには、中間電位Vpass_sgが与えられる。中間電位Vpass_sgは、ドレイン側選択トランジスタSTDをオンにする電位であり、例えば10V前後である。バックゲートBGには、中間電位Vpassが与えられる。中間電位Vpassは、バックゲートトランジスタBGTをオンにする電位であり、例えば10V前後である。
書き込み対象の選択メモリセルMCの電極層WL3D、WL2D、WL2S、WL3Sには、書き込み電位Vpgmが与えられる。書き込み対象でない非選択メモリセルMCの電極層WL3D、WL2D、WL2S、WL3Sには、中間電位Vpassが与えられる。読み出し専用メモリセルMCROMの電極層WL4D、WL1D、WL1S、WL4Sには、中間電位Vpassが与えられる。
書き込み電位Vpgmは、中間電位Vpassよりも高く、例えば20V前後である。これにより、書き込み対象の選択メモリセルMCにおいてのみ電荷蓄積膜32に印加される電界強度が強くなる。したがって、ビット線BLを通じて0Vが与えられたチャネルボディ20と、書き込み電位Vpgmが与えられた電極層WL3D、WL2D、WL2S、WL3Sとの電位差により、書き込み対象の選択メモリセルMCの電荷蓄積膜32に電子が注入され、その選択メモリセルMCの閾値電圧が正の方向にシフトする。中間電位Vpassが電極層に与えられた非選択メモリセルMCおよび読み出し専用メモリセルMCROMの電荷蓄積膜32には電子が注入されず、データ書き込みが行われない。
次に、読み出し専用メモリセルMCROMへのデータ書き込みについて説明する。
通常のメモリセルMCへのデータ書き込み時と同様、ビット線BL、ソース側選択ゲートSGSおよびソース線SLには、0Vが与えられる。ドレイン側選択ゲートSGDには、中間電位Vpass_sgが与えられる。バックゲートBGには、中間電位Vpassが与えられる。
例えば、電極層WL4Dをコントロールゲートとする読み出し専用メモリセルMCROMに読み出し専用データを書き込む場合、電極層WL4Dに、書き込み電位Vpgmが与えられる。
その他の読み出し専用メモリセルMCROMの電極層WL1D、WL1S、WL4Sおよび通常のメモリセルMCの電極層WL3D、WL2D、WL2S、WL3Sには、中間電位Vpassが与えられる。
したがって、電極層WL4Dをコントロールゲートとする読み出し専用メモリセルMCROMにおいてのみ電荷蓄積膜32に印加される電界強度が強くなり、その読み出し専用メモリセルMCROMの電荷蓄積膜32に電子が注入され、その読み出し専用メモリセルMCROMの閾値電圧が正の方向にシフトする。中間電位Vpassが電極層に与えられた他の読み出し専用メモリセルMCROMおよび通常のメモリセルMCの電荷蓄積膜32には電子が注入されず、データ書き込みが行われない。
なお、他の読み出し専用メモリセルMCROMに対するデータ書き込みを行う場合、その読み出し専用メモリセルMCROMの電極層に、書き込み電位Vpgmを与える。
読み出し専用メモリセルMCROMに格納する読み出し専用データは、例えば、メモリセル(通常のメモリセルMC及び読み出し専用メモリセルMCROMを含む)を所望の性能で動作させるための設定値情報である。
出荷前のテストにおいて、図6に示した各電位、その他電流、印加時間などの設定値を、最上層のメモリセルあるいは最下層のメモリセルに割り当てられた読み出し専用メモリセルMCROMに書き込んで格納する。
例えば、読み出し電位Vreadは、出荷時に、チップ毎に16個の値から最適値を選ぶことができるとする。表1に例示するように、Vreadは、例えば3.00〜6.75(V)の範囲の16段階から選ぶことができるとする。
例えば、データ“0”とデータ“1”を記憶可能な2値のメモリセルであれば、16=24なので、4つの読み出し専用メモリセルMCROM1〜〜MCROM4を、Vread設定値の格納用に割り当てる。Vreadの各設定値は、4つの読み出し専用メモリセルMCROM1〜MCROM4のデータ“0”とデータ“1”の組み合わせで設定される。
また、本実施形態に係る半導体記憶装置は、消去動作はブロック単位で行われる。そして、何らかの原因により正常動作ができない動作不良メモリセルを含むブロックは、バッドブロック(bad block)として扱われる。
必ずしも全てのブロックが正常な状態で出荷されるとは限らず、あるスペック以上の正常ブロック数が確保できれば出荷可能である。出荷時に、全ブロックについて動作テストを行い、正常動作不可のブロックをバッドブロックとする。そして、使用時のバッドブロックへのアクセスを禁止するため、バッドブロックのアドレス情報を読み出し専用メモリセルMCROMに格納する。これにより、ユーザ側でのバッドブロックの誤使用を防ぐことができる。
すなわち、本実施形態では、最上層のメモリセル及び最下層のメモリセルの少なくともいずれかを読み出し専用メモリセルMCROMとして使い、その読み出し専用メモリセルMCROMに、前述したメモリセルの動作設定値、バッドブロックのアドレス情報などを、消去不可の読み出し専用データとして格納する。
最上層のメモリセルは、選択ゲートSG(ドレイン側選択ゲートSGD、ソース側選択ゲートSGS)に対して積層方向で隣り合う。最下層のメモリセルは、バックゲートBGに対して積層方向で隣り合う。このため、最上層や最下層のメモリセルは、他のメモリセルに対して加工形状やデバイス特性に差異が生じやすい。
工程効率化及びコスト低減の観点から、複数の電極層WLと複数の絶縁層25とを積層した後、その積層体を例えばRIE(Reactive Ion Etching)法で一括してエッチングすることでメモリホールMHを形成する。記憶容量を増やすため、電極層WLと絶縁層25との積層数が増大すると、メモリホールMHのアスペクト比(孔径に対する深さの比)が高くなり、そのメモリホールMHにおいて上部の孔径がより大きく、下部の孔径がより小さくなりやすい。これは、最上層のメモリセルと最下層のメモリセルの特性が、他のメモリセルの特性に対してばらつく原因となり得る。
また、各電極層WL間の絶縁層25の厚みはほぼ同じであり、各電極層WL間相互の間隔はほぼ同じである。これに対して、最上層の電極層WLと選択ゲートSG(ドレイン側選択ゲートSGD、ソース側選択ゲートSGS)との間の間隔や、最下層の電極層WLとバックゲートBGとの間の間隔は、各電極層WL間相互の間隔と異なる場合がある。このことも、最上層のメモリセルと最下層のメモリセルの特性が、他のメモリセルの特性に対してばらつく原因となり得る。
本実施形態では、他のメモリセルに対して特性がばらつきやすい最上層や最下層のメモリセルを、ユーザが通常使用する際には使われることがない読み出し専用メモリセルMCROMとして機能させる。ユーザが、文字データ、画像データ、動画データなどを書き込んだり、消去して書き換えたりする通常の使用時は、最上層のメモリセルと最下層のメモリセル以外のメモリセルが使われる。最上層のメモリセルと最下層のメモリセル以外のメモリセルは、互いに特性がほぼ同じである。したがって、メモリセル間の特性ばらつきが通常の使用時には影響せず、所望の性能および高い信頼性が得られる。
前述した構造においては、最上層と最下層のメモリセルの特性がばらつきやすいことから、最上層と最下層のメモリセルにデータを格納せず、ダミーセルとすることも想定される。しかし、本実施形態では、その最上層と最下層のメモリセルを読み出し専用メモリセルMCROMとして使うことで、メモリセルを無駄にすることなく有効活用できる。
最上層と最下層のメモリセルは、他のメモリセルに対して特性がばらつきやすいだけであって、メモリセルとしては問題なく使用可能である。特性ばらつきが生じやすいことから通常使用時のメモリセルとしては使いにくい最上層と最下層のメモリセルを、通常使用時のメモリセルとは区別して別の用途で使うことで、メモリセル間の特性ばらつきがユーザの使用時には影響しない。なおかつ、メモリセルの動作設定値、バッドブロックアドレス情報などの読み出し専用データを格納するために、別に専用の領域もしくはブロックを確保しなくて済み、メモリセルの有効活用が図れる。
メモリセルの動作設定値、バッドブロックアドレス情報などの格納用途で使用される読み出し専用メモリセルMCROMは、通常のメモリセルMCよりも高い信頼性が要求される場合がある。したがって、通常のメモリセルMCが多値データを記憶可能な場合であっても、読み出し専用メモリセルMCROMには2値データとして読み出し専用データを格納することが望ましい。
次に、データ消去について説明する。
データ消去は、例えば図4に示すブロック50単位で行われる。消去対象として選択されたブロック50に含まれる通常のメモリセルMCのデータ消去が一括して行われる。
図6に示すように、バックゲートBGには、中間電位Vpass_bgが与えられる。中間電位Vpass_bgは、バックゲートトランジスタBGTをオンにする電位であり、例えば10V前後である。
また、ビット線BL及びソース線SLには、消去電位Veraが与えられる。この後少し遅らせてドレイン側選択ゲートSGD及びソース側選択ゲートSGSに電位VeraGを与える。消去電位Veraは、例えば20V程度であり、電位VeraGは、消去電位Veraより10V程度低い。
これにより、ドレイン側選択ゲートSGDとビット線BLとの電位差およびソース側選択ゲートSGSとソース線SLとの電位差により生じる正孔電流がチャネルボディ20に流れ、チャネルボディ20がVeraに近い電位にブーストされる。
そして、読み出し専用メモリセルMCROM以外の通常のメモリセルMCの電極層WL3D、WL2D、WL2S、WL3Sに0Vを与える。これにより、チャネルボディ20と電極層WL3D、WL2D、WL2S、WL3Sとの電位差で、電荷蓄積膜32の電子が引き抜かれ、電荷蓄積膜32に正孔が注入され、メモリセルMCのデータが消去される。
このとき、読み出し専用メモリセルMCROMの電極層WL4D、WL1D、WL1S、WL4Sとチャネルボディ20との電位差が、通常のメモリセルMCの電極層WL3D、WL2D、WL2S、WL3Sとチャネルボディ20との電位差よりも小さくなるようにする。
すなわち、読み出し専用メモリセルMCROMの電極層WL4D、WL1D、WL1S、WL4Sには、中間電位Vpassが与えられる。中間電位Vpassは、0Vより大きく、読み出し専用メモリセルMCROMに読み出し専用データを書き込む時にその電極層WL4D、WL1D、WL1S、WL4Sに与える書き込み電位Vpgmより小さい、例えば10V前後である。
このときの、読み出し専用メモリセルMCROMの電極層WL4D、WL1D、WL1S、WL4Sとチャネルボディ20との電位差では、読み出し専用メモリセルMCROMの電荷蓄積膜32の電子が引き抜かれない(電荷蓄積膜32に正孔が注入されない)。したがって、選択ブロック50の消去動作時、その選択ブロック50に含まれる読み出し専用メモリセルMCROMに格納された読み出し専用データは消去されない。
また、上記中間電位Vpassでは、読み出し専用メモリセルMCROMの電荷蓄積膜32の電子は引き抜かれず、電荷蓄積膜32に電子が注入されない。したがって、消去動作時、読み出し専用メモリセルMCROMの閾値電圧は変動しない。
消去対象として選択されなかった非選択ブロック50におけるメモリセルMC及び読み出し専用メモリセルMCROMの電極層はフローティング状態にされる。これにより、前述したチャネルボディ20の電位の上昇に伴い、カップリングによってメモリセルMC及び読み出し専用メモリセルMCROMの電極層の電位も上昇し、それらの電荷蓄積層32から電子は引き抜かれず、データが消去されない。
選択ブロック50の消去動作時、その選択ブロック50に含まれる読み出し専用メモリセルMCROMの電極層をフローティングにすることでも、読み出し専用メモリセルMCROMの電荷蓄積膜32の電子が引き抜かれず、電荷蓄積膜32に電子が注入されないようにすることが可能である。
ただし、読み出し専用メモリセルMCROMの電極層に所望の中間電位Vpassを与えることで、確実に読み出し専用メモリセルMCROMのデータ消去及びデータ書き込みを防ぐことができる。
また、上記中間電位Vpassは、読み出し専用メモリセルMCROMのチャネルボディ20を導通状態にする。したがって、消去対象のメモリセルMCを含むメモリストリングMSにおけるチャネルボディ20全体の電位を確実にブーストさせ、そのメモリストリングMSに接続されたすべての通常メモリセルMCを一括して消去状態にできる。
次に、通常のメモリセルMCのデータ読み出しについて説明する。
図6に示すように、ビット線BLには、BLプリチャージ電位Vblが与えられる。BLプリチャージ電位Vblは、例えば数Vである。ソース線SLには、0Vが与えられる。ドレイン側選択ゲートSGD及びソース側選択ゲートSGSには、読み出し電位Vread_sgが与えられる。読み出し電位Vread_sgは、ドレイン側選択トランジスタSTD及びソース側選択トランジスタSTSをオンにする電位である。
読み出し対象でない非選択メモリセルMCの電極層WL3D、WL2D、WL2S、WL3S、読み出し専用メモリセルMCROMの電極層WL4D、WL1D、WL4S、WL1S、およびバックゲートBGには、読み出し電位Vreadが与えられる。
読み出し電位Vreadは、電荷蓄積膜32の電荷保持状態に依存せず、それらメモリセルMC、読み出し専用メモリセルMCROM、およびバックゲートトランジスタBGTをオンにする電位である。
読み出し対象の選択メモリセルMCの電極層WL3D、WL2D、WL2S、WL3Sには、読み出し判定電位Vrcgを与える。読み出し判定電位Vrcgは、例えば0Vである。
読み出し対象の選択メモリセルMCが、データ消去状態に対応する“1”データの書き込み状態の場合、そのメモリセルMCの閾値電圧は0V以下である。したがって、読み出し判定電位Vrcgが与えられた選択メモリセルMCはオン状態になる。読み出し電位Vreadが与えられた非選択メモリセルMC及び読み出し専用メモリセルMCROMはオン状態である。したがって、ビット線BLとソース線SLとが導通し、ビット線BLに与えられたBLプリチャージ電位Vblが降圧する。
読み出し対象の選択メモリセルMCが、データ書き込み状態に対応する“0”データの書き込み状態の場合、そのメモリセルMCの電荷蓄積膜32には電子が蓄積され、閾値電圧は読み出し判定電位Vrcg(0V)より大きい。この場合、読み出し判定電位Vrcgが与えられた選択メモリセルMCはオフ状態である。したがって、ビット線BLとソース線SLとは遮断され、ビット線BLに与えられたBLプリチャージ電位Vblが維持される。
したがって、ビット線BLの電位が降圧するか否かにより、読み出し判定電位Vrcgが与えられた読み出し対象の選択メモリセルMCが、“1”データ状態か“0”データ状態かを読み出すことができる。
次に、読み出し専用メモリセルMCROMのデータ読み出しについて説明する。例えば、電極層WL4Dをコントロールゲートとする読み出し専用メモリセルMCROMのデータ読み出しについて説明する。
この場合も、通常メモリセルMCの読み出し動作と同様に、ビット線BLには、BLプリチャージ電位Vblが与えられる。ソース線SLには、0Vが与えられる。ドレイン側選択ゲートSGD及びソース側選択ゲートSGSには、読み出し電位Vread_sgが与えられる。
読み出し対象でない読み出し専用メモリセルMCROMの電極層WL1D、WL1S、WL4S、メモリセルMCの電極層WL3D、WL2D、WL2S、WL3S、およびバックゲートBGには、読み出し電位Vreadが与えられる。読み出し対象の読み出し専用メモリセルMCROMの電極層WL4Dには、読み出し判定電位Vrcgを与える。
したがって、読み出し専用メモリセルMCROMのデータ読み出し動作においても、ビット線BLの電位が降圧するか否かにより、読み出し判定電位Vrcgが与えられた読み出し対象の読み出し専用メモリセルMCROMが、“1”データ状態か“0”データ状態かを読み出すことができる。
メモリストリングはU字状に限らず、図14に示すようにI字状であってもよい。図14には導電部分のみを示し、絶縁部分の図示は省略している。
この構造では、基板10上にソース線SLが設けられ、その上にソース側選択ゲート(または下部選択ゲート)SGSが設けられ、その上に複数(例えば4層)の電極層WL1〜WL4が設けられ、最上層の電極層WL4とビット線BLとの間にドレイン側選択ゲート(または上部選択ゲート)SGDが設けられている。
この場合も、ドレイン側選択ゲートSGDの下の最上層のメモリセル及びソース側選択ゲートSGS上の最下層のメモリセルの少なくともいずれかを読み出し専用メモリセルMCROMとして使う。その読み出し専用メモリセルMCROMには、1回書き込んだら消去不可の読み出し専用データが書き込まれ、そのデータの消去動作は禁止される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。