KR101261129B1

KR101261129B1 - 불휘발성 반도체 기억 장치 및 그 구동 방법

Info

Publication number: KR101261129B1
Application number: KR1020110010251A
Authority: KR
Inventors: 마사루 기또; 히데아끼 아오찌
Original assignee: 가부시끼가이샤 도시바
Priority date: 2010-02-02
Filing date: 2011-02-01
Publication date: 2013-05-06
Also published as: JP2011159364A; US8289766B2; US20130033932A1; US20110188307A1; KR20110090828A; US8559221B2

Abstract

실시형태에 따르면, 불휘발성 반도체 기억 장치는, 메모리부와, 제어부를 구비한다. 제어부는, 복수의 기억 영역의 전체에 소거의 정보를 설정하고, 메모리 셀 트랜지스터의 전체에 대하여 소거의 임계값으로 설정한 후, 기억 영역에 n(n은 2 이상의 정수)값의 정보를 기입하고, 기억 영역에 형성된 메모리 셀 트랜지스터를 n값의 정보에 따른 임계값으로 설정한 상태에서, 정보가 기입 완료된 기억 영역에 인접하는 적어도 하나의 기입 전의 기억 영역의 정보가, 메모리 셀 트랜지스터의 임계값으로서, 소거의 임계값보다도 n값의 정보에 따른 임계값에 가까운 값이 되도록 제어한다.

Description

불휘발성 반도체 기억 장치 및 그 구동 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DRIVING METHOD THEREOF}

본 출원은 일본 특허 출원 제2010-021670(2010년 2월 2일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.

본 명세서에 기재된 실시형태는 일반적으로 불휘발성 반도체 기억 장치 및 그 구동 방법에 관한 것이다.

반도체 기억 장치(메모리)는, 기억 용량을 증가시키기 위하여, 한 소자의 치수를 작게 할(미세화할) 필요가 있음과 함께, 보다 많은 정보를 기억하기 위하여 하나의 메모리 셀에 2비트 이상의 정보를 기억하는 다치 기억 기술도 필요하게 되어 있다.

메모리 셀의 미세화에 대해서는, 포토리소그래피의 기술 향상이나, 메모리 셀을 3차원 구조로 하는 기술도 고안되고 있다. 본원 출원인들은, 3차원 구조를 적은 공정으로 실현하는 일괄 가공형 3차원 적층 메모리 셀을 제안하였다(예를 들어, 일본 특허 공개 제2007-320215호 공보 참조). 이 방법에 따르면, 적층수에 의하지 않고, 일괄적으로 적층 메모리를 형성하는 것이 가능하므로, 비용 증가를 억제하는 것이 가능해진다.

이와 같은 메모리 셀의 미세화가 진행되면, 인접 셀간의 간섭이 데이터의 신뢰성에 크게 영향을 미친다. 특히, 다치 정보를 기억하는 경우, 메모리 셀에의 다치 정보의 기입에 따른 메모리 셀 트랜지스터의 임계값이, 인접 셀의 정보에 의해 변동하는 영향을 받아, 데이터 리텐션 특성에도 영향을 미친다.

본 실시형태에 관한 불휘발성 반도체 기억 장치는, 메모리부와, 제어부를 구비한다.

상기 메모리부는, 전하 축적막과, 상기 전하 축적막에 있어서의 전하를 축적하는 복수의 기억 영역의 각각에 대하여 형성된 메모리 셀 트랜지스터를 갖는다.

상기 제어부는, 기입 대상의 상기 메모리 셀 트랜지스터의 전체에 대하여 소거의 임계값으로 설정한 후, 상기 기억 영역에 n(n은 하나의 상기 메모리 셀 트랜지스터에 기록되는 데이터의 개수로서, 2 이상의 정수)값의 정보를 기입하고, 상기 기억 영역에 형성된 상기 메모리 셀 트랜지스터를 상기 n값의 정보에 따른 임계값으로 설정한 상태에서, 상기 정보가 기입 완료된 기억 영역에 인접하는 적어도 하나의 기입 전의 기억 영역의 정보가, 상기 메모리 셀 트랜지스터의 임계값으로서, 상기 소거의 임계값보다도 상기 n값의 정보에 따른 임계값에 가까운 값이 되도록 제어한다.

그 밖의 실시형태에 관한 불휘발성 반도체 기억 장치의 구동 방법은, 전하 축적막과, 상기 전하 축적막에 있어서의 전하를 축적하는 복수의 기억 영역의 각각에 대하여 형성된 메모리 셀 트랜지스터를 갖는 불휘발성 반도체 기억 장치의 구동 방법이다.

이 구동 방법에서는, 기입 대상의 상기 메모리 셀 트랜지스터의 전체에 대하여 소거의 임계값으로 설정한 후, 상기 기억 영역에 n(n은 하나의 상기 메모리 셀 트랜지스터에 기록되는 데이터의 개수로서, 2 이상의 정수)값의 정보를 기입하고, 상기 기억 영역에 형성된 상기 메모리 셀 트랜지스터를 상기 n값의 정보에 따른 임계값으로 설정한 상태에서, 상기 정보가 기입 완료된 기억 영역에 인접하는 적어도 하나의 기입 전의 기억 영역의 정보가, 상기 메모리 셀 트랜지스터의 임계값으로서, 상기 소거의 임계값보다도 상기 n값의 정보에 따른 임계값에 가까운 값이 되도록 제어한다.

도 1a 내지 도 1e는, 실시형태에 관한 불휘발성 반도체 기억 장치를 설명하는 모식도.
도 2는, 실시형태에 관한 불휘발성 반도체 기억 장치의 전체 구성을 예시하는 모식적 단면도.
도 3은, 실시형태에 관한 불휘발성 반도체 기억 장치의 구성을 예시하는 모식적 사시도.
도 4는, 실시형태에 관한 불휘발성 반도체 기억 장치의 일부의 구성을 예시하는 모식적 단면도.
도 5는, 실시형태에 관한 불휘발성 반도체 기억 장치의 전극막의 구성을 예시하는 모식적 평면도.
도 6 내지 도 7은, 데이터 리텐션 특성에 대하여 설명하는 모식도.
도 8은, 비교예에 있어서의 임계값 분포의 예를 도시하는 모식도.
도 9는, 제1 실시형태에 있어서의 임계값 분포의 예를 도시하는 모식도.
도 10 내지 도 11은, 제1 실시형태의 다른 예에 있어서의 임계값 분포의 예를 도시하는 모식도.
도 12는, 제2 실시형태에 있어서의 임계값 분포의 예를 도시하는 모식도.
도 13은, 제2 실시형태에 있어서의 메모리 셀의 정보의 천이의 예를 도시하는 모식도.
도 14 내지 도 15는, 제3 실시형태에 있어서의 메모리 셀의 정보의 천이의 예를 도시하는 모식도.
도 16은, 실시형태에 관한 불휘발성 반도체 기억 장치의 구동 회로 구성을 설명하는 회로도.

이하에, 본 발명의 각 실시형태에 대하여 도면을 참조하면서 설명한다.

또한, 도면은 모식적 또는 개념적인 것이며, 각 부분의 두께와 폭의 관계, 부분간의 크기의 비계수 등은, 반드시 현실의 것과 동일하다고는 할 수 없다. 또한, 동일한 부분을 나타내는 경우라도, 도면에 의해 서로의 치수나 비계수가 상이하게 나타내어지는 경우도 있다. 또한, 본원 명세서와 각 도면에 있어서, 기출된 도면에 관하여 전술한 것과 마찬가지의 요소에는 동일한 부호를 부여하고 상세한 설명은 적절히 생략한다.

도 1a 내지 도 1e는, 실시형태에 관한 불휘발성 반도체 기억 장치를 설명하는 모식도이다.

즉, 도 1a는, 메모리 셀 트랜지스터의 임계값 분포의 예를 나타내는 도면, 도 1b는, 메모리 셀의 정보의 천이의 예를 나타내는 도면이다.

도 2는, 실시형태에 관한 불휘발성 반도체 기억 장치의 전체 구성을 예시하는 모식적 단면도이다.

도 3은, 실시형태에 관한 불휘발성 반도체 기억 장치의 구성을 예시하는 모식적 사시도이다.

또한, 도 3에 있어서는, 도면을 보기 쉽게 하기 위하여, 도전 부분만을 나타내고, 절연 부분은 도시를 생략하고 있다.

도 4는, 실시형태에 관한 불휘발성 반도체 기억 장치의 일부의 구성을 예시하는 모식적 단면도이다.

도 5는, 실시형태에 관한 불휘발성 반도체 기억 장치의 전극막의 구성을 예시하는 모식적 평면도이다.

(불휘발성 반도체 기억 장치의 구성)

본 발명의 실시형태에 관한 불휘발성 반도체 기억 장치(110)는, 3차원 적층형의 플래시 메모리이다.

우선, 도 2 내지 도 5에 의해, 불휘발성 반도체 기억 장치(110)의 구성의 개요를 설명한다.

도 2에 나타낸 바와 같이, 불휘발성 반도체 기억 장치(110)는 메모리부(MU)를 구비한다.

불휘발성 반도체 기억 장치(110)는 제어부(CTU)를 더 구비해도 된다. 이들 메모리부(MU) 및 제어부(CTU)는, 예를 들어 단결정 실리콘으로 이루어지는 반도체 기판(11)의 주면(11a) 상에 설치된다. 단, 제어부(CTU)는 메모리부(MU)가 설치되는 기판과는 다른 기판 상에 설치되어도 된다. 이하에서는, 메모리부(MU) 및 제어부(CTU)가 같은 기판(반도체 기판(11))에 설치되는 경우로서 설명한다.

반도체 기판(11)에 있어서는, 예를 들어, 메모리 셀(MC)이 설치되는 메모리 어레이 영역(MR)과, 메모리 어레이 영역(MR)의 예를 들어 주변에 형성된 주변 영역(PR)이 설정된다. 주변 영역(PR)에 있어서는, 반도체 기판(11) 상에 각종 주변 영역 회로(PR1)가 설치된다.

메모리 어레이 영역(MR)에 있어서는, 반도체 기판(11) 상에 예를 들어 회로부(CU)가 설치되고, 회로부(CU) 상에 메모리부(MU)가 설치된다. 또한, 회로부(CU)는 필요에 따라서 설치되고, 생략 가능하다. 회로부(CU)와 메모리부(MU) 사이에는, 예를 들어 산화실리콘으로 이루어지는 층간 절연막(13)이 형성되어 있다.

제어부(CTU)의 적어도 일부는, 예를 들어, 상기의 주변 영역 회로(PR1) 및 회로부(CU) 중 적어도 어느 하나에 설치할 수 있다.

메모리부(MU)는, 복수의 메모리 셀 트랜지스터를 갖는 매트릭스 메모리 셀부(MU1)와, 매트릭스 메모리 셀부(MU1)의 배선을 접속하는 배선 접속부(MU2)를 갖는다.

도 3은, 매트릭스 메모리 셀부(MU1)의 구성을 예시하고 있다.

즉, 도 2에 있어서는, 매트릭스 메모리 셀부(MU1)로서, 도 3의 A-A' 단면의 일부와, 도 3의 B-B'선 단면의 일부가 예시되어 있다.

도 2 및 도 3에 나타낸 바와 같이, 매트릭스 메모리 셀부(MU1)에 있어서는, 반도체 기판(11)의 주면(11a) 상에 적층 구조체(ML)가 설치된다. 적층 구조체(ML)는, 주면(11a)에 대하여 수직인 방향에 교대로 적층된 복수의 전극막(WL)과 복수의 전극간 절연막(14)을 갖는다.

여기서, 본원 명세서에 있어서, 설명의 편의상, XYZ 직교 좌표계를 도입한다. 이 좌표계에 있어서는, 반도체 기판(11)의 주면(11a)에 대하여 수직인 방향을 Z축 방향(제1 방향)으로 한다. 그리고, 주면(11a)에 대하여 평행인 평면 내의 하나의 방향을 Y축 방향(제2 방향)으로 한다. 그리고, Z축과 Y축에 수직인 방향을 X축 방향(제3 방향)으로 한다.

적층 구조체(ML)에 있어서의 전극막(WL) 및 전극간 절연막(14)의 적층 방향은 Z축 방향이다. 즉, 전극막(WL) 및 전극간 절연막(14)은, 주면(11a)에 대하여 평행하게 형성된다. 전극막(WL)은, 예를 들어 소거 블록 단위로 분단된다.

도 4는, 매트릭스 메모리 셀부(MU1)의 구성을 예시하고 있고, 예를 들어 도 3의 B-B'선 단면의 일부에 상당한다.

도 3 및 도 4에 나타낸 바와 같이, 불휘발성 반도체 기억 장치(110)의 메모리부(MU)는, 상기의 적층 구조체(ML)와, 적층 구조체(ML)를 Z축 방향으로 관통하는 반도체부인 반도체 필러(SP)(제1 반도체 필러(SP1))와, 전하 축적막(48)과, 내측 절연막(42)과, 외측 절연막(43)과, 배선(WR)을 갖는다.

전하 축적막(48)은, 전극막(WL)의 각각과 반도체 필러(SP) 사이에 형성된다. 내측 절연막(42)은 전하 축적막(48)과 반도체 필러(SP) 사이에 형성된다. 외측 절연막(43)은 전극막(WL)의 각각과 전하 축적막(48) 사이에 형성된다. 배선(WR)은 반도체 필러(SP)의 일단부와 전기적으로 접속된다.

즉, 적층 구조체(ML)를 Z축 방향으로 관통하는 관통 홀(TH)의 내부의 벽면에, 외측 절연막(43), 전하 축적막(48) 및 내측 절연막(42)이 이 순서로 형성되고, 그 잔여 공간에 반도체가 매립되어, 반도체 필러(SP)가 형성된다.

적층 구조체(ML)의 전극막(WL)과, 반도체 필러(SP)의 교차부에, 메모리 셀(MC)이 설치된다. 즉, 전극막(WL)과 반도체 필러(SP)가 교차하는 부분에 있어서, 전하 축적막(48)을 갖는 메모리 셀 트랜지스터가 3차원 매트릭스 형상으로 형성되고, 이 전하 축적막(48)에 전하를 축적시킴으로써, 각 메모리 셀 트랜지스터가 데이터를 기억하는 메모리 셀(MC)로서 기능한다. 따라서, 메모리 셀(MC)의 전하 축적막(48)에 있어서의 전극막(WL)의 위치가 기억 영역으로서 기능하고, 전하 축적막(48)을 따라 복수의 기억 영역이 형성되게 된다.

내측 절연막(42)은, 메모리 셀(MC)의 메모리 셀 트랜지스터에 있어서의 터널 절연막으로서 기능한다. 한편, 외측 절연막(43)은 메모리 셀(MC)의 메모리 셀 트랜지스터에 있어서의 블록 절연막으로서 기능한다. 전극간 절연막(14)은 전극막(WL)끼리를 절연하는 층간 절연막으로서 기능한다.

전극막(WL)에는, 임의의 도전 재료를 사용할 수 있고, 예를 들어 불순물이 도입되어 도전성이 부여된 아몰퍼스 실리콘 또는 폴리실리콘을 사용할 수 있고, 또한 금속 및 합금 등도 사용할 수 있다. 전극막(WL)에는 소정의 전기 신호가 인가되고, 전극막(WL)은 불휘발성 반도체 기억 장치(110)의 워드선으로서 기능한다.

전극간 절연막(14) 및 내측 절연막(42) 및 외측 절연막(43)에는, 예를 들어 실리콘 산화막을 사용할 수 있다. 또한, 전극간 절연막(14), 내측 절연막(42) 및 외측 절연막(43)은, 단층막이어도 되고, 또한 적층막이어도 된다.

전하 축적막(48)에는, 예를 들어 실리콘 질화막을 사용할 수 있고, 반도체 필러(SP)와 전극막(WL) 사이에 인가되는 전계에 의해 전하를 축적 또는 방출하여, 정보를 기억하는 부분으로서 기능한다. 전하 축적막(48)은 단층막이어도 되고, 또한 적층막이어도 된다.

또한, 후술하는 바와 같이 전극간 절연막(14), 내측 절연막(42), 전하 축적막(48) 및 외측 절연막(43)에는, 상기에 예시한 재료에 한하지 않고, 임의의 재료를 사용할 수 있다.

또한, 도 2 및 도 3에 있어서는, 적층 구조체(ML)가 전극막(WL)을 4층 갖고 있는 경우가 예시되어 있지만, 적층 구조체(ML)에 있어서, 형성되는 전극막(WL)의 수는 임의이다. 이하에서는, 전극막(WL)이 4매인 경우로서 설명한다.

본 구체예에 있어서는, 2개의 반도체 필러(SP)는 접속부(CP)(접속부 반도체층)에 의해 접속되어 있다.

즉, 메모리부(MU)는, 제2 반도체 필러(SP2)(반도체 필러(SP))와, 제1 접속부(CP1)(접속부(CP))를 더 갖는다.

제2 반도체 필러(SP2)는, 예를 들어 Y축 방향에 있어서 제1 반도체 필러(SP1)(반도체 필러(SP))와 인접하고, 적층 구조체(ML)를 Z축 방향으로 관통한다. 제1 접속부(CP1)는, 제1 반도체 필러(SP1)와 제2 반도체 필러(SP2)를 Z축 방향에 있어서의 동일한 측(반도체 기판(11)의 측)에서 전기적으로 접속한다. 제1 접속부(CP1)는 Y축 방향으로 연장하여 설치된다. 제1 접속부(CP1)에는, 제1 및 제2 반도체 필러(SP1 및 SP2)와 같은 재료가 사용된다.

즉, 반도체 기판(11)의 주면(11a) 상에 층간 절연막(13)을 개재하여 백 게이트(BG)(접속부 도전층)가 설치된다. 그리고, 백 게이트(BG)의 제1 및 제2 반도체 필러(SP1 및 SP2)에 대향하는 부분에 홈(후술하는 홈(CTR))이 형성되고, 홈의 내부에, 외측 절연막(43), 전하 축적막(48) 및 내측 절연막(42)이 형성되고, 그 잔여 공간에 반도체로 이루어지는 접속부(CP)가 매립된다. 또한, 상기의 홈에 있어서의 외측 절연막(43), 전하 축적막(48), 내측 절연막(42) 및 접속부(CP)의 형성은, 관통 홀(TH)에 있어서의 외측 절연막(43), 전하 축적막(48), 내측 절연막(42) 및 반도체 필러(SP)의 형성과 동시에, 일괄적으로 행해진다. 이와 같이, 백 게이트(BG)는 접속부(CP)에 대향하여 설치된다.

이에 의해, 제1 및 제2 반도체 필러(SP1 및 SP2)와, 접속부(CP)에 의해 U자 형상의 반도체 필러가 형성되고, 이것이 U자 형상의 NAND 스트링이 된다.

또한, 접속부(CP)는 제1 및 제2 반도체 필러(SP1 및 SP2)를 전기적으로 접속하는 기능을 갖지만, 접속부(CP)를 하나의 메모리 셀로서 이용할 수도 있고, 이에 의해 기억 비트를 증가시킬 수도 있다. 이하에서는, 접속부(CP)는, 제1 및 제2 반도체 필러(SP1 및 SP2)를 전기적으로 접속하고, 기억부로서 사용되지 않는 경우로서 설명한다. 이 경우, 접속부(CP)에 대향하는 전하 축적막(48)은 기억부로서 기능시키지 않지만, 설명을 간단하게 하기 위하여, 접속부(CP)에 대향하는 전하 축적막(48)의 부분도 「기억층」이라는 명칭을 사용한다.

도 2 및 도 3에 나타낸 바와 같이, 제1 반도체 필러(SP1)의 제1 접속부(CP1)와는 반대인 단부는, 비트선(BL)(제2 배선(W2))에 접속되고, 제2 반도체 필러(SP2)의 제1 접속부(CP1)와는 반대인 단부는, 소스선(SL)(제1 배선(W1))에 접속되어 있다. 또한, 반도체 필러(SP)와 비트선(BL)은 비아(V1) 및 비아(V2)에 의해 접속된다. 또한, 배선(WR)은 제1 배선(W1)과 제2 배선(W2)을 포함한다.

본 구체예에서는, 비트선(BL)은 Y축 방향으로 연장되고, 소스선(SL)은 X축 방향으로 연장된다.

그리고, 적층 구조체(ML)와 비트선(BL) 사이에 있어서, 제1 반도체 필러(SP1)에 대향하여, 드레인측 선택 게이트 전극(SGD)(제1 선택 게이트 전극(SG1), 즉 선택 게이트 전극(SG))이 설치되고, 제2 반도체 필러(SP2)에 대향하여, 소스측 선택 게이트 전극(SGS)(제2 선택 게이트 전극(SG2) 즉 선택 게이트 전극(SG))이 설치된다. 이에 의해, 임의의 반도체 필러(SP)의 임의의 메모리 셀(MC)에 원하는 데이터를 기입하고, 또한 판독할 수 있다.

선택 게이트 전극(SG)에는, 임의의 도전 재료를 사용할 수 있고, 예를 들어 폴리실리콘 또는 아몰퍼스 실리콘을 사용할 수 있다. 본 구체예에서는 선택 게이트 전극(SG)은, Y축 방향으로 분단되어, X축 방향을 따라 연장되는 띠 모양의 형상을 갖고 있다.

또한, 도 2에 나타낸 바와 같이, 적층 구조체(ML)의 최상부(반도체 기판(11)으로부터 가장 먼 측)에는, 층간 절연막(15)이 형성되어 있다. 그리고, 적층 구조체(ML) 상에 층간 절연막(16)이 형성되고, 그 위에 선택 게이트 전극(SG)이 설치되고, 선택 게이트 전극(SG)끼리의 사이에는 층간 절연막(17)이 형성되어 있다. 그리고, 선택 게이트 전극(SG)에 관통 홀이 형성되고, 그 내측면에 선택 게이트 트랜지스터의 선택 게이트 절연막(SGI)이 형성되고, 그 내측에 반도체가 매립되어 있다. 이 반도체는, 반도체 필러(SP)와 연결되어 있다. 즉, 메모리부(MU)는, Z축 방향에 있어서 적층 구조체(ML)에 적층되고, 배선(WR)(소스선(SL) 및 비트선(BL) 중 적어도 어느 하나)의 측에서 반도체 필러(SP)에 관통된 선택 게이트 전극(SG)을 더 갖고 있다.

그리고, 층간 절연막(17) 상에 층간 절연막(18)이 형성되고, 그 위에 소스선(SL)과 비아(22)(비아(V1, V2))가 설치되고, 소스선(SL)의 둘레에는 층간 절연막(19)이 형성되어 있다. 그리고, 소스선(SL) 상에 층간 절연막(23)이 형성되고, 그 위에 비트선(BL)이 설치되어 있다. 비트선(BL)은, Y축을 따른 띠 모양의 형상을 갖고 있다.

또한, 층간 절연막(15, 16, 17, 18, 19 및 23), 및 선택 게이트 절연막(SGI)에는, 예를 들어 산화실리콘을 사용할 수 있다.

또한, 여기서, 불휘발성 반도체 기억 장치(110)에 있어서 복수 설치되는 반도체 필러에 관하여, 반도체 필러의 전체 또는 임의의 반도체 필러를 가리키는 경우에는, 「반도체 필러(SP)」라고 하고, 반도체 필러끼리의 관계를 설명할 때 등에 있어서, 특정 반도체 필러를 가리키는 경우에, 「제n 반도체 필러(SPn)」(n은 1 이상의 임의의 정수)라고 하기로 한다.

도 5에 나타낸 바와 같이, 전극막(WL)에 있어서는, 0 이상의 정수인 m에 있어서, n이 (4m+1) 및 (4m+4)인 반도체 필러(SP)(4m+1) 및 반도체 필러(SP)(4m+4)에 대응하는 전극막이 공통으로 접속되어 전극막(WLA)이 되고, n이 (4m+2) 및 (4m+3)인 반도체 필러(SP)(4m+2) 및 (4m+3)에 대응하는 전극막이 공통으로 접속되어 전극막(WLB)이 된다. 즉, 전극막(WL)은, X축 방향에 대향하여 빗살 모양으로 서로 조합된 전극막(WLA) 및 전극막(WLB)의 형상을 갖고 있다.

도 4 및 도 5에 나타낸 바와 같이, 전극막(WL)은 절연층(IL)에 의해 분단되어, 전극막(WL)은 제1 영역(전극막(WLA)) 및 제2 영역(전극막(WLB))으로 나누어져 있다.

그리고, 도 2에 예시한 배선 접속부(MU2)와 같이, X축 방향에 있어서의 한쪽의 단부에 있어서, 전극막(WLB)은 비아 플러그(31)에 의해 워드 배선(32)에 접속되고, 예를 들어 반도체 기판(11)에 설치되는 구동 회로와 전기적으로 접속된다. 그리고, 마찬가지로, X축 방향에 있어서의 다른 쪽의 단부에 있어서, 전극막(WLA)은 비아 플러그에 의해 워드 배선에 접속되고, 구동 회로와 전기적으로 접속된다. 즉, Z축 방향으로 적층된 각 전극막(WL)(전극막(WLA) 및 전극막(WLB))의 X축 방향에 있어서의 길이가 계단 형상으로 변화되어, X축 방향의 한쪽의 단부에서는 전극막(WLA)에 의해 구동 회로와의 전기적 접속이 행해지고, X축 방향의 다른 쪽의 단부에서는, 전극막(WLB)에 의해 구동 회로와의 전기적 접속이 행해진다.

그리고, 도 3에 나타낸 바와 같이, 메모리부(MU)는, 제3 반도체 필러(SP3)(반도체 필러(SP))와, 제4 반도체 필러(SP4)(반도체 필러(SP))와, 제2 접속부(CP2)(접속부(CP))를 더 가질 수 있다.

제3 반도체 필러(SP3)는 Y축 방향에 있어서, 제2 반도체 필러(SP2)의 제1 반도체 필러(SP1)와는 반대의 측에서 제2 반도체 필러(SP2)와 인접하고, 적층 구조체(ML)를 Z축 방향으로 관통한다. 제4 반도체 필러(SP4)는, Y축 방향에 있어서, 제3 반도체 필러(SP3)의 제2 반도체 필러(SP2)와는 반대의 측에서 제3 반도체 필러(SP3)와 인접하고, 적층 구조체(ML)를 Z축 방향으로 관통한다.

제2 접속부(CP2)는, 제3 반도체 필러(SP3)와 제4 반도체 필러(SP4)를 Z축 방향에 있어서의 동일한 측(제1 접속부(CP1)와 같은 측)에서 전기적으로 접속한다. 제2 접속부(CP2)는 Y축 방향으로 연장하여 설치되고, 백 게이트(BG)에 대향하고 있다.

전하 축적막(48)은, 전극막(WL)의 각각과 제3 및 제4 반도체 필러(SP3 및 SP4) 사이, 및 백 게이트(BG)와 제2 접속부(CP2) 사이에도 형성된다. 내측 절연막(42)은, 제3 및 제4 반도체 필러(SP3 및 SP4)와 전하 축적막(48) 사이, 및 전하 축적막(48)과 제2 접속부(CP2) 사이에도 형성된다. 외측 절연막(43)은, 전극막(WL)의 각각과 전하 축적막(48) 사이, 및 전하 축적막(48)과 백 게이트(BG) 사이에도 형성된다.

그리고, 소스선(SL)은, 제3 반도체 필러(SP3)의 제2 접속부(CP2)와는 반대의 측인 제3 단부와 접속된다. 그리고, 비트선(BL)은, 제4 반도체 필러(SP4)의 제2 접속부(CP2)와는 반대의 측인 제4 단부와 접속된다.

그리고, 제3 반도체 필러(SP3)에 대향하여, 소스측 선택 게이트 전극(SGS)(제3 선택 게이트 전극(SG3), 즉 선택 게이트 전극(SG))이 설치되고, 제4 반도체 필러(SP4)에 대향하여, 드레인측 선택 게이트 전극(SGD)(제4 선택 게이트 전극(SG4), 즉 선택 게이트 전극(SG))이 설치된다.

다음에, 각 실시형태에 대하여 설명한다. 각 실시형태에 관한 불휘발성 반도체 기억 장치(110)에서는, 제어부(CTU)에 의한 메모리 셀의 소거 동작 및 기입 동작에서의 메모리 셀 트랜지스터의 임계값의 설정에 대하여 특징이 있다. 이하에서는, 제어부(CTU)에 의한 임계값 설정의 동작을 중심으로 하여 실시형태를 설명한다. 또한, 본 발명에서는, 하나의 메모리 셀에 n(n은 2 이상의 정수)값의 정보를 기록하는 기술에 적용되지만, 설명을 이해하기 쉽게 하기 위하여, 이하에 있어서는, n=4, 즉 4값의 정보를 기록하는 예를 사용한다. 4값의 정보는 2비트의 데이터 "11", "10", "01", "00"이다.

4값의 정보를 메모리 셀에 기록하기 위해서는, 4값의 정보에 따른 양의 전하를 각 메모리 셀의 기억 영역에 주입함으로써 행해진다. 그리고, 기억 영역의 전하의 양에 따라서 메모리 셀 트랜지스터의 임계값이 변동하므로, 4값을 식별하는 소정의 전압을 메모리 셀 트랜지스터에 부여하고, 그 때의 동작 상태에 따라 4값의 어느 것이 기억되어 있는지를 판독하게 된다.

메모리 셀에 4값의 정보를 기록한 경우, 메모리 셀 트랜지스터의 임계값은, 이 4값의 정보에 따른 4개의 분포를 가질 수 있다. 또한, 메모리 셀의 정보를 소거하는 경우, 메모리 셀 트랜지스터는 소거의 임계값으로 설정된다. 이 소거의 임계값도, 어느 범위의 분포를 가질 수 있다. 이하의 설명에서는, 이들 임계값을 A, B, C, D나 E와 같은 기호를 사용하여 나타내기로 한다. 또한, 이하의 설명에서는, 메모리 셀 트랜지스터의 임계값에 대하여, 간단히 「메모리 셀의 임계값」이라고도 한다.

(제1 실시형태)

제1 실시형태에 관한 불휘발성 반도체 기억 장치의 구성은, 도 2 내지 도 5에 의해 설명한 실시형태에 관한 불휘발성 반도체 기억 장치의 구성 외에, 접속부 및 백 게이트(BG)를 구비하지 않고, 각 반도체 필러가 독립되어 있는 I자 형상의 NAND 스트링을 구비하는 불휘발성 반도체 기억 장치의 구성이나, 평면 형상으로MONOS 구조가 형성된 평면형의 불휘발성 반도체 기억 장치의 구성이어도 적용 가능하다.

도 1a에 도시한 바와 같이, 제어부(CTU)(도 2 참조)는, 메모리 셀 트랜지스터(Tr)의 임계값으로서, 소거의 임계값 E와, 4값의 정보에 따른 임계값 A 내지 D를, 동작에 따라서 설정한다. 즉, 제어부(CTU)는, n값의 정보의 기록을 행할 때에, n+1의 임계값을 사용하게 된다.

도 1a에 도시한 바와 같이, 이들 임계값의 분포에 있어서, 소거의 임계값 E의 분포는 상한값 내지 하한값 전체가 부극측의 값으로 되어 있다. 한편, 4값의 정보의 각각에 따른 임계값 A 내지 D의 분포는, 모두 정극측의 값으로 되어 있다.

또한, 임계값 A 내지 D의 분포의 폭은, 임계값 E의 분포의 폭보다 좁게 설정되는 것이 바람직하다. 즉, 4값의 정보를 나타내기 위한 임계값 A 내지 D의 분포에 대해서는, 확실하게 각 임계값 A 내지 D의 분포 중 어느 하나에 들어가 판독시의 오검출을 억제할 필요가 있다. 이로 인해, 메모리 셀에의 정보의 기입에서는, 메모리 셀 트랜지스터가 기입 베리파이 전압 이상의 임계값 전압이 될 때까지 기입을 반복하는, 기입의 베리파이 동작을 행하고 있다. 또한, 4값의 정보를 판단하는 것이 가능하면, 기입의 베리파이 동작을 행하지 않아도 된다.

한편, 메모리 셀의 소거 동작은, 복수의 메모리 셀에 대하여 일괄적으로 정보의 소거를 행한다. 이때, 메모리 셀 트랜지스터의 임계값을 마이너스로 설정하지만, 소거의 정보 내에서의 구별이 불필요하므로 넓은 분포를 취할 수 있다. 이로 인해, 정보의 기입에 비하여 시간이 걸리는 소거 동작에서는, 메모리 셀 트랜지스터가 소거 베리파이 전압 이하의 임계값 전압이 될 때까지 소거를 반복하는, 소거의 베리파이 동작을, 기입의 베리파이 동작에 비하여 적게 할 수 있다. 또한, 소거의 정보를 판단하는 것이 가능하면, 소거의 베리파이 동작을 행하지 않아도 된다.

도 1b는, 제어부(CTU)의 동작에 수반하는 정보의 천이를 나타내고 있다. 도 1b에서는, 복수의 메모리 셀이 직렬로 접속된 스트링을 나타내고 있다. 또한, 도 1b는, 본 실시형태를 설명하기 위한 등가 회로를 나타낸 것이며, 설명상, 스트링은 간략화하여 일방향으로 신장하는 회로로서 나타내고 있다. 실제의 형상을 모방한 것은 아니다. 바꾸어 말하면, 3차원 메모리, 평면 상에 MONOS 구조가 형성된 소위 평면 NAND 모두, 등가 회로적으로 동등하게 나타내지는 것은, 모두 본 실시형태에 적용할 수 있다.

각 메모리 셀에는 기억 영역(ME) 및 메모리 셀 트랜지스터(Tr)가 각각 형성되어 있다. 연속되는 메모리 셀 트랜지스터(Tr)의 일단부측에는 소스측 선택 게이트 전극(SGS)에 의해 제어되는 선택 트랜지스터가 접속되고, 타단부측에는 드레인측 선택 게이트 전극(SGD)에 의해 제어되는 선택 트랜지스터가 접속된다.

제어부(CTU)는, 도 1b 위로부터 순서대로 도시한 바와 같이, 「일괄 소거」→「프로그램」→「A 기입」→「추기」를 행한다.

우선, 제어부(CTU)는, 스트링에 있어서의 복수의 메모리 셀의 일괄 소거를 행한다. 소거 동작에 의해, 복수의 메모리 셀 트랜지스터(Tr)의 임계값은 임계값 E로 설정된다. 이때, 임계값 E의 분포의 폭은, 비교적 넓은 상태로 되어 있다.

다음에, 제어부(CTU)는, 스트링에 있어서의 기입 대상 셀에 정보의 프로그램 기입을 행한다. 프로그램 기입은, 예를 들어 소스측의 메모리 셀로부터 순서대로 행해진다. 기입 대상의 메모리 셀에는 터널 산화막에 고전압이 인가되고, 기억 영역에 4값의 정보에 따른 양의 전자가 주입된다. 한편, 기입 대상이 아닌 메모리 셀에는 터널 산화막에 고전압이 인가되지 않도록 하여, 기억 영역에 전자가 주입되지 않도록 한다. 또한, 프로그램 기입은, 반드시 소스측의 메모리 셀로부터 행해지는 경우에 한정되지 않고, 드레인측의 메모리 셀로부터이거나, 랜덤하게 액세스한 메모리 셀에 기입하도록 해도 된다.

정보의 기입에 의해, 기입 대상 셀의 메모리 셀 트랜지스터(Tr)의 임계값은, 4값의 정보에 따른 임계값 A 내지 D 중 어느 하나로 설정된다. 즉, 4값 중 "11"의 정보가 기입된 메모리 셀에서는, 메모리 셀 트랜지스터(Tr)의 임계값이 임계값 A로 설정된다. 또한, 4값 중 "01"의 정보가 기입된 메모리 셀에서는, 메모리 셀 트랜지스터(Tr)의 임계값이, 임계값 A보다 높은 임계값 B로 설정된다. 또한, 4값 중 "10"의 정보가 기입된 메모리 셀에서는, 메모리 셀 트랜지스터(Tr)의 임계값이, 임계값 B보다 높은 임계값 C로 설정된다. 또한, 4값 중 "00"의 정보가 기입된 메모리 셀에서는, 메모리 셀 트랜지스터(Tr)의 임계값이, 임계값 C보다 높은 임계값 D로 설정된다.

앞서 설명한 바와 같이, 4값의 정보에 따른 임계값 A 내지 D의 분포는 모두 정극측의 값으로 되어 있으므로, 기입 대상 셀의 메모리 셀 트랜지스터(Tr)의 임계값은 모두 정극측으로 설정되게 된다.

또한, 프로그램 기입에서는, 기입 대상 셀의 메모리 셀 트랜지스터(Tr)의 임계값이, 4값의 정보에 따른 임계값 A 내지 D의 분포에 들어가도록, 기입의 베리파이 동작을 행하는 것이 바람직하다. 또한, 4값의 정보를 판단하는 것이 가능하면, 기입의 베리파이 동작을 행하지 않아도 된다. 이에 의해, 소거의 임계값 E의 분포에 비하여 임계값 A 내지 D의 분포의 폭은 좁아져, 확실하게 4값의 정보가 판별되게 된다.

다음에, 제어부(CTU)는 A 기입을 행한다. A 기입이라 함은, 기입 완료된 셀에 인접하는 1개 이상의 기입 전 셀에, 메모리 셀 트랜지스터의 임계값이 임계값 A가 되는 정보를 기입하는 처리이다. 여기서, 기입 완료된 셀에 인접하는 1개 이상의 기입 전 셀을 「인접 셀」이라고 한다.

도 1b에서는, 인접 셀이 1개인 경우를 예시하고 있지만, 인접 셀은 2개 이상이어도 되고, 또한 기입 전 셀 전체이어도 된다. 또한, A 기입은, 앞서 행한 프로그램 기입과는 다른 프로그램 기입으로서 실행해도 되고, 또한 앞서 행한 프로그램 기입의 연장으로서, 기입 대상 셀에의 기입으로부터 연속해서 인접 셀에 정보를 기입하도록 해도 된다.

A 기입은, 인접 셀에 대하여, 소거의 임계값 E보다도 4값의 정보에 따른 임계값 A 내지 D에 가까운 값이 되는 정보를 기입하는 동작이다. 도 1b에 나타내는 예에서는, 이 값으로서, 4값의 정보에 따른 임계값 A 내지 D 중, 가장 낮은 전압이 되는 임계값 A를 이용한다.

또한, 도 1c에 나타낸 바와 같이, 랜덤하게 액세스한 메모리 셀에 기입을 행하는 경우에는, 기입을 행한 셀(기입 대상 셀)의 전후의 인접 셀에 A 기입을 행하도록 한다.

이 A 기입에 의해, 기입 대상 셀의 단부의 메모리 셀과, 그 메모리 셀에 인접하는 기입 전 셀 사이에서, 설정된 임계값의 차, 즉 전하의 차가 프로그램 기입 직후의 상태보다도 작아진다.

도 1b에 나타내는 예에서는, 프로그램 기입 직후에 있어서, 기입 대상 셀의 단부의 메모리 셀에 대한 설정 임계값 레벨이 C이며, 그것에 인접하는 기입 전 셀의 임계값이 E, 즉 소거 상태로 되어 있다. 이에 의해, 기입 대상 셀의 단부의 메모리 셀과 인접 셀의 임계값의 차는 C-E가 된다.

이 상태로부터 A 기입을 행하면, 인접 셀의 임계값이 E로부터 A로 재기입된다. 이에 의해, 기입 대상 셀의 단부의 메모리 셀과 인접 셀의 임계값의 차는, C-A가 된다. 따라서, A 기입 후에는, A 기입 전에 비하여, 기입 대상 셀의 단부의 메모리 셀과 인접 셀의 임계값의 차가 A-E만큼 작아진다. 이와 같이 임계값의 차가 작아짐으로써, 기입 대상 셀의 단부의 메모리 셀이 인접 셀로부터 받는 영향을 작게 할 수 있어, 데이터 리텐션 특성의 향상으로 이어진다.

다음에, 제어부(CTU)는 추기를 행한다. 추기는, A 기입을 행한 인접 셀을 포함하는 후단의 기입 대상 셀에 대하여, 원하는 4값의 정보를 기입하는 처리이다. 추기는 프로그램 기입과 같은 수순으로 실행된다. 여기서, A 기입을 행한 인접 셀에 대해서는, 메모리 셀 트랜지스터(Tr)의 임계값이 임계값 A로 되어 있으므로, 이것을 4값의 임계값 A 내지 D 중 어느 것으로 재기입하게 된다.

A 기입에서는, 4값의 정보 중 가장 낮은 전압이 되는 임계값 A를 이용하고 있으므로, 다른 정보(B 내지 D)로 재기입할 때에는 기억 영역에 주입된 전하를 증가시키는 처리만 하면 된다. 즉, 소거 동작을 행하지 않고, 그대로 원하는 정보에 추기할 수 있게 된다. 또한, 인접 셀에 대하여 임계값 A에 대응하는 정보를 추기하는 경우에는, 아무것도 기입하지 않도록 하면 된다.

또한, A 기입으로서, 임계값 B 내지 D를 기입한 경우, 추기를 행하는 대상 셀만 선택적으로 임계값 E로 하는 동작이 필요하게 된다.

도 1d는, A 기입으로서, 임계값 D를 사용한 경우의 정보의 천이에 대하여 예시하는 도면이다.

도 1e는, 대상 셀만을 임계값 E로 하는 동작을 예시하는 도면이다.

도 1d에 나타낸 예에서는, 기입 대상 셀의 인접 셀에의 A 기입으로서, 예를 들어 임계값 D가 기입되어 있다. 이 경우, 추기를 행하기 전에, 인접 셀을 임계값 E로 하고 있다. 그 후, 인접 셀에의 추기를 행한다.

구체적으로는, 도 1e에 나타낸 바와 같이, 임계값 E로 하는 인접 셀에만 기준 전위(예를 들어, 접지 전위 GND)를 부여하고, 그 밖의 셀을 중간 전위 VeraNS 또는 플로팅으로 한다. 중간 전위 VeraNS라 함은, 기준 전위(예를 들어, 접지 전위 GND)와 소거를 위한 전위 Vera 사이의 전위이다. 이에 의해, 기준 전위에 고정한 대상 셀(인접 셀)의 메모리 셀 트랜지스터(Tr)만 임계값 E가 된다.

(데이터 리텐션 특성)

여기서, 데이터 리텐션 특성에 대하여 설명한다. 도 6, 도 7은, 데이터 리텐션 특성에 대하여 설명하는 모식도이다.

양 도면에서는, 메모리 셀 부분의 확대도를 나타내고 있고, 하나의 반도체 필러(SP)에 있어서의 편측 3개의 전극막(WL)에 대응하는 메모리 셀(MC)(1) 내지 (3)의 부분만을 나타내고 있다. 또한, 전자나 정공의 움직임은 모식적으로 나타내고 있다.

하나의 메모리 셀(MC)에서는, 전극막(WL)의 위치에 있어서의 전하 축적막(48)이 기억 영역(ME)으로 된다. 이 기억 영역(ME)에의 전자의 주입, 및 정공의 추출 중 적어도 어느 하나를 행함으로써 기입이 행해진다. 도 6, 도 7에 나타내는 예에서는, 기입시에 기억 영역(ME)에 전자가 주입된다. 또한, 기억 영역(ME)에의 전자의 추출 및 정공의 주입 중 적어도 어느 하나를 행함으로써 소거가 행해진다. 도 6, 도 7에 나타내는 예에서는, 소거시에 기억 영역(ME)에 정공이 주입된다.

도 6에 나타내는 예에서는, 도면 중 중앙의 메모리 셀(MC)(2)이, 기억 영역(ME)(2)에 전자가 주입된 기입 상태로 되어 있다. 한편, 이것에 인접하는 메모리 셀(MC)(1) 및 메모리 셀(MC)(3)은, 기억 영역(ME)(1) 및 기억 영역(ME)(3)에 정공이 주입된 소거 상태로 되어 있다.

기입 상태로 되어 있는 메모리 셀(MC)(2)에서는, 기억 영역(ME)(2)에 주입된 전자의 양에 따라서 메모리 셀 트랜지스터의 임계값이 설정된다. 이와 같은 상태에서, 메모리 셀(MC)(2)에 인접하는 메모리 셀(MC)(1), (3)의 기억 영역(ME)(1), (3)에 정공이 축적되어 있으면, 메모리 셀(MC)(2)의 기억 영역(ME)(2)에 축적된 전자가 인접하는 메모리 셀(MC)(1), (3)측으로 끌어 당겨지기 쉽다.

즉, 기입 상태로 되어 있는 메모리 셀(MC)(2)에 축적되어 있는 전하에 대하여, 인접하는 메모리 셀(MC)(1), (3)에 축적되는 전하의 극성이 반대이면, 기입 상태로 되어 있는 메모리 셀(MC)(2)의 기억 영역(ME)(2)으로부터 전자가 빠져 나오기 쉬운 상태라고 할 수 있다.

도 6에 도시하는 예와 같이, 기억 영역(ME)(2)에 축적된 전자가 빠져 나와 버리면, 메모리 셀(MC)(2)의 메모리 셀 트랜지스터의 임계값이, 당초의 값으로부터 변동해 버려, 정보 판독시의 오검출을 초래한다. 이것이 데이터 리텐션 특성을 악화시키는 원인으로 생각된다.

도 7에 나타내는 예에서는, 도 6에 나타내는 예와 마찬가지로, 도면 중 중앙의 메모리 셀(MC)(2)이, 기억 영역(ME)(3)에 전자가 주입된 기입 상태로 되어 있지만, 이것에 인접하는 메모리 셀(MC)(1) 및 메모리 셀(MC)(3)은, 기억 영역(ME)(1) 및 기억 영역(ME)(3)에 약간의 전자가 주입된 상태로 되어 있다.

즉, 기입 상태로 되고 있는 메모리 셀(MC)(2)에 축적되어 있는 전하에 대하여, 인접하는 메모리 셀(MC)(1), (3)에 축적되는 전하의 극성이 동일하면, 기입 상태로 되어 있는 메모리 셀(MC)(2)의 기억 영역(ME)(2)으로부터 전자는 빠져 나오기 어려워진다.

또한, 기입 상태로 되어 있는 메모리 셀(MC)(2)로부터 인접하는 메모리 셀(MC)(1), (3)에의 전자의 빠져 나오기 용이함, 또는 빠져 나오기 어려움에 대해서는, 상대적인 것으로 생각된다. 따라서, 기입 상태로 되어 있는 메모리 셀(MC)(2)의 기억 영역(ME)(2)과, 인접하는 메모리 셀(MC)(1), (3)의 기억 영역(ME)(1), (3)의 전하량에 의한 전위차가 클수록 전자가 빠져 나오기 쉽고, 작을수록 빠져 나오기 어려워진다.

본 실시형태에 관한 불휘발성 반도체 기억 장치(110)에서는, 기입 완료된 셀과, 이에 인접하는 1개 이상의 기입 전 셀(인접 셀)의 관계에 대하여, 상기와 같은 원리를 적용하고, 인접 셀에 A 기입을 행함으로써, 도 7에 도시하는 상태를 만들어 낸다. 이에 의해, 기입 완료된 셀과의 사이의 전위차를, 기입 전의 상태보다 작게 하여, 기입 완료된 셀로부터 전자가 빠져나오기 어려운 상태로 한다.

(비교예)

도 8은, 비교예에 있어서의 임계값 분포의 예를 도시하는 모식도이다.

비교예에서는, 4값의 정보를 메모리 셀에 기입하는 데 있어서, 소거의 임계값 E와, 기입하는 정보의 임계값 A 내지 C를 이용한다. 즉, 4값의 정보를 나타내는 임계값으로서, 소거의 임계값 E를 포함한 임계값 A 내지 C의 합계 4개의 임계값을 이용한다.

비교예에서는, 4값의 정보 중 "11"을 소거의 임계값 E로 나타내고, "01"을 임계값 A로 나타내고, "10"을 임계값 B로 나타내고, "00"을 임계값 C로 나타내도록 하고 있다.

우선, 도 8의 (a)에 도시한 바와 같이, 복수의 메모리 셀의 정보를 일괄 소거한다. 소거 동작에 의해, 메모리 셀 트랜지스터의 임계값은, 임계값 E로 설정된다. 이때, 임계값 E의 분포는 부극측으로 됨과 함께, 분포 폭은 비교적 넓은 상태로 되어 있다.

다음에, 도 8의 (b)에 도시한 바와 같이, 기입 대상 셀에 정보의 프로그램 기입을 행한다. 정보의 기입에 의해, 기입 대상 셀의 메모리 셀 트랜지스터의 임계값은, 4값의 정보에 따른 임계값 중 어느 하나가 된다.

여기서, 4값 중 "11"은 소거의 임계값 E로 나타내므로, "11"을 기입할 때에는 대상 셀에의 실질적인 기입은 행해지지 않는다. 4값 중 "01"의 정보가 기입된 메모리 셀에서는, 메모리 셀 트랜지스터의 임계값이 정극측의 임계값 A로 설정된다.

또한, 4값 중 "10"의 정보가 기입된 메모리 셀에서는, 메모리 셀 트랜지스터의 임계값이 임계값 A보다 높은 임계값 B로 설정된다. 또한, 4값 중 "00"의 정보가 기입된 메모리 셀에서는, 메모리 셀 트랜지스터의 임계값이 임계값 B보다 높은 임계값 C로 설정된다.

이와 같은 비교예에 있어서, 기입 전 셀의 메모리 셀 트랜지스터의 임계값이 소거의 임계값 E(부극)로 설정되어 있으므로, 기입 완료된 셀의 메모리 셀 트랜지스터가 임계값 A 내지 C(정극)로 설정되어 있으면, 기입 완료된 셀과 기입 전 셀의 인접 셀 사이에서 축적 전하의 극성이 반대로 되어, 기입 완료된 셀의 기억 영역으로부터 전자가 빠져나오기 쉬운 상태로 된다(도 6 참조).

또한, 비교예에 있어서는, 기입 완료된 셀 중에서, 예를 들어 "11"을 나타내는 소거의 임계값 E와, 그 이외를 나타내는 임계값 A 내지 C가 인접하면, 상기와 마찬가지로, 인접하는 셀 사이에서 축적 전하의 극성이 반대로 되어, 전자의 빠져 나옴이 발생할 수 있는 상태로 된다.

(제1 실시형태의 임계값 분포)

도 9는, 제1 실시형태에 있어서의 임계값 분포의 예를 도시하는 모식도이다.

앞서 설명한 비교예에 대하여, 도 9에 예시하는 임계값 분포는, 소거의 임계값 E 외에, 기입하는 정보의 임계값 A 내지 D를 이용하고 있다. 즉, 4값의 정보를 나타내는 임계값으로서, 소거의 임계값 E를 제외한 임계값 A 내지 D의 합계 5개의 임계값을 이용한다.

4값의 정보는, "11"이 임계값 A로 나타내지고, "01"이 임계값 B로 나타내어지고, "10"이 임계값 C로 나타내어지고, "00"이 임계값 D로 나타내진다.

우선, 도 9의 (a)에 도시한 바와 같이, 복수의 메모리 셀의 정보를 일괄 소거한다. 소거 동작에 의해, 메모리 셀 트랜지스터의 임계값은, 임계값 E로 설정된다. 이때, 임계값 E의 분포는 부극측으로 결정됨과 함께, 분포 폭은 비교적 넓은 상태로 되어 있다.

다음에, 도 9의 (b)에 도시한 바와 같이, 기입 대상 셀에 정보의 프로그램 기입을 행한다. 정보의 기입에 의해, 기입 대상 셀의 메모리 셀 트랜지스터의 임계값은, 4값의 정보에 따른 임계값 중 어느 하나가 된다. 도 9의 (b)에 나타내는 예에서는, 4값 중, "11"은 임계값 A, "01"은 임계값 B, "10"은 임계값 C, "00"은 임계값 D로 설정된다.

다음에, 기입 대상 셀에 원하는 정보를 기입한 후, 기입 대상 셀에 인접하는 적어도 하나의 기입 전 셀(인접 셀)에, 임계값 A가 되는 정보를 기입한다(A 기입 동작). 이에 의해, 기입 대상 셀 및 인접 셀에서는, 임계값이 A 내지 D 중 어느 하나가 되어, 이것들에 있어서는 모두 정극측의 임계값 분포로 된다. 따라서, 기입 완료된 셀에 대해서는, 그것에 인접하는 어느 셀과의 사이에서 축적 전하의 극성이 동일해지고, 기입 완료된 셀의 기억 영역으로부터 전자가 빠져나오기 어려운 상태로 된다(도 7 참조).

(제1 실시형태의 다른 예(첫 번째)의 임계값 분포)

도 10은, 제1 실시형태의 다른 예(첫 번째)에 있어서의 임계값 분포의 예를 도시하는 모식도이다.

이 예에서는, 도 9에 나타내는 임계값 분포와 마찬가지로, 소거의 임계값 E 외에, 기입하는 정보의 임계값 A 내지 D를 이용하고 있지만, 임계값 A의 분포의 폭이 넓어져 있는 점에서 상이하다.

우선, 도 10의 (a)에 도시한 바와 같이, 복수의 메모리 셀의 정보를 일괄 소거한다. 소거 동작에 의해, 메모리 셀 트랜지스터의 임계값은, 임계값 E로 설정된다. 이때, 임계값 E의 분포는 부극측으로 됨과 함께, 분포의 폭 We는 비교적 넓은 상태로 되어 있다.

다음에, 도 10의 (b)에 도시한 바와 같이, 기입 대상 셀에 정보의 프로그램 기입을 행한다. 정보의 기입에 의해, 기입 대상 셀의 메모리 셀 트랜지스터의 임계값은, 4값의 정보에 따른 임계값 중 어느 하나가 된다. 도 10의 (b)에 나타내는 예에서는, 4값 중, "11"은 임계값 A, "01"은 임계값 B, "10"은 임계값 C, "00"은 임계값 D로 설정된다.

여기서, "11"을 나타내는 임계값 A로 설정할 때, 임계값 A의 분포의 폭 Wa가, 소거의 임계값 E의 분포의 폭 We보다 좁고, 임계값 B, C, D의 분포의 폭 Wb, Wc, Wd보다 넓어지도록 설정한다. 구체적으로는, 임계값 A로 설정할 때, 기입의 베리파이 동작을, 소거의 베리파이 동작보다 많게, 임계값 B 내지 D의 기입의 베리파이 동작보다 적게 한다.

다음에, 기입 대상 셀에 원하는 정보를 기입한 후, 기입 대상 셀에 인접하는 적어도 하나의 기입 전 셀(인접 셀)에, 임계값 A가 되는 정보를 기입한다(A 기입 동작). 이에 의해, 기입 대상 셀 및 인접 셀에서는 모두 정극측의 임계값의 분포로 되어, 기입 완료된 셀의 기억 영역으로부터 전자가 빠져나오기 어려운 상태가 된다(도 7 참조). 또한, 도 10에 도시하는 예에서는, 프로그램 기입 동작 및 A 기입 동작에 있어서, 임계값 A의 분포의 폭 Wa가 임계값 B 내지 D의 분포의 폭 Wb 내지 Wd보다 넓기 때문에, 도 9에 나타내는 예에 비하여 각 동작의 처리 시간이 단축된다.

(제1 실시형태의 다른 예(두 번째)의 임계값 분포)

도 11은, 제1 실시형태의 다른 예(두 번째)에 있어서의 임계값 분포의 예를 도시하는 모식도이다.

이 예에서는, 도 10에 도시하는 임계값 분포와 마찬가지로, 소거의 임계값 E 외에, 기입하는 정보의 임계값 A 내지 D를 이용하고 있지만, 임계값 A의 분포가 0V를 포함하는 분포로 되어 있는 점에서 상이하다.

우선, 도 11의 (a)에 도시한 바와 같이, 복수의 메모리 셀의 정보를 일괄 소거한다. 소거 동작에 의해, 메모리 셀 트랜지스터의 임계값은, 임계값 E로 설정된다. 이때, 임계값 E의 분포는 부극측으로 됨과 함께, 분포 폭은 비교적 넓은 상태로 되어 있다.

다음에, 도 11의 (b)에 도시한 바와 같이, 기입 대상 셀에 정보의 프로그램 기입을 행한다. 정보의 기입에 의해, 기입 대상 셀의 메모리 셀 트랜지스터의 임계값은, 4값의 정보에 따른 임계값 중 어느 하나가 된다. 도 11의 (b)에 도시하는 예에서는, 4값 중, "11"은 임계값 A, "01"은 임계값 B, "10"은 임계값 C, "00"은 임계값 D로 설정된다.

여기서, "11"을 나타내는 임계값 A로 설정할 때, 임계값 A의 분포가 0V를 포함하는 분포로 된다. 임계값 A의 분포는, 도 10에 도시하는 예와 마찬가지로, 소거의 임계값 E의 분포의 폭보다 좁고, 임계값 B 내지 D의 분포의 폭보다 넓게 해도 된다. 또한, 임계값 B 내지 D의 분포의 폭과 동일하게 해도 된다. 어느 것이든, 임계값 A의 분포가 0V를 걸치게 된다.

다음에, 기입 대상 셀에 원하는 정보를 기입한 후, 기입 대상 셀에 인접하는 적어도 하나의 기입 전 셀(인접 셀)에, 임계값 A가 되는 정보를 기입한다(A 기입 동작). 이 예에서는, 기입 대상 셀 및 인접 셀의 대부분이 정극측의 임계값 분포로 된다. 단, 임계값 A의 일부만 부극측의 임계값이 된다. 임계값 A의 일부가 부극측의 임계값으로 되어 있어도, 소거의 임계값 E보다 정극측이므로, 인접 셀이 임계값 E인 경우에 비하여, 기입 완료된 셀의 기억 영역으로부터 전자가 빠져나오기 어려운 상태로 할 수 있다.

또한, 소거의 임계값 E의 분포에 대해서는, 반드시 모두가 부극측으로 되어 있지 않아도 된다. 예를 들어, 도 11의 C에 나타낸 바와 같이, 소거의 임계값 E의 분포의 일부가 부극측, 다른 일부가 정극측으로 되어 있어도 된다. 또한, 도 11의 B에 나타낸 바와 같이, 소거의 임계값 E의 분포의 정극측의 일부가, 임계값 A의 분포의 임계값 E측의 일부와 중복되어 있어도 된다.

(제2 실시형태)

다음에, 제2 실시형태에 관한 불휘발성 반도체 기억 장치의 예를 설명한다. 제2 실시형태에 관한 불휘발성 반도체 기억 장치의 구성은, 도 2 내지 도 5에 의해 설명한 실시형태에 관한 불휘발성 반도체 기억 장치의 구성 외에, 접속부 및 백 게이트(BG)를 구비하지 않고, 각 반도체 필러가 독립되어 있는 I자 형상의 NAND스트링을 구비하는 불휘발성 반도체 기억 장치의 구성이나, 평면 형상으로 MONOS 구조가 형성된 평면형의 불휘발성 반도체 기억 장치의 구성이어도 적용 가능하다. 이하, 제1 실시형태에 관한 불휘발성 반도체 기억 장치의 동작과의 차이점을 중심으로 설명한다.

도 12는, 제2 실시형태에 있어서의 임계값 분포의 예를 도시하는 모식도이다. 또한, 도 13은, 메모리 셀의 정보의 천이의 예를 도시하는 모식도이다. 또한, 도 13은 본 실시형태를 설명하기 위한 등가 회로를 나타낸 것이며, 설명상, 스트링은 간략화하여 일방향으로 신장하는 회로로서 나타내고 있다. 실제의 형상을 모방한 것은 아니다.

제2 실시형태에 있어서의 임계값 분포는, 4값의 정보를 메모리 셀에 기입하는 데 있어서, 소거의 임계값 E로부터 정극측에 의한 임계값 E'와, 기입하는 정보의 임계값 A 내지 C를 이용한다. 즉, 4값의 정보를 나타내는 임계값으로서, 임계값 E'를 포함한 임계값 A 내지 C의 합계 4개의 임계값을 이용한다.

4값의 정보는, "11"이 임계값 E'로 나타내어지고, "01"이 임계값 A로 나타내지고, "10"이 임계값 B로 나타내어지고, "00"이 임계값 C로 나타내진다.

우선, 도 12의 (a)에 도시한 바와 같이, 복수의 메모리 셀의 정보를 일괄 소거한다. 소거 동작에 의해, 메모리 셀 트랜지스터의 임계값은, 임계값 E로 설정된다. 이때, 임계값 E의 분포는 부극측으로 됨과 함께, 분포의 폭 We는 비교적 넓은 상태로 되어 있다.

이 일괄 소거를 행하였을 때의 각 메모리 셀의 정보의 상태가 도 13의 (a)에 도시되어 있다.

도 13의 (a)와 같이, 복수의 메모리 셀이 직렬로 접속된 스트링에 있어서, 복수의 메모리 셀의 일괄 소거를 행하면, 복수의 메모리 셀 트랜지스터(Tr)의 임계값이 모두 임계값 E로 설정된다.

다음에, 도 12의 (b)에 도시한 바와 같이, 복수의 메모리 셀의 정보를 임계값 E'로 설정한다. 임계값 E'는, 소거의 임계값 E보다 정극측이며, 4값의 정보 중 가장 소거의 임계값 E에 가까운 임계값을 나타내는 정보, 즉, 이 예에서는 "11"을 나타내는 것이다. 또한, 임계값 E'의 분포의 폭 We'는, 소거의 임계값 E의 분포의 폭 We보다 좁고, 임계값 A 내지 C의 분포의 폭보다 넓게 하거나, 임계값 A 내지 C의 분포와 동일한 폭으로 되어 있어도 된다.

또한, 도 12의 (b)에 나타내는 예에서는, 임계값 E'의 분포가 0V를 걸치도록 설정되어 있지만, 모두 정극측의 분포로 되도록 설정되어도 된다. 이 동작에 의해, 복수의 메모리 셀에 있어서의 임계값이 E'로 설정된다.

이 임계값 E'로 되는 정보의 기입(E' 기입)을 행하였을 때의 각 메모리 셀의 정보의 상태가 도 13의 (b)에 도시되어 있다.

도 13의 (b)와 같이, E' 기입을 행함으로써, 복수의 메모리 셀 트랜지스터(Tr)의 임계값이 모두 임계값 E'로 설정된다. 이때, 임계값 E'의 분포의 폭 We'를, 소거의 임계값 E의 분포의 폭 We보다 좁고, 임계값 A 내지 C의 분포의 폭보다 넓게 해 둠으로써, 베리파이 동작의 횟수 증가를 억제하여, 비교적 단시간에 E' 기입이 완료된다.

다음에, 도 12의 (c)에 도시한 바와 같이, 기입 대상 셀에 정보의 프로그램 기입을 행한다. 정보의 기입에 의해, 기입 대상 셀의 메모리 셀 트랜지스터의 임계값은, 4값의 정보에 따른 임계값 중 어느 하나가 된다. 여기서, 4값 중 "11"은 임계값 E'로 나타내므로, "11"을 기입할 때에는 대상 셀에의 실질적인 기입은 행해지지 않는다. 4값 중 "01"의 정보가 기입된 메모리 셀에서는, 메모리 셀 트랜지스터의 임계값이 정극측의 임계값 A로 설정된다. 이에 의해, 기입 완료된 셀은, 임계값이 E' 또는 A 내지 C 중 어느 하나에 대응한 정보로 설정된다.

이 프로그램 기입을 행하였을 때의 각 메모리 셀의 정보의 상태가 도 13의 (c)에 도시되어 있다.

도 13의 (c)와 같이, 프로그램 기입을 행함으로써, 기입 완료된 셀의 메모리 셀 트랜지스터(Tr)의 임계값은, 임계값 E' 또는 A 내지 C 중 어느 하나로 설정된다. 또한, 4값 중 "11"은 임계값 E'로 나타내므로, "11"을 기입할 때에는 대상 셀에의 실질적인 기입은 행해지지 않는다.

정보를 기입한 상태에서는, 기입 완료된 셀에 인접하는 인접 셀을 포함하는 모든 기입 전 셀의 메모리 셀 트랜지스터(Tr)의 임계값은, 앞의 E' 기입의 상태 그대로, 임계값 E'로 되어 있다.

여기서, 기입 대상 셀의 단부의 메모리 셀과, 그 메모리 셀에 인접하는 기입 전 셀 사이에 착안하면, 설정된 임계값의 차는 인접 셀의 임계값 E'를 기준으로 한 차가 된다. 즉, 소거의 임계값 E를 기준으로 한 차보다 작아진다.

도 13의 (c)에 나타내는 예에서는, 기입 대상 셀의 단부의 메모리 셀에 대한 임계값이 C이며, 그것에 인접하는 기입 전 셀의 임계값이 E'로 되어 있다. 이에 의해, 기입 대상 셀의 단부의 메모리 셀과 인접 셀의 임계값의 차는, C-E'가 된다.

여기서, 임계값 E'의 분포는 소거의 임계값 E의 분포에 비하여 임계값 A 내지 C측(정극측)으로 치우쳐 있으므로, 인접 셀이 소거의 임계값 E인 상태의 경우에 비하여, 임계값의 차가 작아져, 기입 완료된 셀의 기억 영역으로부터 전자가 빠져나오기 어려운 상태로 된다(도 7 참조).

다음에, 추기를 행한다. 도 13의 (d)에 도시한 바와 같이, 추기는, 기입 완료된 셀의 인접 셀을 포함하는 기입 대상 셀에 대하여 행한다. 여기서, 인접 셀을 포함하는 기입 대상 셀은, 앞의 E' 기입에 의해 임계값 E'로 되어 있다. 4값 중 "11"은 임계값 E'로 나타내므로, "11"을 기입할 때에는 대상 셀에의 실질적인 기입은 행해지지 않는다.

E' 기입에서는, 4값의 정보 중 가장 낮은 전압이 되는 임계값 E'를 이용하고 있으므로, 다른 정보(A 내지 C)로 재기입할 때에는 기억 영역에 주입된 전하를 증가시키는 처리만 하면 된다. 즉, 소거 동작을 행하지 않고, 그대로 원하는 정보에 추기 가능할 수 있게 된다.

(제3 실시형태)

다음에, 제3 실시형태에 관한 불휘발성 반도체 기억 장치의 예를 설명한다. 제3 실시형태에 관한 불휘발성 반도체 기억 장치는, 도 2 내지 도 5에 의해 설명한 접속부(CP) 및 백 게이트(BG)를 구비한 불휘발성 반도체 기억 장치이다. 이하, 제1 실시형태에 관한 불휘발성 반도체 기억 장치의 동작과의 차이점을 중심으로 설명한다.

도 14는, 메모리 셀의 정보의 천이의 예를 나타내는 모식도(첫 번째), 도 15는, 메모리 셀의 정보의 천이의 예를 나타내는 모식도(두 번째)이다. 또한, 도 14, 도 15는, 본 실시형태를 설명하기 위한 등가 회로를 나타낸 것이며, 설명상, 스트링은 간략화하여 일방향으로 신장하는 회로로서 나타내고 있다. 실제의 형상을 모방한 것은 아니다.

여기서의 설명은, 스트링의 중앙에 백 게이트(BG)가 설치되고, 이 백 게이트(BG)를 중심으로 하여 일방측 및 타방측에 복수의 메모리 셀 트랜지스터(Tr)가 직렬로 접속된 구성에서의 동작예이다. 이와 같은 스트링은, 예를 들어, 도 3에 도시한 바와 같이, 제1 및 제2 반도체 필러(SP1 및 SP2)와, 접속부(CP)에 의해, U자 형상의 NAND 스트링이 형성된 것이다. 이 접속부(CP)에 대향하여 백 게이트(BG)가 설치되어 있다. 백 게이트(BG)는 메모리 셀 트랜지스터(Tr)와 같은 구성이기 때문에, 백 게이트(BG)에 대응하는 기억층 내에, 필요에 따라서 어떠한 정보를 기입할 수도 있다. 또한, 이 정보를 기입할 수 있는 영역을, 설명의 사정상, 백 게이트(BG)에 대응한 기억 영역으로 하기로 한다.

제3 실시형태에 관한 불휘발성 반도체 기억 장치에서는, 소거의 임계값 E나 4값의 정보에 따른 임계값 A 내지 D는, 도 9 내지 도 11에 도시하는 제1 실시형태의 임계값 분포의 어느 것으로도 사용할 수 있다. 또한, 본 실시형태의 설명에서는, 도 9에 나타내는 임계값 분포를 예로 한다. 4값의 정보의 기입(프로그램 기입)은, 소스측의 메모리 셀이나 드레인측의 메모리 셀로부터 순서대로 행해진다. 또한, 랜덤하게 액세스한 메모리 셀에 기입하는 경우도 있다. 본 실시형태의 설명에서는, 소스측의 메모리 셀로부터 순서대로 기입하는 경우를 예로 한다.

우선, 도 14에 기초하여, 4값의 정보의 기입이, 백 게이트(BG)의 단부에서 멈추는 경우의 동작을 설명한다.

도 14의 (a)에 도시한 바와 같이, 제어부(CTU)(도 2 참조)는, 스트링에 있어서의 복수의 메모리 셀의 일괄 소거를 행한다. 소거 동작에 의해, 복수의 메모리 셀 트랜지스터(Tr)의 임계값은, 임계값 E로 설정된다. 여기서, 백 게이트(BG)에 대응한 기억 영역에 대하여, 소거 동작이 행해지지 않는 경우와, 행해지는 경우가 있다.

다음에, 제어부(CTU)는, 스트링에 있어서의 기입 대상 셀에 정보의 프로그램 기입을 행한다. 도 14의 (b)에 나타내는 예에서는, 소스측으로부터 백 게이트(BG)의 사이의 메모리 셀까지 프로그램 기입이 행해진 상태를 나타내고 있다.

다음에, 제어부(CTU)는, 필요에 따라서 A 기입을 행한다(도 14의 (c) 참조). 여기서, A 기입의 대상인 인접 셀은, 백 게이트(BG)에 대응한 기억 영역이 상당한다. 앞의 일괄 소거로 백 게이트(BG)에 대응한 기억 영역에 소거 동작이 행해지고 있지 않은 경우에는, 인접 셀에 상당하는 백 게이트(BG)에 대응한 기억 영역에, A 기입을 행해도 되고, 행하지 않아도 된다.

한편, 앞의 일괄 소거로 백 게이트(BG)에 대응한 기억 영역에 소거 동작이 행해진 경우에는, 인접 셀에 상당하는 백 게이트(BG)에 대응한 기억 영역에 A 기입을 행한다. 이에 의해, 기입 완료된 셀의 단부의 메모리 셀과, 그 메모리 셀에 인접하는 백 게이트(BG)에 대응한 기억 영역 사이에서, 설정된 임계값의 차, 즉 전하의 차가, 프로그램 기입 직후의 상태보다도 작아진다.

다음에, 제어부(CTU)는 추기를 행한다(도 14의 (d) 참조). 추기는, 백 게이트(BG)의 다음 메모리 셀부터 개시한다. 추기는, 프로그램 기입과 같은 수순으로 실행된다. 이에 의해, 추기의 기입 대상 셀은, 4값의 임계값 A 내지 D 중 어느 하나가 된다.

다음에, 도 15에 기초하여, 4값의 정보의 기입이 백 게이트(BG)를 걸치는 경우의 동작을 설명한다.

도 15의 (a)에 도시한 바와 같이, 제어부(CTU)는, 스트링에 있어서의 복수의 메모리 셀의 일괄 소거를 행한다. 소거 동작에 의해, 복수의 메모리 셀 트랜지스터(Tr)의 임계값은 임계값 E로 설정된다. 여기서, 백 게이트(BG)에 대응한 기억 영역에 대하여, 소거 동작이 행해지지 않는 경우와, 행해지는 경우가 있다.

다음에, 제어부(CTU)는, 스트링에 있어서의 기입 대상 셀에 정보의 프로그램 기입을 행한다. 도 15의 (b)에 나타내는 예에서는, 소스측으로부터 백 게이트(BG)를 걸친 메모리 셀까지 프로그램 기입이 행해진 상태를 나타내고 있다. 여기서, 백 게이트(BG)에 대응한 기억 영역에, 임계값 A가 되는 정보의 기입을 행해도 된다.

다음에, 제어부(CTU)는, A 기입을 행한다(도 15의 (c) 참조). 여기서는, 프로그램 기입을 행한 기입 완료된 셀의 인접 셀에 대하여, 메모리 셀 트랜지스터의 임계값이 임계값 A가 되는 정보를 기입한다.

또한, 이 A 기입에서는, 필요에 따라서 백 게이트(BG)에 대응한 기억 영역에도 A 기입을 행한다. 즉, 앞의 일괄 소거로 백 게이트(BG)에 대응한 기억 영역에 소거 동작이 행해지고 있지 않은 경우에는, 백 게이트(BG)에 대응한 기억 영역에, A 기입을 행해도 되고, 행하지 않아도 된다. 또한, 앞의 프로그램 기입에서 백 게이트(BG)에 대응한 기억 영역에 임계값 A가 되는 정보의 기입을 행한 경우에는, 백 게이트(BG)에 대응한 기억 영역에 A 기입을 행할 필요는 없다.

한편, 앞의 일괄 소거로 백 게이트(BG)에 대응한 기억 영역에 소거 동작이 행해지고, 임계값 A가 되는 정보가 기입되어 있지 않은 경우에는, 인접 셀에 상당하는 백 게이트(BG)에 대응한 기억 영역에 A 기입을 행한다. 이에 의해, 기입 완료된 셀 중에 있는, 백 게이트(BG)에 대응한 기억 영역과, 이에 인접하는 메모리 셀 사이에서, 설정된 임계값의 차, 즉 전하의 차가, 프로그램 기입 직후의 상태보다도 작아진다.

또한, 기입 완료된 셀 중에 어느 백 게이트(BG)에 대응한 기억 영역에는, 후술하는 추기는 행해지지 않으므로, 백 게이트(BG)에 대응한 기억 영역에 대하여 행하는 프로그램 기입이나 A 기입에서는, 다른 정보에 대한 임계값 B 내지 D의 분포에 비하여 임계값 A의 분포의 폭이 넓어지도록 해도 된다. 이에 의해, 프로그램 기입이나 A 기입시의 베리파이 횟수를 임계값 B 내지 D의 베리파이 횟수보다 적게 하여, 기입 시간의 단축을 도모하도록 해도 된다.

다음에, 제어부(CTU)는 추기를 행한다(도 15의 (d) 참조). 추기는, 먼저 백 게이트(BG)를 걸쳐서 프로그램 기입을 행한 데이터열의 후단이 되는 A 기입을 행한 인접 셀로부터 개시한다. 이 인접 셀을 포함하는 후단의 기입 대상 셀에 대하여, 원하는 4값의 정보를 기입한다. 이에 의해, 추기의 기입 대상 셀은, 4값의 임계값 A 내지 D 중 어느 하나가 된다.

이와 같이, 스트링의 중앙에 백 게이트(BG)가 설치된 불휘발성 반도체 기억 장치에 대하여, 정보가 기입 완료된 셀과, 백 게이트(BG)에 대응한 기억 영역 사이에서, 축적된 전하의 차가 일괄 소거 직후나 프로그램 기입 직후의 상태보다도 작아지므로, 기입 완료된 셀의 기억 영역으로부터 전자가 빠져나오기 어려운 상태가 되어(도 7 참조), 데이터 리텐션 특성이 향상된다.

상기 설명한 어느 실시형태에 대해서도, 다치의 정보를 나타내는 임계값 전체, 혹은 일부를 제외한 전체가 정극측이 되는 예이지만, 본 발명은 이에 한정되지 않고, 다치의 정보를 나타내는 임계값 전체, 혹은 일부를 제외한 전체가 부극측으로 되도록 설정해도 마찬가지이다.

(구동 회로 구성)

도 16은, 본 실시형태에 관한 불휘발성 반도체 기억 장치의 구동 회로 구성을 설명하는 회로도이다. 즉, 불휘발성 반도체 기억 장치는, 셀 어레이와 디코더를 구비하고 있다. 셀 어레이는, m(m은 1 이상의 정수)개의 스트링을 갖는 블록이 n(n은 1 이상의 정수)개 설치된 것이다. 하나의 스트링에는, 복수의 메모리 셀이 설치되고, 각 메모리 셀의 메모리 셀 트랜지스터가 직렬로 접속된 상태로 되어 있다. 메모리 셀 트랜지스터는, 메모리 셀에 설정된 정보에 의해 임계값이 변동하도록 되어 있다.

디코더는 로우 디코더이며, 셀 어레이의 블록마다 n개 설치되어 있다. 즉, 블록 0은 로우 디코더 0, 블록 1은 로우 디코더 1, …, 블록 i는 로우 디코더 i, …, 블록 n은 로우 디코더 n에 대응하여 설치되어 있다.

블록 i에 접속되는 로우 디코더 i는, 블록 i의 m개의 스트링에 드레인측 선택 게이트 전극 SGD에 신호 SGD1 내지 SGDm를 부여하고, 소스측 선택 게이트 전극(SGS)에 신호 SGS1 내지 SGSm를 부여한다. 또한, 로우 디코더 i는, 블록 i의 전극막(WL)에 층 단위로 신호를 부여한다. 도 16에 나타내는 예에서는, 4층의 전극막(WL)이 있으므로, 신호 WL1 내지 WL4를 부여한다. 로우 디코더 i 이외의 로우 디코더도 마찬가지의 구성이며, 대응하는 블록에 상기와 같은 신호를 부여한다.

또한, 셀 어레이의 각 블록 0 내지 n에는, 각 블록의 m개의 스트링에 공통으로 비트선(BL0 내지 BLm)이 접속되고, 각 블록에는 공통의 소스선(SL)이 접속된다.

비트선(BL0 내지 BLm)이나 소스선(SL)에 보내는 신호의 제어, 로우 디코더의 제어는, 드라이버 회로(DV1 내지 DV4)가 행한다. 드라이버 회로(DV1 내지 DV4)는, 각 블록 0 내지 n에 있어서의 각각의 신호 WL1 내지 WL4를 제어하는 회로이다. 드라이버 회로(DV1)는, 각 블록 0 내지 n의 신호 WL1를 제어하고, 드라이버 회로(DV2)는, 각 블록 0 내지 n의 신호 WL2를 제어하고, 드라이버 회로(DV3)는, 각 블록 0 내지 n의 신호 WL3를 제어하고, 드라이버 회로(DV4)는, 각 블록 0 내지 n의 신호 WL4를 제어한다. 드라이버 회로(DV1 내지 DV4)로부터 출력되는 신호는, 각 로우 디코더 0 내지 n을 통하여 각 블록 0 내지 n의 신호 WL1 내지 WL4로 보내진다.

이 드라이버 회로는 불휘발성 반도체 기억 장치와 동일 칩 내에 설치되어 있어도 되고, 칩 외에 설치되어 있어도 된다.

본 실시형태에 관한 불휘발성 반도체 기억 장치에서는, 메모리 셀 트랜지스터를 n값(예를 들어, 4값)의 정보에 따른 임계값으로 설정한 상태에서, 정보가 기입 완료된 메모리 셀에 인접하는 적어도 하나의 기입 전 셀의 정보가, 메모리 셀 트랜지스터의 임계값으로서, 소거의 임계값보다도 n값의 정보에 따른 임계값에 가까운 값이 되는 것을 나타내는 정보가 되도록 제어한다.

도 13에 나타내는 예에서는, 드라이버 회로(DV1 내지 DV4)로부터의 지시에 의해, 각 로우 디코더 0 내지 n으로부터 각 블록 0 내지 n으로 보내지는 전극막 WL에의 신호 WL1 내지 WL4를, 설정하는 임계값에 따른 전압이 되도록 제어한다.

상기 설명한 실시형태에서는, 주로 2개의 반도체 필러를 접속부에 의해 접속한 U자 형상의 NAND 스트링을 구비하는 불휘발성 반도체 기억 장치를 예로 하였지만, 접속부를 구비하지 않고, 각 반도체 필러가 독립되어 있는 I자 형상의 NAND 스트링을 구비하는 불휘발성 반도체 기억 장치이어도 적용 가능하다.

또한, 전극막(WL)과 전극간 절연막(14)을 교대로 적층한 적층 구조체에 반도체 필러를 관통시키는 구성 이외라도, 예를 들어, 평면 형상으로 연속되는 기억층에 복수의 기억 영역이 형성되고, 이 기억 영역에 절연막을 개재하여 전극부가 형성된 MONOS 구조의 평면형의 불휘발성 반도체 기억 장치이어도 적용 가능하다.

또한, 본 실시형태에 관한 불휘발성 반도체 기억 장치에 있어서, 전극간 절연막(14), 내측 절연막(42) 및 외측 절연막(43)에는, 산화실리콘, 질화실리콘, 산 질화실리콘, 산화알루미늄, 산질화알루미늄, 하프니아, 하프늄ㆍ알루미네이트, 질화하프니아, 질화하프늄ㆍ알루미네이트, 하프늄ㆍ실리케이트, 질화하프늄ㆍ실리케이트, 산화란탄 및 란탄ㆍ알루미네이트로 이루어지는 군으로부터 선택된 어느 하나의 단층막, 또는 상기 군으로부터 선택된 복수로 이루어지는 적층막을 사용할 수 있다.

또한, 전하 축적막(48)에는, 질화실리콘, 산질화실리콘, 산화알루미늄, 산질화알루미늄, 하프니아, 하프늄ㆍ알루미네이트, 질화하프니아, 질화하프늄ㆍ알루미네이트, 하프늄ㆍ실리케이트, 질화하프늄ㆍ실리케이트, 산화란탄 및 란탄ㆍ알루미네이트로 이루어지는 군으로부터 선택된 어느 하나의 단층막, 또는 상기 군으로부터 선택된 복수로 이루어지는 적층막을 사용할 수 있다.

또한, 본원 명세서에 있어서, 「수직」 및 「평행」은, 엄밀한 수직 및 엄밀한 평행뿐만 아니라, 예를 들어 제조 공정에 있어서의 편차 등을 포함하는 것이며, 실질적으로 수직 및 실질적으로 평행하면 된다.

이상, 구체예를 참조하면서, 본 발명의 실시형태에 대하여 설명하였다. 그러나, 본 발명은, 이들 구체예에 한정되는 것은 아니다. 예를 들어, 불휘발성 반도체 기억 장치를 구성하는 반도체 기판, 전극막, 절연막, 절연층, 적층 구조체, 기억층, 전하 축적층, 반도체 필러, 워드선, 비트선, 소스선, 배선, 메모리 셀 트랜지스터, 선택 게이트 트랜지스터 등, 각 요소의 구체적인 구성에 관해서는, 당업자가 공지의 범위로부터 적절히 선택함으로써 본 발명을 마찬가지로 실시하고, 마찬가지의 효과를 얻을 수 있는 한, 본 발명의 범위에 포함된다.

또한, 각 구체예 중 어느 2개 이상의 요소를 기술적으로 가능한 범위에서 조합한 것도, 본 발명의 요지를 포함하는 한 본 발명의 범위에 포함된다.

그 밖에, 본 발명의 실시형태로서 상술한 불휘발성 반도체 기억 장치를 기초로 하여, 당업자가 적절히 설계 변경하여 실시할 수 있는 모든 불휘발성 반도체 기억 장치도, 본 발명의 요지를 포함하는 한, 본 발명의 범위에 속한다.

그 밖에, 본 발명의 사상의 범주에 있어서, 당업자라면 각종 변경예 및 수정 예에 상도할 수 있는 것이며, 그들 변경예 및 수정예에 대해서도 본 발명의 범위에 속하는 것으로 이해된다. 예를 들어, 상술한 각 실시형태에 대하여, 당업자가 적절히 구성 요소의 추가, 삭제 혹은 설계 변경을 행한 것, 또는 공정의 추가, 생략 혹은 조건 변경을 행한 것도, 본 발명의 요지를 구비하고 있는 한, 본 발명의 범위에 포함된다.

본 발명의 소정 실시예를 설명하였지만, 이들 실시예는 단지 예로서 제시된 것으로 발명의 범위를 제한하려는 것은 아니다. 실제로, 본 명세서에 기재된 신규의 실시형태는 다양한 다른 형태로 구현될 수 있다. 또한, 본 발명의 사상으로부터 일탈하지 않는 범위 내에서, 본 명세서에 기재된 실시형태에 있어서 각종의 생략, 치환 및 변경을 행할 수 있다. 첨부하는 청구범위 및 그 균등물은, 본 발명의 범위 및 사상 내에 들어가는 이러한 형태 또는 수정을 포함시키기 위한 것이다.

Claims

불휘발성 반도체 기억 장치로서,
메모리부와, 제어부를 구비하고,
상기 메모리부는,
전하 축적막과,
상기 전하 축적막에 있어서의 전하를 축적하는 복수의 기억 영역의 각각에 대하여 형성되고, 상기 기억 영역에 설정된 정보에 의해 임계값이 변동하는 메모리 셀 트랜지스터를 갖고,
상기 제어부는,
기입 대상의 상기 메모리 셀 트랜지스터의 전체에 대하여 소거의 임계값으로 설정한 후,
상기 기억 영역에 n(n은 하나의 상기 메모리 셀 트랜지스터에 기록되는 데이터의 개수로서, 2 이상의 정수)값의 정보를 기입하고, 상기 기억 영역에 형성된 상기 메모리 셀 트랜지스터를 상기 n값의 정보에 따른 임계값으로 설정한 상태에서,
상기 정보가 기입 완료된 기억 영역에 인접하는 적어도 하나의 기입 전의 기억 영역의 정보가, 상기 메모리 셀 트랜지스터의 임계값으로서, 상기 소거의 임계값보다도 상기 n값의 정보에 따른 임계값에 가까운 값이 되도록 제어하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 제어부는, 상기 기입 완료된 기억 영역의 정보에 의한 상기 트랜지스터의 임계값 및 상기 기입 완료된 기억 영역에 인접하는 적어도 하나의 기입 전의 기억 영역의 정보에 의한 상기 트랜지스터의 임계값이, 모두 정극성 또는 부극성 중 한쪽이 되도록 제어하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 제어부는, 상기 기입 완료된 기억 영역에 인접하는 적어도 하나의 기입 전의 기억 영역의 정보가, 상기 메모리 셀 트랜지스터의 임계값으로서, 0V를 포함하는 분포에 들어가는 값이 되도록 제어하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 제어부는, 상기 기입 완료된 기억 영역에 인접하는 적어도 하나의 기입 전의 기억 영역의 정보가, 상기 메모리 셀 트랜지스터에 있어서의 상기 n값의 정보에 따른 임계값 중, 상기 소거의 임계값에 가장 가까운 임계값을 나타내는 값이 되도록 제어하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 제어부는, 상기 기입 완료된 기억 영역에 인접하는 적어도 하나의 기입 전의 기억 영역의 정보가, 상기 메모리 셀 트랜지스터의 임계값으로서, 상기 소거의 임계값의 분포보다도 좁고, 상기 n값의 정보에 따른 임계값의 분포보다도 넓어지는 범위에 들어가는 값이 되도록 제어하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서, 상기 제어부는, 기입 대상의 상기 메모리 셀 트랜지스터의 전체에 대하여 소거의 임계값으로 설정한 후, 상기 기억 영역에 상기 n값의 정보를 기입하기 전에, 상기 복수의 기억 영역의 전체에 대하여, 상기 소거의 임계값보다도 정극측이 되는 임계값을 나타내는 정보를 설정하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제6항에 있어서, 상기 제어부에 의해 설정된 상기 소거의 임계값보다도 정극측이 되는 임계값을 나타내는 정보는, 상기 n값의 정보 중 하나인 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제6항에 있어서, 상기 제어부는, 상기 소거의 임계값보다도 정극측이 되는 임계값의 분포를, 상기 소거의 임계값의 분포보다도 좁아지도록 설정하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
전하 축적막과,
상기 전하 축적막에 있어서의 전하를 축적하는 복수의 기억 영역의 각각에 대하여 형성되고, 상기 기억 영역에 설정된 정보에 의해 임계값이 변동하는 메모리 셀 트랜지스터를 갖는 불휘발성 반도체 기억 장치의 구동 방법으로서,
기입 대상의 상기 메모리 셀 트랜지스터의 전체에 대하여 소거의 임계값으로 설정한 후,
상기 기억 영역에 n(n은 하나의 상기 메모리 셀 트랜지스터에 기록되는 데이터의 개수로서, 2 이상의 정수)값의 정보를 기입하고, 상기 기억 영역에 형성된 상기 메모리 셀 트랜지스터를 상기 n값의 정보에 따른 임계값으로 설정한 상태에서,
상기 정보가 기입 완료된 기억 영역에 인접하는 적어도 하나의 기입 전의 기억 영역의 정보가, 상기 메모리 셀 트랜지스터의 임계값으로서, 상기 소거의 임계값보다도 상기 n값의 정보에 따른 임계값에 가까운 값이 되도록 제어하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 구동 방법.
제9항에 있어서, 상기 기억 영역에 상기 n값의 정보를 기입한 후에,
상기 기입 전의 기억 영역에, 상기 소거의 임계값보다도 상기 n값의 정보에 따른 임계값에 가까운 값이 되는 것을 나타내는 정보를 설정하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 구동 방법.
제9항에 있어서, 기입 대상의 상기 메모리 셀 트랜지스터의 전체에 대하여 소거의 임계값으로 설정한 후, 상기 기억 영역에 상기 n값의 정보를 기입하기 전에,
상기 복수의 기억 영역의 전체의 정보가, 상기 메모리 셀 트랜지스터에 있어서의 상기 소거의 임계값보다도 상기 n값의 정보에 따른 임계값에 가까운 값이 되도록 제어하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 구동 방법.
제9항에 있어서, 상기 기입 완료된 기억 영역의 정보에 의한 상기 트랜지스터의 임계값 및 상기 기입 완료된 기억 영역에 인접하는 적어도 하나의 기입 전의 기억 영역의 정보에 의한 상기 트랜지스터의 임계값이, 모두 정극성 또는 부극성 중 한쪽이 되도록 제어하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 구동 방법.
제9항에 있어서, 상기 기입 완료된 기억 영역에 인접하는 적어도 하나의 기입 전의 기억 영역의 정보가, 상기 메모리 셀 트랜지스터의 임계값으로서, 0V를 포함하는 분포에 들어가는 값이 되도록 제어하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 구동 방법.
제9항에 있어서, 상기 기입 완료된 기억 영역에 인접하는 적어도 하나의 기입 전의 기억 영역의 정보가, 상기 메모리 셀 트랜지스터에 있어서의 상기 n값의 정보에 따른 임계값 중, 상기 소거의 임계값에 가장 가까운 임계값을 나타내는 값이 되도록 제어하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 구동 방법.
제9항에 있어서, 상기 기입 완료된 기억 영역에 인접하는 적어도 하나의 기입 전의 기억 영역의 정보가, 상기 메모리 셀 트랜지스터의 임계값으로서, 상기 소거의 임계값의 분포보다 좁고, 상기 n값의 정보에 따른 임계값의 분포보다 넓어지는 범위에 들어가는 값이 되도록 제어하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 구동 방법.
제9항에 있어서, 기입 대상의 상기 메모리 셀 트랜지스터의 전체에 대하여 소거의 임계값으로 설정한 후, 상기 기억 영역에 상기 n값의 정보를 기입하기 전에, 상기 복수의 기억 영역의 전체에 대하여, 상기 소거의 임계값보다도 정극측이 되는 임계값을 나타내는 정보를 설정하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 구동 방법.
제16항에 있어서, 상기 소거의 임계값보다도 정극측이 되는 임계값을 나타내는 정보가, 상기 n값의 정보 중 하나가 되도록 제어하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 구동 방법.
제16항에 있어서, 상기 소거의 임계값보다도 정극측이 되는 임계값의 분포를, 상기 소거의 임계값의 분포보다도 좁아지도록 제어하는 것을 특징으로 하는 불휘발성 반도체 기억 장치의 구동 방법.