JP5378255B2 - 不揮発性半導体記憶装置および不揮発性半導体記憶装置の駆動方法 - Google Patents
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Description
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
すなわち、同図(a)および同図(b)は、後述の配線膜WLへの電圧印加の状態をそれぞれ示す図、同図(c)および同図(d)は、同図(a)および同図(b)の電圧印加に対応した印加タイミングをそれぞれ示す図である。
図2は、本実施の形態に係る不揮発性半導体記憶装置の全体構成を例示する模式的断面図である。
図3は、本実施の形態に係る不揮発性半導体記憶装置の構成を例示する模式的斜視図である。
なお、図3においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。
図4は、本実施の形態に係る不揮発性半導体記憶装置の一部の構成を例示する模式的断面図である。
図5は、本実施の形態に係る不揮発性半導体記憶装置の電極膜の構成を例示する模式的平面図である。
まず、図2〜図5により、不揮発性半導体記憶装置110の構成の概要を説明する。
不揮発性半導体記憶装置110は、さらに、制御部CTUを備えても良い。これらメモリ部MUおよび制御部CTUは、例えば単結晶シリコンからなる半導体基板11の主面11aの上に設けられる。ただし、制御部CTUは、メモリ部MUが設けられる基板とは別の基板上に設けられても良い。以下では、メモリ部MUおよび制御部CTUが同じ基板(半導体基板11)に設けられる場合として説明する。
すなわち、図2においては、マトリクスメモリセル部MU1として、図3のA−A’断面の一部と、図3のB−B’線断面の一部が例示されている。
図3および図4に表したように、不揮発性半導体記憶装置110のメモリ部MUは、上記の積層構造体MLと、積層構造体MLをZ軸方向に貫通する半導体部である半導体ピラーSP(第1半導体ピラーSP1)と、電荷蓄積膜48と、内側絶縁膜(第1の絶縁膜)42と、外側絶縁膜(第2の絶縁膜)43と、配線WRと、を有する。
第2半導体ピラーSP2は、例えばY軸方向において第1半導体ピラーSP1(半導体ピラーSP)と隣接し、積層構造体MLをZ軸方向に貫通する。第1接続部CP1は、第1半導体ピラーSP1と第2半導体ピラーSP2とをZ軸方向における同じ側(半導体基板11の側)で電気的に接続する。第1接続部CP1は、Y軸方向に延在して設けられる。第1接続部CP1には、第1および第2半導体ピラーSP1およびSP2と同じ材料が用いられる。
なお、層間絶縁膜15、16、17、18、19および23、並びに、選択ゲート絶縁膜SGIには、例えば酸化シリコンを用いることができる。
次に、本実施の形態に係る不揮発性半導体記憶装置110の消去動作について説明する。なお、消去動作は、電荷蓄積膜48への正孔の注入、および、電荷蓄積膜48からの電子の引き抜き、の少なくともいずれかを行う動作である。
メモリセルMCとなるメモリセルトランジスタは、しきい値が低い状態(消去状態)と、前記しきい値が低い状態よりも相対的にしきい値が高い状態(書き込み状態)と、を有する。そして、消去動作は、メモリセルトランジスタのしきい値を、低い側に設定する動作である。
図1(c)は、一つおきとなる電極膜WL0S、WL2SおよびWL0D、WL2Dに与える基準電位V00のタイミングを、図1(a)に示す状態から図1(b)に示す状態に至るまでの時間変化で示した図である。また、図1(d)は、他の一つおきとなる電極膜WL1S、WL3SおよびWL1D、WL3Dに与える基準電位V00のタイミングを、図1(a)に示す状態から図1(b)に示す状態に至るまでの時間変化で示した図である。両図とも、消去電圧Vera、消去時選択ゲート電圧VeraG、および消去時バックゲート電圧VeraNSを参考に示している。
図1(c)の第1の消去期間E1側で表されるように、制御部CTUは、配線WRに、消去電圧Veraを印加する。制御部CTUは、消去電圧Veraの印加開始にわずかに遅れて、ソース側選択ゲート電極SGSおよびドレイン側選択ゲート電極SGDに、正極性の電圧であって、最大値が消去電圧Veraの最大値よりも低い消去時選択ゲート電圧VeraGを印加する。また、制御部CTUは、消去時選択ゲート電圧VeraGの印加開始にわずかに遅れて、バックゲートBGに、正極性の電圧であって、最大値が消去時選択ゲート電圧VeraGよりも低い消去時バックゲート電圧VeraNSを印加する。さらに、制御部CTUは、消去対象となるメモリセルの一つおきとなる電極膜WL0S、WL2SおよびWL0D、WL2Dに基準電位V00を印加する。
図1(c)の第2の消去期間E2側で表されるように、制御部CTUは、配線WRに、消去電圧Veraを印加する。制御部CTUは、消去電圧Veraの印加開始にわずかに遅れて、ソース側選択ゲート電極SGSおよびドレイン側選択ゲート電極SGDに、正極性の電圧であって、最大値が消去電圧Veraの最大値よりも低い消去時選択ゲート電圧VeraGを印加する。また、制御部CTUは、消去時選択ゲート電圧VeraGの印加開始にわずかに遅れて、バックゲートBGに、正極性の電圧であって、最大値が消去時選択ゲート電圧VeraGよりも低い消去時バックゲート電圧VeraNSを印加する。さらに、制御部CTUは、消去対象となるメモリセルの他の一つおきとなる電極膜WL1S、WL3SおよびWL1D、WL3Dに基準電位V00を印加する。
図6は、比較例を説明する図で、(a)は配線膜WLへの電圧印加の状態を示す図、(b)は(a)の電圧印加に対応した印加タイミングを示す図である。消去動作においては、配線WRには、消去電圧Veraが印加され、ドレイン側選択ゲート電極SGDおよびソース側選択ゲート電極SGSには、消去時選択ゲート電圧VeraGが印加され、バックゲートBGには、消去時バックゲート電圧VeraNSが印加される。なお、バックゲートBGは、接地電位GND(すなわち基準電位V00)の場合もある。また、電極膜WLは、接地電位GND(すなわち基準電位V00)に設定される。
1つのメモリセルでは、電極膜WLの位置における電荷蓄積膜48が記憶領域MEとなる。この記憶領域MEへの電子の注入、および正孔の引き抜きの少なくともいずれかを行うことで書き込みが行われる。図7に示す例では、書き込み時に記憶領域MEへ電子が注入される。
図9は、本実施の形態に係る不揮発性半導体記憶装置の駆動回路構成を説明する回路図である。すなわち、不揮発性半導体記憶装置は、セルアレイとデコーダとを備えている。セルアレイは、m(mは1以上の整数)個のストリングを有するブロックがn(nは1以上の整数)個設けられたものである。デコーダは、ローデコーダであり、セルアレイのブロックごとにn個設けられている。つまり、ブロック0はローデコーダ0、ブロック1はローデコーダ1、…、ブロックiはローデコーダi、…、ブロックnはローデコーダnに対応して設けられている。
また、各具体例のいずれか2つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
Claims (5)
- メモリ部と、制御部と、を備え、
前記メモリ部は、
電荷蓄積膜と、
前記電荷蓄積膜の一方の面に隣接して設けられた第1の絶縁膜と、
前記電荷蓄積膜の他方の面に隣接して設けられた第2の絶縁膜と、
前記第1の絶縁膜に隣接して設けられた半導体部と、
前記第2の絶縁膜に隣接して設けられた複数の電極部と、
を有し、
前記複数の電極部は、電極間絶縁膜を介して積層され、
前記電荷蓄積膜、前記第1の絶縁膜、前記第2の絶縁膜および前記半導体部は、前記複数の電極部が前記電極間絶縁膜を介して積層された構造体において前記積層の方向に沿って貫通する孔に設けられ、
前記制御部は、
前記電荷蓄積膜への正孔の注入、および、前記電荷蓄積膜からの電子の引き抜き、の少なくともいずれかを行う消去動作を行う際、前記電極部から消去対象となる前記電荷蓄積膜へ与える第1の電圧を、互いに一方向に隣接する電極部について異なるタイミングで各々印加する制御を行うことを特徴とする不揮発性半導体記憶装置。 - 前記電荷蓄積膜、前記第1の絶縁膜、前記第2の絶縁膜および前記半導体部は、前記構造体の前記積層の方向に沿って貫通する複数の孔の各々に形成され、
前記複数の孔のうち選択された2つの孔に各々形成された前記電荷蓄積膜、前記第1の絶縁膜、前記第2の絶縁膜および前記半導体部は、前記2つの孔の一端側において接続部を介して各々接続されていることを特徴とする請求項1記載の不揮発性半導体記憶装置。 - 前記制御部は、
前記隣接する電極部の一方の電極部に前記第1の電圧を印加する際、他方の電極部に前記第1の電圧とは異なる第2の電圧を印加する制御を行うことを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。 - 前記制御部は、
複数の前記電極部の1つおきの群と、他の1つおきの群とで前記第1の電圧を異なるタイミングで各々印加する制御を行うことを特徴とする請求項1〜3のいずれか1つに記載の不揮発性半導体記憶装置。 - 電荷蓄積膜と、
前記電荷蓄積膜の一方の面に隣接して設けられた第1の絶縁膜と、
前記電荷蓄積膜の他方の面に隣接して設けられた第2の絶縁膜と、
前記第1の絶縁膜に隣接して設けられた半導体部と、
前記第2の絶縁膜に隣接して設けられた複数の電極部と、を有し、
前記複数の電極部は、電極間絶縁膜を介して積層され、
前記電荷蓄積膜、前記第1の絶縁膜、前記第2の絶縁膜および前記半導体部は、前記複数の電極部が前記電極間絶縁膜を介して積層された構造体において前記積層の方向に沿って貫通する孔に設けられた不揮発性半導体記憶装置の駆動方法であって、
前記電荷蓄積膜への正孔の注入、および、前記電荷蓄積膜からの電子の引き抜き、の少なくともいずれかを行う消去動作を行う際、前記電極部から消去対象となる前記電荷蓄積膜へ与える第1の電圧を、互いに一方向に隣接する電極部について異なるタイミングで各々印加することを特徴とする不揮発性半導体記憶装置の駆動方法。
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