CN115734607A - 半导体存储装置及其制造方法 - Google Patents

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Abstract

实施方式提供适于大容量化的半导体存储装置及其制造方法。实施方式的半导体存储装置具备层叠体、沟道层、第一电荷蓄积部和第二电荷蓄积部。所述层叠体包括多个导电层和多个绝缘层，所述多个导电层和所述多个绝缘层在第一方向上一层一层地交替层叠。所述沟道层在所述层叠体内沿所述第一方向延伸。所述第一电荷蓄积部在与所述第一方向交叉的第二方向上设置在所述沟道层与所述多个导电层的每一个导电层之间。所述第二电荷蓄积部包括有在所述第一方向上夹设于所述多个导电层中相邻的2个导电层之间的部分。

Description

半导体存储装置及其制造方法
[相关申请]
本申请享受以日本专利申请2021－139106号(申请日：2021年8月27日)为基础申请的优先权。本申请通过参照此基础申请包括基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体存储装置及其制造方法。
背景技术
已知有三维地层叠了存储单元的NAND型闪速存储器。
发明内容
本发明的实施方式提供一种适于大容量化的半导体存储装置及其制造方法。
实施方式的半导体存储装置具备层叠体、沟道层、第一电荷蓄积部和第二电荷蓄积部。所述层叠体包括多个导电层和多个绝缘层，所述多个导电层和所述多个绝缘层在第一方向上一层一层地交替层叠。所述沟道层在所述层叠体内沿所述第一方向延伸。所述第一电荷蓄积部在与所述第一方向交叉的第二方向上设置在所述沟道层与所述多个导电层的每一个导电层之间。所述第二电荷蓄积部包括在所述第一方向上夹设于所述多个导电层中相邻的2个导电层之间的部分。
附图说明
图1是表示实施方式的半导体存储装置的结构的一部分的框图。
图2是表示实施方式的存储单元阵列的一部分的剖视图。
图3是图2中所示的存储单元阵列的一部分的沿F3－F3线的剖视图。
图4是放大表示由图3中所示的F4线包围的区域的剖视图。
图5是图3中所示的存储单元阵列的一部分的沿F5－F5线的剖视图。
图6是图3中所示的存储单元阵列的一部分的沿F6－F6线的剖视图。
图7是用于说明对实施方式的第一存储单元的写入动作的剖视图。
图8是用于说明对实施方式的第二存储单元的写入动作的剖视图。
图9是用于说明实施方式的存储单元的特性的图。
图10是用于说明实施方式的存储单元的特性的另一图。
图11是表示实施方式的写入动作的控制流程的流程图。
图12是表示实施方式的读出动作的控制流程的流程图。
图13是用于说明实施方式的半导体存储装置的制造方法的剖视图。
图14是用于说明实施方式的半导体存储装置的制造方法的剖视图。
图15是用于说明实施方式的半导体存储装置的制造方法的剖视图。
图16是表示实施方式的变形例的存储单元阵列的一部分的剖视图。
图17是表示实施方式的变形例的存储单元阵列的一部分的剖视图。
具体实施方式
以下，参照附图来说明实施方式的半导体存储装置及其制造方法。在以下的说明中，对具有相同或类似功能的结构标注相同的附图标记。并且，有时省略这些结构的重复说明。“平行”、“正交”、“相同”分别可以包括“大致平行”、“大致正交”、“大致相同”的情况。“连接”不限定于机械连接，可以包括电连接。即，所谓“连接”，并不限定于多个要素直接连接的情况，也可以包括多个要素使其他要素夹设于其间而连接的情况。“环状”不限于圆环状，也可以包括矩形状或三角形状的环状。“相邻”不限于多个要素接触的情况，也可以包括多个要素分离的情况(例如在多个要素之间夹设有其他要素的情况)。
首先，定义X方向、Y方向、Z方向以及R方向。X方向及Y方向是沿着后述的硅基板21的表面(参照图3)的方向。X方向是后述的字线WL(参照图3)延伸的方向。Y方向是与X方向交叉(例如正交)的方向。Y方向是后述的位线BL(参照图3)延伸的方向。Z方向是与X方向及Y方向交叉(例如正交)的方向。Z方向是硅基板21的厚度方向。在以下的说明中，有时将在Z方向上从硅基板21朝向后述的层叠体30的方向称为“上”，将其相反方向称为“下”。但是，这些表现只是为了方便，并不限定重力方向。R方向是后述的柱状体40(参照图3)的径向。R方向是沿着X方向及Y方向的平面上的方向，是与Z方向交叉(例如正交)的方向。Z方向是“第一方向”的一例。R方向是“第二方向”的一例。
(实施方式)
<1.半导体存储装置的结构>
首先，说明实施方式的半导体存储装置1的结构。在以下说明的附图中，有时省略了与说明无关的绝缘部的图示。另外，在一部分附图中，为了容易观察附图，有时部分地省略表示剖面的剖面线。
图1是表示半导体存储装置1的结构的一部分的框图。半导体存储装置1例如是非易失性的半导体存储装置，是NAND型闪速存储器。半导体存储装置1例如能够与外部装置(以下称为“主机装置”)连接，用作主机装置的存储空间。半导体存储装置1例如具有存储单元阵列11、指令寄存器12、地址寄存器13、控制电路(定序器)14、驱动器模块15、行译码器模块16以及读出放大器模块17。
存储单元阵列11包括多个块BLK0～BLK(k－1)(k为1以上的整数)。块BLK是非易失性地存储数据的多个存储单元的集合。块BLK被用作数据的擦除单位。存储单元阵列11中设置有多条位线及多条字线。各存储单元与一条位线和一条或两条字线建立关联。
指令寄存器12保存半导体存储装置1从主机装置接收的指令CMD。指令CMD例如包括使控制电路14执行对存储单元阵列11的写入动作、读出动作或擦除动作等的命令。
地址寄存器13保存半导体存储装置1从主机装置接收的地址信息ADD。地址信息ADD例如包括块地址BA、页地址PA及列地址CA。块地址BA、页地址PA及列地址CA分别用于块BLK、字线及位线的选择。
控制电路14是控制半导体存储装置1的动作的电路。例如，控制电路14基于保存在指令寄存器12中的指令CMD，控制驱动模块15、行译码器模块16及读出放大器模块17等，执行对存储单元阵列11的写入动作、读出动作及擦除动作等。控制电路14是“电路”的一例。
驱动器模块15包括电压生成电路，生成在写入动作、读出动作或擦除动作等中使用的电压。驱动器模块15例如基于地址寄存器13中保存的页地址PA，对与所选择的字线对应的信号线施加所生成的电压。
行译码器模块16基于地址寄存器13中保存的块地址BA，选择对应的存储单元阵列11内的一个块BLK。行译码器模块16例如将施加在与所选择的字线对应的信号线上的电压传送至所选择的块BLK内的所选择的字线上。
读出放大器模块17在写入动作中，根据半导体存储装置1从主机装置接收的写入数据DAT，对各位线施加期望的电压。读出放大器模块17在读出动作中，基于位线的电压来判定存储在各存储单元中的数据值，将判定结果作为读出数据DAT传送至主机装置。
<2.存储单元阵列的结构>
<2.1存储单元阵列的平面结构>
接着，对存储单元阵列11的结构进行说明。
图2是表示存储单元阵列11的一部分的剖视图。存储单元阵列11例如具有层叠体30、多个柱状体40以及多个绝缘体SLT。
如后所述，层叠体30包括多个导电层31和多个绝缘层32(参照图3)。多个导电层31和多个绝缘层32在Z方向上一层一层地交替层叠。
多个柱状体40在沿着X方向及Y方向的面上相互隔开间隔地配置。多个柱状体40例如被分为在Y方向上设置在不同位置且分别沿X方向延伸的多个列RW而配置。多个列RW中从Y方向端起偶数号的列RW2所包括的多个柱状体40，相对于多个列RW中从Y方向端起奇数号的列RW1所包括的多个柱状体40而言在X方向上错开配置。多个柱状体40分别在层叠体30内沿Z方向延伸。
多个绝缘体SLT在Y方向上相互分离地配置，分别在X方向上延伸。多个绝缘体SLT分别在层叠体30内沿Z方向延伸并贯通层叠体30。由此，层叠体30被分割为多个块BLK。
<2.2存储单元阵列的剖面结构>
图3是图2中所示的存储单元阵列11的一部分的沿F3－F3线的剖视图。半导体存储装置1例如包括硅基板21、半导体层22、导电层23、绝缘层24、层叠体30、绝缘层39、多个柱状体(存储柱)40、多个连接器81以及多个位线BL。另外，在图3中，柱状体40、连接器81及位线BL各图示一个。
<2.2.1下部结构体>
硅基板21是作为半导体存储装置1的基础的基板。硅基板21的至少一部分形成为沿着X方向及Y方向的板状。硅基板21例如由包括硅的半导体材料形成。硅基板21是“基板”的一例。
半导体层22设置在硅基板21上。半导体层22是沿着X方向及Y方向的层状。半导体层22是在半导体存储装置1的制造工序中抑制存储器孔MH(参照图12)的深挖的阻挡层。半导体层22由如多晶硅那样的半导体材料形成。半导体存储装置1也可以具有作为阻挡层的绝缘层来代替半导体层22。
导电层23设置在半导体层22上。导电层23是沿着X方向及Y方向的层状。导电层23由钨那样的导电材料形成。在导电层23上连接有柱状体40的下端部。导电层23作为相对于柱状体40的源极线SL发挥功能。
绝缘层24设置在导电层23上。绝缘层24是沿着X方向及Y方向的层状。绝缘层24由硅氧化物那样的绝缘材料形成。
<2.2.2层叠体>
接着，对层叠体30进行说明。层叠体30设置在绝缘层24上。层叠体30例如包括多个导电层31和多个绝缘层32。多个导电层31及多个绝缘层32在Z方向上一层一层地交替层叠。在图3中，仅例示了9层导电层31，但实际上层叠有更多的导电层31及绝缘层32。
导电层31形成为沿着X方向及Y方向的板状。导电层31在X方向上延伸。多个导电层31中距硅基板21最近的一个(或多个)导电层31作为第一选择栅极线SGL1发挥功能。第一选择栅极线SGL1与柱状体40的交叉部分作为第一选择晶体管ST1发挥功能。第一选择栅极线SGL1通过被施加规定的电压，使第一选择晶体管ST1成为导通状态，将柱状体40和源极线SL电连接。第一选择栅极线SGL1相对于多个柱状体40共通地设置。在图3中图示了存在一个导电层31作为第一选择栅极线SGL1的情况，但也可以存在两个以上的导电层31作为第一选择栅极线SGL1。即，也可以在Z方向上在硅基板21与多条字线WL之间设置多条第一选择栅极线SGL1。
多个导电层31中距硅基板21最远的一个(或多个)导电层31作为第二选择栅极线SGL2发挥功能。第二选择栅极线SGL2与柱状体40的交叉部分作为第二选择晶体管ST2发挥功能。第二选择栅极线SGL2通过被施加规定的电压，使第二选择晶体管ST2成为导通状态，将柱状体40和位线BL电连接。第二选择栅极线SGL2相对于多个柱状体40共通地设置。在图3中图示了存在一个导电层31作为第二选择栅极线SGL2的情况，但也可以存在两个以上的导电层31作为第二选择栅极线SGL2。即，也可以在Z方向上相对于多条字线WL而言在硅基板21的相反侧，设置有多条第二选择栅极线SGL2。
多个导电层31中，被作为第一选择栅极线SGL1或第二选择栅极线SGL2发挥功能的导电层31夹着的剩余的导电层31作为字线WL发挥功能。在本实施方式中，字线WL和柱状体40的交叉部分作为第一存储单元(第一存储单元晶体管)MC1发挥功能。此外，在本实施方式中，设置有多个第二存储单元(第二存储单元晶体管)MC2，该多个第二存储单元MC2分别包括进入到在Z方向上相邻的两条字线WL之间并夹设于这两条字线WL之间的部分。第一存储单元MC1及第二存储单元MC2将在后面详细说明。以下，在不区分第一存储单元MC1及第二存储单元MC2的情况下，有时简称为“存储单元MC”。在对存储单元MC写入数据值的情况下、从存储单元MC读出数据值的情况下、或者擦除被写入到存储单元MC的数据值的情况下，对字线WL施加电压。各字线WL相对于在X方向及Y方向上排列的多个存储单元MC而言共通地设置。
另外，也可以在Z方向上在多条字线WL与第一选择栅极线SGL1之间设置一条以上的第一虚设线(第一虚设字线)。第一虚设线是不与作为第一存储单元MC1发挥功能的晶体管连接的导电层31。第一虚设线作为第一选择栅极线SGL1与多条字线WL之间的缓冲部而发挥功能，以使施加于第一选择栅极线SGL1的电压难以传递至字线WL。
同样地，也可以在Z方向上在多条字线WL与第二选择栅极线SGL2之间设置一条以上的第二虚设线(第二虚设字线)。第二虚设线是不与作第一存储器单元MC1发挥功能的晶体管连接的导电层31。第二虚设线作为第二选择栅极线SGL2与多条字线WL之间的缓冲部而发挥功能，以使施加于第二选择栅极线SGL2的电压难以传递至字线WL。
各导电层31例如包括主体部31a和阻挡膜31b(参照图4)。主体部31a由钨那样的导电材料形成。阻挡膜31b设置在主体部31a的表面。阻挡膜31b例如是氮化钛膜或氮化钛与钛的层叠结构膜。在阻挡膜31b的表面上设置有绝缘膜35。绝缘膜35是铝氧化物那样的金属氧化物。绝缘膜35与后述的阻挡绝缘膜53一起作为针对后述的电荷蓄积部EA及浮栅电极54的阻挡绝缘膜发挥功能。
绝缘层32设置于在Z方向上相邻的两个导电层31之间，是将该两个导电层31绝缘的层间绝缘膜。绝缘层32形成为沿着X方向及Y方向的板状。绝缘层32由硅氧化物那样的绝缘材料形成。在本实施方式中，绝缘层32与导电层31相比远离柱状体40的沟道层41。例如，绝缘层32在R方向上具有朝向柱状体40的中心侧的端面32e(参照图4)。导电层31在R方向上具有朝向柱状体40的中心侧的端面31e(参照图4)。而且，绝缘层32的端面32e与导电层31的端面31e相比，远离柱状体40的沟道层41。由此，面向柱状体40的层叠体30的内表面具有与多个绝缘层32对应的部分分别向R方向凹陷而成的多个凹部37。
绝缘层39设置在层叠体30上。绝缘层39形成为沿着X方向及Y方向的板状。绝缘层39由硅氧化物那样的绝缘材料形成。
<2.2.3柱状体>
接着，对柱状体40进行说明。在本实施方式中，柱状体40为圆柱状或倒圆锥台形状。柱状体40沿Z方向延伸，贯通绝缘层39、层叠体30、绝缘层24及导电层23。柱状体40的下端部进入到半导体层22。柱状体40例如具有沟道层41、芯绝缘部42及多层膜MF。
沟道层41设置在多层膜MF的内侧。沟道层41形成为环状，并且以遍及柱状体40的全长(全高)的方式沿Z方向延伸。在此，多层膜MF中位于与源极线SL相同高度的部分被去除。由此，沟道层41的下端部与源极线SL接触并与源极线SL连接。沟道层41由如多晶硅那样的半导体材料形成。沟道层41可以掺杂有杂质。被包含在沟道层41中的杂质例如是从由碳、磷、硼、锗构成的组中选择的任一种。沟道层41在对字线WL施加电压的情况下形成沟道而将位线BL和源极线SL电连接。
芯绝缘部42设置在沟道层41的内侧，填埋沟道层41的内部。芯绝缘部42以遍及柱状体40的大部分的方式沿Z方向延伸。芯绝缘部42由硅氧化物那样的绝缘材料形成。
多层膜MF设置在沟道层41的外周侧。多层膜MF例如包括隧道绝缘膜51、电荷捕获膜52、阻挡绝缘膜53及多个浮栅电极54。
隧道绝缘膜51设置在沟道层41的外周侧。隧道绝缘膜51位于沟道层41与电荷捕获膜52之间。隧道绝缘膜51形成为沿着沟道层41的外周面的环状，沿着沟道层41沿Z方向延伸。隧道绝缘膜51以遍及柱状体40的大部分的方式沿Z方向延伸。隧道绝缘膜51是沟道层41与电荷捕获膜52之间的势垒。隧道绝缘膜51包括硅氧化物或硅氧化物和硅氮化物。隧道绝缘膜51也可以被称为“绝缘层”。
电荷捕获膜52设置在隧道绝缘膜51的外周侧。电荷捕获膜52位于隧道绝缘膜51与阻挡绝缘膜53之间。从另一观点来看，电荷捕获膜52位于沟道层41和多个导电层31之间。电荷捕获膜52以遍及柱状体40的大部分的方式沿Z方向延伸。电荷捕获膜52具有许多晶体缺陷(俘获能级)，并且是能够将电荷俘获到这些晶体缺陷中的功能膜。电荷捕获膜52例如由硅氮化物形成。硅氮化物是“第一材料”的一例。
在本实施方式中，电荷捕获膜52包括多个第一部分52a和多个第二部分52b。第一部分52a在Z方向上位于与字线WL相同的高度。即，第一部分52a在R方向上位于沟道层41与字线WL之间。第一部分52a沿着沟道层41沿Z方向延伸。第一部分52a的至少一部分形成能够蓄积电荷的电荷蓄积部EA。电荷蓄积部EA是电荷捕获方式的电荷蓄积部。电荷蓄积部EA是“第一电荷蓄积部”的一例。
另一方面，第二部分52b在Z方向上位于与绝缘层32相同的高度。即，第二部分52b在R方向上位于沟道层41与绝缘层32之间。第二部分52b在离开沟道层41的方向上从第一部分52a膨胀。第二部分52b的一部分与第一部分52a相比远离沟道层41，并且位于层叠体30的凹部37的内侧。即，第二部分52b的一部分在Z方向上夹设于两条字线WL之间。关于第二部分52b的一例，在浮栅电极54的说明中详细叙述。
阻挡绝缘膜53设置在电荷捕获膜52的外周侧。阻挡绝缘膜53位于电荷捕获膜52与多个导电层31之间。另外，阻挡绝缘膜53位于电荷捕获膜52和多个绝缘层32之间。阻挡绝缘膜53是抑制反向隧道效应的绝缘膜。反向隧道效应是电荷从字线WL返回电荷捕获膜52或浮栅电极54的现象。阻挡绝缘膜53以遍及柱状体40的Z方向的大部分的方式沿Z方向延伸。阻挡绝缘膜53例如是层叠了氧化硅膜或金属氧化物膜等多个绝缘膜而成的层叠结构膜。金属氧化物的一例是铝氧化物。阻挡绝缘膜53可以包括如硅氮化物或氧化铪那样的高介电常数材料(高k材料)。阻挡绝缘膜53可以被称为“绝缘层”。
在本实施方式中，阻挡绝缘膜53包括多个第一部分53a和多个第二部分53b。第一部分53a在Z方向上位于与字线WL相同的高度。即，第一部分53a在R方向上位于沟道层41与字线WL之间。第一部分53a沿着沟道层41沿Z方向延伸。
另一方面，第二部分53b在Z方向上位于与绝缘层32相同的高度。即，第二部分53b在R方向上位于沟道层41与绝缘层32之间。第二部分53b在离开沟道层41的方向上从第一部分53a膨胀。第二部分53b的一部分与第一部分53a相比远离沟道层41，并且位于层叠体30的凹部37的内侧。即，第二部分53b的一部分在Z方向上夹设于两条字线WL之间。关于第二部分53b的一例，在浮栅电极54的说明中详细叙述。
浮栅电极54在Z方向上位于与绝缘层32相同的高度。即，浮栅电极54在R方向上位于沟道层41与绝缘层32之间。浮栅电极54的一部分位于层叠体30的凹部37的内侧。即，浮栅电极54的一部分在Z方向上夹设于2条字线WL之间。
浮栅电极54是能够蓄积电荷的电极。浮栅电极54例如由含有杂质的多晶硅形成。含有杂质的多晶硅是“第二材料”的一例。多晶硅中包含的杂质例如是磷或硼。浮栅电极54是浮栅方式(floating gate方式)的电荷蓄积部。浮栅电极54是“第二电荷蓄积部”的一例。如图3所示，在本实施方式中，电荷捕获方式的第一电荷蓄积部(电荷蓄积部EA)和浮栅方式的第二电荷蓄积部(浮栅电极54)在Z方向上交替配置。
图4是将由图3中所示的F4线包围的区域放大表示的剖视图。以下，关注一个浮栅电极54，将位于该浮栅电极54的上下的两个字线WL中位于该浮栅电极54的下侧的字线WL称为“下侧字线WL”，将上述两个字线WL中位于该浮栅电极54的上侧的字线WL称为“上侧字线WL”。
阻挡绝缘膜53的第二部分53b包括第一膜部61、第二膜部62和第三膜部63。第一膜部61在Z方向上位于浮栅电极54与下侧字线WL之间，沿着下侧字线WL的上表面在X方向及Y方向上延伸。第二膜部62在Z方向上位于浮栅电极54与上侧字线WL之间，沿着上侧字线WL的下表面在X方向及Y方向上延伸。第三膜部63在凹部37的里部沿Z方向延伸，将第一膜部61的外周侧端部与第二膜部62的外周侧端部连接。由此，阻挡绝缘膜53的第二部分53b形成为能够将浮栅电极54及电荷捕获膜52的第二部分52b收容在内部的袋状。
电荷捕获膜52的第二部分52b设置在阻挡绝缘膜53的第二部分53b的内部。电荷捕获膜52的第二部分52b包括第一膜部71、第二膜部72及第三膜部73。第一膜部71在Z方向上位于浮栅电极54与阻挡绝缘膜53的第一膜部61之间，并且沿着阻挡绝缘膜53的第一膜部61的上表面在X方向及Y方向上延伸。第二膜部72在Z方向上位于浮栅电极54与阻挡绝缘膜53的第二膜部62之间，并且沿着阻挡绝缘膜53的第二膜部62的下表面在X方向及Y方向上延伸。第三膜部73在凹部37的内部沿着阻挡绝缘膜53的第三膜部63的内表面沿Z方向延伸，并且将第一膜部71的外周侧端部和第二膜部72的外周侧端部连接。由此，电荷捕获膜52的第二部分52b形成为能够将浮栅电极54收容在内部的袋状。
浮栅电极54在R方向上位于沟道层41与电荷捕获膜52的第二部分52b的至少一部分(例如第三膜部73)之间。在本实施方式中，浮栅电极54在R方向上位于隧道绝缘膜51与电荷捕获膜52的第二部分52b的至少一部分(例如第三膜部73)之间。
在本实施方式中，浮栅电极54的至少一部分位于形成为袋状的电荷捕获膜52的第二部分52b的内部。例如，浮栅电极54在Z方向上位于电荷捕获膜52的第一膜部71和第二膜部72之间。另外，浮栅电极54在R方向上位于隧道绝缘膜51与电荷捕获膜52的第三膜部73之间。从另一观点来看，浮栅电极54在Z方向上位于阻挡绝缘膜53的第一膜部61和第二膜部62之间。浮栅电极54在R方向上位于隧道绝缘膜51与阻挡绝缘膜53的第三膜部63之间。
例如，浮栅电极54在R方向上的尺寸L(例如，最大尺寸)大于浮栅电极54在Z方向上的尺寸T(例如，最大尺寸)。在本实施方式中，浮栅电极54包括在Z方向上不与字线WL重叠的第一部分54a和在Z方向上与字线WL重叠的第二部分54b。例如，R方向上的第二部分54b的尺寸L2(例如最大尺寸)比R方向上的第一部分54a的尺寸L1(例如最大尺寸)大。
在本实施方式中，浮栅电极54的尺寸L被设定为满足以下条件。即，施加在浮栅电极54上的浮置电极电压Vfg由施加在字线WL上的电源电压Vcg和耦合比Cr如式(1)那样决定。
Vfg＝Vcg×Cr…(1)
因此，为了有效地进行对浮栅电极54的写入，优选耦合比Cr较高。例如，耦合比Cr优选为0.5～0.6的范围。
在此，耦合比Cr由浮栅电极54与沟道层41之间的静电电容Cox和浮栅电极54与字线WL之间的静电电容Cipd如式(2)那样决定。
Cr＝Cipd/(Cox+Cipd)…(2)
因此，静电电容Cipd越高，耦合比Cr越增加。
另外，在此，平行平板处的静电电容C由介电常数ε，对置面积S及膜厚d如式(3)那样决定。
C＝ε×S/d…(3)
因此，浮栅电极54相对于2条字线WL的进入量被决定为能够确保耦合比Cr进入0.5～0.6的范围那样的对置面积S。在本实施方式中，对置面积S是浮栅电极54相对于下侧字线WL的对置面积和浮栅电极54相对于上侧字线WL的对置面积的合计。
<2.2.4上部结构体>
返回图3，对剩余的结构进行说明。
多个连接器81分别设置在柱状体40上。连接器81沿Z方向延伸，并且将位线BL与柱状件40的沟道层41连接。连接器81由钨那样的导电材料形成。
多条位线BL分别设置在连接器81上。位线BL经由连接器81连接到柱状件40的沟道层41。由此，通过字线WL和位线BL的组合，能够从配置成三维状的多个存储单元MC中选择任意的存储单元MC。
<2.3存储单元的结构>
接着，说明第一存储单元MC1及第二存储单元MC2的结构。
图5是图3中所示的存储单元阵列11的一部分的沿F5－F5线的剖视图。在本实施方式中，在Z方向上与各字线WL相同的高度，通过由与柱状体40相邻的字线WL的端部、阻挡绝缘膜53、电荷捕获膜52形成的电荷蓄积部EA、隧道绝缘膜51以及沟道层41，形成MANOS(Metal-Al-Nitride-Oxide-Silicon)型的第一存储单元MC1。以下，为了便于说明，有时将第一存储单元MC1称为“MANOS”。
图6是图3中所示的存储单元阵列11的一部分的沿F6－F6线的剖视图。在本实施方式中，在Z方向上与绝缘层32相同的高度，通过位于浮栅电极54的上下的2条字线WL、阻挡绝缘膜53、浮栅电极54、隧道绝缘膜51以及沟道层41，形成浮栅方式的第二存储单元MC2。另外，第二存储单元MC2的电荷蓄积功能的一部分也可以通过电荷捕获膜52的第二部分52b来实现。即，电荷捕获膜52的第二部分52b也可以作为辅助的电荷蓄积部发挥功能。以下，为了便于说明，有时将第二存储单元MC2称为“FG”。
<2.4存储单元的动作>
接着，说明第一存储单元MC1及第二存储单元MC2的动作。
图7是用于说明对第一存储单元MC1的写入动作的剖视图。在对第一存储单元MC1的写入动作中，对与写入对象的第一存储单元MC1相邻的字线WL(以下称为“选择字线WL”)施加作为第一写入电压Vpgm1的编程脉冲。编程脉冲是电压按每个周期而逐渐升高的脉冲。另一方面，对选择字线WL以外的字线WL(以下称为“非选择字线WL”)施加电压Vpass，该电压Vpass是越使与该非选择字线WL相邻的存储单元MC导通就越高，且越不进行写入就越低的电压。
由此，在写入对象的第一存储单元MC1的电荷蓄积部EA中，从沟道层41吸取电子，在电荷蓄积部EA中蓄积电荷。读出放大器模块17在编程脉冲的每个周期中，判定写入对象的第一存储单元MC1的阈值电压是否达到了根据写入对象的数据值而预先设定的电压。然后，根据读出放大器模块17的判定结果，继续施加编程脉冲，直到第一存储单元MC1的阈值电压达到与写入对象的数据值对应的电压为止。由此，进行对第一存储单元MC1的写入。
图8是用于说明对第二存储单元MC2的写入动作的剖视图。在对第二存储单元MC2的写入动作中，对位于写入对象的第二存储单元MC2的上下的两条字线WL(以下称为“选择字线WL”)施加作为第二写入电压Vpgm2的编程脉冲。在对第二存储单元MC2的写入动作中，对位于第二存储单元MC2的上下的两条字线WL施加相同的电压。第二写入电压Vpgm2例如比第一写入电压Vpgm1低。另一方面，对选择字线WL以外的字线WL(以下称为“非选择字线WL”)施加电压Vpass，该电压Vpass是越使与该非选择字线WL相邻的存储单元MC导通就越高，越不进行写入就越低的电压。
由此，电子从沟道层41被吸取到写入对象的第二存储单元MC2的浮栅电极54，电荷被蓄积在浮栅电极54。读出放大器模块17在编程脉冲的每个周期中，判定写入对象的第二存储单元MC2的阈值电压是否达到了根据写入对象的数据值而预先设定的电压。然后，根据读出放大器模块17的判定结果，继续施加编程脉冲，直到第二存储单元MC2的阈值电压达到与写入对象的数据值对应的电压为止。由此，进行对第二存储单元MC2的写入。
<2.5存储单元的特性>
接着，说明第一存储单元MC1及第二存储单元MC2的特性。在本实施方式中，作为一例，第一存储单元MC1作为可存储3位的三层存储单元(TLC)使用。另一方面，第二存储单元MC2作为可存储1位的单级单元(SLC)使用。在这种情况下，与不存在第二存储单元MC2的结构相比，能够使存储容量增加2倍。
图9是用于说明存储单元MC1、MC2的特性的图。图9中的(a)是未进行对第二存储单元MC2的写入的状态。图9中的(b)表示对图9中的(a)所示的状态下的第一存储单元MC1的写入特性。这里，即使是保存相同数据值的多个第一存储单元MC1，也可以具有相互不同的阈值电压。因此，保存相同数据值的多个第一存储单元MC1的阈值电压形成被称为波瓣(Lob)的一个分布。在第一存储单元MC1用于三层存储单元(TLC)的情况下，第一存储单元MC1的阈值分布包括8个波瓣。在图9所示的8个波瓣中，从最低分布开始依次属于8个波瓣的第一存储单元MC1分别处于Er电平、A电平、B电平、C电平、D电平、E电平、F电平、G电平。Er电平、A电平、B电平、C电平、D电平、E电平、F电平、G电平例如分别作为保存“111”数据、“011”数据、“001”数据、“101”数据、“100”数据、“000”数据、“010”数据及“110”数据的状态来处理。Er电平相当于擦除状态。
控制电路14为了各数据值的写入的完成确认(验证)，而使用验证电压AV、BV、CV、DV、EV、FV、GV。“验证”是指确认写入对象的存储单元MC的写入是否完成。在验证中，对与写入对象的存储单元MC对应的字线WL(选择字线WL)施加与写入对象的数据值对应的验证电压AV～GV中的任一个。在本实施方式中，如果被写入A电平～G电平中的任一个的第一存储单元MC1具有与写入对象的数据值对应的验证电压AV～GV以上的大小的阈值电压，则判定为向第一存储单元MC1的写入完成。
图10是用于说明存储单元MC1、MC2的特性的另一图。图10中的(a)是进行对第二存储单元MC2的写入的状态。图10中的(b)表示对图10中的(a)所示的状态下的第一存储单元MC1的写入特性。如图10中的(b)所示，在对第二存储单元MC2写入了数据值的情况下，第一存储单元MC1的阈值分布(即8个波瓣)向高电压侧偏移。因此，控制电路14在进行对第二存储单元MC2的写入的状态下，为了各数据值的写入的完成确认(验证)，而使用验证电压AV'、BV'、CV'、DV'、EV'、FV'、GV'。验证电压AV'、BV'、CV'、DV'、EV'、FV'、GV'分别比验证电压AV、BV、CV、DV、EV、FV、GV高。
另外，图10是对与写入对象的第一存储单元MC1相邻的上下两方的第二存储单元MC2进行写入的状态。在仅对与写入对象的第一存储单元MC1相邻的上下任一方的第二存储单元MC2进行写入的情况下，第一存储单元MC1的阈值分布(即8个波瓣)可能进一步成为其他阈值分布。在该情况下，控制电路14也可以使用与该其他阈值分布对应的其他验证电压。
另一方面，在数据值的读出动作中，对与读出对象的存储单元MC1、MC2对应的位线BL预充电电荷。然后，将用于判定读出对象的存储单元MC1、MC2的阈值电压的多种读出电压Vread(阈值判定电压)依次施加到与读出对象的存储单元MC1、MC2对应的字线WL(即，在存储单元MC1中为1条字线WL，在存储单元MC2中为上下2条字线WL)。读出放大器模块17通过检测通过预充电而蓄积在位线BL中的电荷在被施加了哪个读出电压Vread时通过沟道层41而流出到源极线SL，来判定存储在读出对象的存储单元MC1、MC2中的数据值。
<3.控制流程>
<3.1写入操作的流程>
图11是表示对存储单元MC1、MC2的写入动作的控制流程的流程图。在本实施方式中，作为写入顺序,控制电路14在具有对第二存储单元MC2写入的数据值的情况下，先进行对第二存储单元MC2的写入，接着进行对第一存储单元MC1的写入。
如图11所示，首先，控制电路14例如基于从主机装置接收的数据，判定有无向第二存储单元MC2的写入(S101)。控制电路14在没有向第二存储单元MC2的写入的情况下(S101：无写入)，进入到S105的处理。另一方面，控制电路14在有向第二存储单元MC2的写入的情况下(S101：有写入)，进行将写入对象的数据值写入到第二存储单元MC2的动作(S102)。例如，控制电路14对位于写入对象的第二存储单元MC2的上下的两个选择字线WL施加作为第二写入电压Vpgm2的编程脉冲。然后，控制电路14使用验证电压来判断对第二存储单元MC2的写入是否完成(S103)。
控制电路14在判定为向第二存储单元MC2的写入未完成的情况下(S103，失败)，返回到S102，重复处理。另一方面，控制电路14在判定为向第二存储单元MC2的写入已完成的情况下(S103：是)，判定为向第二存储单元MC2的写入已完成的情况下(S103：成功)进入到步骤S104的处理。例如，控制电路14在需要以规定的管理单位(例如块BLK单位)进行与2个以上的第二存储单元MC2有关的写入的情况下，先执行与全部的第二存储单元MC2有关的写入。
在本实施方式中，控制电路14根据有无对第二存储单元MC2的写入，变更用于进行第一存储单元MC1的写入的完成确认的验证电压的电压值(验证阈值参数)。例如，控制电路14在与写入对象的第一存储单元MC1相邻的第二存储单元MC2中有写入的情况下，设置有第二存储单元写入时的验证电压AV'～GV'(S104)。另一方面，控制电路14在与写入对象的第一存储单元MC1相邻的第二存储单元MC2中没有写入的情况下，设置对没有第二存储单元写入时的验证电压AV～GV(S105)。
接着，控制电路14进行向第一存储单元MC1写入写入对象的数据值的动作(S107)。例如，控制电路14对与写入对象的第一存储单元MC1对应的选择字线WL施加作为第一写入电压Vpgm1的编程脉冲。然后，控制电路14使用所设置的验证电压来判定对第一存储单元MC1的写入是否完成(S108)。控制电路14在判定为向第一存储单元MC1的写入未完成的情况下(S108：失败)，返回到S107，重复处理。另一方面，控制电路14在判定为向第一存储单元MC1的写入已完成的情况下(S108：成功)，结束写入动作。
<3.2读取操作的流程>
图12是表示对存储单元MC1、MC2的读出动作的控制流程的流程图。在本实施方式中，作为读出顺序，控制电路14先进行与第二存储单元MC2有关的读出，接着进行与第一存储单元MC1有关的读出。例如，控制电路14以规定的管理单位(例如块BLK单位)先进行与全部的第二存储单元MC2有关的读出。
如图12所示，首先，控制电路14进行第二存储单元MC2的读出动作(S201)。然后，控制电路14确定数据值是否被写入到第二存储单元MC2(S202)。控制电路14在第二存储单元MC2中没有写入的情况下(S202：无写入)，进入到S204的处理。另一方面，控制电路14在第二存储单元MC2中有写入的情况下(S202：有写入)，进入到S203的处理。
在本实施方式中，控制电路14根据与读出对象的第一存储单元MC1相邻的第二存储单元MC2有无写入，来变更用于进行第一存储单元MC1的读出的读出电压Vread的电压值(读阈值参数)。例如，控制电路14在有对与读出对象的第一存储单元MC1相邻的第二存储单元MC2的写入的情况下，设置有第二存储单元写入时的读出电压Vread(S204)。另一方面，控制电路14在没有对与读出对象的第一存储单元MC1相邻的第二存储单元MC2的写入的情况下，设置无第二存储单元写入时的读出电压Vread(S205)。另外，控制电路14也可以在与读出对象的第一存储单元MC1相邻的上下两方的第二存储单元MC2中有写入的情况下、仅与读出对象的第一存储单元MC1相邻的上下任一方的第二存储单元MC2中有写入的情况下，使用不同的读出电压Vread，作为有第二存储单元写入时的读出电压Vread。
然后，控制电路14使用在S204或S205的处理中设置的读出电压Vread，从第一存储单元MC1读出数据值(S206)。由此，读出动作结束。
<4.半导体存储装置的制造方法>
接着，说明半导体存储装置1的制造方法的一例。
图13至图15是用于说明半导体存储装置1的制造方法的剖视图。首先，如图13中的(a)所示，在硅基板21上，层叠半导体层22、牺牲层101及绝缘层24。牺牲层101例如由硅氮化物形成。牺牲层101是在后续工序中被置换为导电层23的绝缘层。
接着，在绝缘层24上交替层叠牺牲层102和绝缘层32。牺牲层102例如由硅氮化物形成。牺牲层102是在后续工序中被置换为导电层31的绝缘层。由此，形成中间层叠体30A。牺牲层102是“中间层”的一例。另外，也可以代替设置牺牲层102，而直接交替层叠导电层31及绝缘层32。该情况下，导电层31相当于“中间层”的一例。接着，在中间层叠体30A上层叠绝缘层39。
接着，如图13中的(b)所示，对中间层叠体30A设置存储器孔MH。存储器孔MH是沿Z方向延伸的开口部。存储器孔MH在Z方向上贯通绝缘层39、中间层叠体30A、绝缘层24及牺牲层101，形成至半导体层22的中途。存储器孔MH是“空间部”的一例。接着，如图13中的(c)所示，通过向存储器孔MH的内部供给蚀刻溶液，利用蚀刻去除露出于存储器孔MH的多个绝缘层32的各个端部。由此，在露出于存储器孔MH的内表面形成中间层叠体30B，该中间层叠体30B具有分别位于多个牺牲层102中相邻的两个牺牲层102之间的多个凹部37。
接着，如图14中的(d)所示，向存储器孔MH的内部依次供给阻挡绝缘膜53的材料、电荷捕获膜52的材料，形成阻挡绝缘膜53及电荷捕获膜52。在本实施方式中，由于在露出于存储器孔MH的中间层叠体30B的内表面设有多个凹部37，因此阻挡绝缘膜53和电荷捕获膜52各自的一部分沿着多个凹部37的内表面形成。因此，阻挡绝缘膜53的第二部分53b和电荷捕获膜52的第二部分52b得以形成。
接着，如图14中的(e)所示，在存储器孔MH的内部，掺杂有杂质的非晶硅层被晶体化，形成沿着电荷捕获膜52的内表面的多晶硅层。由此，电荷捕获膜52的第二部分52b的内部被填埋。接着，通过例如蚀刻去除多晶硅的不需要部分(例如电荷捕获膜52的第二部分52b的内部以外的部分)。由此，形成浮栅电极54。接着，如图14中的(f)所示，向存储器孔MH的内部依次供给隧道绝缘膜51的材料、沟道层41的材料、芯绝缘部42的材料，形成隧道绝缘膜51、沟道层41及芯绝缘部42。
接着，如图15中的(g)所示，通过未图示的孔或沟槽供给蚀刻溶液，去除牺牲层101。此时，位于与牺牲层101相同高度的多层膜MF的一部分被去除。接着，如图15中的(h)所示，向去除了牺牲层101的空间供给导电材料，形成导电层23(源极线SL)。
接着，如图15中的(i)所示，通过未图示的孔或沟槽供给蚀刻溶液，去除中间层叠体30B所包括的多个牺牲层102。然后，向去除了多个牺牲层102的空间供给导电层31的材料，形成字线WL、第一选择栅极线SGL1及第二选择栅极线SGL2等。由此，形成层叠体30。然后，形成连接器81及位线BL等，完成半导体存储装置1。
<5.优点>
在三维地层叠了存储单元而成的半导体存储装置中，例如由于施加在字线WL上的写入电压的增加、相邻的字线间的耐压、相邻的存储单元间的干扰等中的一个以上的理由，字线及层间绝缘膜的进一步薄型化变得困难。因此，从与字线及层间绝缘膜的薄型化不同的观点出发，优选能够实现半导体存储装置的大容量化。
在本实施方式中，半导体存储装置1具备：第一电荷蓄积部(电荷蓄积部EA)，设置在沟道层41与多条字线WL的每一条之间；以及第二电荷蓄积部(浮栅电极54)，包括在Z方向上夹设于多条字线WL中相邻的2条字线WL之间的部分。根据这样的结构，不仅向位于沟道层41与字线WL之间的电荷蓄积部蓄积电荷，而且在Z方向上位于两个字线WL之间的区域也能够作为其他电荷蓄积部使用。由此，从与字线及层间绝缘膜的薄型化不同的观点出发，能够实现容量按每单位面积而进一步增大。
在本实施方式中，第一电荷蓄积部是电荷捕获膜52的一部分。另一方面，第二电荷蓄积部是浮栅电极54。根据这样的结构，在位于2条字线WL之间且与沟道层41分离的区域，也能够设置能够蓄积充分电荷的电荷蓄积部。根据这样的结构，对第二存储单元MC2的写入特性良好，能够实现半导体存储装置1的动作性和可靠性的提高。
在本实施方式中，电荷捕获膜52包括：包括电荷蓄积部EA的第一部分52a；和以与沟道层41分离的方式从第一部分52a膨胀，并在Z方向上位于2条字线WL之间的第二部分52b。浮栅电极54在R方向上位于沟道层41与电荷捕获膜52的第二部分52b的至少一部分之间。根据这样的结构，能够省略分割电荷捕获膜52的工序，能够提高半导体存储装置1的制造性。而且，由于电荷捕获膜52的第二部分52b能够辅助性地蓄积电荷，所以有时能够进一步提高对第二存储单元MC2的写入特性。
在本实施方式中，R方向上的浮栅电极54的尺寸L比Z方向上的浮栅电极54的尺寸T大。根据这样的结构，能够增加浮栅电极54与字线WL之间的静电电容。由此，能够进一步提高对第二存储单元MC2的写入特性。
在本实施方式中，控制电路14在使第一电荷蓄积部(电荷蓄积部EA)蓄积电荷的情况下，对多条字线WL中距第一电荷蓄积部最近的1条字线WL施加第一写入电压，在使第二电荷蓄积部(浮栅电极54)蓄积电荷的情况下，对位于第二电荷蓄积部的上下的2条字线WL施加第二写入电压。根据这样的结构，也能够对第二电荷蓄积部施加足够的电压。由此，能够进一步提高对第二存储单元MC2的写入特性。
在本实施方式中，控制电路14在使第一电荷蓄积部(电荷蓄积部EA)和第二电荷蓄积部(浮栅电极54)分别蓄积电荷的情况下，先进行使第二电荷蓄积部蓄积电荷的写入动作，接着进行使第一电荷蓄积部蓄积电荷的写入动作。根据这样的结构，能够抑制与浮栅方式的电荷蓄积部相比容易产生数据保留的电荷捕获方式的电荷蓄积部的干扰。由此，能够进一步提高半导体存储装置1的可靠性。
(变形例)
接着，对变形例进行说明。本变形例与上述实施方式的不同点在于，在各柱状体40A中，多层膜MF在Y方向上被分割成两个。另外，以下说明以外的结构与上述实施方式相同。在本变形例中，有时将Y方向上的第一侧称为“+Y方向”，将Y方向上的与第一侧相反的一侧称为“－Y方向”。
图16是表示变形例的存储单元阵列11A的一部分的剖视图，是与上述实施方式的图5对应的剖视图。在本变形例中，存储单元阵列11A具有绝缘体111。绝缘体111在Z方向上贯通层叠体30，并且在X方向上延伸。字线WL被绝缘体111分割成相对于绝缘体111位于+Y方向侧的第一字线WL1和相对于绝缘体111位于－Y方向侧的第二字线WL2。
电荷捕获膜52被绝缘体111分割为相对于绝缘体111位于+Y方向侧的第一侧部分52S1和相对于绝缘体111位于－Y方向侧的第二侧部分52S2。同样地，阻挡绝缘膜53被分割为相对于绝缘体111位于+Y方向侧的第一侧部分53S1和相对于绝缘体111位于－Y方向侧的第二侧部分53S2。由此，在绝缘体111的+Y方向侧及－Y方向侧分别形成有作为MANOS的第一存储单元MC1。
图17是表示变形例的存储单元阵列11A的一部分的剖视图，是与上述实施方式的图6对应的剖视图。浮栅电极54被绝缘体111分割为相对于绝缘体111位于+Y方向侧的第一侧电极54S1和相对于绝缘体111位于－Y方向侧的第二侧电极54S2。由此，在绝缘体111的+Y方向侧及－Y方向侧分别形成作为FG的第二存储单元MC2。根据这样的结构，能够进一步实现大容量化。
以上，对实施方式及变形例进行了说明。但是，实施方式及变形例并不限定于上述的例子。例如，电荷捕获膜52也可以在Z方向上被分割为多个，使得仅存在于与字线WL相同的高度。换言之，电荷捕获膜52也可以不具有第二部分52b。上述实施方式是第一存储单元MC1用作三层存储单元(TLC)，第二存储单元MC2用作单层存储单元(SLC)的例子。取而代之，第一存储单元MC1及第二存储单元MC2各自可以是单层存储单元(SLC)、多层存储单元(MLC)、三层存储单元(TLC)或四层存储单元(QLC)中的任一个。
根据以上说明的至少一个实施方式，半导体存储装置具有：第一电荷蓄积部，设置在沟道层与多个导电层的每一个导电层之间；以及第二电荷蓄积部，包括夹设于多个导电层中相邻的2个导电层之间的部分。根据这样的结构，能够提供适于大容量化的半导体存储装置。
说明了本发明的几个实施方式，但这些实施方式是作为例子而提示的，并不意图限定发明的范围。这些实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式或其变形包括在发明的范围或主旨内，同样包括在权利要求书所记载的发明及其等同的范围内。
[附图标记说明]
1…半导体存储装置，30…层叠体，31…导电层(中间层)，32…绝缘层，37…凹部，41…沟道层，EA…电荷蓄积部(第一电荷蓄积部)，51…隧道绝缘膜，52…电荷捕获膜，52a…第一部分，52b…第二部分，53…阻挡绝缘膜，54…浮栅电极(第二电荷蓄积部)，102…牺牲层(中间层)，MH…存储器孔(空间部)。

Claims (12)

1.一种半导体存储装置，具备：
层叠体，包括多个导电层和多个绝缘层，所述多个导电层和所述多个绝缘层在第一方向上一层一层地交替层叠；
沟道层，在所述层叠体内沿所述第一方向延伸；
第一电荷蓄积部，在与所述第一方向交叉的第二方向上设置在所述沟道层与所述多个导电层的每一个导电层之间；以及
第二电荷蓄积部，包括有在所述第一方向上夹设于所述多个导电层中相邻的2个导电层之间的部分。
2.根据权利要求1所述的半导体存储装置，
所述第一电荷蓄积部含有第一材料，
所述第二电荷蓄积部含有与所述第一材料不同的第二材料。
3.根据权利要求2所述的半导体存储装置，
所述第一材料是硅氮化物，
所述第二材料是含有杂质的多晶硅。
4.根据权利要求1至3中任一项所述的半导体存储装置，
所述第一电荷蓄积部是电荷捕获膜的至少一部分，
所述第二电荷蓄积部是浮栅电极。
5.根据权利要求1至3中任一项所述的半导体存储装置，
所述第一电荷蓄积部与所述第二电荷蓄积部在所述第一方向上交替配置。
6.根据权利要求1至3中任一项所述的半导体存储装置，
还具备电荷捕获膜，该电荷捕获膜设置在所述沟道层与所述多个导电层之间，
所述电荷捕获膜具有第一部分和第二部分，所述第一部分在所述第二方向上位于所述沟道层与所述多个导电层的每一个导电层之间，并包括所述第一电荷蓄积部，所述第二部分在离开所述沟道层的方向上从所述第一部分膨胀，并在所述第一方向上位于所述两个导电层之间，
所述第二电荷蓄积部在所述第二方向上位于所述沟道层与所述电荷捕获膜的所述第二部分的至少一部分之间。
7.根据权利要求6所述的半导体存储装置，
还具备绝缘层，该绝缘层位于所述沟道层与所述电荷捕获膜之间，沿所述第一方向延伸，
所述第二电荷蓄积部在所述第二方向上位于所述绝缘层与所述电荷捕获膜的所述第二部分的至少一部分之间。
8.根据权利要求1至3中任一项所述的半导体存储装置，
所述第二方向上的所述第二电荷蓄积部的尺寸大于所述第一方向上的所述第二电荷蓄积部的尺寸。
9.根据权利要求1至3中任一项所述的半导体存储装置，
还包括电路，在使所述第一电荷蓄积部蓄积电荷的情况下，所述电路对所述多个导电层中距所述第一电荷蓄积部最近的1个导电层施加第一写入电压，在使所述第二电荷蓄积部蓄积电荷的情况下，所述电路对所述多个导电层中所述2个导电层施加第二写入电压。
10.根据权利要求9所述的半导体存储装置，
所述第二写入电压低于所述第一写入电压。
11.根据权利要求9所述的半导体存储装置，
在使所述第一电荷蓄积部和所述第二电荷蓄积部分别蓄积电荷的情况下，所述电路先进行使所述第二电荷蓄积部蓄积电荷的写入动作，接着进行使所述第一电荷蓄积部蓄积电荷的写入动作。
12.一种半导体存储装置的制造方法，包括如下步骤：
通过将多个中间层和多个绝缘层在第一方向上一层一层地交替层叠而形成中间层叠体；
在所述中间层叠体内形成沿所述第一方向延伸的空间部；
通过蚀刻来去除在所述空间部露出的所述多个绝缘层的各自的一部分，从而在露出于所述空间部的所述中间层叠体的内表面形成多个凹部，该多个凹部分别位于所述多个中间层中相邻的两个中间层之间；
向所述空间部供给第一材料，在与所述第一方向交叉的第二方向上形成与所述多个中间层的每一个并列的第一电荷蓄积部；以及
向所述空间部供给与所述第一材料不同的第二材料，在所述多个凹部的各自的内侧形成第二电荷蓄积部，该第二电荷蓄积部包括夹设于所述2个中间层之间的部分。
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