TWI582964B - 記憶體元件及其製作方法 - Google Patents

記憶體元件及其製作方法 Download PDF

Info

Publication number
TWI582964B
TWI582964B TW104144348A TW104144348A TWI582964B TW I582964 B TWI582964 B TW I582964B TW 104144348 A TW104144348 A TW 104144348A TW 104144348 A TW104144348 A TW 104144348A TW I582964 B TWI582964 B TW I582964B
Authority
TW
Taiwan
Prior art keywords
vertical channel
stacked structures
stacked
conductive strips
conductive
Prior art date
Application number
TW104144348A
Other languages
English (en)
Other versions
TW201724472A (zh
Inventor
呂函庭
Original Assignee
旺宏電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 旺宏電子股份有限公司 filed Critical 旺宏電子股份有限公司
Priority to TW104144348A priority Critical patent/TWI582964B/zh
Priority to US15/017,487 priority patent/US9831257B2/en
Priority to CN201610120731.9A priority patent/CN106935587B/zh
Application granted granted Critical
Publication of TWI582964B publication Critical patent/TWI582964B/zh
Publication of TW201724472A publication Critical patent/TW201724472A/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

記憶體元件及其製作方法
本發明是有關於一種高密度記憶體元件。特別是一種內部具有多層記憶胞平面層(multiple planes of memory cells)用來提供三維立體陣列的記憶體元件。
本申請案係與美國編號14/637,204，申請日為2015年3月3日，標題為“U-SHAPED VERTICAL THIN-CHANNEL MEMORY”，代理人案號為(Attorney Docket No. 2147-1B)，的未公告共同申請案相關。其中該申請案將通過引用併入(incorporated by reference)的方式，將此申請案全文收載於本揭露內容之中。
高密度記憶體元件已被設計維包含快閃記憶胞或其他記憶胞的陣列形式。在一些案例中，這些記憶胞包含可被安排在立體架構中的薄膜電晶體。
在一些案例中，立體記憶體元件包括複數個NAND記憶胞串列的堆疊結構(stacks of NAND strings of memory cells)。這些堆疊結構包括多個被絕緣材料分開的主動串列(active strips)。立體記憶體元件包括複數個包含有多條字元線結構、多個串列選擇結構和多個接地選擇結構的陣列。而這個陣列直交排列在這些堆疊結構上方。記憶胞則形成於這些堆疊結構之主動串列與字元線結構之間的交叉位置(cross-points)上。
其中一種記憶胞被稱為電荷捕捉記憶胞(charge trapping memory cell)係使用電何捕捉介電層(dielectric charge trapping layer)。典型的電荷捕捉記憶胞是由包含源極、汲極和閘極的場效電晶體所組成。其中，源極和汲極被通道分離；閘極介由電荷捕捉結構和通道分離。電荷捕捉結構包括穿隧介電層(tunnel dielectric layer)、電荷捕捉介電層和阻擋介電層 (blocking dielectric layer)。根據傳統電荷捕捉記憶體的設計，其係一種矽-矽氧化物-氮化矽-矽氧化物-矽(silicon-oxide-nitride-oxide-silicon，SONOS)元件。其中，元件的源極、汲極和通道皆係形成在矽本體(silicon body)中；穿隧介電層係由矽氧化物所構成；電荷捕捉介電層係由氮化矽所構成；阻擋介電層係由矽氧化物所構成；且閘極包括多晶矽。
另一種記憶胞被稱為浮閘記憶胞(floating gate memory cell)，浮閘記憶胞具有包括浮置閘極和控制閘極的雙閘極金屬-氧化物-半導體場效電晶體(metal-oxide-semiconductor field-effect transistor，MOSFET)結構。浮閘記憶胞可藉由以浮置閘極來捕捉電子，並修飾浮閘記憶胞之臨界電壓的方式，來進行寫入而代表一個邏輯電位(logic level)。其中，臨介電壓是施加於控制閘極以使雙閘極金屬-氧化物-半導體場效電晶體導通的電壓。
製作浮閘記憶體元件的製程比製作電荷捕捉記憶體元件的製程還要複雜。特別是製作浮閘記憶胞立體陣列的製程。例如在製作浮閘記憶體元件的浮置閘極時，例如在進行如美國編號第專利案所述之自對準金屬-氧化物-半導體場效電晶體(Self-Aligned MOS，SAMOS)製程時，可能需要額外的罩幕。以氮化矽為基底的電荷捕捉記憶體元件在製程整合和製作方法上相對較不複雜。因為氮化矽本身就是一種絕緣膜，不需要額外罩幕來對氮化矽進行圖案化。在立體架構中，這是降低製程整合複雜度的優勢。
因此，有需要提供立體積體電路記憶體一種浮置閘結構以降低其製造的複雜程度。
提供一種包含複數個記憶胞的記憶體元件。此記憶體元件包括由複數個由導電條帶(conductive strips)所構成的複數個堆疊結構。其中，這些導電條帶係被多個絕緣條帶(insulating strips)所分隔。包含浮置閘極的資料儲存結構係沿著堆疊結構中的導電條帶設置。垂直通道膜設置於堆疊結構的側壁上。前述複數個記憶胞中的多個記憶胞具有位於垂直通道膜中的通道，和位於導電條帶中的控制閘極。穿隧氧化層位於垂直通道膜和浮置閘極之間。閘極層間介電材料(inter-gate dielectric material)位於導電條帶和浮置閘極之間，並且位於絕緣條帶和浮置閘極之間。浮置閘極可與堆疊結構中的導電條帶共平面(coplanar)，或者位於堆疊結構中的導電條帶之間。浮置閘極可具有小於20奈米的厚度。浮置閘極包括一種導電材料。位於某一導電條帶堆疊結構(stack of conductive strips)中的一特定浮置閘極，與位於同一堆疊結構中垂直鄰接於此一特定浮置閘極的其他浮置閘極相互隔離。
複數個記憶胞中的多個記憶胞具有位於複數個導電條帶中之複數個特定導電條帶中的控制閘極，以及位於這些特定導電條帶之第一側邊上的複數個浮置閘極。複數個記憶胞中的多個鄰接記憶胞具有位於這些特定導電條帶中的複數個控制閘極，以及位於這些特定導電條帶中與第一側邊相反之第二側邊上浮的複數個置閘極。
在一些實施例中，垂直通道膜連接至位於複數個堆疊結構下方的基材。且複數個垂直通道膜中的兩個相鄰垂直通道膜，位於複數個堆疊結構中的兩相鄰堆疊結構之上，並經由位於兩相鄰堆疊結構之間的銲墊，於兩個相鄰垂直通道膜遠離基材的末端相互連接。記憶體元件包括一或多個位於堆疊結構上的圖案化導電層，每一個圖案化導電層包括一條位元線以及用來將位元線連接至銲墊的層間連接器(interlayer connectors)。
在另一些實施例中，垂直通道膜包括位於複數個堆疊結構中之二相鄰堆疊結構中之第一堆疊結構和第一堆疊結構上的第一和第二垂直通道膜。第一垂直通道膜包含第一銲墊位於第一堆疊結構的上方，及第一垂直通道膜的頂端。第二垂直通道膜包含第二銲墊位於第二堆疊結構的上方，及第二垂直通道膜的頂端。第一和第二垂直通道膜在遠離銲墊的兩末端相互連接，以形成電流通路，由位於第一堆疊結結構上方的第一銲墊連通至位於第二堆疊結結構上方的第二銲墊。記憶體元件包括一或多個位於堆疊結構上的圖案化導電層，其包括一條位元線、一條源極線以及層間連接器，用來將位元線連接至位於第一堆疊結結構上方的第一銲墊；以及用來將源極線連接至位於第二堆疊結結構上方的第二銲墊。
記憶體元件可以包括一種固態介電材料，位於複數個堆疊結構之二相鄰堆疊結構側壁上的兩垂直通道膜之間。記憶體元件可以包括一空隙(gap)，位於複數個堆疊結構之二相鄰堆疊結構側壁上的兩垂直通道膜之間。
同時提供製作此處所述之記憶體元件的方法。其包含不需要蝕刻罩幕即能形成浮置閘極的自對準製程。
浮置閘極的技術優勢，例如此處所述的技術，包括接近理想狀態的增量階梯脈衝寫入(Incremental Stepped Pulse Programming，ISPP)，其斜率接近1；而以氮化矽為基底的電荷捕捉記憶體元件的增量階梯脈衝寫入的斜率通常小於0.8。浮閘NAND記憶體元件相對較容易抹除，且具有較低的抹除飽和臨界電壓(erase saturation threshold voltage)，其值小於-5V。因此，原則上浮閘NAND記憶體元件比起以氮化矽為基底的電荷捕捉記憶體元件，具有較大的寫入/抹除記憶體操作裕度。
本發明的其他目的、特徵和優點可見於下述實施例和申請專利範圍，並配合所附圖式，作詳細說明如下:
有關本發明的技術實施例並配合所附圖式，作詳細說明如下。必須注意的視其並非用以將本發明的技術限定在特定的結構或方法實施例中。相反的，前述技術也可採用其他特徵、元件、方法和實施例來實施。較佳實施例的提出，僅係用以說明本發明的技術手段，而非用以限定本發明的申請專利範圍。該技術領域中具有通常知識者接可在不脫離本發明的精神範圍內，進行潤飾並提出與下述內容實不同的其他實施例。在不同實施例中，相同元件將以相同的元件符號表示。
第1圖係根據本發明的一實施例所繪示之立體NAND記憶體元件的簡化結構透視圖。此記憶體元件包括由複數條導電條帶(例如，321、322、323、331、332和333)所構成的複數個堆疊結構(例如，101和102)。其中，這些導電條帶係被多個絕緣條帶(例如，301、302、303和304)所分隔。包括浮置閘極(例如，FG)的資料儲存結構，係沿著堆疊結構中的導電條帶設置，即沿著X軸方向設置。在本實施例中，浮置閘極(例如，FG)係與堆疊結構中的導電條帶共平面，並位於導電條帶之側邊的橫向凹室之中。閘極層間介電材料(例如，540)位於導電條帶和浮置閘極之間，位於絕緣條帶和浮置閘極之間，並且位於橫向凹室之中。例如，位於導電條帶之側邊的橫向凹室的深度可以介於30奈米至50奈米之間，以容納閘極層間介電材料和浮置閘極。有關橫向凹室的特徵將於第4圖至第6圖進一步詳述。垂直通道膜(例如，931a和931b)設置於堆疊結構的側壁上。穿隧氧化層(例如，745)位於垂直通道膜和浮置閘極之間。前述複數個記憶胞中的多個記憶胞(例如，151)具有位於垂直通道膜中的通道，以及位於導電條帶中的控制閘極。
位於資料儲存結構中的浮置閘極可以包括導電材料，例如薄層多晶矽材料或金屬材料。其中，金屬材料可以增進寫入飽和度(programming saturation)。假如製程許可，可使用下述金屬材料，例如，高功函數金屬(例如氮化鈦(TiN))，或者超高功函數金屬，例如銣(Ru)、銥(Ir)、二氧化銥(IrO 2)亦或鉑(Pt)。相反的，電荷捕捉記憶胞中的電荷捕捉介電層包則含有非導電材料，例如氮化矽。在製作積體電路的過程中，氮化矽通常用來作為絕緣層和化學阻障層，用以隔離不同結構，或作為蝕刻罩幕。閘極層間介電材料可以包括典型的矽氧化物-氮化矽-矽氧化物(oxide-nitride-oxide，ONO)多晶矽層間介電層(inter-poly dielectric)；或者也可以和高介電係數(high-K)材料，例如氧化鉿(HfO 2)或的氧化鋁(Al 2O 3)，結合。其中，高介電係數材料具有金屬摻質，例如銣、銠(La)、銥，用來穩定高介電係數材料。
垂直通道膜可以連接至位於堆疊結構下方的基材(例如，110)。且複數個垂直通道膜中兩相鄰垂直通道膜(例如，931a和931b)，位於複數個堆疊結構中的兩相鄰堆疊結構(例如，101和102)之上，並經由位於兩相鄰堆疊結構之間的銲墊(例如，1211)，於兩相鄰垂直通道膜遠離基材的末端相互連接。垂直通道膜可以是薄層多晶矽膜，或其他半導體材質，例如矽鍺(SiGe)、碳化矽(SiC)等。
記憶體元件可以包括一或多個位於堆疊結構上的圖案化導電層，其包括一條位元線以及用來將位元線連接至銲墊的層間連接器，將於第21圖進一步詳述。
記憶體元件可以包括一種固態介電材料(例如，860)，位於複數個堆疊結構之二相鄰堆疊結構側壁上的兩垂直通道膜之間。記憶體元件可以包括一個空隙(例如，865)，位於複數個堆疊結構之二相鄰堆疊結構側壁上的兩垂直通道膜之間。
第2圖係根據本發明的另一實施例所繪示之立體NAND記憶體元件的簡化結構透視圖。此記憶體元件包括由複數條導電條帶(例如，2521、2522、2523、2524、2531、2532、2533和2534)所構成的複數個堆疊結構(例如，201和202)。其中，這些導電條帶係被多個絕緣條帶(例如，2521x、2522x、2523x、2531x、2532x和2533x)所分隔。包括浮置閘極(例如，FG)的資料儲存結構，係沿著堆疊結構中的導電條帶設置，即沿著X軸方向設置。在本實施例中，浮置閘極(例如，FG)係位於堆疊結構中的導電條帶之間，並位於導電條帶之側邊的橫向凹室之中。閘極層間介電材料(例如，2740)位於導電條帶和浮置閘極之間，位於絕緣條帶和浮置閘極之間，並且位於橫向凹室之中。例如，位於絕緣條帶之側邊的橫向凹室的深度可以介於30奈米至50奈米之間，以容納閘極層間介電材料和浮置閘極。有關橫向凹室的特徵將於第26圖至第28圖進一步詳述。垂直通道膜(例如，3131a和3131b)設置於堆疊結構的側壁上。穿隧氧化層(例如，2945)位於垂直通道膜和浮置閘極之間。前述複數個記憶胞中的多個記憶胞(例如，251)具有位於垂直通道膜中的通道，以及位於導電條帶中的控制閘極。此處所述的閘極層間介電材料和浮置閘極的材料和第1圖所述者相同。
垂直通道膜可以連接至位於堆疊結構下方的基材(例如，210)。且複數個垂直通道膜中兩相鄰垂直通道膜(例如，3131a和3131b)，位於複數個堆疊結構中的兩相鄰堆疊結構(例如，201和202)之上，並經由位於兩相鄰堆疊結構之間的銲墊(例如，3311)，於兩相鄰垂直通道膜遠離基材的末端相互連接。記憶體元件可以包括一或多個位於堆疊結構上的圖案化導電層，其包括一條位元線以及用來將位元線連接至銲墊的層間連接器，將於第21圖進一步詳述。
記憶體元件可以包括一種固態介電材料(例如， 3060)，位於複數個堆疊結構之二相鄰堆疊結構側壁上的兩垂直通道膜之間。記憶體元件可以包括一個空隙(例如，3065)，位於複數個堆疊結構之二相鄰堆疊結構側壁上的兩垂直通道膜之間。一層氮化矽材料(例如，3320)位於堆疊結構之導電條帶的底部層和基材210之間。
第3圖至第9圖、第10A圖和第10B圖係根據本發明的一實施例繪示製作具有浮閘記憶胞的單閘極垂直通道立體NAND記憶體元件的製程結構透視圖。第3圖繪示在基材上形成由複數個導電條帶所構成之複數個堆疊結構之後的製程階段。其中，複數個導電條帶被複數個絕緣條帶所分隔。
為了形成如第3圖所繪示的結構，被複數層絕緣材料所分隔的複數層第一導電材料層形成在基材上。其中第一導電材料可例如，摻雜多晶矽，或其他適於用來製作字元線的材料。在本發明的一些實施例之中，第一導電材料可以是p型重摻雜的多晶矽(P+多晶矽)或其他可選用來形成資料儲存結構的材料。在本實施例之中，一層可用來提供拉伸應力的氮化矽層沉積在最頂層。當對前述結構進行蝕刻而形成具有較高深寬比和窄線的堆疊結構時，此一材料層可以增進堆疊結構的均勻性並減少彎曲現象發生。絕緣材料層可以包括以該技術領域中已知的不同方法所沉積的二氧化矽。絕緣材料層也可以包括其他絕緣材質以及上述絕緣材質的組合。在本實施例之中，所有絕緣材料層皆係由相同材料所構成。在其他實施例之中，不同絕緣材料層可以因應個別的設計目標，採用個不同的材料。在形成上述材質層之後，進行圖案化蝕刻製程，以形成複數個由導電條帶所構成之複數個堆疊結構。其中，複數個導電條帶被複數個絕緣條帶所分隔。
第3圖係繪示在蝕刻前述材質層以定義出複數個由導電條帶所構成之複數個堆疊結構之後的製程階段。例如定義出由被絕緣條帶301、302、303和304所分隔之導電條帶311、312和313所構成之堆疊結構101；以及定義出由被絕緣條帶301、302、303和304所分隔之導電條帶321、322和323所構成之堆疊結構102。這些堆疊結構包括建構來作為字元線由導電條帶(例如，311、312、313、321、322和323)所形成的複數個中間平面層(WLs)。雖然未明白繪示，但這些堆疊結構包括用來作為串列選擇線(SSL)的導電條帶頂部平面層和用來作為接地選擇線(GSL)的導電條帶底部平面層。另外記憶體可以包括多對的第一堆疊結構和第二堆疊結構。其中，第一堆疊結構可以包括用來作為串列選擇線(SSL)的導電條帶頂部平面層；第二堆疊結構可以包括用來作為接地選擇線(GSL)的導電條帶頂部平面層；使位於第一堆疊結構和第二堆疊結構上的一對垂直通道在分別遠離串列選擇線和接地選擇線一端彼此連接。複數個中間平面層可以包括堆疊結構中編號由0到N-1的N個平面層。雖然此處未明白繪示，但導電條帶仍可能與藉由形成堆疊結構之圖案化製程所定義的銲墊連接。
第4圖至第6圖係繪示沿著堆疊結構中的導電條帶，即沿著X軸方向，形成包含浮置閘極之資料儲存結構的製程階段。第4圖係繪示蝕刻導電條帶藉以於導電條帶側邊形成橫向凹室之後的製程階段。例如橫向凹室311a和311b形成於導電條帶311的兩側；橫向凹室312a和312b形成於導電條帶312的兩側；以及橫向凹室313a和313b形成於導電條帶313的兩側。
第5圖係繪示製造流程中，在橫向凹室(例如，545、546和547)中的導電條帶和絕緣條帶的表面沉積閘極層間介電材料(例如，540)，並且在在橫向凹室中之閘極層間介電材料上沉積浮置閘極材料(例如，550)之後的製程階段。其中，有關閘極層間介電材料和浮置閘極材料的描述，請參照第1圖。
第6圖係繪示在製造流程中，應用自對準製程垂直地隔離浮置閘之後的製程階段。其中，自對準製程不需要使用蝕刻罩幕。自對準製程包括以等向性多晶矽蝕刻(isotropic poly etch)對第5圖所繪示的結構進行蝕刻，藉以在特定的橫向凹室中形成浮置閘極，與位於垂直鄰接於此特定橫向凹室的其他橫向凹室中的浮置閘極隔離。例如，位於特定的橫向凹室312b中的浮置閘極552b，與位於垂直鄰接此特定橫向凹室312b的橫向凹室311b和313b中的浮置閘極551b和553b隔離。
浮置閘極(例如，552a和552b)，因此沿著堆疊結構中的導電條帶(例如，312)，即沿著X軸方向，形成。且與堆疊結構中的導電條帶(例如，312)即沿著Z軸方向共平面。同樣的，浮置閘極(例如，551a和551b)，因此沿著堆疊結構中的導電條帶(例如，311)，即沿著X軸方向，形成。且與堆疊結構中的導電條帶(例如，311)即沿著Z軸方向共平面。浮置閘極(例如，553a和553b)，因此沿著堆疊結構中的導電條帶(例如，313)，即沿著X軸方向，形成。且與堆疊結構中的導電條帶(例如，313)即沿著Z軸方向共平面。
第7圖係繪示製造流程中，在複數個堆疊結構的堆疊結構側壁上形成垂直通道膜之後的製程階段。為了形成第7圖所繪示的結構，先在複數個堆疊結構的堆疊結構側壁上沉積穿隧氧化層(例如，745)。其中，此堆疊結構側壁包括位於導電條帶堆疊結構中橫向側壁內的浮置閘極側壁。穿隧氧化層(例如，745)可以包括傳統的穿隧氧化材料，例如二氧化矽，阻障工程穿隧氧化材料(barrier engineered tunnel oxide)或能隙工程穿隧氧化材料(bandgap engineered tunnel oxide)。
接著，在穿隧氧化層(例如，745)上沉積薄膜半導體層(例如，750)。薄膜半導體層750中的材料，包含藉由材料，例如矽，以及摻雜濃度(例如無摻雜或輕摻雜)的選擇，所採用的半導體。使其至少適於在堆疊結構之間的區域中，用來作為記憶胞之垂直串列通道區。薄膜半導體層750的厚度可以小於等於10奈米(nm)。薄膜半導體層750可以是多晶矽薄膜，或其他半導體材料，例如矽鍺、碳化矽等。
第8圖係繪示製造流程中，以絕緣填料(例如，860)，例如二氧化矽，填滿位於堆疊結構中薄膜半導體層750側壁的內部表面之間，並至少在相互鄰接之導電條帶中間層的區域中形成空氣間隙(例如，865)之後的製程階段。在填充步驟之後，可以進行回蝕或平坦化步驟，例如化學機械研磨，藉以將薄膜半導體層(例如，750)的頂部表面(例如，755)暴露出來。
第9圖係繪示製造流程中，蝕刻垂直通道膜和資料儲存結構，藉以定義出複數個具有位於垂直通道膜中之通道的記憶胞，以及定義出多個位於導電條帶中的控制閘極之後的製程階段。此一結構包括，由多個導電條帶所組成的複數個堆疊結構，例如包含導電條帶311、312和313的第一堆疊結構；包含導電條帶321、322和323的第二堆疊結構；以及包含導電條帶331、332和333的第二堆疊結構。為了形成如第9圖所繪示的結構，進行一個位元線缺刻(bit line cut)蝕刻，藉以在X軸方向將多個浮置閘極FG隔離。位元線缺刻包括蝕刻孔(例如，901、902、911和912)位於堆疊結構之間，穿過薄膜半導體層(例如，750)和包含有浮置閘極(FG)的資料儲存結構。位元線缺刻蝕刻是一種非選擇性蝕刻，可同時蝕刻矽氧化物層和多晶矽層。
形成蝕刻孔(例如，901、902、911和912)的結果，使多個垂直通道結構(例如，921、922、931和932)因此形成。多個垂直通道結構中之一者包括位於相鄰堆疊結構上的垂直通道膜以及位於垂直通道結構中兩垂直通道膜之間的絕緣填料(例如，860參見第8圖)。例如，垂直通道結構921、922、931和932中分別包括垂直通道膜921a和921b、922a和922b, 931a和931b、以及932a 和932b。如第9圖所繪示，垂直通道結構(例如，921、922、931和932)排列成蜂窩狀佈局。因此，垂直通道結構的每一行，從垂直通道結構的相鄰行往行的排列方向(例如，Y軸方向)偏移。這種蜂窩狀排列方式有助於位元線以更密集的間距形成於其上方。絕緣填料填充於垂直通道結構之間的蝕刻孔以形成絕緣結構(例如，1101、1102、1103、1111、1112和1113參見第11圖)。
第10A圖係更詳細地繪示第9圖中的堆疊結構。在本實施例中，蝕刻孔(例如，901)延伸穿過包括絕緣條帶(例如，301、302、303和304)和導電條帶(例如，311、312和313)的矽氧化物層和多晶矽層，藉以將上方形成有由多個導電條帶所構成之堆疊結構的底部基材暴露於外(參見第12圖)，或將上方形成有由多個導電條帶所構成之堆疊結構的絕緣層暴露於外(參見第16圖)。
複數個記憶胞中之一者的浮置閘極被隔離在立體結構中。例如，記憶胞951中的浮置閘極FG在Z軸方向被頂部和底部的閘極層間介電材料540所隔離；在Y軸方向被左邊和右邊的閘極層間介電材料540所隔離；在X軸方向，前方被位於蝕刻孔901中的絕緣結構1011(參見第11圖)所隔離；後方被位於蝕刻孔902中的另一絕緣結構1012所隔離。
第10B圖係繪示第10A 圖所繪示之堆疊結構在字元線層(例如，A-A’)的X-Y平面上所作的結構剖面圖。如第10B圖的實施例所繪示，複數個記憶胞中的記憶胞(例如，941和942)位於由多個導電條帶所構成之複數個堆疊結構中，其具有位於特定導電條帶(例如，313)之中的控制閘極(例如，CG)，並具有位於該特定導電條帶(例如，313)之第一側邊上的浮置閘極(例如，553a)。鄰接記憶胞(例如，951和952)具有位於特定導電條帶(例如，313)中的控制閘極(例如，CG)，以及位於特定導電條帶(例如，313)中與第一側邊相反之第二側邊上的浮置閘極(例如，553b)。
第11圖係根據本發明的一實施例繪示具有底部源極結構之浮閘記憶胞的單閘極垂直通道立體NAND記憶體元件的佈局圖。第11圖係繪示通過位於立體區塊中之閘極層間介電材料，並與用來作為字元線(WLs)之導電條帶交錯的XY平面。此一結構剖面圖通過區塊中的某一層，藉以繪示位於垂直通道結構之間的絕緣填料佈局。其中，絕緣填料係用來提供絕緣結構(例如，1101、1102、1103、1111、1112和1113)，以沿著導電條帶隔離相鄰記憶胞的通道。此佈局圖中繪示有複數個導電條帶313、323和333。每一個導電條帶位於一個彼此分開的導電條帶堆疊結構中。
複數個記憶胞中的記憶胞(例如，941、942和943)位於由多個導電條帶所構成之複數個堆疊結構中，其具有位於特定導電條帶(例如，313)中的控制閘極(例如，CG)，以及位於該特定導電條帶(例如，313)之第一側邊上的浮置閘極FG(例如，553a)。鄰接記憶胞(例如，951、952和953)具有位於特定導電條帶(例如，313)中之控制閘極(例如，CG)的，且具有位於該特定導電條帶(例如，313)中與第一側邊相反之第二側邊上的浮置閘極(例如，553b)。記憶胞(例如，941、942和943)位於沿著Y軸方向排列成行的複數個記憶胞行之中。鄰接記憶胞(例如，951、952和953)則係分別位於沿著行排列方向的複數個相鄰的記憶胞行之中。例如記憶胞941位於沿著行排列方向的一記憶胞行中；鄰接記憶胞951和952則係分別位於沿著行排列方向的二相鄰記憶胞行之中。另一個記憶胞943位於沿著行排列方向的一記憶胞行中；鄰接記憶胞952和953則係分別位於沿著行排列方向的相鄰二記憶胞行之中。
閘極層間介電材料(例如，540)位於導電條帶(例如，313)和浮置閘極(例如，553a和553b)之間。穿隧氧化層(例如，745)位於浮置閘極(例如，553a和553b)和薄膜半導體層(例如，750)之間。位於垂直通道結構之中的絕緣填料(例如，860)，將位於二相鄰堆疊結構之間的記憶胞(例如，951和961)分離。其中，記憶胞951包含薄膜半導體層，其位於具有導電條帶313之導電條帶堆疊結構的側壁上；記憶胞961包含薄膜半導體層，其位於具有導電條帶323之導電條帶堆疊結構的側壁上。
沿著導電條帶之第一側邊設置的記憶胞(例如，記憶胞941、942和943)，以相同的間距P在X軸方向沿著導電條帶313的第一側邊排列。同時，沿著導電條帶之第一側邊相反之第二側邊設置的記憶胞(例如，記憶胞951、952和953)，以均勻的間距P在X軸方向沿著導電條帶313的第一側邊排列。在本實施例中，位於導電條帶之第一側邊的記憶胞，在X軸方向，從位於導電條帶之第二側邊的記憶胞起算，偏移了二分之一均勻間距P/2。這造成了歪斜的佈局，並容許具有更密集間距的位元線以形成於其上方。可根據導電條帶堆疊結構以及上述堆疊結構之側壁結構的製程需要來選擇間距P在X軸方向的長度。在一些實施例中，間距P的長度可以是介於約50奈米至約100奈米之間。字元線在Y軸方向的間矩WLP可為約300奈米。
垂直通道膜的厚度可以小於10奈米，或是介於約5奈米至約15奈米之間。穿隧氧化層的厚度可以小於7奈米，或是介於約6奈米至約10奈米之間。浮置閘極的厚度可以小於20奈米，或是介於約10奈米至約30奈米之間。閘極層間介電材料的厚度可以小於15奈米，或是介於約12奈米至約22奈米之間。
第12、13、14和15圖係根據本發明的一實施例繪示具有底部源極結構之浮閘記憶胞的單閘極垂直通道立體NAND記憶體元件的結構透視圖。第12、13、14和15圖係繪示製造流程中，形成位於相鄰堆疊結構之間的銲墊；及在堆疊結構上形成一或多個圖案化導電層之後的製程步驟。包括形成一條位元線以及用來將位元線連接至銲墊的層間連接器。
第12圖係繪示製造流程中，形成位於相鄰堆疊結構之間，位於垂直通道薄膜(例如，921a、921b、931a,和931b)遠離基材(例如，110)之末端的銲墊(例如，1201、1202、1211和1212) 之後的製程步驟。其中，複數個垂直通道薄膜中位於兩相鄰堆疊結構之間的一對垂直通道薄膜係經由此銲墊相互連接。
製造流程中的這個步驟包括形成接觸插塞(plugs) (例如，1251、1252、1253和1254)陣列，通過層間介電層(未繪示)，落着(landing)在銲墊(例如，1211、1201、1212和1202)上方。此一製程可以包括形成層間介電層，例如位於陣列上方的矽氧化物層，其厚度可以介於約100奈米至約500奈米之間。之後，形成穿過層間介電層的接觸窗(vias)，將銲墊上方的落着區暴露於外。接觸插塞可以包括多晶矽接觸插塞，或其他可使用於垂直通道結構的頂部表面上方的合適導電材質。接觸插塞(例如，1251、1252、1253和1254)提供銲墊(例如，1211、1201、1212和1202)電性連接。
第13圖係繪示製造流程中，在接觸插塞(例如，1251、1252、1253和1254)上形成層間連接器(例如，1261、1262、1263和1264)之後的結構。層間連接器包括鎢插塞，或位於層間介電層(未繪示)上方之層間介電層之中的其他金屬材料。在本實施例中，層間連接器(例如，1261、1262、1263和1264)對準並電性連接多晶矽接觸插塞(例如，1251、1252、1253和1254)。在本實施例中，可採用無邊介氮化矽製程(borderless silicon nitride process)或其他可對下方多晶矽接觸插塞提供較佳電性接觸的技術來進行對準。在其他實施例中，可以使用其他材料的組合或採用單一的內連插塞(interconnection plug)來製作層間連接器。
製造流程中的這個步驟包括形成包含有與層間連接器(例如，1261、1262、1263和1264)接觸之栓柱(例如，1271、1272、1273和1274)的第一圖案化導電層。栓柱(例如，1271、1272、1273和1274) 提供NAND串列內部連接，穿過圖案化導電層連接到如下所述位於上方的圖案化導電層。
第14圖係繪示製造流程中，形成層間連接器(例如，1281、1282、1283和1284)，以通過栓柱(例如，1271、1272、1273和1274)使NAND串列連接至位於上方的圖案化導電層之後的結構。層間連接器(例如，1281、1282、1283和1284)可以具有在X軸方向寬度較窄(例如，約20奈米)的橢圓形或瘦長外形，以例於連接至上方位元線的較密圖案。
第15圖係繪示在層間連接器(例如，1281、1282、1283和1284)上形成第二圖案化導電層之後的結構。在本實施例中，第二圖案化導電層包括位元線1501、1502、1503和1504分別連接到銲墊1211、1201、1212和1202。這些位元線可以採用自對準雙圖案化(Self-Aligned Double Patterning，SADP)製程來進行圖案化，以達到較窄間距的目的。
第16、17、18、19、20和21圖係根據本發明的一實施例繪示具有U型結構之浮閘記憶胞的單閘極垂直通道立體NAND記憶體元件的結構透視圖。第16、17、18、19、20和21圖係繪示製造流程中，在兩相鄰堆疊結構中的第一堆疊結構上形成第一銲墊，以及在第二堆疊結構上形成第二銲墊之後的結構。其中，位於第一和第二堆疊結構側壁上的第一和第二垂直通道膜係在遠離第一和第二銲墊的末端相互連接。包含此兩相鄰堆疊結構的導電條帶堆疊結構係位於一絕緣層1600上。此絕緣層1600可包含位於半導體基材上的矽氧化物或其他介電材料。此一製作流程也包括在複數個堆疊結構上形成一或多個導電層，其包括一條位元線一條源極線以及一個層間連接器。此層間連接器係用來將位元線連接至位於第一堆疊結結構上方的第一銲墊；以及用來將源極線連接至位於第二堆疊結結構上方的第二銲墊。
第16圖係繪示進行圖案化蝕刻製程，分割位於堆疊結構上的薄膜半導體層750以形成連接陣列之後的結構。在圖案化蝕刻製程之後，薄膜半導體層750被分割成位於第一堆疊結構(例如，1601和1603)上方的第一垂直通道膜(例如，921a和931a)、用來將第一垂直通道膜連接到位元線的第一銲墊(例如，1611、1621、1631、1641、1613、1623、1633和1643)、位於第二堆疊結構(例如，1602)上方的第二垂直通道膜(例如，921b和931b)、經由薄膜半導體層750的一部分(例如，1605)將第二垂直通道膜連接到源極線的第二銲墊(例如，1612、1622、1632和1642)。第一及第二銲墊的寬度可足以覆蓋位於堆疊結構側壁上的垂直通道膜、穿隧氧化層和浮置閘極。雖未繪示於第16圖中，但第一堆疊結構(例如，1603)包括用來作為串列選擇線(SSL)的導電條帶頂部平面層；第二堆疊結構(例如，1602)包括用來作為接地選擇線(GSL)的導電條帶底部平面層。
如第16圖的實施例所繪示，在一行垂直通道結構中的一個垂直通道結構，其包含位於複數個堆疊結構中的兩相鄰堆疊結構中之第一和第二堆疊結構1603和1602上方的第一和第二垂直通道膜931a和931b。第一垂直通道膜931a包括位於第一堆疊結構1603上方，第一垂直通道膜931a之頂部末端的第一銲墊(例如，1613)；第二垂直通道膜931b包括位於第二堆疊結構1602上方，第二垂直通道膜931b之頂部末端的第二銲墊(例如，1612)。第一和第二垂直通道膜931a和931b在遠離第一和第二銲墊的末端(例如，931c)彼此連接，以形成電流通路，由位於第一堆疊結結構上方的第一銲墊1613連通至位於第二堆疊結結構上方的第二銲墊1612。
同樣地，在相鄰一行之垂直通道結構中的一個垂直通道結構，其包含位於複數個堆疊結構中的兩相鄰堆疊結構中之第一和第二堆疊結構1601和1602上方的第一和第二垂直通道膜921a和921b。第一垂直通道膜921a包括位於第一堆疊結構1601上方，第一垂直通道膜921a之頂部末端的第一銲墊(例如，1621)；第二垂直通道膜921b包括位於第二堆疊結構1602上方，第二垂直通道膜921b之頂部末端的第二銲墊(例如，1622)。第一和第二垂直通道膜921a和921b在遠離第一和第二銲墊的末端(例如，921c)彼此連接，以形成電流通路，由位於第一堆疊結結構上方的第一銲墊1621連通至位於第二堆疊結結構上方的第二銲墊1622。
第17圖係繪示製造流程中，形成第一接觸插塞(例如，1711、1721、1731、1741、1713、1723、1733和1743)通過層間介電層(未繪示)，落着在第一銲墊(例如，1611、1621、1631、1641、1613、1623、1633和1643)上方；以及形成第二接觸插塞(例如，1750)通過層間介電層(未繪示)，落着在第二銲墊1650上方之後的結構。此一製程可以包括形成層間介電層，例如位於陣列上方的矽氧化物層，其厚度可以介於約100奈米至約500奈米之間。之後，形成穿過層間介電層的接觸窗，將銲墊上方的落着區暴露於外。第一和第二接觸插塞可以包括多晶矽接觸插塞，或其他可使用於垂直通道結構的頂部表面上方的合適導電材質。第一和第二接觸插塞提供第一和第二銲墊電性連接。
第18圖係繪示製造流程中，在接觸插塞(例如，1711、1721、1731、1741、1750、1713、1723、1733和1743)上形成層間連接器(例如，1811、1821、1831、1841、1850、1813、1823、1833和1843)之後的結構。層間連接器包括鎢插塞，或位於層間介電層(未繪示)上方之層間介電層之中的其他金屬材料。在本實施例中，層間連接器對準並電性連接多晶矽接觸插塞(例如，1711、1721、1731、1741、1750、1713、1723、1733和1743)。在本實施例中，可採用無邊介氮化矽製程或其他可對下方多晶矽接觸插塞提供較佳電性接觸的技術來進行對準。在其他實施例中，可以使用其他材料的組合或採用單一的內連插塞來製作層間連接器。
第19圖係繪示形成包含源極參考導線1950和栓柱(例如，1911、1921、1931、1941、1913、1923、1933和1943)的第一圖案化導電層，與層間連接器(例如，1811、1821、1831、1841、1813、1823、1833和1843)接觸。源極參考導線1950經由層間連接器1850和NAND串列的接地選擇線GSL端連接；在一些陣列結構中，可以被操作成為共同源極線。栓柱(例如，1911、1921、1931、1941、1913、1923、1933和1943)提供NAND串列內連線，通過第一圖案化導電層連接至如下所述位於上方的圖案化導電層。
第20圖係繪示在形成層間連接器(例如，2011、2021、2031、2041、2013、2023、2033和2043)以通過栓柱(例如，1911、1921、1931、1941、1913、1923、1933和1943)將NAND串列連接至位於上方的圖案化導電層之後的結構。層間連接器(例如，2011、2021、2031、2041、2013、2023、2033和2043)可以具有在X軸方向寬度較窄(例如，約20奈米)的橢圓形或瘦長外形，以例於連接至上方位元線的較密圖案。
第21圖係繪示在層間連接器(例如，2011、2021、2031、2041、2013、2023、2033和2043)上形成第二圖案化導電層之後的結構。如第21圖所繪示的實施例，第二圖案化導電層包括位元線2101、2102、2103和2104分別連接到銲墊1211、1201、1212和1202。這些位元線可以採用自對準雙圖案化製程來進行圖案化，以達到較窄間距的目的。
如第21圖所繪示的實施例，連接到位於NAND串列之接地選擇線GSL和串列選擇線SSL上之垂直通道膜(例如，931b參見第17圖)的薄膜半導體層750之一部分1605，藉由層間連接器連接到第一圖案化導電層作為源極參考線的源極參考導線1950。連接至NAND串列之接地選擇線GSL和串列選擇線SSL的銲墊1611和1613經由層間連接器連接至第一位元線2101。連接至NAND串列之接地選擇線GSL和串列選擇線SSL的銲墊1621和1623經由層間連接器連接至第一位元線2102。連接至NAND串列之接地選擇線GSL和串列選擇線SSL的銲墊1631和1633經由層間連接器連接至第一位元線2103。連接至NAND串列之接地選擇線GSL和串列選擇線SSL的銲墊1641和1643經由層間連接器連接至第一位元線2104。
繪示於第21圖的電流路徑2150係繪示具有浮置閘極之U型NAND串列的電流。其中，U型NAND串列係連接於源極參考導線1950和第一位元線2101之間。
第22圖係根據本發明的另一實施例繪示具有U型結構之浮閘記憶胞的單閘極垂直通道立體NAND記憶體元件的佈局圖。有關第11圖的描述，一般也適用於第22圖。
第22圖係繪示位於包括建構來作為字元線的導電條帶313、323和323之複數個導電條帶堆疊結構上的位元線(例如，2101-2110)，並繪示位於包括導電條帶323之導電條帶堆疊結構上的源極參考導線1950。接觸插塞1711和1713將位於堆疊結構1601和1603側壁上之垂直通道結構沿著行排列方向(例如，Y軸方向)算起第一行中的垂直通道膜，連接至位元線2010。同樣地，接觸插塞1721和1723將位於堆疊結構1601和1603側壁上之垂直通道結構沿著行排列方向(例如，Y軸方向)算起第二行中的垂直通道膜，連接至位元線2012。接觸插塞1731和1733將位於堆疊結構1601和1603側壁上之垂直通道結構沿著行排列方向(例如，Y軸方向)算起第二行中的垂直通道膜，連接至位元線2013。接觸插塞1741和1743將位於堆疊結構1601和1603側壁上之垂直通道結構沿著行排列方向(例如，Y軸方向)算起第二行中的垂直通道膜，連接至位元線2014。
雖然在第21圖中，接觸差塞係位於位元線(例如，2101-2104)的下方，但為了清楚說明，第22圖的上視圖仍將接觸插塞繪示於圖中。另外，接觸插塞(例如，1711、1721、1731、1741、1713、1723、1733和1743參見第17圖)係分別位於第一銲墊(例如，1611、1621、1631、1641、1613、1623、1633和1643參見第16圖)上。且第一銲墊寬度足已足以覆蓋位於堆疊結構側壁上的垂直通道膜、穿隧氧化層和浮置閘極，如第21圖所繪示。
第23圖係根據本發明的一實施例繪示製作具有浮閘記憶胞的單閘極垂直通道立體NAND記憶體元件的方法流程圖。此一方法包括在基材上定義出用來形成具有如第1圖和第2圖所繪示之結構的立體記憶體區塊(3D memory blocks)的區域。此一方法包括形成複數個適於作為字元線的導電材料層。其中，這些導電材料層被複數個絕緣層所分隔，且具有複數個蝕刻溝渠，藉以定義出由複數個導電條帶(例如，321-323參見第1圖；2521-2524參見第2圖)所構成的複數個堆疊結構(例如，101和102參見第1圖；201和202參見第2圖)。其中，這些導電條帶被複數個絕緣條帶所分隔(參見步驟2301)。在一些實施例之中，此一方法包括藉由，例如在基材上沉積一層氧化矽層或其他介電材料或上述材料的組合，於基材上形成一絕緣層。本發明包括，在絕緣層(例如，1600參見第16圖；3400參見第34圖)上方形成複數個由導電條帶所構成的堆疊結構。
此一方法包括沿著堆疊結構中的導電條帶形成包含浮置閘極的資料儲存結構(參見步驟2302)。在一些實施例之中，先蝕刻這些導電條帶，藉以於導電條帶之側邊形成，並於橫向凹室中形成浮置閘極，使浮置閘極位於堆疊結構中的導電條帶之間。其中，位於一特定橫向凹室中的浮置閘極，與位於垂直鄰接於此一特定橫向凹室之其他橫向凹室中的其他浮置閘極相互隔離，如第3圖至第6圖所述。在另一些實施例中，係蝕刻絕緣條帶，藉以在這些絕緣條帶的側邊形成橫向凹室。浮置閘極係形成於堆疊結構中的導電條帶之間，並位於橫向凹室之中。其中，位於一特定橫向凹室中的浮置閘極與位於垂直鄰接於此一特定橫向凹室之其他橫向凹室中的浮置閘極相互隔離，如第3圖至第6圖所述。
此一方法包括在由複數個導電條帶所構成的複數個堆疊結溝之側壁上形成複數個垂直通道膜。其中，這些導電條帶被複數個絕緣條帶所分隔(參見步驟2303)。如第9圖和第29圖所述，將固態介電材料(例如，860)形成於複數個堆疊結構之二相鄰堆疊結構側壁上的兩垂直通道膜之間，餘留一個空隙(例如，865)在位於複數個堆疊結構之二相鄰堆疊結構側壁上的兩垂直通道膜之間。此一方法包括形成記憶胞使其具有位於垂直通道膜中的通道，以及於導電條帶中形成控制閘極(參見步驟2304)，如第9圖和第31圖所述。
在一些實施例之中，如第12圖至第15圖所述，垂直通道膜可以連接至位於複數個堆疊結構下方的基材。且複數個垂直通道膜中的兩個相鄰垂直通道膜，位於複數個堆疊結構中的兩相鄰堆疊結構之上，並經由位於兩相鄰堆疊結構之間的銲墊，於兩個相鄰垂直通道膜遠離基材的末端相互連接。此一方法包括形成一或多個位於堆疊結構上的圖案化導電層，其包括一條位元線以及用來將位元線連接至銲墊的層間連接器。
在另一些實施例之中，如第16圖至第21圖所述，垂直通道膜包括位於複數個堆疊結構中之二相鄰堆疊結構中之第一堆疊結構和第一堆疊結構上方的第一和第二垂直通道膜。第一垂直通道膜包含第一銲墊位於堆疊結構的上方，第一垂直通道膜的頂端。第二垂直通道膜包含第二銲墊位於堆疊結構的上方，第二垂直通道膜的頂端。第一和第二垂直通道膜在遠離銲墊的末端相互連接，以形成電流通路，由位於第一堆疊結結構上方的第一銲墊連通至位於第二堆疊結結構上方的第二銲墊。此一方法包括形成一或多個位於堆疊結構上的圖案化導電層，其包括一條位元線一條源極線以及一個層間連接器。此層間連接器係用來將位元線連接至位於第一堆疊結結構上方的第一銲墊；以及用來將源極線連接至位於第二堆疊結結構上方的第二銲墊。
第24圖係根據本發明的一實施例繪示包括具有包括浮置閘極之資料儲存結構之立體記憶體陣列之積體電路記憶體2401的簡化方塊圖。積體電路記憶體2401包括記憶體陣列2460，其包括由複數個導電條帶所構成的複數個堆疊結構，以及包含浮置閘極的資料儲存結構。其中，這些導電條帶係被多個絕緣條帶所分隔；資料儲存結構係沿著堆疊結構中的導電條帶設置。積體電路記憶體2401包括垂直通道膜設置於堆疊結構的側壁上、多個記憶胞具有位於垂直通道膜中的通道，以及位於導電條帶中的控制閘極。在一些實施例之中，浮置閘極與堆疊結構中的導電條帶共平面，其中浮置閘極係形成於堆疊結構中的導電條帶之間。在另一實施例之中，浮置閘極係形成於堆疊結構中的導電條帶之間。
串列選擇線SSL/接地選擇線GSL解碼器2440耦接至排列於記憶體陣列2460中的複數條串列選擇線SSL/接地選擇線GSL 2445。偶數/奇數階層解碼器2450耦接至複數條偶數/奇數字元線2455。全域位元線列解碼器2470耦接至複數條沿著記憶體陣列2460之列方向排列的全域位元線2465，用以從記憶體陣列2460中讀取資料或將資料寫入其中。位址經由匯流排2430從控制邏輯2410供應至解碼器2470、解碼器2440和解碼器2450。在本實施例中，感測放大器和寫入緩衝電路2480係經由第一資料線2475耦接至列解碼器2470。電路2480中的寫入緩衝區可以儲存多重寫入(multiple-level programming)的程式碼或作為程式碼的數值，藉以標示所選擇的位元線是處於寫入或抑制狀態。列解碼器2470可以包括一電路用來選擇性地將寫入或抑制電壓施加到記憶體中的位元線，以回應位於寫入緩衝區中的資料數值。
被感測放大器和寫入緩衝電路所感應的資料，經由第二資料線2485提供至多重資料緩衝區(multi-level data buffer)2490，然後經由資料路徑2493耦接至輸入/輸出電路2491。在本實施例中，輸入資料也被提供至多重資料緩衝區2490，用來支援對陣列中之獨立雙閘記憶胞的每一獨立側邊進行多重寫入操作。
輸入/輸出電路2491將資料驅動至積體電路記憶體2401外部的目標。輸入/輸出資料和控制訊號係經由位於輸入/輸出電路2491、控制邏輯2410及積體電路記憶體2401上的輸入/輸出埠，或積體電路記憶體2401的其他內部外部資料來源之間的輸入/輸資料匯流排2405來移動。積體電路記憶體2401的其他內部外部資料來源，例如通用處理器或特殊應用電路，或被記憶體陣列2460所支持用來提供系統整合晶片(system-on-a-chip)功能的組合模組。
在第24圖所繪示的實施例中，控制邏輯2410使用偏壓安排狀態機(bias arrangement state machine)來控制通過方塊2420之電壓供應器或供應源所產生或提供的供給電壓，例如，讀取、抹除、驗證和寫入偏壓，的應用。控制邏輯2410耦接至多重資料緩衝區2490和記憶體陣列2460。控制邏輯2410包括控制多重寫入操作的邏輯。
在浮閘記憶胞中，電壓的狀態代表邏輯電位。記憶胞中浮置閘極所累積的電荷，是電子移動進出浮置閘極的結果，可顯示電壓狀態。在浮閘記憶胞中寫入一個0電位，通常代表寫入；在浮閘記憶胞中寫入一個1電位，通常代表抹除。
例如對所選的一個浮閘記憶胞進行寫入操作時，控制邏輯2410施加一個字元線端寫入電壓(word line-side program voltage)，例如10V-24V (增量步進脈衝寫入(Incremental Step Pulse Programming，ISPP)的步進脈衝)，給耦接到所選浮閘記憶胞之控制閘極的一條字元線；同時施加約10V的通路電壓(pass voltage)至未被選取的浮閘記憶胞。為了選擇選浮閘記憶胞來進行寫入，控制邏輯2410施加一個通道端寫入電壓(channel-side program voltage)，例如0V，給耦接到所選浮閘記憶胞的位元線，將電子從位元線移動至浮置閘極。在對所選浮閘記憶胞進行寫入時，為了抑制未被選取的浮閘記憶胞，控制邏輯2410會施加一個比前述通道端寫入電壓還高的通道端寫入電壓，例如3.3V，給耦接到未被選取之浮閘記憶胞的位元線，以推升位元線中通道的電壓，使其高到電子無法穿隧通過穿隧氧化層，從位元線進入浮置閘。在寫入過程中，控制邏輯2410會施加一個開路電壓(turn-on voltage)，例如3.3V，給耦接至包含所選浮閘記憶胞的浮閘記憶胞串列的選擇線SSL開關；同時施加一個斷路電壓(turn-off voltage)，例如0V或稍微負值的電壓(-1V)，給耦接至未包含所選浮閘記憶胞的浮閘記憶胞串列的選擇線SSL開關。在寫入過程中，控制邏輯2410會施加一個約為0V或-1V的斷路電壓給接地選擇線GSL開關，同時提高源極線偏壓至Vcc (例如，3.3V)以提高較佳的抑制效果。
為了抹除對所選浮閘記憶胞進行抹除，控制邏輯2410會施加一個字元線端寫入電壓(word line-side erase voltage)，例如約0V，給耦接到所選浮閘記憶胞之控制閘極的一條字元線；同時施加較高的正偏壓，例如約20V，給源極線，使電子自浮置閘極移動到位元線。未被選區之浮閘記憶胞的位元線或端點可以被浮接。
控制邏輯2410可以使用該技術領域中所習知的特殊邏輯電路來實現。在另一些實施例中，控制邏輯包括通用處理器，其可在與用來執行此元件之操作控制的運算程式相同的積體電路中實現。在又一些實施例中，可使用通用處理器和特殊應用電路的組合來實現此一控制邏輯。
第25圖至第31圖係根據本發明的另一實施例繪示製作具有浮閘記憶胞的單閘極垂直通道立體NAND記憶體元件的方法流程圖。第25圖係繪示在基材(未繪示)上形成由複數個導電條帶所構成之複數個堆疊結構之後的製程階段。其中，複數個導電條帶被複數個絕緣條帶所分隔。
為了形成如第25圖所繪示的結構，被複數層第一導電材料，例如摻雜多晶矽，或其他適於用來製作字元線的材料，形成在基材上。其中，第一導電材料被複數層絕緣材料所分隔。在本發明的一些實施例之中，第25圖所述的導電材料和絕緣材料層可以參照第3圖所述的導電材料和絕緣材料層。在形成上述材質層之後，進行圖案化蝕刻製程，以形成複數個由導電條帶所構成之複數個堆疊結構。其中，複數個導電條帶被複數個絕緣條帶所分隔。
第25圖係繪示在蝕刻前述材質層以定義出複數個由導電條帶所構成之複數個堆疊結構之後的製程階段。例如定義出由被絕緣條帶2511x、2512x和2513x所分隔之導電條帶2511、2512、2513和2514所構成之堆疊結構201；以及定義出由被絕緣條帶2521x、2522x和2523x所分隔之導電條帶2521, 2522、2523和2524所構成之堆疊結構202。這些堆疊結構包括建構來作為字元線由導電條帶(例如，2511、2512、2513、2514、2521、2522、2523和2524)的複數個中間平面層(WLs)。雖然未明白繪示，但這些堆疊結構包括用來作為串列選擇線(SSL)的導電條帶頂部平面層和用來作為接地選擇線(GSL)的導電條帶底部平面層。另外記憶體可以包括多對的第一堆疊結構和第二堆疊結構。其中，第一堆疊結構可以包括用來作為串列選擇線(SSL)的導電條帶頂部平面層；第二堆疊結構可以包括用來作為接地選擇線(GSL)的導電條帶頂部平面層；使位於第一堆疊結構和第二堆疊結構上的一對垂直通道在分別遠離串列選擇線和接地選擇線一端彼此連接。複數個中間平面層可以包括堆疊結構中編號由0到N-1的N個平面層。雖然此處未明白繪示，但導電條帶仍可能與藉由形成堆疊結構之圖案化製程所定義的銲墊連接。
第26圖至第28圖係繪示沿著堆疊結構中的導電條帶，即沿著X軸方向，形成包含浮置閘極之資料儲存結構的製程階段。第26圖係繪示蝕刻絕緣條帶藉以於絕緣條帶側邊形成橫向凹室之後的製程階段。例如橫向凹室2511a 和2511b形成於絕緣條帶2511x的兩側；橫向凹室2512a和2512b形成於絕緣條帶2512x的兩側；以及橫向凹室2513a和2513b形成於絕緣條帶2513x的兩側。
第27圖係繪示製造流程中，在橫向凹室(例如，2745、2746和2747)中的導電條帶和絕緣條帶的表面沉積閘極層間介電材料(例如，2740)，並且在在橫向凹室中之閘極層間介電材料上沉積浮置閘極材料(例如，2750)之後的製程階段。其中，有關閘極層間介電材料和浮置閘極材料的描述，請參照第1圖。
第28圖係繪示在製造流程中，應用自對準製程垂直地隔離浮置閘之後的製程階段。其中，自對準製程不需要使用蝕刻罩幕。自對準製程包括以等向性多晶矽蝕刻對第27圖所繪示的結構進行蝕刻，藉以在特定的橫向凹室中形成浮置閘極，與位於垂直鄰接於此特定橫向凹室之其他橫向凹室中的浮置閘極隔離。例如，位於特定的橫向凹室2512b中之浮置閘極2752b，與位於垂直鄰接於此特定橫向凹室2512b的橫向凹室2511b和2513b中的浮置閘極2751b和2753b隔離。
浮置閘極(例如，2752a和2752b)，因此沿著堆疊結構中的導電條帶(例如，2512和2513)，即沿著X軸方向，形成。且沿著Z軸方向位於堆疊結構中的導電條帶(例如，2512和2513)之間。同樣的，浮置閘極(例如，2751a和2751b)，沿著堆疊結構中的導電條帶(例如，2511和2512)，即沿著X軸方向，形成。且沿著Z軸方向位於堆疊結構中的導電條帶(例如，2511和2512)之間。浮置閘極(例如，2753a和2753b)，沿著堆疊結構中的導電條帶(例如，2513和2514)，即沿著X軸方向，形成。且沿著Z軸方向位於堆疊結構中的導電條帶(例如，2513和2514)之間。
第29圖係繪示製造流程中，在複數個堆疊結構的堆疊結構側壁上形成垂直通道膜之後的製程階段。為了形成第29圖所繪示的結構，先在複數個堆疊結構的堆疊結構側壁上沉積穿隧氧化層(例如，2945)。其中，此堆疊結構側壁包括位於導電條帶堆疊結構中橫向側壁內的浮置閘極側壁。穿隧氧化層(例如，2945)可以包括傳統的穿隧氧化材料，例如二氧化矽，阻障工程穿隧氧化材料或能隙工程穿隧氧化材料。
接著，在穿隧氧化層(例如，2945)上沉積薄膜半導體層(例如，2950)。薄膜半導體層2950中的材料，包含藉由材料，例如矽，以及摻雜濃度(例如無摻雜或輕摻雜)的選擇，所採用的半導體。使其至少適於在堆疊結構之間的區域中，用來作為記憶胞之垂直串列通道區。薄膜半導體層2950的厚度可以小於等於10奈米。薄膜半導體層2950可以是多晶矽薄膜，或其他半導體材料，例如矽鍺、碳化矽等。
第30圖係繪示製造流程中，以絕緣填料(例如，3060)，例如二氧化矽，填滿位於堆疊結構中薄膜半導體層2950側壁內部表面之間，並至少在相互鄰接之導電條帶中間層的區域中形成空氣間隙(例如，3065)之後的製程階段。在填充步驟之後，可以進行回蝕或平坦化步驟，例如化學機械研磨，藉以將薄膜半導體層(例如，2950)的頂部表面(例如，2955)暴露出來。
第31圖係繪示製造流程中，蝕刻垂直通道膜和資料儲存結構，藉以定義出複數個具有位於垂直通道膜中之通道的記憶胞，以及定義出多個位於導電條帶中的控制閘極之後的製程階段。此一結構包括，由多個導電條帶所組成的複數個堆疊結構，例如包含被絕緣條帶2511x、2512x和2513x所分隔之導電條帶2511、2512和2513的第一堆疊結構；包含被絕緣條帶2521x、2522x和2523x所分隔之導電條帶2521、2522和2523的第二堆疊結構；以及包含被絕緣條帶2531x、2532x和2533x所分隔之導電條帶2531、2532和2533的第三堆疊結構。為了形成如第31圖所繪示的結構，進行一個位元線缺刻蝕刻。位元線缺刻包括位於堆疊結構之間的蝕刻孔(例如，3101、3102、3111和3112)，穿過薄膜半導體層(例如，2950)和包含有浮置閘極(FG)的資料儲存結構。位元線缺刻蝕刻是一種非選擇性蝕刻，可同時蝕刻矽氧化物層和多晶矽層。
形成蝕刻孔(例如，3101、3102、3111和3112)的結果，使多個垂直通道結構(例如，3121、3122、3131和3132)因此形成。多個垂直通道結構中之一者，包括位於相鄰堆疊結構上的垂直通道膜以及位於垂直通道結構中兩垂直通道膜之間的絕緣填料(例如，3060參見第30圖)。例如，垂直通道結構3121、3122、3131和3132分別包括垂直通道膜3121a和3121b、3122a和3122b、3131a和3131b以及3132a和3132b。如第31圖所繪示，垂直通道結構(例如，3121、3122、3131和3132)排列成蜂窩狀佈局。因此，垂直通道結構的每一行，從垂直通道結構的相鄰行沿著行的排列方向(例如，Y軸方向)偏移。這種蜂窩狀排列方式有助於位元線以更密集的間距形成於其上方。絕緣填料填充於垂直通道結構之間的蝕刻孔以形成絕緣結構(例如，3201、3202、3203、3211、3212和3213參見第32圖)。
第32圖係根據本發明的一實施例繪示具有底部源極結構之浮閘記憶胞的單閘極垂直通道立體NAND記憶體元件的佈局圖。第32圖係繪示通過絕緣材料的XY平面。其中，絕緣材料包括立體區塊的導電堆疊結構中，用來分隔作為字元線(WLs)之導電條帶的絕緣條帶。此一結構剖面圖通過區塊中的某一層，繪示用來提供絕緣結構(例如，1101、1102、1103、1111、1112和1113)藉以沿著導電條帶隔離相鄰記憶胞之通道的絕緣填料的佈局。此佈局圖中繪示有複數個導電條帶313、323和333。每一個導電條帶位於由複數個導電條帶所構成的堆疊結構中。此一結構剖面圖通過區塊中的一絕緣層，藉以繪示位於垂直通道結構之間的絕緣填料佈局。其中，絕緣填料係用來提供絕緣結構(例如，3201、3202、3203、3211、3212和3213)，以沿著堆疊結構中的導電條帶隔離相鄰記憶胞的通道。其中，絕緣結構和絕緣條帶對準相同的方向，例如X軸方向。此佈局圖中繪示有複數個絕緣條帶2513x、2523x和2533x。每一個絕緣條帶都位於一個彼此分開的導電條帶堆疊結構中。其中，導電條帶被絕緣條帶隔離。
複數個記憶胞中的記憶胞(例如，3241、3242和3243)位於由導電條帶所構成之複數個堆疊結構中，其具有位於特定導電條帶(例如，2514)中的控制閘極(例如，CG)，以及位於特定導電條帶(例如，2514)之第一側邊上的浮置閘極FG(例如，2753a參見第28圖和第31圖)。鄰接記憶胞(例如，3251、3252和3253)具有位於特定導電條帶(例如，313)中的控制閘極(例如，CG)，以及位於特定導電條帶(例如，2514)中與第一側邊相反之第二側邊上的浮置閘極(例如，2753b參見第28圖和第31圖)。如第31圖所繪示，特定導電條帶2514位於絕緣條帶2513x上方。記憶胞(例如，3241、3242和3243)位於沿Y軸方向排列成行的複數個記憶胞行之中。鄰接記憶胞(例如，3251、3252和3253)則係位於沿著行排列方向的複數個相鄰記憶胞行之中。例如記憶胞3241位於沿著行排列方向的一記憶胞行中；鄰接記憶胞3251和3252則係分別位於沿著行排列方向的二相鄰記憶胞行之中。另一個記憶胞3243位於沿著行排列方向的一記憶胞行中；鄰接記憶胞3252和3253則係位於沿著行排列方向的的二相鄰記憶胞行之中。
閘極層間介電材料(例如，2740)位於導電條帶(例如，2513)和浮置閘極(例如，2753a和2753b)之間，如第32圖所繪示，且同時位於導電條帶(例如，2514和2513)、上下浮置閘極(例如，2753a和2753b)之間，如第28圖所繪示。穿隧氧化層(例如，2945)位於浮置閘極(例如，2753a和2753b)和薄膜半導體層(例如，2950)之間。位於垂直通道結構之中的絕緣填料(例如，3060)，將位於二相鄰堆疊結構之間的記憶胞(例如，3251和3261)分離。其中，記憶胞3251包含薄膜半導體層，其位於具有絕緣條帶2513x之導電條帶堆疊結構的側壁上；記憶胞3261包含薄膜半導體層，其位於具有絕緣條帶2523x之導電條帶堆疊結構的側壁上。
沿著絕緣條帶之第一側邊設置的記憶胞(例如，記憶胞3241、3242和3243)，以相同的間距P在X軸方向沿著絕緣條帶2513x的第一側邊排列。同時，沿著絕緣條帶之第一側邊相反之第二側邊設置的記憶胞(例如，記憶胞3251、3252和3253)，以均勻的間距P在X軸方向沿著絕緣條帶2513x的第一側邊排列。在本實施例中，位於絕緣條帶之第一側邊的記憶胞，在X軸方向，從位於絕緣條帶之第二側邊的記憶胞起算，偏移了二分之一均勻間距P/2。這造成了歪斜的佈局，並容許具有更密集間距的位元線以形成於其上方。可根據由導電條帶堆疊結構以及上述堆疊結構之側壁結構的製程需要來選擇間距P在X軸方向的長度。在一些實施例中，間距P的長度可以是介於約50奈米至約100奈米之間。
第33圖係根據本發明的又一實施例繪示具有底部源極結構之浮閘記憶胞的單閘極垂直通道立體NAND記憶體元件的結構透視圖。第33圖係繪示製造流程中，形成位於相鄰堆疊結構之間，位於垂直通道薄膜(例如，3121a、3121b、3131a,和3131b)遠離基材(例如，210)之末端的銲墊(例如，3301、3302、3311和3312)之後的製程步驟。其中，這些垂直通道膜連接至位於複數個堆疊結構下方的基材。且複數個垂直通道膜中的一對垂直通道膜，位於複數個堆疊結構中的兩相鄰堆疊結構之上，並經由銲墊相互連接。位於導電條帶堆疊結構之導電條帶底部層和基材210之間的一層氮化矽材料(例如，3320)，可以防止位於基材上的通道下陷。
製造流程中的這個步驟包括形成接觸插塞陣列，通過層間介電層(未繪示於第33圖)，落着在對應的銲墊(例如，3301、3302、3311和3312)上方。有關先前具有底部源極之實施例對於接觸插塞陣列(例如，1251、1252、1253和1254參見第12圖)的描述，一般都可以適用於如第33圖所繪示之具有底部源極的實施例。差別在於，第12圖所述的浮置閘極與位於堆疊結構的導電條帶，在導電條帶側邊之橫向凹室中共平面。而第33圖所述的浮置閘極係位於堆疊結構的導電條帶之間，絕緣條帶側邊之橫向凹室之中。
相同的，有關位於接觸插塞陣列(例如，1251、1252、1253和1254)上方之層間連接器(例如，1261、1262、1263和1264參見第13圖)、與接觸插塞陣列(例如，1251、1252、1253和1254)接觸的栓柱(例如，1271、1272、1273和1274參見第13圖)以及使NAND串列通過栓柱(例如，1271、1272、1273和1274)連接至位於上方的圖案化導電層的層間連接器(例如，1281、1282、1283和1284參見第14圖)，一般都可以適用於如第33圖所繪示之具有底部源極的實施例。另外，有關包含有位元線(例如，1501、1502、1503和1504)之第二圖案化導電層以及其與銲墊間之連結的描述，一般都也可以適用於如第33圖所繪示之具有底部源極的實施例。
第34圖係根據本發明的另一實施例繪示具有U型結構之浮閘記憶胞的單閘極垂直通道立體NAND記憶體元件的結構透視圖。第34圖係繪示製造流程中，在兩相鄰堆疊結構中的第一堆疊結構上形成第一銲墊，以及在第二堆疊結構上形成第二銲墊之後的結構。其中，位於第一和第二堆疊結構側壁上的第一和第二垂直通道膜係在遠離第一和第二銲墊的末端相互連接。包含此兩相鄰堆疊結構的導電條帶堆疊結構係位於一絕緣層3400上。此絕緣層3400可包含位於半導體基材上的矽氧化物或其他介電材料。
第34圖係繪示進行圖案化蝕刻製程，分割位於堆疊結構上的薄膜半導體層2950(參見第29圖至第30圖)以形成連接陣列之後的結構。在圖案化蝕刻製程之後，薄膜半導體層2950被分割成位於第一堆疊結結構(例如，3401和3403)上方的第一垂直通道膜(例如，3121a和3131a)、用來將第一垂直通道膜連接到位元線的第一銲墊(例如，3411、3421、3431、3441、3413、3423、3433和3443)、位於第二堆疊結結構(例如，3402)上方的第二垂直通道膜(例如，3121b和3131b)、經由薄膜半導體層2950的一部分(例如，3405)將第二垂直通道膜連接到源極線的第二銲墊(例如，3412、3422、3432和3442)。第一及第二銲墊的寬度可足以覆蓋位於堆疊結構側壁上的垂直通道膜、穿隧氧化層和浮置閘極。雖未繪示於第34圖中，但第一堆疊結構(例如，3401和3403)包括用來作為串列選擇線(SSL)的導電條帶頂部平面層；第二堆疊結構(例如，3402)包括用來作為接地選擇線(GSL)的導電條帶底部平面層。
如第34圖的實施例所繪示，在一行垂直通道結構中的一個垂直通道結構，其包含位於複數個堆疊結構中的兩相鄰堆疊結構中之第一和第二堆疊結構3403和3402上方的第一和第二垂直通道膜3131a和3131b。第一垂直通道膜3131a包括位於第一堆疊結構3403上方，第一垂直通道膜3131a之頂部末端的第一銲墊(例如，3413)；第二垂直通道膜3131b包括位於第二堆疊結構3402上方，第二垂直通道膜3131b之頂部末端的第二銲墊(例如，3412)。第一和第二垂直通道膜3131a和3131b在遠離第一和第二銲墊的末端(例如，3131c)彼此連接，以形成電流通路，由位於第一堆疊結結構上方的第一銲墊3413連通至位於第二堆疊結結構上方的第二銲墊3412。
相同的，在一行之垂直通道結構中的一個垂直通道結構，其包含位於複數個堆疊結構中的兩相鄰堆疊結構中之第一和第二堆疊結構3401和3402上方的第一和第二垂直通道膜3121a和3121b。第一垂直通道膜3121a包括位於第一堆疊結構3401上方，第一垂直通道膜3121a之頂部末端的第一銲墊(例如，3421)；第二垂直通道膜3121b包括位於第二堆疊結構3402上方，第二垂直通道膜3121b之頂部末端的第二銲墊(例如，3422)。第一和第二垂直通道膜3121a和3121b在遠離第一和第二銲墊的末端(例如，3421c)彼此連接，以形成電流通路，由位於第一堆疊結結構上方的第一銲墊3421連通至位於第二堆疊結結構上方的第二銲墊3422。
此一製作流程可以包括形成一或多個位於堆疊結構上的圖案化導電層，其包括一條位元線一條源極線以及一個層間連接器。此層間連接器係用來將位元線連接至位於第一堆疊結結構上方的第一銲墊；以及用來將源極線連接至位於第二堆疊結結構上方的第二銲墊(未繪示於第34圖)。形成如第17圖至第21圖所述具有U型結構之實施例的描述，一般都可以適用於如第34圖所繪示之具有U型結構的實施例。差別在於，第17圖至第21圖所述的浮置閘極與位於堆疊結構的導電條帶，在導電條帶側邊的橫向凹室中共平面。而第34圖所述的浮置閘極係位於堆疊結構的導電條帶之間，絕緣條帶側邊之橫向凹室之中。
第35圖係根據本發明的又一實施例繪示具有U型結構之浮閘記憶胞的單閘極垂直通道立體NAND記憶體元件的佈局圖。第32圖所述的內容一般也適用於第35圖。
第35圖係繪示位於用來分隔導電條帶(例如，2513和2514、2533和2534、2543和2544如第34所繪示)之絕緣條帶(例如，2513x、2523x和2533x)上方的位元線(例如，3501-3510)以及位於包含有絕緣條帶2523x之導電條帶(被絕緣條帶分隔)堆疊結構上方的源極參考導線CSL 3550。接觸插塞3511和3513，將位於堆疊結構3401和3403側壁上之垂直通道結構沿行排列方向(例如，Y軸方向)起算第一行中的垂直通道，連接至位元線3501。同樣地，接觸插塞3521和3523將位於堆疊結構3401和3403側壁上之垂直通道結構沿著行排列方向(例如，Y軸方向)算起第二行中的垂直通道膜，連接至位元線3502。接觸插塞3531和3533將位於堆疊結構3401和3403側壁上之垂直通道結構沿著行排列方向(例如，Y軸方向)算起第二行中的垂直通道膜，連接至位元線3503。接觸插塞3541和3543將位於堆疊結構3401和3403側壁上之垂直通道結構沿著行排列方向(例如，Y軸方向)算起第二行中的垂直通道膜，連接至位元線3504。
雖然在第35圖中，接觸差塞係位於位元線(例如，3501-3510)的下方。另外，接觸插塞(例如，3511、3521、3531、3541、3513、3523、3533和3543參見第35圖)係分別位於第一銲墊(例如，3411、3421、3431、3441、3413、3423、3433和3443參見第34圖)上。且第一銲墊寬度足已足以覆蓋位於堆疊結構側壁上的垂直通道膜、穿隧氧化層和浮置閘極，如第34圖所繪示。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。必須注意的是，此處所述的製程步驟和結構並未涵蓋製作整體積體電路的完整製造過程。本發明可以和許多目前已知或未來被發展出來的不同積體電路製作技術合併實施。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
101、102、201、202、1601、1602、1603、3401、3402、3403‧‧‧堆疊結構
110‧‧‧基材
151、251、941、942、943、951、952、953、961、3241、3242、3243、3251、3252、3253、3261‧‧‧記憶胞
301、302、303、304、2511x、2512x、2513x、2521x、2522x、2523x、2531x、2532x、2533x‧‧‧絕緣條帶
311、312、313、321、322、323、331、332、333、2511、2512、2513、2514、2521、2522、2523、2524、2531、2532、2533、2534‧‧‧導電條帶
311a、311b、312a、312b、313a、313b、545、546、547、2511a、2511b、2512a、2512b、2745、2746、2747‧‧‧橫向凹室
3131a、3131b、921a、921b、922a、922b、931a、931b、932a、932b、3121a、3121b、3122a、3122b、3131a、3131b、3132a、3132b‧‧‧垂直通道膜
540、2740‧‧‧閘極層間介電材料
551a、551b、552a、552b、553a、553b、2751a、2751b、2752a、2752b、2753a、2753b、FG‧‧‧浮置閘極
550、2750、3550‧‧‧浮置閘極材料
745、2945‧‧‧穿隧氧化層
750、2950‧‧‧薄膜半導體層
755、2955‧‧‧薄膜半導體層的頂部表面
860、3060‧‧‧絕緣填料
865、3065‧‧‧空隙
901、902、911、912、3101、3102、3111、3112‧‧‧蝕刻孔
931c、3131c‧‧‧銲墊的末端
921、922、931、932、3121、3122、3131、3132‧‧‧垂直通道結構
1101、1102、1103、1111、1112、1113、3201、3202、3203、3211、3212、3213‧‧‧絕緣結構
1201、1202、1211、1212、3311、1611、1612、1613、1621、1622、1623、1631、1632、1633、1641、1642、1643、3301、3302、3311、3312、3411、3412、3413、3421、3422、3423、3431、3432、3433、3441、3442、3443‧‧‧銲墊
1251、1252、1253、1254、1711、1721、1731、1741、1713、1723、1733、1743、1750、3511、3513、3521、3523、3531、3533、3541、3543‧‧‧接觸插塞
1261、1262、1263、1264、1281、1282、1283、1284、1811、1821、1831、1841、1850、1813、1823、1833、1843、1850、2011、2021、2031、2041、2013、2023、2033、2043‧‧‧層間連接器
1271、1272、1273、1274、1911、1921、1931、1941、1913、1923、1933、1943‧‧‧栓柱
1501、1502、1503、1504、2101、2102、2103、2104、2105、2106、2107、2108、2109、2110、2012、2013、2014、3501、3502、3503、3504、3505、3506、3507、3508、3509、3510‧‧‧位元線
1600、3400‧‧‧絕緣層
1605‧‧‧薄膜半導體層的一部分
1950‧‧‧源極參考導線
2150‧‧‧電流路徑
2301‧‧‧形成由複數個導電條帶所構成的複數個堆疊結構。其中，這些導電條帶被複數個絕緣條帶所分隔。
2302‧‧‧沿著堆疊結構中的導電條帶形成包含浮置閘極的資料儲存結構。
2303‧‧‧在堆疊結溝的側壁上形成複數個垂直通道膜。
2304‧‧‧形成記憶胞使其具有位於垂直通道膜中的通道，以及於導電條帶中形成控制閘極。
2401‧‧‧積體電路記憶體
2405‧‧‧輸入/輸資料匯流排
2410‧‧‧控制邏輯
2420‧‧‧偏壓安排供應電壓
2430‧‧‧匯流排
2440‧‧‧串列選擇線SSL/接地選擇線GSL解碼器
2445‧‧‧串列選擇線SSL/接地選擇線GSL
2450‧‧‧偶數/奇數階層解碼器
2460‧‧‧記憶體陣列
2465‧‧‧全域位元線
2470‧‧‧全域位元線列解碼器
2475、2485‧‧‧資料線
2480‧‧‧感測放大器和寫入緩衝電路
2490‧‧‧多重資料緩衝區
2491‧‧‧輸入/輸出電路
2493‧‧‧資料路徑
3320‧‧‧氮化矽材料
A-A’ ‧‧‧字元線層
CG‧‧‧控制閘極
WL‧‧‧字元線
P‧‧‧間距
第1圖係根據本發明的一實施例所繪示之立體NAND記憶體元件的簡化結構透視圖。 第2圖係根據本發明的另一實施例所繪示之立體NAND記憶體元件的簡化結構透視圖。 第3圖至第9圖、第10A圖和第10B圖係根據本發明的一實施例繪示製作具有浮閘記憶胞的單閘極垂直通道(Single Gate Vertical Channel，SVGC)立體NAND記憶體元件的製程結構透視圖。 第11圖係根據本發明的一實施例繪示具有底部源極結構之浮閘記憶胞的單閘極垂直通道立體NAND記憶體元件的佈局圖。 第12、13、14和15圖係根據本發明的一實施例繪示具有底部源極結構之浮閘記憶胞的單閘極垂直通道立體NAND記憶體元件的結構透視圖。 第16、17、18、19、20和21圖係根據本發明的一實施例繪示具有U型結構之浮閘記憶胞的單閘極垂直通道立體NAND記憶體元件的結構透視圖。 第22圖係根據本發明的另一實施例繪示具有U型結構之浮閘記憶胞的單閘極垂直通道立體NAND記憶體元件的佈局圖。 第23圖係根據本發明的一實施例繪示製作具有浮閘記憶胞的單閘極垂直通道立體NAND記憶體元件的方法流程圖。 第24圖係根據本發明的一實施例繪示包括具有包括浮置閘極之資料儲存結構之立體記憶體陣列之積體電路記憶體的簡化方塊圖。 第25圖至第31圖係根據本發明的另一實施例繪示製作具有浮閘記憶胞的單閘極垂直通道立體NAND記憶體元件的方法流程圖。 第32圖係根據本發明的另一實施例繪示具有底部源極結構之浮閘記憶胞的單閘極垂直通道立體NAND記憶體元件的結構透視圖。 第33圖係根據本發明的又一實施例繪示具有底部源極結構之浮閘記憶胞的單閘極垂直通道立體NAND記憶體元件的結構透視圖。 第34圖係根據本發明的另一實施例繪示具有U型結構之浮閘記憶胞的單閘極垂直通道立體NAND記憶體元件的結構透視圖。 第35圖係根據本發明的又一實施例繪示具有U型結構之浮閘記憶胞的單閘極垂直通道立體NAND記憶體元件的佈局圖。
2301‧‧‧形成由複數個導電條帶所構成的複數個堆疊結構。其中，這些導電條帶被複數個絕緣條帶所分隔
2302‧‧‧沿著堆疊結構中的導電條帶形成包含浮置閘極的資料儲存結構
2303‧‧‧在堆疊結溝的側壁上形成複數個垂直通道膜
2304‧‧‧形成記憶胞使其具有位於垂直通道膜中的通道，以及於導電條帶中形成控制閘極

Claims (23)

  1. 一種具有複數個記憶胞的記憶體元件，包括： 複數個堆疊結構(stacks)，係由複數個導電條帶(conductive strips)所構成；其中，該些導電條帶係被複數個絕緣條帶(insulating strips)所分隔； 複數個資料儲存結構，包含複數個浮置閘極沿著該些堆疊結構中的該些導電條帶設置； 複數個垂直通道膜，位於該些堆疊結構的複數個側壁上；以及 該些記憶胞中的複數個記憶胞，具有位於該些垂直通道膜中的複數個通道，以及位於該些導電條帶中的複數個控制閘極。
  2. 如申請專利範圍第1項所述之記憶體元件，其中該些浮置閘極與該些堆疊結構中的該些導電條帶共平面(coplanar)。
  3. 如申請專利範圍第1項所述之記憶體元件，其中該該些浮置閘極位於該些堆疊結構中的該些導電條帶之間。
  4. 如申請專利範圍第1項所述之記憶體元件，更包括： 一穿隧氧化層，位於該些垂直通道膜和該些浮置閘極之間；以及 一閘極層間介電材料(inter-gate dielectric material)層，位於該些導電條帶和該些浮置閘極之間，並且位於該些絕緣條帶和該些浮置閘極之間。
  5. 如申請專利範圍第1項所述之記憶體元件，其中該些記憶胞中的複數個記憶胞，具有位於該些導電條帶中之複數個特定導電條帶中的複數個控制閘極，以及位於該些特定導電條帶之一第一側邊上的複數個浮置閘極；且該些記憶胞中的複數個鄰接記憶胞，具有位於該些特定導電條帶中的複數個控制閘極，以及位於該些特定導電條帶中與該第一側邊相反之一第二側邊上的複數個浮置閘極。
  6. 如申請專利範圍第1項所述之記憶體元件，其中該些垂直通道膜連接至位於該些堆疊結構下方的一基材；且複數個垂直通道膜中的兩個相鄰垂直通道膜，位於該些堆疊結構中的兩相鄰堆疊結構之上，並經由位於該兩相鄰堆疊結構之間的一銲墊，於該些相鄰垂直通道膜遠離該基材的複數個末端相互連接； 該記憶體元件更包括位於該些堆疊結構上的一或多個圖案化導電層，該一或多個圖案化導電層包括一位元線以及用來將該位元線連接至該銲墊的一層間連接器(interlayer connectors)。
  7. 如申請專利範圍第1項所述之記憶體元件，其中該些垂直通道膜包括位於該些堆疊結構中之二相鄰堆疊結構中之一第一堆疊結構和一第一堆疊結構上的一第一垂直通道膜和一第二垂直通道膜；該第一垂直通道膜包含一第一銲墊位於該第一堆疊結構的上方，及該第一垂直通道膜的一頂端；該第二垂直通道膜包含一第二銲墊位於該第二堆疊結構的上方，及該第二垂直通道膜的一頂端；該第一垂直通道膜和該第二垂直通道膜在分別遠離該第一銲墊及該第二和電的二末端相互連接，以形成一電流通路，由位於該第一堆疊結構上方的該第一銲墊連通至位於該第二堆疊結結構上方的該第二銲墊； 該記憶體元件更包括：位於該些堆疊結構上的一或多個圖案化導電層，該一或多個圖案化導電層包括一位元線、一源極線以及一層間連接器，用來將該位元線連接至位於該第一堆疊結結構上方的該第一銲墊；以及用來將該源極線連接至位於該第二堆疊結結構上方的該第二銲墊。
  8. 如申請專利範圍第1項所述之記憶體元件，其中該些浮置閘極具有實質小於20奈米的一厚度。
  9. 如申請專利範圍第1項所述之記憶體元件，其中位於該些資料儲存結構中的該些浮置閘極包括一導電材料。
  10. 如申請專利範圍第1項所述之記憶體元件，其中位於該些堆疊結構之一者中的一特定浮置閘極與位於該同一堆疊結構中垂直鄰接於該特定浮置閘極的複數個其他浮置閘極相互隔離。
  11. 如申請專利範圍第1項所述之記憶體元件，更包括一固態介電材料，位於該些堆疊結構之二相鄰堆疊結構上的兩個垂直通道膜之間。
  12. 如申請專利範圍第1項所述之記憶體元件，更包括一空隙(gap)，位於該些堆疊結構之二相鄰堆疊結構上的兩個垂直通道膜之間。
  13. 一種記憶體元件的製作方法，包括： 形成由複數個導電條帶所構成的複數個堆疊結構；其中，該些導電條帶係被複數個絕緣條帶所分隔； 形成複數個資料儲存結構，包含複數個浮置閘極沿著該些堆疊結構中的該些導電條帶設置； 形成複數個垂直通道膜，位於該些堆疊結構的複數個側壁上；以及 形成複數個記憶胞，具有位於該些垂直通道膜中的複數個通道，以及位於該些導電條帶中的複數個控制閘極。
  14. 如申請專利範圍第13項所述之記憶體元件的製作方法，其中該些資料儲存結構的形成，包括： 蝕刻該些導電條帶以於該些導電條帶的複數個側壁上形成複數個橫向凹室；以及 在該些橫向凹室中形成該些浮置閘極，使其與位於該些堆疊結構中之該些導電條帶共平面。
  15. 如申請專利範圍第14項所述之記憶體元件的製作方法，其中位於一特定橫向凹室中的一浮置閘極，與位於垂直鄰接於該特定橫向凹室之複數個橫向凹室中的複數個其他浮置閘極隔離。
  16. 如申請專利範圍第13項所述之記憶體元件的製作方法，其中該些資料儲存結構的形成，包括： 蝕刻該些導電條帶以於該些導電條帶的複數個側壁上形成複數個橫向凹室；以及 在該些橫向凹室中形成該些浮置閘極，使其位於該些堆疊結構中的該些導電條帶之間。
  17. 如申請專利範圍第16項所述之記憶體元件的製作方法，其中位於一特定橫向凹室中的一浮置閘極，與位於垂直鄰接於該特定橫向凹室之複數個橫向凹室中的複數個其他浮置閘極隔離。
  18. 如申請專利範圍第13項所述之記憶體元件的製作方法，更包括： 蝕刻該些垂直通道膜和該些資料儲存結構，藉以定義出複數個記憶胞，使其具有位於該些垂直通道膜中的複數個通道，以及定義出位於該些導電條帶中的複數個控制閘極； 其中，該些記憶胞中的複數個記憶胞，具有位於該些導電條帶中之複數個特定導電條帶中的複數個控制閘極，以及位於該些特定導電條帶之一第一側邊上的複數個浮置閘極；且該些記憶胞中的複數個鄰接記憶胞，具有位於該些特定導電條帶中的複數個控制閘極，以及位於該些特定導電條帶中與該第一側邊相反之一第二側邊上的複數個浮置閘極。
  19. 如申請專利範圍第13項所述之記憶體元件的製作方法，其中該些垂直通道膜連接至位於該些堆疊結構下方的一基材；且複數個垂直通道膜中的兩個相鄰垂直通道膜，位於該些堆疊結構中的兩相鄰堆疊結構之上，並經由位於該兩相鄰堆疊結構之間的一銲墊，於該些相鄰垂直通道膜遠離該基材的複數個末端相互連接； 該製作記憶體元件的方法更包括：於該些堆疊結構上形成一圖案化導電層，使該一或多個圖案化導電層包括一位元線以及用來將該位元線連接至該銲墊的一層間連接器。
  20. 如申請專利範圍第13項所述之記憶體元件的製作方法，該些垂直通道膜包括位於該些堆疊結構中之二相鄰堆疊結構中之一第一堆疊結構和一第一堆疊結構上的一第一垂直通道膜和一第二垂直通道膜；該第一垂直通道膜包含一第一銲墊位於該第一堆疊結構的上方，及該第一垂直通道膜的一頂端；該第二垂直通道膜包含一第二銲墊位於該第二堆疊結構的上方，及該第二垂直通道膜的一頂端；該第一垂直通道膜和該第二垂直通道膜在分別遠離該第一銲墊及該第二和電的二末端相互連接，以形成一電流通路，由位於該第一堆疊結構上方的該第一銲墊連通至位於該第二堆疊結結構上方的該第二銲墊； 該製作記憶體元件的方法更包括：於該些堆疊結構上形成一或多個圖案化導電層，使該一或多個圖案化導電層包括一位元線、一源極線以及一層間連接器，將該位元線連接至位於該第一堆疊結結構上方的該第一銲墊；以及將該源極線連接至位於該第二堆疊結結構上方的該第二銲墊。
  21. 如申請專利範圍第13項所述之記憶體元件的製作方法，其中形成該些堆疊結構的步驟包括： 形成複數個導電材料層，使這些導電材料層被複數個絕緣層所分隔； 於該些導電材料層中蝕刻複數個溝渠，藉以定義出該些堆疊結構。
  22. 如申請專利範圍第13項所述之記憶體元件的製作方法，更包括於該些堆疊結構之二相鄰堆疊結構上的兩個垂直通道膜之間形成一固態介電材料，。
  23. 如申請專利範圍第13項所述之記憶體元件的製作方法，更包括於該些堆疊結構之二相鄰堆疊結構上的兩個垂直通道膜之間形成一空隙。
TW104144348A 2015-12-30 2015-12-30 記憶體元件及其製作方法 TWI582964B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW104144348A TWI582964B (zh) 2015-12-30 2015-12-30 記憶體元件及其製作方法
US15/017,487 US9831257B2 (en) 2015-12-30 2016-02-05 SGVC 3D architecture with floating gate device in lateral recesses on sides of conductive strips and insulating strips
CN201610120731.9A CN106935587B (zh) 2015-12-30 2016-03-03 存储器元件及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW104144348A TWI582964B (zh) 2015-12-30 2015-12-30 記憶體元件及其製作方法

Publications (2)

Publication Number Publication Date
TWI582964B true TWI582964B (zh) 2017-05-11
TW201724472A TW201724472A (zh) 2017-07-01

Family

ID=59226799

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104144348A TWI582964B (zh) 2015-12-30 2015-12-30 記憶體元件及其製作方法

Country Status (3)

Country Link
US (1) US9831257B2 (zh)
CN (1) CN106935587B (zh)
TW (1) TWI582964B (zh)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9793124B2 (en) * 2014-10-07 2017-10-17 Micron Technology, Inc. Semiconductor structures
KR102551350B1 (ko) * 2016-01-28 2023-07-04 삼성전자 주식회사 수직형 메모리 소자를 구비한 집적회로 소자 및 그 제조 방법
US10541311B2 (en) * 2016-02-18 2020-01-21 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing the same
TWI613761B (zh) * 2016-07-12 2018-02-01 旺宏電子股份有限公司 三維非揮發性記憶體及其製造方法
KR102637644B1 (ko) * 2016-07-14 2024-02-19 삼성전자주식회사 메모리 장치
US10403637B2 (en) * 2017-01-20 2019-09-03 Macronix International Co., Ltd. Discrete charge trapping elements for 3D NAND architecture
KR102373616B1 (ko) * 2017-07-06 2022-03-11 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20190013347A (ko) * 2017-08-01 2019-02-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10679941B2 (en) 2017-08-31 2020-06-09 Yangtze Memory Technologies Co., Ltd. Method for forming three-dimensional integrated wiring structure and semiconductor structure thereof
CN107644839B (zh) 2017-08-31 2018-10-02 长江存储科技有限责任公司 用于三维存储器的晶圆三维集成引线工艺及其结构
TWI615950B (zh) * 2017-09-11 2018-02-21 旺宏電子股份有限公司 製作三維記憶體元件的方法與裝置
US10453856B1 (en) * 2018-03-28 2019-10-22 Macronix International Co., Ltd. Low resistance vertical channel 3D memory
WO2019245106A1 (ko) * 2018-06-20 2019-12-26 한국과학기술원 셀 신뢰성 향상을 위한 수직 집적형 삼차원 플래시메모리 및 그 제조 방법
KR102487371B1 (ko) * 2018-06-22 2023-01-11 삼성전자주식회사 수직형 반도체 소자
US10916295B2 (en) * 2018-08-23 2021-02-09 Micron Technology, Inc. Memory arrays with vertical thin film transistors coupled between digit lines
KR102681792B1 (ko) 2018-12-20 2024-07-04 삼성전자주식회사 수직형 메모리 장치
US10916560B2 (en) 2019-01-14 2021-02-09 Macronix International Co., Ltd. Crenellated charge storage structures for 3D NAND
US11037947B2 (en) * 2019-04-15 2021-06-15 Macronix International Co., Ltd. Array of pillars located in a uniform pattern
CN111863814A (zh) * 2019-04-24 2020-10-30 王振志 动态随机存取存储器元件及其制造方法
KR102708185B1 (ko) 2019-06-10 2024-09-19 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR102684115B1 (ko) * 2019-07-19 2024-07-12 에스케이하이닉스 주식회사 반도체 메모리 소자
JP2021048298A (ja) * 2019-09-19 2021-03-25 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
US11024636B1 (en) 2019-11-12 2021-06-01 International Business Machines Corporation Vertical 3D stack NOR device
KR20210129366A (ko) * 2020-04-20 2021-10-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법
US11171157B1 (en) * 2020-05-05 2021-11-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming a MFMIS memory device
US20220285385A1 (en) * 2021-03-03 2022-09-08 Macronix International Co., Ltd. Memory device and method for fabricating the same
JP2023032792A (ja) * 2021-08-27 2023-03-09 キオクシア株式会社 半導体記憶装置、および半導体記憶装置の製造方法
CN116013963B (zh) * 2023-03-13 2023-05-26 合肥晶合集成电路股份有限公司 一种半导体器件及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200903737A (en) * 2007-04-02 2009-01-16 Sandisk Corp Integrated non-volatile memory and peripheral circuitry fabrication
TW201528493A (zh) * 2014-01-10 2015-07-16 Macronix Int Co Ltd 半導體結構及其製造方法
US20150214239A1 (en) * 2013-12-05 2015-07-30 Conversant Intellectual Property Management Inc. Three dimensional non-volatile memory with charge storage node isolation

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6906940B1 (en) 2004-02-12 2005-06-14 Macronix International Co., Ltd. Plane decoding method and device for three dimensional memories
US7153780B2 (en) 2004-03-24 2006-12-26 Intel Corporation Method and apparatus for self-aligned MOS patterning
US7378702B2 (en) 2004-06-21 2008-05-27 Sang-Yun Lee Vertical memory device structures
US7315474B2 (en) 2005-01-03 2008-01-01 Macronix International Co., Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7420242B2 (en) 2005-08-31 2008-09-02 Macronix International Co., Ltd. Stacked bit line dual word line nonvolatile memory
JP4822841B2 (ja) 2005-12-28 2011-11-24 株式会社東芝 半導体記憶装置及びその製造方法
JP5016832B2 (ja) 2006-03-27 2012-09-05 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2008078404A (ja) 2006-09-21 2008-04-03 Toshiba Corp 半導体メモリ及びその製造方法
JP4945248B2 (ja) 2007-01-05 2012-06-06 株式会社東芝 メモリシステム、半導体記憶装置及びその駆動方法
JP5091491B2 (ja) 2007-01-23 2012-12-05 株式会社東芝 不揮発性半導体記憶装置
KR20090037690A (ko) 2007-10-12 2009-04-16 삼성전자주식회사 비휘발성 메모리 소자, 그 동작 방법 및 그 제조 방법
KR20090079694A (ko) 2008-01-18 2009-07-22 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
US8928410B2 (en) 2008-02-13 2015-01-06 Acco Semiconductor, Inc. Electronic circuits including a MOSFET and a dual-gate JFET
JP2009295694A (ja) 2008-06-03 2009-12-17 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP5388600B2 (ja) * 2009-01-22 2014-01-15 株式会社東芝 不揮発性半導体記憶装置の製造方法
TWI433302B (zh) 2009-03-03 2014-04-01 Macronix Int Co Ltd 積體電路自對準三度空間記憶陣列及其製作方法
US8829646B2 (en) 2009-04-27 2014-09-09 Macronix International Co., Ltd. Integrated circuit 3D memory array and manufacturing method
US8541832B2 (en) 2009-07-23 2013-09-24 Samsung Electronics Co., Ltd. Integrated circuit memory devices having vertical transistor arrays therein and methods of forming same
US8349681B2 (en) * 2010-06-30 2013-01-08 Sandisk Technologies Inc. Ultrahigh density monolithic, three dimensional vertical NAND memory device
JP5651415B2 (ja) 2010-09-21 2015-01-14 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101787041B1 (ko) 2010-11-17 2017-10-18 삼성전자주식회사 식각방지막이 구비된 반도체 소자 및 그 제조방법
CN103794620B (zh) 2010-12-14 2016-08-24 桑迪士克科技有限责任公司 具有三个用于行选择的器件驱动器的三维非易失性存储器
US8503213B2 (en) 2011-01-19 2013-08-06 Macronix International Co., Ltd. Memory architecture of 3D array with alternating memory string orientation and string select structures
US8363476B2 (en) 2011-01-19 2013-01-29 Macronix International Co., Ltd. Memory device, manufacturing method and operating method of the same
KR101206508B1 (ko) * 2011-03-07 2012-11-29 에스케이하이닉스 주식회사 3차원 구조를 갖는 비휘발성 메모리 장치 제조방법
KR20130024303A (ko) * 2011-08-31 2013-03-08 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
US8648438B2 (en) 2011-10-03 2014-02-11 International Business Machines Corporation Structure and method to form passive devices in ETSOI process flow
KR20130044711A (ko) * 2011-10-24 2013-05-03 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
KR20130057670A (ko) 2011-11-24 2013-06-03 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
US8946808B2 (en) 2012-02-09 2015-02-03 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US8759899B1 (en) 2013-01-11 2014-06-24 Macronix International Co., Ltd. Integration of 3D stacked IC device with peripheral circuits
US8853818B2 (en) 2013-02-20 2014-10-07 Macronix International Co., Ltd. 3D NAND flash memory
KR102145062B1 (ko) 2014-03-17 2020-08-18 에스케이하이닉스 주식회사 반도체 장치
KR102190350B1 (ko) 2014-05-02 2020-12-11 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
US9147468B1 (en) 2014-05-21 2015-09-29 Macronix International Co., Ltd. Multiple-bit-per-cell, independent double gate, vertical channel memory
KR102179168B1 (ko) 2014-06-11 2020-11-16 삼성전자주식회사 수직 채널 셀을 갖는 비휘발성 메모리 소자
KR20160018921A (ko) 2014-08-07 2016-02-18 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
US9793288B2 (en) * 2014-12-04 2017-10-17 Sandisk Technologies Llc Methods of fabricating memory device with spaced-apart semiconductor charge storage regions

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200903737A (en) * 2007-04-02 2009-01-16 Sandisk Corp Integrated non-volatile memory and peripheral circuitry fabrication
US20150214239A1 (en) * 2013-12-05 2015-07-30 Conversant Intellectual Property Management Inc. Three dimensional non-volatile memory with charge storage node isolation
TW201528493A (zh) * 2014-01-10 2015-07-16 Macronix Int Co Ltd 半導體結構及其製造方法

Also Published As

Publication number Publication date
US9831257B2 (en) 2017-11-28
CN106935587B (zh) 2019-09-24
CN106935587A (zh) 2017-07-07
TW201724472A (zh) 2017-07-01
US20170194340A1 (en) 2017-07-06

Similar Documents

Publication Publication Date Title
TWI582964B (zh) 記憶體元件及其製作方法
US10211218B2 (en) U-shaped vertical thin-channel memory
TWI663715B (zh) 立體垂直通道nand記憶體之串列選擇閘極的氧化方法
TWI570895B (zh) U型垂直薄通道記憶體
US9401371B1 (en) Sacrificial spin-on glass for air gap formation after bl isolation process in single gate vertical channel 3D NAND flash
TWI652805B (zh) 立體記憶體元件的製作方法及其結構
US9397110B2 (en) 3D independent double gate flash memory
US9412752B1 (en) Reference line and bit line structure for 3D memory
US9276009B2 (en) NAND-connected string of transistors having the electrical channel in a direction perpendicular to a surface of the substrate
US9520485B2 (en) 3D independent double gate flash memory on bounded conductor layer
TWI483263B (zh) 記憶裝置以及操作其之方法
US8437192B2 (en) 3D two bit-per-cell NAND flash memory
TWI447855B (zh) 具有二極體在記憶串中的三維陣列記憶體結構
US8811077B2 (en) Memory architecture of 3D array with improved uniformity of bit line capacitances
US10403637B2 (en) Discrete charge trapping elements for 3D NAND architecture
TWI550833B (zh) 高深寬比蝕刻方法
TWI566365B (zh) 接觸結構及形成方法以及應用其之回路
TWI572018B (zh) 記憶體元件及其製作方法
TWI704682B (zh) 低電阻垂直通道立體記憶體元件
US9741569B2 (en) Forming memory using doped oxide
CN109037226B (zh) 3d存储器件及其制造方法