KR20190013347A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는 기판 상에 위치되고, 희생막들 및 절연막들이 교대로 적층된 제1 영역 및 도전막들 및 절연막들이 교대로 적층된 제2 영역을 포함하는 적층물; 상기 제1 영역과 상기 제2 영역의 경계에 위치되고, 상기 적층물을 관통하여 일 방향으로 확장된 제1 슬릿 절연막; 및 상기 제2 영역 내에 위치되고, 상기 적층물을 관통하여 상기 일 방향을 따라 배열된 복수의 슬릿 절연 패턴들을 포함하고, 상기 도전막들 중 적어도 하나의 도전막은 상기 제1 슬릿 절연막과 상기 슬릿 절연 패턴들의 사이에서 벤딩될 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성 향상을 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 제조 공정이 용이하고 안정적인 구조 및 개선된 특성을 갖는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 기판 상에 위치되고, 희생막들 및 절연막들이 교대로 적층된 제1 영역 및 도전막들 및 절연막들이 교대로 적층된 제2 영역을 포함하는 적층물; 상기 제1 영역과 상기 제2 영역의 경계에 위치되고, 상기 적층물을 관통하여 일 방향으로 확장된 제1 슬릿 절연막; 및 상기 제2 영역 내에 위치되고, 상기 적층물을 관통하여 상기 일 방향을 따라 배열된 복수의 슬릿 절연 패턴들을 포함하고, 상기 도전막들 중 적어도 하나의 도전막은 상기 제1 슬릿 절연막과 상기 슬릿 절연 패턴들의 사이에서 벤딩될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 교대로 적층된 희생막들 및 절연막들을 포함하는 제1 적층물; 교대로 적층된 도전막들 및 절연막들을 포함하는 제2 적층물; 상기 제1 적층물과 상기 제2 적층물의 사이에 위치되어 일 방향으로 확장된 제1 슬릿 절연막;상기 제2 적층물을 관통하고, 상기 일 방향을 따라 배열된 복수의 슬릿 절연 패턴들을 포함하고, 상기 슬릿 절연막 패턴들은 상기 제1 슬릿 절연막에 비해 낮은 높이를 가질 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 기판 상에 교대로 적층된 희생막들 및 절연막들을 포함하는 적층물을 형성하는 단계; 상기 적층물을 관통하여 일 방향으로 확장된 제1 슬릿 절연막을 형성하는 단계; 상기 적층물을 관통하여 상기 일 방향을 따라 배열된 복수의 슬릿 절연 패턴들을 형성하는 단계; 상기 슬릿 절연 패턴들이 상기 제1 슬릿 절연막과 제2 슬릿의 사이에 위치되도록, 상기 적층물을 관통하여 일 방향으로 확장된 상기 제2 슬릿을 형성하는 단계; 및 상기 제2 슬릿을 통해, 상기 제1 슬릿 절연막과 상기 슬릿 절연 패턴들의 사이 및 상기 슬릿 절연 패턴들과 상기 제2 슬릿의 사이에 위치된 상기 희생막들을 도전막들로 대체하는 단계를 포함하고, 상기 도전막들 중 적어도 하나의 도전막은 상기 제1 슬릿 절연막과 상기 슬릿 절연 패턴들의 사이에서 벤딩될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 교대로 적층된 희생막들 및 절연막들을 포함하는 적층물을 형성하는 단계; 상기 적층물을 관통하여 일 방향으로 확장된 제1 슬릿 절연막을 형성하는 단계; 상기 적층물을 관통하여 상기 일 방향을 따라 배열된 복수의 슬릿 절연 패턴들을 형성하는 단계; 상기 슬릿 절연 패턴들이 상기 제1 슬릿 절연막과 제2 슬릿의 사이에 위치되도록, 상기 적층물을 관통하여 일 방향으로 확장된 상기 제2 슬릿을 형성하는 단계; 상기 제1 슬릿 절연막의 일 측에 위치된 희생막들은 잔류되고 상기 제1 슬릿 절연막의 타측에 위치된 희생막들은 제거되도록, 상기 제2 슬릿을 통해 상기 희생막들을 제거하여 개구부들을 형성하는 단계; 열처리 공정에 의해, 상기 제1 슬릿 절연막과 상기 슬릿 절연 패턴들이 상이한 높이로 수축되는 단계; 및 상기 개구부들 내에 도전막들을 형성하는 단계를 포함할 수 있다.
안정된 구조를 갖고 신뢰성이 향상된 반도체 장치를 제공할 수 있다. 또한, 반도체 장치를 제조함에 있어서, 공정의 난이도를 낮추고 절차를 간소화하고 비용을 절감할 수 있다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다.
도 3a 내지 도 6a 및 도 3b 내지 도 6b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 7 및 도 8은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 도 1a는 사시도이고, 도 1b는 단면도이고, 도 1c는 레이아웃이다.
도 1a를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 적층물(ST), 제1 슬릿 절연막(SLI1) 및 슬릿 절연 패턴들(SLIP)을 포함한다. 또한, 반도체 장치는 제2 슬릿 절연막(SLI2)을 더 포함할 수 있다.
적층물(ST)은 기판(미도시됨) 상에 위치될 수 있으며, 제1 영역(R1)과 제2 영역(R2)을 포함할 수 있다. 적층물(ST)의 제1 영역(R1)은 교대로 적층된 희생막들(11) 및 절연막들(12)을 포함할 수 있고, 적층물(ST)의 제2 영역(R2)은 교대로 적층된 도전막들(13) 및 절연막들(14)을 포함할 수 있다. 다시 말해, 적층물(ST)은 희생막들(11) 및 절연막들(12)이 교대로 적층된 제1 적층물(ST1) 및 도전막들(13) 및 절연막들(14)이 교대로 적층된 제2 적층물(ST2)을 포함할 수 있다.
여기서, 희생막들(11)은 절연막들(12)에 대해 식각 선택비가 높은 막일 수 있다. 예를 들어, 희생막들(11)은 유전막일 수 있으며, 희생막들(11)은 질화막이고 절연막들(12)은 산화막일 수 있다. 도전막들(13)은 워드라인, 선택라인, 도전성 패드 등일 수 있으며, 텅스텐 등의 금속을 포함할 수 있다.
제1 슬릿 절연막(SLI1)은 적층물(ST)을 관통하여 제1 방향(I-I')으로 확장된다. 제1 슬릿 절연막(SLI1)은 제1 영역(R1)과 제2 영역(R2)의 경계에 위치되고, 제1 영역(R1)과 제2 영역(R2)을 상호 분리시킬 수 있다. 다시 말해, 제1 슬릿 절연막(SLI1)은 제1 적층물(ST1)과 제2 적층물(ST2)의 사이에 위치되고, 제1 적층물(ST1)과 제2 적층물(ST2)을 상호 분리시킬 수 있다. 또는, 제1 슬릿 절연막(SLI1)은 제1 영역(R1)과 제2 영역(R2)의 경계에 위치되고, 희생막들(11)과 도전막들(13)을 상호 분리시킬 수 있다.
슬릿 절연 패턴들(SLIP)은 적층물(ST)의 제2 영역(R2) 내에 위치되고, 적층물(ST)을 관통하여 제1 방향(I-I')을 따라 배열될 수 있다. 본 도면에서는 복수의 슬릿 절연 패턴들(SLIP)이 중심이 일치되도록 정렬된 경우에 대해 도시하였으나, 북수의 슬릿 절연 패턴들(SLIP)이 제2 방향(Ⅱ-Ⅱ')으로 오프셋되어 스태거드 형태로 배열되는 것도 가능하다. 슬릿 절연 패턴들(SIP)은 제1 슬릿 절연막(SLI1)과 제2 방향(Ⅱ-Ⅱ')으로 이웃하여 위치된다.
제2 슬릿 절연막(SLI2)은 적층물(ST)의 제2 영역(R2) 내에 위치되고, 적층물(ST)을 관통하여 제1 방향(I-I')으로 확장된다. 제2 슬릿 절연막(SLI2)은 제1 슬릿 절연막(SLI1)과 평행하게 확장될 수 있고, 제1 슬릿 절연막(SLI1)과 제2 슬릿 절연막(SLI2)의 사이에 슬릿 절연 패턴들(SLIP)이 위치될 수 있다. 예를 들어, 제1 슬릿 절연막(SLI1), 슬릿 절연 패턴들(SLIP) 및 제2 슬릿 절연막(SLI2)이 제2 방향(Ⅱ-Ⅱ')으로 이웃할 수 있다. 여기서, 제2 방향(Ⅱ-Ⅱ')은 제1 방향(I-I')과 교차된다.
도 1b를 참조하면, 도전막들(13) 중 적어도 하나의 도전막(13L, 13U)은 부분적으로 벤딩될 수 있다. 예를 들어, 최상부 적어도 하나의 도전막(13U)과 최하부 적어도 하나의 도전막(13L)이 부분적으로 벤딩된다. 즉, 도전막들(13) 중 일부의 도전막들(13L, 13U)은 부분적으로 벤딩된 구조를 갖고, 나머지 도전막들(13)은 평평한 플레이트 구조를 가질 수 있다.
적어도 하나의 도전막(13U, 13L)은 제1 슬릿 절연막(SLI1)과 슬릿 절연 패턴들(SLIP)의 사이에서 벤딩될 수 있다. 다시 말해, 적어도 하나의 도전막(13U, 13L)은 제2 슬릿 절연막(SLI2)과 슬릿 절연 패턴들(SLIP)의 사이에서 기판과 평행하고, 제1 슬릿 절연막(SLI1)과 슬릿 절연 패턴들(SLIP)의 사이에서 기판에 대해 소정 각도로 벤딩된다. 예를 들어, 도전막들(13) 중 제1 도전막(13L)은 제1 슬릿 절연막(SLI1)과 슬릿 절연 패턴들(SLIP)의 사이에서 상부로 벤딩되고, 도전막들(13) 중 제1 도전막(13L)에 비해 높은 레벨에 위치된 제2 도전막(13U)은 제1 슬릿 절연막(SLI1)과 슬릿 절연 패턴들(SLIP)의 사이에서 하부로 벤딩될 수 있다.
이러한 적어도 하나의 도전막(13L, 13U)의 부분적인 벤딩은 제1 슬릿 절연막(SLI1)과 슬릿 절연 패턴들(SLIP)의 높이 차이로 인해 유발된 것일 수 있다. 예를 들어, 제조 과정에서 주변 환경 차이에 따른 절연막의 수축율 차이로 인해, 슬릿 절연 패턴들(SLIP)은 제1 슬릿 절연막(SLI1)에 비해 낮은 높이를 가질 수 있다. 따라서, 제1 슬릿 절연막(SLI1)의 비대칭 수축, 제1 슬릿 절연막(SLI1)과 슬릿 절연 패턴들(SIP)의 수축율 차이 또는 이 두가지 요인이 복합적으로 작용하여, 적어도 하나의 도전막(13L, 13U)의 부분적 벤딩이 유발될 수 있다.
또한, 슬릿 절연 패턴들(SLIP)은 제2 슬릿 절연막(SLI2)과 실질적으로 동일한 높이를 가질 수 있다. 예를 들어, 슬릿 절연 패턴들(SLIP)과 제2 슬릿 절연막(SLI2)은 제조 과정에서 유사한 주변 환경을 가질 수 있으며, 유사한 수축율을 가질 수 있다. 따라서, 슬릿 절연 패턴들(SLIP)과 제2 슬릿 절연막(SLI2)의 사이에서는 도전막들(13)이 벤딩되지 않고 평평한 형태를 유지할 수 있다.
도 1c를 참조하면, 희생막들(11)은 제1 슬릿 절연막(SLI1)의 일측에 위치되고, 도전막들(13)은 제1 슬릿 절연막(SLI1)의 타측에 위치된다. 또한, 각각의 희생막들(11)과 각각의 도전막들(13)은 동일한 레벨에 위치된다. 따라서, 동일한 레벨에 위치된 희생막(11)과 도전막(13)이 제1 슬릿 절연막(SLI1)에 의해 상호 분리된다.
각각의 도전막들(13)은 제1 슬릿 절연막(SLI1)과 슬릿 절연 패턴들(SLIP)의 사이에 위치된 제1 부분(A), 슬릿 절연 패턴들(SLIP)과 제2 슬릿 절연막(SLI2)의 사이에 위치된 제2 부분(B) 및 슬릿 절연 패턴들(SLIP)의 사이에 위치된 제3 부분(C)을 포함한다. 여기서, 제1 부분(A)은 제1 방향(I-I')으로 확장된 라인 형태의 패턴이고, 제2 부분(B)은 제1 방향(I-I')으로 확장된 라인 형태의 패턴이고, 제3 부분(C)은 제1 부분(A)과 제2 부분(B)을 상호 연결시키는 아일랜드 형태의 패턴이다. 따라서, 각각의 도전막들(13)은 사다리 형태를 가질 수 있다. 또한, 도전막들(13)이 워드 라인 또는 선택 라인인 경우, 제2 부분(B)이 실질적으로 전류가 흐르는 주요 통로, 즉, 실질적으로 바이어스가 전달되는 주요 통로로 사용될 수 있다.
한편, 본 발명의 일 실시예에 따르면, 제2 슬릿(SL2)을 통해 식각액이 유입되어 희생막을 제거한 후, 희생막이 제거된 영역에 도전 물질을 채워 도전막(13)을 형성한다. 또한, 제1 슬릿 절연막(SLI)과 슬릿 절연 패턴들(SLIP) 간의 공간, 슬릿 절연 패턴들(SLIP) 간의 공간 및 슬릿 절연 패턴들(SLIP)과 제2 슬릿(SL2) 간의 공간은 제조 과정에서 희생막을 도전막들(13)로 대체하는 통로로 사용된다(화살표 참조). 따라서, 희생막을 충분히 제거하도록 충분한 폭의 통로를 확보해야 한다. 또한, 이를 위해, 제1 슬릿 절연막(SLI1), 슬릿 절연 패턴들(SLIP) 및 제2 슬릿(SL2)의 폭, 막들 간의 간격 등을 적절히 조절해야 한다.
일 예로, 슬릿 절연 패턴들(SLIP)의 제1 방향(I-I') 길이(E)가 길 경우, 제1 슬릿 절연막(SLI1)과 슬릿 절연 패턴들(SLIP)의 사이에 개재된 희생막이 완전히 또는 충분히 제거되지 않을 수 있다. 따라서, 본 발명의 일 실시예에 따르면, 슬릿 절연 패턴들(SLIP)의 길이(E)를 상대적으로 감소시킴으로써 제1 슬릿 절연막(SLI1)과 슬릿 절연 패턴들(SLIP)의 사이에 개재된 희생막이 완전히 또는 충분히 제거되도록 한다. 예를 들어, 슬릿 절연 패턴들(SLIP) 간의 간격(D)이 각각의 슬릿 절연 패턴들의 길이(E)와 동일하거나 그보다 큰 값을 갖도록 설계한다(D≥≥E).
다른 예로, 제2 슬릿(SL2)으로부터의 거리가 멀수록 희생막이 완전히 제거되지 않을 수 있다. 따라서, 본 발명의 일 실시예에 따르면, 슬릿 절연 패턴들(SLIP)과 제2 슬릿(SL2) 간의 간격(H)을 상대적으로 감소시킴으로 상대적으로 먼 거리에 위치된 희생막도 제거될 수 있도록 한다. 예를 들어, 슬릿 절연 패턴들(SLIP)과 제2 슬릿(SL2) 간의 간격(H)이 제1 슬릿 절연막(SLI1)과 슬릿 절연 패턴들(SLIP) 간의 간격(F) 또는 슬리 절연 패턴들(SLIP)의 폭(G)에 비해 작은 값을 갖도록 설계한다(F>H, G>H).
또 다른 예로, 제1 슬릿 절연막(SLI1)과 슬릿 절연 패턴들(SLIP) 간의 간격이 좁을 경우, 이들 사이로 식각액이 충분히 유입되지 못해 제1 슬릿 절연막(SLI1)과 슬릿 절연 패턴들(SLIP) 간의 희생막이 완전히 제거되지 않을 수 있다. 따라서, 본 발명의 일 실시예에 따르면, 제1 슬릿 절연막(SLI1)과 슬릿 절연 패턴들(SLIP) 간의 간격을 상대적으로 증가시킴으로써 이들 사이로 식각액이 충분히 유입될 수 있도록 한다. 예를 들어, 제1 슬릿 절연막(SLI1)과 슬릿 절연 패턴들(SLIP) 간의 간격(F)이 슬리 절연 패턴들(SLIP)의 폭(G) 또는 슬릿 절연 패턴들(SLIP)과 제2 슬릿(SL2) 간의 간격(H)에 비해 큰 값을 갖도록 설계한다(F>G, F>H, F>G>H).
전술한 바와 같은 구조에 따르면, 도전막(13)이 벤딩되는 영역을 제1 슬릿 절연막(SLI1)과 슬릿 절연 패턴들(SLIP)의 사이로 제어할 수 있다. 따라서, 전류 또는 바이어스가 실질적으로 전달되는 제2 부분(B)이 벤딩되는 것을 방지할 수 있다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 나타낸 도면이다. 도 2a는 단면도이고, 도 2b는 도 2a의 인터커넥션 영역(IC)의 레이아웃이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 2a를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 셀 영역(CELL)의 하부에 주변회로 영역(PERI)이 위치된 구조를 가질 수 있다. 여기서, 셀 영역(CELL)은 제1 기판(20) 상에 위치된 적층물(ST), 채널 구조(CH), 제1 배선들(29), 제1 슬릿 절연막(SLI1), 인터커넥터들(28)을 포함할 수 있다.
적층물(ST)은 교대로 적층된 도전막들(21) 및 절연막들(22)을 포함한다. 또한, 적층물(ST)은 일부 영역에 잔류하는 희생막들(23)을 포함할 수 있다. 따라서, 적층물(ST)은 일부 영역에서는 교대로 적층된 희생막들(23) 및 절연막들(22)을 포함하고, 일부 영역에서는 교대로 적층된 도전막들(21) 및 절연막들(22)을 포함한다. 또한, 희생막들(23)과 도전막들(21)의 사이에는 슬릿 절연막(24)이 개재될 수 있다.
일 예로, 최상부 적어도 하나의 도전막(21)은 드레인 선택 라인이고, 최하부 적어도 하나의 도전막(21)은 소스 선택 라인이고, 나머지 도전막들(21)은 워드라인일 수 있다. 이러한 구조에 따르면, 적어도 하나의 소스 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 드레인 선택 트랜지스터가 직렬로 연결되어 하나의 메모리 스트링을 구성한다. 또한, 제1 기판(20)은 소스막 또는 소스 영역을 포함할 수 있다.
다른 예로, 최상부 적어도 하나의 도전막(21)은 선택 라인이고, 나머지 도전막들(21)은 워드라인이고, 제1 기판(20)은 파이프 게이트일 수 있다. 이러한 구조에 따르면, 적어도 하나의 소스 선택 트랜지스터, 복수의 소스 사이드 메모리 셀들, 적어도 하나의 파이프 트랜지스터, 복수의 드레인 사이드 메모리 셀들 및 적어도 하나의 드레인 선택 트랜지스터가 직렬로 연결되어 하나의 메모리 스트링을 구성한다.
적층물(ST)은 셀 어레이 영역(CA)과 인터커넥션 영역(IC)을 포함할 수 있다. 셀 어레이 영역(CA)에는 적층된 메모리 셀들을 포함하는 메모리 스트링들이 위치될 수 있다. 인터커넥션 영역(IC)은 도전막들(21)에 각각 바이어스를 인가하기 위한 영역으로, 도전막들(21)을 각각 노출시키도록 계단 형태로 패터닝될 수 있다. 예를들어, 도전막들(21)에 각각 연결된 콘택 플러그들(미도시됨)과 같은 인터커넥션이 위치될 수 있다.
채널 구조들(CH)은 셀 어레이 영역(CA)에 위치되며 적층물(ST)을 관통한다. 예를 들어, 채널 구조(CH)는 적층물(ST) 중 도전막들(21) 및 절연막들(22)이 교대로 적층된 영역을 관통하며, 채널 구조(CH)는 기판(20)에 포함된 소스막 또는 소스 영역과 연결된다. 채널 구조(CH)는 채널막(26) 및 채널막(26)의 측벽을 감싸는 데이터 저장막(25)을 포함하며, 채널막(26) 내에 갭필 절연막(27)이 채워질 수 있다.
인터커넥터들(28)은 셀 어레이 영역(CA) 또는 인터커넥션 영역(R2)에 위치될 수 있으며, 적층물(ST)을 관통하여 상부 배선(29)과 하부배선(32)을 전기적으로 연결시킬 수 있다. 예를 들어, 인터커넥터들(28)은 콘택플러그일 수 있으며, 도전막일 수 있다. 인터커넥터들(28)은 적층물(ST) 중 희생막들(23) 및 절연막들(22)이 교대로 적층된 영역을 관통한다. 여기서, 희생막들(23)은 비도전성 물질로 형성되므로, 인터커넥터들(28)과 도전막들(23)을 상호 절연시키는 역할을 하게 된다. 또한, 인터커넥터들(28)은 적층물(ST)의 하부에 위치된 제1 기판(20)을 관통할 수 있다. 제1 기판(20)이 폴리실리콘막 등인 경우, 인터커넥터들(28)과 제1 기판(20)이 전기적으로 연결되는 것을 방지하도록, 인터커넥터들(28)과 제1 기판(20)의 사이에 절연막(24)이 개재될 수 있다.
주변회로 영역(PERI)은 제2 기판(30), 트랜지스터, 제2 배선(32) 및 콘택플러그들(36)을 포함할 수 있다. 제2 기판(30)은 실리콘(Si), 저마늄(Ge) 등을 포함하는 반도체 기판일 수 있다. 제2 배선(32)은 제2 기판(30)과 적층물(ST)의 사이에 위치되며, 제1 기판(20)과 제2 기판(30)의 사이의 절연막(31) 내에 위치될 수 있다. 트랜지스터는 게이트 전극(33), 제2 기판(30) 내의 정션(34)을 포함할 수 있으며, 콘택 플러그들(36)에 의해 정션(34)과 제2 배선들(32)을 전기적으로 연결시킬 수 있다. 또한, 제2 기판(30)은 소자 분리막(35)을 포함할 수 있다.
도 2b를 참조하면, 적층물(ST)의 인터커넥션 영역(IC)은 제1 슬릿 절연막(SLI1), 슬릿 절연 패턴들(SLIP) 및 제2 슬릿 절연막(SLI2)을 포함한다. 또한, 적층물(ST)의 인터커넥션 영역(IC)은 제3 슬릿 절연막(SLI3)을 더 포함할 수 있다.
여기서, 제1 슬릿 절연막(SLI1)은 도전막들(21)과 절연막들(22)이 교대로 적층된 제2 영역(R2)과 희생막들(23)과 절연막들(22)이 교대로 적층된 제1 영역(R1)을 상호 분리시킨다. 예를 들어, 제1 슬릿 절연막(SLI1)은 폐곡선의 단면을 갖고, 폐곡선의 형태를 갖는 제1 슬릿 절연막(SLI1) 내에 제1 영역(R1)이 위치된다.
제3 슬릿 절연막(SLI3)은 제2 영역(R2) 내에 위치되고, 적층물(ST)을 관통하여 제1 방향(I-I')으로 확장될 수 있다. 여기서, 제2 슬릿 절연막(SLI2)은 슬릿 절연 패턴들(SLIP)과 제3 슬릿 절연막(SLI3)의 사이에 위치된다. 이러한 경우, 도전막들(21) 중 적어도 하나의 도전막(21)은 제1 슬릿 절연막(SLI1)과 슬릿 절연 패턴들(SLIP)의 사이에서 부분적으로 벤딩되고, 나머지 영역에서는 평평한 구조를 가질 수 있다. 예를 들어, 적어도 하나의 도전막(21)은 제1 슬릿 절연막(SLI1)과 슬릿 절연 패턴들(SLIP)의 사이에서 제1 기판(20)에 대해 소정 각도로 벤딩되고, 제2 슬릿 절연막(SLI2)과 슬릿 절연 패턴들(SLIP)의 사이 및 제3 슬릿 절연막(SLI3)과 제2 슬릿 절연막(SLI2)의 사이에서는 제1 기판(20)과 평행할 수 있다.
도 3a 내지 도 6a 및 도 3b 내지 도 6b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 각 번호의 a도는 인터컥넥션 영역(IC)의 단면도이고, 각 번호의 b도는 셀 어레이 영역(CA)의 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
참고로, 각 번호의 a도는 설명의 편의를 위해, 적층물(ST)의 하부에 위치된 희생막들(41A~41C) 및 절연막들(42A~42C)은 "L"로 표시하고, 적층물(ST)의 상부에 위치된 희생막들(41A~41C) 및 절연막들(42A~42C)은 "U"로 표시하고, 적층물(ST)의 중간에 위치된 희생막들(41A~41C) 및 절연막들(42A~42C)은 "M"으로 표시했다. 또한, 각 번호의 b도는 설명의 편의를 위해, 적층물(ST)의 일부 레벨만을 도시하였다.
도 3a 및 도 3b를 참조하면, 희생막들(41A~41C) 및 절연막들(42A~42C)이 교대로 적층된 적층물(ST)을 형성한다. 여기서, 희생막들(41A~41C)은 절연막들(42A~42C)에 대해 식각 선택비가 높은 물질로 형성될 수 있다. 예를 들어, 희생막들(41A~41C)은 질화막이고 절연막들(42A~42C)은 산화막일 수 있다.
이어서, 적층물(ST)을 관통하는 채널 구조(CH)를 형성한다. 예를 들어, 적층물(ST)을 관통하는 홀을 형성한 후, 홀 내에 제1 메모리막(51, 52)을 형성한다. 이어서, 제1 메모리막(51, 52) 내에 채널막(53) 및 갭필 절연막(54)을 형성한다. 여기서, 제1 메모리막(51, 52)은 터널절연막, 데이터 저장막 및 전하차단막 중 적어도 하나를 포함할 수 있고, 데이터 저장막은 실리콘, 질화물, 플로팅 게이트, 전하트랩물질, 나노 닷, 상변화 물질, 가변 저항 물질 등을 포함할 수있다. 예를 들어, 제1 메모리막(51, 52)은 채널막(53)의 측벽을 감싸는 터널절연막(52) 및 터널절연막(52)을 감싸는 데이터 저장막(51)을 포함할 수 있다. 또한, 데이터 저장막(51)은 후속 공정에서 산화되는 두께를 고려하여 상대적으로 두꺼운 두께로 형성될 수 있다.
이어서, 적층물(ST)을 관통하는 제1 슬릿 절연막(43A), 슬릿 절연 패턴들(43B) 및 제3 슬릿 절연막(43C)을 형성한다. 여기서, 제1 슬릿 절연막(43A), 슬릿 절연 패턴들(43B) 및 제3 슬릿 절연막(43C)은 동시에 형성되거나, 순차적으로 형성될 수 있다. 또한, 제1 슬릿 절연막(43A), 슬릿 절연 패턴들(43B) 및 제3 슬릿 절연막(43C)은 산화물을 포함할 수 있다.
제1 슬릿 절연막(43A)은 일 방향으로 확장된 라인 형태를 가질 수 있다. 각각의 슬릿 절연 패턴들(43B)은 아일랜드 형태를 가질 수 있으며, 복수의 슬릿 절연 패턴들(43B)이 일 방향을 따라 소정 간격으로 배열될 수 있다. 제3 슬릿 절연막(43C)은 일 방향으로 확장된 라인 형태를 가질 수 있으며, 제1 슬릿 절연막(43A)과 평행하게 확장될 수 있다.
예를 들어, 적층물(ST)을 관통하는 제1 슬릿들을 형성한 후, 제1 슬릿들 내에 절연막을 채워 제1 슬릿 절연막(43A), 슬릿 절연 패턴들(43B) 및 제3 슬릿 절연막(43C)을 형성할 수 있다. 제1 슬릿 절연막(43A), 슬릿 절연 패턴들(43B) 및 제3 슬릿 절연막(43C)은 슬릿을 완전히 채우도록 형성되거나, 빈 공간, 예를 들어, 보이드(V)를 포함하도록 형성될 수 있다.
여기서, 제1 슬릿 절연막(43A)과 슬릿 절연 패턴들(43B) 간의 간격에 비해 슬릿 절연 패턴들(43B)과 제3 슬릿 절연막(43C) 간의 간격이 더 넓도록, 제1 슬릿 절연막(43A), 슬릿 절연 패턴들(43B) 및 제3 슬릿 절연막(43C)을 배열할 수 있다. 이를 통해, 슬릿 절연 패턴들(43B)과 제3 슬릿 절연막(43C)의 사이에 제2 슬릿이 형성될 공간을 확보할 수 있다.
또한, 후속 공정에서 희생막들(41A~41C)을 제거할 충분한 폭의 통로를 확보하도록, 각각의 슬릿 절연 패턴들(43B)은 상대적으로 짧은 길이를 갖고 이웃한 슬릿 절연 패턴들(43B)은 상대적으로 넓은 간격을 갖도록, 슬릿 절연 패턴들(43B)을 형성한다.
이어서, 적층물(ST)을 관통하는 제2 슬릿(SL2)을 형성한다. 여기서, 제2 슬릿(SL2)은 슬릿 절연 패턴들(43B)과 제3 슬릿 절연막(43C)의 사이에 위치된다. 따라서, 슬릿 절연 패턴들(43B)은 제1 슬릿 절연막(43A)과 제2 슬릿(SL2)의 사이에 위치된다. 또한, 제2 슬릿(SL2)을 통해 희생막들(41A~41C)이 노출된다.
도 4a 및 도 4b를 참조하면, 제2 슬릿(SL2)을 통해 노출된 희생막들(41A~41C)을 제거하여 개구부들(OP)을 형성한다. 이때, 제1 슬릿 절연막(43A)의 일측에 위치된 희생막들(41A~41C)은 잔류시키고, 제1 슬릿 절연막(43A)의 타측에 위치된 희생막들(41A~41C)은 제거하여, 개구부들(OP)을 형성한다. 이를 통해, 인터커넥션 영역(IC)에서는 개구부들(OP) 내에 제1 슬릿 절연막들(43A)이 노출될 수 있다. 또한, 셀 어레이 영역(CA)에서는 개구부들(OP) 내에 채널 구조(CH)가 노출될 수 있다.
예를 들어, 제2 슬릿(SL2)을 통해 유입된 식각액이 슬릿 절연 패턴들(43B)과 제2 슬릿(SL2)의 사이에 개재된 희생막들(41A~41C)을 선택적으로 식각하고, 슬릿 절연 패턴들(43B)의 사이에 개재된 희생막들(41A~41C)을 선택적으로 식각한다. 또한, 식각액이 슬릿 절연 패턴들(43B) 사이의 공간을 통해 유입되어, 제1 슬릿 절연막(43A)과 슬릿 절연 패턴들(43B)의 사이에 개재된 희생막들(41A~41C)을 선택적으로 식각한다. 이때, 앞서 도 1c를 참조하여 설명한 바와 같이, 슬릿 절연 패턴들(43B)의 길이를 감소시키고 슬릿 절연 패턴들(43B) 간의 공간을 확보함으로써, 제1 슬릿 절연막(43A)과 슬릿 절연 패턴들(43B)의 사이에 개재된 희생막들(41A~41C)을 완전히 또는 충분히 제거할 수 있다. 여기서, "충분히 제거"는 제1 슬릿 절연막(43A)과 슬릿 절연 패턴들(43B)의 사이에 잔류한 희생막들(41A~41C)에 의해 슬릿 절연 패턴들(43B)의 수축이 영향받지 않을 정도로 희생막들(41A~41C)이 충분히 제거된 것을 의미한다.
이를 통해, 슬릿 절연 패턴들(43B) 및 제3 슬릿 절연막(43C)은 양측의 희생막들(41A~41C)이 모두 제거된다. 반면에, 제1 슬릿 절연막(43A)은 일측에 희생막들(41A~41C)이 잔류하고 타측에는 개구부들(OP)이 존재하게 된다. 즉, 제1 슬릿 절연막(43A)은 비대칭적인 주변 환경을 갖게 된다.
도 5a 및 도 5b를 참조하면, 개구부들(OP)을 통해 노출된 제1 메모리막(51, 52)을 일부 두께 산화시켜 제1 전하차단막(55)을 형성한다. 예를 들어, 데이터 저장막(51)을 일부 두께 산화시켜 제1 전하차단막(55)을 형성한다. 이를 통해, 데이터 저장막(51)은 외면에 요철을 갖게 된다.
이때, 제1 전하차단막(55)을 형성하기 위한 산화 공정을 실시하는 과정에서, 제1 슬릿 절연막(43A), 슬릿 절연 패턴들(43B) 및 제3 슬릿 절연막(43C)이 수축될 수 있다. 일 예로, 제1 슬릿 절연막(43A)은, 일측에 잔류하는 희생막들(41A~41C)에 의해 일측이 지지되기 때문에, 개구부들(OP)과 접한 부분이 희생막들(41A~41C)과 접한 부분에 비해 더 수축될 수 있다. 따라서, 제1 슬릿 절연막(43A)은 비대칭으로 수축될 수 있다. 다른 예로, 제1 슬릿 절연막(43A)과 슬릿 절연 패턴들(43B)은 서로 다른 수축율로 수축될 수 있다. 슬릿 절연 패턴들(43B)은 양측에 개구부들(OP)을 가지므로, 일측에 한해 개구부들(OP)을 갖는 제1 슬릿 절연막(43A)에 비해 더 많이 수축될 수 있다. 따라서, 슬릿 절연 패턴들(43B)이 제1 슬릿 절연막(43A)에 비해 낮은 높이를 가질 수 있다. 제3 슬릿 절연막(43C)은 양측에 개구부들(OP)을 가지므로, 제1 슬릿 절연막(43A)에 비해 더 많이 수축되고 제1 슬릿 절연막(43A)에 비해 낮은 높이를 가질 수 있다.
이와 같이, 제1 슬릿 절연막(43A), 슬릿 절연 패턴들(43B) 및 제3 슬릿 절연막(43C)이 수축되는 경우, 이들과 연결된 절연막들(42A~42C)의 부분적인 벤딩이 유발될 수 있다. 또한, 절연막들(42A~42C)의 사이에 정의된 개구부들(OP) 또한 부분적으로 벤딩될 수 있다. 예를 들어, 제1 슬릿 절연막(43A)과 슬릿 절연 패턴들(43B) 사이의 절연막들(42A~42C) 및 개구부들(OP)이 벤딩되고, 슬릿 절연 패턴들(43B)과 제2 슬릿(SL2) 사이의 절연막들(42A~42C) 및 개구부들(OP)은 평평한 구조를 유지하고, 제3 슬릿 절연막(43C)과 제2 슬릿(SL2) 사이의 절연막들(42A~42C) 및 개구부들(OP)은 평평한 구조를 유지할 수 있다.
참고로, 제1 전하차단막(55)을 형성하기 위한 산화 공정은 생략될 수 있으며, 이러한 경우, 절연막들(42A~42C) 및 개구부들(OP)은 평평한 구조를 유지할 수 있다.
도 6a 및 도 6b를 참조하면, 개구부들(OP) 내에 도전막들(44A~44C)을 형성한 후, 제2 슬릿(SL) 내에 제2 슬릿 절연막(46)을 형성한다.
앞서 도 5a 및 도 5b의 산화 공정을 수행한 경우, 부분적으로 벤딩된 개구부들(OP) 내에 도전막들(44A~44C)을 형성하므로 도전막들(44A~44C) 중 적어도 하나의 도전막(44A~44C) 또한 부분적으로 벤딩된 구조를 가질 수 있다. 예를 들어, 도전막들(44A~44C) 중 최하부 적어도 하나의 도전막(44A)은 제1 슬릿 절연막(43A)과 슬릿 절연 패턴들(43B)의 사이에서 상부로 벤딩되고, 도전막들(44A~44C) 중 최상부 적어도 하나의 도전막(44A)은 제1 슬릿 절연막(43A)과 슬릿 절연 패턴들(43B)의 사이에서 하부로 벤딩되고, 나머지 도전막들(44B)은 평평한 구조를 가질 수 있다.
한편, 도 5a 및 도 5b의 산화 공정을 생략하더라도, 그 외의 고온 공정에 의해 절연막들(42A~42C) 및 개구부들(OP)의 벤딩이 유발될 수 있다. 예를 들어, 도전막들(44A~44C)을 형성하기 전에 제2 메모리막들(45)을 추가로 형성할 수 있으며, 이 과정에서 고온 공정이 수행될 수 있다. 여기서, 제2 메모리막들(45)은 터널절연막, 데이터 저장막 및 전하차단막 중 적어도 하나를 포함할 수 있으며, 제2 전하차단막일 수 있다. 예를 들어, 제2 전하차단막은 알루미늄산화막(Al2O3) 등의 고유전상수 물질을 포함한다. 따라서, 제2 메모리막들(45)을 추가로 형성하는 과정에서, 앞서 도 5a를 참조하여 설명한 바와 같이 제1 슬릿 절연막(43A), 슬릿 절연 패턴들(43B) 및 제3 슬릿 절연막(43C)이 수축될 수 있다. 또한, 절연막들(42A~42C) 및 개구부들(OP)이 부분적으로 벤딩되고, 적어도 하나의 도전막(44A~44C)이 부분적으로 벤딩된 구조를 가질 수 있다.
전술한 바와 같은 제조 방법에 따르면, 슬릿 절연 패턴들(43B)의 길이 및 간격을 조정함으로써, 제1 슬릿 절연막(43A)과 슬릿 절연 패턴들(43B) 간의 희생막들(41A~41C)을 완전히 또는 충분히 제거할 수 있다. 따라서, 후속 고온 공정에서 제1 슬릿 절연막(43A) 및 슬릿 절연 패턴들(43B)이 수축되고, 그로 인해 적어도 하나의 도전막(44A~44C)의 부분적 벤딩이 유발되더라도, 벤딩 구간을 제1 슬릿 절연막(43A)과 슬릿 절연 패턴들(43B)의 사이로 한정할 수 있다. 이러한 경우, 도전막들(44A~44C) 중 바이어스가 주로 전달되는 부분, 즉, 슬릿 절연 패턴들(43B)과 제2 슬릿 절연막(46) 사이의 영역이 벤딩되는 것을 방지할 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있다. 또한, 메모리 장치는(1200)는 앞서 도 1a 내지 도 6b를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 6b를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200)는 기판 상에 위치되고, 희생막들 및 절연막들이 교대로 적층된 제1 영역 및 도전막들 및 절연막들이 교대로 적층된 제2 영역을 포함하는 적층물; 상기 제1 영역과 상기 제2 영역의 경계에 위치되고, 상기 적층물을 관통하여 일 방향으로 확장된 제1 슬릿 절연막; 및 상기 제2 영역 내에 위치되고, 상기 적층물을 관통하여 상기 일 방향을 따라 배열된 복수의 슬릿 절연 패턴들을 포함하도록 구성되고, 상기 도전막들 중 적어도 하나의 도전막은 상기 제1 슬릿 절연막과 상기 슬릿 절연 패턴들의 사이에서 벤딩될 수 있다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상되고 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 및 특성 또한 향상시킬 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있다. 또한, 메모리 장치(1200')는 앞서 도 1a 내지 도 6b를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 6b를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200')는 기판 상에 위치되고, 희생막들 및 절연막들이 교대로 적층된 제1 영역 및 도전막들 및 절연막들이 교대로 적층된 제2 영역을 포함하는 적층물; 상기 제1 영역과 상기 제2 영역의 경계에 위치되고, 상기 적층물을 관통하여 일 방향으로 확장된 제1 슬릿 절연막; 및 상기 제2 영역 내에 위치되고, 상기 적층물을 관통하여 상기 일 방향을 따라 배열된 복수의 슬릿 절연 패턴들을 포함하도록 구성되고, 상기 도전막들 중 적어도 하나의 도전막은 상기 제1 슬릿 절연막과 상기 슬릿 절연 패턴들의 사이에서 벤딩될 수 있다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상되고 특성이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 집적도 및 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 9는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(2100)는 앞서 도 1a 내지 도 6b를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 6b를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(2100)는 기판 상에 위치되고, 희생막들 및 절연막들이 교대로 적층된 제1 영역 및 도전막들 및 절연막들이 교대로 적층된 제2 영역을 포함하는 적층물; 상기 제1 영역과 상기 제2 영역의 경계에 위치되고, 상기 적층물을 관통하여 일 방향으로 확장된 제1 슬릿 절연막; 및 상기 제2 영역 내에 위치되고, 상기 적층물을 관통하여 상기 일 방향을 따라 배열된 복수의 슬릿 절연 패턴들을 포함하도록 구성되고, 상기 도전막들 중 적어도 하나의 도전막은 상기 제1 슬릿 절연막과 상기 슬릿 절연 패턴들의 사이에서 벤딩될 수 있다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 8을 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상되고 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 10은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(3500)는 앞서 도 1a 내지 도 6b를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 6b를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(3500)는 기판 상에 위치되고, 희생막들 및 절연막들이 교대로 적층된 제1 영역 및 도전막들 및 절연막들이 교대로 적층된 제2 영역을 포함하는 적층물; 상기 제1 영역과 상기 제2 영역의 경계에 위치되고, 상기 적층물을 관통하여 일 방향으로 확장된 제1 슬릿 절연막; 및 상기 제2 영역 내에 위치되고, 상기 적층물을 관통하여 상기 일 방향을 따라 배열된 복수의 슬릿 절연 패턴들을 포함하도록 구성되고, 상기 도전막들 중 적어도 하나의 도전막은 상기 제1 슬릿 절연막과 상기 슬릿 절연 패턴들의 사이에서 벤딩될 수 있다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상되고 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
본 발명의 기술 사상은 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11: 희생막 12: 절연막
13: 도전막 14: 절연막
20: 기판 21: 도전막
22: 절연막 23: 희생막
24: 절연막 25: 메모리막
26: 채널막 27: 갭필 절연막
28: 인터커넥터 29: 제1 배선
30: 제2기판 31: 절연막
32: 제2 배선 33: 게이트 전극
34: 정션 35: 소자분리막

Claims (40)

  1. 기판 상에 위치되고, 희생막들 및 절연막들이 교대로 적층된 제1 영역 및 도전막들 및 절연막들이 교대로 적층된 제2 영역을 포함하는 적층물;
    상기 제1 영역과 상기 제2 영역의 경계에 위치되고, 상기 적층물을 관통하여 일 방향으로 확장된 제1 슬릿 절연막; 및
    상기 제2 영역 내에 위치되고, 상기 적층물을 관통하여 상기 일 방향을 따라 배열된 복수의 슬릿 절연 패턴들을 포함하고,
    상기 도전막들 중 적어도 하나의 도전막은 상기 제1 슬릿 절연막과 상기 슬릿 절연 패턴들의 사이에서 벤딩된
    반도체 장치.
  2. 제1항에 있어서,
    상기 도전막들 중 제1 도전막은 상기 제1 슬릿 절연막과 상기 슬릿 절연 패턴들의 사이에서 상부로 벤딩되고, 상기 도전막들 중 상기 제1 도전막에 비해 높은 레벨에 위치된 제2 도전막은 상기 제1 슬릿 절연막과 상기 슬릿 절연 패턴들의 사이에서 하부로 벤딩된
    반도체 장치.
  3. 제1항에 있어서,
    상기 제2 영역 내에 위치되고 상기 적층물을 관통하여 상기 일 방향으로 확장된 제2 슬릿 절연막을 더 포함하고, 상기 슬릿 절연 패턴들은 상기 제1 슬릿 절연막과 상기 제2 슬릿 절연막의 사이에 위치된
    반도체 장치.
  4. 제3항에 있어서,
    상기 적어도 하나의 도전막은 상기 제2 슬릿 절연막과 상기 슬릿 절연 패턴들의 사이에서 상기 기판과 평행하고, 상기 제1 슬릿 절연막과 상기 슬릿 절연 패턴들의 사이에서 상기 기판에 대해 소정 각도로 벤딩된
    반도체 장치.
  5. 제3항에 있어서,
    상기 제1 슬릿 절연막과 상기 슬릿 절연 패턴들 간의 간격은 각각의 상기 슬릿 절연 패턴들의 폭에 비해 큰 값을 갖고, 각각의 상기 슬릿 절연 패턴들의 폭은 상기 슬릿 절연 패턴들과 상기 제2 슬릿 절연막의 간격에 비해 큰 값을 갖는
    반도체 장치.
  6. 제1항에 있어서,
    상기 슬릿 절연 패턴들과 상기 제1 슬릿 절연막의 높이 차이로 인해, 상기 적어도 하나의 도전막이 부분적으로 벤딩된
    반도체 장치.
  7. 제1항에 있어서,
    이웃한 슬릿 절연 패턴들 간의 간격이 각각의 상기 슬릿 절연 패턴들의 길이와 동일하거나 그보다 큰 값을 갖는
    반도체 장치.
  8. 제1항에 있어서,
    상기 제1 슬릿 절연막은 상기 제1 영역과 상기 제2 영역을 상호 분리시키는
    반도체 장치.
  9. 제1항에 있어서,
    상기 제1 슬릿 절연막은 폐곡선의 단면을 갖고, 상기 폐곡선 형태의 제1 슬릿 절연막 내에 상기 제1 영역이 위치된
    반도체 장치.
  10. 제1항에 있어서,
    상기 기판과 상기 적층물의 사이에 위치된 배선; 및
    상기 적층물의 상기 제1 영역을 관통하고 상기 배선과 연결된 인터커넥터
    를 더 포함하는 반도체 장치.
  11. 제1항에 있어서,
    상기 제2 영역 내에 위치되고 상기 적층물을 관통하여 상기 일 방향으로 확장된 제2 슬릿 절연막; 및
    상기 제2 영역 내에 위치되고, 상기 적층물을 관통하여 상기 일 방향으로 확장된 제3 슬릿 절연막을 더 포함하고,
    상기 슬릿 절연 패턴들은 상기 제1 슬릿 절연막과 상기 제2 슬릿 절연막의 사이에 위치되고, 상기 제2 슬릿 절연막은 상기 슬릿 절연 패턴들과 상기 제3 슬릿 절연막의 사이에 위치된
    반도체 장치.
  12. 제11항에 있어서,
    상기 적어도 하나의 도전막은 상기 제2 슬릿 절연막과 상기 슬릿 절연 패턴들의 사이 및 상기 제3 슬릿 절연막과 상기 제2 슬릿 절연막의 사이에서 상기 기판과 평행하고, 상기 제1 슬릿 절연막과 상기 슬릿 절연 패턴들의 사이에서 상기 기판에 대해 소정 각도로 벤딩된
    반도체 장치.
  13. 교대로 적층된 희생막들 및 절연막들을 포함하는 제1 적층물;
    교대로 적층된 도전막들 및 절연막들을 포함하는 제2 적층물;
    상기 제1 적층물과 상기 제2 적층물의 사이에 위치되어 일 방향으로 확장된 제1 슬릿 절연막;
    상기 제2 적층물을 관통하고, 상기 일 방향을 따라 배열된 복수의 슬릿 절연 패턴들을 포함하고,
    상기 슬릿 절연막 패턴들은 상기 제1 슬릿 절연막에 비해 낮은 높이를 갖는
    반도체 장치.
  14. 제13항에 있어서,
    상기 도전막들 중 적어도 하나의 도전막은,
    상기 슬릿 절연 패턴들과 상기 제1 슬릿 절연막의 높이 차이로 인해 부분적 벤딩된
    반도체 장치.
  15. 제13항에 있어서,
    상기 도전막들 중 적어도 하나의 도전막은,
    상기 제2 슬릿 절연막과 상기 슬릿 절연 패턴들의 사이에서 평평하고, 상기 제1 슬릿 절연막과 상기 슬릿 절연 패턴들의 사이에서 벤딩된
    반도체 장치.
  16. 제13항에 있어서,
    상기 도전막들 중 제1 도전막은 상기 제1 슬릿 절연막과 상기 슬릿 절연 패턴들의 사이에서 상부로 벤딩되고, 상기 도전막들 중 상기 제1 도전막에 비해 높은 레벨에 위치된 제2 도전막은 상기 제1 슬릿 절연막과 상기 슬릿 절연 패턴들의 사이에서 하부로 벤딩된
    반도체 장치.
  17. 제13항에 있어서,
    상기 일 방향으로 이웃한 슬릿 절연 패턴들 간의 간격이 각각의 상기 슬릿 절연 패턴들의 길이와 동일하거나 그보다 큰 값을 갖는
    반도체 장치.
  18. 제13항에 있어서,
    상기 제1 슬릿절연막은 상기 제1 적층물과 상기 제2 적층물을 상호 분리시키는
    반도체 장치.
  19. 제13항에 있어서,
    상기 제1 슬릿 절연막은 폐곡선의 단면을 갖고, 상기 폐곡선 형태의 제1 슬릿 절연막 내에 상기 제1 영역이 위치된
    반도체 장치.
  20. 제13항에 있어서,
    상기 제1 적층물의 하부에 위치된 배선; 및
    상기 제1 적층물을 관통하고 상기 배선과 연결된 인터커넥터
    를 더 포함하는 반도체 장치.
  21. 기판 상에 교대로 적층된 희생막들 및 절연막들을 포함하는 적층물을 형성하는 단계;
    상기 적층물을 관통하여 일 방향으로 확장된 제1 슬릿 절연막을 형성하는 단계;
    상기 적층물을 관통하여 상기 일 방향을 따라 배열된 복수의 슬릿 절연 패턴들을 형성하는 단계;
    상기 슬릿 절연 패턴들이 상기 제1 슬릿 절연막과 제2 슬릿의 사이에 위치되도록, 상기 적층물을 관통하여 일 방향으로 확장된 상기 제2 슬릿을 형성하는 단계; 및
    상기 제2 슬릿을 통해, 상기 제1 슬릿 절연막과 상기 슬릿 절연 패턴들의 사이 및 상기 슬릿 절연 패턴들과 상기 제2 슬릿의 사이에 위치된 상기 희생막들을 도전막들로 대체하는 단계를 포함하고,
    상기 도전막들 중 적어도 하나의 도전막은 상기 제1 슬릿 절연막과 상기 슬릿 절연 패턴들의 사이에서 벤딩된
    반도체 장치의 제조 방법.
  22. 제21항에 있어서,
    상기 도전막들 중 제1 도전막은 상기 제1 슬릿 절연막과 상기 슬릿 절연 패턴들의 사이에서 상부로 벤딩되고, 상기 도전막들 중 상기 제1 도전막에 비해 높은 레벨에 위치된 제2 도전막은 상기 제1 슬릿 절연막과 상기 슬릿 절연 패턴들의 사이에서 하부로 벤딩된
    반도체 장치의 제조 방법.
  23. 제21항에 있어서,
    상기 적어도 하나의 도전막은 상기 제2 슬릿과 상기 슬릿 절연 패턴들의 사이에서 상기 기판과 평행하고, 상기 제1 슬릿 절연막과 상기 슬릿 절연 패턴들의 사이에서 상기 기판에 대해 소정 각도로 벤딩된
    반도체 장치의 제조 방법.
  24. 제21항에 있어서,
    열처리 공정에 의해 상기 제1 슬릿 절연막 및 상기 슬릿 절연 패턴들이 수축되고, 상기 제1 슬릿 절연막과 상기 슬릿 절연 패턴들의 수축율이 상이한
    반도체 장치의 제조 방법.
  25. 제21항에 있어서,
    상기 제1 슬릿 절연막이 비대칭 수축되어 상기 적어도 하나의 도전막이 부분적으로 벤딩된
    반도체 장치의 제조 방법.
  26. 제21항에 있어서,
    상기 제1 슬릿 절연막과 상기 슬릿 절연 패턴들의 수축율 차이로 인해 상기 적어도 하나의 도전막이 부분적으로 벤딩된
    반도체 장치의 제조 방법.
  27. 제21항에 있어서,
    상기 일 방향으로 이웃한 슬릿 절연 패턴들 간의 간격이 각각의 상기 슬릿 절연 패턴들의 길이와 동일하거나 그보다 큰 값을 갖는
    반도체 장치의 제조 방법.
  28. 제21항에 있어서,
    상기 제1 슬릿 절연막은 폐곡선의 단면을 갖고, 상기 폐곡선 형태의 제1 슬릿 절연막 내에 상기 제1 영역이 위치된 반도체 장치의 제조 방법.
  29. 제21항에 있어서,
    상기 적층물을 형성하기 전에, 상기 기판 상에 배선을 형성하는 단계; 및
    상기 적층물에 잔류하는 상기 희생막들 및 상기 절연막들을 관통하고 상기 배선과 연결된 인터커넥터를 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  30. 교대로 적층된 희생막들 및 절연막들을 포함하는 적층물을 형성하는 단계;
    상기 적층물을 관통하여 일 방향으로 확장된 제1 슬릿 절연막을 형성하는 단계;
    상기 적층물을 관통하여 상기 일 방향을 따라 배열된 복수의 슬릿 절연 패턴들을 형성하는 단계;
    상기 슬릿 절연 패턴들이 상기 제1 슬릿 절연막과 제2 슬릿의 사이에 위치되도록, 상기 적층물을 관통하여 일 방향으로 확장된 상기 제2 슬릿을 형성하는 단계;
    상기 제1 슬릿 절연막의 일 측에 위치된 희생막들은 잔류되고 상기 제1 슬릿 절연막의 타측에 위치된 희생막들은 제거되도록, 상기 제2 슬릿을 통해 상기 희생막들을 제거하여 개구부들을 형성하는 단계;
    열처리 공정에 의해, 상기 제1 슬릿 절연막과 상기 슬릿 절연 패턴들이 상이한 높이로 수축되는 단계; 및
    상기 개구부들 내에 도전막들을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  31. 제30항에 있어서,
    상기 제1 슬릿 절연막과 상기 슬릿 절연 패턴들의 수축율 차이로 인해, 상기 도전막들 중 적어도 하나의 도전막은 상기 제1 슬릿 절연막과 상기 슬릿 절연 패턴들의 사이에서 부분적으로 벤딩된
    반도체 장치의 제조 방법.
  32. 제30항에 있어서,
    상기 제1 슬릿 절연막이 비대칭 수축되어, 상기 도전막들 중 적어도 하나의 도전막은 상기 제1 슬릿 절연막과 상기 슬릿 절연 패턴들의 사이에서 부분적으로 벤딩된
    반도체 장치의 제조 방법.
  33. 제30항에 있어서,
    상기 개구부들을 형성하는 단계는,
    상기 제1 슬릿 절연막과 상기 슬릿 절연 패턴들의 사이 및 상기 슬릿 절연 패턴들과 상기 제2 슬릿의 사이에 위치된 희생막들을 제거하는
    반도체 장치의 제조 방법.
  34. 제30항에 있어서,
    상기 도전막들을 형성하기 전에 상기 개구부들 내에 메모리막을 형성하는 단계를 더 포함하고,
    상기 메모리막 형성 단계는 상기 열처리 공정을 포함하는
    반도체 장치의 제조 방법.
  35. 제30항에 있어서,
    상기 적층물을 관통하는 채널막 및 상기 채널막의 측벽을 감싸는 메모리막을 형성하는 단계; 및
    상기 개구부를 통해 노출된 상기 메모리막을 일부 두께 산화시키는 단계를 더 포함하고,
    상기 메모리막 산화 단계는 상기 열처리 공정을 포함하는
    반도체 장치의 제조 방법.
  36. 제30항에 있어서,
    상기 도전막들 중 적어도 하나의 도전막은 상기 제2 슬릿과 상기 슬릿 절연 패턴들의 사이에서 평평하고, 상기 제1 슬릿 절연막과 상기 슬릿 절연 패턴들의 사이에서 벤딩된
    반도체 장치의 제조 방법.
  37. 제30항에 있어서,
    상기 도전막들 중 제1 도전막은 상기 제1 슬릿 절연막과 상기 슬릿 절연 패턴들의 사이에서 상부로 벤딩되고, 상기 도전막들 중 상기 제1 도전막에 비해 높은 레벨에 위치된 제2 도전막은 상기 제1 슬릿 절연막과 상기 슬릿 절연 패턴들의 사이에서 하부로 벤딩된
    반도체 장치의 제조 방법.
  38. 제30항에 있어서,
    상기 일 방향으로 이웃한 슬릿 절연 패턴들 간의 간격이 각각의 상기 슬릿 절연 패턴들의 일 방향 길이와 동일하거나 그보다 큰 값을 갖는
    반도체 장치의 제조 방법.
  39. 제30항에 있어서,
    상기 제1 슬릿 절연막은 폐곡선의 단면을 갖고, 상기 폐곡선 형태의 제1 슬릿 절연막 내에 상기 제1 영역이 위치된
    반도체 장치의 제조 방법.
  40. 제30항에 있어서,
    상기 적층물을 형성하기 전에, 배선을 형성하는 단계; 및
    상기 적층물에 잔류하는 상기 희생막들 및 상기 절연막들을 관통하고 상기 배선과 연결된 인터커넥터를 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
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