JP2019169489A - 記憶装置及びその製造方法 - Google Patents

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Abstract

【課題】コンタクト領域の面積の縮小が可能な記憶装置を提供する。【解決手段】実施形態の記憶装置は、第１の方向、及び、第１の方向に垂直な第２の方向に平行な第１の導電層と、第１の導電層に対し第１の方向及び第２の方向に垂直な第３の方向に位置する第２の導電層と、第３の導電層と、第４の導電層と、第３の方向に伸長し、第１の導電層に接続される第１の電極と、第２の導電層に接続される第２の電極と、第３の導電層に接続され、第１の電極との間に第２の電極が位置する第３の電極と、第３の方向に伸長し、第４の導電層に接続され、第２の電極との間に第３の電極が位置する第４の電極と、を備え、第１の電極と第２の電極との間に第３の導電層及び第４の導電層が存在せず、第２の電極と第３の電極との間に第４の導電層が存在せず、第２の電極と第３の電極との間に第２の導電層が存在しない領域がある。【選択図】図３

Description

実施形態は、記憶装置及びその製造方法に関する。
記憶装置の高集積化のため、メモリセルを３次元的に配置した３次元メモリが実用化されている。３次元メモリでは、積層された配線層へ電圧又は電流を印加するためのコンタクト電極を形成することが必要となる。
コンタクト電極は、メモリセルアレイから引き出された配線層に対し、メモリセルアレイの周辺のコンタクト領域で接続される。コンタクト領域の面積が大きくなると、チップ面積の増大につながるため好ましくない。特に、高集積化が進み積層される配線層の数が増えると、コンタクト電極の数も増加する。このため、コンタクト領域の面積を縮小することが望まれる。
特開２０１１−１００９２１号公報
実施形態の目的は、コンタクト領域の面積の縮小が可能な記憶装置を提供することにある。
実施形態の記憶装置は、第１の方向、及び、前記第１の方向に垂直な第２の方向に平行な第１の導電層と、前記第１の導電層に平行で、前記第１の導電層に対し第１の方向及び前記第２の方向の両方に垂直な第３の方向に位置する第２の導電層と、前記第１の導電層に平行で、前記第２の導電層に対し前記第３の方向に位置する第３の導電層と、前記第１の導電層に平行で、前記第３の導電層に対し前記第３の方向に位置する第４の導電層と、前記第３の方向に伸長し、前記第１の導電層に接続される第１の電極と、前記第３の方向に伸長し、前記第２の導電層に接続される第２の電極と、 前記第３の方向に伸長し、前記第３の導電層に接続され、前記第１の電極との間に前記第２の電極が位置する第３の電極と、前記第３の方向に伸長し、前記第４の導電層に接続され、前記第２の電極との間に前記第３の電極が位置する第４の電極と、を備え、前記第１の電極と前記第２の電極との間に前記第３の導電層及び前記第４の導電層が存在せず、前記第２の電極と前記第３の電極との間に前記第４の導電層が存在せず、前記第２の電極と前記第３の電極との間に前記第２の導電層が存在しない領域がある。
実施形態の記憶装置のブロック図。 実施形態のメモリセルアレイの等価回路図。 実施形態のコンタクト領域の模式図。 実施形態の記憶装置の製造途中の模式図。 実施形態の記憶装置の製造途中の模式図。 実施形態の記憶装置の製造途中の模式図。 実施形態の記憶装置の製造途中の模式図。 実施形態の記憶装置の製造途中の模式図。 実施形態の記憶装置の製造途中の模式図。 実施形態の記憶装置の製造途中の模式図。 実施形態の記憶装置の製造途中の模式図。 実施形態の記憶装置の製造途中の模式図。 実施形態の記憶装置の製造途中の模式図。 実施形態の記憶装置の製造途中の模式図。 比較形態のコンタクト領域の模式図。 実施形態の記憶装置の製造途中の模式図。 実施形態の記憶装置の製造途中の模式図。 実施形態の記憶装置の製造途中の模式図。 実施形態の記憶装置の製造途中の模式図。 実施形態の記憶装置の製造途中の模式図。 実施形態の記憶装置の製造途中の模式図。 実施形態の記憶装置の作用及び効果の説明図。 変形例のコンタクト領域の模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材には同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
なお、本明細書中、便宜上「上部」、「下部」という用語を用いる。「上部」、「下部」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
以下、実施形態の記憶装置を、図面を参照して説明する。
実施形態の記憶装置は、第１の方向、及び、第１の方向に垂直な第２の方向に平行な第１の導電層と、第１の導電層に平行で、第１の導電層に対し第１の方向及び第２の方向に垂直な第３の方向に位置する第２の導電層と、第１の導電層に平行で、第２の導電層に対し第３の方向に位置する第３の導電層と、第１の導電層に平行で、第３の導電層に対し第３の方向に位置する第４の導電層と、第３の方向に伸長し、第１の導電層に接続される第１の電極と、第３の方向に伸長し、第２の導電層に接続される第２の電極と、第３の方向に伸長し、第３の導電層に接続され、第１の電極との間に第２の電極が位置する第３の電極と、第３の方向に伸長し、第４の導電層に接続され、第２の電極との間に第３の電極が位置する第４の電極と、を備え、第１の電極と第２の電極との間に第３の導電層及び第４の導電層が存在せず、第２の電極と第３の電極との間に第４の導電層が存在せず、第２の電極と第３の電極との間に第２の導電層が存在しない領域がある。
図１は、実施形態の記憶装置のブロック図である。図２は、実施形態のメモリセルアレイの等価回路図である。図２は、メモリセルアレイ内の配線構造を模式的に示す。
実施形態の記憶装置は、抵抗変化型メモリ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（ＲｅＲＡＭ））である。実施形態のメモリセルアレイは、メモリセルＭＣが立体的に配置された三次元構造を備える。
図１に示すように、記憶装置は、メモリセルアレイ２１０、コンタクト領域２１１、ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、及び、制御回路２２１を備える。
また、図２に示すように、メモリセルアレイ２１０内には、複数のメモリセルＭＣが立体的に配置される。図２中、破線で囲まれた領域が１個のメモリセルＭＣに対応する。メモリセルＭＣは二端子の抵抗変化素子である。メモリセルＭＣは抵抗変化層を備える。
メモリセルアレイ２１０は、例えば、複数のワード線ＷＬ（ＷＬ１１、ＷＬ１２、ＷＬ１３、ＷＬ２１、ＷＬ２２、ＷＬ２３、ＷＬ３１、ＷＬ３２、ＷＬ３３、ＷＬ４１、ＷＬ４２、ＷＬ４３）と複数のビット線ＢＬ（ＢＬ１１、ＢＬ１２、ＢＬ２１、ＢＬ２２）を備える。ワード線ＷＬは、第１の導電線の一例である。ビット線ＢＬは、第２の導電線の一例である。
ワード線ＷＬはｘ方向（第１の方向）に伸長する。ビット線ＢＬはｚ方向（第３の方向）に伸長する。ワード線ＷＬとビット線ＢＬは垂直に交差する。ワード線ＷＬとビット線ＢＬとの交差部に、メモリセルＭＣが配置される。破線で囲まれた領域が、１個のメモリセルＭＣである。ワード線ＷＬとビット線ＢＬとの間に、メモリセルＭＣの抵抗変化層が設けられる。
複数のワード線ＷＬは、ローデコーダ回路２１４に電気的に接続される。メモリセルアレイ２１０とローデコーダ回路２１４との間に、コンタクト領域２１１が設けられる。コンタクト領域２１１には、ワード線ＷＬに電流を印加するためのコンタクト電極が形成される。
複数のビット線ＢＬは、センスアンプ回路２１５に接続される。複数のビット線ＢＬとセンスアンプ回路２１５との間には選択トランジスタＳＴ（ＳＴ１１、ＳＴ２１、ＳＴ１２、ＳＴ２２）とグローバルビット線ＧＢＬ（ＧＢＬ１、ＧＢＬ２）が設けられる。グローバルビット線ＧＢＬはｙ方向（第２の方向）に伸長する。
ローデコーダ回路２１４は、入力されたローアドレス信号に従ってワード線ＷＬを選択する機能を備える。ワード線ドライバ回路２１２は、ローデコーダ回路２１４によって選択されたワード線ＷＬに所定の電圧を印加する機能を備える。
カラムデコーダ回路２１７は、入力されたカラムアドレス信号に従ってビット線ＢＬを選択する機能を備える。センスアンプ回路２１５は、カラムデコーダ回路２１７によって選択されたビット線ＢＬに所定の電圧を印加する機能を備える。また、選択されたワード線ＷＬと選択されたビット線ＢＬとの間に流れる電流を検知して増幅する機能を備える。
制御回路２２１は、ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、及び、図示しないその他の回路を制御する機能を備える。
ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、制御回路２２１などの回路は、例えば、図示しない半導体層を用いたトランジスタや配線層によって構成される。
図３は、実施形態のコンタクト領域２１１の模式図である。図３（ａ）は上面図、図３（ｂ）は断面図である。図３（ｂ）は、図３（ａ）のＡＡ’断面図である。
コンタクト領域２１１は、基板１０、第１の導電層１１、第２の導電層１２、第３の導電層１３、第４の導電層１４、第１のコンタクト電極２１（第１の電極）、第２のコンタクト電極２２（第２の電極）、第３のコンタクト電極２３（第３の電極）、第４のコンタクト電極２４（第４の電極）、第１の絶縁層３０（絶縁層）、第２の絶縁層４０、複数のワード線ＷＬ（第１の導電線）を備える。
基板１０は、例えば、半導体基板である。基板１０は、例えば、単結晶シリコン基板である。
第１の導電層１１、第２の導電層１２、第３の導電層１３、及び、第４の導電層１４は、ｘ方向（第１の方向）及びｙ方向（第２の方向）に平行である。第１の導電層１１、第２の導電層１２、第３の導電層１３、及び、第４の導電層１４は、例えば、板状である。
第１の導電層１１、第２の導電層１２、第３の導電層１３、及び、第４の導電層１４は、基板１０の上に、ｚ方向（第３の方向）に積層される。第２の導電層１２は第１の導電層１１に平行で、第１の導電層１１に対してｚ方向に位置する。第３の導電層１３は第１の導電層１１に平行で、第２の導電層１２に対してｚ方向に位置する。第４の導電層１４は第１の導電層１１に平行で、第３の導電層１３に対してｚ方向に位置する。
第１の導電層１１、第２の導電層１２、第３の導電層１３、及び、第４の導電層１４は、例えば、金属、又は、導電性不純物を含む半導体である。金属は、例えば、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、又は、窒化タングステン（ＷＮ）である。導電性不純物を含む半導体は、例えば、ｎ型又はｐ型の多結晶シリコンである。
基板１０、第１の導電層１１、第２の導電層１２、第３の導電層１３、及び、第４の導電層１４のそれぞれの間には、第１の絶縁層３０が設けられる。第１の絶縁層３０は、例えば、酸化シリコンである。
第１の導電層１１、第２の導電層１２、第３の導電層１３、及び、第４の導電層１４の上には、第２の絶縁層４０が設けられる。第２の絶縁層４０、例えば、酸化シリコンである。
第１のコンタクト電極２１は、第２の絶縁層４０の中を、ｚ方向に伸長する。第１のコンタクト電極２１は、第１の導電層１１に接続される。
第２のコンタクト電極２２は、第２の絶縁層４０の中を、ｚ方向に伸長する。第２のコンタクト電極２２は、第２の導電層１２に接続される。
第３のコンタクト電極２３は、第２の絶縁層４０の中を、ｚ方向に伸長する。第３のコンタクト電極２３は、第３の導電層１３に接続される。
第４のコンタクト電極２４は、第２の絶縁層４０の中を、ｚ方向に伸長する。第４のコンタクト電極２４は、第４の導電層１４に接続される。
第１のコンタクト電極２１、第２のコンタクト電極２２、第３のコンタクト電極２３、及び、第４のコンタクト電極２４は、この順でｙ方向に並ぶ。第１のコンタクト電極２１と第３のコンタクト電極２３との間に、第２のコンタクト電極２２が位置する。第２のコンタクト電極２２と第４のコンタクト電極２４との間に、第３のコンタクト電極２３が位置する。
第１のコンタクト電極２１のｚ方向の長さは、第２のコンタクト電極２２のｚ方向の長さよりも長い。第２のコンタクト電極２２のｚ方向の長さは、第３のコンタクト電極２３のｚ方向の長さよりも長い。第３のコンタクト電極２３のｚ方向の長さは、第４のコンタクト電極２４のｚ方向の長さよりも長い。
第１のコンタクト電極２１、第２のコンタクト電極２２、第３のコンタクト電極２３、及び、第４のコンタクト電極２４は、例えば、金属である。金属は、例えば、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、又は、窒化タングステン（ＷＮ）である。
第１のコンタクト電極２１、第２のコンタクト電極２２、第３のコンタクト電極２３、及び、第４のコンタクト電極２４は、それぞれ、例えば、第２の絶縁層４０の上の図示しない金属配線に接続される。
第１の導電層１１、第２の導電層１２、第３の導電層１３、及び、第４の導電層１４は、ｙ方向に階段状に形成されている。第１のコンタクト電極２１と第２のコンタクト電極２２の間には、第３の導電層１３及び第４の導電層１４は存在しない。第２のコンタクト電極２２と第３のコンタクト電極２３の間には、第４の導電層１４は存在しない。
第２のコンタクト電極２２と第３のコンタクト電極２３の間には、第２の導電層１２が存在しない領域（図３（ｂ）中のＲ）がある。言い換えれば、第２のコンタクト電極２２と第３のコンタクト電極２３の間の第２の導電層１２には、孔が形成されている。
第１の導電層１１、第２の導電層１２、第３の導電層１３、及び、第４の導電層１４には、複数のワード線ＷＬが接続される。複数のワード線ＷＬはｘ方向に伸長する。図３（ａ）には、第２の絶縁層４０の下の第４の導電層１４の端部及び複数のワード線ＷＬの端部を破線で示す。メモリセルアレイ内の同一ｘｙ平面にあるワード線ＷＬのうち、奇数番目又は偶数番目のワード線ＷＬが第１の導電層１１、第２の導電層１２、第３の導電層１３、及び、第４の導電層１４に接続される。
次に、実施形態の記憶装置の製造方法について説明する。図４、図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４は、実施形態の記憶装置の製造途中の模式図である。図４（ａ）、図５（ａ）、図６（ａ）、図７（ａ）、図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）、図１３（ａ）、図１４（ａ）は、上面図である。図４（ｂ）、図５（ｂ）、図６（ｂ）、図７（ｂ）、図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）、図１３（ｂ）、図１４（ｂ）は、それぞれ、図４（ａ）、図５（ａ）、図６（ａ）、図７（ａ）、図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）、図１３（ａ）、図１４（ａ）のＡＡ’断面図である。
実施形態の記憶装置の製造方法は、第１の導電層、第２の導電層、第３の導電層、及び、第４の導電層を、それぞれの間に第１の絶縁層を挟んで積層し、第４の導電層の上に開口部を有する第１のマスク材を形成し、開口部の中の第１の領域を覆い、第１の領域の両側の第２の領域及び第３の領域を露出させる第２のマスク材を形成し、第２のマスク材をマスクに第４の導電層を除去し、第２のマスク材を除去し、第３の領域の第３の導電層の一部を覆い、第２の領域の第３の導電層及び第１の領域の第４の導電層を露出させる第３のマスク材を形成し、第３のマスク材をマスクに、第４の導電層及び第３の導電層、又は、第３の導電層及び第２の導電層を除去し、第３のマスク材を除去し、第１のマスク材を除去し、第１の導電層、第２の導電層、第３の導電層、及び、第４の導電層の上に第２の絶縁層を形成し、第２の絶縁層に、第１の導電層に達する第１のコンタクトホール、第２の導電層に達する第２のコンタクトホール、第３の導電層に達する第３のコンタクトホール、及び、第４の導電層に達する第４のコンタクトホールを形成し、第１のコンタクトホール、第２のコンタクトホール、第３のコンタクトホール、及び、第４のコンタクトホールを埋め込み、第１の電極、第２の電極、第３の電極、及び、第４の電極を形成する。
最初に、基板１０上に、第１の導電層１１、第２の導電層１２、第３の導電層１３、及び、第４の導電層１４を、それぞれの間に第１の絶縁層３０を挟んで積層する（図４）。なお、第１の導電層１１、第２の導電層１２、第３の導電層１３、及び、第４の導電層１４のそれぞれは、複数のワード線ＷＬが接続されるようにパターニングされている。図４（ａ）には、第１の絶縁層３０の下の第４の導電層１４の端部及び複数のワード線ＷＬの端部を破線で示す。
次に、第４の導電層１４の上の第１の絶縁層３０の表面に、第１のマスク材５１を形成する（図５）。第１のマスク材５１は、開口部５０を有する。第１のマスク材５１は、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）による絶縁層の堆積、リソグラフィー法、及び、Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ法（ＲＩＥ法）によるエッチングにより形成される。
第１のマスク材５１は、例えば、無機材料である。第１のマスク材５１は、例えば、窒化シリコン、又は、アモルファスシリコンである。第１のマスク材５１は、いわゆるハードマスクである。
次に、第２のマスク材５２を形成する（図６）。第２のマスク材５２は、第１のマスク材５１の表面、及び、第１の絶縁層３０の表面に形成される。
第２のマスク材５２は、開口部５０の中の第１の領域５０ａを覆い、第１の領域５０ａの両側の第２の領域５０ｂ及び第３の領域５０ｃを露出させる。
第２のマスク材５２は、例えば、フォトレジストである。第２のマスク材５２は、例えば、リソグラフィー法により形成される。
次に、第２のマスク材５２及び第１のマスク材５１をマスクに、第１の絶縁層３０、及び、第４の導電層１４を除去する（図７）。第１の絶縁層３０、及び、第４の導電層１４は、例えば、ＲＩＥ法により除去される。
次に、第２のマスク材５２を除去する（図８）。第２のマスク材５２は、例えば、アッシングにより除去される。
次に、第３のマスク材５３を形成する（図９）。第３のマスク材５３は、第１のマスク材５１の表面、及び、第１の絶縁層３０の表面に形成される。
第３のマスク材５３は、第３の領域５０ｃの下の第３の導電層１３の一部を覆う。第３のマスク材５３の端部は、第３の導電層１３の上の第１の絶縁層３０の表面に位置する。
また、第３のマスク材５３は、第２の領域５０ｂの第３の導電層１３の上を全て露出させる。第３のマスク材５３は、第１の領域５０ａの第４の導電層１４の上を全て露出させる。
第３のマスク材５３は、例えば、フォトレジストである。第３のマスク材５３は、例えば、リソグラフィー法により形成される。
次に、第３のマスク材５３をマスクに、第１の領域５０ａの第４の導電層１４及び第３の導電層１３を除去する。また、第３のマスク材５３をマスクに、第２の領域５０ｂの第３の導電層１３及び第２の導電層１２を除去する。また、第３のマスク材５３をマスクに、第３の領域５０ｃの第３の導電層１３及び第２の導電層１２を除去する（図１０）。
次に、第３のマスク材５３を除去する（図１１）。第３のマスク材５３は、例えば、アッシングにより除去される。この時点で、第２の導電層１２が存在しない領域Ｒが形成されている。
次に、第１のマスク材５１を除去する（図１２）。第１のマスク材５１は、例えば、ウェットエッチングにより除去される。
次に、第２の絶縁層４０を形成する（図１３）。第２の絶縁層４０は、第１の導電層１１、第２の導電層１２、第３の導電層１３、及び、第４の導電層１４の上に形成する。第２の絶縁層４０は、例えば、ＣＶＤ法による膜の堆積と、Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ法（ＣＭＰ法）による膜の表面の平坦化により形成される。
次に、第２の絶縁層４０の中に第１のコンタクトホール６１、第２のコンタクトホール６２、第３のコンタクトホール６３、及び、第４のコンタクトホール６４を形成する（図１４）。第１のコンタクトホール６１は、第１の導電層１１に達する。第２のコンタクトホール６２は、第２の導電層１２に達する。第３のコンタクトホール６３は、第３の導電層１３に達する。第４のコンタクトホール６４は、第４の導電層１４に達する。
第１のコンタクトホール６１、第２のコンタクトホール６２、第３のコンタクトホール６３、及び、第４のコンタクトホール６４は、例えば、ＲＩＥ法により形成される。
その後、第１のコンタクトホール６１、第２のコンタクトホール６２、第３のコンタクトホール６３、及び、第４のコンタクトホール６４を、例えば、金属又は半導体で埋め込み、第１のコンタクト電極２１、第２のコンタクト電極２２、第３のコンタクト電極２３、及び、第４のコンタクト電極２４を形成する。
以上の製造方法により、実施形態のコンタクト領域２１１が形成される。
次に、実施形態の記憶装置の作用及び効果について説明する。
実施形態の３次元メモリでは、積層された配線層への電圧又は電流を印加するためのコンタクト電極を形成することが必要となる。コンタクト電極は、メモリセルアレイから引き出された配線層に対し、メモリセルアレイの周辺のコンタクト領域で接続される。コンタクト領域の面積が大きくなると、チップ面積の増大につながるため好ましくない。特に、高集積化が進み積層される配線層の数が増えると、コンタクト電極の数も増加するため、コンタクト領域の面積を縮小することが望まれる。
図１５は、比較形態のコンタクト領域の模式図である。図１５（ａ）は上面図、図１５（ｂ）は断面図である。図１５（ｂ）は、図１５（ａ）のＢＢ’断面図である。
比較形態のコンタクト領域は、実施形態のコンタクト領域２１１と同様、基板１０、第１の導電層１１、第２の導電層１２、第３の導電層１３、第４の導電層１４、第１のコンタクト電極２１、第２のコンタクト電極２２、第３のコンタクト電極２３、第４のコンタクト電極２４、第１の絶縁層３０、第２の絶縁層４０、複数のワード線ＷＬを備える。
実施形態のコンタクト領域２１１と異なり、第１のコンタクト電極２１と第２のコンタクト電極２２の間には、第３の導電層１３及び第４の導電層１４が存在する。また、第２のコンタクト電極２２と第３のコンタクト電極２３の間には、第４の導電層１４が存在する。
次に、実施形態の記憶装置の製造方法について説明する。図１６、図１７、図１８、図１９、図２０、図２１は、比較形態の記憶装置の製造途中の模式図である。図１６（ａ）、図１７（ａ）、図１８（ａ）、図１９（ａ）、図２０（ａ）、図２１（ａ）は、上面図である。図１６（ｂ）、図１７（ｂ）、図１８（ｂ）、図１９（ｂ）、図２０（ｂ）、図２１（ｂ）は、それぞれ、図１６（ａ）、図１７（ａ）、図１８（ａ）、図１９（ａ）、図２０（ａ）、図２１（ａ）のＢＢ’断面図である。
以下、実施形態の記憶装置の製造方法と重複する内容については、一部記述を省略する。
最初に、基板１０上に、第１の導電層１１、第２の導電層１２、第３の導電層１３、及び、第４の導電層１４を、それぞれの間に第１の絶縁層３０を挟んで積層する。
次に、第４の導電層１４の上の第１の絶縁層３０の表面に、第１のマスク材５１を形成する（図１６）。第１のマスク材５１は、実施形態と異なり、第１の開口部７１、第２の開口部７２、第３の開口部７３の３つの開口部を有する。第１の開口部７１は、第２の開口部７２と第３の開口部７３との間に存在する。
次に、第２のマスク材５２を形成する（図１７）。第２のマスク材５２は、第１のマスク材５１の表面、及び、第１の絶縁層３０の表面に形成される。
第２のマスク材５２は、開口部５０の中の第１の開口部７１を覆い、第２の開口部７２と第３の開口部７３を露出させる。
次に、第２のマスク材５２及び第１のマスク材５１をマスクに、第１の絶縁層３０、及び、第４の導電層１４を除去する（図１８）。
次に、第２のマスク材５２を除去する。
次に、第３のマスク材５３を形成する（図１９）。第３のマスク材５３は、第１のマスク材５１の表面、及び、第１の絶縁層３０の表面に形成される。第３のマスク材５３は、第３の開口部７３を覆う。
次に、第３のマスク材５３をマスクに、第１の開口部７１の第４の導電層１４及び第３の導電層１３を除去する。また、第３のマスク材５３をマスクに、第２の開口部７２の第３の導電層１３及び第２の導電層１２を除去する（図２０）。
次に、第３のマスク材５３、及び、第１のマスク材５１を除去する（図２１）。
その後、実施形態と同様の方法で、第２の絶縁層４０を形成する。さらに、第２の絶縁層４０の中に第１のコンタクトホール６１、第２のコンタクトホール６２、第３のコンタクトホール６３、及び、第４のコンタクトホール６４を形成する。そして、第１のコンタクト電極２１、第２のコンタクト電極２２、第３のコンタクト電極２３、及び、第４のコンタクト電極２４を形成する。
以上の製造方法により、比較形態のコンタクト領域が形成される。
比較形態の製造方法は、少ないリソグラフィー法及びＲＩＥ法のステップ数で、複数の深さの異なるコンタクト電極を有するコンタクト領域の形成が可能である。この点は、実施形態の製造方法も同様である。
図２２は、実施形態の記憶装置の作用及び効果の説明図である。図２２（ａ）は、比較形態のコンタクト領域の模式断面図である。図２２（ｂ）は、実施形態のコンタクト領域２１１の模式断面図である。
比較形態の場合、第１のコンタクト電極２１、第２のコンタクト電極２２、及び、第３のコンタクト電極２３のそれぞれの両側に、導電層が存在する。このため、コンタクト領域の面積を縮小しようとすると、コンタクト電極と導電層との間の距離が近くなり、コンタクト電極と導電層との間のショート不良が生ずるおそれがある。
実施形態の場合、導電層は一方向に階段状に下がって行く。このため、第２のコンタクト電極２２、及び、第３のコンタクト電極２３は、片側のみに導電層が存在する。したがって、比較形態にくらべ、コンタクト電極と導電層との間の距離を大きくすることができる。よって、コンタクト領域の面積を縮小することが可能となる。
実施形態の製造方法では、第１のマスク材５１の開口部５０を、比較形態のように複数の開口部とはせず、単一の開口部とする。この第１のマスク材５１のパターンにより、比較形態と同様の少ないプロセスステップ数で、一方向に階段状に下がる導電層の形状が形成可能となる。
図２３は、変形例のコンタクト領域の模式断面図である。図２３は、導電層が１６層の場合の例を示す。
基板１００の上に、第１の導電層１０１〜第１６の導電層１１６が、間に第１の絶縁層１３０を挟んで積層されている。そして、第２の絶縁層１４０の中に、第１のコンタクト電極３０１〜第１６のコンタクト電極３１６が形成されている。
変形例の場合も、導電層は一方向に階段状に下がって行く。このため、第２のコンタクト電極３０２〜第１５のコンタクト電極３１５は、片側のみに導電層が存在する。したがって、実施形態同様、コンタクト領域の面積を縮小することが可能となる。
導電層の数が増加しても、実施形態と同様の製造方法を適用することにより、導電層が一方向に階段状に下がる構造が製造できる。
以上、実施形態の記憶装置及びその製造方法によれば、コンタクト領域の面積の縮小が可能な記憶装置を提供することができる。
実施形態では、コントクト電極がワード線ＷＬの伸長方向（ｘ方向）に対して、垂直な方向（ｙ方向）に並ぶ場合を例に説明したが、コントクト電極がワード線ＷＬの伸長方向（ｘ方向）に対して、平行な方向（ｘ方向）に並ぶ構造とすることも可能である。
もっとも、実施形態のような、抵抗変化型メモリの場合、コンタクト電極がワード線ＷＬの伸長方向（ｘ方向）に対して、垂直な方向（ｙ方向）に並ぶことが好ましい。言い換えれば、コンタクト領域は、ワード線ＷＬの伸長方向と垂直な方向に伸長させることが好ましい。
抵抗変化型メモリは電流駆動であるので、ワード線ＷＬの配線抵抗がメモリ動作に与える影響が大きい。このため、ワード線ＷＬの長さには限界があり、メモリセルアレイのサイズはｘ方向よりもｙ方向に長くなる傾向にある。よって、コンタクト領域をワード線ＷＬの伸長方向と垂直なｙ方向に伸長させることで、チップ内のエリアを有効活用でき、チップ面積の縮小が可能となる。
実施形態では、記憶装置が抵抗変化型メモリの場合を例に説明したが、例えば、ＮＡＮＤストリングがｚ方向に伸長する３次元ＮＡＮＤフラッシュメモリ等、その他の３次元構造の記憶装置に本発明を適用することが可能である。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１ 第１の導電層
１２ 第２の導電層
１３ 第３の導電層
１４ 第４の導電層
２１ 第１のコンタクト電極（第１の電極）
２２ 第２のコンタクト電極（第２の電極）
２３ 第３のコンタクト電極（第３の電極）
２４ 第４のコンタクト電極（第４の電極）
３０ 第１の絶縁層
４０ 第２の絶縁層
５０ 開口部
５０ａ 第１の領域
５０ｂ 第２の領域
５０ｃ 第３の領域
５１ 第１のマスク材
５２ 第２のマスク材
５３ 第３のマスク材
６１ 第１のコンタクトホール
６２ 第２のコンタクトホール
６３ 第３のコンタクトホール
６４ 第４のコンタクトホール
ＢＬ ビット線（第２の導電線）
ＷＬ ワード線（第１の導電線）

Claims (5)

  1. 第１の方向、及び、前記第１の方向に垂直な第２の方向に平行な第１の導電層と、
    前記第１の導電層に平行で、前記第１の導電層に対し前記第１の方向及び前記第２の方向の両方に垂直な第３の方向に位置する第２の導電層と、
    前記第１の導電層に平行で、前記第２の導電層に対し前記第３の方向に位置する第３の導電層と、
    前記第１の導電層に平行で、前記第３の導電層に対し前記第３の方向に位置する第４の導電層と、
    前記第３の方向に伸長し、前記第１の導電層に接続される第１の電極と、
    前記第３の方向に伸長し、前記第２の導電層に接続される第２の電極と、
    前記第３の方向に伸長し、前記第３の導電層に接続され、前記第１の電極との間に前記第２の電極が位置する第３の電極と、
    前記第３の方向に伸長し、前記第４の導電層に接続され、前記第２の電極との間に前記第３の電極が位置する第４の電極と、を備え、
    前記第１の電極と前記第２の電極との間に前記第３の導電層及び前記第４の導電層が存在せず、前記第２の電極と前記第３の電極との間に前記第４の導電層が存在せず、前記第２の電極と前記第３の電極との間に前記第２の導電層が存在しない領域がある記憶装置。
  2. 前記第１の電極の前記第３の方向の長さは前記第２の電極よりも長く、
    前記第２の電極の前記第３の方向の長さは前記第３の電極よりも長く、
    前記第３の電極の前記第３の方向の長さは前記第４の電極よりも長い請求項１記載の記憶装置。
  3. 前記第１の導電層、前記第２の導電層、前記第３の導電層、及び、前記第４の導電層のそれぞれに接続され、前記第１の方向に伸長する複数の第１の導電線と、
    前記第３の方向に伸長する複数の第２の導電線と、
    前記複数の第１の導電線と前記複数の第２の導電線との間に設けられた複数の抵抗変化層と、
    を更に備える請求項１又は請求項２記載の記憶装置。
  4. 前記第１の電極、前記第２の電極、前記第３の電極、及び、前記第４の電極は前記第２の方向に並ぶ請求項３記載の記憶装置。
  5. 第１の導電層、第２の導電層、第３の導電層、及び、第４の導電層を、それぞれの間に第１の絶縁層を挟んで積層し、
    前記第４の導電層の上に開口部を有する第１のマスク材を形成し、
    前記開口部の中の第１の領域を覆い、前記第１の領域の両側の第２の領域及び第３の領域を露出させる第２のマスク材を形成し、
    前記第２のマスク材をマスクに前記第４の導電層を除去し、
    前記第２のマスク材を除去し、
    前記第３の領域の前記第３の導電層の一部を覆い、前記第２の領域の前記第３の導電層及び前記第１の領域の前記第４の導電層を露出させる第３のマスク材を形成し、
    前記第３のマスク材をマスクに、前記第４の導電層及び前記第３の導電層、又は、前記第３の導電層及び前記第２の導電層を除去し、
    前記第３のマスク材を除去し、
    前記第１のマスク材を除去し、
    前記第１の導電層、前記第２の導電層、前記第３の導電層、及び、前記第４の導電層の上に第２の絶縁層を形成し、
    前記第２の絶縁層に、前記第１の導電層に達する第１のコンタクトホール、前記第２の導電層に達する第２のコンタクトホール、前記第３の導電層に達する第３のコンタクトホール、及び、前記第４の導電層に達する第４のコンタクトホールを形成し、
    前記第１のコンタクトホール、前記第２のコンタクトホール、前記第３のコンタクトホール、及び、前記第４のコンタクトホールを埋め込み、第１の電極、第２の電極、第３の電極、及び、第４の電極を形成する記憶装置の製造方法。

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