JP2018163971A - 記憶装置 - Google Patents

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悠介 新屋敷
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Abstract

【課題】メモリセルの特性を安定化させる記憶装置を提供する。【解決手段】第１の方向ｘに伸長する第１、第２、第３、第４の導電層ＷＬ１１、ＷＬ１２、ＷＬ２１、ＷＬ２２と、第１の方向に交差する第２の方向ｙに伸長し、第１の導電層と第２の導電層との間及び第３の導電層と第４の導電層との間に設けられた第５の導電層ＢＬ１１と、第１の導電層と第２の導電層との間及び第３の導電層と第４の導電層との間に設けられた第６の導電層ＢＬ２１と、第１の導電層と第５の導電層との間に設けられた第１の抵抗変化層Ｒ１と、第２の導電層と第５の導電層との間に設けられた第２の抵抗変化層Ｒ２と、第３の導電層と第５の導電層との間に設けられた第３の抵抗変化層Ｒ３と、第１の導電層と第６の導電層との間に設けられた第４の抵抗変化層Ｒ４と、を備える。第１の抵抗変化層と第２の抵抗変化層との間の距離が、第１の導電層の一部と第２の導電層との距離より小さい。【選択図】図３

Description

本発明の実施形態は、記憶装置に関する。
抵抗変化型メモリの微細化に伴い、隣接するメモリセルの間の距離が短くなり、隣接するメモリセルの間の相互干渉が問題となる。隣接するメモリセルの間の相互干渉は、誤動作の要因となる。特に、高抵抗状態の抵抗率が比較的低い相変化メモリ（Ｐｈａｓｅ Ｃｈａｎｇｅ Ｍｅｍｏｒｙ）では、メモリセルの間の相互干渉を抑制し、メモリセルの特性を安定化させることが望まれる。
また、抵抗変化型メモリでは、抵抗変化層を低抵抗状態から高抵抵抗状態への変化（リセット動作）、又は、高抵抗状態から低抵抗状態への変化（セット動作）を行うために、抵抗変化層に所定の電流密度の電流を流すことが必要となる。特に、相変化メモリでは、リセット動作に高い電流密度が要求される。十分な電流密度が得られない場合、リセット動作が不安定となる。安定したリセット動作を実現し、メモリセルの特性を安定化させることが望まれる。
米国特許出願公開第２０１６／０１２６２９２号明細書
本発明が解決しようとする課題は、メモリセルの特性を安定化させることが可能な記憶装置を提供することにある。
実施形態の記憶装置は、第１の方向に伸長する第１の導電層と、前記第１の方向に伸長する第２の導電層と、前記第１の方向に伸長する第３の導電層と、前記第１の方向に伸長する第４の導電層と、前記第１の方向に交差する第２の方向に伸長し、前記第１の導電層と前記第２の導電層との間、及び、前記第３の導電層と前記第４の導電層との間に設けられた第５の導電層と、前記第２の方向に伸長し、前記第１の導電層と前記第２の導電層との間、及び、前記第３の導電層と前記第４の導電層との間に設けられた第６の導電層と、前記第１の導電層と前記第５の導電層との間に設けられた第１の抵抗変化層と、前記第２の導電層と前記第５の導電層との間に設けられた第２の抵抗変化層と、前記第３の導電層と前記第５の導電層との間に設けられた第３の抵抗変化層と、前記第１の導電層と前記第６の導電層との間に設けられた第４の抵抗変化層と、を備え、前記第１の抵抗変化層、前記第２の抵抗変化層、前記第３の抵抗変化層、及び、前記第４の抵抗変化層が、互いに離間し、前記第１の抵抗変化層と前記第２の抵抗変化層との間の第１の距離が、前記第５の導電層と前記第６の導電層との間の領域を挟んで対向する前記第１の導電層の一部と前記第２の導電層の一部との間の第２の距離よりも小さい。
第１の実施形態の記憶装置のブロック図。 第１の実施形態のメモリセルアレイの等価回路図。 第１の実施形態の記憶装置の模式断面図。 第１の実施形態の記憶装置の拡大模式断面図。 第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。 第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。 第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。 第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。 第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。 第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。 第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。 第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。 第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。 第１の実施形態の変形例の記憶装置の拡大模式断面図。 第２の実施形態の記憶装置の模式断面図。 第２の実施形態の記憶装置の拡大模式断面図。 第２の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図。 第２の実施形態の変形例の記憶装置の拡大模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
以下、実施形態の記憶装置を、図面を参照して説明する。
（第１の実施形態）
本実施形態の記憶装置は、第１の方向に伸長する第１の導電層と、第１の方向に伸長する第２の導電層と、第１の方向に伸長する第３の導電層と、第１の方向に伸長する第４の導電層と、第１の方向に交差する第２の方向に伸長し、第１の導電層と第２の導電層との間、及び、第３の導電層と第４の導電層との間に設けられた第５の導電層と、第２の方向に伸長し、第１の導電層と第２の導電層との間、及び、第３の導電層と第４の導電層との間に設けられた第６の導電層と、第１の導電層と第５の導電層との間に設けられた第１の抵抗変化層と、第２の導電層と第５の導電層との間に設けられた第２の抵抗変化層と、第３の導電層と第５の導電層との間に設けられた第３の抵抗変化層と、第１の導電層と第６の導電層との間に設けられた第４の抵抗変化層と、を備える。そして、第１の抵抗変化層、第２の抵抗変化層、第３の抵抗変化層、及び、第４の抵抗変化層が、互いに離間し、第１の抵抗変化層と第２の抵抗変化層との間の第１の距離が、第５の導電層と第６の導電層との間の領域を挟んで対向する第１の導電層の一部と第２の導電層の一部との間の第２の距離よりも小さい。
図１は、本実施形態の記憶装置のブロック図である。図２は、メモリセルアレイの等価回路図である。図２は、メモリセルアレイ内の配線構造を模式的に示す。
本実施形態の記憶装置１００は、相変化メモリである。相変化メモリは、抵抗変化層の結晶構造の変化に伴う抵抗変化を利用してデータを記憶する。
また、本実施形態のメモリセルアレイは、メモリセルＭＣが立体的に配置された三次元構造を備える。三次元構造を備えることにより、記憶装置１００の集積度が向上する。
図１に示すように、記憶装置１００は、メモリセルアレイ１０、ワード線ドライバ回路１２、ローデコーダ回路１４、センスアンプ回路１５、カラムデコーダ回路１７、及び、制御回路２１を備える。
また、図２に示すように、メモリセルアレイ１０内には、複数のメモリセルＭＣが立体的に配置される。図２中、破線で囲まれた領域が１個のメモリセルＭＣに対応する。
メモリセルアレイ１０は、例えば、複数のワード線ＷＬ（ＷＬ１１、ＷＬ１２、ＷＬ１３、ＷＬ２１、ＷＬ２２、ＷＬ２３）と複数のビット線ＢＬ（ＢＬ１１、ＢＬ１２、ＢＬ２１、ＢＬ２２）を備える。ワード線ＷＬはｘ方向に伸長する。ビット線ＢＬはｚ方向に伸長する。ワード線ＷＬとビット線ＢＬは垂直に交差する。ワード線ＷＬとビット線ＢＬとの交差部に、メモリセルＭＣが配置される。
ワード線ＷＬ１１が第１の導電層、ワード線ＷＬ１２が第２の導電層、ワード線ＷＬ２１が第３の導電層、ワード線ＷＬ２２が第４の導電層、ビット線ＢＬ１１が第５の導電層、ビット線ＢＬ２１が第６の導電層の具体例である。また、ｘ方向が第１の方向、ｙ方向が第３の方向、ｚ方向が第２の方向の具体例である。
複数のワード線ＷＬは、ローデコーダ回路１４に電気的に接続される。複数のビット線ＢＬは、センスアンプ回路１５に接続される。複数のビット線ＢＬとセンスアンプ回路１５との間には選択トランジスタＳＴ（ＳＴ１１、ＳＴ２１、ＳＴ１２、ＳＴ２２）とグローバルビット線ＧＢＬ（ＧＢＬ１、ＧＢＬ２）が設けられる。
ローデコーダ回路１４は、入力されたローアドレス信号に従ってワード線ＷＬを選択する機能を備える。ワード線ドライバ回路１２は、ローデコーダ回路１４によって選択されたワード線ＷＬに所定の電圧を印加する機能を備える。
カラムデコーダ回路１７は、入力されたカラムアドレス信号に従ってビット線ＢＬを選択する機能を備える。センスアンプ回路１５は、カラムデコーダ回路１７によって選択されたビット線ＢＬに所定の電圧を印加する機能を備える。また、選択されたワード線ＷＬと選択されたビット線ＢＬとの間に流れる電流を検知して増幅する機能を備える。
制御回路２１は、ワード線ドライバ回路１２、ローデコーダ回路１４、センスアンプ回路１５、カラムデコーダ回路１７、及び、図示しないその他の回路を制御する機能を備える。
ワード線ドライバ回路１２、ローデコーダ回路１４、センスアンプ回路１５、カラムデコーダ回路１７、制御回路２１などの回路は、例えば、図示しない半導体層を用いたトランジスタや配線層によって構成される。
図３（ａ）、図３（ｂ）は、本実施形態の記憶装置１００のメモリセルアレイ１０の模式断面図である。図３（ａ）は、メモリセルアレイ１０のｘｙ断面図である。図３（ｂ）は、メモリセルアレイ１０のｙｚ断面図である。図３（ａ）は、図３（ｂ）のＢＢ’断面図、図３（ｂ）は図３（ａ）のＡＡ’断面図である。図３中、破線で囲まれた領域が、１個のメモリセルＭＣである。
メモリセルアレイ１０は、ワード線ＷＬ１１（第１の導電層）、ワード線ＷＬ１２（第２の導電層）、ワード線ＷＬ２１（第３の導電層）、ワード線ＷＬ２２（第４の導電層）を備える。また、ビット線ＢＬ１１（第５の導電層）、ビット線ＢＬ２１（第６の導電層）を備える。また、第１の抵抗変化層Ｒ１、第２の抵抗変化層Ｒ２、第３の抵抗変化層Ｒ３、第４の抵抗変化層Ｒ４を備える。また、層間絶縁層２０を備える。
以下、ワード線ＷＬ１１（第１の導電層）、ワード線ＷＬ１２（第２の導電層）、ワード線ＷＬ２１（第３の導電層）、ワード線ＷＬ２２（第４の導電層）などの総称として、単にワード線ＷＬと記述する場合がある。また、ビット線ＢＬ１１、ビット線ＢＬ２１などの総称として、単にビット線ＢＬと記述する場合がある。また、第１の抵抗変化層Ｒ１、第２の抵抗変化層Ｒ２、第３の抵抗変化層Ｒ３、第４の抵抗変化層Ｒ４などの総称として、単に抵抗変化層Ｒと記述する場合がある。
ワード線ＷＬは、導電層である。ワード線ＷＬは、例えば、金属層である。ワード線ＷＬは、例えば、タングステン（Ｗ）、又は、窒化チタン（ＴｉＮ）である。ワード線ＷＬは、その他の金属、金属半導体化合物、又は、半導体などの導電性材料で形成されても構わない。
ビット線ＢＬは、導電層である。ビット線ＢＬは、例えば、金属層である。ビット線ＢＬは、例えば、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、又は、銅（Ｃｕ）である。ビット線ＢＬは、その他の金属、金属半導体化合物、又は、半導体などの導電性材料で形成されても構わない。
例えば、ワード線ＷＬの抵抗率は、ビット線ＢＬの抵抗率よりも低い。例えば、ビット線に窒化チタンを用いる場合、ワード線ＷＬに窒化チタンより抵抗率の低いタングステンを用いる。
ワード線ＷＬのピッチは、例えば、５０ｎｍ以上２００ｎｍ以下である。ワード線ＷＬのｚ方向の厚さは、例えば、２０ｎｍ以下である。ビット線ＢＬのピッチは、例えば、５０ｎｍ以上２００ｎｍ以下である。
ワード線ＷＬのピッチ、ワード線ＷＬのｚ方向の厚さ、ビット線ＢＬのピッチは、例えば、透過型電子顕微鏡での観察により測定することができる。
ワード線ＷＬ１１、ワード線ＷＬ１２、ワード線ＷＬ２１、及び、ワード線ＷＬ２２のそれぞれの間には層間絶縁層２０が設けられる。ビット線ＢＬ１１と、ビット線ＢＬ２１との間には、層間絶縁層２０が設けられる。層間絶縁層２０は、例えば、酸化物、酸窒化物、又は、窒化物である。層間絶縁層２０は、例えば、酸化シリコンである。
第１の抵抗変化層Ｒ１は、ワード線ＷＬ１１とビット線ＢＬ１１との間に設けられる。第２の抵抗変化層Ｒ２は、ワード線ＷＬ１２とビット線ＢＬ１１との間に設けられる。第３の抵抗変化層Ｒ３は、ワード線ＷＬ２１とビット線ＢＬ１１との間に設けられる。第４の抵抗変化層Ｒ４は、ワード線ＷＬ１１とビット線ＢＬ２１との間に設けられる。
第１の抵抗変化層Ｒ１、第２の抵抗変化層Ｒ２、第３の抵抗変化層Ｒ３、及び、第４の抵抗変化層Ｒ４のそれぞれは、互いに離間している。第１の抵抗変化層Ｒ１、第２の抵抗変化層Ｒ２、第３の抵抗変化層Ｒ３、及び、第４の抵抗変化層Ｒ４のそれぞれの間には、層間絶縁層２０が挟まれる。
抵抗変化層Ｒは、抵抗状態の変化によってデータを記憶する機能を備える。また、抵抗変化層Ｒは、電圧又は電流の印加によってデータの書き換えが可能である。抵抗変化層Ｒは、電圧又は電流の印加によって高抵抗状態（リセット状態）と抵抗状態（セット状態）との間を遷移する。例えば、高抵抗状態をデータ“０”、低抵抗状態をデータ“１”と定義する。メモリセルＭＣは“０”と“１”の１ビットデータを記憶する。ワード線ＷＬとビット線ＢＬとの間に、電圧を印加することで、抵抗変化層Ｒの抵抗状態を変化させることが可能である。
抵抗変化層Ｒは、例えば、カルコゲン化合物である。抵抗変化層Ｒは、例えば、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）を含むカルコゲン化合物である。抵抗変化層Ｒは、例えば、Ｇｅ２Ｓｂ２Ｔｅ５合金である。
抵抗変化層Ｒは、例えば、電圧又は電流の印加により、アモルファス相と結晶相との間を遷移する。アモルファス相の場合に高抵抗状態となり、結晶相の場合に低抵抗状態となる。
抵抗変化層Ｒの膜厚は、例えば、３ｎｍ以上２０ｎｍ以下である。
図４は、本実施形態の記憶装置の拡大模式断面図である。図３（ａ）の一部領域の拡大模式断面図である。第１の抵抗変化層Ｒ１と第２の抵抗変化層Ｒ２との間の第１の距離（図４中のｄ１）が、ビット線ＢＬ１１とビット線ＢＬ２１との間に設けられる領域（図４中のＣ）を挟んで対向するワード線ＷＬ１１の一部とワード線ＷＬ１２の一部の間の第２の距離（図４中のｄ２）よりも小さい。第２の距離は、例えば、５０ｎｍ以下である。
また、ビット線ＢＬ１１を挟んで対向するワード線ＷＬ１１の別の一部とワード線ＷＬ１２の別の一部の間の第３の距離（図４中のｄ３）が、第２の距離（図４中のｄ２）以下である。
また、ビット線ＢＬ１１のｘ方向の幅（図４中のｗ１）が、第１の抵抗変化層Ｒ１のｘ方向の幅（図４中のｗ２）よりも小さい。ビット線ＢＬ１１のｘ方向の幅は、例えば、第１の抵抗変化層Ｒ１のｘ方向の幅の半分以下である。
また、ビット線ＢＬ１１のｘ方向の幅（図４中のｗ１）が、ビット線ＢＬ１１のｙ方向の幅（図４中のｗ３）よりも小さい。ビット線ＢＬ１１のｘ方向の幅は、例えば、ビット線ＢＬ１１のｙ方向の幅の半分以下である。
次に、本実施形態の記憶装置の製造方法について説明する。図５（ａ）、図５（ｂ）、図６（ａ）、図６（ｂ）、図７（ａ）、図７（ｂ）、図８（ａ）、図８（ｂ）、図９（ａ）、図９（ｂ）、図１０（ａ）、図１０（ｂ）、図１１（ａ）、図１１（ｂ）、図１２（ａ）、図１２（ｂ）、図１３（ａ）、図１３（ｂ）は、第１の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図である。図５（ａ）、図６（ａ）図７（ａ）図８（ａ）、図９（ａ）、図１０（ａ）、図１１（ａ）、図１２（ａ）、図１３（ａ）は、図３（ａ）に対応する部分の断面図である。図５（ｂ）、図６（ｂ）、図７（ｂ）、図８（ｂ）、図９（ｂ）、図１０（ｂ）、図１１（ｂ）、図１２（ｂ）、図１３（ｂ）は、図３（ｂ）に対応する部分の断面図である。
まず、図示しない基板上に、絶縁膜１６と導電膜１８を交互に積層する。絶縁膜１６は、例えば、酸化シリコン膜、導電膜１８は、例えば、タングステン膜である。次に、絶縁膜１６と導電膜１８をパターニングし、溝２２を形成する（図５（ａ）、図５（ｂ））。溝２２の形成は、例えば、公知のリソグラフィ法と異方性ドライエッチングを用いて行う。溝２２の側面が凹凸形状となるようパターニングする。
次に、溝２２内に犠牲膜２４を堆積する（図６（ａ）、図６（ｂ））。犠牲膜２４は、例えば、多結晶シリコン膜である。犠牲膜２４に開口部２６が残存するよう、犠牲膜２４の膜厚を調整する。犠牲膜２４は、例えば、公知の化学気相成長法（ＣＶＤ法）により堆積する。
次に、犠牲膜２４を、等方的にエッチングして、開口部２８を形成する（図７（ａ）、図７（ｂ））。この際、エッチング量を制御して、犠牲膜２４の一部を柱状領域２４ａとして残存させる。犠牲膜２４のエッチングは、例えば、公知の等方性ウェットエッチングにより行う。
次に、開口部２８内を絶縁膜３０で埋め込む（図８（ａ）、図８（ｂ））。絶縁膜３０は、例えば、酸化シリコン膜である。
次に、柱状領域２４ａをエッチングして除去し、開口部３２を形成する（図９（ａ）、図９（ｂ））。柱状領域２４ａのエッチングは、例えば、公知の等方性ウェットエッチングにより行う。
次に、導電膜１８を開口部３２の側面からエッチングし、後退させる（図１０（ａ）、図１０（ｂ））。
次に、開口部３２内に抵抗変化膜３４を堆積する（図１１（ａ）、図１１（ｂ））。この際、開口部３２が残るよう抵抗変化膜３４の膜厚を調整する。抵抗変化膜３４は、例えば、アモルファスのＧｅ２Ｓｂ２Ｔｅ５合金膜である。抵抗変化膜３４は、例えば、公知の原子層堆積法（ＡＬＤ法）により堆積する。
次に、開口部３２の側面の抵抗変化膜３４をエッチングにより除去し、導電膜１８の側面にのみ抵抗変化膜３４を残存させる（図１２（ａ）、図１２（ｂ））。抵抗変化膜３４のエッチングは、例えば、公知の等方性ドライエッチングにより行う。
次に、開口部３２を導電膜３６で埋め込む（図１３（ａ）、図１３（ｂ））。導電膜３６は、例えば、窒化チタン膜である。導電膜３６は、例えば、公知のＣＶＤ法により堆積する。
以上の製造方法により、図３（ａ）、図３（ｂ）に示す本実施形態の記憶装置１００のメモリセルアレイ１０が製造される。
上記製造方法によれば、側面が凹凸形状となるようにパターニングされた、導電膜１８及び絶縁膜１６のパターンに対し、自己整合的に抵抗変化膜３４及び導電膜３６の構造が形成される。したがって、リソグラフィ法などの加工精度で規定される加工限界よりも、更に微細な抵抗変化膜３４及び導電膜３６の構造が形成可能である。したがって、メモリセルＭＣの微細化が容易に実現できる。具体的には、ビット線ＢＬのｘ方向の幅（図４中のｗ１）を、微細化することが可能となる。
次に、本実施形態の記憶装置１００の作用及び効果について説明する。
抵抗変化型メモリの微細化に伴い、隣接するメモリセルＭＣの間の距離が短くなり、隣接するメモリセルＭＣの間の相互干渉が問題となる。隣接するメモリセルＭＣの間の相互干渉は、誤動作の要因となる。特に、高抵抗状態の抵抗変化層の抵抗率が比較的低い相変化メモリでは、抵抗変化層が隣接するメモリセルＭＣの間で連続していると、メモリセルＭＣの間にリーク電流が流れ、相互干渉が生じやすい。また、抵抗変化層を介した意図せぬ電流パスが生じ、迷走電流が発生することも問題となる。
本実施形態の記憶装置１００は、メモリセルＭＣの抵抗変化層Ｒが、互いに、離間している。例えば、第１の抵抗変化層Ｒ１、第２の抵抗変化層Ｒ２、第３の抵抗変化層Ｒ３、及び、第４の抵抗変化層Ｒ４のそれぞれは、間に層間絶縁層２０を挟んで互いに離間している。したがって、抵抗変化層Ｒの間にリーク電流が流れることが抑制される。したがって、メモリセルＭＣの誤動作が生じにくい。また、抵抗変化層を介した迷走電流が発生しにくい。
また、本実施形態の記憶装置１００は、第１の抵抗変化層Ｒ１と第２の抵抗変化層Ｒ２との間の第１の距離（図４中のｄ１）が、ビット線ＢＬ１１とビット線ＢＬ２１との間に設けられる領域（図４中のＣ）を挟んで対向するワード線ＷＬ１１の一部とワード線ＷＬ１２の一部の間の第２の距離（図４中のｄ２）よりも小さい。この構造により、第１の抵抗変化層Ｒ１とｘ方向に隣接する第４の抵抗変化層Ｒ４を分離した構造でありながら、ビット線ＢＬ１１を挟んで対向するワード線ＷＬ１１の別の一部とワード線ＷＬ１２の別の一部の間の第３の距離（図４中のｄ３）を、第２の距離（図４中のｄ２）以下とできる。言い換えれば、ワード線ＷＬ１１やワード線ＷＬ１２の幅を、ビット線ＢＬ１１に近接する領域で細くすることなく、第１の抵抗変化層Ｒ１と第４の抵抗変化層Ｒ４を分離した構造となっている。よって、ワード線ＷＬの配線抵抗を大きくすることなく、抵抗変化層Ｒ間の分離が実現できる。
抵抗変化型メモリでは、抵抗変化層を低抵抗状態から高抵抵抗状態への変化（リセット動作）、又は、高抵抗状態から低抵抗状態へ変化（セット動作）を行うために、抵抗変化層に所定の電流密度の電流を流すことが必要となる。特に、相変化メモリでは、リセット動作に高い電流密度が要求される。十分な電流密度が得られない場合、リセット動作が不安定となる。
本実施形態の記憶装置１００は、ビット線ＢＬ１１のｘ方向の幅（図４中のｗ１）が、第１の抵抗変化層Ｒ１のｘ方向の幅（図４中のｗ２）よりも小さい。この構造により、ビット線ＢＬと抵抗変化層Ｒとの間の接触面積が小さくなり、リセット動作時の電流密度を増加させることが可能となる。よって、リセット動作が安定化する。リセット動作時の電流密度を増加させる観点から、ビット線ＢＬ１１のｘ方向の幅は、第１の抵抗変化層Ｒ１のｘ方向の幅の半分以下であることが好ましい。
また、本実施形態の記憶装置１００は、ビット線ＢＬ１１のｘ方向の幅（図４中のｗ１）が、ビット線ＢＬ１１のｙ方向の幅（図４中のｗ３）よりも小さい。この構造により、ビット線ＢＬと抵抗変化層Ｒとの間の接触面積が小さくなり、リセット動作時の電流密度を増加させることが可能となる。よって、リセット動作が安定化する。リセット動作時の電流密度を増加させる観点から、ビット線ＢＬ１１のｘ方向の幅は、ビット線ＢＬ１１のｙ方向の幅の半分以下であることが好ましい。
リセット動作時にメモリセルＭＣに流す電流量を大きくする観点から、ワード線ＷＬの配線抵抗が低いことが好ましい。この観点から、ワード線ＷＬには抵抗率の低い材料を適用することが好ましい。ワード線ＷＬの抵抗率は、ビット線ＢＬの抵抗率よりも低いことが好ましい。
図１４は、本実施形態の変形例の記憶装置の拡大模式断面図である。変形例の記憶装置は、ビット線ＢＬ１１を挟んで対向するワード線ＷＬ１１の別の一部とワード線ＷＬ１２の別の一部の間の第３の距離（図４中のｄ３）が、第２の距離（図４中のｄ２）よりも小さい。言い換えれば、ワード線ＷＬ１１及びワード線ＷＬ１２の幅が、ビット線ＢＬ１１に近接する領域で太くなっている。本変形例によれば、ワード線ＷＬの配線抵抗を小さくすることが可能となる。
以上、本実施形態によれば、メモリセルＭＣ間の相互干渉や、迷走電流を抑制することができる。また、リセット動作時の電流密度を増加させることが可能となる。また、ワード線の配線抵抗の増加を抑制できる。よって、メモリセルＭＣの特性を安定化させることが可能な記憶装置１００が実現できる。
（第２の実施形態）
本実施形態の記憶装置は、第１の方向に伸長する第１の導電層と、第１の方向に伸長する第２の導電層と、第１の方向に伸長する第３の導電層と、第１の方向に伸長する第４の導電層と、第１の方向に交差する第２の方向に伸長し、第１の導電層と第２の導電層との間、及び、第３の導電層と第４の導電層との間に設けられた第５の導電層と、第２の方向に伸長し、第１の導電層と第２の導電層との間、及び、第３の導電層と第４の導電層との間に設けられた第６の導電層と、第１の導電層と第５の導電層との間、第２の導電層と第５の導電層との間、第３の導電層と第５の導電層との間、及び、第４の導電層と第５の導電層との間に設けられた第１の抵抗変化層と、第１の導電層と第６の導電層との間、第２の導電層と第６の導電層との間、第３の導電層と第６の導電層との間、及び、第４の導電層と第６の導電層との間に設けられた第２の抵抗変化層と、を備える。そして第５の導電層を間に挟んで対向する第１の導電層の一部と第２の導電層の一部の間の第１の距離が、第５の導電層と第６の導電層との間の領域を挟んで対向する第１の導電層の別の一部と第２の導電層の別の一部の間の第２の距離よりも小さく、第１の導電層の一部が第１の凸領域であり、第５の導電層の第１の方向の幅が、第１の凸領域の第１の方向の幅よりも小さい。
本実施形態の記憶装置は、相変化メモリである。メモリセルアレイの構造が一部異なる以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については、記述を省略する。
図１５（ａ）、図１５（ｂ）は、本実施形態の記憶装置のメモリセルアレイ１１の模式断面図である。図１５（ａ）は、メモリセルアレイ１１のｘｙ断面図である。図１５（ｂ）は、メモリセルアレイ１１のｙｚ断面図である。図１５（ａ）は、図１５（ｂ）のＢＢ’断面図、図１５（ｂ）は図１５（ａ）のＡＡ’断面図である。図１５中、破線で囲まれた領域が、１個のメモリセルＭＣである。
メモリセルアレイ１１は、ワード線ＷＬ１１（第１の導電層）、ワード線ＷＬ１２（第２の導電層）、ワード線ＷＬ２１（第３の導電層）、ワード線ＷＬ２２（第４の導電層）を備える。ワード線ＷＬ１１は第１の凸領域４１、ワード線ＷＬ１２は第２の凸領域４２を備える。また、ビット線ＢＬ１１（第５の導電層）、ビット線ＢＬ２１（第６の導電層）を備える。また、第１の抵抗変化層Ｒ１、第２の抵抗変化層Ｒ２を備える。また、層間絶縁層２０を備える。
第１の抵抗変化層Ｒ１は、ワード線ＷＬ１１とビット線ＢＬ１１との間、ワード線ＷＬ１２とビット線ＢＬ１１との間、ワード線ＷＬ２１とビット線ＢＬ１１との間、ワード線ＷＬ２２とビット線ＢＬ１１との間に設けられる。第２の抵抗変化層Ｒ２は、ワード線ＷＬ１１とビット線ＢＬ２１との間、ワード線ＷＬ１２とビット線ＢＬ２１との間、ワード線ＷＬ２１とビット線ＢＬ２１との間、ワード線ＷＬ２２とビット線ＢＬ２１との間に設けられる。
図１６は、本実施形態の記憶装置の拡大模式断面図である。図１５（ａ）の一部領域の拡大模式断面図である。ビット線ＢＬ１１を間に挟んで対向するワード線ＷＬ１１の一部とワード線ＷＬ１２の一部の間の第１の距離（図１６中のｄ１）が、ビット線ＢＬ１１とビット線ＢＬ２１との間の領域（図１６中のＣ）を挟んで対向するワード線ＷＬ１１の別の一部とワード線ＷＬ１２の別の一部の間の第２の距離（図１６中のｄ２）よりも小さい。言い換えれば、第１の凸領域４１と第２の凸領域４２との間の距離は、第１の凸領域４１以外の領域のワード線ＷＬ１１と第２の凸領域４２以外の領域のワード線ＷＬ１２との間の距離よりも小さい。
さらに、ビット線ＢＬ１１のｘ方向の幅（図１６中のｗ１）が、第１の凸領域４１のｘ方向の幅（図１６中のｗ２）よりも小さい。
また、ビット線ＢＬ１１のｘ方向の幅（図１６中のｗ１）が、ビット線ＢＬ１１のｙ方向の幅（図１６中のｗ３）よりも小さい。ビット線ＢＬ１１のｘ方向の幅は、例えば、ビット線ＢＬ１１のｙ方向の幅の半分以下である。
また、ビット線ＢＬ１１のｘ方向の幅（図１６中のｗ１）が、第１の抵抗変化層Ｒ１のｘ方向の幅（図１６中のｗ４）よりも小さい。ビット線ＢＬ１１のｘ方向の幅は、例えば、第１の抵抗変化層Ｒ１のｘ方向の幅の半分以下である。
また、第１の抵抗変化層Ｒ１のｘ方向の幅（図１６中のｗ４）は、第１の凸領域４１のｘ方向の幅（図１６中のｗ２）よりも小さい。
次に、本実施形態の記憶装置の製造方法について説明する。図１７（ａ）、図１７（ｂ）は、第２の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図である。図１７（ａ）は、図１５（ａ）に対応する部分の断面図である。図１７（ｂ）は、図１５（ｂ）に対応する部分の断面図である。
本実施形態の記憶装置の製造方法は、柱状領域２４ａをエッチングして除去し、開口部３２を形成する（図９（ａ）、図９（ｂ））までは、第１の実施形態の製造方法と同様である。
次に、開口部３２内に抵抗変化膜３４を堆積し、連続して、開口部３２を導電膜３６で埋め込む（図１７（ａ）、図１７（ｂ））。抵抗変化膜３４は、例えば、アモルファスのＧｅ２Ｓｂ２Ｔｅ５合金膜である。抵抗変化膜３４は、例えば、公知の原子層堆積法（ＡＬＤ法）により堆積する。導電膜３６は、例えば、窒化チタン膜である。導電膜３６は、例えば、公知のＣＶＤ法により堆積する。
以上の製造方法により、図１５（ａ）、図１５（ｂ）に示す本実施形態の記憶装置のメモリセルアレイ１１が製造される。
上記製造方法によれば、側面が凹凸形状となるようにパターニングされた、導電膜１８及び絶縁膜１６のパターンに対し、自己整合的に抵抗変化膜３４及び導電膜３６の構造が形成される。したがって、リソグラフィ法などの加工精度で規定される加工限界よりも、更に微細な抵抗変化膜３４及び導電膜３６の構造が形成可能である。したがって、メモリセルＭＣの微細化が容易に実現できる。具体的には、ビット線ＢＬのｘ方向の幅（図１６中のｗ１）を、微細化することが可能となる。
次に、本実施形態の記憶装置の作用及び効果について説明する。
抵抗変化型メモリでは、抵抗変化層を低抵抗状態から高抵抵抗状態への変化（リセット動作）、又は、高抵抗状態から低抵抗状態へ変化（セット動作）を行うために、抵抗変化層に所定の電流密度の電流を流すことが必要となる。特に、相変化メモリでは、リセット動作に高い電流密度が要求される。十分な電流密度が得られない場合、リセット動作が不安定となる。
本実施形態の記憶装置は、ビット線ＢＬ１１のｘ方向の幅（図４中のｗ１）が、第１の抵抗変化層Ｒ１のｘ方向の幅（図４中のｗ２）よりも小さい。この構造により、ビット線ＢＬと抵抗変化層Ｒとの間の接触面積を小さくすることで、リセット動作時の電流密度を増加させることが可能となる。よって、リセット動作が安定化する。リセット動作時の電流密度を増加させる観点から、ビット線ＢＬ１１のｘ方向の幅は、第１の抵抗変化層Ｒ１のｘ方向の幅の半分以下であることが好ましい。
また、本実施形態の記憶装置は、ビット線ＢＬ１１のｘ方向の幅（図１６中のｗ１）が、第１の凸領域４１のｘ方向の幅（図１６中のｗ２）よりも小さい。また、ビット線ＢＬ１１のｘ方向の幅（図１６中のｗ１）が、ビット線ＢＬ１１のｙ方向の幅（図１６中のｗ３）よりも小さい。この構造により、ビット線ＢＬと抵抗変化層Ｒとの間の接触面積を小さくすることで、リセット動作時の電流密度を増加させることが可能となる。よって、リセット動作が安定化する。リセット動作時の電流密度を増加させる観点から、ビット線ＢＬ１１のｘ方向の幅は、ビット線ＢＬ１１のｙ方向の幅の半分以下であることが好ましい。
また、本実施形態の記憶装置は、ワード線ＷＬが凸領域を備えることで実効的な配線抵抗が低くなる。
図１８は、本実施形態の変形例の記憶装置の拡大模式断面図である。変形例の記憶装置は、ワード線ＷＬの端部が、曲面である。
以上、本実施形態によれば、リセット動作時の電流密度を増加させることが可能となる。また、ワード線の配線抵抗が低くできる。よって、メモリセルＭＣの特性を安定化させることが可能な記憶装置が実現できる。
第１及び第２の実施形態では、相変化メモリを例に説明したが、本発明をその他の抵抗変化型メモリに適用することも可能である。例えば、抵抗変化層が超格子構造を有する相変化メモリ、空孔変調伝導性酸化膜を用いた抵抗変化型メモリなどにも適用することが可能である。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
４１ 第１の凸領域
１００ 記憶装置
ＷＬ１１ ワード線（第１の導電層）
ＷＬ１２ ワード線（第２の導電層）
ＷＬ２１ ワード線（第３の導電層）
ＷＬ２２ ワード線（第４の導電層）
ＢＬ１１ ビット線（第５の導電層）
ＢＬ２１ ビット線（第６の導電層）
Ｒ１ 第１の抵抗変化層
Ｒ２ 第２の抵抗変化層
Ｒ３ 第３の抵抗変化層
Ｒ４ 第４の抵抗変化層

Claims (18)

  1. 第１の方向に伸長する第１の導電層と、
    前記第１の方向に伸長する第２の導電層と、
    前記第１の方向に伸長する第３の導電層と、
    前記第１の方向に伸長する第４の導電層と、
    前記第１の方向に交差する第２の方向に伸長し、前記第１の導電層と前記第２の導電層との間、及び、前記第３の導電層と前記第４の導電層との間に設けられた第５の導電層と、
    前記第２の方向に伸長し、前記第１の導電層と前記第２の導電層との間、及び、前記第３の導電層と前記第４の導電層との間に設けられた第６の導電層と、
    前記第１の導電層と前記第５の導電層との間に設けられた第１の抵抗変化層と、
    前記第２の導電層と前記第５の導電層との間に設けられた第２の抵抗変化層と、
    前記第３の導電層と前記第５の導電層との間に設けられた第３の抵抗変化層と、
    前記第１の導電層と前記第６の導電層との間に設けられた第４の抵抗変化層と、を備え、
    前記第１の抵抗変化層、前記第２の抵抗変化層、前記第３の抵抗変化層、及び、前記第４の抵抗変化層が、互いに離間し、
    前記第１の抵抗変化層と前記第２の抵抗変化層との間の第１の距離が、前記第５の導電層と前記第６の導電層との間の領域を挟んで対向する前記第１の導電層の一部と前記第２の導電層の一部との間の第２の距離よりも小さい記憶装置。
  2. 前記第５の導電層を挟んで対向する前記第１の導電層の別の一部と前記第２の導電層の別の一部との間の第３の距離が前記第２の距離以下である請求項１記載の記憶装置。
  3. 前記第５の導電層の前記第１の方向の幅が、前記第１の抵抗変化層の前記第１の方向の幅よりも小さい請求項１記載の記憶装置。
  4. 前記第５の導電層の前記第１の方向の幅が、前記第５の導電層の前記第１の方向及び前記第２の方向に垂直な第３の方向の幅よりも小さい請求項１記載の記憶装置。
  5. 前記第１の抵抗変化層は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、及び、テルル（Ｔｅ）を含む請求項１記載の記憶装置。
  6. 前記第１の導電層の抵抗率が、前記第５の導電層の抵抗率よりも小さい請求項１記載の記憶装置。
  7. 前記第１の導電層が、タングステン（Ｗ）、又は、窒化チタン（ＴｉＮ）である請求項１記載の記憶装置。
  8. 前記第５の導電層が、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、又は、銅（Ｃｕ）である請求項１記載の記憶装置。
  9. 前記第２の距離は５０ｎｍ以下である請求項１記載の記憶装置。
  10. 前記第１の導電層の前記第２の方向の厚さは２０ｎｍ以下である請求項１記載の記憶装置。
  11. 第１の方向に伸長する第１の導電層と、
    前記第１の方向に伸長する第２の導電層と、
    前記第１の方向に伸長する第３の導電層と、
    前記第１の方向に伸長する第４の導電層と、
    前記第１の方向に交差する第２の方向に伸長し、前記第１の導電層と前記第２の導電層との間、及び、前記第３の導電層と前記第４の導電層との間に設けられた第５の導電層と、
    第２の方向に伸長し、前記第１の導電層と前記第２の導電層との間、及び、前記第３の導電層と前記第４の導電層との間に設けられた第６の導電層と、
    前記第１の導電層と前記第５の導電層との間、前記第２の導電層と前記第５の導電層との間、前記第３の導電層と前記第５の導電層との間、及び、前記第４の導電層と前記第５の導電層との間に設けられた第１の抵抗変化層と、
    前記第１の導電層と前記第６の導電層との間、前記第２の導電層と前記第６の導電層との間、前記第３の導電層と前記第６の導電層との間、及び、前記第４の導電層と前記第６の導電層との間に設けられた第２の抵抗変化層と、を備え、
    前記第５の導電層を間に挟んで対向する前記第１の導電層の一部と前記第２の導電層の一部との間の第１の距離が、前記第５の導電層と前記第６の導電層との間の領域を挟んで対向する前記第１の導電層の別の一部と前記第２の導電層の別の一部との間の第２の距離よりも小さく、
    前記第１の導電層の一部が第１の凸領域であり、前記第５の導電層の前記第１の方向の幅が、前記第１の凸領域の前記第１の方向の幅よりも小さい記憶装置。
  12. 前記第５の導電層の前記第１の方向の幅が、前記第５の導電層の前記第１の方向及び前記第２の方向に垂直な第３の方向の幅よりも小さい請求項１１記載の記憶装置。
  13. 前記第１の抵抗変化層は、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、及び、テルル（Ｔｅ）を含む請求項１１記載の記憶装置。
  14. 前記第１の導電層の抵抗率が、前記第５の導電層の抵抗率よりも小さい請求項１１記載の記憶装置。
  15. 前記第１の導電層が、タングステン（Ｗ）、又は、窒化チタン（ＴｉＮ）である請求項１１記載の記憶装置。
  16. 前記第５の導電層が、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、又は、銅（Ｃｕ）である請求項１１記載の記憶装置。
  17. 前記第２の距離は５０ｎｍ以下である請求項１１記載の記憶装置。
  18. 前記第１の導電層の前記第２の方向の厚さは２０ｎｍ以下である請求項１１記載の記憶装置。


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