JP2019054173A - 記憶装置 - Google Patents
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Abstract
【課題】信頼性の向上が可能な記憶装置を提供する。【解決手段】実施形態の記憶装置は、第1の方向に伸長する第1の導電層と、第1の方向と交差する第2の方向に伸長する第2の導電層と、第2の導電層に電気的に接続される第3の導電層と、半導体、又は、第1の金属酸化物を含む第1の層と、第1の層と第2の導電層との間に位置し第2の金属酸化物を含む第2の層とを有し、第2の層が第1の端部と第1の端部よりも第3の導電層から離間した第2の端部を有し、第1の導電層と第2の導電層との間に設けられた抵抗変化層と、抵抗変化層と第2の導電層との間に設けられ、第2の層よりも抵抗率の高い中間層と、第1の端部と第2の導電層との間に設けられ、第2の層よりも抵抗率の高い絶縁体と、を備える。【選択図】図3
Description
実施形態は、記憶装置に関する。
抵抗変化型メモリは、メモリセルの抵抗変化層に電圧を印加することで電流を流し、高抵抗状態と低抵抗状態の間を遷移させる。例えば、高抵抗状態をデータ“0”、低抵抗状態をデータ“1”と定義すると、メモリセルは“0”と“1”の1ビットデータを記憶することが可能となる。抵抗変化型メモリの集積度を上げるために、メモリセルMCを立体的に配置した三次元構造を形成する場合がある。三次元構造を形成する際のプロセスに起因して、メモリセルMCの誤動作が生じる場合がある。
実施形態の目的は、メモリセルMCの誤動作の抑制が可能な記憶装置を提供することにある。
実施形態の記憶装置は、第1の方向に伸長する第1の導電層と、前記第1の方向と交差する第2の方向に伸長する第2の導電層と、前記第2の導電層に電気的に接続される第3の導電層と、半導体、又は、第1の金属酸化物を含む第1の層と、前記第1の層と前記第2の導電層との間に位置し第2の金属酸化物を含む第2の層とを有し、前記第2の層が第1の端部と前記第1の端部よりも前記第3の導電層から離間した第2の端部を有し、前記第1の導電層と前記第2の導電層との間に設けられた抵抗変化層と、前記抵抗変化層と前記第2の導電層との間に設けられ、前記第2の層よりも抵抗率の高い中間層と、前記第1の端部と前記第2の導電層との間に設けられ、前記第2の層よりも抵抗率の高い絶縁体と、を備える。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材には同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
なお、本明細書中、便宜上「上部」、「下部」という用語を用いる。「上部」、「下部」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
本明細書中の記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法(Secondary Ion Mass Spectroscopy:SIMS)、エネルギー分散型X線分光法(Energy Dispersive X−ray Spectroscopy:EDX)により行うことが可能である。また、半導体装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡(Transmission Electron Microscope:TEM)を用いることが可能である。また、記憶装置を構成する部材がアモルファスであるか否かは、透過型電子顕微鏡を用いた観察により、部材中に結晶粒(グレイン)が存在するか否かを確認することで判断が可能である。また、記憶装置を構成する2つの部材の抵抗率の大小関係は、2つの部材の材料の組成及び結晶性を評価して、判断することが可能である。
以下、実施形態の記憶装置を、図面を参照して説明する。
(第1の実施形態)
本実施形態の記憶装置は、第1の方向に伸長する第1の導電層と、第1の方向と交差する第2の方向に伸長する第2の導電層と、第2の導電層に電気的に接続される第3の導電層と、半導体、又は、第1の金属酸化物を含む第1の層と、第1の層と第2の導電層との間に位置し第2の金属酸化物を含む第2の層とを有し、第2の層が第1の端部と第1の端部よりも第3の導電層から離間した第2の端部を有し、第1の導電層と第2の導電層との間に設けられた抵抗変化層と、抵抗変化層と第2の導電層との間に設けられ、第2の層よりも抵抗率の高い中間層と、第1の端部と第2の導電層との間に設けられ、第2の層よりも抵抗率の高い絶縁体と、を備える。
本実施形態の記憶装置は、第1の方向に伸長する第1の導電層と、第1の方向と交差する第2の方向に伸長する第2の導電層と、第2の導電層に電気的に接続される第3の導電層と、半導体、又は、第1の金属酸化物を含む第1の層と、第1の層と第2の導電層との間に位置し第2の金属酸化物を含む第2の層とを有し、第2の層が第1の端部と第1の端部よりも第3の導電層から離間した第2の端部を有し、第1の導電層と第2の導電層との間に設けられた抵抗変化層と、抵抗変化層と第2の導電層との間に設けられ、第2の層よりも抵抗率の高い中間層と、第1の端部と第2の導電層との間に設けられ、第2の層よりも抵抗率の高い絶縁体と、を備える。
図1は、第1の実施形態の記憶装置のブロック図である。図2は、第1の実施形態の記憶装置のメモリセルアレイの等価回路図である。第1の実施形態のメモリセルアレイは、メモリセルMCが立体的に配置された三次元構造を備える。第1の実施形態の記憶装置は、抵抗変化型メモリ100である。メモリセルMCは二端子の抵抗変化素子である。
図1に示すように、抵抗変化型メモリ100は、メモリセルアレイ210、ワード線ドライバ回路212、ローデコーダ回路214、センスアンプ回路215、カラムデコーダ回路217、及び、制御回路221を備える。
図2に示すように、メモリセルアレイ210内には、複数のメモリセルMCが立体的に配置される。メモリセルアレイ210は、例えば、複数のワード線WL(WL11、WL12、WL13、WL21、WL22、WL23)と複数のビット線BL(BL11、BL12、BL21、BL22)を備える。ワード線WLはx方向(第1の方向)に伸長する。ビット線BLはz方向(第2の方向)に伸長する。ワード線WLとビット線BLは垂直に交差する。ワード線WLとビット線BLとの交差部に、メモリセルMCが配置される。
複数のワード線WLは、ローデコーダ回路214に電気的に接続される。複数のビット線BLは、センスアンプ回路215に接続される。複数のビット線BLとセンスアンプ回路215との間には選択トランジスタST(ST11、ST21、ST12、ST22)とグローバルビット線GBL(GBL1、GBL2)が設けられる。選択トランジスタSTにより、所望のビット線BLが選択され、選択されたビット線BLのデータがグローバルビット線GBLを経由してセンスアンプ回路215に転送される。
ローデコーダ回路214は、入力されたローアドレス信号に従ってワード線WLを選択する機能を備える。ワード線ドライバ回路212は、ローデコーダ回路214によって選択されたワード線WLに所定の電圧を印加する機能を備える。
カラムデコーダ回路217は、入力されたカラムアドレス信号に従ってビット線BLを選択する機能を備える。センスアンプ回路215は、カラムデコーダ回路217によって選択されたビット線BLに所定の電圧を印加する機能を備える。また、選択されたワード線WLと選択されたビット線BLとの間に流れる電流を検知して増幅する機能を備える。
制御回路221は、ワード線ドライバ回路212、ローデコーダ回路214、センスアンプ回路215、カラムデコーダ回路217、及び、図示しないその他の回路を制御する機能を備える。
ワード線ドライバ回路212、ローデコーダ回路214、センスアンプ回路215、カラムデコーダ回路217、制御回路221などの回路は、例えば、図示しない半導体層を用いたトランジスタや配線層によって構成される。
図3は、第1の実施形態の記憶装置のメモリセルアレイ210の模式断面図である。図3は、図2において点線で囲まれる領域に相当する部分のyz断面図である。図3中、点線で囲まれた領域が、1個のメモリセルMCである。
図3には、ワード線WL11(第1の導電層)、ワード線WL12、ワード線WL21、ワード線WL22、ビット線BL11(第2の導電層)が示される。また、図3には、選択トランジスタST11が示される。
メモリセルアレイ210は、抵抗変化層30、中間層40、絶縁体50、多結晶シリコン層52、層間絶縁層54、ドレイン電極60(第4の導電層)、ソース電極62(第3の導電層)、半導体層64、ゲート電極66、ゲート絶縁層68を有する。半導体層64は、チャネル領域64a、ソース領域64b、ドレイン領域64cからなる。ドレイン電極60、ソース電極62、半導体層64、ゲート電極66、ゲート絶縁層68が選択トランジスタST11を構成する。
ワード線WL11はx方向(第1の方向)に伸長する。ワード線WL11は、例えば金属である。ワード線WLは、例えば、窒化チタン(TiN)、又は、タングステン(W)である。
ビット線BL11はz方向(第2の方向)に伸長する。ビット線BL11は、例えば金属である。ビット線BL11は、例えば、例えば、窒化チタン(TiN)、又は、タングステン(W)である。
ビット線BL11はソース電極62に電気的に接続される。ビット線BL11はソース電極62に接する。
ワード線WL11、ワード線WL12、ワード線WL21、ワード線WL22のそれぞれは、層間絶縁層54によって電気的に分離される。層間絶縁層54は、例えば、酸化シリコンである。
抵抗変化層30は、ワード線WL11とビット線BL11との間に設けられる。抵抗変化層30は、高抵抗層31(第1の層)、低抵抗層32(第2の層)、反応抑制層33を備える。
抵抗変化層30は、ワード線WL11からビット線BL11に向けて、高抵抗層31、反応抑制層33、低抵抗層32の順に配置される。抵抗変化層30のy方向(第3の方向)の厚さは、例えば、5nm以上25nm以下である。y方向(第3の方向)は、x方向(第1の方向)及びz方向(第2の方向)に直交する。
高抵抗層31は、半導体、又は、第1の金属酸化物を含む。高抵抗層31は、例えば、アモルファスの半導体、又は、アモルファスの金属酸化物である。
高抵抗層31は、例えば、半導体である。高抵抗層31は、例えば、シリコン、ゲルマニウム、スズ、又は、シリコンジャーマナイドである。高抵抗層31は、例えば、アモルファスシリコン、アモルファスゲルマニウム、アモルファスシリコンジャーマナイドである。
高抵抗層31は、例えば、第1の金属酸化物である。第1の金属酸化物は、例えば、アルミニウム(Al)、ハフニウム(Hf)、ジルコニウム(Zr)、タンタル(Ta)、及び、ニオブ(Nb)から成る群から選ばれる少なくとも一つの金属元素を含む。高抵抗層31は、例えば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化タンタル、酸化ニオブ、又は、これらの化合物である。
高抵抗層31の膜厚は、例えば、1nm以上10nm以下である。
低抵抗層32は、高抵抗層31とビット線BL11との間に設けられる。
低抵抗層32は、第2の金属酸化物を含む。第2の金属酸化物は、例えば、チタン(Ti)、ニオブ(Nb)、タンタル(Ta)、及び、タングステン(W)から成る群から選ばれる少なくとも一つの金属元素を含む。低抵抗層32は、例えば、酸化チタン、酸化ニオブ、酸化タンタル、又は、酸化タングステンである。例えば、第2の金属酸化物は第1の金属酸化物と異なる。
低抵抗層32は、高抵抗層31よりも抵抗率が低い。低抵抗層32の少なくとも一部は結晶質である。低抵抗層32は、例えば、多結晶である。低抵抗層32の第2の金属酸化物は結晶化することにより抵抗率が低下する。低抵抗層32の金属酸化物の結晶化割合は、高抵抗層31の第1の金属酸化物の結晶化割合よりも高い。金属酸化物の結晶化割合は、例えば、TEMにより測定することが可能である。
低抵抗層32の膜厚は、例えば、3nm以上15nm以下である。
低抵抗層32は、第1の端部E1と第2の端部E2を有する。第2の端部E2は第1の端部E1よりもソース電極62から離間している。言い換えれば、第1の端部E1は第2の端部E2よりも選択トランジスタST11に近い側にある。
反応抑制層33は、高抵抗層31と低抵抗層32との間に設けられる。反応抑制層33は、アモルファスである。反応抑制層33は、例えば、酸化物、窒化物、又は、酸窒化物である。
反応抑制層33は、例えば、アルミニウム(Al)、シリコン(Si)、及び、ゲルマニウム(Ge)から成る群から選ばれる少なくとも一つの元素を含む酸化物、窒化物、又は、酸窒化物である。反応抑制層33は、例えば、酸化アルミニウム、酸化シリコン、酸化ゲルマニウム、窒化アルミニウム、窒化シリコン、窒化ゲルマニウム、酸窒化アルミニウム、酸窒化シリコン、又は、酸窒化ゲルマニウムである。
反応抑制層33は、例えば、高抵抗層31及び低抵抗層32と異なる組成を有する。反応抑制層33は、高抵抗層31と低抵抗層32とが反応することを抑制する機能を備える。
反応抑制層33のy方向の厚さは、例えば、0.2nm以上1nm以下である。
中間層40は、抵抗変化層30とビット線BL11との間に設けられる。中間層40は、低抵抗層32とビット線BL11との間に設けられる。中間層40の抵抗率は低抵抗層32の抵抗率よりも高い。中間層40は、アモルファスである。中間層40は、例えば、酸化物、窒化物、又は、酸窒化物である。
中間層40は、例えば、第3の金属酸化物を含む。第3の金属酸化物は、例えば、アルミニウム(Al)、ハフニウム(Hf)、ジルコニウム(Zr)、タンタル(Ta)、ランタン(La)、及び、ニオブ(Nb)から成る群から選ばれる少なくとも一つの金属元素を含む。中間層40は、例えば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化ランタン、酸化タンタル、又は、酸化ニオブである。
中間層40は、例えば、シリコン(Si)、及び、ゲルマニウム(Ge)から成る群から選ばれる少なくとも一つの元素を含む酸化物、窒化物、又は、酸窒化物である。中間層40は、例えば、酸化シリコン、酸化ゲルマニウム、窒化シリコン、窒化ゲルマニウム、酸窒化シリコン、又は、酸窒化ゲルマニウムである。
中間層40は、例えば、シリコン(Si)、及び、金属元素を含む金属酸化物、金属酸窒化物である。中間層40は、例えば、ケイ酸アルミニウム、ケイ酸ハフニウム、窒素添加ケイ酸アルミニウム、又は、窒素添加ケイ酸ハフニウムである。
中間層40は、例えば、金属窒化物、又は、金属酸窒化物である。中間層40は、例えば、窒化アルミニウム、窒化ハフニウム、酸窒化アルミニウム、又は、酸窒化ハフニウムである。
中間層40は、例えば、高抵抗層31及び低抵抗層32と異なる組成を有する。中間層40は、低抵抗層32とビット線11との間の原子の拡散を抑制する機能を有する。
中間層40のy方向の厚さは、例えば、0.2nm以上3nm以下である。
抵抗変化層30に電圧を印加し電流を流すことで、抵抗変化層30が高抵抗状態から低抵抗状態へ、あるいは、低抵抗状態から高抵抗状態へと変化する。高抵抗状態から低抵抗状態への変化は、例えば、セット動作と称される。低抵抗状態から高抵抗状態への変化は、例えば、リセット動作と称される。高抵抗状態から低抵抗状態へ変化させる際に抵抗変化層30に印加される電圧はセット電圧、低抵抗状態から高抵抗状態へ変化させる際に抵抗変化層30に印加される電圧はリセット電圧と称される。
抵抗変化層30への電圧の印加により、低抵抗層32の中の酸素欠損量(酸素空孔量)又は酸素欠損分布が変化する。低抵抗層32の中の酸素欠損量又は酸素欠損分布の変化に伴い抵抗変化層30の導電性が変化する。低抵抗層32は、いわゆる、空孔変調伝導性酸化物(Vacancy Modulated Conductive Oxide)である。
例えば、高抵抗状態をデータ“0”、低抵抗状態をデータ“1”と定義する。メモリセルMCは“0”と“1”の1ビットデータを記憶することが可能となる。
絶縁体50は、低抵抗層32の第1の端部E1とビット線BL11との間に設けられる。絶縁体50は、低抵抗層32よりも抵抗率が高い。絶縁体50は、低抵抗層32、ビット線BL11、及び、中間層40に接する。
絶縁体50は、例えば、酸化物、窒化物、又は、酸窒化物である。
絶縁体50は、例えば、シリコン(Si)、及び、ゲルマニウム(Ge)から成る群から選ばれる少なくとも一つの元素を含む酸化物、窒化物、又は、酸窒化物である。絶縁体50は、例えば、酸化シリコン、酸化ゲルマニウム、窒化シリコン、窒化ゲルマニウム、酸窒化シリコン、又は、酸窒化ゲルマニウムである。
絶縁体50は、例えば、第4の金属酸化物を含む。第4の金属酸化物は、例えば、アルミニウム(Al)、ハフニウム(Hf)、ジルコニウム(Zr)、タンタル(Ta)、ランタン(La)、及び、ニオブ(Nb)から成る群から選ばれる少なくとも一つの金属元素を含む。絶縁体50は、例えば、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム、酸化ランタン、酸化タンタル、又は、酸化ニオブである。
絶縁体50は、例えば、シリコン(Si)、及び、金属元素を含む金属酸化物、金属酸窒化物である。絶縁体50は、例えば、ケイ酸アルミニウム、ケイ酸ハフニウム、窒素添加ケイ酸アルミニウム、又は、窒素添加ケイ酸ハフニウムである。
絶縁体50は、例えば、金属窒化物、又は、金属酸窒化物である。絶縁体50は、例えば、窒化アルミニウム、窒化ハフニウム、酸窒化アルミニウム、又は、酸窒化ハフニウムである。
絶縁体50は、例えば、低抵抗層32及び中間層40と異なる組成を有する。絶縁体50は、低抵抗層32の第1の端部E1とビット線BL11との間に流れるリーク電流を抑制する機能を有する。
例えば、低抵抗層32が酸化チタンの場合、絶縁体50は、酸化チタンよりも抵抗率の高い酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウム、又は、窒化アルミニウムである。また、中間層40が酸化アルミニウムの場合、絶縁体50は、例えば、酸化アルミニウムよりも抵抗率の高い、酸化シリコンである。
多結晶シリコン層52は、ビット線BL11の間に挟まれて設けられる。多結晶シリコン層52に代えてタングステン層を用いることも可能である。
半導体層64は、ドレイン電極60とソース電極62の間に設けられる。半導体層64は、チャネル領域64a、ソース領域64b、ドレイン領域64cからなる。半導体層64は、例えば、多結晶シリコンである。
チャネル領域64aは、例えば、導電性不純物としてp型不純物を含むp型半導体である。p型不純物は、例えば、ボロン(B)である。チャネル領域64aは、真性半導体であっても構わない。ソース領域64b、ドレイン領域64cは、例えば、導電性不純物としてn型不純物を含むn型半導体である。n型不純物は、例えば、リン(P)、ヒ素(As)である。
ドレイン電極60は、抵抗変化型メモリ100のグローバルビット線GBLである。
ドレイン電極60は、例えば、金属又は金属半導体化合物である。ドレイン電極60は、例えば、窒化チタン(TiN)とタングステン(W)との積層構造である。例えば、タングステン(W)と半導体層64との間に窒化チタン(TiN)が設けられる。
ソース電極62は、ビット線BL11に電気的に接続される。ソース電極62は、例えば、金属又は金属半導体化合物である。ソース電極62は、例えば、窒化チタン(TiN)とタングステン(W)との積層構造である。例えば、タングステン(W)と半導体層64との間に窒化チタン(TiN)が設けられる。
ゲート電極66は、例えば、金属、金属半導体化合物、又は、半導体である。ゲート電極66は、例えば、窒化チタン(TiN)である。
ゲート絶縁層68は、ゲート電極66と半導体層64の側面との間に設けられる。ゲート絶縁層68は、半導体層64に接して設けられる。
ゲート絶縁層68は、酸化物又は酸窒化物である。ゲート絶縁層68は、例えば、酸化シリコン、酸窒化シリコン、酸化ハフニウム、ケイ酸ハフニウム、及び、窒素添加ケイ酸ハフニウムから成る群から選ばれる少なくとも一つの物質を含む。
次に、第1の実施形態の記憶装置の製造方法の一例について説明する。図4〜図10は、第1の実施形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図である。
最初に、公知のプロセス技術により、選択トランジスタST11を構成するドレイン電極60、ソース電極62、半導体層64、ゲート電極66、ゲート絶縁層68を形成する。次に、公知のプロセス技術により、ワード線WL11、ワード線WL12、ワード線WL21、ワード線WL22、及び、層間絶縁層54を形成する。
次に、ワード線WL11、ワード線WL12、ワード線WL21、ワード線WL22、及び、層間絶縁層54に設けられた溝70内に、例えば、ALD法(Atomic Layer Deposition法)又はCVD法(Chemical Vapor Deposition法)を用いて、高抵抗層31、反応抑制層33、低抵抗層32、中間層40を形成する(図4)。
次に、例えば、異方性のドライエッチング法により、溝70底部の中間層40、低抵抗層32、反応抑制層33、高抵抗層31を除去する(図5)。
次に、例えば、等方性のドライエッチング、又は、ウェットエッチングにより、溝70底部の低抵抗層32の一部を除去する(図6)。低抵抗層32は、中間層40に対して選択的に除去する。
次に、溝70内に、例えば、ALD法又はCVD法を用いて、絶縁膜72を形成する(図7)。
次に、例えば、等方性のドライエッチング、又は、ウェットエッチングにより、絶縁膜72の一部を除去し、絶縁体50を形成する(図8)。
次に、例えば、異方性のドライエッチング法により、溝70底部の層間絶縁層54を除去し、ソース電極62を露出させる(図9)。
次に、溝70内に、例えば、ALD法又はCVD法を用いて、ビット線BL11の材料膜と多結晶シリコン膜を堆積する。その後、ビット線BL11の材料膜と多結晶シリコン膜を、例えば、CMP法(Chemical Mechanical Polishing法)により研磨し、ビット線BL11と多結晶シリコン層52を形成する(図10)。
上記の製造方法により、図3に示す第1の実施形態の抵抗変化型メモリ100が製造される。
次に、本実施形態の記憶装置の作用及び効果について説明する。
酸素欠損量の変化又は酸素欠損分布の変化を用いて抵抗変化層30の導電性を変化させる抵抗変化型メモリでは、セット動作とリセット動作の繰り返しによりメモリセルMCの特性が劣化する場合がある。具体的には、例えば、高抵抗状態と低抵抗状態の抵抗比が小さくなる。高抵抗状態と低抵抗状態の抵抗比が小さくなると、メモリセルMCからのデータ読み出しマージンが低下し問題となる。
データ読み出しマージンの低下を補償するために、例えば、セット電圧、又は、リセット電圧を、セット動作とリセット動作の繰り返し回数に応じて高くする方法がある。しかし、セット電圧、又は、リセット電圧が高くなりすぎると抵抗変化層30の絶縁破壊が生じ、メモリセルMCが動作しなくなる。
したがって、メモリセルMCの特性の劣化を抑制し、抵抗変化型メモリの信頼性を向上することが要求される。
第1の実施形態の抵抗変化型メモリ100では、抵抗変化層30の低抵抗層32とビット線BL11との間に中間層40を設ける。中間層40を設けることで、メモリセルMCの特性の劣化が抑制される。
中間層40を設けることにより、メモリセルMCの特性の劣化が抑制されるのは、以下の理由によると考えられる。中間層40が無い場合、セット動作とリセット動作を繰り返すことにより、ビット線BL11の構成原子が、低抵抗層32の結晶粒界(グレインバウンダリー)を通って、低抵抗層32や高抵抗層31に拡散する。例えば、ビット線BL11が窒化チタンの場合、窒化チタンの構成原子であるチタンや窒素が、低抵抗層32や高抵抗層31に拡散する。ビット線BL11の構成原子の低抵抗層32や高抵抗層31への拡散が、メモリセルMCの特性の劣化の一つの要因であると考えられる。
中間層40は、結晶粒界の存在しないアモルファスである。中間層40を設けることにより、ビット線BL11の構成原子が、低抵抗層32や高抵抗層31に拡散することが防止できる。したがって、中間層40を設けることにより、メモリセルMCの特性の劣化が抑制される。よって、抵抗変化型メモリの信頼性が向上する。
図11は、比較形態の記憶装置の製造方法において、製造途中の記憶装置を示す模式断面図である。比較形態の記憶装置の製造方法は、絶縁体50を形成するプロセスがない点で、第1の実施形態の製造方法と異なっている。
第1の実施形態の図5の構造と同様の構造を形成した後、例えば、異方性のドライエッチング法により、溝70底部の層間絶縁層54を除去し、ソース電極62を露出させる(図11)。
次に、溝70内に、例えば、ALD法又はCVD法を用いて、ビット線BL11の材料膜と多結晶シリコン膜を堆積する。その後、ビット線BL11の材料膜と多結晶シリコン膜を、例えば、CMP法により研磨し、ビット線BL11と多結晶シリコン層52を形成する。
図12は、比較形態の記憶装置のメモリセルアレイの模式断面図である。上記の製造方法により、図12に示す比較形態の抵抗変化型メモリが製造される。比較形態の抵抗変化型メモリの場合、絶縁体50が存在しないため、低抵抗層32とビット線BL11とが、直接接する接触箇所(図12中のA)が存在する。
図13は、比較形態の記憶装置の問題点の説明図である。
例えば、ワード線WL21とビット線BL11との間に電圧を印加した場合、すなわち、ワード線WL21とソース電極62との間に電圧を印加した場合を考える。この場合、本来は実線矢印で示した電流パスで電流が流れる。
しかし、低抵抗層32とビット線BL11とが直接接する接触箇所(図13中のA)が存在すると、この接触箇所を経由する点線矢印で示したリーク電流パスで電流が流れる。このため、メモリセルMCの誤書き込みや誤読み出し等の誤動作が生ずるおそれがある。上記リーク電流パスが生じるのは、低抵抗層32の抵抗率が中間層40の抵抗率よりも低いことに起因する。
第1の実施形態の抵抗変化型メモリ100では、絶縁体50が、低抵抗層32の第1の端部E1とビット線BL11との間に設けられる。このため、低抵抗層32は、ビット線BL11と直接接しない。絶縁体50は、低抵抗層32よりも抵抗率が高い。したがって、上記リーク電流パスが生じることが抑制される。よって、メモリセルMCの誤動作が抑制される。
リーク電流パスが生じることを抑制する観点から、絶縁体50の抵抗率は中間層40の抵抗率よりも高いことが好ましい。また、リーク電流パスが生じることを抑制する観点から、絶縁体50のy方向(第3の方向)の厚さは、中間層40のy方向の厚さよりも厚いことが好ましい。
リーク電流パスが生じることを抑制する観点及び、製造の容易性の観点から、絶縁体50は酸化シリコン、窒化シリコン、又は、酸窒化シリコンであることが好ましい。
以上、第1の実施形態の記憶装置によれば、ワード線WLとビット線BLとの間にリーク電流パスが生じることが抑制される。よって、メモリセルMCの誤動作の抑制が可能な記憶装置が実現できる。
(第2の実施形態)
第2の実施形態の記憶装置は、絶縁体50がボイド(空洞)を含むこと以外は、第1の実施形態と同様である。以下、第1の実施形態と重複する内容については記述を省略する。
第2の実施形態の記憶装置は、絶縁体50がボイド(空洞)を含むこと以外は、第1の実施形態と同様である。以下、第1の実施形態と重複する内容については記述を省略する。
図14は、第2の実施形態の記憶装置のメモリセルアレイ210の模式断面図である。
第2の実施形態の抵抗変化型メモリでは、絶縁体50がボイド50aを含む。ボイド50aの抵抗率は、低抵抗層32の抵抗率よりも高い。
なお、絶縁体50がすべてボイドであっても構わない。
第2の実施形態の記憶装置によれば、第1の実施形態の記憶装置同様、メモリセルMCの誤動作の抑制が可能な記憶装置が実現できる。
(第3の実施形態)
第3の実施形態の記憶装置は、高抵抗層がワード線WL間で分断されていること以外は、第1の実施形態と同様である。以下、第1の実施形態と重複する内容については記述を省略する。
第3の実施形態の記憶装置は、高抵抗層がワード線WL間で分断されていること以外は、第1の実施形態と同様である。以下、第1の実施形態と重複する内容については記述を省略する。
図15は、第3の実施形態の記憶装置のメモリセルアレイ210の模式断面図である。
第3の実施形態の抵抗変化型メモリでは、高抵抗層31がワード線WL間で分断されている。例えば、ワード線WL11とワード線WL21との間には、高抵抗層31が存在しない。
なお、反応抑制層33がワード線WL間で分断されていても構わない。
第3の実施形態の記憶装置によれば、第1の実施形態の記憶装置同様、メモリセルMCの誤動作の抑制が可能な記憶装置が実現できる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
30 抵抗変化層
31 高抵抗層(第1の層)
32 低抵抗層(第2の層)
33 反応抑制層
40 中間層
50 絶縁体
60 ドレイン電極(第4の導電層)
62 ソース電極(第3の導電層)
64 半導体層
64a チャネル領域
64b ソース領域
64c ドレイン領域
66 ゲート電極
68 ゲート絶縁層
100 抵抗変化型メモリ(記憶装置)
WL11 ワード線(第1の導電層)
BL11 ビット線(第2の導電層)
31 高抵抗層(第1の層)
32 低抵抗層(第2の層)
33 反応抑制層
40 中間層
50 絶縁体
60 ドレイン電極(第4の導電層)
62 ソース電極(第3の導電層)
64 半導体層
64a チャネル領域
64b ソース領域
64c ドレイン領域
66 ゲート電極
68 ゲート絶縁層
100 抵抗変化型メモリ(記憶装置)
WL11 ワード線(第1の導電層)
BL11 ビット線(第2の導電層)
Claims (5)
- 第1の方向に伸長する第1の導電層と、
前記第1の方向と交差する第2の方向に伸長する第2の導電層と、
前記第2の導電層に電気的に接続される第3の導電層と、
半導体、又は、第1の金属酸化物を含む第1の層と、前記第1の層と前記第2の導電層との間に位置し第2の金属酸化物を含む第2の層とを有し、前記第2の層が第1の端部と前記第1の端部よりも前記第3の導電層から離間した第2の端部を有し、前記第1の導電層と前記第2の導電層との間に設けられた抵抗変化層と、
前記抵抗変化層と前記第2の導電層との間に設けられ、前記第2の層よりも抵抗率の高い中間層と、
前記第1の端部と前記第2の導電層との間に設けられ、前記第2の層よりも抵抗率の高い絶縁体と、
を備える記憶装置。 - 前記絶縁体は前記中間層よりも抵抗率が高い請求項1記載の記憶装置。
- 前記絶縁体は前記第2の層及び前記第2の導電層と接する請求項1又は請求項2記載の記憶装置。
- 前記絶縁体の前記第1の方向及び前記第2の方向に直交する第3の方向の厚さは、前記中間層の前記第3の方向の厚さよりも厚い請求項1ないし請求項3いずれか一項記載の記憶装置。
- 第4の導電層と、
前記第4の導電層と前記第3の導電層との間に設けられた半導体層と、
ゲート電極と、
前記ゲート電極と前記半導体層との間に設けられたゲート絶縁層と、
を更に備える請求項1ないし請求項4いずれか一項記載の記憶装置。
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