KR20210083934A - 가변 저항 메모리 소자 - Google Patents

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윤정호
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Abstract

가변 저항 메모리 소자는 제1물질로 이루어진 제1층과, 상기 제1층 상에 배치되고 상기 제1물질과 다른 밀도의 제2물질로 이루어진 제2층을 포함하는 가변저항층; 상기 가변저항층 내에 상기 제1층과 상기 제2층의 적층 방향과 수직인 방향으로 전류 경로를 형성하도록, 상기 가변저항층 상에 서로 이격되게 배치된 제1 전도성 요소와 제2 전도성 요소;을 포함한다.

Description

가변 저항 메모리 소자{VARIABLE RESISTANCE MEMORY DEVICE}
개시된 실시예들은 가변 저항 물질을 활용하는 비휘발성 메모리 소자에 대한 것이다.
반도체 메모리 장치로서 비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 장치로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다.
최근에는 고집적 저전력 특성을 가지며, 메모리 셀에 랜덤 엑세스(random access)가 가능한 기술이 요구는 추세에 맞추어 MRAM(Magnetic Random Access Memory) 및 PRAM(Phase-Change Random Access Memory)과 같은 차세대 반도체 메모리 장치들이 개발되고 있다.
이러한 차세대 반도체 메모리 장치들에는 인가되는 전류 또는 전압에 따라 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 달라진 저항값을 그대로 유지하는 특성을 갖는 저항 변화 소자들이 채용된다. 고집적, 저전력을 구현하기 위해서는 저항 변화 소자의 저항 변화 특성이 낮은 인가 전압에서 일어나고, 저항 변화 범위가 넓은 것이 바람직하다.
가변 저항 성능이 개선된 가변 저항 메모리 소자가 제공된다.
일 유형에 따르면, 제1물질로 이루어진 제1층과, 상기 제1층 상에 배치되고 상기 제1물질과 다른 밀도의 제2물질로 이루어진 제2층을 포함하는 가변저항층; 상기 가변저항층 내에 상기 제1층과 상기 제2층의 적층 방향과 수직인 방향으로 전류 경로를 형성하도록, 상기 가변저항층 상에 서로 이격되게 배치된 제1 전도성 요소와 제2 전도성 요소;을 포함하는, 가변 저항 메모리 소자가 제공된다.
상기 제2물질의 밀도가 상기 제1물질의 밀도보다 클 수 있다.
상기 제1물질과 상기 제2물질의 밀도 차이는 1g/cm3 보다 클 수 있다.
상기 가변저항층은 상기 제2층 상에 배치되고 상기 제2물질보다 밀도가 작은 제3물질로 이루어진 제3층을 더 포함할 수 있다.
상기 제2물질과 상기 제3물질의 밀도 차이는 1g/cm3 보다 클 수 있다.
상기 제1물질과 상기 제3물질은 같은 물질일 수 있다.
상기 제1층, 상기 제2층, 상기 제3층 중 상기 제2층의 두께가 가장 얇을 수 있다.
상기 제1물질, 상기 제2물질은 밴드갭 에너지가 2eV 이상인 산화물일 수 있다.
상기 제1물질, 상기 제2물질은 각각 Rb2O, TiO2, BaO, ZrO2, CaO, HfO2, SrO, Sc2O3, MgO, Li2O, Al2O3, SiO2, BeO 중 어느 하나일 수 있다.
상기 제1물질과 상기 제2물질은 같은 원자가를 가지며, 밀도 차이가 1.5g/cm3 보다 클 수 있다.
상기 제1물질은 HfO2이고, 상기 제2물질은 TiO2, MnO2, ZrO2 또는 Cr2O3 일 수 있다.
상기 제1물질은 Gd2O3이고, 상기 제2물질은 Cr2O3 또는 La2O3일 수 있다.
상기 제1물질은 NiO이고, 상기 제2물질은 SrO, CaO 또는 BeO일 수 있다.
상기 제1물질은 WO3이고, 상기 제2물질은 MoO3일 수 있다.
일 유형에 따르면, 절연층; 상기 절연층 상에 배치된 것으로, 제1물질로 이루어진 제1층과, 상기 제1층 상에 배치되고 상기 제1물질과 다른 밀도의 제2물질로 이루어진 제2층을 포함하는 가변저항층; 상기 가변저항층 상에 배치된 채널층; 상기 채널층 상에 형성된 게이트 절연층; 및 상기 게이트 절연층 상에 서로 이격되게 배치된 복수의 게이트 전극;을 포함하는, 가변 저항 메모리 소자가 제공된다.
상기 제2물질의 밀도가 상기 제1물질의 밀도보다 클 수 있다.
상기 제1물질과 상기 제2물질의 밀도 차이는 1g/cm3 보다 클 수 있다.
상기 가변저항층은 상기 제2층 상에 배치되고 상기 제2물질보다 밀도가 작은 제3물질로 이루어진 제3층을 더 포함할 수 있다.
상기 제1층, 상기 제2층, 상기 제3층은 각각 두께가 10nm 이하일 수 있다.
상기 제2층의 두께는 2nm 이하일 수 있다.
상기 제3층은 상기 채널층과 접하며 두께가 5nm 이상일 수 있다.
상기 제2물질과 상기 제3물질의 밀도 차이는 1g/cm3 보다 클 수 있다.
상기 제1물질과 상기 제3물질은 같은 물질일 수 있다.
상기 제1물질, 상기 제2물질은 밴드갭 에너지가 2eV 이상인 산화물일 수 있다.
상기 제1물질, 상기 제2물질은 각각 Rb2O, TiO2, BaO, ZrO2, CaO, HfO2, SrO, Sc2O3, MgO, Li2O, Al2O3, SiO2, BeO 중 어느 하나일 수 있다.
상술한 가변 저항 메모리 소자는 낮은 인가 전압 하에서 저항 변화가 일어날 수 있다.
상술한 가변 저항 메모리 소자는 넓은 가변 저항 범위를 나타낼 수 있다.
상술한 가변 저항 메모리 소자는 저전력, 고집적도를 구현하기 용이하다.
도 1은 실시예에 따른 가변 저항 메모리 소자의 개략적인 구조를 보이는 단면도이다.
도 2는 도 1의 가변 저항 메모리 소자에 구비되는 가변저항층에서 일어나는 저항 가변의 원리를 설명하는 개념도이다.
도 3은 다른 실시예에 따른 가변 저항 메모리 소자의 개략적인 구성을 보이는 단면도이다.
도 4는 다른 실시예에 따른 가변 저항 메모리 소자의 개략적인 구성을 보이는 단면도이다.
도 5는 도 4의 가변 저항 메모리 소자에 구비되는 가변저항층에서 일어나는 저항 가변의 원리를 설명하는 개념도이다.
도 6 및 도 7은 밀도 차이가 있는 가변저항재료를 인접 적층한 구성에 대한 가변 저항 성능을 실험하기 위해 제작한 샘플의 개략적인 구성을 보이는 단면도이다.
도 8은 다른 실시예에 따른 가변 저항 메모리 소자의 개략적인 구성을 보이는 단면도이다.
도 9는 도 8의 가변 저항 메모리 소자에 대한 등가회로를 보인다.
도 10은 도 8의 가변 저항 메모리 소자의 동작을 예시적으로 설명하는 개념도이다.
도 11은 다른 실시예에 따른 가변 저항 메모리 소자의 개략적인 구조를 보이는 단면도이다.
도 12는 다른 실시예에 따른 가변 저항 메모리 소자의 개략적인 구조를 보이는 단면도이다.
도 13은 도 12의 가변 저항 메모리 소자에 구비되는 메모리 스트링의 개략적인 구조를 보인 사시도이다.
도 14는 도 12의 가변 저항 메모리 소자에 대한 등가회로도이다.
도 15는 다른 실시예에 따른 가변 저항 메모리 소자의 개략적인 구조를 보이는 단면도이다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하기로 한다. 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위에 있는 것뿐만 아니라 비접촉으로 위에 있는 것도 포함할 수 있다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 이러한 용어들은 구성 요소들의 물질 또는 구조가 다름을 한정하는 것이 아니다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서에 기재된 “...부”, “모듈” 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
“상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다.
방법을 구성하는 단계들은 설명된 순서대로 행하여야 한다는 명백한 언급이 없다면, 적당한 순서로 행해질 수 있다. 또한, 모든 예시적인 용어(예를 들어, 등등)의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구항에 의해 한정되지 않는 이상 이러한 용어로 인해 권리 범위가 한정되는 것은 아니다.
도 1은 실시예에 따른 가변 저항 메모리 소자의 개략적인 구조를 보이는 단면도이고, 도 2는 도 1의 가변 저항 소자에 구비되는 가변저항층에서 일어나는 저항 가변의 원리를 설명하는 개념도이다.
도 1을 참조하면, 가변 저항 메모리 소자(100)는 제1층(11)과 제2층을 구비하는 가변 저항층(120)과 가변저항층(120)에 전압을 인가하는 제1 전도성 요소(E1) 및 제2 전도성 요소(E2)를 포함한다.
가변저항층(120)은 제1물질로 이루어진 제1층(11)과, 제1층(11) 상에 배치되고 상기 제1물질과 다른 밀도의 제2물질로 이루어진 제2층(12)을 포함한다. 제1층(11)이 제2층(12)보다 밀도가 높은 층일 수 있다.
제1 전도성 요소(E1)와 제2 전도성 요소(E2)는 가변저항층(120) 상의 양단에 배치되며, 전압이 인가되면 가변저항층(120) 내에 수평 방향, 즉, 제1층(11)과 상기 제2층(12)이 적층된 방향과 수직인 방향으로 전류 경로를 형성하도록 배치될 수 있다. 제1 전도성 요소(E1)와 제2 전도성 요소(E2)는 제2층(12) 상의 양단에 접하도록 형성될 수 있다. 다만, 이는 예시적이며, 제1층(11) 상의 양단에 접하도록 형성될 수도 있다.
가변저항층(120)은 인가 전압에 따라 다른 저항 특성을 나타내는 층이다. 가변저항층(120)의 저항 특성은 가변저항층(120) 상에 형성된 제1 전도성 요소(E1), 제2 전도성 요소(E2)에 인가되는 전압에 따라 가변저항층(120) 내에서 일어나는 산소의 거동에 의한 전도성 필라멘트(conductive filament)의 형성 여하에 의존한다. 전도성 필라멘트의 형성 여하에 따라, 가변저항층(120)은 저저항 상태 또는 고저항 상태를 나타낼 수 있고, 이에 따라 '1' 또는 '0'의 정보를 기록할 수 있다. 가변저항층(120)이 고저항 상태에서 저저항 상태로 변하게 하는 인가 전압을 셋 전압(Vset), 저저항 상태에서 고저항 상태로 변하게 하는 인가 전압을 리셋 전압(Vreset)이라고 하며, 실시예에 따른 가변 저항 메모리 소자(100)는 낮은 셋 전압을 구현할 수 있는 가변저항층(120) 구성을 제시하고 있다.
도 2를 참조하면, 인가 전압에 의해 가변저항층(120) 양단 사이로 전류가 흐르게 되면, 이에 의해 산소 공공(oxygen vacancy, Vo)와 interstitial oxygen ion(O2-)이 형성된다. 산소 공공(oxygen vacancy, Vo)이 모여서 전도성 필라멘트(conductive filament)를 형성하게 되고, 전도성 필라멘트에 의해 가변저항층(120)의 저항이 낮아진다.
낮은 인가 전압에서도 전도성 필라멘트가 잘 형성되고, 또한, 인가 전압에 의해 발생하는 저저항 상태와 고저항 상태의 저항 차이가 클수록 가변저항 성능은 우수한 것이 된다. 이를 위해서는 가변저항층(120) 내에서 oxygen vacancy(Vo)가 잘 형성되어야 한다. 실시예와 같이, 밀도가 낮은 제1층(11)과 밀도가 높은 제2층(12)이 인접하는 복수층으로 가변저항층(120)을 구성한 경우, 밀도가 낮은 산화물이 밀도가 높은 산화물보다 원자 사이의 공간이 넓기 때문에 제1층(11)에서 제2층(12)으로 산소 이온(O2-)의 확산이 보다 원활하게 일어날 수 있다. 제1층(11)에서 제2층(12)으로 산소 이온(O2-)이 확산되면, 제1층(11)에 oxygen vacancy(Vo)가 모여서 전도성 필라멘트(conductive filament)가 잘 형성될 수 있다.
이와 같이 가변저항층(120)을 구성하는 경우, 기존의 전하 트랩 기반의 가변 저항 소자 또는 상변화물질을 사용하는 가변 저항 소자에 비해 낮은 두께로 원하는 저항 변화 범위를 구현할 수 있다. 가변저항층(120)을 이루는 제1층(11), 제2층(12)은 예를 들어 각각 10nm 이하의 두께를 가질 수 있다.
가변저항층(120)에 포함되는 제1물질과 제2물질은 다양한 산화물로 이루어질 수 있다. 예를 들어, 제1물질과 제2물질은 지르코늄(Zr), 하프늄(Hf), 알루미늄(Al), 니켈(Ni), 구리(Cu), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 크롬(Cr), 스트론튬(Sr), 란탄(La), 망간(Mn), 칼슘(Ca), 프라세오디뮴(Praseodymium, Pr) 및 실리콘(Si)을 포함하는 그룹에서 선택되는 적어도 하나의 원소의 산화물을 포함할 수 있다. 제1물질과 제2물질로는 밴드갭 에너지가 2 eV 이상인 산화물이 사용될 수 있으며, 예를 들어, Rb2O, TiO2, BaO, ZrO2, CaO, HfO2, SrO, Sc2O3, MgO, Li2O, Al2O3, SiO2, BeO, Sc2O3, Nb2O5, NiO, Ta2O5, WO3, V2O5, La2O3, Gd2O3, CuO, MoO3, Cr2O3, MnO2 중에서 제1물질, 제2물질이 선택될 수 있다.
상기 물질들의 밀도를 살펴보면 다음 표 1과 같다.
조성 밀도 (g/cm3)
Rb2O 4
TiO2 4.23
BaO 5.72
ZrO2 5.68
HfO2 9.68
CaO 3.34
SrO 4.7
Sc2O3 3.86
MgO 3.58
Al2O3 3.95
SiO2 2.65
BeO 3.02
Nb2O5 4.6
NiO 6.67
Ta2O5 8.2
WO3 7.16
V2O5 3.36
La2O3 6.51
Gd2O3 7.41
CuO 6.31
MoO3 4.69
Cr2O3 5.22
MnO2 5.03
표 1을 참조하여, 밀도가 낮은 물질로 제1층(11)을 구성하고, 이보다 상대적으로 밀도가 높은 물질을 선택하여 제2층(12)을 구성할 수 있다. 산소 이온이 원활하게 확산되고 산소 공공에 의해 전도성 필라멘트가 잘 형성되도록, 제1층(11)과 제2층(12)의 밀도 차이를 설정할 수 있다. 예를 들어, 제1층(11)과 제2층(12)의 밀도 차이가 1g/cm3 보다 크도록, 제1층(11)과 제2층(12)의 물질을 설정할 수 있다. 밀도 차이가 클수록 산소 이온의 확산이 보다 원활할 수 있고, 따라서 밀도 차이는 1.5g/cm3 보다 크거나, 또는 2g/cm3 보다 크도록, 제1층(11)과 제2층(12)의 물질을 설정할 수 있다. 예를 들어, 제1층(11)은 SiO2를 포함할 수 있고, 제2층(12)은 HfO2를 포함할 수 있다. 이 외에도 다음과 같은 조합이 채용될 수 있다.
제1물질(제2물질) 제1물질(제2물질)
HfO2 TiO2
HfO2 MnO2
HfO2 ZrO2
HfO2 SiO2
Gd2O3 Cr2O3
Gd2O3 La2O3
NiO SrO
NiO CaO
NiO BeO
WO3 MoO3
상기 예시한 각 조합에서와 같이, 제1물질, 제2물질은 같은 원자가의 물질로서, 밀도 차이가 1g/cm3 보다 크도록 선택될 수 있다. 예를 들어, 원자가가 4인 물질의 조합으로, HfO2/TiO2, HfO2/MnO2, HfO2/ZrO2, 또는 HfO2/SiO2의 조합이 선택될 수 있다. 이들 조합의 밀도 차이는 4g/cm3 보다 클 수 있다. 원자가는 3인 물질의 조합으로 Gd2O3/Cr2O3, 또는 Gd2O3/La2O3의 조합이 선택될 수 있다. 이들 조합의 밀도 차이는 2g/cm3 보다 클 수 있다. 원자가가 2인 물질의 조합으로 NiO/SrO, NiO/CaO, 또는 NiO/BeO가 선택될 수 있고, 이들 조합의 밀도 차이는 1.5g/cm3 보다 클 수 있다 원자가가 6인 물질의 조합으로 WO3/MoO3가 선택될 수 있다. 다만, 상기 예시된 물질 조합에 한정되지 않으며, 서로 다른 원자가를 가지는 물질로서 밀도 차이가 1g/cm3이상이 되는 물질이 선택될 수도 있다.
도 3은 다른 실시예에 따른 가변 저항 메모리 소자(101)의 개략적인 구성을 보이는 단면도이다.
본 실시예의 가변 저항 메모리 소자(101)는 가변저항층(120)을 이루는 제1층(11)과 제2층(12)의 배치 순서에서 도 1의 가변 저항 메모리 소자(100)와 차이가 있다. 밀도가 높은 물질로 이루어진 제2층(12) 상에 밀도가 낮은 물질로 이루어진 제1층(11)이 배치되고, 제1층(11) 상의 양단에 접하도록 제1 전도성 요소(E1) 및 제2 전도성 요소(E2)가 배치될 수 있다.
도 4는 다른 실시예에 따른 가변 저항 메모리 소자의 개략적인 구성을 보이는 단면도이고, 도 5는 도 4의 가변 저항 소자에 구비되는 가변저항층에서 일어나는 저항 가변의 원리를 설명하는 개념도이다.
도 4를 참조하면, 가변 저항 메모리 소자(102)는 제1층(11), 제2층(12), 제3층(13)을 포함하는 가변저항층(122)을 포함한다. 가변저항층(122)의 중간층에 위치하는 제2층(12)은 제1층(11), 제3층(13)에 비해 밀도가 높은 층일 수 있다. 제1층(11), 제3층(13)은 제2층(12)보다 밀도가 낮은 층으로 서로 같은 물질로 이루어질 수도 있다. 다만, 이에 한정되지 않으며, 제1층(11), 제3층(13)은 제2층(12)보다 밀도가 낮은 서로 다른 물질로 이루어질 수도 있다. 제1층(11)과 제3층(13)은 SiO2를 포함할 수 있고, 제2층(12)은 HfO2를 포함할 수 있다. 이 외에도, 제1층(11), 제3층(13)은 제1물질, 제3층(12)은 제2물질을 포함할 수 있고, 제1물질, 제2물질의 조합은 표 2에서 예시한 것처럼 선택될 수 있다.
제1층(11), 제2층(12), 제3층(13)은 각각 10nm 이하의 두께를 가질 수 있다. 제2층(12)의 두께는 가장 얇을 수 있고, 예를 들어 2nm 이하의 두께를 가질 수 있다.
본 실시예에서, 밀도가 높은 물질로 된 제2층(12)을 가운데 배치하고 밀도가 낮은 물질로 된 제1층(11), 제3층(13)을 제2층(12)의 양면에 인접 배치하고 있으므로, 산소 이온(O2-)이 확산될 공간은 보다 넓어진다.
도 5에 도시된 바와 같이, 전압 인가에 의해 가변저항층(122) 내에 산소 공공(oxygen vacancy, Vo)와 interstitial oxygen ion(O2-)이 형성될 때, 산소 이온(O2-)은 제2층(12)에서 밀도가 낮아 원자 사이의 공간이 넓은 제1층(11) 또는 제3층(13)으로 빠르게 확산될 수 있다. 이에 따라, 제2층(12)에는 산소 공공(Vo)에 의한 전도성 필라멘트가 보다 용이하게 형성될 수 있다. 이러한 확산은 예를 들어, 도 1 또는 도 3의 구조에서 보다 원활이 일어날 수 있고, 전도성 필라멘트의 형성이 보다 잘 일어날 수 있다.
도 6 및 도 7은 밀도 차이가 있는 가변 저항 재료를 인접 적층한 구조에 대한 가변 저항 성능을 실험하기 위해 제작한 샘플의 개략적인 구성을 보이는 단면도이다.
도 6에 도시된 바와 같이, Si wafer 위에 100 nm SiO2, 400 nm N-type Si, 10 nm SiO2, 50 nm N-type Si층을 차례대로 증착하고, 패터닝(patterning) 및 식각(etching) 공정을 이용하여 N-Si(50 nm)/SiO2(10nm)/N-Si(50nm)의 원통형 소자를 만들었다. 원통형 소자의 측면에 저항 변화 소재인 HfO2를 10 nm 증착하여, 상부 전극인 n-Si과 하부 전극인 N-Si 간에 전압을 인가하면 상부 N-Si에서 하부의 N-Si로 HfO2/SiO2 층을 따라 전류가 흐르게 된다. 이 때 상부 전극인 N-Si와 probe station 단자의 접촉저항을 개선하기 위해 상부 전극 N-Si 위에는 Ti(10nm)/Pt(40nm)를 증착하였다.
도 7은 도 6의 구조에서 HfO2 층을 2nm 두께로 하고 이 위에 SiO2 5 nm를 추가적으로 증착한 구조이다. 상부 전극인 N-Si과 하부 전극인 N-Si 간에 전압을 인가하면 상부 N-Si에서 하부 N-Si로 SiO2/HfO2/SiO2 층을 따라 전류가 흐르게 된다.
도 6 및 도 7의 구조는 각각 도 1 및 도 4에서 각각 예시한 2층 구조의 가변저항층(120), 3층 구조의 가변저항층(122)의 성능을 모사하기 위한 것이다.
두 구조에서 고저항 상태에서 저저항 상태로 변하는 세트 전압(Vset)을 측정하였고, 도 6과 같은 샘플 35개에서의 평균 Vset은 12.36V, 도 7과 같은 샘플 58개에서의 평균 Vset은 11.17V로 측정되었다.
이러한 Vset들은 기존의 전하 트랩층(charge trap layer)를 사용하는 가변 저항 소자에서 통상 15V 이상으로 나타나는 Vset과 비교할 때, 밀도가 다른 두 층을 인접 배치한 구조에서 셋 전압 감소의 효과가 있음을 알 수 있다. 또한, 밀도가 가장 낮은 층을 가운데 배치한 3층 구조로 가변저항층을 형성한 경우에 셋 전압 감소의 효과가 더 높음을 알 수 있다..
도 8은 다른 실시예에 따른 가변 저항 메모리 소자의 개략적인 구성을 보이는 단면도이고, 도 9는 도 8의 가변 저항 메모리 소자에 대한 등가회로를 보인다.
도 8을 참조하면, 가변 저항 메모리 소자(200)는 절연층(210), 절연층(210) 상에 배치된 가변저항층(220), 가변저항층(220) 상에 배치된 채널층(240), 채널층(240) 상에 배치된 게이트 절연층(250), 게이트 절연층(250) 상에 형성된 복수의 게이트 전극(260)을 포함한다. 복수의 게이트 전극(260) 사이의 공간은 절연층(270)으로 채워질 수 있다. 다만, 이는 예시적이고 절연층(270)은 생략될 수도 있다.
가변저항층(220)은 제1물질로 이루어진 제1층(11)과, 상기 제1물질과 다른 밀도의 제2물질로 이루어진 제2층(12)을 포함한다. 제2층(12)은 제1층(11)보다 높은 밀도를 가질 수 있다. 가변저항층(220)의 물질 및 특징은 도 1의 가변저항층(120)에서 설명한 것과 실질적으로 동일하다. 즉, 밀도가 낮은 제1층(11)과 밀도가 높은 제2층(12)이 인접하는 복수층으로 가변저항층(220)을 구성하여, 원자 사이의 공간이 넓은 밀도가 낮은 산화물쪽으로 산소 이온의 확산이 원활하게 일어날 수 있고, 산소 공공(oxygen vacancy, Vo)에 의한 전도성 필라멘트(conductive filament)가 잘 형성될 수 있다.
가변저항층(220)인 밀도가 높은 제2층(12)이 밀도가 낮은 제1층(11) 위에 배치된 것으로 도시되었으나, 이에 한정되지 않으며, 제1층(11)과 제2층(12)의 적층 순서는 바뀔 수 있다. 즉, 밀도가 높은 제2층(12) 상에 밀도가 낮은 제1층(11)이 형성되어, 제1층(11)이 채널층(240)과 접할 수도 있다.
채널층(240)은 반도체 물질로 이루어질 수 있다. 채널층(240)은 예를 들어, poly-Si로 이루어질 수 있다. 채널층(240)의 양단에 소스 전극(S), 드레인 전극(D)이 연결될 수 있다.
게이트 절연층(250)은 다양한 종류의 절연물질로 이루어질 수 있다. 예를 들어, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물이 게이트 절연층(250)에 사용될 수 있다.
복수의 게이트 전극(260) 각각에는 채널층(240)을 온/오프하는 전압이 선택적으로 인가될 수 있다.
도시된 가변 저항 메모리 소자(200)는 복수의 메모리 셀(MC)이 어레이된 구조로서, 각각의 메모리 셀(MC)은 도 9의 등가 회로에 표시한 바와 같이, 트랜지스터와 가변 저항이 병렬 연결된 형태가 된다. 각 가변 저항은 게이트 전극에 인가되는 전압 및 소스 전극(S), 드레인 전극(D) 간의 전압에 의해 설정되며 1 또는 0의 정보에 대응하는 값이 된다.
가변 저항 메모리 소자(200)의 동작을 도 10을 참조하여 살펴보면 다음과 같다.
기록할 메모리 셀이 선택되면, 선택된 셀에서는 채널이 형성되지 않게, 즉, 채널 오프되도록 해당 셀의 게이트 전압값이 조절되고, 선택되지 않은 셀들은 채널 온 되도록 선택되지 않은 셀들의 게이트 전압값이 조절된다.
도 9는 가운데의 메모리 셀(MC2)이 오프(OFF)되고 양 옆의 두 메모리 셀(MC1)(MC2)이 온(ON)되도록 각 셀의 게이트 전극(260)에 게이트 전압이 인가된 경우이다. 소스 전극(S), 드레인 전극(D) 사이에 전압이 인가되면, 도시된 화살표(A)와 같은 전도 경로가 형성된다. 인가 전압을 Vset 또는 Vreset 값으로 하여 선택된 메모리 셀(MC2)에 원하는 1 또는 0의 정보를 기록할 수 있다.
읽기 동작에서도, 이와 유사하게, 선택된 셀에 대한 읽기가 수행될 수 있다. 즉, 선택된 메모리 셀(MC2)는 채널 오프, 선택되지 않은 메모리 셀(MC1)(MC2)은 채널 온 상태가 되도록 각 게이트 전극(260)에 인가되는 게이트 전압이 조절된 후, 소스 전극(S), 드레인 전극(D) 사이의 인가 전압(Vread)에 의해 해당 셀(MC2)에 흐르는 전류를 측정함으로써 셀 상태(1 또는 0)를 확인할 수 있다.
도 11은 다른 실시예에 따른 가변 저항 메모리 소자의 개략적인 구조를 보이는 단면도이다.
본 실시예의 가변 저항 메모리 소자(201)는 가변저항층(221)이 제1층(11), 제2층(12), 제3층(13)을 포함하는 점에서 도 8의 가변 저항 메모리 소자(200)와 차이가 있고 나머지 구성은 도 8의 가변 저항 메모리 소자(200)와 실질적으로 동일하다.
가변저항층(221)은 제1층(11), 제2층(12), 제3층(13)을 포함한다. 가변저항층(221)의 중간에 위치하는 제2층(12)은 제1층(11), 제3층(13)에 비해 밀도가 높은 층일 수 있다. 제1층(11), 제3층(13)은 제2층(12) 보다 밀도가 낮은 층으로 서로 같은 물질로 이루어질 수도 있다. 다만, 이에 한정되지 않으며, 제1층(11), 제3층(13)은 서로 다른 물질로 이루어질 수 있다.
본 실시예의 가변 저항 메모리 소자(201)는 밀도가 높은 물질로 된 제2층(12)을 가운데 배치하고 밀도가 낮은 물질로 된 제1층(11), 제3층(13)은 제2층(12)의 양면에 인접 배치한 가변저항층(221)을 채용하여, 원자 사이의 공간이 넓은 밀도가 낮은 층으로 산소 이온의 확산이 잘 일어날 수 있고 산소 공공에 의한 전도성 필라멘트의 형성이 보다 원활해질 수 있다. 실시예의 가변 저항 메모리 소자(201)는 낮은 셋 전압을 가질 수 있고, 예를 들어, 도 8의 가변 저항 메모리 소자(200)보다 낮은 셋 전압을 가질 수 있다.
도 12는 다른 실시예에 따른 가변 저항 메모리 소자의 개략적인 구조를 보이는 단면도이고, 도 13은 도 12의 가변 저항 메모리 소자에 구비되는 메모리 스트링의 개략적인 구조를 보인 사시도이다. 도 14는 도 12의 가변 저항 메모리 소자에 대한 등가회로도이다.
본 실시예의 가변 저항 메모리 소자(500)는 가변저항물질을 구비하는 복수의 메모리 셀(MC)이 수직방향으로 어레이된 수직형 NAND(vertical NAND, VNAND) 메모리이다. .
도 12 내지 도 14를 함께 참조하여, 가변 저항 메모리 소자(500)의 상세한 세부 구성을 살펴보면 다음과 같다.
먼저, 도 12를 참조하면, 기판(570) 상에 복수의 셀 스트링(CS)이 형성된다.
기판(570)은 제 1 타입 불순물로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 기판(570)은 p 타입 불순물로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 기판(570)은 p 타입 웰(예를 들면, 포켓 p 웰)일 수 있다. 이하에서, 기판(570)은 p 타입 실리콘인 것으로 가정한다. 그러나 기판(570)은 p 타입 실리콘으로 한정되지 않는다.
기판(570) 상에 도핑 영역(560)이 제공된다. 예를 들면, 도핑 영역(560)은 기판(570)과 상이한 제 2 타입을 가질 것이다. 예를 들면, 도핑 영역(560)은 n-타입을 가질 수 있다. 이하에서, 도핑 영역(560)은 n-타입인 것으로 가정한다. 그러나 도핑 영역(560)은 n-타입인 것으로 한정되지 않는다. 이러한 도핑 영역(560)은 공통 소스 라인(CSL)에 연결될 수 있다.
셀 스트링(CS)은 도 14의 회로도에 표시한 것처럼 k*n개가 구비되어 매트릭스 형태로 배열될 수 있고, 각 행, 열 위치에 따라 CSij(1≤i≤k, 1≤j≤n)로 명명될 수 있다. 각 셀 스트링(CSij)은 비트 라인(BL), 스트링 선택 라인(SSL), 워드 라인(WL), 그리고 공통 소스 라인(CSL)에 연결된다.
각 셀 스트링(CSij)은 메모리 셀(MC)들 및 스트링 선택 트랜지스터(SST)를 포함한다. 각 셀 스트링(CSij)의 메모리 셀(MC)들 및 스트링 선택 트랜지스터(SST)는 높이 방향으로 적층될 수 있다.
복수 개의 셀 스트링(CS)의 행들은 서로 다른 스트링 선택 라인들(SSL1~SSLk)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11~CS1n)의 스트링 선택 트랜지스터들(SSTs)은 스트링 선택 라인(SSL1)에 공통으로 연결된다. 셀 스트링 (CSk1~CSkn)의 스트링 선택 트랜지스터들(SST)은 스트링 선택 라인(SSLk)에 공통으로 연결된다.
복수 개의 셀 스트링(CS)의 열들은 서로 다른 비트 라인들(BL1~BLn)에 각각 연결된다. 예를 들어, 셀 스트링들(CS11~CSk1)의 메모리 셀들 및 스트링 선택 트랜지스터들(SST)은 비트 라인(BL1)에 공통으로 연결될 수 있으며, 셀 스트링들(CS1n~CSkn)의 메모리 셀(MC)들 및 스트링 선택 트랜지스터들(SST)은 비트 라인(BLn)에 공통으로 연결될 수 있다.
복수 개의 셀 스트링(CS)의 행들은 서로 다른 공통 소스 라인들(CSL1~CSLk)에 각각 연결될 수 있다. 예를 들어, 셀 스트링들(CS11~CS1n)의 스트링 선택 트랜지스터들(SST)은 공통 소스 라인(CSL1)에 공통으로 연결될 수 있으며, 셀 스트링들(CSk1~CSkn)의 스트링 선택 트랜지스터들(SST)은 공통 소스 라인(CSLk)에 공통으로 연결될 수 있다.
기판(570) 또는 스트링 선택 트랜지스터들(SST))으로부터 동일한 높이에 위치한 메모리 셀(MC)들은 하나의 워드 라인(WL)에 공통으로 연결되고, 서로 다른 높이에 위치한 메모리 셀(MC)들은 서로 다른 워드 라인들(WL1~WLm)에 각각 연결될 수 있다.
도시된 회로 구조는 예시적인 것이다. 예를 들어, 셀 스트링들(CS)의 행들의 수는 증가 또는 감소될 수 있다. 셀 스트링(CS)의 행들의 수가 변경됨에 따라, 셀 스트링(CS)의 행들에 연결되는 스트링 선택 라인들의 수, 그리고 하나의 비트 라인에 연결되는 셀 스트링(CS)의 수 또한 변경될 수 있다. 셀 스트링(CS)들의 행들의 수가 변경됨에 따라, 셀 스트링들(CS)의 행들에 연결되는 공통 소스 라인들의 수 또한 변경될 수 있다.
셀 스트링(CS)들의 열들의 수도 증가 또는 감소될 수 있다. 셀 스트링(CS)의 열들의 수가 변경됨에 따라, 셀 스트링들(CS)의 열들에 연결되는 비트 라인들의 수, 그리고 하나의 스트링 선택 라인에 연결되는 셀 스트링(CS)의 수 또한 변경될 수 있다.
셀 스트링(CS)의 높이도 증가 또는 감소될 수 있다. 예를 들어, 셀 스트링(CS) 각각에 적층되는 메모리 셀(MC)들의 수는 증가 또는 감소될 수 있다. 셀 스트링(CS) 각각에 적층되는 메모리 셀(MC)들의 수가 변경됨에 따라, 워드 라인(WL)들의 수 또한 변경될 수 있다. 예를 들어, 셀 스트링(CS)들 각각에 제공되는 스트링 선택 트랜지스터는 증가될 수 있다. 셀 스트링(CS)들 각각에 제공되는 스트링 선택 트랜지스터의 수가 변경됨에 따라, 스트링 선택 라인 또는 공통 소스 라인의 수 또한 변경될 수 있다. 스트링 선택 트랜지스터의 수가 증가하면, 스트링 선택 트랜지스터들은 메모리 셀(MC)들과 같은 형태로 적층될 수 있다.
예시적으로, 쓰기 및 독출은 셀 스트링(CS)들의 행의 단위로 수행될 수 있다. 공통 소스 라인(CSL)에 의해 셀 스트링(CS)들이 하나의 행들의 단위로 선택되고, 스트링 선택 라인(SSL)들에 의해 셀 스트링(CS)들이 하나의 행 단위로 선택될 수 있다. 또한, 공통 소스 라인(CSL)들은 적어도 두 개의 공통 소스 라인들을 하나의 단위로 전압이 인가될 수 있다. 공통 소스 라인들(CSL)은 전체를 하나의 단위로 전압이 인가될 수 있다.
셀 스트링들(CS)의 선택된 행에서, 쓰기 및 독출은 페이지의 단위로 수행될 수 있다. 페이지는 하나의 워드 라인(WL)에 연결된 메모리 셀들의 하나의 행일 수 있다. 셀 스트링들(CSs)의 선택된 행에서, 메모리 셀들은 워드 라인들(WLs)에 의해 페이지의 단위로 선택될 수 있다.
셀 스트링(CS)은 도 13에 도시된 바와 같이, 원통형의 필라(PL) 및 이를 링 형상으로 둘러싸는 복수 개의 게이트(560) 및 복수 개의 절연체(570)를 포함한다. 복수 개의 게이트(560) 및 복수 개의 절연체(570)는 수직 방향(Z 방향)을 따라 서로 교차하며 적층될 수 있다.
게이트(560)는 금속 물질 또는 고농도로 도핑된 실리콘 물질로 이루어질 수 있다. 각 게이트(560)는 워드 라인(WL), 스트링 선택 라인(SSL) 중 하나와 연결된다.
절연체(570)는 실리콘 산화물, 실리콘 질화물 등 다양한 절연물질로 이루어질 수 있다.
필라(PL)는 복수 개의 층으로 구성될 수 있다. 필라(PL)의 최외각층은 게이트 절연층(550)일 수 있다. 예를 들어, 게이트 절연층(550)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 등 다양한 절연물질로 이루어질 수 있다. 게이트 절연층(550)은 필라(PL)에 콘포말(conformal)하게 증착될 수 있다.
게이트 절연층(550)의 내부 면을 따라 채널층(540)이 콘포말하게 증착될 수 있다. 채널층(540)은 제 1 타입으로 도핑된 반도체 물질을 포함할 수 있다. 채널층(540)은 기판(570)과 동일한 타입으로 도핑된 실리콘 물질을 포함할 수 있으며, 예를 들어, 기판(570)이 p-타입으로 도핑된 실리콘 물질을 포함하는 경우, 채널층(540) 역시 p-타입으로 도핑된 실리콘 물질을 포함할 수 있다. 또는 채널층(540)은 Ge, IGZO, GaAs 등의 물질을 포함할 수도 있다.
채널층(540)의 내부면을 따라 가변저항층(520)이 배치될 수 있다. 가변저항층(520)은 채널층(540)과 접하게 배치될 수 있고, 채널층(540)에 콘포말하게 증착될 수 있다.
가변저항층(520)은 인가된 전압에 따라 고저항 상태 또는 저저항 상태로 변하는 층으로, 밀도가 다른 산화물로 이루어진 제1층(11)과 제2층(12)을 포함할 수 있다. 가변저항층(520)은 도 1에서 설명한 가변저항층(120)과 실질적으로 동일할 수 있다.
가변저항층(520)의 제1층(11), 제2층(12)은 지르코늄(Zr), 하프늄(Hf), 알루미늄(Al), 니켈(Ni), 구리(Cu), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 크롬(Cr), 스트론튬(Sr), 란탄(La), 망간(Mn), 칼슘(Ca), 프라세오디뮴(Praseodymium, Pr) 및 실리콘(Si)을 포함하는 그룹에서 선택되는 적어도 하나의 원소의 산화물을 포함할 수 있다. 제1층(11), 제2층(12) 각각의 물질로 밴드갭 에너지가 2 eV 이상인 산화물이 사용될 수 있으며, 예를 들어, Rb2O, TiO2, BaO, ZrO2, CaO, HfO2, SrO, Sc2O3, MgO, Li2O, Al2O3, SiO2, BeO 중 어느 하나가 사용될 수 있다. 즉, 밀도가 낮은 물질로 제1층(11)을 구성하고, 이보다 상대적으로 밀도가 높은 물질을 선택하여 제2층(12)을 구성할 수 있다. 이에 따라 산소 이온이 원활하게 확산되고 산소 공공에 의해 전도성 필라멘트가 잘 형성될 수 있어, 가변 저항 메모리 소자(500)는 낮은 셋 전압, 리셋 전압 특성을 가질 수 있다.
채널층(540) 및 가변저항층(520)은 도핑 영역(560) 즉 공통 소스 영역과 접할 수 있다.
필라(PL) 상에 드레인(580)이 제공될 수 있다. 드레인(580)은 제 2 타입으로 도핑된 실리콘 물질을 포함할 수 있다. 예를 들면, 드레인(580)은 n 타입으로 도핑된 실리콘 물질을 포함할 수 있다.
드레인(580) 상에, 비트 라인(590)이 제공될 수 있다. 드레인(580) 및 비트 라인(550)은 콘택 플러그들(contact plug)을 통해 연결될 수 있다.
각각의 게이트(560) 및 이와 수평 방향(X 방향)으로 마주하는 위치의 게이트 절연층(550), 채널층(540) 및 가변저항층(520) 영역은 메모리 셀(MC)을 구성한다. 즉, 메모리 셀(MC)은 게이트(560), 게이트 절연층(550) 및 채널층(540)을 포함하는 트랜지스터와 가변저항층(520)에 의한 가변저항이 병렬 연결된 회로 구조를 갖는다.
이러한 병렬 연결 구조는 수직 방향(Z 방향)으로 연속적으로 배열되어 셀 스트링(CS)을 구성한다. 그리고, 셀 스트링(CS)의 양단은 도 14의 회로도에 나타난 바와 같이, 공통 소스 라인(CSL)과 비트 라인(BL)이 연결될 수 있다. 공통 소스 라인(CSL)과 비트 라인(BL)에 전압을 인가됨으로써 복수 개의 메모리 셀(MC)에 프로그램, 독출, 소거 과정이 이루어질 수 있다.
예를 들어, 기록할 메모리 셀(MC)이 선택되면, 선택된 셀에서는 채널이 형성되지 않게, 즉, 채널 오프되도록 해당 셀의 게이트 전압값이 조절되고, 선택되지 않은 셀들은 채널 온 되도록 선택되지 않은 셀들의 게이트 전압값이 조절된다. 이에 따라 공통 소스 라인(CSL)과 비트 라인(BL)에 인가된 전압에 의한 전류 경로는 선택된 메모리 셀(MC)의 가변저항층(520) 영역을 지나게 되며, 이 때 인가 전압을 Vset 또는 Vreset 값으로 하여 저저항 상태 또는 고저항 상태를 만들 수 있고, 선택된 메모리 셀(MC)에 원하는 1 또는 0의 정보를 기록할 수 있다.
읽기 동작에서도, 이와 유사하게, 선택된 셀에 대한 읽기가 수행될 수 있다. 즉, 선택된 메모리 셀(MC)은 채널 오프, 선택되지 않은 메모리 셀들은 채널 온 상태가 되도록 각 게이트 전극(560)에 인가되는 게이트 전압이 조절된 후, 공통 소스 라인(CSL)과 비트 라인(BL) 사이의 인가 전압(Vread)에 의해 해당 셀(MC)에 흐르는 전류를 측정함으로써 셀 상태(1 또는 0)를 확인할 수 있다.
도 15는 다른 실시예에 따른 가변 저항 메모리 소자의 개략적인 구조를 보이는 단면도이다.
본 실시예의 가변 저항 메모리 소자(501)는 가변저항층(521)이 밀도가 다른 제1층(11), 제2층(12), 제3층(13)을 포함하는 점에서 도 12의 가변 저항 메모리 소자(500)와 차이가 있고 나머지 구성은 실질적으로 동일하다.
제2층(12)은 제1층(11), 제3층(13)에 비해 밀도가 높은 층일 수 있다. 제1층(11), 제3층(13)은 제2층(12)보다 밀도가 낮은 층으로 서로 같은 물질로 이루어질 수도 있다. 다만, 이에 한정되지 않으며, 제1층(11), 제3층(13)은 제2층(12)보다 밀도가 낮은 서로 다른 물질로 이루어질 수도 있다. 제1층(11)과 제3층(13)은 SiO2를 포함할 수 있고, 제2층(12)은 HfO2를 포함할 수 있다. 이 외에도, 제1층(11), 제3층(13)은 제1물질, 제3층(12)은 제2물질을 포함할 수 있고, 제1물질, 제2물질의 조합은 표 2에서 예시한 것처럼 선택될 수 있다. 제1층(11), 제2층(12), 제3층(13)은 각각 10nm 이하의 두께를 가질 수 있다. 제2층(12)의 두께는 가장 얇을 수 있고, 예를 들어 2nm 이하의 두께를 가질 수 있다. 또한, 채널층(540)과 접하는 제3층(13)의 두께는 5nm 이상일 수 있다.
본 실시예에서, 밀도가 높은 물질로 된 제2층(12)을 가운데 배치하고 밀도가 낮은 물질로 된 제1층(11), 제3층(13)을 제2층(12)의 양면에 인접 배치하고 있으므로, 산소 이온(O2-)이 확산될 공간은 보다 넓어지며, 산소 공공(Oxygen Vacancy)에 의한 전도성 필라멘트가 보다 용이하게 형성될 수 있다. 가변 저항 메모리 소자(501)는 예를 들어, 도 12의 경우보다 낮은 셋 전압을 가질 수 있다.
전술한 실시예들에서 가변저항층은 두 층 또는 세 층으로 예시되었으나, 이에 한정되지 않고, 소정의 밀도 차이를 갖는 층들이 인접 배치되는 3보다 큰 복수층으로 구성될 수도 있다.
상술한 바와 같이, 실시예들에 따른 가변 저항 메모리 소자(500)(501)는 산소 공공에 의한 전도성 필라멘트가 용이하게 형성되는 구조의 가변저항층(520)(521)을 이용하여 메모리 셀(MC)을 구성하고 이를 어레이하여 메모리 소자를 구현함으로써, 기존 구조, 예를 들어, 상변화물질 기반, 또는 전하 트랩 기반의 메모리 소자에 비해 가변저항층(520)(521)을 얇게 형성할 수 있고 또한, 낮은 동작 전압을 가질 수 있다. 이러한 가변 저항 메모리 소자(500)(501)는 차세대 VNAND에서의 메모리 셀 간의 스케일링 이슈(scaling issue)를 해결할 수 있어 집적도(density)를 증가시킬 수 있고, 저전력을 구현할 수 있다.
본 개시에 따른 가변 저항 메모리 소자(500)(501)는 칩 형태의 메모리 블록으로 구현되어 뉴로모픽 컴퓨팅 (Neuromorphic Computing) 플랫폼으로 사용될 수 있고, 또는 뉴럴 네트워크(Neural Network)를 구성하는데 이용될 수 있다.
전술한 가변 저항 메모리 소자는 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 본 발명의 범위는 따라서 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
100, 101, 102, 200, 201, 500, 501 - 가변 저항 메모리 소자
120, 121, 122, 220, 221, 520, 521 - 가변저항층
210, 510, 270, 570 - 절연층
240, 540 - 채널층
250, 550 - 게이트 절연층
260, 560 - 게이트
MC - 메모리 셀
CS - 셀 스트링

Claims (25)

  1. 제1물질로 이루어진 제1층과, 상기 제1층 상에 배치되고 상기 제1물질과 다른 밀도의 제2물질로 이루어진 제2층을 포함하는 가변저항층;
    상기 가변저항층 내에 상기 제1층과 상기 제2층의 적층 방향과 수직인 방향으로 전류 경로를 형성하도록, 상기 가변저항층 상에 서로 이격되게 배치된 제1 전도성 요소와 제2 전도성 요소;을 포함하는, 가변 저항 메모리 소자.
  2. 제1항에 있어서,
    상기 제2물질의 밀도가 상기 제1물질의 밀도보다 큰, 가변 저항 메모리 소자.
  3. 제2항에 있어서,
    상기 제1물질과 상기 제2물질의 밀도 차이는 1g/cm3보다 큰, 가변 저항 메모리 소자.
  4. 제2항에 있어서,
    상기 가변저항층은
    상기 제2층 상에 배치되고 상기 제2물질보다 밀도가 작은 제3물질로 이루어진 제3층을 더 포함하는, 가변 저항 메모리 소자.
  5. 제4항에 있어서,
    상기 제2물질과 상기 제3물질의 밀도 차이는 1g/cm3보다 큰, 가변 저항 메모리 소자.
  6. 제5항에 있어서,
    상기 제1물질과 상기 제3물질은 같은 물질인, 가변 저항 메모리 소자.
  7. 제5항에 있어서,
    상기 제1층, 상기 제2층, 상기 제3층 중 상기 제2층의 두께가 가장 얇은, 가변 저항 메모리 소자.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1물질, 상기 제2물질은 밴드갭 에너지가 2eV 이상인 산화물인, 가변 저항 메모리 소자.
  9. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1물질, 상기 제2물질은 각각 Rb2O, TiO2, BaO, ZrO2, CaO, HfO2, SrO, Sc2O3, MgO, Li2O, Al2O3, SiO2, BeO, Sc2O3, Nb2O5, NiO, Ta2O5, WO3, V2O5, La2O3, Gd2O3, CuO, MoO3, Cr2O3, MnO2 중 어느 하나인, 가변 저항 메모리 소자.
  10. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1물질과 상기 제2물질은 같은 원자가를 가지며, 밀도 차이가 1.5g/cm3 보다 큰, 가변 저항 메모리 소자.
  11. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1물질은 HfO2이고,
    상기 제2물질은 TiO2, MnO2, ZrO2 또는 Cr2O3인, 가변 저항 메모리 소자.
  12. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1물질은 Gd2O3이고,
    상기 제2물질은 Cr2O3 또는 La2O3인, 가변 저항 메모리 소자.
  13. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1물질은 NiO이고,
    상기 제2물질은 SrO, CaO 또는 BeO인, 가변 저항 메모리 소자.
  14. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1물질은 WO3이고,
    상기 제2물질은 MoO3인, 가변 저항 메모리 소자.
  15. 절연층;
    상기 절연층 상에 배치된 것으로,
    제1물질로 이루어진 제1층과, 상기 제1층 상에 배치되고 상기 제1물질과 다른 밀도의 제2물질로 이루어진 제2층을 포함하는 가변저항층;
    상기 가변저항층 상에 배치된 채널층;
    상기 채널층 상에 형성된 게이트 절연층;
    상기 게이트 절연층 상에 서로 이격되게 배치된 복수의 게이트 전극;을 포함하는, 가변 저항 메모리 소자.
  16. 제15항에 있어서,
    상기 제2물질의 밀도가 상기 제1물질의 밀도보다 큰, 가변 저항 메모리 소자.
  17. 제16항에 있어서,
    상기 제1물질과 상기 제2물질의 밀도 차이는 1g/cm3보다 큰, 가변 저항 메모리 소자.
  18. 제16항에 있어서,
    상기 가변저항층은
    상기 제2층 상에 배치되고 상기 제2물질보다 밀도가 작은 제3물질로 이루어진 제3층을 더 포함하는, 가변 저항 메모리 소자.
  19. 제18항에 있어서,
    상기 제1층, 상기 제2층, 상기 제3층은 각각 두께가 10nm 이하인, 가변 저항 메모리 소자.
  20. 제19항에 있어서,
    상기 제2층의 두께는 2nm 이하인, 가변 저항 메모리 소자.
  21. 제19항에 있어서,
    상기 제3층은 상기 채널층과 접하며 두께가 5nm 이상인, 가변 저항 메모리 소자.
  22. 제18항에 있어서,
    상기 제2물질과 상기 제3물질의 밀도 차이는 1g/cm3보다 큰, 가변 저항 메모리 소자.
  23. 제18항에 있어서,
    상기 제1물질과 상기 제3물질은 같은 물질인, 가변 저항 메모리 소자.
  24. 제15항 내지 제23항 중 어느 한 항에 있어서,
    상기 제1물질, 상기 제2물질은 밴드갭 에너지가 2eV 이상인 산화물인, 가변 저항 메모리 소자.
  25. 제15항 내지 제23항 중 어느 한 항에 있어서,
    상기 제1물질, 상기 제2물질은 각각 Rb2O, TiO2, BaO, ZrO2, CaO, HfO2, SrO, Sc2O3, MgO, Li2O, Al2O3, SiO2, BeO, Sc2O3, Nb2O5, NiO, Ta2O5, WO3, V2O5, La2O3, Gd2O3, CuO, MoO3, Cr2O3, MnO2 중 어느 하나인, 가변 저항 메모리 소자.
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