KR101448412B1 - 다층 메모리 어레이 - Google Patents

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KR101448412B1
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제니스 에이치 니켈
질베르토 메데이로스 리베이로
지안후아 양
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휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피.
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Abstract

다층 크로스바 메모리 어레이가 다수의 층(514)을 포함한다. 각각의 층(514)은 상부 평행 라인 세트, 이 상부 평행 라인 세트와 교차하는 하부 평행 라인 세트 및, 상부 평행 라인 세트와 하부 평행 라인 세트 사이의 교차점에 배치된 메모리 소자(200, 216)를 포함한다. 층들(514) 중 한 층의 상부 평행 라인 세트는 이 층들 중 인접 층의 하부 평행 라인 세트이다.

Description

다층 메모리 어레이{MULTILAYER MEMORY ARRAY}
본 발명은 정부 지원으로 이루어졌다. 정부는 본 발명에 일부 권리를 갖는다.
디지털 데이터의 이용이 증가함에 따라, 더 빠르고 더 소형이며 더 효율적인 메모리 구조에 대한 요구가 높아졌다. 최근에 개발된 한 가지 유형의 메모리 구조가 크로스바 메모리 어레이(crossbar memory array)이다. 크로스바 메모리 어레이는 제 1 세트의 도전성 라인과, 이 제 1 세트의 도전성 라인과 교차하는 제 2 세트의 평행한 도전성 라인을 포함한다. 디지털 데이터를 저장하도록 구성된 프로그램 가능 메모리 소자는 제 1 세트의 도전성 라인과 제 2 세트의 도전성 라인 사이의 교차점에 위치된다.
종래에는 보다 고밀도의 메모리 어레이를 생성하기 위해 도전성 라인의 폭과 메모리 소자의 크기를 줄였었다. 그러나, 라인 폭이 좁고 소형인 메모리 소자는 제조 공정이 더 비싸고 복잡해졌다.
고밀도의 메모리 어레이를 생성하는 한 가지 방법이 크로스바 어레이를 3차원으로 적층하는 것이다. 그러나, 크로스바 어레이를 적층하는 것은 이 크로스바 어레이를 제조하는데 통상적으로 이용되는 포토리소그래피 공정에서 더 많은 마스크를 필요로 한다. 이용되는 마스크가 많아질수록 메모리 어레이를 3차원으로 적층하는 것은 더 비싸진다.
첨부 도면들은 본원에 설명된 본 발명의 원리의 다양한 실시예를 예시하며 본 명세서의 일부분이다. 예시적인 실시예들은 단순한 예일 뿐이며, 특허청구범위의 사상을 제한하는 것은 아니다.
도 1은 본원에 설명된 원리의 일 예에 따른 예시적인 크로스바 어레이를 도시하는 도면이다.
도 2(a)는 본원에 설명된 원리의 일 예에 따른 예시적인 하부 방향성 메모리 소자와 그 첨부된 회로 개략도를 도시하는 도면이다.
도 2(b)는 본원에 설명된 원리의 일 예에 따른 예시적인 상부 방향성 메모리 소자와 그 첨부된 회로 개략도를 도시하는 도면이다.
도 3(a)는 본원에 설명된 원리의 일 예에 따라, 도 2(a)의 하부 방향성 소자와 관련한 예시적인 전류 대 전압 관계를 도시하는 도면이다.
도 3(b)는 본원에 설명된 원리의 일 예에 따라, 도 2(b)의 상부 방향성 소자와 관련한 예시적인 전류 대 전압 관계를 도시하는 도면이다.
도 4는 본원에 설명된 원리의 일 예에 따라, 다층 메모리 어레이 내부의 교차점의 예시적인 투시도를 도시하는 도면이다.
도 5는 본원에 설명된 원리의 일 예에 따라, 다층 메모리 어레이 내부의 교차점의 예시적인 측면도를 도시하는 도면이다.
도 6은 본원에 설명된 원리의 일 예에 따라, 다층 메모리 어레이 내부에서 데이터를 액세스하는 예시적인 방법을 도시하는 흐름도이다.
도면의 전체에 걸쳐, 동일한 참조 부호는 반드시 동일한 것은 아닌 유사한 요소들을 나타낸다.
전술한 바와 같이, 고밀도 메모리 어레이를 생성하는 한 가지 방법이 크로스바 어레이를 3차원으로 적층하는 것이다. 그러나, 크로스바 어레이를 적층하는 것은 이 크로스바 어레이를 제조하는데 통상적으로 이용되는 포토리스그래피 공정에서 더 많은 마스크를 필요로 한다. 이용되는 마스크가 많을수록 메모리 어레이를 3차원으로 적층하는 것은 더 비싸진다.
이런 저런 논점의 견지에서, 본 명세서는 포토리소그래피 제조 공정 동안 더 적은 마스크를 이용하는 다층 메모리 어레이를 개시한다. 예시적인 특정 실시예에 따르면, 다층 메모리 어레이 내부의 두 개의 인접하는 층의 메모리 소자들은 이들 두 층 사이의 도전성 라인을 공유한다. 또한, 이들 메모리 소자들은 데이터를 저장함과 동시에 다이오드처럼 작동하도록 구성된다. 다이오드는 전류가 한 방향으로 흐르는 것을 허용하면서 전류 흐름이 역방향으로 흐르는 것은 차단한다. 이하에 더 자세히 설명되겠지만, 이들 메모리 소자들의 다이오드 유사 특성으로 인해 타겟 메모리 소자는 동일한 층 내부에 인접한 층인 비선택 메모리 소자로부터 부정적인 영향없이 액세스될 수 있다.
본원에 설명된 원리를 구현하는 방법 및 시스템을 이용하여, 포토리소그래피 제조 공정 동안 더 적은 마스크를 필요로 하는 다층 메모리 어레이가 실현된다. 구체적으로, 다층 메모리 어레이는 2*N개 마스크가 아니라 N+1개 마스크만을 필요로 하며, 이때 N은 마스크의 개수이다. 이것은 고밀도 다층 메모리 어레이가 저비용으로 생산될 수 있게 한다.
이후의 설명에서, 예시를 위해, 본 발명의 시스템 및 방법의 철저한 이해를 제공할 목적으로 다양한 특정 세부사항들이 설정된다. 그러나, 본 장치, 시스템 및 방법이 이러한 특정 세부사항 없이도 실시될 수 있음은 당업자에게 자명할 것이다. 본 명세서에서, "일 실시예", "예" 혹은 그와 유사한 언어는 그 실시예 또는 예와 연계하여 설명된 특정 특징, 구조 또는 특성이 적어도 하나의 실시예에 포함되는 것을 의미하는 것으로, 반드시 다른 실시예에도 포함되는 것을 의미하는 것은 아니다. 본 명세서의 여러 부분에 기재된 "일 실시예"라는 표현 또는 그와 유사한 표현의 여러 사례가 반드시 모두 동일한 실시예를 지칭하는 것은 아니다.
본 명세서의 전체와 첨부된 특허청구범위에서, 크로스바 메모리 어레이를 형성하는 도전성 라인은 "로우 라인(row lines)"과 "컬럼 라인(column lines)"으로 지칭된다. 이 용어들이 특정 방향을 의미하는 것은 아니다. 그보다 이들은 서로에 대한 상대적인 방향을 나타낸다.
이제 도면을 참조하면, 도 1은 예시적인 크로스바 메모리 어레이(100)를 도시하는 도면이다. 소정의 예시적인 예에 따르면, 크로스바 메모리(100)는 일반적으로 평행한 로우 라인 세트(102)를 포함한다. 또한 컬럼 라인 세트(104)는 일반적으로 로우 라인 세트(102)에 수직이며 서로 교차한다. 프로그램 가능 메모리 소자(106)는 로우 라인(108)과 컬럼 라인(110) 사이의 교차점에 배치된다.
소정의 예시적인 예에 따르면, 프로그램 가능 메모리 소자(106)는 멤리스티브 디바이스(memristive devices)일 수 있다. 멤리스티브 디바이스는 과거의 전기 자극에 대해 "메모리"의 특징을 보인다. 예를 들어, 멤리스티브 디바이스는 움직이는 도펀트를 포함하는 멤리스티브 매트릭스 재료를 포함할 것이다. 이러한 도펀트는 매트릭스 내부에서 이동하여 멤리스티브 디바이스의 전기 동작을 동적으로 변경시킬 수 있다.
도펀트의 움직임은 마치 적절한 매트릭스 양단에 인가된 전기 전압처럼 프로그래밍 조건의 적용에 따라 유도될 수 있다. 프로그래밍 전압은 멤리스티브 매트릭스를 관통하는 비교적 높은 전계를 발생시키고, 도펀트의 분포를 변경시킨다. 전계를 제거하고 나면, 다른 프로그래밍 전계가 인가될 때까지 도펀트의 위치와 특성은 안정적으로 유지된다. 예를 들어, 멤리스티브 매트릭스 내부의 도펀트 구성을 변경함으로써, 디바이스의 전기 저항이 변경될 수 있다. 멤리스티브 디바이스는 낮은 판독 전압에 의해 판독되는데, 이 판독 전압은 멤리스티브 디바이스의 내부 전기 저항이 감지될 정도이지만 의미있는 도펀트 움직임을 초래할 정도로 높은 전계를 발생시키지는 않는 낮은 전압이다. 그 결과, 멤리스티브 디바이스의 상태는 장시간 동안 복수의 판독 사이클내내 안정적이다.
소정의 예시적인 예에 따르면, 크로스바 어레이(100)는 비휘발성 메모리 어레이를 형성하는데 이용될 수 있다. 프로그램 가능 메모리 소자(106) 각각은 하나 이상의 데이터 비트를 나타내는데 이용된다. 비록 도 1에서 각각의 로우 라인(108)과 컬럼 라인(110)이 직사각형의 단면이지만, 크로스바는 정사각형, 원형, 타원형 혹은 보다 복잡한 단면을 가질 수 있을 것이다. 라인들 역시 많은 다양한 폭, 직경, 종횡비(aspect ratios) 및/또는 이심률(ecentricities)을 가질 수 있다. 크로스바는 나노 규모의 배선, 마이크로 규모 이하의 배선, 마이크로 규모의 배선 또는 그 보다 더 큰 단위의 배선일 수 있다.
몇몇 경우, 메모리 소자는 메모리 소자의 전극들 사이의 비아(vias)를 통해 로우 라인(102) 혹은 컬럼 라인에 연결될 수 있다. 이러한 비아들은 메모리 소자와 도전성 라인들 사이에 위치된 층간 절연물을 관통할 것이다. 절연물은 전류의 흐름을 차단한다.
특정 예시적인 예에 따르면, 크로스바 아키텍처(100)는 상보형 금속 산화물 반도체(CMOS) 회로나 혹은 다른 종래의 컴퓨터 회로에 통합될 수 있다. 각각의 개별 비트 라인은 CMOS 회로에 비아(112)를 통해 접속될 것이다. 비아(112)는 크로스바 아키텍처를 제조하는데 이용된 여러 기판 물질을 관통하는 전기 도전성 경로로 구현될 것이다. 이러한 CMOS는 예컨대 입력/출력 기능, 버퍼링, 로직, 구성 혹은 그 밖의 기능처럼 추가 기능을 멤리스티브 디바이스에 제공할 수 있다. 다중 크로스바 어레이는 다층 회로를 생성하도록 CMOS 회로 위에 형성될 수 있다.
로우 라인(102)과 컬럼 라인(104)은 마치 워드 라인과 비트 라인처럼 동작할 것이다. 워드 라인은 하나의 비트 워드 전체를 액세스하는데 이용되고, 비트 라인은 하나의 워드내의 특정 비트를 액세스하는데 이용된다. 워드는 처리 목적을 위해 함께 집단을 이루는 비트들의 집합이다. 예를 들어 프로세서 아키텍처는 전형적으로 개별 비트 대신에 워드를 처리하도록 설계된다.
전술한 것처럼, 크로스바 어레이 내부의 메모리 소자는 멤리스티브 디바이스일 수 있다. 멤리스티브 메모리 소자는 고유의 비선형적인 동작을 나타낸다. 이러한 비선형 동작은 멤리시티브 메모리 소자로 하여금 다이오드와 유사한 반응을 나타내게 한다. 크로스바 어레이 내부의 메모리 소자를 선택하기 위해, 해당 메모리 소자에 연결된 로우 라인과 컬럼 라인이 선택된다. 라인들은 전압을 해당 라인에 인가함으로써 선택된다. 실제 크로스바 어레이에서는, 어떠한 엄선된 디바이스 혹은 트랜지스터도 전류가 우연히 낮은 저항의 대체 경로를 통과하는 것을 차단하지 못한다. 이러한 대체 경로는 스니크 경로(sneak paths)로 불린다. 멤리스티브 메모리 소자의 다이오드 유사 특성은 메모리 어레이에서 스니크 경로를 막을 수 있다.
도 2(a) 및 도 2(b)는 하나의 메모리 소자(예컨대 도 1의 도면부호(106))로 가능한 두 가지 구성을 예시한다. 도 2(a)는 예시적인 상부 방향성 메모리 소자(200)와 그 첨부된 회로 개략도(218)를 도시하는 도면이다. 상부 방향성 메모리 소자(200)는 전류가 하부 전극(208)에서 상부 전극(202)으로 흐르는 것을 허용하는 것으로, 전류가 상부 전극(202)에서 하부 전극(208)으로 흐르는 것은 차단한다. 본 명세서 전반적으로, 그리고 첨부된 특허청구범위에서도 "상부" 및 "하부"라는 용어는 특정 위치를 나타내는 것이 아니라 상대적인 위치를 나타내는 것이다.
일 예시적인 실시예에 따르면, 상부 방향성 메모리 소자(200)는 멤리스티브 매트릭스(memristive matrix)(214)와 전기적 및 물리적 접촉하는 상부 전극(202)과 하부 전극(208)을 포함한다. 멤리스티브 매트릭스(214)는 두 개의 분리된 영역, 즉, 의도적으로 도핑되지 않은 반도체 영역(204)과 고 도핑된 영역(206)을 포함한다.
"멤리스티브 매트릭스"라는 용어는 전기적으로 반도전체이거나 혹은 명목상 전기적으로 절연성이면서 약한 이온성 도전체인 물질로 이루어진 박막을 말하는 것이다. 멤리스티브 매트릭스(214)는 멤리스티브 메모리 소자(200)를 통하는 전자 흐름을 제어하기 위해 도펀트처럼 작용하는 이온을 운반 및 수용할 수 있다. 기본 동작 모드는 전계, 즉 드리프트 전계를 인가하는 것으로, 이것은 멤리스티브 디바이스를 가로질러 멤리스티브 매트릭스(214)에 이온 움직임을 가능하게 하기 위해 유효 임계치를 초과하는 전계이다. 이 전계는 이온 종(ionic species)이 멤리스티브 매트릭스(214) 내부에서 이온 운반 수단을 통해 운반될 수 있게 할 정도로 충분히 크다. 이온은 특히 멤리스티브 매트릭스(214)와 관련해 전기 도펀트로 작용하는 것들 중에서 선택되며, 그 결과, 매트릭스의 전기 도전성을 고 저항 상태에서 저 저항 상태까지 변화시킨다. 더 나아가, 멤리스티브 매트릭스(214)와 도펀트 종은, 멤리스티브 매트릭스(214) 내부에 도펀트의 드리프트를 가능하게 하지만 아주 손쉽게 이루어지지는 않을 정도로 선택된다. 이것은 멤리스티브 디바이스가 어떠한 상태이든 그것이 설정된 상태로 상당히 오랜 시간동안 유지될 수 있게 하며, 실온인 경우 멤리스티브 디바이스는 수 년동안 유지되기도 한다. 따라서, 멤리스티브 메모리 소자(200)는 비휘발성이다. 비휘발성 디바이스는 전력을 수신하든 혹은 수신하지 않든간에 자신의 상태를 유지하는 것이다.
매트릭스 물질은 일반적으로 200nm 미만의 두께인 박막으로, 많은 경우에 나노 결정(nanocrystalline)이거나 혹은 비정질(amorpous)이다. 이러한 나노 구조 물질에서 도펀트 종의 이동도는 벌크 결정 물질보다 훨씬 더 높은데, 그 이유는 확산이 입계(grain boundaries), 공극(pores), 또는 비정질 물질내의 부분적인 구조 결함을 통해 발생할 수 있기 때문이다. 또한, 막이 아주 얇기 때문에, 사실상 도전율을 변경시키기에 충분한 도펀트를 막의 국소 영역 외부로 혹은 내부로 드리프트하는데 필요한 시간이 비교적 빠르다. 나노 스케일 멤리스티브 디바이스의 다른 이점은 큰 전계가 상대적으로 작은 인가 전압에 의해 발생될 수 있다는 것이다.
매트릭스 물질을 통한 전자의 도전(conduction)은 종종 전자의 양자역학적 터널링에 의해 강해진다. 반도체 매트릭스 물질이 전극과의 접합 부분에서 적당한 거리를 두고 필수적으로 진성일 때, 터널링 장벽은 높고 넓어서 멤리스티브 디바이스가 고 저항 상태가 되게 한다. 많은 수의 도펀트 종이 진성 반도체의 일부분에 주입되거나 분산될 때, 터널링 장벽의 폭과 아마도 높이는 하전된 종(charged species)의 전위에 의해 낮아진다. 이것은 소자의 도전율 증가를 초래하여, 멤리스티브 메모리 소자(200)가 저 저항 상태가 되게 한다.
반도체 영역(204)은 매우 소수의 도펀트를 가지며, 전류가 두 개의 전극(202, 208) 사이에 흐르는 것을 막는다. 고 도핑 영역(206)은 도전성이며, 반도체 영역(204)으로 움직일 수 있는 도펀트의 공급원의 역할을 하여 멤리스티브 매트릭스(214)의 총 전기 도전율을 변화시킨다.
멤리스티브 매트릭스 물질은 다양한 금속 산화물을 포함할 수 있는데, 예컨대 티타늄 이산화물(titaniun dioxides), 바나듐 이산화물(vanadium oxides), 탄탈 산화물(tantalum oxides), 니켈 산화물(nickel oxides), 하프늄 산화물(hafnium oxides), 지르코늄 산화물(zirconium oxides), 구리 산화물(cooper oxides) 및 철 산화물(iron oxides)를 포함할 수 있다. 멤리스티브 매트릭스 물질은 또한 예컨대 티탄스트론튬 산화물(SrTiO3) 같은 3-산화물을 포함할 수 있다. 전극(202, 208)은 다양한 도전성 물질로 구성될 수 있는데, 제한적인 것은 아니지만, 예컨대 금속, 금속 합금, 금속 복합물, 나노 구조 금속물, 강하게 도핑된 반도체 혹은 그 밖의 적합한 도전물질을 포함할 수 있다. 이 전극들은 멤리스티브 매트릭스(214) 물질의 산화물과 간섭하지 않도록 비환원성 도전 물질일 수 있다.
프로그래밍 전압은 멤리스티브 메모리 소자(200)의 상태를 변화시키기 위해 인가될 수 있다. 프로그래밍 전압은 전계를 만들고, 이 전계는 고 도핑 영역(206)에서 진성 반도체 영역(204)으로 도펀트의 움직임을 발생시킬 뿐만 아니라 산화 멤리스티브 물질내에서 전자 환원 프로세스를 통해 예컨대 산소 원자 결함(oxygen vacancies) 같은 일부 자생적인 도펀트의 생성도 촉진한다.
멤리스티브 매트릭스(214) 양단에 인가되는 극성과 전압차는, 제한적인 것은 아니지만, 예컨대 재료 성질, 구조, 도펀트 종, 온도 및 그 밖의 요소들과 같은 다양한 요소들에 따라 다르다. 예를 들면, 이온이 양의 전하일 때, 이온들은 양의 전압 포텐셜에 반발하고 음의 전압 포텐셜에 모이게 된다.
일 실시예에 따르면, 양의 전압차는 상부 전극(202)과 하부 전극(208) 사이에 인가된다. 이것은 반도체 영역(204)과 고 도핑 영역(206) 사이의 경계면을 하부 전극(208) 방향으로 푸시(push)한다. 이렇게 되는 이유는, 양의 전하를 띤 도펀트가 반도체 영역(204)에서 고 도핑 영역(206)으로 깊숙히 확산하여 터널 장벽의 폭을 증가시키기 때문이다. 이것은 상부 방향성 메모리 소자(200)가 더 저항성이 되도록 하여, 전류의 흐름을 감소시킨다. 또한, 반도체 영역(204)과 상부 전극(202) 사이의 접합부는 마치 다이오드처럼 작용한다. 등가의 회로 개략도(218)는 저항(212)과 직렬 연결된 다이오드(210)를 도시한다.
음의 전압차가 상부 전극(202)에서 하부 전극(208)으로 인가될 때, 산소 원자 결함 도펀트는 하부 전극으로부터 이탈하여 추가로 반도체 영역으로 이동한다. 이것은 진성 층의 두께를 감소시켜서 터널 장벽의 폭도 감소시킨다. 이로써 상부 방향성 메모리 소자(200)의 저항이 감소되어 전류의 흐름이 증가한다.
도 2(b)는 예시적인 하부 방향성 메모리 소자(216)와 그 첨부 회로 개략도를 도시하는 도면이다. 하부 방향성 메모리 소자(216)는 상부 방향성 메모리 소자(200)와 유사하다. 고 도핑 영역(206)과 반도전성 영역(214)의 위치가 바뀐 것만이 다르다.
도 2(b)에서, 하부 전극(208)에 대해 음의 전압이 상부 전극에 인가될 때, 반도체 영역(204)과 고 도핑 영역(206) 사이의 경계면은 상부 전극(202) 방향으로 움직인다. 이것은 메모리 소자(216)가 더 저항성이 되도록 하여 전류의 흐름을 막는다.
하부 전극(208)에 대해 양의 전압이 상부 전극(202)에 인가되면, 하부 방향성 메모리 소자(216)는 저항성을 덜 나타내게 된다. 이것은 메모리 소자(216)를 통한 전류의 흐름을 허용한다. 또한, 반도체 영역(204)과 하부 전극(208) 사이의 접합은 다이오드(210)처럼 작동한다. 다이오드는 회로 개략도(220)에 도시되어 있다.
도 3(a)는 도 2(a)의 상부 방향성 메모리 소자를 위한 예시적인 전류 대 전압 관계를 도시하는 도면이다. 그래프(300)에 도시된 바와 같이, V의 양 전압이 상부 전극과 하부 전극 사이에 인가되면, I의 양 전류가 메모리 소자를 통해 흐를 것이다. 편의상, 양 전류는 전류가 상부 전극(예컨대 도 2의 도면부호(202))에서 하부 전극(예컨대 도 2의 도면부호(208))으로 흐르는 것을 나타낸다. 0V 이하의 전압이 하부 방향성 메모리 소자 양단에 인가되면, 무시해도 될 정도의 전류량이 메모리 소자를 통해 흐를 것이다.
도 3(b)는 도 2(b)의 하부 방향성 메모리 소자를 위한 예시적인 전류 대 전압 관계를 도시하는 도면이다. 수평축은 전압(304)을 나타내고 수직측은 전류(302)를 나타낸다. 그래프(308)에 도시된 바와 같이, V의 음 전압이 상부 전극과 하부 전극 사이에 인가되면, I의 음 전류가 메모리 소자를 통해 흐를 것이다. 편의상, 음 전류는 전류가 메모리 소자의 하부 전극에서 상부 전극으로 흐르는 것을 나타낸다. 0V 이상의 전압이 인가되면, 무시해도 될 정도의 전류량이 메모리 소자를 통해 흐를 것이다.
도 4는 다층 메모리 어레이 내부의 교차점의 예시적인 투시도를 도시하는 도면이다. 특정 실시예에 따르면, 하부 방향성 메모리 소자(404)는 제 1 라인(406)과 제 2 라인(408) 사이에 제 1 라인(406)과 비교적 수직으로 위치된다. 또한, 상부 방향성 메모리 소자(402)는 제 2 라인과 제 3 라인 사이에 제 2 라인(408)과 전반적으로 수직으로 위치된다.
보다 구체적으로, 하부 방향성 메모리 소자의 하부 전극은 제 1 라인(406)과 전기적으로 접촉한다. 또한, 하부 방향성 메모리 소자(404)의 상부 전극과 상부 방향성 메모리 소자(402)의 하부 전극은 둘다 제 2 라인(408)과 전기적으로 접촉한다. 더나아가, 상부 방향성 메모리 소자(402)의 상부 전극은 제 3 라인(410)과 전기적으로 접촉한다.
제 1 라인(406), 제 2 라인(408) 및 제 3 라인(410)은 각각 평행한 라인들의 세트 중 하나를 나타낸다. 일 예로, 제 1 라인(406)과 제 3 라인은 비트 라인에 대응할 수 있고, 제 2 라인(408)은 워드 라인에 대응할 수 있다.
일 예에 따르면, 어레이 내부의 특정 메모리 소자를 액세스하기 위해, 이 특정 메모리 소자 양단에 전압이 인가된다. 액세스될 메모리 소자는 타겟 메모리 소자로 지칭할 것이다. 타겟 메모리 소자 양단에 전압을 인가하기 위해, 타겟 메모리 소자의 상부 전극에 연결된 라인과 이 타겟 메모리 소자의 하부 전극에 연결된 라인으로 전압이 스위칭된다.
타겟 메모리 소자를 액세스하기 위해 이 타겟 메모리 소자 양단에 인가되는 전압 레벨의 크기는 타겟 메모리 소자의 상태를 판독하기를 원하는지 혹은 이 타겟 메모리 소자의 상태를 기록하기를 원하는지에 따라 다르다. 타겟 메모리 소자의 상태를 판독하기 위해서는, 타겟 메모리 소자의 상태를 변경시키지 않을 정도로 일반적으로 좀 낮은 전압이 인가된다. 타겟 메모리 소자의 상태를 기록하기 위해서는, 전술한 바와 같이, 고 도핑 영역(예컨대 도 2의 도면부호(206))과 반도체 영역(예컨대 도 2의 도면부호(204)) 사이의 경계면의 위치를 변화시킬 정도로 좀 높은 전압이 인가된다.
예시적인 일 실시예에 따르면, 하부 방향성 메모리 소자(404)에 액세스하기 위해, V 전압이 메모리 소자(404) 양단에 인가된다. 메모리 소자(404) 양단에 양 전압 V가 인가되게 하기 위해서, V/2의 전압(412)이 하부 방향성 메모리 소자(404)의 상부 전극에 연결되어 있는 제 2 라인(408)에 인가된다. 또한, -V/2의 전압(414)이 하부 방향성 메모리 소자(404)의 하부 전극에 연결되어 있는 제 1 라인(406)에 인가된다. 이것은 하부 방향성 메모리 소자(404) 양단에 V의 전압 강하를 유발시킬 것이다. 제 3 라인(410)에 전압이 인가되지 않을 경우, 상부 방향성 메모리 소자(402)는 -V/2의 전압을 나타낸다. 상부 방향성 메모리 소자(402)의 다이오드 유사 특성은 전류가 다층 어레이의 이 층을 통해 스니크 경로를 형성하는 것을 차단한다.
상부 방향성 메모리 소자(402)에 액세스하기 위해서, -V 전압이 메모리 소자(404) 양단에 인가된다. -V 전압이 메모리 소자(404) 양단에 인가되도록 하기 위해, -V/2의 전압(414)이 상부 방향성 메모리 소자(402)의 상부 전극에 연결되어 있는 제 3 라인(410)에 인가된다. 또한, V/2의 전압(412)이 상부 방향성 메모리 소자의 하부 전극에 연결되어 있는 제 2 라인(408)에 인가된다. 이것은 상부 방향성 메모리 소자의 상부 전극과 하부 전극 사이에 -V의 전압 강하를 유발시킬 것이다.
특정 실시예에 따르면, 다중 메모리 소자는 동시에 기록될 수 있다. 이것은 V/2를 하나의 라인에 인가하고 이 라인을 따라 다수의 메모리 소자에 -V/2를 인가함으로써 가능하다. 예를 들어, 제 2 라인(408)은 마치 워드 라인처럼 작동할 것이다. V/2의 전압은 제 2 라인(408)에 인가된다. -V/2의 전압은 제 1 라인(406)과 평행하게 뻗어 있는 여러 개의 라인에 인가된다. 제 2 라인(408)과 -V/2 전압이 인가되고 있는 제 1 라인(406) 사이에 연결되어 있는 각각의 하부 방향성 메모리 소자(404)가 영향을 받을 것이다. 이 프로세스를 병렬 기록(parallel write)이라고 부른다.
도 5는 다층 메모리 어레이(500) 내부의 교차점중 하나의 예시적인 측면도를 도시하는 도면이다. 특정 실시예에 따르면, 복수의 층이 서로의 상부에 적층될 것이다. 각각의 층(514)은 인접하는 층(514)과 로우 라인(506) 및/또는 컬럼 라인(508)의 층을 공유할 것이다. 로우 라인(506)은 한 방향으로 뻗어 있는 도전성 배선을 일컫고, 컬럼 라인(508)은 이 로우 라인과 전반적으로 수직인 방향으로 뻗어 있는 도전성 배선을 일컫는다. 로우 라인(506)과 컬럼 라인(508)은 둘다 비아(510)를 통해 어드레싱 회로(addressing circuit)(512)에 연결될 것이다.
층 1(514-1)은 하부 방향성 메모리 소자(502)의 세트를 포함한다. 즉, 각각의 교차점에 하부 방향성 메모리 소자(502)가 컬럼 라인(508-1)과 로우 라인(506-1) 사이에 배치된다. 이때 전류는 컬럼 라인(508-1)에 연결된 상부 전극과 로우 라인(506-1)에 연결된 하부 전극으로부터 하부 방향성 메모리 소자(502)를 가로질러 흐를 수 있다. 로우 라인(506)과 컬럼 라인(508)에 인가되는 정상 동작 전압 레벨에서는, 전류가 하부 전극에서 상부 전극으로 흐르는 것이 금지된다. 이것은 층 2(514-2)로부터의 여러 전압과 전류가 층 1(514-1)의 메모리 소자와 간섭하는 것을 막아준다.
층 2는 상부 방향성 메모리 소자(504)의 세트를 포함한다. 그러므로 전류는 컬럼 라인(508-2)에 연결된 하부 전극과, 로우 라인(506-1)에 연결된 상부 전극으로부터 흐를 수 있다. 로우 라인(506)과 컬럼 라인(508)에 인가되는 정상 동작 전압 레벨에서는, 전류가 층 2(514-2)와 연계된 로우 라인(506)과 컬럼 라인(508) 사이에 흐르는 것이 금지된다. 이것은 층 1(514-1)의 여러 전압 및 전류가 층 2(514-2)의 메모리 소자(504)와 간섭하는 것을 막아준다.
층 3(514-3)과 층 4(514-4)에도 층 1(514-1)과 층 2(514-2) 사이에 금지된 패턴이 계속된다. 층 3(514-3)은 컬럼 라인(508-2)과 로우 라인(506-2) 사이에 연결된 하부 방향성 메모리 소자(502)의 세트를 포함한다. 층 4(514-3)는 로우 라인(506-2)과 컬럼 라인(508-3)과 사이에 연결된 상부 방향성 메모리 소자(504)의 세트를 포함한다.
다층 메모리 어레이 내부의 인접하는 층들 사이에 동일한 도전체를 공유함으로써, 감소된 마스크 세트가 제조 공정에서 이용된다. 따라서 제조 비용은 더 저렴하면서 고밀도인 메모리 어레이가 생산된다. 매 연속하는 층마다 상부 방향성 메모리 소자(504)와 하부 방향성 메모리 소자를 교대 배치시킴으로써, 하나의 층에 이용되는 판독/기록 동작들이 인접하는 층들에 부작용을 일으키지 않는다.
도 6은 다층 메모리 어레이를 형성하는 예시적인 방법(500)을 도시하는 흐름도이다. 특정 실시예에 따르면, 본 방법은 메모리 어레이와 연계된 어드레싱 회로를 이용하여, 제 1 평행 라인 세트와 제 2 평행 라인 세트 사이에 배치된 제 1 메모리 소자 양단에 전압을 인가(블록(602))하되, 이때 제 2 평행 라인 세트는 제 1 평행 라인 세트와 교차하고, 메모리 어레이와 연계된 어드레싱 회로를 이용하여, 제 2 평행 라인 세트와 제 3 평행 라인 세트 사이에 배치된 제 2 메모리 소자 양단에 전압을 인가(블록(604))하되, 이때 제 3 평행 라인 세트는 제 2 평행 라인 세트와 교차한다.
요컨대, 본원에 설명된 원리를 구현하는 방법 및 시스템의 이용을 통해, 인접하는 층들 사이에 도전성 라인을 공유하는 다층 메모리 어레이가 실현된다. 매 연속 층마다 상부 방향성 메모리 소자와 하부 방향성 메모리 소자를 교번시키는 것은 하나의 층에서 이용되는 판독/기록 동작들이 인접하는 층들에게 악영향을 미치지 않도록 해준다. 이렇게 다층 메모리 어레이에 의해 이용되는 도전성 배선 세트를 줄임으로써 제조 비용을 줄이면서도 고밀도인 메모리 어레이를 만들 수 있다.
전술한 설명들은 단지 본원에 설명된 원리의 구현예를 예시 및 설명하기 위해 개시되었다. 본원에 개시된 설명들은 본 발명의 원리를 개시된 것과 같은 임의의 형태와 동일시하거나 한정하려는 의도가 아니다. 전술한 개시 내용의 견지에서 많은 수정안과 변형안이 가능하다.

Claims (15)

  1. 다수의 층(514)을 포함하되, 각각의 층은
    상부 평행 라인 세트(a top set of parallel lines)와,
    상기 상부 평행 라인 세트와 교차하는 하부 평행 라인 세트(a bottom set of parallel lines)와,
    상기 상부 평행 라인 세트와 상기 하부 평행 라인 세트 사이의 교차점(intersections)에 배치된 메모리 소자(200, 216)를 포함하고,
    상기 다수의 층(154) 중 하나의 층의 상부 평행 라인 세트는 또한 상기 다수의 층(154) 중 인접하는 층을 위한 하부 평행 라인 세트이고,
    상기 다수의 층(514) 중 하나의 층의 상기 메모리 소자(200, 216)의 각각은 전류가 한 방향으로 흐르는 것을 금지하고, 상기 다수의 층(154) 중 인접하는 층의 상기 메모리 소자(200, 216)의 각각은 전류가 상기 한 방향과 반대 방향으로 흐르는 것을 금지하며,
    상기 메모리 소자(200, 216)는 멤리스티브 메모리 소자(memristive memory elements)인
    다층 메모리 어레이(500).
  2. 삭제
  3. 제1항에 있어서,
    상기 멤리스티브 메모리 소자는 금속 산화물 물질을 포함하는
    다층 메모리 어레이.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 메모리 소자의 양쪽 말단(ends)의 전극은 비환원성 도전 물질(non-reducing conductive materials)을 포함하는
    다층 메모리 어레이.
  7. 제1항에 있어서,
    상기 다수의 층(514) 중 하나의 층의 메모리 소자(200, 216)에 액세스하기 위해, 상기 상부 평행 라인 세트의 제 1 라인 및 상기 하부 평행 라인 세트의 제 2 라인에 전압을 인가하되, 상기 상부 라인 및 상기 하부 라인은 상기 메모리 소자에 연결되어 있는
    다층 메모리 어레이.
  8. 제1항에 있어서,
    상기 다수의 층(514) 중 하나의 층의 메모리 소자에 인가되는 전압의 극성은, 상기 다수의 층(154) 중 인접하는 층 내부의 메모리 소자에 상기 전압을 인가할 때와 반대의 극성이 되는
    다층 메모리 어레이.
  9. 제1항에 있어서
    동일한 라인을 따라서 다중 메모리 소자들(200, 216)이 동시에 액세스되는
    다층 메모리 어레이.
  10. 어드레싱 회로와,
    다층 크로스바 메모리 어레이(a multilayer crossbar memory array)(500)를 포함하되,
    상기 다층 크로스바 메모리 어레이(500)는,
    제 1 평행 라인 세트를 구비하되, 상기 제 1 평행 라인 세트는 제 2 평행 라인 세트와 교차하고, 상기 제 1 평행 라인 세트와 상기 제 2 평행 라인 세트 사이의 교차점에는 제 1 메모리 소자 세트(200, 216)가 배치되며,
    상기 다층 크로스바 메모리 어레이(500)는,
    제 3 평행 라인 세트를 또한 구비하되, 상기 제 3 평행 라인 세트는 상기 제 2 평행 라인 세트와 교차하고, 상기 제 2 평행 라인 세트와 상기 제 3 평행 라인 세트 사이의 교차점에는 제 2 메모리 소자 세트가 배치되며,
    상기 제 1 메모리 소자 세트(200)는 제 1 방향으로 전류의 흐름을 금지하고, 상기 제 2 메모리 소자 세트(216)는 상기 제 1 방향과 반대 방향인 제 2 방향으로 전류의 흐름을 금지하고,
    상기 제 1 메모리 소자 세트 (200) 및 상기 제 2 메모리 소자 세트(216)는 멤리스티브 메모리 소자인
    메모리 시스템.
  11. 삭제
  12. 제10항에 있어서,
    상기 멤리스티브 메모리 소자는 금속 산화물 물질을 포함하는
    메모리 시스템.
  13. 제10항에 있어서,
    상기 메모리 소자(200, 216)의 양쪽 말단의 전극은 비환원성 도전 물질을 포함하는
    메모리 시스템.
  14. 제10항에 있어서,
    상기 제 1 메모리 소자 세트(200)에 액세스하기 위해, 상기 제 1 평행 라인 세트 및 상기 제 2 평행 라인 세트에 제 1 전압이 선택적으로 인가되는
    메모리 시스템.
  15. 다층 메모리 어레이 내부의 데이터에 액세스하는 방법으로서,
    상기 메모리 어레이와 연계된 어드레싱 회로를 이용하여, 제 1 평행 라인 세트와 상기 제 1 평행 라인 세트와 교차하는 제 2 평행 라인 세트 사이에 배치된 제 1 메모리 소자(200)의 양단에 전압을 인가하는 단계와,
    상기 메모리 어레이와 연계된 상기 어드레싱 회로를 이용하여, 제 2 평행 라인 세트와 상기 제 2 평행 라인 세트와 교차하는 제 3 평행 라인 세트 사이에 배치된 제 2 메모리 소자(216)의 양단에 전압을 인가하는 단계를 포함하되,
    상기 제 1 메모리 소자(200)는 제 1 방향으로 전류 흐름을 금지하고, 상기 제 2 메모리 소자(216)는 상기 제 1 방향과 반대 방향인 제 2 방향으로 전류 흐름을 금지하고,
    상기 제 1 메모리 소자(200) 및 상기 제 2 메모리 소자(216)는 멤리스티브 메모리 소자인
    방법.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9823737B2 (en) * 2008-04-07 2017-11-21 Mohammad A Mazed Augmented reality personal assistant apparatus
KR102155761B1 (ko) * 2014-01-02 2020-09-14 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
CN105873656B (zh) * 2014-01-24 2018-01-09 康明斯过滤Ip公司 包括弹簧管旁路组件的过滤器
KR102264162B1 (ko) 2014-10-29 2021-06-11 삼성전자주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
KR102215826B1 (ko) 2014-12-22 2021-02-16 삼성전자주식회사 입출력 부하를 감소하는 적층형 메모리 칩, 이를 포함하는 메모리 모듈 및 메모리 시스템
US11456418B2 (en) 2020-09-10 2022-09-27 Rockwell Collins, Inc. System and device including memristor materials in parallel
US11631808B2 (en) 2020-12-07 2023-04-18 Rockwell Collins, Inc. System and device including memristor material
US11469373B2 (en) 2020-09-10 2022-10-11 Rockwell Collins, Inc. System and device including memristor material
US11462267B2 (en) 2020-12-07 2022-10-04 Rockwell Collins, Inc. System and device including memristor material
EP3968400A1 (en) * 2020-09-10 2022-03-16 Rockwell Collins, Inc. System and device including memristor material

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070132049A1 (en) * 2005-12-12 2007-06-14 Stipe Barry C Unipolar resistance random access memory (RRAM) device and vertically stacked architecture
US20080090337A1 (en) * 2006-10-03 2008-04-17 Williams R Stanley Electrically actuated switch
KR20100052080A (ko) * 2008-11-10 2010-05-19 주식회사 하이닉스반도체 저항성 메모리 소자 및 그 제조 방법

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1412107A (en) * 1971-12-18 1975-10-29 Marconi Co Ltd Semi-conductor memory device arrangements
DE19914489C1 (de) 1999-03-30 2000-06-08 Siemens Ag Vorrichtung zur Bewertung der Zellenwiderstände in einem magnetoresistiven Speicher
US6455370B1 (en) * 2000-08-16 2002-09-24 Micron Technology, Inc. Method of patterning noble metals for semiconductor devices by electropolishing
US7057914B2 (en) * 2002-08-02 2006-06-06 Unity Semiconductor Corporation Cross point memory array with fast access time
AU2003296988A1 (en) 2002-12-19 2004-07-29 Matrix Semiconductor, Inc An improved method for making high-density nonvolatile memory
JP4377817B2 (ja) 2003-03-18 2009-12-02 株式会社東芝 プログラマブル抵抗メモリ装置
US7706167B2 (en) 2003-03-18 2010-04-27 Kabushiki Kaisha Toshiba Resistance change memory device
US8565003B2 (en) * 2011-06-28 2013-10-22 Unity Semiconductor Corporation Multilayer cross-point memory array having reduced disturb susceptibility
US20060250836A1 (en) 2005-05-09 2006-11-09 Matrix Semiconductor, Inc. Rewriteable memory cell comprising a diode and a resistance-switching material
US7902867B2 (en) 2006-04-03 2011-03-08 Blaise Laurent Mouttet Memristor crossbar neural interface
JP5010891B2 (ja) 2006-10-16 2012-08-29 富士通株式会社 抵抗変化型素子
JP4967176B2 (ja) * 2007-05-10 2012-07-04 シャープ株式会社 可変抵抗素子とその製造方法及び不揮発性半導体記憶装置
US7692951B2 (en) * 2007-06-12 2010-04-06 Kabushiki Kaisha Toshiba Resistance change memory device with a variable resistance element formed of a first and a second composite compound
DE112008003510T5 (de) 2007-12-05 2010-11-04 Hewlett-Packard Development Company, L.P., Houston Im Mikro- und/oder Nanobereich liegende Neuromorphe integrierte Hybridschaltung
US7706177B2 (en) 2007-12-28 2010-04-27 Sandisk 3D Llc Method of programming cross-point diode memory array
KR20090081153A (ko) * 2008-01-23 2009-07-28 삼성전자주식회사 저항성 메모리 소자 및 그 제조방법
KR101001304B1 (ko) 2008-07-08 2010-12-14 서울대학교산학협력단 저항변화기록소자, 상전이기록소자, 저항변화 랜덤 액세스메모리와 그 정보판독방법 및 상전이 랜덤 액세스 메모리와그 정보판독방법
EP2311094B1 (en) * 2008-07-31 2014-01-01 Hewlett-Packard Development Company, L.P. Multi-layer reconfigurable switches
US7943515B2 (en) 2008-09-09 2011-05-17 Sandisk 3D Llc Shared masks for x-lines and shared masks for y-lines for fabrication of 3D memory arrays
US7898844B2 (en) * 2008-10-31 2011-03-01 Seagate Technology, Llc Magnetic tunnel junction and memristor apparatus
US8547727B2 (en) * 2008-12-12 2013-10-01 Hewlett-Packard Development Company, L.P. Memristive device
US7985962B2 (en) * 2008-12-23 2011-07-26 Hewlett-Packard Development Company, L.P. Memristive device
WO2010074685A1 (en) 2008-12-23 2010-07-01 Hewlett-Packard Development Company, L.P. Memristive device having a porous dopant diffusion element
WO2010077245A1 (en) * 2008-12-30 2010-07-08 Hewlett-Packard Development Company, L.P. Mutliplexer/de-multiplexer memristive device
WO2010085227A1 (en) * 2009-01-26 2010-07-29 Hewlett-Packard Company, L.P. Semiconductor memristor devices
US8507968B2 (en) * 2009-01-30 2013-08-13 Hewlett-Packard Development Company, L.P. Memristive transistor memory
US8093575B2 (en) * 2009-04-20 2012-01-10 Hewlett-Packard Development Company, L.P. Memristive device with a bi-metallic electrode
WO2010151844A2 (en) * 2009-06-25 2010-12-29 Georgia Tech Research Corporation Metal oxide structures, devices, & fabrication methods
US8008648B2 (en) * 2009-07-24 2011-08-30 Hewlett-Packard Development Company, L.P. Memristors with insulation elements and methods for fabricating the same
US9171613B2 (en) * 2009-07-28 2015-10-27 Hewlett-Packard Development Company, L.P. Memristors with asymmetric electrodes
EP2507710B1 (en) * 2009-11-30 2018-10-31 Hewlett-Packard Enterprise Development LP Remapping for memory wear leveling
US8120071B2 (en) * 2010-01-11 2012-02-21 Hewlett-Packard Development Company, L.P. Memfet ram
US7902869B1 (en) * 2010-04-30 2011-03-08 Hewlett-Packard Development Company, L.P. Extensible three dimensional circuit
US8274813B2 (en) * 2010-07-16 2012-09-25 Hewlett-Packard Development Company, L.P. Memristive negative differential resistance device
US8259485B2 (en) * 2010-08-31 2012-09-04 Hewlett-Packard Development Company, L.P. Multilayer structures having memory elements with varied resistance of switching layers

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070132049A1 (en) * 2005-12-12 2007-06-14 Stipe Barry C Unipolar resistance random access memory (RRAM) device and vertically stacked architecture
KR20070062435A (ko) * 2005-12-12 2007-06-15 히다치 글로벌 스토리지 테크놀로지스 네덜란드 비.브이. 단극 저항 램 장치 및 수직 스택 구조
US20080090337A1 (en) * 2006-10-03 2008-04-17 Williams R Stanley Electrically actuated switch
KR20100052080A (ko) * 2008-11-10 2010-05-19 주식회사 하이닉스반도체 저항성 메모리 소자 및 그 제조 방법

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