KR101593509B1 - 이종 접합 산화물을 기반으로 하는 멤리스티브 요소 - Google Patents

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Abstract

제1 전극과 제2 전극 사이에 배치된 활성 영역을 포함하는 멤리스티브 소자가 제공된다. 활성 영역은 제1 금속 산화물의 스위칭층과 제2 금속 산화물의 도전성층을 포함하며, 제1 금속 산화물의 금속 이온이 제2 금속 산화물의 금속 이온과 상이하다. 멤리스티브 소자는 제1 금속 산화물과 제2 금속 산화물 간의 산화물 이종 접합에 기초하여 낮은 저항 상태에서 비선형 전류-전압 특성을 나타낸다. 이러한 멤리스티브 소자를 포함하는 다층 구조체 또한 제공된다.

Description

이종 접합 산화물을 기반으로 하는 멤리스티브 요소{MEMRISTIVE ELEMENT BASED ON HETERO-JUNCTION OXIDE}
본 발명은 이종 접합 산화물을 기반으로 하는 멤리스티브 요소에 관한 것이다.
저항 랜덤 액세스 메모리를 포함한 기본적으로 실리콘을 기반으로 하지 않은 메모리는 최근 생겨난 기술로서 커다란 장래성을 보이고 있다. 메모리는 2차원 회로, 또는 멤리스티브 요소의 상호접속된 2차원(2D) 어레이의 적층된 복수의 층을 포함하는 3차원(3D) 회로를 기반으로 할 수 있다. 이러한 회로는 집적회로의 성능 및 평면 밀도(planar density)를 증가시키기 위한 잠재적인 해법을 제공할 수 있다.
본 발명은 이종 접합 산화물을 기반으로 하여 낮은 저항 상태에서 비선형 전류-전압 특성을 나타내는 멤리스티브 요소를 제공하는 것을 목적으로 한다.
본 발명의 특징에 따라, 멤리스티브 요소가 제공되며, 상기 멤리스티브 요소는, 나노스케일 폭의 제1 전극과, 나노스케일 폭의 제2 전극과, 상기 제1 전극과 상기 제2 전극 사이에 배치되고, 상기 제1 전극 및 상기 제2 전극과 전기 접촉하는 활성 영역으로서, 상기 활성 영역이 제1 금속 산화물의 스위칭층과 제2 금속 산화물의 도전성층을 가지며, 상기 제1 금속 산화물의 금속 이온이 상기 제2 금속 산화물의 금속 이온과 상이하며, 상기 제1 금속 산화물 및 상기 제2 금속 산화물이 Al, Si, Ga, Ge, Sr, Ba, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Y, Zr, Nb, Mo, Ru, Rh, Pd, Ag, Cd, La, Hf, Ta, W, Re, Os, Ir, 및 Pt의 적어도 하나의 것의 산화물인, 활성 영역을 포함하며, 상기 멤리스티브 요소는 상기 제1 금속 산화물과 상기 제2 금속 산화물 간의 산화물 이종 접합에 기초하여 낮은 저항 상태에서 비선형 전류-전압 특성을 나타내는 것을 특징으로 한다.
첨부 도면은 본 명세서에 개시되는 원리의 다양한 실시예를 예시하며, 본 명세서의 일부를 이룬다. 예시된 실시예는 단지 예일 뿐이며, 청구항들의 범위를 한정하지 않는다.
도 1a 및 도 1b는 멤리스티브 요소의 예의 횡단면을 도시한다.
도 2는 멤리스티브 요소의 일례의 배열을 도시한다.
도 3은 일례의 전류-전압 곡선을 도시한다.
도 4a는 선형 전류-전압 특성을 갖는 일례의 디바이스에 대한 전류-전압 곡선을 도시한다.
도 4b는 비선형 전류-전압 특성을 갖는 멤리스티브 요소를 포함하는 일례의 디바이스에 대한 전류-전압 곡선을 도시한다.
도 5는 멤리스티브 요소의 어레이를 포함하는 일례의 다층 구조체를 도시한다.
도 6a는 멤리스티브 요소의 어레이를 포함하는 또 다른 예의 다층 구조체를 도시한다.
도 6b는 도 6a의 일례의 다층 구조체의 투시도이다.
도 6c는 도 6a의 일례의 다층 구조체의 평면도이다.
도 7a는 일례의 멤리스티브 요소의 횡단면도이다.
도 7b는 크로스바 어레이(crossbar array)의 원자력 현미경 이미지를 보여주는 도면이다.
도면 전반에 걸쳐, 동일한 도면 부호는 반드시 동일한 필요는 없지만 유사한 구성요를 나타낸다.
이하의 기술 내용에서, 설명을 목적으로, 본 발명의 시스템 및 방법에 대한 완전한 이해를 제공하기 위해 다수의 특정한 세부구성이 언급되어 있다. 그러나, 당업자라면 본 명세서에서 제공된 장치, 시스템 및 방법은 이들 구체적인 세부구성 없이도 실시될 수 있다는 것을 이해할 것이다. 본 명세서에서의 "실시예", "예" 또는 유사 표현의 언급은 그 실시예 또는 예에 관련하여 설명된 특정한 특징부, 구조 또는 특성이 적어도 그 하나의 실시예 또는 예에 포함되지만, 다른 실시예 또는 예에서는 필수적이지 않다는 것을 의미한다. 본 명세서의 여러 곳에서의 "일실시예에서", "일례에서", 또는 유사 표현의 다양한 예는 반드시 그 모두가 동일한 실시예 또는 예를 지칭하는 것은 아니다.
본 명세서에 사용된 바와 같이, "포함한다"라는 표현은 포함하지만 그러한 것으로 한정되지는 않는다는 것을 의미하고, "포함하고 있는"이라는 표현 또한 포함하지만 그러한 것으로 한정되지는 않는다는 것을 의미한다. "기반으로 하는"이라는 표현은 적어도 부분으로 기반으로 한다는 것을 의미한다.
본 명세서에서는 이웃하는 멤리스티브 요소를 통과하는 최소의 스니크 전류(sneak current)로 2D 또는 3D 회로 내의 개개의 멤리스티브 요소에 대한 판독 및 기입 동작의 타겟 적용(targeted application)을 용이하게 하는 전자 특성을 갖는 멤리스티브 요소를 개시한다. 본 명세서에 개시되는 멤리스티브 요소는 멤리스티브 요소의 산화물 이종 접합을 기반으로 하여 낮은 저항 상태에서 비선형 전류-전압 특성을 나타낸다. 또한, 멤리스티브 요소의 상호접속된 2D 어레이의 적층된 복수층을 포함하는 3D 회로인 다층 구조를 개시한다.
본 명세서에서 제공되는 멤리스티브 요소는 이웃하는 멤리스티브 요소(즉, 반-선택 디바이스(half-selected device))를 통과하는 최소의 스니크 전류로 다층 구조체의 개개의 멤리스티브 요소에 대한 전위(즉, 판독 전압 또는 기입 전압)의 타겟 적용을 용이하게 하는 전류-전압 특성을 갖는다. 즉, 본 명세서에서 제공되는 멤리스티브 요소의 전류-전압 특성은 다층 구조체에서의 이웃하는 멤리스티브 요소를 거의 활성화시키지 않으면서 2D 또는 3D 회로 내의 소정의 멤리스티브 요소에 전위가 인가될 수 있도록 한다.
본 명세서에서 설명되는 멤리스티브 요소 및 다층 구조체는 정보를 저장할 수 있는 어떠한 매체에도 적용 가능하다. 일례에서, 매체 상에 저장된 정보는 컴퓨터를 포함한 기계에 의해 판독 가능하다. 이러한 매체의 비제한적인 예는 다이나믹 랜덤 액세스 메모리, 저항 랜덤 액세스 메모리, 플래시 메모리, 리드-온리 메모리, 및 스태틱 랜덤 액세스 메모리와 같은 반도체 메모리 소자를 포함한 비휘발성 컴퓨터 판독 가능 메모리의 형태를 포함한다.
도 1a는 본 명세서에서 설명되는 원리에 따른 일례의 멤리스티브 요소(100)를 도시한다. 멤리스티브 요소(100)는 제1 전극(110)과 제2 전극(115) 사이에 배치된 활성 영역(105)을 포함한다. 활성 영역(105)은 스위칭층(120)과 도펀트 소스 재료로 형성된 도전성층(125)을 포함한다. 스위칭층(120)은 인가된 전위 하에서 도펀트의 종(species)을 운반하고 이 도펀트를 전달할 수 있는 스위칭 재료로 형성된다. 도전성층(125)은 스위칭층(120)과의 사이에 배치되고, 스위칭층(120)과 전기 접촉한다. 도전성층(125)은 인가된 전위 하에서 스위칭층 내로 드리프트할 수 있고 그에 따라 멤리스티브 요소(100)의 컨덕턴스를 변화시킬 수 있는 도펀트의 종을 포함하는 도펀트 소스 재료로 형성된다. 멤리스티브 요소(100)에 제1 방향으로 전위가 인가될 때, 스위칭층은 도펀트의 과잉을 전개한다. 전위의 방향이 반대로 될 때, 전압 전위 극성이 반대로 되고, 도펀트의 드리프트 방향이 반대로 된다. 스위칭층은 도펀트의 결핍을 전개한다.
도 1b는 본 명세서에 개시되는 원리에 따른 또 다른 예의 멤리스티브 요소(150)를 도시한다. 멤리스티브 요소(150)는 제1 전극(160)과 제2 전극(165) 사이에 배치된 활성 영역(155)을 포함한다. 활성 영역(155)은 2개의 스위칭층(170, 175)과 도펀트 소스 재료로 형성된 도전성층(180)을 포함한다. 스위칭층(170, 175)은 인가된 전위 하에서 도펀트의 종(species)을 운반하고 이 도펀트를 전달할 수 있는 스위칭 재료로 형성된다. 도전성층(180)은 스위칭층(170, 175)의 사이에 배치되고, 스위칭층(170, 175)과 전기 접촉한다. 도전성층(180)은 인가된 전위 하에서 스위칭층 내로 드리프트할 수 있고 그에 따라 멤리스티브 요소(150)의 컨덕턴스를 변화시킬 수 있는 도펀트의 종을 포함하는 도펀트 소스 재료로 형성된다. 멤리스티브 요소(150)에 제1 방향(양의 z-축 방향으로와 같은)으로 전위가 인가될 때, 스위칭층 중의 하나는 도펀트의 과잉을 전개하고, 다른 스위칭층은 도펀트의 결핍을 전개한다. 전위의 방향이 반대로 될 때, 전압 전위 극성이 반대로 되고, 도펀트의 드리프트 방향이 반대로 된다. 제1 스위칭층은 도펀트의 결핍을 전개하고, 다른 스위칭층은 도펀트의 과잉을 전개한다.
스위칭층 및 도펀트층은 각각 금속 산화물로 형성된다. 이들 층의 금속 산화물은 Al, Si, Ga, Ge, Sr, Ba, Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Y, Zr, Nb, Mo, Ru, Rh, Pd, Ag, Cd, La, Hf, Ta, W, Re, Os, Ir 또는 Pt의 산화물, 또는 이들의 몇몇 조성물의 산화물이어도 된다. 스위칭층의 금속 산화물과 도전성층의 금속 산화물은 적어도 하나의 금속 이온에 의해 상이하게 된다. 즉, 스위칭층의 금속 산화물의 금속 이온은 도전성층의 금속 산화물의 금속 이온과 상이하다. 일례로서, 스위칭층이 금속 A의 산화물을 포함하면, 도전성층은 금속 B의 산화물을 포함하며, 여기서 금속 A는 금속 B와 동일한 것이 아니다. 또 다른 예는 스위칭층이 금속 A와 C의 산화물을 포함하고, 도전성층이 금속 C와 D의 산화물을 포함하는 경우이며, 여기서 금속 D는 금속 A와 동일한 것이 아니다. 멤리스티브 요소는 스위칭층과 도전성층 사이의 금속 이온에 있어서의 비유사성으로 인해 스위칭층과 도전성층 간의 이종 접합을 포함한다. 본 명세서에서의 멤리스티브 요소는 스위칭층의 금속 산화물과 도전성층의 금속 산화물 간의 산화물 이종 접합에 기초하여 낮은 저항 상태에서 비선형 전류-전압 특성을 나타낸다.
몇몇 예에서의 스위칭층의 두께는 약 10 nm 또는 그 미만, 약 6 nm 또는 그 미만, 약 4 nm 또는 그 미만, 약 2 nm 또는 그 미만, 또는 1 nm 미만이어도 된다. 예컨대, 스위칭층의 두께는 약 5 nm 또는 그 미만이어도 된다. 도전성층은 스위칭층과 동일한 두께일 수 있거나, 또는 스위칭층보다 두꺼워도 된다. 예컨대, 도전성층의 두께는 약 2 nm 내지 200 nm의 범위이어도 된다. 전극들 중의 어느 하나는 약 7 nm와 약 100 nm 두께 사이, 또는 그보다 두꺼운 플래티늄으로 구성될 수 있다. 또 다른 예에서, 전극은 구리/티타늄/플래티늄계이어도 되며, 구리는 매우 양호한 도전체이고, 티타늄 질화물은 구리와 플래티늄 간의 확산 장벽으로서 작용한다.
통상적으로, 스위칭 요소는 전기 절연성, 반도전성, 또는 약한 이온성 전도체(weak ionic conductor)이다. 예컨대, 스위칭 재료는 높은 절연성의 비화학량론적 화합물(highly insulating stoichiometric compound)이어도 된다. 스위칭 재료의 예는 규소의 탄산염(SiCO4를 포함), 알루미늄의 산화물, 티타늄의 산화물(TiO2를 포함), 규소의 산화물(SiO2를 포함), 갈륨의 산화물, 게르마늄의 산화물, 전이 금속의 산화물(Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn, Y, Zr, Nb, Mo, Hf, Ta, W, 또는 Re의 산화물을 포함)을 포함한다. 비제한적인 예에서, 스위칭 재료는 TiO2, TaOx, 여기서 0<x≤2.5, 또는 NiO이다.
도펀트 소스 재료는 스위칭 재료를 위한 도핑 종의 소스이며, 스위칭 재료에 의해 운반될 수 있는 타입의 비교적 높은 농도의 도펀트를 포함한다. 그러나, 도펀트 소스 재료는 적어도 하나의 금속 이온에 의해 스위칭 재료와는 상이하다. 즉, 스위칭층의 금속 산화물과 도전성층의 금속 산화물은 적어도 하나의 금속 이온에 의해 상이하게 된다. 그 결과 스위칭층과 도전성층 간의 이종 접합이 형성된다. 도펀트 소스 재료의 예는 IrO2, MoO2, OsO2, RhO2, Ti2O3, Ti3O5, Ti4O7, TiO2 -x(0<x<1), 3성분계(예컨대, SrTiO1 -y(0<y≤0.2)), 또는 4성분계를 포함한다. 비제한적인 예에서, 도펀트 소스 재료는 RuO2, WOz, 여기서 0<z≤3, SiOx, 여기서 0<x<2, 또는 HfOx, 여기서 0<x<2 이다. 도펀트의 타입은 사용된 도펀트 소스 재료 및 스위칭 재료의 타입에 좌우된다. 예컨대, 도펀트 소스 재료가 Ti4O7인 경우, 도펀트는 산소 베이컨시(oxygen vacancy)이다.
비제한적 예에서, 스위칭 재료는 TaOx, 여기서 0<x≤2.5, 를 포함한 탄탈륨의 산화물이며, 도펀트 소스 재료는 TinO2n -1, 여기서 n=2, 3, 4, 5,..., 20, 를 포함한 티타늄의 산화물이다.
또 다른 비제한적인 예에서, 스위칭 재료는 TaOx, 여기서 0<x≤2.5, 를 포함한 탄탈륨의 산화물이며, 도펀트 소스 재료는 WO3 -y, 여기서 0≤y≤1, 를 포함한 텅스텐의 산화물이다.
본 명세서에서 설명된 멤리스티브 요소의 산화물 이종 접합에서, 스위칭층 산화물과 도전성층 산화물 간의 계면은 전류-전압 관계에 있어서 커다란 비선형성을 제공한다. 이 비선형성은 쇼트키형 인터페이스(Schottky-like interface)에서의 열에 의해 활성화된 음의 차별 효과(thermally-activated negative differential effect) 또는 그 계면에서 형성된 금속-절연체-전이(metal-insulator-transition)를 갖는 몇몇의 새로운 상(phase)에 의해 야기될 수 있다.
도 2는 멤리스티브 요소(100)의 일례의 2차원 배열(x-y 평면)을 도시한다. 멤리스티브 요소는 도 1a 또는 도 1b에 예시된 예의 층 구조를 가질 수 있다. 멤리스티브 요소(200)는 2D 회로, 또는 z-방향으로 적층된 2D 배열의 추가의 층을 갖는 3D 회로와 같은 다층 구조체의 일부분일 수 있다. 다층 구조체에서의 각각의 멤리스티브 요소는 2개의 세트의 도전성 라인(210, 220)의 교차부에 배치된다. 도 2의 예는 각각의 세트의 도전성 라인(210-i, 220-i)(i=1,2,3,...) 중의 3개를 도시하고 있다. 멤리스티브 요소(230)를 스위칭하거나 멤리스티브 요소(230)의 상태를 판독하는 것을 포함한 멤리스티브 요소(230)를 작동시키기 위해, 도전성 라인(210-2, 220-2) 양단에 전위가 인가된다. 멤리스티브 요소를 스위칭하기에 충분한 크기의 전압은 "기입" 전압으로서 지칭된다. 예컨대, 멤리스티브 요소(230) 양단에 총 1.0V를 인가하기 위해, 도전성 라인 210-2에 0.5V가 인가되고, 도전성 라인 220-2에 0.5V가 인가된다. 다른 멤리스티브 요소 또한 도전성 라인(210-2 또는 220-2)과 전기 접촉할 수 있으며, 이들 이웃하는 멤리스티브 요소 또한 0.5V 크기의 전압을 나타내게 된다. 예컨대, 이웃하는 멤리스티브 요소(240, 250)는 각각 0.5V에 놓이게 된다. 이들 이웃하는 멤리스티브 요소는 반-선택 디바이스로서 지칭된다.
반-선택 디바이스가 이들에게 인가된 전위에서 스위칭되는 위험이 있으며, 이것은 동작 시의 다층 구조체의 안정성에 영향을 주기 때문에 바람직하지 않은 결과이다. 도 2에 도시된 바와 같이, 타겟 멤리스티브 요소(230) 양단에 인가된 1.0V는 타겟 멤리스티브 요소(230)를 통해 I element 크기의 전류가 흐르도록 한다. 반-선택 멤리스티브 요소(240) 양단에 인가된 -0.5V는 멤리스티브 요소(240)를 통해 I sneak 크기의 전류가 흐르도록 한다. 반-선택 디바이스의 전류 I sneak 는 스니크 경로 전류로서 지칭된다. 도 2에 도시된 바와 같이, 총판독 전류(I read )는 I element 와 I sneak 를 포함한다. 이웃하는 반-선택 디바이스 모두를 통과하는 총 스니크 전류(총 I sneak )는, 함께 취해진 때에, 타겟 멤리스티브 요소를 통과하는 전류(I element )보다 클 수도 있다.
멤리스티브 요소를 포함하는 다층 구조체의 크기는 스니크 경로 전류로 인해 크게 제한될 수 있다. 예컨대, 대형 크기 어레이에서의 스니크 경로 전류는 매우 커서, 선택된 멤리스티브 요소를 스위칭하기 위해 이 선택된 멤리스티브 요소를 통해 충분하지 않은 전류가 흐르게 된다. 다층 구조체에 대한 총 입력 전류 레벨을 증가시키려는 시도는 구조체의 발열 및 전력 소비를 증가시킨다. 또한, 총 입력 전류 레벨은 구동 회로에서 이용되는 임의의 트랜지스터 기술에 의해 제한된다. 이에 부가하여, 바람직하지 않은 스니크 경로 전류는 커다란 노이즈 레벨로 인해 판독 동작을 디스에이블시킬 수도 있다. 다층 구조체의 ON(또는 "1") 상태는 스니크 경로 전류의 대부분이 이들 멤리스티브 요소의 더 낮은 저항으로 인해 ON 상태에 있는 이들 멤리스티브 요소를 통과한 이후에 관련된다. 그러므로, 반-선택 디바이스를 통과하는 최소의 스니크 경로 전류를 갖는 것이 이로울 것이다. 본 명세서에서 제공된 멤리스티브 요소는 이들이 반-선택 디바이스인 때에 최소의 스니크 경로 전류를 나타낸다. 본 명세서에서 제공된 멤리스티브 요소는 또한 반-선택 디바이스처럼 이들에게 인가된 절반 전위에서 스위칭되는 경향의 감소를 나타낸다.
선형 전류-전압 관계를 갖는 멤리스티브 디바이스는 이들이 반-선택될 때 높은 스니크 경로 전류를 나타낸다. 낮은 저항 상태에서 정상적으로 선형 전류-전압 관계를 나타내는 디바이스의 예는 도전성 산화물 전극을 갖는 금속-도핑된 스위칭 재료로 형성되는 디바이스이다. 이러한 디바이스에서, 전자가 스위칭 산화물 재료에 포획(OFF 상태)되고 포획 해제(ON)될 때에 스위칭이 발생한다. 선형 전류-전압 관계를 갖는 디바이스에서 스니크 경로 전류를 방지하기 위한 가능한 접근 방법은 한 쌍의 이러한 디바이스를 헤드-투-헤드 구성(head-to-head configuration)으로 직렬로 위치시키는 것이며, 여기서 디바이스 쌍은 크로스바 어레이에서의 각각의 교차점에서 하나의 디바이스로서 이용된다. 도 3은 이러한 디바이스 쌍에 대한 전류-전압(I-V) 곡선을 도시한다. 이 예의 디바이스 쌍은 디바이스 상에서 정보를 인코딩하기 위해 약 1.5V의 기입 전압(Vw)에서 스위칭되고, 디바이스의 인코딩된 상태를 검증(prove)하기 위해 약 0.6V의 판독 전압(Vr)에서 판독된다. 기입 전압은 "0"(또는 OFF) 상태 및 "1"(또는 ON) 상태로 간주될 수 있는 2개의 상이한 저항 상태 간에 멤리스티브 요소를 스위칭한다. 타겟 멤리스티브 요소를 OFF 상태로 스위칭(즉, 타겟 멤리스티브 요소에 기입)하기 위해 인가되는 Vw의 값은 또한 이웃하는 반-선택 디바이스가 우연히 ON 상태(즉, 1/2Vw 전압이 반-선택 디바이스를 스위칭하기에 충분한 전도로 높을 수도 있음)에 있다면 이웃하는 반-선택 디바이스를 스위칭하는 원하지 않은 효과를 가질 수 있다. 또한, 판독 동작에서 타겟 멤리스티브 요소의 상태를 검증하기 위해 인가된 판독 전압(Vr)의 값이 타겟 멤리스티브 요소를 파괴적으로 기입할 수도 있고, 즉 판독 동안 디바이스 상태를 스위칭할 수도 있다. 이것은 이 타입의 디바이스에 대한 판독 동작의 복잡도를 크게 증가시킬 수 있다.
선형 전류-전압 관계를 갖는 디바이스에서 스니크 경로 전류를 방지하는 또 다른 가능한 방식은 트랜지스터와 같은 선택적 요소를 이들 멤리스티브 디바이스와 함께 사용하는 것이다. 그러나, 이들 선택적 요소를 멤리스티브 요소의 배열 내에 도입하는 것은 멤리스티브 요소의 배열을 제조하는 복잡도 및 비용을 증가시키고, 임의의 다층 구조체의 스케일링을 제한한다.
본 발명의 원리에 따른 멤리스티브 요소는 스위칭층과 도전성층 사이에 형성된 이종 접합에 기초하여 비선형 전류-전압(I-V) 특성을 나타낸다. 본 발명의 원리에 따른 멤리스티브 요소는 반-선택 디바이스를 통과하는 스니크 경로 전류가 크게 감소되도록 ON("1") 상태와 OFF("0") 상태 둘 모두에서 충분한 비선형성을 나타낸다. 이에 따라, 멤리스티브 요소를 포함하는 다층 구조체는 낮은 저항 상태(바람직한 성질임)에서를 포함한 비선형 디바이스 전류-전압(I-V) 관계를 나타낸다.
도 4a는 Pt/TaOx/Ta 구조(여기서 Pt 및 Ta는 전극)를 기반으로 하는 50nm×50nm 나노디바이스의 전류-전압(I-V) 특성 곡선을 도시한다. 도 4b는 본 발명의 원리에 따른 일례의 디바이스의 전류-전압(I-V) 특성 곡선을 도시한다. 도 4b의 나노디바이스는 Pt/TaOx/Ti4O7/Pt 구조(여기서, 둘 모두의 전극은 Pt임)를 기반으로 하는 50nm×50nm 나노디바이스이다. 도 4a 및 도 4b 둘 모두에 대해, I-V 곡선의 전류 축은 더 큰 그래프에서는 선형 눈금(linear scale)으로 플로트되고 삽입 그래프(inset graph)에서는 대수 눈금(logarithmic scale)으로 플로트된다. 도 4a의 디바이스는 수십 ㎂의 반 전압 값(I V /2 )에서의 스니크 경로 전류를 갖는 선형 I-V 응답을 나타낸다. 이에 비해, 도 4b의 멤리스티브 요소는 훨씬 더 작은 스니크 경로 전류(1 ㎂ 미만의 I V /2 )를 갖는 비선형 I-V 응답을 나타낸다. 따라서, 본 명세서에서 설명되는 원리에 따른 멤리스티브 요소는 커다란 비선형성을 나타내며, 이것은 다층 구조체에서의 구현에 매우 바람직하게 된다. 스니크 경로 전류가 크게 감소되므로, 트랜지스터와 같은 선택적 요소가 요구되지 않는다. 그 결과, 이들 멤리스티브 요소의 배열을 더 크고 더 복잡한 다층 구조체로 제조하는 복잡도 및 비용이 감소된다. 멤리스티브 요소는 크게 확장 가능하고 적층 가능하다(highly scalable and stackable). 스니크 경로 전류가 제한되므로, 멤리스티브 요소의 어레이의 크기가 커질 수 있다. 멤리스티브 요소는 10 nm 아래의 크기로 축소될 수 있고, 2D 구조로 배열되거나, 또는 다층 구조체(3D 구조체를 포함)로 적층될 수 있다.
멤리스티브 요소를 포함하는 다층 구조체 또한 제공된다. 도 5는 본 명세서에서 설명되는 원리를 적용할 수 있는 일례의 다층 구조체(메모리 회로와 같은, 그러나 메모리 회로로 한정되지는 않음)를 도시한다. 다층 구조체는 3D 아키텍처로 배열된 상호접속된 멤리스티브 요소로 이루어진다. 다층 구조체는 베이스로서 구성되며, 이 베이스 상에 메모리 회로(502)가 라미네이트되고, 도전성 라인(506, 507)이 베이스로부터 다층 구조체의 각각의 층까지 도달하고 있다. 도 5의 예는 가장자리-배치된 도전성 라인(506, 507)을 갖는 다층 구조체를 도시하고 있다. 멤리스티브 요소(508)는 도전성 라인(506, 507)의 교차부에서 각각의 층 상에 각각의 2D 어레이로 위치된다. 도전성 라인(506, 507)은 멤리스티브 요소와 베이스 간의 전기 접속성을 제공한다. 베이스는 반도체 기판(501), 와이어링 영역(503)(CMOS 회로로 형성된 것과 같은), 및 도전성 라인을 위한 접촉 영역(504, 505)을 포함한다. 도전성 라인(506, 507)은 상호접속된 메모리셀의 각각의 층을 반도체 기판(501) 상에 형성된 와이어링 영역(503)에 접속한다. 접촉 영역(504, 505)은 와이어링 영역(503)의 4개의 에지를 따라 제공된다. 메모리 회로(502)는 상호접속된 멤리스티브 요소의 2D 어레이의 4개의 층을 갖는 것으로 예시되어 있다. 그러나, 메모리셀은 2D 어레이의 4개의 층보다 많거나 적은 층을 포함할 수 있다. 와이어링 영역(503)은 메모리 회로(502) 아래의 반도체 기판(501)에 제공된다. 와이어링 영역(503)에서는, 기입을 위한 명령(즉, 멤리스티브 요소를 ON 또는 OFF 상태로 있게 하는)을 제공하기 위해 글로벌 버스(global bus) 등이 이용된다. 즉, 도전성 라인(506, 507)을 이용하여 멤리스티브 요소에 외부 전압이 인가된다. 몇몇 예에서, 와이어링 영역(503)은 컬럼 스위치를 포함하는 컬럼 제어 회로 및/또는 로우 디코더(row decoder)를 포함하는 로우 제어 회로를 포함한다. 베이스는 상보형 금속-산화물-반도체(CMOS) 또는 기타 종래의 컴퓨터 회로로 집적될 수 있다. CMOS 회로는 타겟 멤리스티브 요소에 대해, 전위를 인가하는 것을 포함한, 선택적으로 어드레스하도록 구성될 수 있다. 예컨대, CMOS 회로는 전술한 바와 같이 도전성 라인에 판독 및 기입 전압을 인가하기 위해 이용될 수 있다. 이 CMOS 회로는 입력/출력 기능, 버퍼링 로직, 또는 기타 기능과 같은 다층 구조체에 대한 추가의 기능을 제공할 수 있다.
도 5는 반도체 기판(501)에 수직한 방향으로(도 5에 도시된 z 방향으로) 복수의 상호접속된 메모리셀을 라미네이트함으로써 획득된 하나의 다층 구조체를 도시한다. 그러나, 실제 구조는 세로의 x-방향 및/또는 세로의 y-방향(도 5에 도시됨)의 매트릭스 형태로 배열된 복수의 다층 구조체를 포함할 수 있다.
도 5의 예에서, 도전성 라인(506)은 각각의 층에서 외부 인가된 전압을 이용하여 독립적으로 구동될 수 있으며, 모든 층에서의 도전성 라인(507)은 공통으로 접속된 것으로서 예시되어 있다. 그러나, 도전성 라인(507)이 외부 인가된 전압을 이용하여 각각의 층에서 독립적으로 구동될 수 있는 것도 가능하다. 이와 달리, 도전성 라인(506)은 공통으로 접속될 수 있으며, 도전성 라인(507)은 외부 인가된 전압을 이용하여 독립적으로 구동될 수도 있다. 또한, 도전성 라인(506)과 도전성 라인(507) 중의 적어도 하나가 다층 구조체의 상부층과 하부층에 의해 공유될 수 있다. CMOS 회로는 도전성 라인(506, 507)을 이용하여 멤리스티브 요소 중의 몇몇(타겟 멤리스티브 요소)을 선택적으로 어드레스(외부 전압을 인가하는 것을 포함)하도록 구성될 수 있다.
도 5의 원리에 따른 일례의 다층 구조체는 베이스 및 베이스 위에 배치된 다층 회로를 포함한다. 다층 회로는 도 3a 및/또는 도 3b에 도시된 복수의 멤리스티브 요소를 포함한다. 도전성 라인은 베이스에서부터 복수의 멤리스티브 요소까지 도달한다. 각각의 멤리스티브 요소는 도전성 라인의 교차부에 배치된다. 일례에서, 베이스는 판독 동작 또는 기입 동작을 위해 타겟 멤리스티브 요소에 전압을 인가하기 위해 이용되는 CMOS 회로를 포함한다. 인가된 전압에서 타겟 멤리스티브 요소를 통과하는 전류는 인접하는 반-선택 멤리스티브 요소를 통과하는 전류의 2배보다 더 크다.
도 6a는 본 명세서에서 설명된 원리를 적용할 수 있는 또 다른 예의 다층 구조체를 도시한다. 다층 구조체(600)는 베이스(601) 및 베이스 위에 배치된 다층 회로를 포함한다. 베이스는 CMOS 층(602)을 포함한다. 다층 회로는 상호접속된 멤리스티브 요소의 층을 포함하며, 각각의 층이 2D 크로스바 어레이(603-i)(i=1,...,4)로서 형성된다. 도 6b는 대략 평행한 나노와이어(625)들의 상부층이 위에 위치하는 대략 평행한 나노와이어(620)들의 하부층으로 구성된 2D 크로스바 어레이의 일부분을 도시한다. 상부층(625)의 나노와이어는 하부층(620)의 나노와이어에 대해 지향 방향에 있어서 대략 직각이지만, 층들 간의 지향 방향 각도는 변경될 수도 있다. 나노와이어의 2개의 층들은 상부층(625)의 각각의 나노와이어가 하부층(620)의 모든 나노와이어 위에 위치하는 격자 또는 크로스바를 형성한다. 이 예에서, 멤리스티브 요소(630)는 이들 교차부에서 교차하고 있는 나노와이어들 사이에 형성된다. 그 결과, 상부층에서의 각각의 나노와이어(625)는 멤리스티브 요소를 통해 하부층에서의 모든 나노와이어(620)에 접속되며, 하부층에서의 각각의 나노와이어(620)는 멤리스티브 요소를 통해 상부층에서의 모든 나노와이어(625)에 접속된다. 도 6c는 크로스바 어레이의 평면도를 도시하며, 상부 크로스바 와이어(650)의 세트, 하부 크로스바 와이어(655)의 세트, 및 상부 크로스바 와이어(650)와 하부 크로스바 와이어(655) 사이의 교차부의 사이에 위치된 다수의 프로그래머블 멤리스티브 요소(660)를 보여주고 있다.
상이한 타입의 도전성 라인은 도 6a의 일례의 다층 구조의 베이스에서부터 크로스바 어레이의 멤리스티브 요소까지 도달하는 도전성 경로를 형성한다. 도전성 라인 중의 한 가지 타입은 연속적인 크로스바 어레이(603-i)들 사이에 위치되는 와이어링층(604-i)(i=1,...,3)이다(도 6a를 참조). 크로스바 어레이를 베이스에 접속하는 도전성 경로를 형성하는 또 다른 타입의 도전성 라인은 2개의 그룹의 비아(608, 610)이다(도 6a를 참조). 제1 그룹의 비아(608)는 하부 크로스바 라인(나노와이어 620)에 접속하고, 제2 그룹의 비아(610)는 상부 크로스바 라인(나노와이어 625)에 접속한다. 제2 비아(610)는 수직 열로서 크로스바 어레이(603-i) 및 와이어링층(604-i) 전부를 통과한다. 반대로, 제1 비아(608)의 위치는 각각의 연속적인 와이어링층(604-i)에서 시프트된다. 도 6c는 또한 2D 크로스바 어레이에서의 제1 비아(665) 및 제2 비아(670)의 평면도를 도시한다. 멤리스티브 요소들 사이의 나노와이어(620, 625)의 일부분은 도전성 라인으로서 작용한다. 도 6a 내지 도 6c의 다층 구조체에서의 멤리스티브 요소에 대해 데이터를 판독하거나 및/또는 데이터를 기입하기 위해(즉, ON 상태 또는 OFF 상태로 설정하기 위해), 와이어링층(604-i), 제1 비아(608), 제2 비아(610), 하부 크로스바 라인(나노와이어 620) 및 상부 크로스바 라인(나노와이어 625)를 포함한 도전성 라인을 사용하는 것은, "Three-Dimensional Multilayer Circuit"를 발명의 명칭으로 하여 2009년 4월 6일자로 출원된 국제 특허 출원 번호 PCT/US2009/039666에도 개시되어 있으며, 이 특허 출원은 그 전체 내용이 원용에 의해 본 명세서에 통합된다. CMOS 회로는 도전성 라인(와이어링층(604-i), 제1 비아(608), 제2 비아(610), 하부 크로스바 라인(나노와이어 620) 및 상부 크로스바 라인(나노와이어 625))을 이용하여 멤리스티브 요소 중의 몇몇을 선택적으로 어드레스(외부 전압을 인가하는 것을 포함)하도록 구성될 수 있다.
위에서 설명한 3차원 다층 구조체는 다양한 어플리케이션에 이용될 수 있다. 예컨대, 다층 구조체는 컴퓨팅 어플리케이션을 위한 DRAM(Dynamic Random Access Memory)을 대체하는 매우 높은 밀도의 메모리로서 이용될 수 있고, 셀룰러 폰, 카메라, 넷북 및 기타 휴대용 어플리케이션을 위한 플래시 메모리 및 기타 이동 가능 저장 장치를 대체하는 높은 밀도의 휴대용 저장 장치에 통합될 수 있으며, 자기 하드 디스크 및 다른 형태의 영구적인 또는 반영구적인 디지털 데이터 저장 장치를 대체하는 매우 높은 밀도의 저장 매체로서 이용될 수 있거나, 및/또는 SRAM(Static Random Access Memory)을 대체하기 위해 컴퓨터 프로세서칩의 상부에 통합되는 매우 높은 밀도의 캐시 또는 기타 메모리로서 이용될 수 있다. 예컨대, 본 명세서에서 설명한 멤리스티브 요소는 상이한 타입의 메모리를 이용하는 어플리케이션에 이용될 수 있다. 메모리의 비제한적인 예는 DRAM, 저항 랜덤 액세스 메모리, 플래시 메모리, 리드-온리 메모리, 및 SRAM과 같은 반도체 메모리 소자를 포함한다. 판독/기입 동작은 상이한 타입의 메모리에 대해서는 동일하지 않을 수도 있지만, 일반적으로 예컨대 판독은 특정한 멤리스티브 요소의 충전 또는 멤리스티브 요소를 통과하는 전류 중의 둘 중 하나를 감지하는 것을 수반한다.
도 6a 내지 도 6c에 따른 일례의 다층 구조는 베이스 및 베이스 위에 배치된 다층 회로를 포함한다. 다층 회로는 도 3a 및/또는 도 3b의 복수의 멤리스티브 요소를 포함한다. 도전성 라인은 베이스에서부터 복수의 멤리스티브 요소까지 도달한다. 각각의 멤리스티브 요소는 도전성 라인의 교차부에 배치된다. 일례에서, 다층 구조체는 베이스 위에 위치하도록 구성된 비아 어레이 및 크로스바 어레이를 포함하며, 크로스바 어레이는 복수의 교차부를 형성하고, 멤리스티브 요소가 각각 상이한 교차부에 위치되며, 베이스에서부터 각각의 멤리스티브 요소까지 도달하는 도전성 라인이 적어도 하나의 비아와, 크로스바 어레이의 적어도 2개의 크로스바 라인을 포함한다. 일례에서, 베이스는 판독 동작 또는 기입 동작을 위해 타겟 멤리스티브 요소에 전압을 인가하기 위해 이용되는 CMOS 회로를 포함한다. 인가된 전압에서 타겟 멤리스티브 요소를 통과하는 전류는 이웃하는 반-선택 멤리스티브 요소를 통과하는 전류의 2배보다 더 크다.
본 명세서에서의 원리에 따른 일례의 구조체를 발생하는 예는 다음과 같다. TaOx는 높은 내구성, 높은 속도 및 낮은 에너지를 포함한 우수한 전기적 성능을 나타낸다. 그러나, TaOx는 낮은 저항 상태에서는 선형 전류-전압(I-V) 관계를 나타내며, 이것은 선택 디바이스(트랜지스터와 같은)의 사용 없이 초고밀한 패시브 크로스바 어레이에의 적용을 제한한다. 도 7a에서, 일례의 멤리스티브 요소(700)는 전극들(710, 715) 사이의 TaOx의 층(720)과 이종 접합을 형성하는 Ti4O7의 층을 포함한다. 나노디바이스는 50nm×50nm Pt/TaOx/Ti4O7/Pt 나노디바이스를 제공하기 위해 멤리스티브 요소를 크로스바 어레이에 도 7a에 도시된 층 구조로 배열하는 것으로 구성된 다층 구조체로서 제조된다. 나노디바이스는 50 nm 하프-피치로 나노임플린트 리소그래피에 의해 제조된다. 도 7b는 나노디바이스의 원자력 현미경 이미지를 도시한다. 나노디바이스에 대해 전류-전압(I-V) 측정이 이루어진다. 디바이스 스택에서의 각각의 인터페이스의 기능을 격리하는 것으로부터, I-V 특성의 비선형성이 TaOx/Ti4O7 바이-레이어(bi-layer)의 이종 접합으로부터 발생하고, 스위칭이 Pt/TaOx 인터페이스에서 발생하는 것으로, 결정된다. 2개의 산화물층들 간의 계면(이종 접합)은 원래 구조로부터 화학적으로 변경되는 것이 가능하다. 그 결과, 산화물의 몇몇의 새로운 상이 TaOx/Ti4O7 이종 접합에서 형성될 수 있다. 또한, TaOx/Ti4O7 계면은 음의 차별 저항 특성을 나타내는 것으로 보인다. Pt/TaOx/Ti4O7/Pt의 스택 구조를 갖는 마이크로-스케일 디바이스 및 나노-스케일 디바이스 둘 모두는 바람직한 비선형성을 나타낸다.
전술한 설명은 단지 본 명세서에서 설명되는 원리의 실시예 및 예를 예시하고 설명하기 위해 제공된 것이다. 이 설명은 본 발명의 실시예 모두를 망라하거나 본 발명의 원리를 본 명세서에 개시된 구체적인 형태로 한정하려는 것도 아니다. 상기한 교시 내용에 따라 다수의 수정 및 변형이 가능하다.

Claims (22)

  1. 멤리스티브 소자에 있어서,
    나노스케일 폭의 제1 전극;
    나노스케일 폭의 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 배치되고, 상기 제1 전극 및 상기 제2 전극과 전기 접촉하는 활성 영역으로서, 상기 활성 영역이 제1 금속 산화물의 스위칭층과 제2 금속 산화물의 도전성층을 가지며, 상기 제1 금속 산화물의 금속 이온이 상기 제2 금속 산화물의 금속 이온과 상이하며, 상기 제1 금속 산화물은 탄탈륨의 산화물이며, 상기 제2 금속 산화물은 티타늄 또는 텅스텐의 산화물인, 활성 영역
    을 포함하며,
    상기 멤리스티브 소자는 상기 제1 금속 산화물과 상기 제2 금속 산화물 간의 산화물 이종 접합에 기초해서 ON 상태와 OFF 상태 양자 모두를 포함하여 낮은 저항 상태에서 비선형 전류-전압 특성을 나타내는,
    멤리스티브 소자.
  2. 제1항에 있어서,
    상기 스위칭층은 인가된 전위 하에서 도펀트의 종(species of dopant)을 운반하고 상기 도펀트를 전달할 수 있으며, 상기 도전성층은 인가된 전위 하에서 상기 스위칭층 내로 드리프트할 수 있는 상기 도펀트의 종을 포함하는 도펀트 소스 재료로 형성되는, 멤리스티브 소자.
  3. 삭제
  4. 제1항에 있어서,
    상기 탄탈륨의 산화물은 TaOx이고, 여기서 0<x≤2.5, 상기 티타늄의 산화물은 TinO2n-1이며, 여기서 n = 2, 3, 4, 5,..., 20인, 멤리스티브 소자.
  5. 삭제
  6. 제1항에 있어서,
    상기 탄탈륨의 산화물은 TaOx이고, 여기서 0<x≤2.5, 상기 텅스텐의 산화물은 WO3-y이고, 여기서 0≤y≤1인, 멤리스티브 소자.
  7. 제1항에 있어서,
    상기 제1 금속 산화물은 TiO2, TaOx, 여기서 0<x≤2.5, 또는 NiO인, 멤리스티브 소자.
  8. 삭제
  9. 다층 구조체에 있어서,
    베이스;
    상기 베이스 위에 배치되며, 청구항 1의 상기 멤리스티브 소자의 2개 이상을 포함하는 다층 회로; 및
    상기 베이스에서부터 복수의 상기 멤리스티브 소자까지 도달하며, 각각의 상기 멤리스티브 소자가 도전성 라인의 교차부에 배치되는, 도전성 라인
    을 포함하는 다층 구조체.
  10. 제9항에 있어서,
    상기 다층 구조체는 다이나믹 랜덤 액세스 메모리, 저항 랜덤 액세스 메모리, 플래시 메모리, 비휘발성 메모리, 리드-온리 메모리, 또는 스태틱 랜덤 액세스 메모리인, 다층 구조체.
  11. 제9항에 있어서,
    제1 비아 세트 및 제2 비아 세트를 포함하는 비아 어레이; 및
    상기 베이스 위에 위치하도록 구성되며, 2개 이상의 교차부를 형성하며, 상기 멤리스티브 소자의 제1 멤리스티브 소자와 상기 멤리스티브 소자의 제2 멤리스티브 소자가 상이한 교차부에 위치되는, 2개 이상의 크로스바 어레이
    를 더 포함하며,
    상기 베이스에서부터 상기 멤리스티브 소자의 상기 제1 멤리스티브 소자 및 상기 멤리스티브 소자의 상기 제2 멤리스티브 소자까지 도달하는 상기 도전성 라인이, 하나 이상의 제1 비아, 하나 이상의 제2 비아, 및 상기 2개 이상의 크로스바 어레이의 2개 이상의 크로스바 라인을 포함하는,
    다층 구조체.
  12. 제11항에 있어서,
    상기 다층 구조체는 다이나믹 랜덤 액세스 메모리, 저항 랜덤 액세스 메모리, 플래시 메모리, 비휘발성 메모리, 리드-온리 메모리, 또는 스태틱 랜덤 액세스 메모리인, 다층 구조체.
  13. 멤리스티브 소자에 있어서,
    나노스케일 폭의 제1 전극;
    나노스케일 폭의 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 배치되고, 상기 제1 전극 및 상기 제2 전극과 전기 접촉하는 활성 영역으로서, 상기 활성 영역이 TaOx의 스위칭층과, 여기서 0<x≤2.5, TinO2n-1의 도전성층, 여기서 n = 2, 3, 4, 5,..., 20, 을 갖는, 활성 영역
    을 포함하며,
    상기 멤리스티브 소자는 TaOx와 TinO2n-1 간의 산화물 이종 접합에 기초해서 ON 상태와 OFF 상태 양자 모두를 포함하여 낮은 저항 상태에서 비선형 전류-전압 특성을 나타내는,
    멤리스티브 소자.
  14. 다층 구조체에 있어서,
    베이스;
    상기 베이스 위에 배치되며, 청구항 13의 상기 멤리스티브 소자의 2개 이상을 포함하는 다층 회로; 및
    상기 베이스에서부터 복수의 상기 멤리스티브 소자까지 도달하며, 각각의 상기 멤리스티브 소자가 도전성 라인의 교차부에 배치되는, 도전성 라인
    을 포함하는 다층 구조체.
  15. 제14항에 있어서,
    상기 다층 구조체는 다이나믹 랜덤 액세스 메모리, 저항 랜덤 액세스 메모리, 플래시 메모리, 비휘발성 메모리, 리드-온리 메모리, 또는 스태틱 랜덤 액세스 메모리인, 다층 구조체.
  16. 제14항에 있어서,
    제1 비아 세트 및 제2 비아 세트를 포함하는 비아 어레이; 및
    상기 베이스 위에 위치하도록 구성되며, 2개 이상의 교차부를 형성하며, 상기 멤리스티브 소자의 제1 멤리스티브 소자와 상기 멤리스티브 소자의 제2 멤리스티브 소자가 상이한 교차부에 위치되는, 2개 이상의 크로스바 어레이
    를 더 포함하며,
    상기 베이스에서부터 상기 멤리스티브 소자의 상기 제1 멤리스티브 소자 및 상기 멤리스티브 소자의 상기 제2 멤리스티브 소자까지 도달하는 상기 도전성 라인이, 하나 이상의 제1 비아, 하나 이상의 제2 비아, 및 상기 2개 이상의 크로스바 어레이의 2개 이상의 크로스바 라인을 포함하는,
    다층 구조체.
  17. 제16항에 있어서,
    상기 다층 구조체는 다이나믹 랜덤 액세스 메모리, 저항 랜덤 액세스 메모리, 플래시 메모리, 비휘발성 메모리, 리드-온리 메모리, 또는 스태틱 랜덤 액세스 메모리인, 다층 구조체.
  18. 멤리스티브 소자에 있어서,
    나노스케일 폭의 제1 전극;
    나노스케일 폭의 제2 전극; 및
    상기 제1 전극과 상기 제2 전극 사이에 배치되고, 상기 제1 전극 및 상기 제2 전극과 전기 접촉하는 활성 영역으로서, 상기 활성 영역이 TaOx의 스위칭층과, 여기서 0<x≤2.5, WOz의 도전성층, 여기서 0<z≤3, 을 갖는, 활성 영역
    을 포함하며,
    상기 멤리스티브 소자는 TaOx와 WOz 간의 산화물 이종 접합에 기초해서 ON 상태와 OFF 상태 양자 모두를 포함하여 낮은 저항 상태에서 비선형 전류-전압 특성을 나타내는,
    멤리스티브 소자.
  19. 다층 구조체에 있어서,
    베이스;
    상기 베이스 위에 배치되며, 청구항 18의 상기 멤리스티브 소자의 2개 이상을 포함하는 다층 회로; 및
    상기 베이스에서부터 복수의 상기 멤리스티브 소자까지 도달하며, 각각의 상기 멤리스티브 소자가 도전성 라인의 교차부에 배치되는, 도전성 라인
    을 포함하는 다층 구조체.
  20. 제19항에 있어서,
    상기 다층 구조체는 다이나믹 랜덤 액세스 메모리, 플래시 메모리, 비휘발성 메모리, 리드-온리 메모리, 또는 스태틱 랜덤 액세스 메모리인, 다층 구조체.
  21. 제19항에 있어서,
    제1 비아 세트 및 제2 비아 세트를 포함하는 비아 어레이; 및
    상기 베이스 위에 위치하도록 구성되며, 2개 이상의 교차부를 형성하며, 상기 멤리스티브 소자의 제1 멤리스티브 소자와 상기 멤리스티브 소자의 제2 멤리스티브 소자가 상이한 교차부에 위치되는, 2개 이상의 크로스바 어레이
    를 더 포함하며,
    상기 베이스에서부터 상기 멤리스티브 소자의 상기 제1 멤리스티브 소자 및 상기 멤리스티브 소자의 상기 제2 멤리스티브 소자까지 도달하는 상기 도전성 라인이, 하나 이상의 제1 비아, 하나 이상의 제2 비아, 및 상기 2개 이상의 크로스바 어레이의 2개 이상의 크로스바 라인을 포함하는,
    다층 구조체.
  22. 제21항에 있어서,
    상기 다층 구조체는 다이나믹 랜덤 액세스 메모리, 저항 랜덤 액세스 메모리, 플래시 메모리, 비휘발성 메모리, 리드-온리 메모리, 또는 스태틱 랜덤 액세스 메모리인, 다층 구조체.
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