JP2006339395A - 抵抗変化型素子および半導体装置 - Google Patents

Abstract

【課題】 電界の印加による確実な電気特性の変化の検出を確保しながら、当該素子の面積を縮小し、当該素子を組み込む場合の電子回路の制限を低減し、設計における自由度を高いものとすることができる抵抗変化型素子および半導体装置を提供する。
【解決手段】 抵抗変化型素子１０は、可変抵抗層１３と、３電極２Ａ、２Ｂ、２Ｃとを備える。可変抵抗層１３は、電界が印加されることにより結晶相に変化が生じる特性を有する層である。そして、電極２Ａと電極２Ｂとは、可変抵抗層１３をその厚み方向に挟む状態に対向形成され、電極２Ｂと電極２Ｃとは、高誘電率層２４を挟む状態に対向形成されている。
電極２Ａと電極２Ｃとは、可変抵抗層１３に電界を印加するための制御電極対として構成され、電極２Ａと電極２Ｂとは、可変抵抗層２３における抵抗値を検知するための読出電極対として構成されている。
【選択図】 図２

Description

本発明は、抵抗変化型素子および半導体装置に関し、特に、可変抵抗層に対する誘電層および電極の構成に関する。

ペロブスカイト構造を有する材料、中でも超巨大磁気抵抗（ＣＭＲ；Ｃｏｌｏｓｓａｌ Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ）材料は、磁場などの外部影響を受けて電気的な特性が変化するものであり、電子デバイスへの応用のための研究・開発がなされている。例えば、ＣＭＲ材料の一例としては、Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３（以下では、「ＰＣＭＯ」と記載する。）材料等をあげることができ、この材料に対してパルスを１回以上印加することによって、その電気特性を変化させることができる。

従来の技術では、ペロブスカイト構造を有する材料を用いた素子を構成する場合に、ＣＭＲ材料から構成される薄膜またはそのバルク材料に対して、２つの電極を形成し、これらの電極の間に電気的なパルスを印加するとともに、同じ電極対を用いてその電気特性の検出も行うという構成を採用する。ここで、単数又は複数の電圧パルスによる電場の強度は、ＣＭＲ材料の電気特性を変化するように物理的状態を切り換えるのに十分な大きさであり、変化され得る特性の１つは、材料の抵抗である。その変化は、初期の変化を誘導するように使用されるパルスと反対の極性を用いると、逆の変化を示すことが可能となる。このような特性を有するＣＲＭ材料を用い、スイッチング素子に適用する技術が研究・開発されている（例えば、特許文献１、非特許文献１）。

これらの文献における従来技術について、図１１を参照しながら説明する。
図１１に示すように、Ｓｉ基板５２１の表面から内方に向けての領域には、不純物拡散領域５２４が形成されており、ゲート酸化膜５２５とゲート電極５２６との積層体と、下部電極５２Ａが形成されている。ゲート電極５２６上には、ワード線５２７が積層され、一方、下部電極５２Ａ上には、ＰＣＭＯ材料層５２３、上部電極５２Ｂが順に積層されている。この内、下部電極５２Ａと上部電極５２ＢとでＰＣＭＯ材料層５２３が挟まれた構成を有する領域が抵抗変化型素子として機能する領域となっている。

抵抗変化型素子としての領域は、例えば、下部電極５２Ａと上部電極５２Ｂとの間に正極性パルスをかけた場合にセット状態（高抵抗状態）となり、負極性パルスをかけた場合にリセット状態（低抵抗状態）となる。また、図１１に示すように、従来の抵抗変化型素子では、抵抗変化を利用するデータパスとして、電圧パルスを印加する下部電極５２Ａおよび上部電極５２Ｂを用いている。
米国特許公報第６５８３００３号公報 Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ ２００２年 テクニカル・ダイジェスト p.p.１９３

しかしながら、上記従来技術では、ＰＣＭＯ材料層５２３に対して電圧パルスを印加する電極５２Ａ、５２Ｂをデータパスとして共用しているため、この素子領域を組み込んだ電子回路を構成する際に制限が多く、設計時における自由度を低いものとしている。例えば、この素子をスイッチとして使う場合には、スイッチを制御するための制御信号の入力と、スイッチング動作で制御されるデータ信号の読出しとの二種類の信号について、電極５２Ａ、５２Ｂを共用することになり、二種類の信号を切り分けるためのスイッチング機能を付加することが必要となる。

本発明は、このような問題を解決するためになされたものであって、電界の印加による確実な電気特性の変化の検出を確保しながら、当該素子を組み込む場合の電子回路の制限を低減し、設計における自由度を高いものとすることができる構成の抵抗変化型素子およびこの素子を備える半導体装置を提供することを目的とする。

上記目的を達成するために、本発明は、次のような特徴を有する。
（１） 本発明に係る抵抗変化型素子は、印加された電界に応じて抵抗値が変化し、当該変化後の抵抗値が不揮発的に保持される材料からなる可変抵抗層と、可変抵抗層をその厚み方向に挟む状態で形成された第１の電極および第２の電極とを有し、第１の電極を挟んで可変抵抗層と対向する状態に誘電層が形成され、さらに、この誘電層を挟んで第１の電極と対向する状態に第３の電極が形成されていることを特徴とする。
（２） 上記（１）の抵抗変化型素子において、第１の電極と第２の電極とは、第１の電極対を構成し、当該電極間における可変抵抗層の抵抗値を読み出すために用いられ、第３の電極と第２の電極とは、第２の電極対を構成し、可変抵抗層の抵抗値を変化させるための電界を印加するために用いられることを特徴とする。
（３） 上記（１）の抵抗変化型素子において、第２の電極を挟んで可変抵抗層と対向する状態に誘電層が形成され、さらに、この誘電層を挟んで第２の電極と対向する状態に第４の電極が形成されていることを特徴とする。
（４） 上記（３）の抵抗変化型素子において、第１の電極と第２の電極とは、第１の電極対を構成し、当該電極間における可変抵抗層の抵抗値を読み出すために用いられ、第３の電極と第４の電極とは、第２の電極対を構成し、可変抵抗層の抵抗値を変化させるための電界を印加するために用いられることを特徴とする。
（５） 上記（３）の抵抗変化型素子において、第１の電極と第２の電極とは、第１の電極対を構成し、当該電極間における可変抵抗層の抵抗値を読み出すために用いられ、第２の電極と第３の電極とは、第２の電極対を構成し、可変抵抗層における抵抗値を第１の値に変化させるための電界を印加するために用いられ、第１の電極と前記第４の電極とは、第３の電極対を構成し、可変抵抗層における抵抗値を第２の値に変化させるための電界を印加するために用いられることを特徴とする。
（６） 上記（１）〜（５）の何れかの抵抗変化型素子において、誘電層は、可変抵抗層が絶縁性を示す状態である場合における誘電率に対して−１０（％）以上となる誘電率を有することを特徴する。
（７） 上記（１）〜（５）の何れかの抵抗変化型素子において、誘電層は、可変抵抗層が絶縁性を示す状態である場合における抵抗率よりも高い抵抗率を有することを特徴する。
（８） 上記（１）〜（５）の何れかの抵抗変化型素子において、誘電層は、化学組成式Ａ_ＸＢ_Ｙで表される材料を含み構成されており、当該化学組成式において、Ａは、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂａ、Ｓｒ、Ｔａ、Ｌａ、Ｓｉ、Ｙで構成される元素群の中から選択される少なくとも１種類の元素であり、Ｂは、Ｏ、Ｎ、Ｆで構成される元素群の中から選択される少なくとも１種類の元素であることを特徴する。
（９） 上記（１）〜（５）の何れかの抵抗変化型素子において、可変抵抗層は、巨大磁気抵抗材料を含み構成されていることを特徴する。
（１０） 上記（１）〜（５）の何れかの抵抗変化型素子において、可変抵抗層は、化学組成式Ａ_ＸＡ’_{（１−Ｘ）}Ｂ_ＹＯ_Ｚで表される材料を含み構成されており、当該化学組成式において、Ａは、Ｌａ、Ｃｅ、Ｂｉ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｙ、Ｓｃ、Ｙｂ、Ｌｕ、Ｇｄで構成される元素群の中から選択される少なくとも１種類の元素であり、Ａ’は、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｐｂ、Ｚｎ、Ｃｄで構成される元素群の中から選択される少なくとも１種類の元素であり、Ｂは、Ｍｎ、Ｃｅ、Ｖ、Ｆｅ、Ｃｏ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｚｒ、Ｈｆ、Ｎｉで構成される元素群の中から選択される少なくとも１種類の元素であり、Ｘ、Ｙ、Ｚの各々は、０≦Ｘ≦１、０≦Ｙ≦２、１≦Ｚ≦７の関係を有することを特徴する。
（１１） 上記（１）〜（５）の何れかの抵抗変化型素子において、可変抵抗層は、化学組成式Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３で表される材料を含み構成されていることを特徴する。
（１２） 本発明に係る半導体装置は、上記（１）〜（１１）の何れかに記載の抵抗変化型素子を備えることを特徴とする。
（１３） 上記（１２）の半導体装置において、複数の抵抗変化型素子がマトリクス状に配され、当該複数の抵抗変化型素子により不揮発メモリ部が構成されていることを特徴とする。
（１４） 上記（１２）の半導体装置において、抵抗変化型素子は、フリップフロップに対して接続されており、当該フリップフロップへの電力供給停止時におけるデータバックアップ機能を果たす不揮発フリップフロップ部として構成されていることを特徴とする。
（１５） 上記（１２）の半導体装置において、マルチプレクサと、抵抗変化型素子を有し構成されたコンフィグレーションメモリとからなる不揮発ルックアップテーブル部を備えることを特徴とする。
（１６） 上記（１２）の半導体装置において、抵抗変化型素子は、スイッチング素子部として備えられていることを特徴とする。
（１７） 上記（１２）の半導体装置において、複数の論理素子セルを有し、抵抗変化型素子が挿入されてなる接続経路が各論理素子セル間に配されてなるプログラマブルロジック回路部を備えることを特徴とする。
（１８） 上記（１２）の半導体装置において、抵抗変化型素子を有するアナログ信号処理回路部を備えることを特徴とする。
（１９） 上記（１８）の半導体装置において、アナログ信号処理回路部では、電界の変化に応じて抵抗値が変化する抵抗変化型素子の特性を用い、出力値のバラツキを補償することを特徴とする。
（２０） 上記（１８）の半導体装置において、アナログ信号処理回路部では、電界の変化に応じて抵抗値が変化する抵抗変化型素子の特性を用い、出力応答の変更がなされることを特徴とする。

本発明に係る抵抗変化型素子は、上記（１）のように、第１の電極上に誘電層を挟んで対向形成された第３の電極を有し、少なくとも本発明に係る抵抗変化型素子では、少なくとも３つの電極を有する。このため、本発明に係る抵抗変化型素子では、３電極の中から選択した２電極を可変抵抗層に対して電界を印加するための電極対（制御電極対）として割り当て、残りの１電極を含む電極対を 可変抵抗層の抵抗値を読み出すための電極対（読出電極対）として割り当てることが可能となる。即ち、本発明に係る抵抗変化型素子では、制御とデータパスとを分離することができ、当該素子を組み込む際の電子回路の制限を低減するのに有効であり、電子回路の設計における自由度を高いものとすることができる優位性を有する。

なお、本発明に係る抵抗変化型素子において、３電極の中から２電極を選択する場合には、制御電極対として選択する場合にも、読出電極対として選択する場合にも電極間に可変抵抗層を介挿することが必須となる。
従って、本発明に係る抵抗変化型素子では、電界の印加による確実な電気特性の変化の検出を確保しながら、当該素子を組み込む場合の電子回路の制限を低減し、設計における自由度を高いものとすることができるという優位性を有する。

さらに、本発明に係る抵抗変化型素子では、制御電極対および読出電極対を、可変抵抗層に対して積層方向に形成することができるため、当該素子の素子面積を可変抵抗層における抵抗変化領域程度に縮小することが可能となる。また、読出電極対の間に、可変抵抗層における抵抗変化領域以外の領域を設ける必要が無いため、読出しマージンが向上するという優位性を有する。

例えば、可変抵抗層として、ＰＣＭＯ膜を用いた場合には、ＰＣＭＯの低抵抗状態の抵抗率が０．１（Ω・ｃｍ）であり、これは配線（例えば Ｃｕ：１．６７×１０^−６Ω・ｃｍ）よりはるかに高い。このため、読出電極対の間に、可変抵抗層における抵抗変化領域以外の領域を設けた場合は、読出しマージン（抵抗変化領域の高抵抗状態と低抵抗状態の抵抗の差）が減少するという問題が生じる。

これに対して、本発明に係る抵抗変化型素子では、制御電極対および読出電極対の構成について、例えば、次のような２つの構成を採用することができる。
・上記（２）のように、読出電極対を構成する第１の電極および第２の電極の一方の電極である第２の電極と第３の電極とで制御電極対とする構成にする。この場合には、第２の電極を制御電極および読出電極の共用電極となり、第１の電極が読出用の専用電極となる。従って、上記（２）に係る抵抗変化型素子では、電子回路の設計に際しての自由度が高く、素子自体の構成が簡易なものである。

・上記（３）のように、第１の電極、第２の電極、第３の電極に対し独立した第４の電極を設けておき、第１の電極と上記第２の電極との組み合わせを以って読出電極対を構成する。この抵抗変化型素子の構成を採用する場合には、制御とデータパスとの完全な分離が図られ、設計の自由度がより一層高いものとなる。また、上記（５）のように、第１の電極と上記第２の電極との組み合わせを以って読出電極対を構成する一方で、第２の電極と第３の電極との組み合わせを以って、可変抵抗層の抵抗値を第１の状態に変化させる（セット動作）ための制御電極対を構成し、第１の電極と第４の電極との組み合わせを以って、可変抵抗層の抵抗値を第２の状態に変化させる（リセット動作）ための制御電極対を構成する。これにより、互いに逆極性の電位を印加するセット動作とリセット動作とを別の電極対で行なうことが可能となるため、制御回路の構成が単純になる。

また、本発明に係る抵抗変化型素子は、上記（６）のように、誘電層として高誘電率層を介挿させる形態をとる場合に、低消費電力化を図ることが可能となる。即ち、上記従来の抵抗変化型素子では、可変抵抗層（ＰＣＭＯ層）の低抵抗状態における抵抗率が低く、リセット状態においてデータパスを流れる電流量が多く、消費電力が大きいという問題を有していた。これに対して、本発明に係る抵抗変化型素子では、上記（６）の構成を採用することで、電圧を誘電層（高誘電率）と可変抵抗層との積層構造に対し印加した場合に、制御電極対間を流れる貫流電流を削減することが可能であり、低消費電力化を図ることが可能となる。

また、本発明に係る抵抗変化型素子は、上記（７）の構成を採るとき、可変抵抗層が絶縁性を示す状態である場合において読出電極対間における高誘電率層でのリーク電流を抑制することができる。ここで、上記（８）の構成を採用すれば、高誘電率層を成膜する際における安定性という観点から望ましい。
本発明に係る半導体装置は、上記（１２）のように、制御電極とデータパスとが分離された構成の抵抗変化型素子を備えることから、素子での電界の印加による確実な電気特性の変化の検出を確保しながら、電子回路の制限を低減し、設計における自由度を高いものとすることができる。本発明に係る半導体装置の一例としては、次のような装置をあげることはできる。

本発明では、例えば、不揮発メモリ部を備える半導体装置、不揮発フリップフロップ部を備える半導体装置、不揮発シフトレジスタ部を備える半導体装置、不揮発ルックアップテーブル部を備える半導体装置、プログラマブルロジック回路部を備える半導体装置、アナログ信号処理回路部を備える半導体装置などを実現するのに有効である。このような半導体装置に対して、上記本発明に係る抵抗変化型素子を適用すれば、上述のように電子回路の制限を低減し、設計における自由度を高いものとすることができる。

以下では、本発明を実施するための最良の形態について、図面を用いて説明する。なお、以下で説明する実施の形態および変形例などは、本発明における構成および作用を分かりやすく説明するために用いる一例であり、本発明は、以下の形態に限定を受けるものではない。
（実施の形態１）
実施の形態１に係る抵抗変化型素子１０について、図１を参照しながら説明する。図１（ａ）は、抵抗変化型素子１０の要部を示す平面図であり、図１（ｂ）は、抵抗変化型素子１０における要部のＹ−Ｙ’断面を示す模式断面図であり、図１（ｃ）は、抵抗変化型素子１０要部のＸ−Ｘ’断面を示す模式断面図であり、図１（ｄ）は、抵抗変化型素子１０の等価回路図である。

図１（ｂ）、（ｃ）に示すように、本実施の形態に係る抵抗変化型素子１０では、基板（例えば、シリコン基板）１１の主面上に、第１電極１Ｄが形成され、この上に高誘電率層１４ｂが形成され、高誘電率層１４ｂの上に第２電極１Ａが形成され、第２電極１Ａの上に可変抵抗層１３が積層形成されている。さらに、可変抵抗層１３の面上には、第３電極１Ｂが形成され、第３電極１Ｂの上に高誘電率層１４ａが形成され、高誘電率層１４ａの上に第４電極１Ｃが形成されている。

図１（ｂ）、（ｃ）に示す抵抗変化型素子１０の構成を可変抵抗層１３を基準としてみる場合には、可変抵抗層１３をその厚み方向に挟む状態で第２電極１Ａと第３電極１Ｂとが形成され、可変抵抗層１３に対して第２電極１Ａおよび第３電極１Ｂをそれぞれ挟んだ状態で高誘電率層１４ａ、１４ｂが形成されている。そして、高誘電率層１４ａを挟み第３電極１Ｂに対して対向する状態に第４電極１Ｃが形成され、高誘電率層１４ｂを挟み第２電極１Ａに対向する状態で第１電極１Ｄが形成されている。

図１（ａ）に示すように、第１電極１Ｄおよび第３電極１Ｂと、第２電極１Ａおよび第４電極１Ｃとは、互いに交差する方向に配されている（図１（ａ）では、第１電極１Ｄおよび第２電極１Ａは図示省略）。そして、高誘電率層１４ａ、１４ｂおよび可変抵抗層１３は、交差領域に形成されている。
また、図１（ｂ）、（ｃ）に示すように、基板１１上における残りの部分には、絶縁層１２が形成されている。

可変抵抗層１３は、電界が印加されることにより結晶相に変化が生じる特性を有し、ペロブスカイト構造を有する巨大磁気抵抗（ＣＲＭ）材料から形成されている。具体的な材料としては、例えば、Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３（以下では、「ＰＣＭＯ」と記載する。）材料をあげることができる。 高誘電率層１４ａと１４ｂは、例えば、化学組成式Ｂａ_{（１−Ｘ）}Ｓｒ_ＸＴｉＯ_３で表される材料から構成されている。

抵抗変化型素子１０における４つの電極１Ａ、１Ｂ、１Ｃ、１Ｄの内、第１電極１Ｄと第４電極１Ｃとは、可変抵抗層１３に電界を印加するための制御電極対として機能するものである。一方、第２電極１Ａと第３電極１Ｂとは、可変抵抗層１３における抵抗を検知するための読出電極対として機能するものである。
以上のように、抵抗変化型素子１０は、４端子型の不揮発性抵抗変化型素子を構成する。

抵抗変化型素子１０の駆動に際しては、第１電極１Ｄと第４電極１Ｃの間に、１回または複数回の電圧パルス（電界パルス）を印加し、この電圧パルスの印加により、可変抵抗層１３の抵抗が変化する。そして、抵抗変化型素子１０では、この抵抗の変化によって、可変抵抗層１３を挟む第２電極１Ａと第３電極１Ｂとの間に流れる電流が変化する。このような抵抗変化型素子１０の等価回路図を図１（ｄ）に示す。

図１（ｄ）に示すように、本実施の形態に係る抵抗変化型素子１０では、制御電極対を構成する第１電極１Ｄおよび第４電極１Ｃと、可変抵抗層１３の抵抗変化を利用するデータパスとしての読出電極対を構成する第２電極１Ａおよび第３電極１Ｂとが互いに独立した状態で、可変抵抗層１３に対して形成されている。
また、もう１つの駆動方法は、第１電極１Ｄと第３電極１Ｂの間に、１回または複数回の電圧パルス（電界パルス）Ｐ１を印加し、この電圧パルスの印加により、可変抵抗層１３の抵抗が変化する。これはセット動作である。そして、抵抗変化型素子１０では、この抵抗の変化によって、可変抵抗層１３を挟んで対向形成された第２電極１Ａと第３電極１Ｂとの間を流れる電流が変化する。また、第２電極１Ａと第４電極１Ｃの間に１回または複数回の電圧パルス（電界パルス）Ｐ２を印加し、この電圧パルスの印加により、可変抵抗層１３の抵抗が変化する。このパルスＰ２は、Ｐ１のパルスの逆極性であって、リセット動作である。そして、抵抗変化型素子１０では、この抵抗の変化によって、可変抵抗層１３を挟む第２電極１Ａと第３電極１Ｂとの間に流れる電流が変化する。

本実施の形態に係る抵抗変化型素子１０では、第１電極１Ｄおよび第４電極１Ｃで構成される制御電極対と、第２電極１Ａおよび第３電極１Ｂで構成される読出電極対とが、積層構造で互いに独立した状態で設けられている。このような構成を採用する抵抗変化型素子１０では、当該素子を用いて電子回路を構成する際において、小面積で回路構成を簡易なものとすることができる。従って、抵抗変化型素子１０を含む半導体装置を設計する際には、その自由度を高くすることができる。

また、抵抗変化型素子１０では、制御電極対を構成する第１電極１Ｄおよび第４電極１Ｃが可変抵抗層１３と高誘電層１４ａ、１４ｂを介して配置されている。このような積層構造を有する抵抗変化型素子１０では、電圧パルス（電界パルス）を印加した場合に、第１電極１Ｄおよび第４電極１Ｃの間を流れる貫通電流を削減することができ、低消費電力化が図れる。

また、本実施の形態に係る抵抗変化型素子１０では、読出し電極対を構成する第２電極１Ａおよび第３電極１Ｂが可変抵抗層１３をその厚み方向に挟んだ状態に積層構成されているので、第２電極１Ａおよび第３電極１Ｂの間の余分な可変抵抗層を通らずに、抵抗変化のマージンの向上を図ることが可能となる。
なお、上記では、可変抵抗層１３の形成にＰＣＭＯ材料を用いることとしたが、これ以外にも例えば次のような材料を用いることができる。可変抵抗層１３を構成する材料には、化学組成式Ａ_ＸＡ’_{（１−Ｘ）}Ｂ_ＹＯ_Ｚで表される材料を用いることができ、化学組成式中のＡ、Ａ’、ＢおよびＸ，Ｙ，Ｚを次のように規定しておくことが望ましい。

※Ａ；Ｌａ、Ｃｅ、Ｂｉ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｙ、Ｓｃ、Ｙｂ、Ｌｕ、Ｇｄで構成される元素群の中から選択される少なくとも１種類の元素
※Ａ’；Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｐｂ、Ｚｎ、Ｃｄで構成される元素群の中から選択される少なくとも１種類の元素
※Ｂ；Ｍｎ、Ｃｅ、Ｖ、Ｆｅ、Ｃｏ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｚｒ、Ｈｆ、Ｎｉで構成される元素群の中から選択される少なくとも１種類の元素
※０≦Ｘ≦１
※０≦Ｙ≦２
※１≦Ｚ≦７
さらに、可変抵抗層１３の構成には、ペロブスカイト構造を有する高温超伝導（ＨＴＳＣ）材料などを用いることもできる。例えば、化学組成式Ｇｄ_０．７Ｃａ_０．３ＢａＣｏ_２Ｏ_５＋５で表される材料を適用することが可能である。

また、可変抵抗層１３の厚みは、約５（ｎｍ）〜５００（ｎｍ）の範囲としておくことが望ましく、その形成には、パルスレーザ堆積法、スパッタリング法、電子ビーム蒸着法、熱蒸着法、有機金属堆積法、ゾルゲル堆積法、あるいは有機金属化学蒸着法などの堆積技術を用いることが可能である。
また、本実施の形態に係る抵抗変化型素子１０では、高誘電率層１４ａ、１４ｂの材料としてペロブスカイト構造を有するＢａ_{（１−Ｘ）}Ｓｒ_ＸＴｉＯ_３で表される材料を用いていることから、高誘電率層１４ａ、１４ｂは、可変抵抗層１３が絶縁性を示す状態である場合における誘電率と同等以上（−１０％以上）の誘電率を有しており、可変抵抗薄膜層に電界が印加されやすくなる。なお、高誘電率層１４ａ、１４ｂの形成に際して用いることのできる材料としては、上記材料には限定されるものではないが、可変抵抗層１３が絶縁性を示す状態である場合における誘電率に対して、−１０％以上の誘電率を有しているものとすることが望ましい。具体的には、例えば、次のような材料を用いることができる。

※高誘電率層１４ａと１４ｂの形成に用いることができる材料
化学組成式Ａ_ＸＢ_Ｙで表される材料を含み構成し、化学組成式におけるＡ、Ｂを次のように選択することが望ましい。
Ａ；Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂａ、Ｓｒ、Ｔａ、Ｌａ、Ｓｉ、Ｙで構成される元素群の中から選択される少なくとも１種類の元素
Ｂ；Ｏ、Ｎ、Ｆで構成される元素群の中から選択される少なくとも１種類の元素
また、抵抗変化型素子１０における高誘電率層１４ａと１４ｂは、可変抵抗層１３が絶縁相である場合における抵抗率以上の抵抗率を有しており、可変抵抗層１３に電界が印加されやすくなる。
（実施の形態２）
実施の形態２に係る抵抗変化型素子２０について、図２を参照しながら説明する。図２（ａ）は、抵抗変化型素子２０の要部を示す平面図であり、図２（ｂ）は、抵抗変化型素子２０要部のＹ−Ｙ’断面を示す模式断面図であり、図２（ｃ）は、抵抗変化型素子２０要部のＸ−Ｘ’断面を示す模式断面図であり、図２（ｄ）は、抵抗変化型素子２０の等価回路図である。

図２（ｂ）、（ｃ）に示すように、本実施の形態に係る抵抗変化型素子２０は、基板（例えば、シリコン基板）２１の主面上に、第１電極２Ａが形成され、この上に可変抵抗層２３が積層形成されている。さらに、可変抵抗層２３の面上には、第２電極２Ｂが形成され、第２電極２Ｂの上に高誘電率層２４が形成され、高誘電率層２４の上に第３電極２Ｃが形成されている。

図２（ｂ）、（ｃ）に示す抵抗変化型素子２０を可変抵抗層２３を基準としてみる場合には、可変抵抗層２３を挟んで一方に第１電極１Ａが形成され、他方に第２電極２Ｂが形成されている。そして、第２電極２Ｂを挟んで可変抵抗層２３と対向する状態に高誘電率層２４が形成されており、さらに、この高誘電率層２４を挟んで第２電極２Ｂと対向する状態に第３電極２Ｃが形成されている。

図２（ａ）に示すように、第１電極２Ａおよび第３電極２Ｃと第２電極２Ｂとは、互いに交差する方向に配されている（図２（ａ）では、第１電極２Ａは図示省略）。
図２（ｂ）、（ｃ）に示すように、可変抵抗層２３および高誘電率層２４は、上記交差領域に形成されており、基板２１上における他の部分には、絶縁層２２が形成されている。

抵抗変化型素子２０における３電極２Ａ、２Ｂ、２Ｃの内、第１電極２Ａと第３電極２Ｃとは、可変抵抗層１３に電界を印加するための制御電極対として構成されているものであり、第１電極２Ａと第２電極２Ｂで可変抵抗層２３における抵抗を検知するための読出電極対を構成している。即ち、本実施の形態に係る抵抗変化型素子２０では、上記実施の形態１と相違し、制御電極対を構成する一方である第１電極２Ａを読出電極対の構成電極として共用している。

このように、本実施の形態に係る抵抗変化型素子２０では、図２（ｄ）に示すように３端子型の不揮発性抵抗変化型素子として構成されている。
抵抗変化型素子２０の駆動に際しては、第１電極２Ａと第３電極２Ｃの間に、１回または複数回の電圧パルス（電界パルス）を印加し、この電圧パルスの印加により、可変抵抗層２３の抵抗が変化する。そして、抵抗変化型素子２０では、この抵抗の変化によって、可変抵抗層１３を挟む第１電極２Ａと第２電極２Ｂとの間を流れる電流が変化する。このような抵抗変化型素子２０の等価回路図を図２（ｄ）に示す。

本実施の形態に係る抵抗変化型素子２０は、３端子型の形態を有しており、第１電極１Ａと第３電極２Ｃとで構成される制御電極対と、第１電極２Ａと第２電極２Ｂとで構成される読出電極対とが別系統として形成されている。このため、本実施の形態に係る抵抗変化型素子２０においても、電圧パルスを印加する制御とデータパスを確実に分離することができ、電子回路を設計する際の設計の自由度を高くすることができるという優位性を有する。また、本実施の形態に係る抵抗変化型素子２０は、上記実施の形態１に比べて素子における電極形成数を第４電極の分だけ低減することができ、素子自体の構成を簡易なものとすることができる。
（実施の形態３）
以下では、上記抵抗変化型素子１０、２０を適用した半導体装置について、一例を用いて説明する。

実施の形態３に係る半導体装置３０について、図３を用いて説明する。なお、図３では、半導体装置３０が有するメモリアレイ構成の一部を示す。
図３に示すように、本実施の形態に係る半導体装置３０は、読出しワード線ＲＷＬ０〜ＲＷＬ３と書込みワード線ＷＷＬ０〜ＷＷＬ３が、互いに平行であって交互に配設され、これらのワード線ＲＷＬ０〜ＲＷＬ３、ＷＷＬ０〜ＷＷＬ３に対して交差する方向に、ビット線ＢＬ０〜ＢＬ３が配設されている。そして、読出しワード線ＲＷＬ０〜ＲＷＬ３および書込みワード線ＷＷＬ０〜ＷＷＬ３とビット線ＢＬ０〜ＢＬ３との各交差部分には、不揮発抵抗変化型素子ＲＣ３が形成されている。

上記各交差部分における不揮発抵抗変化型素子ＲＣ３は、上記実施の形態２に係る抵抗変化型素子２０が用いられており、制御電極対の一方の電極に接続される端子Ａをロー（Ｒｏｗ）方向において共通に接続することにより、書込みワード線ＷＷＬ０〜ＷＷＬ３を構成し、読出電極対の一方の電極に接続される端子Ｓをロー方向において共通に接続することにより、読出しワード線ＲＷＬ０〜ＲＷＬ３を構成する。また、不揮発抵抗変化型素子ＲＣ１７は、制御電極対の一方と読出電極対の一方との共用電極としての電極に接続される端子Ｄをコラム（Ｃｏｌｕｍｎ）方向において共通に接続することにより、ビット線ＢＬ０〜ＢＬ３を構成する。このような接続形態をもって、半導体装置３０では、メモリアレイが構成されている。

メモリの初期化動作は、全てのビット線ＢＬ０〜ＢＬ３を接地し、一本の書込みワード線ＷＷＬ０に沿う全てのビット線ＢＬ０〜ＢＬ３上の不揮発抵抗変化型素子ＲＣ３に対して、正極性のパルスを与える。これにより、不揮発抵抗変化型素子ＲＣ３は、同じレベルの高抵抗状態に変化する。残りの書込みワード線ＷＷＬ１〜３に対して、上記プロセスを繰り返すことによって、メモリアレイ全体が同じ高抵抗状態に設定され、抵抗変化させる電圧の極性も設定される。

メモリの通常動作は、複数の書込みワード線ＷＷＬ０〜ＷＷＬ３の中から選択された１本（仮に、ＷＷＬ（ｋ）とする。）と複数のビット線ＢＬ０〜ＢＬ３の中から選択された１本（仮に、ＢＬ（ｌ）とする。）との間にプログラミング電圧を印加しながら、残りの書込みワード線、読出しワード線およびビット線をフローティングに設定して、他のワード線とビット線との間に信号が流れないようにすることにより、上記選択された書込みワード線ＷＷＬ（ｋ）とビット線ＢＬ（ｌ）に接続された不揮発抵抗変化型素子ＲＣ３（ｋｌ）の抵抗が変化する。

半導体装置３０におけるメモリアレイでは、不揮発抵抗変化型素子ＲＣ３がプログラムされると、データを読み出すことが可能である。１本の読出しワード線ＲＷＬ（ｍ）および１本のビット線ＢＬ（ｎ）の全体にわたって電圧を印加しつつ、残りの書込みワード線、読出しワード線、およびビット線をフローティングに設定し、ビット線と残りのワード線との間に信号が流れないようにする。このような操作の実施により、半導体装置３０におけるメモリアレイでは、上記プログラムが実行された不揮発抵抗変化型素子ＲＣ３（ｍｎ）からデータが読み出される。次いで、ビットの出力が、不図示の読出し回路を用いて、ビット線に読み出される。

本実施の形態に係る半導体装置３０では、不揮発抵抗変化型素子ＲＣ３における可変抵抗層の抵抗変化領域（上記実施の形態２などを参照。）での抵抗の変化を論理値に対応させることで、論理値を抵抗変化型素子ＲＣ３に記憶させることが可能となり、簡単な構成で、且つ、それに加えて消費電力の低いメモリを実現することが可能となる。
（変形例１）
変形例１に係る半導体装置４０について、図４を用いて説明する。図４は、本実施の形態に係る半導体装置４０の構成の内、一部のメモリアレイを示す回路図である。

図４に示すように、本実施の形態に係る半導体装置４０は、上記実施の形態３に係る半導体装置３０に対して、不揮発抵抗変化型素子ＲＣ４を４端子型の素子に置き換え、それに伴いビット線を書込みビット線ＷＢＬ０〜ＷＢＬ３と読出しビット線ＲＢＬ０〜ＲＢＬ３とに分割しているところが相違している。
半導体装置４０では、書込みワード線ＷＷＬ０〜ＷＷＬ３および読出しワード線ＲＷＬ０〜ＲＷＬ３と、書込みビット線ＷＢＬ０〜ＷＢＬ３および読出しビット線ＲＢＬ０〜ＲＢＬ３との各交差部分に、４端子型の不揮発抵抗変化型素子ＲＣ４がマトリクス状に配され、図４では、４×４のメモリアレイが構成されている。不揮発抵抗変化型素子ＲＣ４は、上記実施の形態１に係る抵抗変化型素子１０と同様の構成を有するものが用いられている。

不揮発抵抗変化型素子ＲＣ１８の制御電極対の一方の電極に接続の端子Ａをロー方向において共通に接続することにより、書込みワード線ＷＷＬ０〜ＷＷＬ３を構成し、制御電極対の他方の電極に接続の端子Ｂをコラム方向において共通に接続することにより、書込みビット線ＷＢＬ０〜ＷＢＬ３を構成し、読出電極対の一方の電極に接続の端子Ｓをロー方向において共通に接続することにより、読出しワード線ＲＷＬ０〜ＲＷＬ３を構成し、読出電極対の他方の電極に接続の端子Ｄをコラム方向において共通に接続することにより、読出しビット線ＲＢＬ０〜ＲＢＬ３を構成し、これによりメモリアレイを構成している。

図４に示す構成の半導体装置４０において、メモリの初期化動作は、全てのビット線ＷＢＬ０〜ＷＢＬ３、ＲＢＬ０〜ＲＢＬ３を接地し、１本の書込みワード線ＷＷＬ０に沿う全てのビット線ＷＢＬ０〜ＷＢＬ３、ＲＢＬ０〜ＲＢＬ３上の不揮発抵抗変化型素子ＲＣ４に対して正極性のパルスを与えて、同じレベルの高抵抗状態とする。残りの書込みワード線ＷＷＬ１〜３に対して上記プロセスを繰り返すことによって、メモリ全体が同じレベルの高抵抗状態に設定され、抵抗変化させる電圧の極性も設定される。

メモリの通常動作は、複数の書込みワード線ＷＷＬ０〜ＷＷＬ３の中から選択される１本（仮に、ＷＷＬ（ｋ）とする。）と、複数の書込みビット線ＷＢＬ０〜ＷＢＬ３の中から選択される１本（仮に、ＷＢＬ（ｌ）とする。）との間にプログラミング電圧を印加しつつ、残りの書き込みワード線、読み出しワード線、およびビット線をフローティングに設定し、他のワード線とビット線との間に信号が流れないようにする。このようなプログラムを実行することにより、上記選択された書込みワード線ＷＷＬ（ｋ）と書込みビット線ＷＢＬ（ｌ）に接続された不揮発抵抗変化型素子ＲＣ４（ｋｌ）の抵抗が変化する。

上述のように不揮発抵抗変化型素子ＲＣ４（ｋｌ）にプログラムが実行されると、データを読み出すことが可能である。ＲＣ４（ｋｌ）における読出しワード線ＲＷＬ（ｋ）および読出しビット線ＲＢＬ（ｌ）全体にわたって電圧を印加しつつ、残りの書込みワード線、読み出しワード線およびビット線をフローティングに設定し、プログラムされた不揮発抵抗変化型素子ＲＣ４（ｋｌ）におけるビット線と残りのワード線との間に信号が流れないようにする。そして、このような処理により、上記プログラムされた不揮発抵抗変化型素子ＲＣ４（ｋｌ）からデータが読み出される。次いで、ビットの出力が、不図示の読出し回路を用いて、ビット線に読み出される。

本変形例に係る半導体装置４０では、上記実施の形態１に係る抵抗変化型素子１０を不揮発抵抗変化型素子ＲＣ４に適用し、不揮発抵抗変化型素子ＲＣ４の抵抗変化膜の抵抗変化領域における抵抗の変化を論理値に対応させることで、論理値を抵抗変化型素子に記憶させることが可能となる。このため、本変形例に係る半導体装置４０では、簡単な構成で、且つ、それに加えて消費電力の低いメモリアレイを有する。
（実施の形態４）
実施の形態４に係る半導体装置５０について、図５〜８を用いて説明する。

１．半導体装置１９０の全体構成
図５は、（ａ）が本実施の形態に係る半導体装置１９０の構成の一部であるプログラマブルロジックデバイスを示すブロック構成図であり、（ｂ）がその内のスイッチポイント１９３を示す模式回路図であり、（ｃ）がスイッチポイント１９３に用いられている不揮発抵抗変化型素子を示す等価回路図である。

図５（ａ）に示すように、本実施の形態に係る半導体装置１９０のプログラマブルロジックデバイスは、複数の論理回路セル１９１、複数のルーティング用配線１９２および複数のルーティング用スイッチポイント１９３から構成されている。この内、複数の論理回路セル１９１は、マトリクス状に配されており、ルーティング用配線１９２（１１）〜１９２（２２）とルーティング用配線１９２（３１）〜１９２（４２）および接続用配線１９２（５１）〜１９２（６２）などにより互いが接続されている。そして、各ルーティング用配線１９２（１１）〜１９２（４２）および接続用配線１９２（５１）〜１９２（６２）の所定の交差ポイントにスイッチポイント１９３が設けられている。

スイッチポイント１９３は、上記実施の形態１あるいは２に係る抵抗変化型素子と同様の構成を有する複数の抵抗変化型素子がスイッチング素子として設けられ構成されている。
２．スイッチポイント１９３の構成
図５（ｂ）に示すように、本実施の形態に係る半導体装置１９０が有するスイッチポイント１９３は、ルーティング用配線１９２（ａ）〜１９２（ｄ）に対して、抵抗変化型素子からなるスイッチＳ１〜Ｓ６が介挿されている。スイッチＳ１〜Ｓ６は、図５（ｃ）の等価回路で示される４端子型の不揮発抵抗変化型素子で構成されている。即ち、スイッチＳ１〜Ｓ６は、上記実施の形態１に係る抵抗変化型素子１０を用いることができる。なお、スイッチＳ１〜Ｓ６には、各々の制御電極対に対して電圧パルスの印加を行うための書込みワード線などが接続されているが、図５（ａ）および図５（ｂ）などでは、図示を省略する。

３．半導体装置１９０の駆動
半導体装置１９０の駆動は、例えば、次のような形態をもってなされる。
スイッチＳ１の端子Ｓ（スイッチＳ１における読出電極対の一方の電極に接続される端子）が、ルーティング用配線１９２（ａ）と接続し、スイッチＳ１の端子Ｄ（スイッチＳ１における読出電極対の他方の電極に接続される端子）が、ルーティング用配線１９２（ｄ）と接続し、スイッチＳ１の制御電極対に接続の端子Ａと端子Ｂとの間に電圧パルスを１回または複数回印加することによって、端子Ｓと端子Ｄとの間の抵抗を変化させる。スイッチＳ１の端子Ｓと端子Ｄとの間の抵抗が高抵抗状態になった場合は、ルーティング用配線１９２（ａ）とルーティング用配線１９２（ｄ）が切断され、スイッチＳ１の端子Ｓと端子Ｄとの間の抵抗が低抵抗状態になった場合には、ルーティング用配線１９２（ａ）とルーティング用配線１９２（ｄ）との間が接続される。なお、端子Ａおよび端子Ｂへの電圧パルスの印加回路は不図示である。

４．論理回路セル１９１の一例
上記半導体装置１９０における論理回路セル１９１の一例について、図６〜８を用いて説明する。
図６に示すように、本実施の形態に係る半導体装置１９０が備える論理回路セル１９１は、ルックアップテーブル（ＬＵＴ）１９４と不揮発フリップフロップ（Ｆ．Ｆ）１９５とマルチプレクサ１９６から構成されている。この内、ルックアップテーブル１９４は、図７に示す構成を有し、フリップフロップ１９５は、図８に示す構成を有する。

４−１．ルックアップテーブル１９４の構成
図７に示すように、本実施の形態に係る論理回路セル１９１が有するルックアップテーブル１９４は、２入力１出力型の構成を有するものであり、入力信号ＩＮ１、ＩＮ２が入力され、出力信号Lが出力されるマルチプレクサ部１９７ａと、不揮発メモリセルがマトリクス状に配置されてなるコンフィグレーションメモリ部１９７ｂとから構成される。コンフィグレーションメモリ部１９７ａの不揮発メモリセルにおいて、４端子型の不揮発抵抗変化型素子１９６Ｒの制御電極の一端が制御線ＷＬ０〜ＷＬ３と接続され、他端は接地線ＧＮＤと接続されている。

また、読出電極の一端は抵抗素子１９６Ｒ２を介して電源Ｖｃｃと接続され、他端は接地されている。４端子型の不揮発性抵抗変化型素子１９６Ｒと抵抗素子１９６Ｒ２とを接続する端子は、インバータを介してマルチプレクサ部１９７ａと接続されている。ここで、抵抗素子１９２Ｒ２の抵抗値は抵抗変化型素子１９６Ｒにおける高抵抗状態の抵抗値を設定する役割を果たす。

コンフィグレーションメモリ部１９７ｂにおける抵抗変化型素子１９６Ｒへの書込み動作は、例えば、制御線ＷＬ０〜ＷＬ３とＧＮＤとの間に電圧パルスを印加することにより実行することができる。通常動作の際には、抵抗変化型素子１９６Ｒと抵抗素子１９６Ｒ２とを接続する端子の電位がルックアップテーブル１９１のコンフィグレーションデータとなる。

４−２．不揮発フリップフロップ１９５の構成
図８に示すように、本実施の形態に係る半導体装置１９０の論理回路セル１９１が有する不揮発フリップフロップ１９５は、フリップフロップ回路部１９８と、４端子型の不揮発抵抗変化型素子１９９Ｒを用いて構成された不揮発メモリ部１９９とから構成される。
フリップフロップ部１９８の内部ノードは、トランジスタ１９９Ｔ１を介して不揮発抵抗変化型素子１９９Ｒの読出電極の一端と接続され、また、トランジスタ１９９Ｔ３と書込回路を介して抵抗変化型素子１９９Ｒの制御電極の一端と接続されている。フリップフロップ回路部１９８の出力は、トランジスタ１９９Ｔ２を介して抵抗素子１９９Ｒ２の一端と接続され、また、トランジスタ１９９Ｔ４と書込み回路を介して不揮発抵抗変化型素子１９９Ｒの制御電極の他端と接続されている。抵抗変化型素子１９９Ｒの読出電極の他端と抵抗素子１９９Ｒ２の他端とは、接地されている。

トランジスタ１９９Ｔ１とトランジスタ１９９Ｔ２とは、読出制御線ＲＷを介した制御信号によって制御され、トランジスタ１９９Ｔ３とトランジスタ１９９Ｔ４とは、書込制御線ＷＷを介した制御信号によって制御されている。抵抗素子１９９Ｒ２の抵抗値は抵抗変化型素子１９９Ｒの高抵抗状態の抵抗値と低抵抗状態の抵抗値の間の値（望ましくは、その中間値）に設定されている。

フリップフロップ回路部１９８から不揮発メモリ部１９９へデータを書込む際には、読出制御線ＲＷへの信号をロー（Ｌｏｗ）状態にすることにより、トランジスタ１９９Ｔ１とトランジスタ１９９Ｔ２とをオフ状態とし、書込制御線ＷＷへの信号をハイ（Ｈｉｇｈ）状態にすることにより、トランジスタ１９９Ｔ３とトランジスタ１９９Ｔ４とをオン状態とし、書込み回路を介してフリップフロップ回路部１９８で保存されている値に応じて、不揮発メモリ部１９９における抵抗変化型素子１９９Ｒの抵抗を変化させる。

不揮発メモリ部１９９からフリップフロップ回路部１９８へデータを読出す際には、予めフリップフロップ回路部１９８の電源をオフ状態にしておき、書込制御線ＷＷへの信号をロー状態にし、読出制御線ＲＷへの信号をハイ状態として、フリップフロップ回路部１９８に電圧を印加することによって、抵抗変化型素子１９９Ｒと抵抗素子１９９Ｒ２の抵抗値の差で保存されたデータをフリップフロップ回路部１９８に転送する。このような不揮発フリップフロップ１９５を複数個接続することによって、不揮発シフトレジスタを構成することができる。

本実施の形態に係る半導体装置１９０では、抵抗変化型素子の抵抗変化膜の抵抗変化領域における抵抗の変化を論理値に対応させることで、簡易な構成を実現することができ、また、それに加えて消費電力の低減を図ることができる。そして、本実施の形態に係る半導体装置１９０では、上記実施の形態１の抵抗変化型素子１０を用いることによって、不揮発性フリップフロップ１９５、不揮発性ルックアップテーブル１９４、不揮発性レジスタ等のプログラマブルロジックデバイスを有する構成を実現することが可能となる。

なお、上記実施の形態１に係る抵抗変化型素子を有しない従来のルックアップテーブルでは、常に電圧を印加しておく必要があるが、本実施の形態に係る半導体装置１９０が備えるルックアップテーブル１９４は、上記実施の形態１などに係る抵抗変化型素子を備えることから不揮発性の素子となっている。
また、本実施の形態に係る半導体装置１９０では、回路を構成する上で望ましい４端子型の不揮発性可変抵抗素を用いたが、回路構成を変更することによって上記実施の形態２などの３端子型の不揮発性抵抗変化型素子を用いることも可能である。
（実施の形態５）
実施の形態５に係る半導体装置２００について、図９（ａ）を用いて説明する。図９（ａ）は、実施の形態１に係る４端子型の不揮発抵抗変化型素子を用いて構成されたアナログ電源回路を有する半導体装置２００の構成を示す模式回路図である。

図９（ａ）に示すように、半導体装置２００では、バッテリ２０１の一端が接地され、他端が電源回路の電源入力端子Ｖｉｎに接続されている。電源入力端子Ｖｉｎは、トランジスタＴｒの入力（エミッタ）端子に接続され、トランジスタＴｒの出力(コレクタ)端子は、電源供給ラインン２０２を介して所定の負荷（不図示）に接続されている。電源供給ライン２０２は、分圧部２０３に接続されており、分圧部２０３は、分圧された電圧を出力するための分圧取出ライン２０４を介して、オペアンプＡＭＰ（ａ）の反転入力端子”−”に接続され、オペアンプＡＭＰ（ａ）の非反転入力端子”＋”は、基準電圧Ｖｒｅｆに接続されている。そしてオペアンプＡＭＰ（ａ）の出力側は、トランジスタＴｒの制御端子（ベース）端子に接続されている。

半導体装置２００では、トランジスタＴｒからの出力電圧を分圧部２０３で分圧し、分圧された電圧をオペアンプＡＭＰ（ａ）が基準電圧Ｖｒｅｆの基準電圧と等しくなるようにフィードバック制御してトランジスタＴｒのベースに出力し、出力電圧が所定の電圧値となるように制御する。
分圧部２０３を構成する抵抗群の抵抗値は、製造プロセスによってばらつきが生じやすく、出力電圧に厳しい精度が要求される場合には、分圧する抵抗比を高精度に調整するために抵抗値の調整が行われる。分圧部２０３は、上記実施の形態１などに係る抵抗変化型素子１０と同様の構成を有する４端子型の不揮発性抵抗変化型素子２０３Ｒ１、２０３Ｒ２から構成されている。不揮発性抵抗変化型素子２０３Ｒ１の制御端子Ａと制御端子Ｂ、および不揮発性抵抗変化型素子２０３Ｒ２の制御端子Ｃと制御端子Ｄとの各間に電圧パルスを印加し、印加する電圧パルスのパルス数を制御することによって目標となる抵抗値に調整する。

本実施の形態に係る半導体装置２００では、上記抵抗変化型素子１０と同様の構成を有する不揮発性抵抗変化型素子２０３Ｒ１、２０３Ｒ２を備え、この抵抗変化型素子２０３Ｒ１、２０３Ｒ２の可変抵抗層の抵抗変化領域（上記実施の形態１、２を参照。）における抵抗の変化を変調することで、簡易な構成の電子回路を実現することができ、また、それに加えて消費電力の低減を図ることが可能なアナログ電源回路を有する構成を実現することが可能となる。
（実施の形態６）
実施の形態６に係る半導体装置２０５について、図９（ｂ）を用いて説明する。図９（ｂ）は本実施の形態に係るアナログ微分回路を有する半導体装置２０５の構成を示す模式回路図である。

図９（ｂ）に示すように、半導体装置２０５では、信号入力端子Ｖｉｎが抵抗素子Ｒ１とコンデンサ素子２０６Ｃを介してオペアンプＡＭＰ（ｂ）の反転入力端子”−”に接続され、オペアンプＡＭＰ（ｂ）の非反転入力端子”＋”が抵抗Ｒ２を介して接地されている。また、オペアンプＡＭＰ（ｂ）の反転入力端子”−”が上記実施の形態１に係る抵抗変化型素子１０と同様の構成を有する４端子型の不揮発抵抗変化型素子２０７Ｒを介してオペアンプＡＭＰ（ｂ）の出力端子Ｖｏｕｔに接続されている。

半導体装置２０５では、アナログ微分回路の入力値を、コンデンサ２０６Ｃと抵抗変化型素子２０７Ｒの値によって出力し、抵抗変化型素子２０７Ｒの値を変化させることによって、出力応答を変更する。抵抗変化型素子２０７Ｒの制御端子Ａと制御端子Ｂとの間に電圧パルスを印加し、印加パルスのパルス数を制御することによって目標となる抵抗値に調整する。

本実施の形態に係る半導体装置２０５では、上記実施の形態１に係る抵抗変化型素子１０と同様の構成を有する不揮発性抵抗変化型素子２０７Ｒを備え、この不揮発性抵抗変化型素子２０７Ｒの抵抗変化膜の抵抗変化領域（上記実施の形態１を参照。）における抵抗の変化を変調することで、簡易な構成の電子回路を実現することができ、また、それに加えて消費電力の低減を図ることが可能なアナログ微分回路を有する構成を実現することが可能となる。

なお、本実施の形態および上記実施の形態５の半導体装置２００、２０５のように、中に備える不揮発抵抗変化型素子２０３Ｒ１、２０３Ｒ２、２０７Ｒをアナログ回路に適用する場合の、抵抗変化型素子２０３Ｒ１、２０３Ｒ２、２０７Ｒの電界と抵抗変化率との関係を図１０に示す。
図１０に示すように、抵抗変化型素子２０３Ｒ１、２０３Ｒ２、２０７Ｒでは、印加する電圧パルスによって発生する電界と、電気抵抗の変化率とは比例関係を示す。このように抵抗変化型素子では、可変抵抗層の抵抗変化領域における電界を変化させるとき、その結晶相は、金属相（導電性を示す第２の状態）、絶縁相（絶縁性を示す第１の状態）、あるいはそれらが混在した相（第１の状態と第２の状態が混在した第３の状態）へと遷移する。
（その他の事項）
上記実施の形態１〜６および変形例１では、本発明に係る抵抗変化型素子および半導体装置の構成および作用面での特徴を分かりやすく説明するために、一例を用いたが、本発明は、これらに限定を受けるものではない。例えば、上記実施の形態１〜２では、基板１１、２１の材料としてシリコンを例にあげたが、基板材料として、この他にＬａＡｌＯ_３、ＴｉＮまたは他の材料等のアモルファス、多結晶または単結晶のいずれかである任意の適切なものを用いることができる。

また、上記実施の形態１〜２では、電極１Ａ、２Ａおよび電極１Ｂ、２Ｂ、電極１Ｃ、２Ｃ、電極１Ｄ、２Ｄを導電酸化物または他の導電材料を用いて形成することができる。これらの電極形成において望ましい導電材料としては、その面上にペロブスカイト構造を有する材料のエピタキシャル成長が可能となる、例えば、ＹＢａ_２Ｃｕ_３Ｏ_７（ＹＢＣＯ）等の材料をあげることができる。さらに、電極形成に望ましい材料としては、プラチナをあげることができる。

また、上記実施の形態１〜２では、可変抵抗層１３、２３の形成材料として、Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３（ＰＣＭＯ）材料を一例に用いたが、電気信号に応答して電気特性（電気抵抗）が変化する特性を有する材料であって、素子の抵抗の初期状態が低抵抗状態であり、電圧パルスを１回または複数回印加することにより高抵抗状態に変化するような材料を用いればよい。具体的な使用可能材料としては、例えば、ペロブスカイト構造を有する超巨大磁気抵抗（ＣＭＲ）材料または高温超伝導（ＨＴＳＣ）材料等をあげることができる。用いるのに適する高温超伝導材料の一例としては、Ｇｄ_０．７Ｃａ_０．３ＢａＣｏ_２Ｏ_５＋５をあげることができる。

また、抵抗変化型素子における可変抵抗層の厚みは、約５（ｎｍ）〜約５００（ｎｍ）の範囲とすることが望ましい。
また、抵抗変化型素子の製造過程において、パルスレーザ堆積、ｒｆスパッタリング、電子ビーム蒸着、熱蒸着、有機金属堆積、ゾルゲル堆積、および有機金属化学蒸着を含む任意の適切な堆積技術を用いて可変抵抗層を堆積することが可能である。

また、上記実施の形態１〜２では、高誘電率層１４ａ、１４ｂ、２４形成に適した材料として、ペロブスカイト構造を有するＢａ_{（１−Ｘ）}Ｓｒ_ＸＴｉＯ_３で表される材料を一例とし用いたが、これに限らず、可変抵抗層が絶縁相である場合における誘電率に対して、−１０（％）以上の誘電率を有しているＨｉｇｈ−Ｋ材料であれば用いることができる。一例としては、ＳｒＴｉＯ_３をあげることができる。

また、上記実施の形態１〜２に係る高誘電率層の形成には、パルスレーザ堆積法、スパッタリング法、電子ビーム蒸着法、熱蒸着法、有機金属堆積法、ゾルゲル堆積法、および有機金属化学蒸着法などを含む種々の堆積技術を用いて実施することが可能である。
上記実施の形態１〜６および変形例１に係る抵抗変化素子に印加する電圧パルスは、可変抵抗層を損傷させずに抵抗変化領域の抵抗率を変化させることが可能な範囲内の電圧であれば採用することができる。望ましくは、電界が３５０（ｋＶ／ｃｍ）以上となる電圧パルスを印加する。あるいは、電流密度が１×１０^４（Ａ／ｃｍ^２）程度となる電圧パルスを印加する。本発明に係る抵抗変化型素子では、上述のように、図１０に示す電圧パルスによる抵抗変化率の電界依存性を有する。

なお、抵抗変化型素子に対する電圧パルスの印加条件としては、パルスの電圧値およびパルス幅を固定し、パルスの印加回数を変化させることによって、素子の電気抵抗を変化させる方法を採ることができる。ここで、素子に印加する電圧値は、１．２（Ｖ）〜５（Ｖ）の範囲内で設定することが望ましい。また、パルス幅に関しては、２（ｎｓｅｃ．）〜３（μｓｅｃ．）の範囲内で設定することが望ましい。そして、印加電圧パルスにおける立上リと立下リ時間は、１０（ｎｓｅｃ．）以下とすることが望ましい。

また、電圧パルスの他の印加条件としては、パルスの電圧値を固定しておき、パルス幅の変化を変化させ、パルス幅の制御によって抵抗変化させる方法を採ることもできる。このときの印加電圧パルスの電圧値を、１．２（Ｖ）〜５（Ｖ）の範囲内で設定することが望ましく、パルスの立上リと立下リ時間を、１０（ｎｓｅｃ．）以下に設定することが望ましい。

さらに、電圧パルスの他の印加条件としては、パルス幅を固定し、電圧値の変化によって素子の電気抵抗を変化させる方法を採ることもできる。このとき、印加電圧パルスにおけるパルス幅を、２（ｎｓｅｃ．）〜３（ｎｓｅｃ．）の範囲内で設定し、パルスの立上リと立下リ時間を、１０（ｎｓｅｃ．）以下に設定することが望ましい。

本発明の不揮発可逆抵抗変調素子は、不揮発メモリ、プログラマブルロジックデバイス、アナログ回路出力値のばらつき補償、アナログ信号処理回路の出力応答変更のとして有用である。

（ａ）は、実施の形態１に係る抵抗変化型素子１０の要部模式平面図であり、（ｂ）は、当該要部のＹ−Ｙ’断面を示す模式断面図であり、（ｃ）は、当該要部のＸ−Ｘ’断面を示す模式断面図であり、（ｄ）は、等価回路図である。 （ａ）は、実施の形態２に係る抵抗変化型素子２０の要部模式平面図であり、（ｂ）は、当該要部のＹ−Ｙ’断面を示す模式断面図であり、（ｃ）は、当該要部のＸ−Ｘ’断面を示す模式断面図であり、（ｄ）は、等価回路図である。 実施の形態３に係る半導体装置３０におけるメモリアレイ構成を示す要部模式回路図である。 変形例１に係る半導体装置４０におけるメモリアレイ構成を示す要部模式回路図である。 （ａ）は、実施の形態４に係るプログラマブルロジックデバイス１９０を示す要部ブロック構成図であり、（ｂ）は、プログラマブルロジックデバイス１９０におけるスイッチポイント１９３を示す模式構成図であり、（ｃ）は、スイッチポイント１９３に構成されている不揮発抵抗変化型素子Ｓ１〜Ｓ６の等価回路図である。 プログラマブルロジックデバイス１９０における論理回路セル１９１の一例を示すブロック構成図である。 論理回路セル１９１を構成する２入力１出力ルックアップテーブル部１９４を示すブロック構成図である。 論理回路セル１９１を構成する不揮発フリップフロップ１９５を示すブロック構成図である。 （ａ）は、実施の形態５に係る半導体装置２００を示す模式回路図であり、（ｂ）は、実施の形態６に係る半導体装置２０５を示す模式回路図である。 抵抗変化型素子における抵抗変化率の電界依存性を示す特性図である。 従来技術に係る抵抗変化型素子の構成を示す要部模式断面図である。

符号の説明

１Ａ、２Ａ、１Ｂ、２Ｂ、１Ｃ、２Ｃ、１Ｄ、１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ．電極
１１、２１、１０１．基板
１２．絶縁層
１４ａ、１４ｂ、２４、１０４ａ、１０４ｂ．高誘電率層
１３、２３、１０３．可変抵抗層
１０３ａ．可変抵抗領域
１９０．プログラマブルロジックデバイス
１９１．論理回路セル
１９２（１）〜１９２（４）．ルーティング用配線
１９３．スイッチポイント
１９４．ルックアップテーブル
１９５．不揮発フリップフロップ
１９６．マルチプレクサ部
１９７．コンフィグレーションメモリ部
１９８．フリップフロップ回路部
１９９．不揮発メモリセル部
２００、２０５．半導体装置
２０１．電源
２０２．電源供給ライン
２０３．分圧部
２０４．分圧取出ライン
ＷＷＬ０〜ＷＷＬ３．書き込みワード線
ＷＢＬ０〜ＷＢＬ３．書き込みビット線
ＲＷＬ０〜ＲＷＬ３．読み出しワード線

Claims (20)

1. 印加された電界に応じて抵抗値が変化し、当該変化後の抵抗値が不揮発的に保持される材料からなる可変抵抗層と、
   前記可変抵抗層をその厚み方向に挟む状態で形成された第１の電極および第２の電極とを有し、
   前記第１の電極を挟んで前記可変抵抗層と対向する状態に誘電層が形成され、
   前記誘電層を挟んで前記第１の電極と対向する状態に第３の電極が形成されている
   ことを特徴とする抵抗変化型素子。
2. 前記第１の電極と第２の電極とは、第１の電極対を構成し、当該電極間における前記可変抵抗層の抵抗値を読み出すために用いられ、
   前記第３の電極と前記第２の電極とは、第２の電極対を構成し、前記可変抵抗層の抵抗値を変化させるための電界を印加するために用いられる
   ことを特徴とする請求項１に記載の抵抗変化型素子。
3. 前記第２の電極を挟んで前記可変抵抗層と対向する状態に誘電層が形成され、
   前記誘電層を挟んで前記第２の電極と対向する状態に第４の電極が形成されている
   ことを特徴とする請求項１に記載の抵抗変化型素子。
4. 前記第１の電極と前記第２の電極とは、第１の電極対を構成し、当該電極間における前記可変抵抗層の抵抗値を読み出すために用いられ、
   前記第３の電極と前記第４の電極とは、第２の電極対を構成し、前記可変抵抗層の抵抗値を変化させるための電界を印加するために用いられる
   ことを特徴とする請求項３に記載の抵抗変化型素子。
5. 前記第１の電極に対して前記誘電層を挟んで対向形成された電極を第３の電極とし、
   前記第２の電極に対して前記誘電層を挟んで対向形成された電極を第４の電極とするとき、
   前記第１の電極と前記第２の電極とは、第１の電極対を構成し、当該電極間における前記可変抵抗層の抵抗値を読み出すために用いられ、
   前記第２の電極と前記第３の電極とは、第２の電極対を構成し、前記可変抵抗層における抵抗値を第１の値に変化させるための電界を印加するために用いられ、
   前記第１の電極と前記第４の電極とは、第３の電極対を構成し、前記可変抵抗層における抵抗値を第２の値に変化させるための電界を印加するために用いられる
   ことを特徴とする請求項３に記載の抵抗変化型素子。
6. 前記誘電層は、前記可変抵抗層が絶縁性を示す状態である場合における誘電率に対して−１０％以上となる誘電率を有する
   ことを特徴する請求項１から５の何れかに記載の抵抗変化型素子。
7. 前記誘電層は、可変抵抗層が絶縁性を示す状態である場合における抵抗率よりも高い抵抗率を有する
   ことを特徴する請求項１から５の何れかに記載の抵抗変化型素子。
8. 前記誘電層は、化学組成式Ａ_ＸＢ_Ｙで表される材料を含み構成されており、
   前記化学組成式において、
   Ａは、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｂａ、Ｓｒ、Ｔａ、Ｌａ、Ｓｉ、Ｙで構成される元素群の中から選択される少なくとも１種類の元素であり、
   Ｂは、Ｏ、Ｎ、Ｆで構成される元素群の中から選択される少なくとも１種類の元素である
   ことを特徴する請求項１から５の何れかに記載の抵抗変化型素子。
9. 前記可変抵抗層は、巨大磁気抵抗材料を含み構成されている
   ことを特徴する請求項１から５の何れかに記載の抵抗変化型素子。
10. 前記可変抵抗層は、化学組成式Ａ_ＸＡ’_{（１−Ｘ）}Ｂ_ＹＯ_Ｚで表される材料を含み構成されており、
    前記化学組成式において、
    Ａは、Ｌａ、Ｃｅ、Ｂｉ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｙ、Ｓｃ、Ｙｂ、Ｌｕ、Ｇｄで構成される元素群の中から選択される少なくとも１種類の元素であり、
    Ａ’は、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ｐｂ、Ｚｎ、Ｃｄで構成される元素群の中から選択される少なくとも１種類の元素であり、
    Ｂは、Ｍｎ、Ｃｅ、Ｖ、Ｆｅ、Ｃｏ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｚｒ、Ｈｆ、Ｎｉで構成される元素群の中から選択される少なくとも１種類の元素であり、
    Ｘ、Ｙ、Ｚの各々は、０≦Ｘ≦１、０≦Ｙ≦２、１≦Ｚ≦７の関係を有する
    ことを特徴する請求項１から５の何れかに記載の抵抗変化型素子。
11. 前記可変抵抗層は、化学組成式Ｐｒ_０．７Ｃａ_０．３ＭｎＯ_３で表される材料を含み構成されている
    ことを特徴する請求項１から５の何れかに記載の抵抗変化型素子。
12. 請求項１から１１の何れかの抵抗変化型素子を備える
    ことを特徴とする半導体装置。
13. 複数の前記抵抗変化型素子がマトリクス状に配され、当該複数の抵抗変化型素子により不揮発メモリ部が構成されている
    ことを特徴とする請求項１２に記載の半導体装置。
14. 前記抵抗変化型素子は、フリップフロップに対して接続されており、当該フリップフロップへの電力供給停止時におけるデータバックアップ機能を果たす不揮発フリップフロップ部として構成されている
    ことを特徴とする請求項１２に記載の半導体装置。
15. マルチプレクサと、前記抵抗変化型素子を有し構成されたコンフィグレーションメモリとからなる不揮発ルックアップテーブル部を備える
    ことを特徴とする請求項１２に記載の半導体装置。
16. 前記抵抗変化型素子は、スイッチング素子部として備えられている
    ことを特徴とする請求項１２に記載の半導体装置。
17. 複数の論理素子セルを有し、前記抵抗変化型素子が挿入されてなる接続経路が各論理素子セル間に配されてなるプログラマブルロジック回路部を備える
    ことを特徴とする請求項１２に記載の半導体装置。
18. 前記抵抗変化型素子を有するアナログ信号処理回路部を備える
    ことを特徴とする請求項１２に記載の半導体装置。
19. 前記アナログ信号処理回路部では、電界の変化に応じて抵抗値が変化する前記抵抗変化型素子の特性を用い、出力値のバラツキを補償する
    ことを特徴とする請求項１８に記載の半導体装置。
20. 前記アナログ信号処理回路部では、電界の変化に応じて抵抗値が変化する前記抵抗変化型素子の特性を用い、出力応答の変更がなされる
    ことを特徴とする請求項１８に記載の半導体装置。

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