KR101094958B1 - 멀티비트 메모리 장치 및 그 구동방법 - Google Patents

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Abstract

본 발명은 제한된 면적내에 많은 양의 논리정보를 저장할 수 있는 멀티비트 메모리 장치 및 그 구동방법을 제공하기 위한 것으로, 이를 위해 본 발명은 트랜지스터와 가변저항부로 구성된 다수의 메모리셀; 각각의 상기 트랜지스터 게이트에 연결된 다수의 워드라인; 각각의 상기 트랜지스터 일측 접합영역에 연결된 다수의 비트라인; 각각의 상기 트랜지스터 타측 접합영역에 연결되고, 인접한 상기 메모리셀 사이에서 직렬로 연결된 다수의 상기 가변저항부; 및 다수의 상기 가변저항부 사이에 연결된 소스라인을 포함하는 멀티비트 메모리 장치를 제공하고, 상술한 본 발명에 따르면, 각 메모리셀의 가변저항층을 직렬로 연결함으로써, 메모리 장치의 스케일다운 없이도, 제한된 면적내 많은 양의 논리정보를 저장할 수 있고, 메모리 장치의 스케일다운시 수반되는 제조공정의 난이도 증가, 제조비용의 증가 및 제조수율의 저하를 방지할 수 있는 효과가 있다.

Description

멀티비트 메모리 장치 및 그 구동방법{MULTIBIT MEMORY DEVICE AND OPERATION METHOD USING THE SAME}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 하나의 단위셀(unit cell)이 다수의 논리정보를 저장할 수 있는 멀티비트 메모리(multibit memory) 장치 및 그 구동방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치로, 최근 PRAM(Phase-change Random Access Memory) 또는 ReRAM(Resistance Random Access Memory)과 같이 가변저항물질을 이용한 비휘발성 메모리 장치에 대한 연구가 활발하게 진행되고 있다.
도 1은 종래기술에 비휘발성 따른 메모리 장치를 도시한 등가회로도이다.
도 1을 참조하여 종래기술에 따른 비휘발성 메모리 장치를 살펴보면, 스위칭동작을 수행하는 트랜지스터(101), 트랜지스터(101)의 게이트에 연결된 워드라인(Word Line, WL), 트랜지스터(101)의 일측 접합영역에 형성된 비트라인(Bit Line, BL), 트랜지스터(101)의 타측 접합영역에 연결된 소스라인(Source Line, SL) 및 트랜지스터(101)의 타측 접합영역과 소스라인(SL) 사이에 연결된 가변저항부(102)를 포함한다.
상술한 구조를 갖는 비휘발성 메모리 장치는 단위셀(unit cell)이 하나의 트랜지스터(101)와 하나의 가변저항부(102)로 구성되며, 워드라인(WL)을 통해 트랜지스터(101)가 턴온(turn on)된 상태에서 비트라인(BL)을 통해 가변저항부(102)에 공급되는 바이어스(bias, 전류 또는 전압)에 의해 가변저항부(102)의 저항값을 변화시키는 방법으로 논리정보 '0' 또는 '1'을 저장한다.
하지만, 종래기술에 따른 비휘발성 메모리 장치는 하나의 단위셀에 논리정보 '0' 또는 '1' 어느 하나만을 저장하기 때문에 제한된 면적내 보다 많은 양의 논리정보를 저장하기 위하여 필연적으로 스케일다운(scale down)이 요구된다. 이로 인해, 제조공정의 난이도와 제조비용이 증가하고 제조 수율은 감소하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 제한된 면적내에 많은 양의 논리정보를 저장할 수 있는 멀티비트 메모리 장치 및 그 구동방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 트랜지스터와 가변저항부로 구성된 다수의 메모리셀; 각각의 상기 트랜지스터 게이트에 연결된 다수의 워드라인; 각각의 상기 트랜지스터 일측 접합영역에 연결된 다수의 비트라인; 각각의 상기 트랜지스터 타측 접합영역에 연결되고, 인접한 상기 메모리셀 사이에서 직렬로 연결된 다수의 상기 가변저항부; 및 다수의 상기 가변저항부 사이에 연결된 소스라인을 포함하는 멀티비트 메모리 장치를 제공한다.
한 쌍의 상기 메모리셀이 하나의 상기 소스라인을 공유할 수 있다. 다수의 상기 메모리셀을 짝수개로 구비할 수 있다. 그리고, 상기 가변저항부는 상변화물질층, 가변저항층 및 강유전체층으로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 트랜지스터와 가변저항부로 구성된 다수의 메모리셀; 각각의 상기 트랜지스터 게이트에 연결된 다수의 워드라인; 각각의 상기 트랜지스터 일측 접합영역에 연결된 다수의 비트라인; 각각의 상기 트랜지스터 타측 접합영역에 연결되고, 인접한 상기 메모리셀 사이에서 직렬로 연결된 다수의 상기 가변저항부; 및 다수의 상기 가변저항부 사이에 연결된 소스라인을 포함하는 멀티비트 메모리 장치에 있어서, 상기 비트라인 또는 상기 소스라인에 쓰기신호를 인가하여 다수의 상기 메모리셀에 순차적으로 논리정보를 기입하는 쓰기동작을 수행하는 단계; 및 직렬로 연결된 다수의 상기 가변저항부 양측 끝단의 저항값을 검출하여 읽기동작을 수행하는 단계를 포함하는 멀티비트 메모리 장치의 구동방법을 제공한다.
한 쌍의 상기 메모리셀이 하나의 상기 소스라인을 공유할 수 있다.
상기 읽기동작을 수행하는 단계에서 다수의 상기 가변저항부의 저항값 합을 한번에 검출한다. 이때, 다수의 상기 트랜지스터는 턴오프상태일 수 있고, 다수의 상기 비트라인은 플로팅시킬 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 각 메모리셀의 가변저항층을 직렬로 연결함으로써, 메모리 장치의 스케일다운 없이도, 제한된 면적내 많은 양의 논리정보를 저장할 수 있는 효과가 있다. 이를 통해, 본 발명은 메모리 장치의 스케일다운시 수반되는 제조공정의 난이도 증가, 제조비용의 증가 및 제조수율의 저하를 방지할 수 있는 효과가 있다.
또한, 본 발명의 종래기술에 따른 메모리 장치에서 가변저항부와 소스라인의 배치만을 조절하여 멀티비트 메모리 장치를 구현함으로써, 기존의 양산공정을 그대로 적용할 수 있기 때문에 추가적인 제조비용의 증가를 억제할 수 있는 효과가 있다.
도 1은 종래기술에 따른 비휘발성 메모리 장치를 도시한 등가회로도.
도 2는 본 발명의 제1실시예에 따른 멀티비트 메모리 장치를 도시한 등가회로도.
도 3은 본 발명의 제2실시예에 따른 멀티비트 메모리 장치를 도시한 등가회로도.
도 4a 내지 도 4c는 본 발명의 제1 및 제2실시예에 따른 멀티비트 메모리 장치에 적용할 수 있는 가변저항부를 도시한 단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 제한된 면적내에 많은 양의 논리정보를 저장할 수 있는 멀티비트 메모리 장치 및 그 구동방법을 제공한다. 이를 위해, 본 발명의 멀티비트 메모리 장치는 단위셀이 하나의 트랜지스터와 하나의 가변저항부로 구성된 메모리셀을 다수개 포함하여 구성되고, 각각의 가변저항부는 모두 직렬로 연결되는 것을 특징으로 한다. 이하, 본 발명의 실시예들을 통해 본 발명의 기술사항에 대하여 보다 구체적으로 설명한다.
도 2는 본 발명의 제1실시예에 따른 멀티비트 메모리 장치를 도시한 등가회로도이도이다.
도 2에 도시된 바와 같이, 본 발명의 멀티비트 메모리 장치는 하나의 트랜지스터(201, 202)와 하나의 가변저항부(205, 206)로 구성된 메모리셀(209, 210)을 복수개 구비하고, 각 메모리셀(209, 210)에서 가변저항부(205, 206)는 소스라인(Source Line, SL)을 공유하여 서로 직렬로 연결된 구조를 갖는다.
구체적으로, 본 발명의 제1실시예에 따른 멀티비트 메모리 장치는 소스라인(SL)을 공유하여 직렬로 연결된 제1가변저항부(205)와 제2가변저항부(206), 일측 접합영역이 각각 제1가변저항부(205)와 제2가변저항부(206)에 연결된 제1트랜지스터(201)와 제2트랜지스터(202), 제1트랜지스터(201) 및 제2트랜지스터(202)의 타측 접합영역에 각각 연결된 제1비트라인(BL1)과 제2비트라인(BL2), 제1트랜지스터(201)의 게이트에 연결된 제1워드라인(WL1) 및 제2트랜지스터(202)의 게이트에 연결된 제2워드라인(WL2)을 포함한다. 즉, 본 발명의 제1실시예에 따른 멀티비트 메모리 장치는 소스라인(SL)을 공유하는 제1 및 제2메모리셀(209, 210)이 단위셀(unit cell)로 작용한다.
여기서, 제1 및 제2가변저항부(205, 206)는 상변화물질층, 가변저항층, 강유전체층 및 자기터널접합층으로 이루어진 그룹으로부터 선택된 어느 하나을 포함할 수 있다. 제1 및 제2가변저항부(205, 206)에 대해서는 후술할 도 4a 내지 도 4d를 참조하여 자세히 설명하기로 한다.
이하, 도 2를 참조하여 본 발명의 제1실시예에 따른 멀티비트 메모리 장치의 동작에 대하여 구체적으로 설명한다.
먼저, 쓰기동작은 제1 및 제2메모리셀(209, 210) 각각에 순차적으로 진행한다. 즉, 제1메모리셀(209)에 대한 쓰기동작을 수행한 다음에 제2메모리셀(210)에 대한 쓰기동작을 수행한다.
구체적으로, 제1워드라인(WL1)에 인에이블(enable) 신호를 인가하여 제1트랜지스터(201)를 턴온(turn on)시킨 상태에서 제1비트라인(BL1) 또는 소스라인(SL)에 쓰기신호를 인가하여 제1가변저항부(205)의 저항값을 변화시킨다. 이때, 제2트랜지스터(202)는 턴오프(turn off)상태를 유지한다. 여기서, 제1비트라인(BL1)에 쓰기신호를 인가하는 경우에 소스라인(SL)은 접지시킬 수 있으며, 반대로 소스라인(SL)에 쓰기신호를 인가하는 경우에는 제1비트라인(BL1)을 접지시킬 수 있다.
제1메모리셀(209)에 대한 쓰기동작을 수행한 다음에 제1트랜지스터(201)를 턴오프시킴과 동시에 제2워드라인(WL2)에 인에이블 신호를 인가하여 제2트랜지스터(202)를 턴온시킨 상태에서 제2비트라인(BL2) 또는 소스라인(SL)에 쓰기신호를 인가하여 제2가변저항부(206)의 저항값을 변화시킨다. 이때, 제1트랜지스터(201)는 턴오프상태를 유지한다.
다음으로, 읽기동작은 제1메모리셀(209)에 기록에 논리정보와 제2메모리셀(210)에 기록된 논리정보를 한번에 읽어들인다.
구체적으로, 직렬로 연결된 제1가변저항부(205)와 제2가변저항부(206)의 양측 끝단 즉, 제1노드(①)와 제2노드(②) 사이의 걸린 저항값을 검출하여 제1 및 제2메모리셀(209, 210)기록된 논리정보를 한번에 읽는다. 이때, 제1 및 제2가변저항부(205, 206)는 직렬로 연결되어 있기 때문에 제1노드(①)와 제2노드(②) 사이의 걸린 저항값은 제1 및 제2가변저항부(205, 206) 저항값의 합이 된다.
여기서, 제1 및 제2가변저항부(205, 206)의 저항값 이외에 다른 저항성분에 의한 오동작을 방지하기 위해 제1 및 제2트랜지스터(201, 202)는 읽기동작간 턴오프 상태를 유지한다. 아울러, 제1 및 제2비트라인(BL1, BL2)는 플로팅(floating)시킬 수 있다.
일례로, 제1가변저항부(205)가 5Ω 또는 10Ω의 저항값을 갖고, 제2가변저항부(206)가 10Ω 또는 20Ω의 저항값을 갖는다고 가정하면, 아래 표 1과 같이 직렬로 연결된 제1 및 제2가변저항부(205, 206)를 동시에 센싱할 경우에 4비트의 논리정보가 기록됨을 알 수 있다.

구분
제1가변저항부
제2가변저항부		 제1가변저항부
+
제2가변저항부
논리정보(2진수)


저항값(Ω)		 5 10 15 11
10 10 20 10
5 20 25 01
10 20 30 00
종래기술에 따른 메모리 장치는 하나의 단위셀이 논리정도 '0' 또는 '1' 어느 하나 즉, 1비트만을 저장하기 때문에 4비트의 논리정보를 저장하기 위해서는 4개의 단위셀이 필요하다.
하지만, 본 발명의 제1실시예에 따른 멀티비트 메모리 장치는 제1가변저항부(205)와 제2가변저항부(206)를 직렬로 연결시킴으로써, 하나의 단위셀로 4비트의 논리정보를 저정할 수 있다.
여기서, 본 발명은 제1 및 제2메모리셀(209, 210)이 결합시켜 단위셀을 구성하기 때문에 본 발명의 단위셀이 종래기술의 단위셀보다 2배의 면적을 더 차지하지만, 종래기술의 단위셀보다 본 발명의 단위셀이 4배 더 많은 정보를 저장할 수 있다. 따라서, 본 발명의 단위셀은 종래기술의 단위셀 대비 동일 면적내 2배 더 많은 정보를 저장할 수 있다.
도 3은 본 발명의 제2실시예에 따른 멀티비트 메모리 장치를 도시한 등가회로이다. 여기서는, 본 발명의 제1실시예에 따른 멀티비트 메모리 장치를 응용하여 제한된 면적내 더 많은 논리정보를 저장할 수 있는 멀티비트 메모리 장치를 제공한다.
도 3에 도시된 바와 같이, 본 발명의 제2실시예에 따른 멀티비트 메모리 장치는 하나의 트랜지스터(201, 202, 203, 204)와 하나의 가변저항부(205, 206, 207, 208)로 구성된 4개의 메모리셀(209, 210, 211, 212)을 구비하고, 각 메모리셀의 가변저항부(205, 206, 207, 208)는 모두 직렬로 연결된 구조를 갖는다.
한 쌍의 메모리셀(209, 210, 211, 212)은 하나의 소스라인(SL1, SL2)을 공유하는 구조를 갖는다. 예컨대, 제1메모리셀(209)과 제2메모리셀(210)이 제1소스라인(SL1)을 공유하고, 제3메모리셀(211)과 제4메모리셀(212)이 제2소스라인(SL2)을 공유하는 구조를 갖는다. 이는, 쓰기동작시 각각의 메모리셀(209, 210, 211, 212)에 안정적으로 논리정보를 기입함과 동시에 각 메모리셀(209, 210, 211, 212)의 가변저항부(205, 206, 207, 208)를 모두 직렬로 연결된 구조를 갖도록 구현하기 위함이다.
각각의 메모리셀(209, 210, 211, 212)은 서로 다른 워드라인(WL1, WL2, WL3, WL4)과 비트라인(BL1, BL2, BL3, BL4)에 연결된 구조를 갖는다. 즉, 제1트랜지스터(201)의 게이트 및 접합영역에 제1워드라인(WL1)과 제1비트라인(BL1)이 연결되고, 제2트랜지스터(202)의 게이트 및 접합영역에 제2워드라인(WL2)과 제2비트라인(BL2)이 연결되고, 제3트랜지스터(203)의 게이트 및 접합영역에 제3워드라인(WL3)과 제3비트라인(BL3)이 연결되며, 제4트랜지스터(204)의 게이트 및 접합영역에 제4워드라인(WL4)과 제4비트라인(BL4)이 연결된다.
여기서, 제1 내지 제4가변저항부(205, 206, 207, 208)는 상변화물질층, 가변저항층, 강유전체층 및 자기터널접합층으로 이루어진 그룹으로부터 선택된 어느 하나를 포함할 수 있다. 제1 내지 제4가변저항부(205, 206, 207, 208)에 대해서는 후술할 도 4a 내지 도 4d를 참조하여 자세히 설명하기로 한다.
이와 같이, 본 발명의 제2실시예에 따른 멀티비트 메모리 장치의 쓰기동작 및 읽기동작은 앞서 도 2에서 설명한 본 발명의 제1실시예와 동일한 방법을 사용한다. 따라서, 제1 내지 제4메모리셀이 하나의 단위셀을 구성하는 본 발명의 제2실시예에 따른 비휘발성 메모리 장치는 16비트의 논리정보를 저장할 수 있다.
여기서, 본 발명은 제1 내지 제4메모리셀(209, 210, 211, 212)이 결합시켜 단위셀을 구성하기 때문에 본 발명의 단위셀이 종래기술의 단위셀보다 4배의 면적을 더 차지하지만, 종래기술의 단위셀보다 본 발명의 단위셀이 16배 더 많은 정보를 저장할 수 있다. 따라서, 본 발명의 단위셀은 종래기술의 단위셀 대비 동일 면적내 4배 더 많은 정보를 저장할 수 있다.
상술한 본 발명의 제1 및 제2실시예에 나타낸 바와 같이, 본 발명은 메모리 장치의 스케일다운(scale down) 없이도, 제한된 면적내 많은 양의 논리정보를 저장할 수 있다. 따라서, 메모리 장치의 스케일다운시 수반되는 제조공정의 난이도 증가, 제조비용의 증가 및 제조수율의 저하를 방지할 수 있다.
또한, 본 발명의 종래기술에 따른 메모리 장치에서 가변저항부와 소스라인의 배치만을 조절하여 멀티비트 메모리 장치를 구현함으로써, 기존의 양산공정을 그대로 적용할 수 있기 때문에 추가적인 제조비용의 증가를 억제할 수 있다.
한편, 본 발명의 제1 및 제2실시예에서는 설명의 편의를 위해 각각의 가변저항부가 서로 다른 두 개의 저항값을 갖는 경우를 예시하였다. 따라서, 가변저항부가 서로 다른 복수의 저항값을 가질수록 본 발명의 멀티비트 메모리 장치는 제한된 면적내 더 많은 논리정보를 저장할 수 있다. 일례로, 본 발명의 제1실시예에서 각각의 가변저항부가 서로 다른 4개의 저항값을 가질 경우에는 16비트 논리정보를 저장할 수 있다.
도 4a 내지 도 4c는 본 발명의 제1 및 제2실시예에 따른 비휘발성 메모리 장치에 적용할 수 있는 가변저항부를 도시한 단면도이다.
도 4a에 도시된 바와 같이, 가변저항부는 제1전극(301), 상변화물질층(302) 및 제2전극(303)이 순차적으로 적층된 구조를 가질 수 있다. 이때, 제1전극(301)은 트랜지스터의 접합영역에 연결될 수 있고, 제2전극(303)는 소스라인에 연결될 수 있다.
상변화물질층(302)은 외부자극 예컨대, 전류 또는 전압에 의해 막내 결정상태가 비정질상태(Amorphous state, 고저항) 또는 결정질상태(crystal state, 저저항)로 변화하면서 저항값이 변화한다. 이때, 상변화물질층(302)이 비정질상태 또는 결정상태로 변화는 정도에 따라 다수의 저항값을 가질 수도 있다. 또한, 제1전극(301), 상변화물질층(302) 및 제2전극(303)이 적층된 구조체 다수를 직렬로 연결하여 다수의 저항값을 갖도록 형성할 수도 있다.
상변화물질층(302)은 칼코겐화합물(chalcogen compound)로 형성할 수 있다. 상변화물질층(302)에 사용가능한 칼코겐화합물은 게르마늄-안티몬-텔루늄(Ge-Sb-Te), 비소-안티몬-텔루늄(As-Sb-Te), 주석-안티몬-텔루늄(Sn-Sb-Te), 주석-인듐-안티몬-텔루늄(Sn-In-Sb-Te), 비소-게르마늄-안티몬-텔루늄(As-Ge-Sb-Te), 탄탈륨(Ta), 니오브(Nb) 내지 바나듐(V) 등과 같은 5A족 원소-안티몬-텔루늄(5A족 원소-Sb-Te), 텅스텐(W), 몰리브덴(Mo) 내지 크롬(Cr) 등과 같은 6A족 원소-안티몬-텔루늄(6A족 원소-Sb-Te), 5A족 원소-안티몬-셀렌(5A족 원소-Sb-Se), 또는 6A족 원소-안티몬-셀렌(6A족 원소-Sb-Se) 등을 포함한다. 통상적으로, 상변화물질층(302)으로 게르마늄-안티몬-텔루늄(Ge-Sb-Te)이 소정 비율로 혼합된 'GST'가 많이 사용된다.
도 4b에 도시된 바와 같이, 가변저항부는 제1전극(401), 가변저항층(402) 및 제2전극(403)이 순차적으로 적층된 구조를 가질 수 있다. 여기서, 제1전극(401)은 트랜지스터의 접합영역에 연결될 수 있고, 제2전극(403)은 소스라인에 연결될 수 있다.
가변저항층(402)으로는 페로브스카이트(Perovskite) 계열의 물질 또는 전이금속산화물(Transition Metal Oxide, TMO)을 포함하는 이원산화물을 사용할 수 있다. 구체적으로, 페로브스카이트 계열의 물질로는 STO(SrTiO), PCMO(PrCaMnO) 등을 사용할 수 있고, 이원산화물로는 니켈산화물, 티타늄산화물, 하프늄산화물, 지르코늄산화물, 텅스텐산화물, 코발트산화물등을 사용할 수 있다.
여기서, 전이금속산화물(TMO)로 가변저항층(402)을 형성한 경우에 가변저항층(402)은 막내 다수의 산소공공(oxygen vacancy)을 포함하고, 외부자극 예컨대, 전류 또는 전압에 의해 가변저항층(402)내 산소공공의 재배열에 따른 도전성 필라멘트의 생성여부에 따라 층내 저항값이 변화한다. 이때, 도전성 필라멘트의 생성정도에 따라 다수의 저항값을 가질 수도 있다. 또한, 제1전극(401), 가변저항층(402) 및 제2전극(403)이 적층된 구조체 다수를 직렬로 연결하여 다수의 저항값을 갖도록 형성할 수도 있다.
도 4c에 도시된 바와 같이, 가변저항부는 제1전극(601), 강유전체층(602) 및 제2전극(603)이 순차적으로 적층된 구조를 가질 수 있다. 이때, 제1전극(601)은 트랜지스터의 접합영역에 연결될 수 있고, 제2전극(603)는 소스라인에 연결될 수 있다.
강유전체층(602)은 자발분극을 가지고 있으며, 외부자극에 의해 분극반전을 일으켜 막내 저항값을 변화시킨다. 이때, 강유전체층(602)의 자발분극이 변화하는 정도에 따라 다수의 저항값을 가질 수도 있다. 또한, 제1전극(601), 강유전체층(602) 및 제2전극(603)이 적층된 구조체 다수를 직렬로 연결하여 다수의 저항값을 갖도록 형성할 수도 있다.
강유전체층(602)으로는 SBT(SrBiTa), PZT(PbZrTi), BLT(BiLaTi)등을 사용할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
201 : 제1트랜지스터 202 : 제2트랜지스터
203 : 제3트랜지스터 204 : 제4트랜지스터
205 : 제1가변저항부 206 : 제2가변저항부
207 : 제3가변저항부 208 : 제4가변저항부
209 : 제1메모리셀 210 : 제2메모리셀
211 : 제3메모리셀 212 : 제4메모리셀
WL : 워드라인 BL : 비트라인
SL : 소스라인

Claims (9)

  1. 트랜지스터와 가변저항부로 구성된 다수의 메모리셀;
    각각의 상기 트랜지스터 게이트에 연결된 다수의 워드라인;
    각각의 상기 트랜지스터 일측 접합영역에 연결된 다수의 비트라인;
    각각의 상기 트랜지스터 타측 접합영역에 연결되고, 인접한 상기 메모리셀 사이에서 직렬로 연결된 다수의 상기 가변저항부; 및
    다수의 상기 가변저항부 사이에 연결된 소스라인
    을 포함하는 멀티비트 메모리 장치.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    한 쌍의 상기 메모리셀이 하나의 상기 소스라인을 공유하는 멀티비트 메모리 장치.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    다수의 상기 메모리셀을 짝수개로 구비하는 멀티비트 메모리 장치.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 가변저항부는 상변화물질층, 가변저항층 및 강유전체층으로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 멀티비트 메모리 장치.
  5. 트랜지스터와 가변저항부로 구성된 다수의 메모리셀; 각각의 상기 트랜지스터 게이트에 연결된 다수의 워드라인; 각각의 상기 트랜지스터 일측 접합영역에 연결된 다수의 비트라인; 각각의 상기 트랜지스터 타측 접합영역에 연결되고, 인접한 상기 메모리셀 사이에서 직렬로 연결된 다수의 상기 가변저항부; 및 다수의 상기 가변저항부 사이에 연결된 소스라인을 포함하는 멀티비트 메모리 장치에 있어서,
    상기 비트라인 또는 상기 소스라인에 쓰기신호를 인가하여 다수의 상기 메모리셀에 순차적으로 논리정보를 기입하는 쓰기동작을 수행하는 단계; 및
    직렬로 연결된 다수의 상기 가변저항부 양측 끝단의 저항값을 검출하여 읽기동작을 수행하는 단계
    를 포함하는 멀티비트 메모리 장치 구동방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서,
    한 쌍의 상기 메모리셀이 하나의 상기 소스라인을 공유하는 멀티비트 메모리 장치 구동방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서,
    상기 읽기동작을 수행하는 단계에서
    다수의 상기 가변저항부의 저항값 합을 한번에 검출하는 멀티비트 메모리 장치 구동방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제5항에 있어서,
    상기 읽기동작을 수행하는 단계에서
    다수의 상기 트랜지스터는 턴오프상태인 멀티비트 메모리 장치 구동방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제8항에 있어서,
    상기 읽기동작을 수행하는 단계에서
    다수의 상기 비트라인은 플로팅시키는 멀티비트 메모리 장치 구동방법.
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* Cited by examiner, † Cited by third party
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