CN114974357A - 记忆体装置及其操作方法 - Google Patents

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CN114974357A CN202210272846.5A CN202210272846A CN114974357A CN 114974357 A CN114974357 A CN 114974357A CN 202210272846 A CN202210272846 A CN 202210272846A CN 114974357 A CN114974357 A CN 114974357A
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张盟昇
黄家恩
李谷桓
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Abstract

一种记忆体装置及其操作方法，记忆体装置包括位元线(BL)；源极线(SL)；及分别可操作地耦接在BL与SL之间的多个非挥发性记忆体单元。多个非挥发性记忆体单元中的每一者包括彼此串联耦接的具有可变电阻的电阻器、第一晶体管及第二晶体管。响应于非挥发性记忆体单元的第一者不被读取且非挥发性记忆体单元的第二者被读取，连接在第一非挥发性记忆体单元的第一及第二晶体管之间的第一节点处的电压位准大于零。

Description

记忆体装置及其操作方法
技术领域
本案是关于一种记忆体装置，特别是关于一种包含非挥发性记忆体单元的记忆体装置。
背景技术
许多现代电子装置含有用以储存数据的电子记忆体。电子记忆体可为挥发性记忆体或非挥发性记忆体。挥发性记忆体在其被通电时储存数据，而非挥发性记忆体能够在断电时储存数据。相变随机存取记忆体(phase change random-access memory,PCRAM)装置由于其简单的结构及所涉及的互补金属-氧化物-半导体(Complementary Metal-Oxide-Semiconductor,CMOS)逻辑相容制程技术而成为下一代非挥发性记忆体技术的一个有希望的候选者。大体上，PCRAM装置包括诸多PCRAM单元。每一PCRAM单元包括具有可变电阻的相变材料层，其是放置在安置于金属化层内的两个电极之间。
发明内容
本案的一实施例提供一种记忆体装置，记忆体装置包括位元线、源极线以及多个非挥发性记忆体单元。非挥发性记忆体单元分别可操作地耦接在位元线与源极线之间。非挥发性记忆体单元中的每一者包括具有可变电阻的电阻器、第一晶体管及第二晶体管。电阻器、第一晶体管及第二晶体管彼此串联耦接。响应于非挥发性记忆体单元的第一非挥发性记忆体单元不被读取且非挥发性记忆体单元的第二非挥发性记忆体单元被读取，连接在第一非挥发性记忆体单元的第一晶体管及第二晶体管之间的第一节点处的电压位准大于零。
本案的另一实施例提供一种记忆体装置，包括非挥发性记忆体单元。非挥发性记忆体单元包括电阻器、第一晶体管及第二晶体管。电阻器可操作地耦接至位元线；第一晶体管串联连接至电阻器且由第一字元线闸控；且第二晶体管串联连接至第一晶体管，第二晶体管可操作地耦接至源极线并由第二字元线闸控。当第一字元线及第二字元线未被启用但位元线被启用用于读取亦可操作地耦接至相同的位元线的相邻非挥发性记忆体单元时，共同连接至第一晶体管及第二晶体管两者的节点处的电压位准增大至高于零。
本案的另一实施例提供用于操作记忆体装置的方法，包括：提供耦接在位元线与源极线之间的多个记忆体单元，其中记忆体单元中的每一者包括可操作地耦接至位元线的电阻器、串联连接至电阻器的第一晶体管以及串联连接至第一晶体管且可操作地耦接至源极线的第二晶体管；以及通过至少执行如下各者来读取记忆体单元中的一者：(i)启用多个字元线中的第一字元线对，第一字元线对分别闸控记忆体单元的第一晶体管及第二晶体管；以及(ii)不启用字元线的剩余的字元线对，字元线对分别闸控记忆体单元中的剩余记忆体单元的第一晶体管及第二晶体管；其中连接在剩余记忆体单元中的每一者的第一晶体管及第二晶体管之间的相应节点具有大于零的电压位准。
附图说明
当结合随附诸图阅读时，得以自以下详细描述最佳地理解本揭示案的态样。应注意，根据行业上的标准实务，各种特征未按比例绘制。事实上，为了论述清楚，可任意地增大或减小各种特征的尺寸。
图1根据一些实施例绘示实例记忆体装置的方块图；
图2A根据一些实施例绘示图1的记忆体装置的记忆体单元的实例电路图；
图2B根据一些实施例绘示图1的记忆体装置的记忆体单元的另一实例电路图；
图3根据一些实施例绘示图1的记忆体装置的记忆体阵列的电路图；
图4A根据一些实施例绘示图1的记忆体装置的耦接至图2A的记忆体单元的输入/输出(input/output,I/O)电路的电路图；
图4B根据一些实施例绘示图1的记忆体装置的耦接至图2B的记忆体单元的输入/输出(I/O)电路的电路图；
图5根据一些实施例绘示用以存取图1的记忆体装置的方法的流程图。
【符号说明】
100:记忆体装置
102:记忆体阵列
103:记忆体单元
103A:相变随机存取记忆体单元
103B:相变随机存取记忆体单元
103C:相变随机存取记忆体单元
103D:相变随机存取记忆体单元
104:行解码器
106:列解码器
108:输入/输出电路
110:控制逻辑电路
120A:位准移位器
120B:位准移位器
202:电阻器
204:主动晶体管
206:置底晶体管
212:顶电极
214:相变层
216:底电极
252:电阻器
254:主动晶体管
256:置底晶体管
258:晶体管
259:供应电压
262:顶电极
264:相变层
266:底电极
500:方法
502:操作
504:操作
506:操作
BL:位元线
BL1:位元线
BL2:位元线
BLN:位元线
C1:列
C2:列
C3:列
CN:列
CL:控制线
D:漏极
G:栅极
M1:晶体管
M2:晶体管
M3:晶体管
M4:晶体管
M5:晶体管
M6:晶体管
M7:晶体管
M8:晶体管
M9:晶体管
M10:晶体管
M11:晶体管
M12:晶体管
M13:晶体管
M14:晶体管
R1:行
R2:行
R3:行
RM:行
Rref:参考电阻器
S:源极
SL:源极线
SL1:源极线
VDD:供应电压
VDDQ:程序化电压
W11:晶体管
W12:晶体管
W13:晶体管
W1M:晶体管
W22:晶体管
W23:晶体管
W2M:晶体管
WL1:字元线
WL2:字元线
WL11:字元线
WL12:字元线
WL13:字元线
WL1M:字元线
WL21:字元线
WL22:字元线
WL23:字元线
WL2M:字元线
X:节点
Y:节点
Z:节点
INV1:反相器
INV2:反相器
具体实施方式
以下揭示内容提供用于实施所提供标的的不同特征的许多不同实施例或实例。以下描述部件及布置的特定实例以简化本揭示案。当然，此些仅为实例，且并不意欲为限制性的。举例而言，在如下描述中第一特征在第二特征之上或在第二特征上形成可包括其中第一特征与第二特征形成为直接接触的实施例，且亦可包括其中额外特征可在第一特征与第二特征之间形成而使得第一特征与第二特征可不直接接触的实施例。另外，本揭示案可在各种实例中重复元件符号及/或字母。此重复是出于简化及清楚目的，且其自身并不表示所论述的各种实施例及/或配置之间的关系。
另外，为了描述简单，可在本文中使用诸如“在……下面”、“在……下方”、“下部”、“在……上方”、“上部”、“顶部”、“底部”及其类似术语的空间相对术语，以描述如诸图中所绘示的一个元件或特征与另一(另外)元件或特征的关系。除了诸图中所描绘的定向以外，此些空间相对术语意欲涵盖装置在使用中或操作中的不同定向。设备可以其他方式定向(旋转90度或以其他定向)，且可同样相应地解释本文中所使用的空间相对描述词。
相变随机存取记忆体(phase change random-access memory,PCRAM)单元为非挥发性记忆体单元，其通过电阻的变化来储存信息。大体上，PCRAM单元使用硫属化物半导体来储存状态。硫属化物半导体(亦称为相变材料)具有结晶态及非晶态。在结晶态下，相变材料具有低电阻，而在非晶态下，其具有高电阻。相变材料在非晶态及结晶态下的电阻比率通常大于1000，且因此相变记忆体装置不太可能具有出错的读取。硫属化物材料在某些温度范围内在结晶态及非晶态下均为稳定的。举例而言，PCRAM单元具有相对高电阻的状态(称作“高电阻状态”)及相对低电阻的状态(称作“低电阻状态”)。通过施加预定电压或电流，PCRAM单元可自高电阻状态切换至低电阻状态，或自低电阻状态切换至高电阻状态。PCRAM单元可用于一次性可程序化(One-Time Programmable,OTP)应用、多次可程序化(multiple-time programmable,MTP)应用，等。
在PCRAM装置的现有配置中，每一PCRAM单元通常由PCRAM电阻器及晶体管构成(有时称作“一晶体管一电阻器(one-transistor-one-resistor，1T1R)”配置)。PCRAM电阻器可在分别对应于第一逻辑状态及第二逻辑状态的第一电阻状态与第二电阻状态之间可逆地(在MTP应用中)或不可逆地(在OTP应用中)转变。大体上，此些PCRAM单元可布置成阵列，例如，PCRAM单元可布置成诸多列及诸多行。为了唯一地存取(例如，读取)单元中的一者，启用耦接至包括欲存取的单元的一组单元的第一存取线(例如，位元线(bit line,BL))，且启用闸控欲存取的单元的晶体管的第二存取线(例如，字元线(word line,WL))。因此，选择欲存取的单元。可基于流经所选单元的电流位准读取所选单元的逻辑状态。
然而，当技术节点持续缩小时，此种1T1R配置可能遭遇各种问题。尽管仅启用(例如，接通)所选单元的晶体管，但亦耦接至同一BL的未选单元的晶体管中的一或更多者可能具有泄漏，甚至关断。此漏电流可累积。当漏电流的位准超过特定阈值时，PCRAM装置可能发生故障。举例而言，由于流经未选单元的漏电流的贡献，所选单元的逻辑状态(应被读为逻辑1(当其电阻状态处于高状态，借此传导低电流位准或不传导电流位准时))将被误读为逻辑0。换言之，漏电流可将相对低的电流位准(对应于第一逻辑状态)变更为相对高的电流位准(对应于第二、不同的逻辑状态)。因此，当前PCRAM装置尚未在每一方面令人满意。
本揭示案提供包括诸多PCRAM单元的PCRAM装置的各种实施例，其中每一PCRAM单元包括串联耦接的具有可变电阻率值的电阻器、第一晶体管及第二晶体管。此种配置有时可被称作“两晶体管一电阻器(two-transistors-one-resistor，2T1R)”配置。另外，在各种实施例中，PCRAM单元中的每一者的第一及第二晶体管由相应的不同存取线(例如，字元线(WL))闸控，借此显著限制传导经过一些未选单元的漏电流。举例而言，串联耦接在PCRAM电阻器与第二晶体管之间的第一晶体管可由第一WL闸控；且串联耦接在第一晶体管与另一存取线(例如，通常栓接至固定供应电压的源极线(source line,SL))之间的第二晶体管可由第二WL闸控。当通过启用耦接至所选单元及某一数目个未选单元的又一存取线(例如，位元线(BL))来读取所选单元时，第二WL可提供与第一WL所提供的电压位准不同(例如，略高于)的电压位准。如此，共同连接至每一未选单元的第一及第二晶体管的节点上呈现的电压位准可被上拉至高于第一晶体管的栅极端上呈现的电压位准。通过未选单元中的每一者的第一晶体管上的此电压差，可显著限制流经未选单元的漏电流。因此，相比于现有PCRAM装置，可改良所揭示的PCRAM装置的各种特性(例如，读取余量)。
图1根据各种实施例绘示记忆体装置100。在图1的所绘示实施例中，记忆体装置100包括记忆体阵列102、行解码器104、列解码器106、输入/输出(I/O)电路108及控制逻辑电路110。尽管未在图1中示出，但记忆体装置100的部件可以可操作方式彼此耦接并耦接至控制逻辑电路112。尽管在图1的所绘示实施例中出于清楚说明的目的将每一部件示为单独的方块，但在一些其他实施例中，可将图1中所示部件中的一些或全部整合在一起。举例而言，记忆体阵列102可包括内嵌式I/O电路108。
记忆体阵列102为储存数据的硬件部件。在一个态样中，将记忆体阵列102体现为半导体记忆体装置。记忆体阵列102包括多个记忆体单元(或其他储存单元)103。记忆体阵列102包括各自在第一方向(例如，X方向)上延伸的诸多行R1,R2,R3…RM，及各自在第二方向(例如，Y方向)上延伸的诸多列C1,C2,C3…CN。行/列中的每一者可包括一或更多个导电结构。在一些实施例中，每一记忆体单元103布置在对应行及对应列的交叉点处且可根据经过列及行的相应导电结构的电压或电流来操作。
在本揭示案的一个态样中，将每一记忆体单元103实施为PCRAM单元，其包括串联耦接的具有可变电阻率值的PCRAM电阻器、第一晶体管及第二晶体管。第一及第二晶体管可耦接至相应的不同WL(例如，由相应的不同WL闸控)。具体而言，串联耦接在PCRAM电阻器与第二晶体管之间的第一晶体管由第一WL闸控；且串联耦接在第一晶体管与SL(例如，通常栓接至地)之间的第二晶体管由第二WL闸控。在如下论述中，有时可分别将一晶体管及第二晶体管称作“主动晶体管”及“置底晶体管”。尽管本揭示案是针对将记忆体单元103实施为PCRAM单元，但应理解，记忆体单元103可包括铁电随机存取记忆体(ferroelectric randomaccess memory,FeRAM)单元、电阻式随机存取记忆体(resistive random access memory,RRAM)单元、磁穿隧接面随机存取记忆体(magnetic tunnel junction random accessmemory,MTJ RAM)单元、自旋移矩磁性随机存取记忆体(spin transfer torque magneticrandom access memory,STT-MRAM)单元等，而仍在本揭示案的范畴内。
对于每一PCRAM单元而言，第一及第二晶体管可同时接通/关断以启用/禁用对对应PCRAM电阻器的存取(例如，程序化、读取)。举例而言，在被选之后，所选PCRAM单元的第一及第二晶体管可接通以产生传导经过其PCRAM电阻器及彼两个晶体管的程序化或读取路径。另外，通过稍微较高电压位准(例如，0.1V)所闸控的置底晶体管，彼些未选择的PCRAM单元(其中其栅极供应较低电压位准，例如，0V)的主动晶体管保持关断，因为主动晶体管(若被实施为n型晶体管)的源极端上的电压可经拉动高于主动晶体管的栅极端上的电压，此可有利地确保所选PCRAM的读取余量最佳地保持宽裕。以下将关于图2A及图2B论述对记忆体单元103的配置的详细描述。
行解码器104为可接收记忆体阵列102的行地址并启用在彼行地址处的导电结构(例如，字元线)的硬件部件。列解码器106为可接收记忆体阵列102的列地址并启用在彼列地址处的一或更多个导电结构(例如，位元线、源极线)的硬件部件。I/O电路108为可存取(例如，读取、程序化)经由行解码器104及列解码器106启用的记忆体单元103中的每一者的硬件部件。举例而言，I/O电路108可包括多对位准移位器120A及120B。位准移位器120A及120B以可操作方式耦接至记忆体单元103中的每一者的不同(例如，第一及第二)WL。根据各种实施例，位准移位器中的每一者可将逻辑信号自一个位准转译成另一位准。通过耦接至第一及第二WL中的每一者的相应位准移位器，可独立地控制(例如，闸控)每一单元的主动及置底晶体管。控制逻辑电路110为可控制耦接部件(例如，102至108)的硬件部件。以下关于图4A及图4B提供对记忆体装置100的操作的详细描述。
图2A根据一些实施例绘示PCRAM单元103(图1)的实例配置。PCRAM单元103被实施为2T1R PCRAM配置，例如，具有可变电阻率值的电阻器202(有时称作“PCRAM电阻器”)串联串联连接至主动晶体管204，此主动晶体管204进一步串联串联连接至置底晶体管206。然而，应理解，PCRAM单元103可使用表现出可变电阻及多阈值电压的特性的各种其他PCRAM配置中的任一者，诸如，两个二极管一个电阻器(2-diodes-1resistor，2D1R)配置、多晶体管一个电阻器(many-transistors-one-resistor，多T1R)配置等，而仍在本揭示案的范畴内。
电阻器202形成为多层堆叠，其包括顶电极(top electrode，TE)212、相变(phasechange，PC)层214及底电极(bottom electrode,BE)216。TE 212可包括选自由以下各者组成的群组的金属材料：铜(Cu)、铝(Al)、钨(W)、铬(Cr)、铂(Pt)、氮化钛/钛(TiN/Ti)、氮化钛、钌(Ru)、镍(Ni)及其组合；且BE 216可包括选自由以下各者组成的群组的金属材料：Cu、Al、W、Cr、Pt、TiN/Ti、TiN、Ru、Ni及其组合。尽管示出了构成电阻器202的三个层，但应理解，电阻器202可以包括任何数目个层，而仍在本揭示案的范畴内。举例而言，电阻器202可具有插在TE 212与电阻器214之间的封盖层(例如，由Ti、Ni、Hf、Nb、Co、Fe、Cu、V、Ta、W、Cr或其组合形成)。
仍参考电阻器202，PC层214可包括基于PC的材料，例如，其可为基于硫属化物的材料。硫属元素包括四种元素氧(O)、硫(S)、硒(Se)及碲(Te)中的任一者，形成元素周期表中Ⅵ族的一部分。硫属化物包括硫属元素与更具正电性的元素或自由基的化合物。硫属化物合金包括硫属化物与诸如过渡金属的其他材料的组合。硫属化物合金通常含有来自元素周期表第六行的一或更多种元素，诸如，锗(Ge)及锡(Sn)。时常，硫属化物合金包括包括锑(Sb)、镓(Ga)、铟(In)及银(Ag)中的一或更多者的组合。PC层214可包括相变合金，诸如，Ga/Sb、In/Sb、In/Se、Sb/Te、Ge/Te、Ge/Sb/Te、In/Sb/Te、Ga/Se/Te、Sn/Sb/Te、In/Sb/Ge、Ag/In/Sb/Te、Ge/Sn/Sb/Te、Ge/Sb/Se/Te、Te/Ge/Sb/S或其组合。更大致而言，诸如铬(Cr)、铁(Fe)、镍(Ni)、铌(Nb)、钯(Pd)、铂(Pt)及其混合物或合金的过渡金属可与Ge/Sb/Te组合，以形成具有可程序化电阻性质的相变合金。大体上，可使用特定制造制程配方通过沉积(例如，原子层沉积(atomic layer deposition,ALD)、化学气相沉积(chemical vapordeposition,CVD)、超有机化学气相沉积(meta-organic chemical vapor deposition,MOCVD)，等)来形成PC层214，以具有特定的厚度及晶体结构。
相变合金(例如，PC层214)可在第一结构状态(其中材料处于大体非晶的固相)与第二结构状态(其中材料在其区域有序中处于大体结晶的固相)之间切换。此些合金至少为双稳态的。术语非晶称作相对较不有序的结构，比单晶更无序，其具有可侦测的特性，诸如，比晶相更高的电阻率。术语结晶称作相对更为有序的结构，比非晶结构更有序，其具有可侦测的特性，诸如，比非晶相更低的电阻率。大体上，相变材料可能不可逆地或可逆地在完全非晶态与完全结晶态之间切换，借此导致对应PC层在高阻态(high resistance state,HRS)与低阻态(low resistance state,LRS)之间切换，此将在以下进一步论述。
主动晶体管204及置底晶体管206各自包括n型晶体管，但主动晶体管204及置底晶体管206可各自实施为p型晶体管，而仍在本揭示案的范畴内。在各种实施例中，主动晶体管204的漏极端连接至BE 218，主动晶体管204的栅极端连接至第一字元线(字元线WL1)，主动晶体管204的源极端连接至置底晶体管206的漏极端，置底晶体管206的栅极端连接至第二WL(字元线WL2)，且置底晶体管206的源极端连接至源极线(SL)。当晶体管204及206实施为n型晶体管时，SL可连接至地；且当晶体管204及206实施为p型晶体管时，SL可连接至VDD。另外，TE 212耦接至位元线(BL)，此位元线(BL)用以自I/O电路108(图1)接收各种电压信号(例如，读取电压信号、程序化电压信号，此将在以下进行论述)。
字元线WL1及WL2中的每一者用以自I/O电路108(图1)接收控制信号以启用对所选PCRAM单元的存取(例如，以程序化或读取所选PCRAM单元)。施加至所选单元的字元线WL1及WL2的控制信号的电压位准可彼此类似，无论被程序化还是被读取。另一方面，在一些实施例中，基于所耦接的所选单元被程序化还是被读取，施加至未选单元的字元线WL1及WL2的控制信号的电压位准可彼此不同。
举例而言，当选择耦接至同一BL的诸多单元中的一者程序化时，施加至彼所选单元的字元线WL1及WL2的电压位准可类似(例如，均对应于高逻辑状态，若主动晶体管及置底晶体管均为n型晶体管的话)，而同时施加至其余(未选)单元的字元线WL1就字元线WL2的电压位准亦可类似(例如，均对应于低逻辑状态)。在另一实例中，当选择耦接至同一BL的诸多单元中的一者读取时，施加至彼所选单元的字元线WL1及WL2的电压位准可类似(例如，均对应于高逻辑状态，若主动晶体管及置底晶体管均为n型晶体管的话)，而同时施加至其余(未选)单元的字元线WL1就字元线WL2的电压位准即使仍对应于低逻辑状态仍可彼此不同。举例而言，字元线WL1(闸控未选单元的主动晶体管204)上呈现的电压位准可接近于0V，而字元线WL2(闸控置底晶体管206)上呈现的电压位准可略高于0V，例如，约0.1V，此可显著限制如上所述传导经过未选单元的漏电流。以下将关于图4A论述包括图2A中所示的PCRAM单元的记忆体装置100的操作细节。
记忆体阵列102的PCRAM单元中的每一者用以通过不可逆地或可逆地改变对应PC层的电阻状态(HRS或LRS)而在第一逻辑状态与第二逻辑状态之间切换。举例而言，当PC层214处于HRS状态时，对应PCRAM单元103可传导相对低位准的电流，其可对应于第一逻辑状态(例如，逻辑1)；且当PC层214处于LRS状态时，PCRAM单元103可传导相对高位准的电流，其可对应于第二逻辑状态(例如，逻辑0)。应注意，HRS与LRS之间的过渡可为不可逆的或可逆的。通过可逆过渡，PCRAM单元103(例如，如所制造)可呈现HRS，且在程序化之后，PCRAM单元103可切换至LRS。通过不可逆过渡，PCRAM单元103可充当一次性可程序化记忆体单元(例如，电熔丝(electrical fuse,efuse))。如所制造，此种efuse单元103可呈现LRS(或短路)且可在程序化之后不可逆地切换至HRS(或开路)。
图2B根据一些实施例绘示PCRAM单元103(图1)的另一实例配置。图2B中所示的PCRAM单元103大体上类似于图2A中所示的实例(例如，亦实施为2T1R PCRAM配置)，不同之处在于图2B实例进一步包括耦接在主动晶体管与置底晶体管之间的不同导电类型的晶体管。
如图2B中所示，PCRAM单元103包括电阻器252(至少由TE 262、PC层264及BE 206构成)、主动晶体管254及置底晶体管256，其大体上对应于关于图2A所描述的对应部件，例如，电阻器202(及其TE 212、PC层214及BE 216)、主动晶体管204及置底晶体管206。因此，以下论述将聚焦于连接至主动晶体管254与置底晶体管256之间的共用节点的晶体管258。
在一些实施例中，晶体管258具有与主动晶体管254及置底晶体管256的导电类型相反的导电类型。举例而言，主动晶体管254及置底晶体管256各自为n型晶体管，且晶体管258为p型晶体管。应了解，导电类型可切换，而仍在本揭示案的范畴内。在其中晶体管254及256为n型且晶体管258为p型的实例中，主动晶体管254的源极端及置底晶体管256的漏极端在共用节点处连接，且晶体管258通过其漏极端连接至此共同节点。另外，晶体管258由控制线(control line,CL)闸控并来源于供应电压259。
与图2A的实例类似，字元线WL1及WL2(图2B)中的每一者用以自I/O电路108(图1)接收控制信号以启用对所选PCRAM单元的存取(例如，以程序化或读取所选PCRAM单元)。施加至所选单元的字元线WL1及WL2的控制信号的电压位准可彼此类似，无论被程序化还是被读取。与图2A不同，施加至未选单元的字元线WL1及WL2的控制信号的电压位准可仍彼此类似，无论被程序化还是被读取。然而，在一些实施例中，当选择任一已耦接单元被读取时，未选单元的晶体管258用以接通(例如，经由CL)。
举例而言，当选择耦接至同一BL的诸多单元中的一者程序化时，施加至彼所选单元的字元线WL1及WL2的电压位准可类似(例如，均对应于高逻辑状态，若主动晶体管及置底晶体管均为n型晶体管的话)，而同时施加至其余(未选)单元的字元线WL1就字元线WL2的电压位准亦可类似(例如，均对应于低逻辑状态)。在一些实施例中，可关断耦接至BL的所有单元的晶体管258。在另一实例中，当选择耦接至同一BL的诸多单元中的一者读取时，施加至彼所选单元的字元线WL1及WL2的电压位准可类似(例如，均对应于高逻辑状态，若主动晶体管及置底晶体管均为n型晶体管的话)，而同时施加至其余(未选)单元的字元线WL1就字元线WL2的电压位准仍可彼此类似，但对应于低逻辑状态。在一些实施例中，所选单元的晶体管258可保持关断，而未选单元的晶体管258可接通。举例而言，字元线WL1及WL2(分别闸控未选单元的主动晶体管204及置底晶体管206)上呈现的电压位准可均接近于0V，而晶体管258接通以提升主动晶体管与置底晶体管之间的共用节点处的电压位准。此可显著限制如上所述传导经过未选单元的漏电流。以下将关于图4B论述包括图2B中所示的PCRAM单元的记忆体装置100的操作细节。
图3根据各种实施例绘示记忆体装置100(图1)的一部分的实例电路图。在图3的所绘示实例中，示出记忆体阵列102的四个PCRAM单元103A、103B、103C及103D。单元103A～103D中的每一者大体上类似于关于图2A或图2B所论述的PCRAM单元103。尽管示出四个PCRAM单元，但应了解，记忆体阵列102可具有任何数目个PCRAM单元，而仍在本揭示案的范畴内。
如以上关于图1所述，记忆体阵列102的PCRAM单元103形成为阵列，其中PCRAM单元布置在诸多列及诸多行之上。举例而言，PCRAM单元的子集沿此些行中的一者布置，且PCRAM单元的此子集中的每一者沿相应列布置。换言之，PCRAM单元中的每一者布置在列与行的交叉点处。如图3的实例中所示，PCRAM单元103A布置在列C1与行R1的交叉点处；PCRAM单元103B布置在列C1与行R2的交叉点处；PCRAM单元103C布置在列C1与行R3的交叉点处；且PCRAM单元103D布置在列C1与行R4的交叉点处。列C1包括第一位元线BL1及第一源极线SL1，而其他列(C2…CN)各自包括其相应的BL(位元线BL2,位元线BLN)及SL(未示出)。行R1包括字元线WL11及WL21；行R2包括字元线WL12及WL22；行R3包括字元线WL13及WL23；且行RM包括字元线WL1M及WL2M。
应注意，位元线及源极线不一定安置在记忆体阵列的列中，字元线亦不一定安置在记忆体阵列的行中。举例而言，在一些其他实施例中，位元线及源极线可沿记忆体阵列的诸多行中的对应一者安置，且字元线可沿同一记忆体阵列的诸多列中的对应一者安置，而仍在本揭示案的范畴内。
仍参考图3，PCRAM单元103中的每一者经由BL中的对应一者及WL中的对应一对可操作地耦接至I/O电路108。在各种实施例中，I/O电路108包括至少程序化电路及读取电路，其可分别经由相应的BL程序化及读取PCRAM单元103中的每一者，此将在如下图4A至图4B中论述。在以下论述中，PCRAM单元103各自被用作efuse，亦即，PCRAM单元103被制造成短路(处于LRS)且经程序化而为开路(处于HRS)。
图4A根据各种实施例绘示经由位元线BL1耦接至PCRAM单元103A～103D的I/O电路108的实例电路图。图4A的PCRAM单元103A～103D各自被实施为图2A的实例，亦即，在无耦接至一对晶体管之间的共用节点的额外晶体管的情况下，PCRAM电阻器串联耦接至此对晶体管。应理解，出于说明目的简化了图4A中所示的I/O电路108的电路图，且因此，I/O电路108可包括各种其他部件中的任一者，而仍在本揭示案的范畴内。
如图4A中所示，I/O电路108包括诸多晶体管M1、M2、M3、M4、M5、M6、M7、M8、M9、M10、M11、M12、M13及M14；参考电阻器Rref；及反相器INV1及INV2。I/O电路108的大多数晶体管可在供应电压VDD及接地下操作。在一些实施例中，晶体管M1、M2、M7、M9、M11、M13及M14可各自实施为p型晶体管；且晶体管M3、M4、M5、M6、M8、M10及M12可各自实施为n型晶体管。另外，晶体管M13及M14可至少充当用以程序化PCRAM单元103A～103D中的所选者的程序化电路的一部分；且晶体管M1至M6可至少充当读取PCRAM单元103A～103D中的所选者的读取电路的一部分，其中晶体管M7至M12为可选的。
为了程序化PCRAM单元103A～103D中的所选者(例如，PCRAM单元103A)，启用位元线BL1且启用字元线WL11及WL21，而不启用其余WL。关断晶体管M4(例如，通过将逻辑低信号施加至其栅极端)，借此使读取电路沿位元线BL1与PCRAM单元断开连接。另一方面，接通晶体管M13及M14(例如，通过将逻辑低信号施加至其栅极端)，借此使程序化电路沿位元线BL1连接至PCRAM单元。在接通之后，晶体管M13及M14(程序化电路)可经由位元线BL1将程序化电压VDDQ传播至所选PCRAM单元103A，而不会将程序化电压传播至未选PCRAM单元，例如，103B～103D。作为非限制性实例，当处于此程序化模式中时，程序化电压VDDQ可为约1.8V，可通过类似位准的电压信号(1.8V)启用字元线WL11及WL21，且可通过约0V的电压位准不启用其余WL(例如，字元线WL12、WL22、WL13、WL23、WL1M、WL2M)。
为了读取PCRAM单元103A～103D中的所选者(例如，PCRAM单元103A)，启用位元线BL1且启用字元线WL11及WL21，而不启用其余WL。接通晶体管M4(例如，通过将逻辑高信号施加至其栅极端)，借此使读取电路沿位元线BL1连接至PCRAM单元。另一方面，关断晶体管M13及M14(例如，通过将逻辑高信号施加至其栅极端)，借此使程序化电路沿位元线BL1与PCRAM单元断开连接。当晶体管M4接通时，晶体管M3、M5及M6接通。参考电阻器Rref可充当参考以与所选PCRAM单元的电阻值进行比较，借此允许反相器INV1及INV2在节点Y处输出逻辑状态。
举例而言，若所选PCRAM单元103A的电阻器处于LRS(例如，尚未程序化)，则传导经过参考电阻器Rref的电流可自流经晶体管M1至接地的第一电流路径镜像至流经晶体管M2及M4、所选PCRAM单元103A并接地的第二电流路径。如此，节点X处的电压位准被下拉至接地，其可接通晶体管M9以将VDD(逻辑高状态)传播至晶体管M12的栅极端。晶体管M12接通。接下来，可经由已接通的晶体管M12将反相器INV1的输入下拉至接地(逻辑低状态)。因此，反相器INV2可在节点Y处输出逻辑低状态。
若所选PCRAM单元103A的电阻器处于HRS(例如，已程序化)，则传导经过参考电阻器Rref的电流可自流经晶体管M1至地的第一电流路径镜像至流经晶体管M2及M4但不接地(因为PCRAM单元103A的电阻器呈现开路)的第二电流路径。如此，无法将节点X处的电压位准下拉至接地。实情为，节点X处的电压位准可经由晶体管M2保持在约VDD，亦即，VDD-Vth(晶体管M2的阈值电压)，其可关断晶体管M9。已关断的晶体管M9可导致晶体管M12被关断。再次参考晶体管M2，当其漏极端(节点X)被上拉至约VDD-Vth时，其栅极端可呈现类似的电压位准VDD-Vth，此继而接通晶体管M11以使得VDD(逻辑高状态)经由已接通的晶体管M11传播至反相器INV1的输入。因此，反相器INV2可在节点Y处输出逻辑高状态。
作为非限制性实例，当处于此读取模式中时，程序化电压VDDQ可保持在约1.8V，但晶体管M13及M14被关断。可通过对应于逻辑高状态的约0.75V的电压位准来启用字元线WL11及WL21。可通过对应于逻辑低状态的约0V的电压位准来不启用闸控主动晶体管204的其余WL(例如，字元线WL12、WL13、WL1M)；且亦可通过仍对应于逻辑低状态的略微高于0V的电压位准来不启用闸控置底晶体管206的其余WL(例如，字元线WL22、WL23、WL2M)。如上所论述，通过施加在所选PCRAM单元103A的主动晶体管204及置底晶体管206的栅极端上的逻辑高状态，可读出PCRAM单元103A的逻辑状态(取决于电阻器202是否被程序化)。另一方面，未选单元(例如，PCRAM单元103B～103D)中的每一者的主动晶体管204的栅极端被施加约0V的信号，且未选单元(例如，PCRAM单元103B～103D)中的每一者的置底晶体管206的栅极端被施加略微高于0V(例如，0.1V)的电压信号，借此确定彼些未选PCRAM单元被牢固地关断。
根据本揭示案的各种实施例，通过串联耦接在接地与主动晶体管之间的置底晶体管，连接至未选择单元的主动晶体管及置底晶体管的共用节点(节点Z)处的电压位准可以被上拉至高于接地。换言之，即使不在闸控置底晶体管206的WL处施加略高于零的电压，共用节点Z处的电压位准仍可被上拉至高于接地。然而，应理解，通过此略高于零的电压，亦可确保主动晶体管204保持关断。举例而言，跨置底晶体管的源极端及漏极端的电压降(例如，当源极端连接至接地时节点Z处的电压位准)与置底晶体管的阈值电压成正比。主动晶体管的源极端(亦即，节点Z)上呈现的电压位准可因此被上拉为非零电压，此导致主动晶体管具有负的Vgs。因此，可确保未选PCRAM单元中的每一者的主动晶体管保持关断，亦即，归因于明显低的漏电流。
图4B根据各种实施例绘示经由位元线BL1耦接至PCRAM单元103A～103D的I/O电路108的实例电路图。图4B的PCRAM单元103A～103D各自被实施为图2B的实例，亦即，在额外晶体管耦接至一对晶体管之间的共用节点的情况下，PCRAM电阻器串联耦接至此对晶体管。应了解，图4B中所示的I/O电路108的电路图与图4A的电路相同，且因此，以下论述将聚集于PCRAM单元的操作。
为了程序化PCRAM单元103A～103D中的所选者(例如，PCRAM单元103A)，启用位元线BL1且启用字元线WL11及WL21，而不启用其余WL。另外，所选及未选PRAM单元的晶体管258皆经由相应CL关断。关断晶体管M4(例如，通过将逻辑低信号施加至其栅极端)，借此使读取电路沿位元线BL1与PCRAM单元断开连接。另一方面，接通晶体管M13及M14(例如，通过将逻辑低信号施加至其栅极端)，借此使程序化电路沿位元线BL1连接至PCRAM单元。在接通之后，晶体管M13及M14(程序化电路)可经由位元线BL1将程序化电压VDDQ传播至所选PCRAM单元103A，而不会将程序化电压传播至未选PCRAM单元，例如，PCRAM单元103B～103D。作为非限制性实例，当处于此程序化模式中时，程序化电压VDDQ可为约1.8V，可通过类似位准的电压信号(1.8V)启用字元线WL11及WL21，可通过约0V的电压位准不启用其余WL(例如，字元线WL12、WL22、WL13、WL23、WL1M、WL2M)，且CL亦可被供应有约0V的电压位准。
为了读取PCRAM单元103A～103D中的所选者(例如，PCRAM单元103A)，启用位元线BL1且启用字元线WL11及WL21，而不启用其余WL。另外，经由相应CL关断所选PCRAM单元的晶体管258，而经由相应CL全部关断未选(例如，其余)PCRAM单元的晶体管258。接通晶体管M4(例如，通过将逻辑高信号施加至其栅极端)，借此使读取电路沿位元线BL1连接至PCRAM单元。另一方面，关断晶体管M13及M14(例如，通过将逻辑高信号施加至其栅极端)，借此使程序化电路沿位元线BL1与PCRAM单元断开连接。当晶体管M4接通时，晶体管M3、M5及M6接通。参考电阻器Rref可充当参考以与所选PCRAM单元的电阻值进行比较，借此允许反相器INV1及INV2在节点Y处输出逻辑状态。
作为非限制性实例，当处于此读取模式中时，程序化电压VDDQ可保持在约1.8V，但晶体管M13及M14被关断。可通过对应于逻辑高状态的约0.75V的电压位准启用字元线WL11及WL21。另外，闸控所选单元103A的晶体管的CL可被供应有亦为约0.75V的电压位准，借此关断所选单元103A的晶体管258。可通过对应于逻辑低状态的约0V的电压位准不启用闸控未选单元的主动晶体管及置底晶体管的其余WL(例如，字元线WL12、WL22、WL1M、WL2M)。如上所论述，通过施加在所选PCRAM单元103A的主动晶体管204及置底晶体管206的栅极端上的逻辑高状态，可读出PCRAM单元103A的逻辑状态(取决于电阻器202是否被程序化)。另一方面，未选单元(例如，PCRAM单元103B～103D)中的每一者的主动晶体管及置底晶体管的栅极端被施加约0V的信号。然而，未选单元的晶体管258皆接通，借此将主动晶体管的源极端(亦即，节点Z)上呈现的电压位准上拉至非零电压(例如，高于0V)，此导致主动晶体管具有负的额Vgs。因此，可确保未选PCRAM单元中的每一者的主动晶体管保持关断，亦即，归因于明显低的漏电流。
图5根据一些实施例绘示操作(例如，读取)包括诸多当前所揭示的记忆体单元(例如，图2A或图2B的记忆体单元103)的实例记忆体装置的实例方法500的流程图。应注意，方法500仅为实例，且并不意欲限制本揭示案。因此，应理解，可在图5的方法500之前、在其期间及/或在其之后提供额外步骤或操作，且本文中可能仅简要地描述一些其他操作。
简言之，方法500以提供诸多记忆体单元的操作502开始，记忆体单元中的每一者包括串联耦接的电阻器、第一晶体管及第二晶体管。接下来，方法500进行至启用要读取记忆体单元中的一者的操作504。方法500接着进行至不启用记忆体单元中的其余者的操作506。在各种实施例中，当读取已启用的记忆体单元时，连接在其余记忆体单元中的每一者的第一晶体管及第二晶体管之间的节点具有大于零的电压位准。
在操作502中，提供诸多记忆体单元，其中每一者至少包括串联耦接的电阻器、第一晶体管及第二晶体管。举例而言，在图2A中，记忆体单元中的每一者(例如，记忆体单元103)包括具有可变电阻的电阻器(例如，PCRAM电阻器202)、串联连接至此电阻器的一个端部的第一电阻器(例如，主动晶体管204)，及串联连接至第一晶体管的第二晶体管(例如，置底晶体管206)。举例而言，在图2B中，记忆体单元中的每一者(例如，103)包括具有可变电阻的电阻器(例如，PCRAM电阻器252)、串联连接至此电阻器的一个端部的第一电阻器(例如，主动晶体管254)、串联连接至第一晶体管的第二晶体管(例如，置底晶体管256)，及连接至第一及第二晶体管之间的共用节点的第三晶体管(例如，晶体管258)。
另外，记忆体单元(实施为图2A或图2B的实例)布置成阵列，其中诸多位元线(BL)、诸多源极线(SL)及诸多第一及第二字元线(WL)在记忆体单元中的对应者处彼此交叉。举例而言，每一记忆体单元的电阻器的另一端部连接至BL(例如，图3的位元线BL1、BL2…BLN)中的对应者，每一记忆体单元的第一晶体管的栅极端连接至第一WL(例如，图3的字元线WL11、WL12、WL13…WL1M)中的对应者，每一记忆体单元的第二晶体管的栅极端连接至第二WL(例如，图3的字元线WL21、WL22、WL23…WL2M)中的对应者，且每一记忆体单元的第二晶体管的源极端连接至SL(例如，图3的源极线SL1)中的对应者。
在各种实施例中，记忆体单元中的每一者的第一(主动)晶体管及第二(置底)晶体管的栅极端可耦接至相应WL。举例而言，在图2A至图2B中，主动晶体管204/254由第一WL(字元线WL1)闸控(例如，第一WL中的一者，图3的字元线WL11、WL12、WL13…WL1M)；且置底晶体管206/256由第二WL(字元线WL2)闸控(例如，第二WL中的一者，图3的字元线WL21、WL22、WL23…WL2M)。在一些替代的或额外的实施例中，第一WL及第二WL可组合为单个WL，而仍在本揭示案的范畴内。
在操作504及506中，启用记忆体单元中的一者要被读取，且不启用其他记忆体单元会被存取。可同时地执行操作504及506。在一些实施例中，操作504包括至少启用分别闸控被启用记忆体单元的第一及第二晶体管(例如，通过将各自具有逻辑高状态的信号施加在彼些WL上，若晶体管为n型的话)的一对第一及第二WL；且操作506包括至少不启用分别闸控记忆体单元中的其余者的第一及第二晶体管(例如，通过将各自具有逻辑低状态的信号施加在彼些WL上，若晶体管为n型的话)的其余对第一及第二WL。
另外，在一些实施例中，当将记忆体单元实施为图2A的实例时，施加在其余对第一及第二WL(亦即，可操作地耦接至未被启用单元的第一及第二WL)上的信号可不同。举例而言，施加在第一WL(闸控主动晶体管204)上的信号可大体上接近于0V，且施加在第二WL(闸控置底晶体管206)上的信号可略高于0V。然而，应了解，在一些其他实施例中，彼两个信号可彼此类似(例如，均为约0V)。在一些实施例中，当记忆体单元实施为图2B的实例时，施加在其余对第一及第二WL(亦即，可操作地耦接至未被启用单元的第一及第二WL)上的信号可彼此类似。举例而言，施加在第一WL(闸控主动晶体管254)上及第二WL(闸控置底晶体管256)上的信号可均大体上接近于0V。然而，根据本揭示案的各种实施例，应接通未被启用单元中的每一者的晶体管258。
在其中记忆体单元的第一及第二晶体管实施为n型晶体管的实施例中，SL通常连接至地。在本揭示案的各种实施例中，通过串联耦接在地与第一晶体管之间的第二晶体管，连接在未被启用单元中的每一者的第一晶体管及第二晶体管之间的共用节点处的电压位准可被上拉至高于第一晶体管的栅极端上呈现的电压位准(逻辑低状态，例如，0V)。因此，第一晶体管上呈现负的Vgs。因此，可确保未被启用单元中的每一者的第一晶体管保持关断，亦即，归因于当读取被启用单元时明显低的漏电流。
在本揭示案的一个态样中，揭示一种记忆体装置。此记忆体装置包括位元线(BL)；源极线(SL)；及分别可操作地耦接在BL与SL之间的多个非挥发性记忆体单元。多个非挥发性记忆体单元中的每一者包括彼此串联耦接的具有可变电阻的电阻器、第一晶体管及第二晶体管。响应于非挥发性记忆体单元的第一者不被读取且非挥发性记忆体单元的第二者被读取，连接在第一非挥发性记忆体单元的第一及第二晶体管之间的第一节点处的电压位准大于零。
在一实施例中，连接在第二非挥发性记忆体单元的第一晶体管及第二晶体管之间的第二节点处的电压位准等于零。
在一实施例中，记忆体装置进一步包括第一字元线以及第二字元线。第一字元线用以通过第一电压闸控第一非挥发性记忆体单元的第一晶体管。第二字元线用以通过第二电压闸控第一非挥发性记忆体单元的第二晶体管。第二电压大于第一电压，借此导致第一节点处的电压位准大于零。
在一实施例中，非挥发性记忆体单元中的每一者进一步包括第三晶体管。第三晶体管具有连接至第一晶体管及第二晶体管两者的第一源极/漏极端。记忆体装置进一步包括第一字元线以及第二字元线。第一字元线用以通过第一电压闸控第一非挥发性记忆体单元的第一晶体管。第二字元线用以通过第二电压闸控第一非挥发性记忆体单元的第二晶体管。第一非挥发性记忆体单元的第三晶体管接通，借此导致第一节点处的电压位准大于零。
在一实施例中，第一电压大体上等于第二电压。
在一实施例中，第一晶体管及第二晶体管具有第一导电类型，且第三晶体管具有相反的第二导电类型。
在一实施例中，第三晶体管具有第二源极/漏极端，第二源极/漏极端在大体上等于第一节点处的电压位准的供应电压下被偏压。
在一实施例中，电阻器具有连接至位元线的第一端及连接至第一晶体管的第一源极/漏极端的第二端，第一晶体管具有连接至第二晶体管的第一源极/漏极端的第二源极/漏极端，且第二晶体管具有连接至源极线的第二源极/漏极端。
在一实施例中，第一晶体管及第二晶体管均为n型晶体管。
在一实施例中，第一晶体管及第二晶体管均为p型晶体管。
在一实施例中，电阻器包括具有可变电阻的相变层。
在本揭示案的另一态样中，揭示一种记忆体装置。此记忆体装置包括非挥发性记忆体单元，其包括电阻器、第一晶体管及第二晶体管。电阻器可操作地耦接至位元线(BL)。第一晶体管串联连接至电阻器且由第一字元线(字元线WL1)闸控。第二晶体管串联连接至第一晶体管，可操作地耦接至源极线(SL)并由第二字元线(字元线WL2)闸控。当字元线WL1及WL2未被启用而BL被启用用于读取亦可操作地耦接同一BL的相邻的非挥发性记忆体单元时，共同连接至第一及第二晶体管两者的节点处的电压位准增大至高于零。
在一实施例中，电阻器包括相变层，相变层以可变电阻为特征。
在一实施例中，第一字元线及第二字元线分别被施加第一电压及第二电压，且其中第一电压小于第二电压以使得节点处的电压位准增大至高于零。
在一实施例中，第一电压大体上等于0伏特且第二电压大于0伏特。
在一实施例中，非挥发性记忆体单元进一步包括第三晶体管。第三晶体管具有连接至节点的第一源极/漏极端以及连接至供应电压的第二源极/漏极端。第一字元线及第二字元线分别被施加第一电压及第二电压，且其中第一电压等于第二电压。
在一实施例中，第三晶体管接通以使得节点处的电压位准增大至高于零。
在本揭示案的另一态样中，揭示一种用于操作记忆体装置的方法。此方法包括提供耦接在位元线(BL)与源极线(SL)之间的多个记忆体单元。多个记忆体单元中的每一者包括可操作地耦接至BL的电阻器、串联连接至电阻器的第一晶体管，及串联连接至第一晶体管且可操作地耦接至SL的第二晶体管。此方法包括通过至少执行如下各者来读取多个记忆体单元中的一者：(i)启用多个字元线(WL)中的分别闸控记忆体单元的第一及第二晶体管的第一对；及(ii)不启用多个WL中的分别闸控多个记忆体单元中的其余者的第一及第二晶体管的其余对。连接在其余记忆体单元中的每一者的第一及第二晶体管之间的相应节点具有大于零的电压位准。
在一实施例中，方法进一步包括：分别在未被启用的字元线对的每一者上施加第一电压位准及第二电压位准。第一电压位准大体上接近于0伏特，且第二电压位准大于0伏特。
在一实施例中，记忆体单元中的每一者进一步包括连接至第一晶体管及第二晶体管两者的第三晶体管。方法进一步包括：分别在未被启用的字元线对的每一者上施加第一电压位准及第二电压位准，其中第一电压位准及第二电压位准均大体上接近于0伏特；以及接通剩余记忆体单元中的每一者的第三晶体管。
如本文中所使用，术语“约”及“大致”大体意谓规定值的加或减10％。举例而言，约0.5将包括0.45及0.55，约10将包括9至11，约1000将包括900至1100。
前文概述了若干实施例的特征，使得熟悉此项技术者可较佳地理解本揭示案的态样。熟悉此项技术者应了解，他们可容易地使用本揭示案作为设计或修改用于实现相同目的及/或达成本文中所介绍的实施例的相同优势的其他制程及结构的基础。熟悉此项技术者亦应认识到，此些等效构造不脱离本揭示案的精神及范畴，且他们可在不脱离本揭示案的精神及范畴的情况下在本文作出各种改变、代替及替换。

Claims (10)

1.一种记忆体装置，其特征在于，包括：
一位元线；
一源极线；以及
多个非挥发性记忆体单元，分别可操作地耦接在该位元线与该源极线之间；
其中该些非挥发性记忆体单元中的每一者包括具有一可变电阻的一电阻器、一第一晶体管及一第二晶体管，该电阻器、该第一晶体管及该第二晶体管彼此串联耦接；以及
其中响应于该非挥发性记忆体单元的一第一非挥发性记忆体单元不被读取且该非挥发性记忆体单元的一第二非挥发性记忆体单元被读取，连接在该第一非挥发性记忆体单元的该第一晶体管及该第二晶体管之间的一第一节点处的电压位准大于零。
2.如权利要求1所述的记忆体装置，其特征在于，其中连接在该第二非挥发性记忆体单元的该第一晶体管及该第二晶体管之间的一第二节点处的电压位准等于零。
3.如权利要求1所述的记忆体装置，其特征在于，进一步包括：
一第一字元线，用以通过一第一电压闸控该第一非挥发性记忆体单元的该第一晶体管；以及
一第二字元线，用以通过一第二电压闸控该第一非挥发性记忆体单元的该第二晶体管；
其中该第二电压大于该第一电压，借此导致该第一节点处的电压位准大于零。
4.如权利要求1所述的记忆体装置，其特征在于，其中该些非挥发性记忆体单元中的每一者进一步包括一第三晶体管，该第三晶体管具有连接至该第一晶体管及该第二晶体管两者的一第一源极/漏极端，该记忆体装置进一步包括：
一第一字元线，用以通过一第一电压闸控该第一非挥发性记忆体单元的该第一晶体管；以及
一第二字元线，用以通过一第二电压闸控该第一非挥发性记忆体单元的该第二晶体管；
其中该第一非挥发性记忆体单元的该第三晶体管接通，借此导致该第一节点处的电压位准大于零。
5.如权利要求4所述的记忆体装置，其特征在于，其中该第一电压大体上等于该第二电压。
6.如权利要求4所述的记忆体装置，其特征在于，其中该第一晶体管及该第二晶体管具有一第一导电类型，且该第三晶体管具有相反的一第二导电类型。
7.如权利要求4所述的记忆体装置，其特征在于，其中该第三晶体管具有一第二源极/漏极端，该第二源极/漏极端在大体上等于该第一节点处的电压位准的一供应电压下被偏压。
8.如权利要求1所述的记忆体装置，其特征在于，其中该电阻器具有连接至该位元线的一第一端及连接至该第一晶体管的一第一源极/漏极端的一第二端，该第一晶体管具有连接至该第二晶体管的一第一源极/漏极端的一第二源极/漏极端，且该第二晶体管具有连接至该源极线的一第二源极/漏极端。
9.一种记忆体装置，其特征在于，包括：
一非挥发性记忆体单元，包括一电阻器、一第一晶体管及一第二晶体管；
其中该电阻器可操作地耦接至一位元线；该第一晶体管串联连接至该电阻器且由一第一字元线闸控；且该第二晶体管串联连接至该第一晶体管，该第二晶体管可操作地耦接至一源极线并由一第二字元线闸控；以及
其中当该第一字元线及该第二字元线未被启用但该位元线被启用用于读取亦可操作地耦接至相同的该位元线的一相邻非挥发性记忆体单元时，共同连接至该第一晶体管及该第二晶体管两者的一节点处的一电压位准增大至高于零。
10.一种用于操作一记忆体装置的方法，其特征在于，包括：
提供耦接在一位元线与一源极线之间的多个记忆体单元，其中该些记忆体单元中的每一者包括可操作地耦接至该位元线的一电阻器、串联连接至该电阻器的一第一晶体管以及串联连接至该第一晶体管且可操作地耦接至该源极线的一第二晶体管；以及
通过至少执行如下各者来读取该些记忆体单元中的一者：(i)启用多个字元线中的一第一字元线对，该第一字元线对分别闸控该记忆体单元的该第一晶体管及该第二晶体管；以及(ii)不启用该些字元线的剩余的多个字元线对，该些字元线对分别闸控该些记忆体单元中的多个剩余记忆体单元的该第一晶体管及该第二晶体管；
其中连接在该些剩余记忆体单元中的每一者的该第一晶体管及该第二晶体管之间的相应节点具有大于零的一电压位准。
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