CN110010179B - 电阻式随机存取存储器件及其操作方法 - Google Patents

电阻式随机存取存储器件及其操作方法 Download PDF

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Abstract

本发明的实施例提供了一种存储器架构及其操作方法。存储器架构包括：多个单元阵列，每个单元阵列均包括多个位单元，其中，多个单元阵列中的每个位单元均使用相应的可变电阻介电层以在第一和第二逻辑状态之间转换；以及控制逻辑电路，连接至多个单元阵列，并且被配置为使第一信息位作为第一信息位的原始逻辑状态和第一信息位的逻辑互补逻辑状态写入一对单元阵列的相应位单元中，其中，相应的可变电阻介电层通过使用相同的沉积设备方案形成并且具有不同的直径。

Description

电阻式随机存取存储器件及其操作方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及电阻式随机存取存储器件及其操作方法。
背景技术
用作存储器件或包括存储器部分的集成电路非常流行并且在电子世界中提供多种功能。电阻式随机存取存储器(RRAM)器件是使用半导体制造方法形成的非易失性存储器型器件。RRAM器件与导电桥接RAM(CBRAM)和相变存储器件有一些相似之处。
通常，RRAM器件的工作原理是：通常绝缘的电介质可以通过在施加足够高的电压之后形成的细丝或导电路径导电。导电路径形成可以由不同的机制产生，不同的机制包括但不限于缺陷、金属迁移、氧空位等。可以在RRAM器件中使用各种不同的介电材料。一旦形成细丝或导电路径，其可以分别通过适当地施加电压来复位(即，断裂，导致高电阻状态(HRS))或置位(即，重新形成，导致低电阻状态(LRS))。
发明内容
根据本发明的一个方面，提供了一种存储器架构，包括：多个单元阵列，每个单元阵列均包括多个位单元，其中，所述多个单元阵列中的每个位单元均使用相应的可变电阻介电层以在第一逻辑状态和第二逻辑状态之间转换；以及控制逻辑电路，连接至所述多个单元阵列，并且被配置为使第一信息位作为所述第一信息位的原始逻辑状态和所述第一信息位的逻辑互补逻辑状态写入一对单元阵列的相应位单元，其中，所述相应的可变电阻介电层通过使用相同的沉积设备方案形成并且具有不同的直径。
根据本发明的另一个方面，提供了一种存储器架构，包括：第一单元阵列，包括第一多个位单元；第二单元阵列，包括第二多个位单元；第三单元阵列，包括第三多个位单元；以及控制逻辑电路，连接至所述第一单元阵列、所述第二单元阵列和所述第三单元阵列，并且被配置为使第一信息位作为所述第一信息位的原始逻辑状态和所述第一信息位的逻辑互补逻辑状态写入所述第一单元阵列和所述第二单元阵列的相应位单元，以及将第二信息位作为所述第二信息位的原始逻辑状态写入所述第三单元阵列的位单元，从而使得所述第一单元阵列和所述第二单元阵列的相应位单元具有第一耐久性并且所述第三单元阵列的位单元具有第二耐久性，其中，所述第一耐久性包括所述第一单元阵列和所述第二单元阵列的相应位单元可以在相应的不同电阻状态之间转换的最大循环数，并且所述第二耐久性包括所述第三单元阵列的位单元可以在相应的不同电阻状态之间转换的最大循环数。
根据本发明的又一个方面，提供了一种操作存储器架构的方法，包括：提供包括多个存储单元阵列的存储器架构，其中，所述多个存储单元阵列中的相应存储单元共享通用可变电阻介电层；选择所述多个存储单元阵列的第一存储单元阵列和第二存储单元阵列以用于具有第一耐久性的第一应用；选择所述多个存储单元阵列的第三存储单元阵列以用于具有第二耐久性的第二应用；将第一信息位作为所述第一信息位的原始逻辑状态和互补逻辑状态写入所述第一存储单元阵列和所述第二存储单元阵列的相应存储单元中；以及将第二信息位作为所述第二信息位的原始逻辑状态写入所述第三存储单元阵列的存储单元中，其中，所述第一耐久性包括所述第一单元阵列和所述第二单元阵列的相应存储单元可以在相应的不同电阻状态之间转换的最大循环数，并且所述第二耐久性包括所述第三单元阵列的存储单元可以在相应的不同电阻状态之间转换的最大循环数。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的电阻式随机存取存储器(RRAM)架构的示例性框图。
图2示出了根据一些实施例的图1的RRAM架构的RRAM宏的示例性框图。
图3示出了根据一些实施例的图2的RRAM宏108的RRAM单元阵列的一个的RRAM单元的示例性示意图。
图4示出了根据一些实施例的图1的RRAM架构的示例性示意图。
图5A示出了根据一些实施例的图1的RRAM架构的字线(WL)信号源电路的示例性示意图。
图5B示出了根据一些实施例的图1的RRAM架构的位线(BL)信号源电路的示例性示意图。
图5C示出了根据一些实施例的图1的RRAM架构的感测放大器和输入/输出(I/O)电路的部分的示例性示意图。
图5D示出了根据一些实施例的两种类型的感测放大器电路的示例性操作比较。
图6示出了根据一些实施例的操作图1的RRAM架构的示例性方法的流程图。
图7示出了根据一些实施例的制造图2的RRAM宏的示例性方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，应当理解，当一个元件被称为“连接至”或“耦合至”另一元件时，它可以直接连接至或耦合至另一元件，或可以存在介于中间的元件。
近年来，已经出现了非传统非易失性存储器(NVM)器件，诸如铁电随机存取存储器(FRAM)器件、磁阻式随机存取存储器(MRAM)器件、相变随机存取存储器(PRAM)器件和电阻式随机存取存储器(RRAM)器件。具体地，在高电阻状态和低电阻状态之间表现出切换行为的RRAM器件具有超越传统NVM器件的各种优势。这些优势包括例如与当前互补金属氧化物半导体(CMOS)技术兼容的制造步骤、低成本制造、紧凑结构、灵活可扩展性、快速切换、高集成密度等。
通常，RRAM器件，或更具体地，RRAM单元，包括上(阳极)电极和下(阴极)电极，其中，可变电阻介电层介于上电极和下电极之间。在一些实例中，RRAM单元还可以包括介于上电极和可变电阻介电层之间的覆盖层，从而使得RRAM单元具有双极切换行为。本文使用的术语“双极”是指RRAM单元的两个电压极性：在上电极和下电极两端施加第一极性电压表现出第一导电行为，以及在上电极和下电极两端施加第二极性(与第一极性相反的极性)电压表现出第二导电行为。
如上所述，在对RRAM单元的写入操作期间，在上电极和下电极两端施加“置位”电压以将可变电阻介电层从第一电阻率(例如，高电阻状态(HRS))改变为第二电阻率(例如，低电阻状态(LRS))。类似地，在上电极和下电极两端施加“复位”电压，以将可变电阻介电层从第二电阻率变回第一电阻率，例如，从LRS变为HRS。因此，在LRS和HRS分别对应于逻辑“1”和逻辑“0”状态(反之亦然)的情况下，“置位”和“复位”电压可以用于在RRAM单元中存储数字信息位。
各个品质因数用于评估RRAM单元的性能。具体地，在各个品质因数中，RRAM单元的耐久性通常用于评估RRAM单元适合哪种应用。RRAM单元的耐久性指RRAM单元在RRAM单元的HRS和LRS变得难以区分之前可以承受的循环(从HRS至LRS，反之亦然)数。根据其中将使用RRAM单元的应用类型，可以为特定应用选择具有特定耐久性水平或范围的RRAM单元。例如，当RRAM单元用于电熔丝(eFuse)时，电熔丝RRAM单元的耐久性通常小于约10个循环。在另一实例中，当RRAM单元用作多次可编程(MTP)存储器件时，MTP RRAM器件的耐久性通常介于约10至1000个循环之间。在另一实例中，当RRAM单元用于存储数据(例如，闪速存储器件)时，这种RRAM单元的耐久性通常介于约10000至100000个循环之间。可以通过选择RRAM单元中的可变电阻介电层的特定厚度和/或晶体结构来确定RRAM单元的品质因数(例如，耐久性、记忆时间等)，如下面进一步详细描述的。
为了在单个芯片/管芯上制造具有可以在多种应用(每个应用都需要各自不同的耐久性)中使用的多个RRAM单元的RRAM器件，通常，通常使用多个方案形成多个可变电阻介电层，每个可变电阻介电层均具有不同的厚度和/或晶体结构。因此，可以使用额外量的时间/成本/制造步骤来生产可以在两个或多种应用中使用的RRAM器件。因此，传统的RRAM器件不是在每个方面都已完全令人满意。
本发明的实施例提供了一种新型RRAM架构，新型RRAM架构包括集成为RRAM宏的多个RRAM单元阵列，其中，每个RRAM单元阵列均包括多个RRAM单元。在一些实施例中，多个RRAM单元阵列的至少一对被配置为通过写入操作在相应的RRAM单元中将一个信息位呈现为两个互补逻辑状态。也就是说，该对RRAM单元阵列中的一个RRAM单元阵列中的RRAM单元被配置为将信息位呈现为其原始逻辑状态；并且该对RRAM单元阵列中的另一个RRAM单元阵列中的RRAM单元被配置为将信息位呈现为其互补逻辑状态。因此，当与依赖于固定参考电流信号来读出相应逻辑状态的传统RRAM器件相比时，公开的RRAM架构的该对RRAM单元阵列在被读出时可以在相应读取电流信号之间呈现更大的差异，这进而可以降低写入电压信号的量级(例如，如上所述的置位/复位电压)。因此，这样的一对RRAM单元阵列可以用于需要更高耐久性的应用。
此外，在一些实施例中，RRAM宏可以包括与该对RRAM单元阵列不同的至少一个RRAM单元阵列，该至少一个阵列被配置为以将信息位呈现为其相应的逻辑状态。根据一些实施例，这种RRAM单元阵列可以用于需要较低耐久性的应用。在一些实施例中，RRAM宏的每个RRAM单元阵列使用具有特定厚度和/或晶体结构的通用可变电阻介电层，该通用可变电阻介电层通过使用同一方案形成在其相应的RRAM单元中。因此，即使当仅使用单个方案来形成相应的可变电阻介电层时，公开的RRAM架构可以通过使用单个方案在单个芯片上结合适用于多种应用(例如，eFuse、MTP、数据存储等)的多个RRAM单元阵列，而不需要在传统的RRAM器件中可见的额外的时间/成本/制造步骤。这是因为单个芯片上的不同RRAM单元阵列可以具有不同的存储元件，例如，可变电阻介电层，就不同直径而言，以满足不同的操作耐久性。
图1示出了根据各个实施例的公开的RRAM架构100的示例性框图。如图所示，RRAM架构100形成在单个芯片/管芯102上，并且RRAM架构100包括控制逻辑电路104、连接至控制逻辑电路104的信号源电路106以及分别连接至控制逻辑电路104和信号源电路106的至少一个RRAM宏108。虽然可以将任何数量的RRAM宏集成至RRAM架构100中并且保持在本发明的范围内，但是为了清楚起见，在图1示出的实施例中示出了一个RRAM宏(例如，108)。
在一些实施例中，RRAM宏108包括多个RRAM单元阵列，每个RRAM单元阵列均包括多个RRAM单元，这将参照图2和图3讨论。在一些实施例中，控制逻辑电路104被配置为使多个RRAM单元阵列的至少一对将单个信息位呈现为其原始和互补逻辑状态，以使这样的一对RRAM单元阵列适用于更高耐久性应用；并且使多个RRAM单元阵列中的至少另一个将单个信息位呈现为其原始逻辑状态以使这种RRAM单元阵列适用于较低耐久性应用。在一些实施例中，可以由电压转换器(例如，电荷泵)提供的信号源电路106被配置为向RRAM宏108的RRAM单元提供一个或多个电压信号以用于相应的读取/写入操作。将参照图5A和图5B讨论信号源电路106的细节。
图2示出了根据一些实施例的图1的RRAM架构100的RRAM宏108的示例性框图的顶视图。RRAM架构100在图1中未示出的其它RRAM宏可以每个均与图2示出的实施例的RRAM宏108基本类似。如图2所示，RRAM宏108包括RRAM单元阵列202、204和206、字线(WL)驱动器208、210和212、顶部接收器(sink)214、底部接收器216和输入/输出(I/O)电路218。虽然RRAM宏108在图2示出的实施例中包括三个RRAM单元阵列，但是应当理解，RRAM宏108可以包括任何多个RRAM单元阵列，同时保持在本发明的范围内。
在一些实施例中，RRAM宏108的每个RRAM单元阵列均与相应的WL驱动器连接。例如，RRAM单元阵列202与WL驱动器208连接；RRAM单元阵列204与WL驱动器210连接；并且RRAM单元阵列206与WL驱动器212连接。另一方面，根据本发明的一些实施例，顶部和底部接收器214/216和I/O电路218(其包括感测放大器、多路复用器、位线驱动器等，如将在下面讨论的)可以由RRAM单元阵列202至206共享。换句话说，顶部和底部接收器214/216和I/O电路218可以在操作RRAM宏108时由顶部和底部接收器214/216和I/O电路218全局使用。
在一些实施例中，RRAM单元阵列202具有与RRAM单元阵列204、206的存储元件大小或直径不同的存储元件。例如，RRAM单元阵列202中的每个单元均可以具有较小的直径，这意味着与RRAM单元阵列204、206中的单元相比，具有更高的工作电压电平和更低的耐久性。当所有RRAM单元阵列202、204、206是相同类型的电路(例如，利用一个单元来表示一个位的所有1c1b电路)时，可以应用这一点。对于实现不同直径但具有相同厚度和晶体结构的不同单元，可以通过控制单元的布局尺寸使用相同方案来制造单元。例如，可以使用相同方案在一个RRAM宏中制造具有例如1至10个循环的耐久性的RRAM单元阵列202和具有例如10000和100000个循环的耐久性的RRAM单元阵列204、206。
图3示出了根据一些实施例的图2的RRAM宏108的RRAM单元阵列202/204/206的一个阵列的RRAM单元300的示例性示意图。在图3示出的实施例中，示例性RRAM单元300包括电阻器302和串联连接至电阻器302的晶体管304，其可以分别用于提供RRAM单元阵列202/204/206的每个其它RRAM单元的相应电阻器和晶体管。这种RRAM单元300通常称为1-晶体管-1电阻器(1T1R)配置。虽然在图3中，RRAM单元阵列202/204/206的RRAM单元(例如，300)实现为1T1R配置，但是RRAM单元阵列202/204/206的RRAM单元可以使用具有可变电阻特性的各种结构中的任何一种，各种结构诸如例如，1-二极管-1-电阻器(1D1R)配置、1-选择器-1-电阻器(1S1R)配置、1-晶体管-多电阻器(1T-多R)配置等，同时保持在本发明的范围内。
如图3所示，电阻器302形成为多层堆叠件，多层堆叠件包括顶电极312、覆盖层322、可变电阻介电层332和底电极342。在一些实施例中，顶电极312可以由选自：Pt、TiN/Ti、TiN、Ru、Ni以及它们的组合的材料中的至少一种形成；覆盖层322可以由过渡金属材料中的至少一种形成，过渡金属材料诸如Ti、Ni、Hf、Nb、Co、Fe、Cu、V、Ta、W、Cr以及它们的组合；可变电阻介电层332可以由过渡金属氧化物材料中的至少一种形成，过渡金属氧化物材料诸如TiOx、NiOx、HfOx、NbOx、CoOx、FeOx、CuOx、VOx、TaOx、WOx、CrOx以及它们的组合；并且底电极342可以由选自TiN、TaN、W、Pt以及它们的组合的材料中的至少一种形成。在一些实施例中，可变电阻介电层332可以包括高k介电层。
为了操作(例如，写入逻辑状态)形成为1T1R配置的RRAM单元300，通常，使能/选择信号通过连接至晶体管304的栅极的字线(WL)首先激活(即，导通)晶体管304，并且然后通过分别连接至电阻器302的顶电极312和晶体管304的源极的位线(BL)和源极线(SL)在RRAM单元300两端施加电压信号(例如，置位电压或复位电压)。例如，为了将逻辑1写入RRAM单元300，在RRAM单元300两端施加置位电压(例如，当SL连接至地时，BL施加有置位电压，或当BL连接至地时，SL施加有置位电压)，以使可变电阻介电层332切换到LRS(低电阻状态)；并且为了将逻辑0写入RRAM单元300，在RRAM单元300两端施加具有比置位电压更低的量级的复位电压(例如，当SL连接至地时，BL施加有复位电压，或当BL连接至地时，SL施加有复位电压)以使可变电阻介电层332切换到HRS(高电阻状态)。类似地，为了从RRAM单元300读出写入的逻辑状态，在激活晶体管304之后，在RRAM单元300两端施加通常具有比置位和复位电压的量级更低的量级的读取电压，并且基于传导通过RRAM单元的电流信号的量级(其由于可变电阻介电层332的电阻状态而变化)，可以确定写入RRAM单元300的逻辑状态。
在一些实施例中，用于写RRAM单元的置位和复位电压的相应极性不一定相同。具体地，当极性相同(例如，都为正极性或都为负极性)时，RRAM单元通常称为单极RRAM单元；并且当极性彼此不同时(例如，一个为正极性而另一个为负极性)，RRAM单元通常称为双极RRAM单元。根据一些实施例，RRAM宏108的RRAM单元阵列202/204/206的每个RRAM单元均可以是双极或者单极RRAM单元。
通常，使用特定方案，通过例如原子层沉积(ALD)、化学汽相沉积(CVD)、金属有机化学汽相沉积(MOCVD)等的沉积来形成可变电阻介电层(例如，过渡金属氧化物层)332，以具有特定的厚度和晶体结构。方案可以包括控制沉积设备的各种控制参数，例如，气体流速、室压、气体管线的分压、温度等。为了形成具有特定厚度和晶体结构的可变电阻介电层，可以选择各种控制参数中每个的特定值。在一些实施例中，RRAM宏108的RRAM单元阵列202/204/206的RRAM单元的每个均由单个方案形成。
图4示出了根据一些实施例的图1的RRAM架构100的示例性电路示意图400。虽然在图4的示例性电路示意图400中，RRAM单元阵列202、204和206每个均包括一个RRAM单元，但是应当理解，在一些实施例中，RRAM单元阵列202、204和206的每个均包括以列-行配置布置的多个RRAM单元，其中，每行均包括相应的WL，并且每列均包括相应的BL和SL，并且多个RRAM单元的每个均布置在列(BL/SL)和行(WL)的相应交叉点处。
例如，RRAM单元阵列202的多个RRAM单元的RRAM单元402布置在RRAM单元阵列202的多行的第一行(例如，包括WL 410的行)和多列的第一列(例如，包括BL 408-1和SL 412-1的列)的交叉点处；RRAM单元阵列204的多个RRAM单元的RRAM单元404布置在RRAM单元阵列204的多行的第一行(例如，包括WL 414的行)和多列的第一列(例如，包括BL 408-2和SL412-2的列)的交叉点处；并且RRAM单元阵列206的多个RRAM单元的RRAM单元406布置在RRAM单元阵列206的多行的第一行(例如，包括WL 416的行)和多列的第一列(例如，包括BL 408-3和SL 412-3的列)的交叉点处。
此外，在一些实施例中，RRAM单元阵列202、204和206的RRAM单元的每个均可以实现为由串联连接的电阻器和晶体管形成的1T1R RRAM单元(图3)。这种1T1R RRAM单元形成为三端子器件，其中，三个端子分别连接至相应的BL、WL和SL。
如图4的实例示出的，RRAM单元阵列202包括由串联连接的电阻器402R和晶体管402T形成的RRAM单元402；RRAM单元阵列204包括由串联连接的电阻器404R和晶体管404T形成的RRAM单元404；并且RRAM单元阵列206包括由串联连接的电阻器406R和晶体管406T形成的RRAM单元406。此外，RRAM单元402连接至BL 408-1(通过电阻器402R的未连接至晶体管402T的端)、WL 410(通过晶体管402T的栅极)和SL 412-1(通过晶体管402T的源极)；RRAM单元404连接至BL 408-2(通过电阻器404R的未连接至晶体管404T的端)、WL 414(通过晶体管404T的栅极)和SL 412-2(通过晶体管404T的源极)；并且RRAM单元406连接至BL 408-3(通过电阻器406R的未连接至晶体管406T的端)、WL 416(通过晶体管406T的栅极)和SL 412-3(通过晶体管406T的源极)。
应当理解，在一些实施例中，RRAM单元阵列202的BL 408-1可以连接至RRAM单元阵列204的BL 408-2，但是与RRAM单元阵列206的BL408-3隔离，以在同时访问I/O电路218的侧上的两个RRAM单元(例如，RRAM单元404和406)时避免信号的串扰。类似地，RRAM单元阵列202的SL 412-1可以连接至RRAM单元阵列204的SL 412-2，但是出于相同的目的与RRAM单元阵列206的SL 412-3隔离。
在一些实施例中，如上所述，RRAM单元阵列202、204和206每个均通过相应的WL驱动器208/210/212连接至信号源电路106。更具体地，RRAM单元阵列202、204和206经由对应的WL 410、414和416通过相应的WL驱动器208、210和212连接至WL信号源电路106W。在一些实施例中，WL驱动器208/210/212的每个均包括彼此串联连接的上拉晶体管(例如，p型MOSFET)和下拉晶体管(例如，n型MOSFET)。应当理解，上拉和下拉晶体管每个均可以实现为各种其它类型的晶体管中的任何一种，同时保持在本发明的范围内。
例如，WL驱动器208包括上拉晶体管418U和下拉晶体管418D；WL驱动器210包括上拉晶体管420U和下拉晶体管420D；并且WL驱动器212包括上拉晶体管422U和下拉晶体管422D。WL驱动器208、210和212的每个中的上拉和下拉晶体管在它们相应的栅极处连接至控制逻辑电路104并且由控制逻辑电路104控制以选择性地导通/截止并且WL驱动器208、210和212的每个中的上拉晶体管均在它们相应的源极处连接至WL信号源电路106W以接收WL电压信号423，如下面将讨论的。将参照图5A讨论WL信号源电路106W的细节。
在一些实施例中，顶部和底部接收器214和216可以分别包括一个或多个晶体管(426、428和430)和(432、434和436)，每个晶体管均由控制逻辑电路104控制以选择性地导通/截止。晶体管426、428、430、432、434和436每个均可以实现为n型MOSFET，或各种其它类型的晶体管中的任何一种，同时保持在本发明的范围内。在一些实施例中，I/O电路218可以包括晶体管438、440、442、444、446和448，多个传输门450、452、454和456以及感测放大器(SA)458。
在一些实施例中，I/O电路218经由对应的BL和SL选择性地连接至RRAM单元阵列202、204和206的一个或多个的RRAM单元。具体地，为了被访问(例如，写入或者读取)，通过激活传输门450和452而由I/O电路218连接的控制逻辑电路104选择RRAM单元阵列202的RRAM单元402；通过激活传输门450和452而由I/O电路218连接的控制逻辑电路104选择RRAM单元阵列204的RRAM单元404；并且通过激活传输门454和456而由I/O电路218连接的控制逻辑电路104选择RRAM单元阵列206的RRAM单元406。
在一些实施例中，在被写入时(即，已经激活对应的传输门)，RRAM单元阵列202、204和206的每个RRAM单元均被配置为接收来自信号源电路的BL信号源电路106B、经过I/O电路218然后经过对应的BL或SL的BL电压信号(例如，置位电压或复位电压)453。更具体地，晶体管442、444、446和448可以由控制逻辑电路104控制，以选择性地导通/截止，以允许BL电压信号453通过期望的BL或SL传送至期望的RRAM单元。晶体管442、444、446和448的每个均可以实现为n型MOSFET或各种其它类型的晶体管中的任何一种，同时保持在本发明的范围内。
在一些实施例中，在被读取时(即，已经激活对应的传输门)，SA 458通过由控制逻辑电路104选择性地导通/截止的晶体管438和440连接至RRAM单元阵列202、204和206中的一个阵列中的RRAM单元，或也通过选择性导通/截止晶体管438和440而连接至设置在I/O电路218的相对两侧上的两个RRAM单元阵列的相应RRAM单元。用作传输门的晶体管438和440的每个均可以实现为n型MOSFET或各种其它类型的晶体管中的任何一种，同时保持在本发明的范围内。将分别参照图5B和图5C讨论BL信号源电路106B和SA 458的细节。
图5A示出了根据各个实施例的图4的WL信号源电路106W的示例性框图。在图5A示出的实施例中，WL信号源电路106W包括电压转换器502(例如，电荷泵)、晶体管504(例如，p型MOSFET)、比较器506(例如，放大器)、第一传输门508和第二传输门510。在一些实施例中，比较器506具有两个输入端子和输出端子，其中，输入端子的一个(例如，反相输入端子)被配置为接收第一参考电压511。比较器506的输出端子连接至晶体管504的栅极，并且晶体管504包括连接至第二参考电压513(例如，输入/输出Vdd)的源极以及连接至比较器506的另一输入端子(例如，非反相输入端子)和第一传输门508的漏极。在一些实施例中，比较器506和晶体管504形成被配置为提供电压信号515的低压差(LDO)稳压器，电压信号515的信号电平基本接近第二参考电压513。
仍参照图5A，在一些实施例中，第一传输门508被配置为基于电压信号515提供WL电压信号423，电压信号515基本接近第二参考电压513。在一些其它实施例中，电荷泵502被配置为当WL电压信号423的期望信号电平高于第二参考电压513时通过第二传输门510提供WL电压信号423。在一些实施例中，当WL电压信号423的期望信号电平不大于第二参考电压513时，WL电压信号423由比较器506和晶体管504形成的LDO稳压器通过第一传输门508提供，从而使得WL电压信号423的信号电平可以等于第二参考电压513。
图5B示出了根据各个实施例的图4的BL信号源电路106B的示例性框图。在图5B示出的实施例中，BL信号源电路106B包括电压转换器522(例如，电荷泵)、晶体管524(例如，p型MOSFET)、比较器526(例如，放大器)、第一传输门528和第二传输门530。在一些实施例中，比较器526具有两个输入端子和输出端子，其中，输入端子的一个(例如，反相输入端子)被配置为接收第一参考电压523。比较器526的输出端子连接至晶体管524的栅极，并且晶体管524包括连接至第二参考电压527(例如，输入/输出Vdd)的源极以及连接至比较器526的另一输入端子(例如，非反相输入端子)和第一传输门528的漏极。与图5A所示的WL信号源电路106W的晶体管504和比较器506类似，比较器526和晶体管524形成另一低压差(LDO)稳压器，其被配置为提供电压信号525，电压信号525的信号电平基本接近第二参考电压527。
仍参照图5B，在一些实施例中，第一传输门528被配置为基于电压信号525提供BL电压信号453，电压信号525基本接近第二参考电压527。在一些其它实施例中，电荷泵522被配置为当BL电压信号453的期望信号电平高于第二参考电压527时通过第二传输门530提供BL电压信号453。在一些实施例中，当BL电压信号453的期望信号电平不大于第二参考电压527时，BL电压信号453由比较器526和晶体管524形成的LDO稳压器通过第一传输门528提供，从而使得BL电压信号453的信号电平可以等于第二参考电压527。在一些实施例中，WL电压信号423的信号电平可以对应于BL电压信号453的信号电平。例如，当BL电压信号453分别等于置位和复位电压时，WL电压信号423的相应信号电平可以不同。
图5C示出了根据各个实施例的图4的SA 458的示例性电路图。如图5C示出的实施例所示，SA 458也经由I/O电路218(图4)的部分(本文称为“读取电路544R”)连接至两个RRAM单元540和542以及偏置生成器电路548B。在一些实施例中，RRAM单元540和542表示RRAM单元阵列202、204和206中两个不同阵列中相应的“正读取”的RRAM单元，两个不同的RRAM单元设置在I/O电路218的相对两侧上，诸如例如，RRAM单元402和406、RRAM单元404和406等。因此，根据一些实施例，RRAM单元540和542的每个均由电阻器和串联连接的晶体管形成。例如，RRAM单元540由电阻器540R和晶体管540T形成；并且RRAM单元542由电阻器542R和晶体管542T形成。
在一些实施例中，SA 458包括第一反相器544、第二反相器546、第一传输门548、第二传输门550、晶体管552、554、556和558。第一反相器544和第二反相器546交叉耦合以形成锁存器(即，第一反相器544的输入端子连接至第二反相器546的输出端子，并且第二反相器546的输入端子连接至第一反相器544的输出端子)；第一传输门548连接在第一反相器544的输入端子/第二反相器546的输出端子与节点X之间；第二传输门550连接在第一反相器544的输出端子/第二反相器546的输入端子与节点Y之间；晶体管552(例如，p型MOSFET)连接在参考电压555(例如，Vdd)和节点X之间；并且晶体管554(例如，p型MOSFET)连接在参考电压555和节点Y之间。在一些实施例中，第一反相器544和第二反相器546、第一传输门548和第二传输门550以及晶体管552和554被配置为实施感测/放大功能，以确定(例如，读取)RRAM单元540和542的逻辑状态，这将在下面讨论。晶体管556和558分别连接至节点X和Y，并且都连接至读取电路544R和偏置生成器电路548B，以控制RRAM单元540和542的读取电压，这将在下面讨论。
在一些实施例中，读取电路544R包括晶体管560、562、564和566、传输门568和570以及参考电流源572。晶体管560、562、564和566的每个均实现为n型MOSFET或任何各种其它类型的晶体管，同时保持在本发明的范围内。RRAM单元540通过晶体管560和传输门568连接至SA458；并且RRAM单元542通过晶体管562和传输门570连接至SA 458。在一些实施例中，当RRAM单元540和542分别表示RRAM单元402(或404)和406(图4)时，晶体管560和562可以分别表示晶体管438和440(图4)，并且传输门568和570可以分别表示传输门450和454(图4)。当讨论RRAM架构100的操作时，下面将进一步详细讨论读取电路544R。
在一些实施例中，偏置生成器电路548B包括比较器573、晶体管574、576和578以及可变电阻器580。晶体管574实现为p型MOSFET，并且晶体管576和578的每个均实现为n型MOSFET。应当理解，晶体管574至578可以实现为各种其它类型的晶体管中的任何一种，同时保持在本发明的范围内。比较器573具有两个输入端子和输出端子，其中，输入端子的一个(例如，反相输入端子)被配置为接收读取电压581。比较器573的输出端子连接至晶体管576的栅极以及SA 458的晶体管556和558的相应栅极。晶体管576包括连接至比较器573的另一输入端子(例如，非反相输入端子)和晶体管578的漏极的源极，以及通过晶体管574连接至参考电压555的漏极。在一些实施例中，晶体管578通过可变电阻器580连接至地，可变电阻器580可以是多晶硅电阻器。此外，在一些实施例中，偏置生成器电路548B被配置为基于读取电压581提供电压信号583。电压信号583连接至晶体管556和558的栅极。可以通过RRAM单元540和/或542使用在读取电压581处控制的这种电压信号583以用于相应的读取操作。
由于图4至图5C分别示出了RRAM架构100的至少部分，为了说明RRAM架构100的操作，图4至图5C中所示的参考标号再次用于以下讨论中。在一些实施例中，当RRAM宏108中的不同RRAM单元阵列具有不同的RRAM元件尺寸和/或不同的工作电压电平时，RRAM架构100可以用于具有各自不同的耐久性的多种应用。对于高耐久性应用，可以分别将信息位的原始状态和互补逻辑状态写入各RRAM阵列的设置在I/O电路218的相对两侧处的至少两个RRAM单元；并且对于低耐久性应用，可以将信息位的原始逻辑状态写入RRAM阵列的设置在I/O电路218的任一侧处的一个RRAM单元。下面将分别讨论用于高耐久性和低耐久性应用的RRAM架构100的操作。
在一些实施例中，为了使RRAM架构100操作以用于高耐久性应用，控制逻辑电路104可以首先选择一对RRAM单元阵列(例如，204和206)。在一些实施例中，该对RRAM单元阵列204和206设置在I/O电路218的相对两侧上。在确定RRAM单元阵列204和206用于高耐久性应用时，控制逻辑电路104从RRAM单元阵列204中选择一个RRAM单元(例如，RRAM单元404)以写入信息位的原始逻辑状态，并且从RRAM单元阵列206中选择一个RRAM单元(例如，RRAM单元406)以写入信息位的互补逻辑状态。换句话说，置位RRAM单元404和406的一个(因此呈现逻辑1)，并且复位RRAM单元404和406的另一个(因此呈现逻辑0)。
为了访问RRAM单元404，控制逻辑电路104通过互补地导通/截止WL驱动器210的晶体管420U和420D(例如，导通晶体管420U而截止晶体管420D)来使RRAM单元404的相应WL414有效，并且通过激活I/O电路218的传输门450和452使BL 408-2和SL 412-2有效。因此，控制逻辑电路104可以允许WL信号源电路106W通过有效的WL 414向选择的RRAM单元404提供WL电压信号423以激活(导通)RRAM单元404的晶体管404T。同时或随后，控制逻辑电路104可以允许BL信号源电路106B通过BL 408-2或SL 412-2向RRAM单元404提供处于置位电压的信号电平的BL电压信号453以将逻辑1写入RRAM单元404。更具体地，在这种写入操作期间，控制逻辑电路104可以截止晶体管438以隔离SA 458以免访问RRAM单元404，并且导通晶体管442(同时截止晶体管444)以允许BL电压信号453经由SL 412-2传送至RRAM单元404或导通晶体管444(同时截止晶体管442)以允许BL电压信号453经由BL 408-2传送至RRAM单元404。
在一些实施例中，为了访问RRAM单元406，控制逻辑电路104通过互补地导通/截止WL驱动器212的晶体管422U和422D(例如，导通晶体管422U而截止晶体管422D)来使RRAM单元406的相应WL 416有效，并且通过激活I/O电路218的传输门454和456来使BL 408-3和SL412-3有效。因此，控制逻辑电路104可以允许WL信号源电路106W通过有效的WL 416向选择的RRAM单元406提供WL电压信号423以激活(导通)RRAM单元406的晶体管406T。同时或随后，控制逻辑电路104可以允许BL信号源电路106B通过BL 408-3或SL 412-3向RRAM单元406提供处于复位电压的信号电平的BL电压信号453，以将逻辑0写入RRAM单元406。更具体地，在这样的写入期间操作，控制逻辑电路104可以截止晶体管438以隔离SA 458以免访问RRAM单元406，并且导通晶体管446(同时截止晶体管448)以允许BL电压信号453经由SL 412-3传送至RRAM单元406或导通晶体管448(同时截止晶体管446)以允许BL电压信号453经由BL 408-3传送至RRAM单元406。应该注意，根据本发明的一些实施例，对RRAM单元404和406实施的写入操作不必要同时发生。
根据各个实施例，在RRAM单元404和406分别写入信息位的原始逻辑状态(逻辑1)和互补逻辑状态(逻辑0)之后，控制逻辑电路104可以同时从RRAM单元404和406读取相应的逻辑状态。与上述写入操作类似，允许通过使相应的WL 414和416(通过互补地导通/截止晶体管420U/420D和422U/422D)有效以及使BL的408-2和408-3和SL的412-2和412-3(通过激活传输门450、452、454和456)有效来读取RRAM单元404和406。为了读出RRAM单元404和406所呈现的逻辑状态，在一些实施例中，控制逻辑电路104可以截止晶体管442、444、446和448以将BL电压信号453与RRAM单元404和406隔离，并且导通晶体管438和440以允许SA 458访问RRAM单元404和406。
再次参照图5C，如上所述，两个RRAM单元540和542表示正读取的RRAM单元(即，当前实例中的RRAM单元404和406)，晶体管560和562分别表示正读取的RRAM单元的对应的传输门晶体管438和440(图4)，并且传输门568和570分别表示正读取的RRAM单元的对应的传输门450和454(图4)。在一些实施例中，为了从设置在不同阵列中的两个RRAM单元540(例如，404)和542(例如，406)读取相应的逻辑状态，控制逻辑电路104可以首先截止晶体管564和566以将参考电流源572与来自RRAM单元540和542的RRAM单元隔离。然而，在一些实施例中，当仅读取RRAM单元540和542中的一个时，控制逻辑电路104可以互补地导通晶体管564和566，这将在下面讨论。
仍参照图5C，在一些实施例中，控制逻辑电路104可以导通晶体管574以激活偏置生成器电路548B。在被激活时，由比较器573和晶体管576形成的LDO电路被配置为提供信号电平基本接近读取电压581的电压信号583。此外，这种LDO电路可以依赖于晶体管578和可变电阻器580，可变电阻器580可以模拟读取RRAM单元540/542的负载，以向RRAM单元540和542提供更可靠的读取电压。如上所述，晶体管556和558被配置为接收处于由偏置生成器电路548B提供的读取电压的电压信号583。在一些实施例中，经由SL 412-2将这样的读取电压施加至RRAM单元540(例如，404)，并且经由SL 412-3将读取电压施加至RRAM单元542(例如，406)，而相应的BL 408-2和408-3可以连接至地。由于RRAM单元540(例如，404)和542(例如，406)的相应晶体管540T和542T导通(即，两者都表示基本类似的导通电阻)，因此通过RRAM单元540的相应电阻器540R(其已经置位为LRS)以及RRAM单元542的542R(其已经复位为HRS)传导的电流信号591和593(图5C)可以具有各自不同的信号电平。在一些实施例中，可以同时生成分别通过RRAM单元540和542传导的电流信号591和593。更具体地，在RRAM单元540和542分别表示RRAM单元404和406(图4)的当前实例中，电流信号591可以流过SL 412-2、晶体管404T、电阻器404R、BL 408-2、可选的BL 408-1、晶体管428和426并且至地；电流信号593可以流过SL 412-3、晶体管406T、电阻器406R、BL 408-3、晶体管432和434并且至地。在一些实施例中，晶体管426、428、430、432、434和436可以由控制逻辑电路104选择性地导通或截止。在一些实施例中，电流信号591和593分别称为信息位的对应LRS和HRS电流信号。
在一些实施例中，这样的两个电流信号591和593可以改变节点X和Y处的电压电平，直至节点X和Y处的相应电压电平(即，逻辑状态)由交叉耦合的反相器544和546锁存(即，固定)。在一些实施例中，在电流信号591和593改变节点X和Y处的电压电平之前，控制逻辑电路104可以导通晶体管552和554以通过传输门548和550对反相器544和546预充电，这是可选的。在SA 458锁存(或确定)节点X和Y处的电压电平(即，逻辑状态)之后，控制逻辑电路104可以对应地确定RRAM单元540(例如，404)和542(例如，406)所呈现的相应逻辑状态。在当前实例中，由控制逻辑电路104确定的RRAM单元404和406的逻辑状态可以分别是逻辑1和逻辑0。
公开的RRAM架构100的控制逻辑电路104通过比较传导通过两个RRAM单元的两个不同的电流信号来确定信息位的逻辑状态，两个RRAM单元分别写入信息位的原始和互补逻辑状态。通过这样做，SA 458可以更有效地确定信息位的原始逻辑状态。这是因为在现有RRAM器件中，其RRAM的逻辑状态仅通过比较通过其传导的电流信号与预定义的参考电流来确定。并且通常将预定义的参考电流的电流电平选择为处于两个统计电流信号(一个是现有RRAM器件的统计确定的HRS电流信号，并且另一个是现有RRAM器件的统计确定的LRS电流信号)的电流电平的中间以允许对应的SA正确地确定RRAM单元所呈现的逻辑状态是逻辑1还是0。因此，参考电流和通过任何RRAM单元传导的待确定的电流信号(LRS电流信号或者HRS电流信号)之间的电流电平差相对较小。与之形成鲜明对比，公开的RRAM架构100的SA458依赖于两个不同的电流信号，这两个不同的电流信号被有意地作为一个信息位的对应HRS和LRS电流信号传导，它们之间可以具有明显更大的电流电平差，以确定信息位的原始逻辑状态。因此，当写入一对RRAM单元以使它们各自传导信息位的对应HRS和LRS电流信号时，相应的置位和复位电压(即，写入电压)的电压电平可以基本较低，这进而使得RRAM单元具有更高的耐久性。
在一些实施例中，操作用于低耐久性应用的RRAM架构100与如上讨论的高耐久性应用基本类似，除了控制逻辑电路104可以使信息位作为其原始逻辑状态写入RRAM架构100的一个RRAM单元阵列的RRAM单元(例如，RRAM单元阵列202的RRAM单元402)之外。由于将信息位作为其原始逻辑状态写入RRAM单元402与写入RRAM单元404基本类似，如上所述，这里不再重复讨论。在一些实施例中，当读取写入RRAM单元402的逻辑状态时，可以使用参考电流源。再次同时参照图4和图5C，当读取RRAM单元402(对应于图5C中的待读取的RRAM单元540)时，控制逻辑电路104可以导通晶体管438(对应于图5C中的晶体管560)并且截止晶体管440(对应于图5C中的晶体管562)，以及导通晶体管566并且截止晶体管564。因此，SA 458可以比较传导通过RRAM单元540(例如，402)的电流信号591与由参考电流源572提供的参考电流，以确定(读取)写入RRAM单元540(例如，402)的信息位的逻辑状态。因此，当写入RRAM单元以传导信息位的对应HRS或LRS电流信号(取决于信息位的原始逻辑状态)时，RRAM单元又可以具有较低的耐久性。
基于上述RRAM架构100的操作，应当理解，控制逻辑电路104可以用于具有各自不同的耐久性的多种应用中，控制逻辑电路104通过选择一对RRAM单元阵列(例如，204和206)以呈现在高耐久性应用中使用的信息位的相应的原始和互补逻辑状态，并且通过选择单个RRAM单元(例如，202)来呈现在低耐久性应用中使用的数据位的原始逻辑状态。此外，可以通过单个方案在同一芯片(例如，图1中的102)上形成在不同应用中使用的这种RRAM单元阵列的RRAM单元。
图5D示出了根据一些实施例的两种类型的感测放大器电路之间的示例性操作比较。第一感测放大器(SA)电路585利用一个单元来表示一个位(1c1b)；而第二感测放大器(SA)电路595利用两个单元来表示一个位(2c1b)。
对于1c1b电路585，通过比较目标单元电流Icell_T与参考电流Iref来确定逻辑位。在1c1b电路585的操作曲线586中示出了分别对应于两个逻辑位(0和1)的两个电流分布。1c1b电路585的耐久性的关键参数是尾至尾窗口，即，操作曲线586中两个分布的分别对应于逻辑0(IR0)和逻辑1(IR1)的尾电流之间的距离。为了区分逻辑位0和1，参考电流Iref放在两个尾电流IR0和IR1的中间。例如，为了具有5uA的耐久性裕度，Iref和IR0之间的距离以及Iref和IR1之间的距离都需要为5uA。因此，1c1b电路585需要10uA的尾至尾窗口来实现5uA的耐久性。
对于2c1b电路595，通过比较目标单元电流Icell_T与互补电流Icell_C来确定逻辑位，该互补电流Icell_C一般表示由Icell_T表示的逻辑位的互补逻辑位。在2c1b电路595的操作曲线596中示出了分别对应于两个逻辑位(0和1)的两个电流分布。对于2c1b电路595的耐久性的关键参数也是尾至尾窗口，即，Icell_T和Icell_C的两个分布的两个尾之间的距离。例如，为了具有5uA的耐久性裕度，Icell_T和Icell_C的对应尾之间的距离可以是5uA(或甚至更小的距离，因为Icell_T和Icell_C不太可能同时陷入两个尾的最坏情况)。因此，2c1b电路595仅需要5uA的尾至尾窗口来实现5uA的耐久性。
也就是说，为了实现相同的耐久性，2c1b电路595比1c1b电路585需要更小的尾至尾窗口。可选地，通过具有相同的尾至尾窗口，2c1b电路595将具有比1c1b电路585更高的耐久性。如上所述，可以使用相同方案在同一RRAM宏中制造这两种类型的SA电路，以节省成本并且同时满足不同的耐久性应用。通过相同方案生成的两种类型的SA电路将具有相同的厚度和晶体结构，但具有不同的直径和耐久性水平。
图6示出了根据各个实施例的用于操作RRAM架构100的示例性方法600的流程图。在各个实施例中，方法600的操作由图1至图5C中示出的相应组件实施。出于讨论的目的，将结合图1至图5C描述方法600的以下实施例。方法600示出的实施例仅仅是实例。因此，应该理解，可以省略、重新排序和/或添加各种操作中的任何操作，同时保持在本发明的范围内。
方法600开始于操作602，其中，提供包括共享通用可变电阻介电层的多个RRAM单元阵列的RRAM架构。在一些实施例中，多个RRAM单元阵列可以共享相同的I/O电路，但是每个RRAM单元阵列均对应于相应的WL驱动器。在一个实例中，这样的RRAM架构可以包括RRAM架构100。如参照图1和图2讨论的，RRAM架构100包括RRAM宏108，其中，至少三个RRAM单元阵列202、204和206设置在单个芯片102上，并且每个RRAM单元阵列中的RRAM单元均包括由单个方案形成的通用可变电阻介电层(例如，参照图3的332)。
方法600继续至操作604，其中，选择第一和第二RRAM单元阵列以在第一应用中使用。接下来，方法600继续至操作606，其中，选择第三RRAM单元阵列以在第二应用中使用。在一些实施例中，这种第一和第二应用需要各自不同的耐久性，例如，第一应用可能需要更高的耐久性(例如，数据存储)，而第二应用可能需要更低的耐久性(例如，eFuse)。在一些实施例中，这种选择可以通过控制逻辑电路104实施。在一些实施例中，第一和第二RRAM单元阵列设置在共享I/O电路218的相对两侧处。
方法600继续至操作608，其中，将第一信息位的原始逻辑状态和互补逻辑状态写入第一和第二RRAM单元阵列的相应RRAM单元。在一些实施例中，第一信息位表示数据中在需要更高的耐久性的第一应用中使用的部分。在一些实施例中，第一RRAM单元阵列的RRAM单元写入信息位的原始逻辑状态，并且第二RRAM单元阵列的RRAM单元写入信息位的互补逻辑状态。
接下来，方法600继续至操作610，其中，将第二信息位的原始逻辑状态写入第三RRAM单元阵列的RRAM单元。在一些实施例中，第二信息位表示数据的在需要较低耐久性的第二应用中使用的部分。在一些实施例中，第三RRAM单元阵列的RRAM单元写入信息位的原始逻辑状态。
方法600继续至操作612，其中，基于传导通过第一和第二RRAM单元阵列的相应RRAM单元的电流信号来确定第一信息位的原始逻辑状态。在一些实施例中，由于分别将第一信息位的原始和互补逻辑状态写入第一和第二RRAM单元阵列的RRAM单元，因此电流信号可以对应于第一信息位的对应HRS(高电阻状态)和LRS(低电阻状态)电流信号。在一些实施例中，第一信息位的原始和互补逻辑状态可以由共享I/O电路218的SA 458确定。方法600继续至操作614，其中，基于传导通过第三RRAM单元阵列的RRAM单元的电流信号确定第二信息位的原始逻辑状态。在一些实施例中，由于将第二信息位的原始逻辑状态写入第三RRAM单元阵列的RRAM单元，因此电流信号可以对应于第二信息位的对应HRS(高电阻状态)或LRS(低电阻状态)电流信号(基于第二信息的原始逻辑状态)。在一些实施例中，第二信息位的原始状态可以由共享I/O电路218的SA 458确定。
图7示出了根据一些实施例的用于制造图2的RRAM宏108的示例性方法700的流程图。如上所述，RRAM宏108包括不同的RRAM单元阵列202、204、206。RFAM单元阵列202、204、206的每个均可以包括位于源极线和位线之间的电阻器。电阻器可以形成为包括顶电极、覆盖节点、电阻电介质和底电极的多层堆叠件。
如图7所示，在操作710中形成源极线层。在操作720中，在源极线层上形成包括多个底电极的底电极层。多个底电极的每个均形成为用于不同的RRAM单元。底电极使用同一方案形成，但是针对不同的单元阵列使用不同的布局尺寸。因此，不同单元阵列202、204、206中的底电极可以具有相同的厚度和晶体结构，但具有不同的直径。在操作730中，在底电极层上形成包括多个电阻电介质的可变电阻介电层。多个电阻电介质的每个均形成为用于不同的RRAM单元。电阻电介质使用同一方案形成，但是针对不同的单元阵列使用不同的布局尺寸。因此，不同的单元阵列202、204、206中的电阻电介质可以具有相同的厚度和晶体结构，但具有不同的直径。在操作740中，在可变电阻介电层上形成包括多个覆盖节点的覆盖层。多个覆盖节点的每个均形成为用于不同的RRAM单元。覆盖节点使用同一方案形成，但是针对不同的单元阵列使用不同的布局尺寸。因此，不同的单元阵列202、204、206中的覆盖节点可以具有相同的厚度和晶体结构，但具有不同的直径。在操作750中，在覆盖层上形成包括多个顶电极的顶电极层。多个顶电极的每个均形成为用于不同的RRAM单元。顶电极使用同一方案形成，但是针对不同的单元阵列使用不同的布局尺寸。因此，不同的单元阵列202、204、206中的顶电极可以具有相同的厚度和晶体结构，但具有不同的直径。在操作760中，在顶电极层上形成位线层。
在实施例中，存储器架构包括：多个单元阵列，每个单元阵列均包括多个位单元，其中，多个单元阵列中的每个位单元均使用相应的可变电阻介电层以在第一和第二逻辑状态之间转换；以及控制逻辑电路，连接至多个单元阵列，并且被配置为使第一信息位作为第一信息位的原始逻辑状态和第一信息位的逻辑互补逻辑状态写入一对单元阵列的相应位单元中，其中，相应的可变电阻介电层通过使用沉积设备的相同方案形成并且具有不同的直径。
在一些实施例中，所述相应的可变电阻介电层共享基本相同的厚度和/或晶体结构。
在一些实施例中，所述控制逻辑电路进一步被配置为使第二信息位作为所述第二信息位的原始逻辑状态写入与所述一对单元阵列不同的单个单元阵列的至少一个位单元。
在一些实施例中，该存储器架构还包括：感测电路，连接至所述多个单元阵列的位单元，并且被配置为通过比较传导通过所述一对单元阵列的相应位单元的相应电流信号来确定由所述一对单元阵列的相应位单元所呈现的所述第一信息位的原始逻辑状态。
在一些实施例中，所述一对单元阵列设置在所述感测线路的相应相对侧处。
在一些实施例中，所述感测电路进一步被配置为通过比较传导通过所述单个单元阵列的至少一个位单元的电流信号与参考电流信号来确定由所述单个单元阵列的至少一个位单元所呈现的所述第二信息位的原始逻辑状态。
在一些实施例中，所述多个单元阵列的位单元的每个均包括电阻式随机存取存储器(RRAM)位单元。
在一些实施例中，所述多个单元阵列形成为设置在单个芯片上的存储器宏。在另一实施例中，存储器架构包括：第一单元阵列，包括第一多个位单元；第二单元阵列，包括第二多个位单元；第三单元阵列，包括第三多个位单元；以及控制逻辑电路，连接至第一、第二和第三单元阵列，并且被配置为将第一信息位作为第一信息位的原始逻辑状态和第一信息位的逻辑互补逻辑状态写入第一和第二单元阵列的相应位单元，以及将第二信息位作为第二信息位的原始逻辑状态写入第三单元阵列的位单元，从而使得第一和第二单元阵列的相应位单元具有第一耐久性并且第三单元阵列的位单元具有第二耐久性，其中，第一耐久性包括第一和第二单元阵列的相应位单元可以在相应的不同电阻状态之间转换的最大循环数，以及第二耐久性包括第三单元阵列的位单元可以在相应的不同电阻状态之间转换的最大循环数。
在一些实施例中，所述第一耐久性基本高于所述第二耐久性。
在一些实施例中，所述第一多个位单元、所述第二多个位单元和所述第三多个位单元具有基本相同的可变电阻介电层。
在一些实施例中，所述可变电阻介电层包括通过使用相同的沉积设备方案形成的厚度和晶体结构。
在一些实施例中，该存储器架构还包括：感测电路，连接至所述第一单元阵列、所述第二单元阵列和所述第三单元阵列，并且被配置为通过比较通过所述第一单元阵列和所述第二单元阵列的相应位单元的相应电流信号来读出由所述第一单元阵列和所述第二单元阵列的相应位单元所呈现的所述第一信息位的原始逻辑状态。
在一些实施例中，所述第一单元阵列和所述第二单元阵列设置在所述感测电路的相应相对侧处。
在一些实施例中，所述感测电路进一步被配置为通过比较传导通过所述第三单元阵列的位单元的电流信号与参考电流信号来读出由所述第三单元阵列的位单元所呈现的所述第二信息位的原始逻辑状态。
在一些实施例中，所述第一多个位单元、所述第二多个位单元和所述第三多个位单元中的每个均包括电阻式随机存取存储器(RRAM)位单元。
在一些实施例中，所述第一单元阵列、第二单元阵列和所述第三单元阵列形成为设置在单个芯片上的存储器宏；以及所述第一多个位单元、所述第二多个位单元和所述第三多个位单元具有相应的可变电阻介电层，所述相应的可变电阻介电层由相同的沉积设备方案形成，但具有不同的直径。
在又一实施例中，一种操作存储器架构的方法包括：提供包括多个存储单元阵列的存储器架构，其中，多个存储单元阵列中的相应存储单元共享通用可变电阻介电层；选择在具有第一耐久性的第一应用中使用的多个存储单元阵列的第一和第二存储单元阵列；选择在具有第二耐久性的第二应用中使用的多个存储单元阵列的第三存储单元阵列；将第一信息位作为第一信息位的原始和互补逻辑状态写入第一和第二存储单元阵列的相应存储单元中；并且将第二信息位作为第二信息位的原始逻辑状态写入第三存储单元阵列的存储单元，其中，第一耐久性包括第一和第二单元阵列的相应存储单元可以在相应的不同电阻状态之间转换的最大循环数，以及第二耐久性包括第三单元阵列的存储单元可以在相应的不同电阻状态之间转换的最大循环数。
在一些实施例中，所述第一耐久性基本高于所述第二耐久性。
在一些实施例中，所述通用可变电阻介电层包括通过使用相同的沉积设备方案形成的厚度和晶体结构。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应当理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种存储器架构，包括：
多个单元阵列，每个单元阵列均包括多个位单元，其中，所述多个单元阵列中的每个位单元均使用相应的可变电阻介电层以在第一逻辑状态和第二逻辑状态之间转换；
控制逻辑电路，连接至所述多个单元阵列，并且被配置为使第一信息位作为所述第一信息位的原始逻辑状态和所述第一信息位的逻辑互补逻辑状态写入一对单元阵列的相应位单元；以及
输入/输出(I/O)电路，连接至所述多个单元阵列的位单元并且位于所述一对单元阵列之间，其中，所述相应的可变电阻介电层通过使用相同的沉积设备方案形成并且具有不同的直径。
2.根据权利要求1所述的存储器架构，其中，所述相应的可变电阻介电层共享基本相同的厚度和/或晶体结构。
3.根据权利要求1所述的存储器架构，其中，所述控制逻辑电路进一步被配置为使第二信息位作为所述第二信息位的原始逻辑状态写入与所述一对单元阵列不同的单个单元阵列的至少一个位单元。
4.根据权利要求3所述的存储器架构，其中，所述输入/输出(I/O)电路还包括：
感测电路，连接至所述多个单元阵列的位单元，并且被配置为通过比较传导通过所述一对单元阵列的相应位单元的相应电流信号来确定由所述一对单元阵列的相应位单元所呈现的所述第一信息位的原始逻辑状态。
5.根据权利要求4所述的存储器架构，其中，所述一对单元阵列设置在所述感测电 路的相应相对侧处。
6.根据权利要求4所述的存储器架构，其中，所述感测电路进一步被配置为通过比较传导通过所述单个单元阵列的至少一个位单元的电流信号与参考电流信号来确定由所述单个单元阵列的至少一个位单元所呈现的所述第二信息位的原始逻辑状态。
7.根据权利要求1所述的存储器架构，其中，所述多个单元阵列的位单元的每个均包括电阻式随机存取存储器(RRAM)位单元。
8.根据权利要求1所述的存储器架构，其中：
所述多个单元阵列形成为设置在单个芯片上的存储器宏。
9.一种存储器架构，包括：
第一单元阵列，包括第一多个位单元；
第二单元阵列，包括第二多个位单元；
第三单元阵列，包括第三多个位单元；
控制逻辑电路，连接至所述第一单元阵列、所述第二单元阵列和所述第三单元阵列，并且被配置为使第一信息位作为所述第一信息位的原始逻辑状态和所述第一信息位的逻辑互补逻辑状态写入所述第一单元阵列和所述第二单元阵列的相应位单元，以及将第二信息位作为所述第二信息位的原始逻辑状态写入所述第三单元阵列的位单元，从而使得所述第一单元阵列和所述第二单元阵列的相应位单元具有第一耐久性并且所述第三单元阵列的位单元具有第二耐久性；以及
输入/输出(I/O)电路，连接至所述第一单元阵列、所述第二单元阵列和所述第三单元阵列，其中，所述输入/输出电路位于所述第一单元阵列和所述第二单元阵列之间，
其中，所述第一耐久性包括所述第一单元阵列和所述第二单元阵列的相应位单元可以在相应的不同电阻状态之间转换的最大循环数，并且所述第二耐久性包括所述第三单元阵列的位单元可以在相应的不同电阻状态之间转换的最大循环数。
10.根据权利要求9所述的存储器架构，其中，所述第一耐久性基本高于所述第二耐久性。
11.根据权利要求9所述的存储器架构，其中，所述第一多个位单元、所述第二多个位单元和所述第三多个位单元具有基本相同的可变电阻介电层。
12.根据权利要求11所述的存储器架构，其中，所述可变电阻介电层包括通过使用相同的沉积设备方案形成的厚度和晶体结构。
13.根据权利要求11所述的存储器架构，其中，所述输入/输出电路还包括：
感测电路，连接至所述第一单元阵列、所述第二单元阵列和所述第三单元阵列，并且被配置为通过比较通过所述第一单元阵列和所述第二单元阵列的相应位单元的相应电流信号来读出由所述第一单元阵列和所述第二单元阵列的相应位单元所呈现的所述第一信息位的原始逻辑状态。
14.根据权利要求13所述的存储器架构，其中，所述第一单元阵列和所述第二单元阵列设置在所述感测电路的相应相对侧处。
15.根据权利要求13所述的存储器架构，其中，所述感测电路进一步被配置为通过比较传导通过所述第三单元阵列的位单元的电流信号与参考电流信号来读出由所述第三单元阵列的位单元所呈现的所述第二信息位的原始逻辑状态。
16.根据权利要求9所述的存储器架构，其中，所述第一多个位单元、所述第二多个位单元和所述第三多个位单元中的每个均包括电阻式随机存取存储器(RRAM)位单元。
17.根据权利要求9所述的存储器架构，其中：
所述第一单元阵列、第二单元阵列和所述第三单元阵列形成为设置在单个芯片上的存储器宏；以及
所述第一多个位单元、所述第二多个位单元和所述第三多个位单元具有相应的可变电阻介电层，所述相应的可变电阻介电层由相同的沉积设备方案形成，但具有不同的直径。
18.一种操作存储器架构的方法，包括：
提供包括多个存储单元阵列的存储器架构，其中，所述多个存储单元阵列中的相应存储单元共享通用可变电阻介电层；
选择所述多个存储单元阵列的第一存储单元阵列和第二存储单元阵列以用于具有第一耐久性的第一应用，其中，所述第一存储单元阵列通过输入/输出电路电连接至所述第二存储单元阵列；
选择所述多个存储单元阵列的第三存储单元阵列以用于具有第二耐久性的第二应用；
将第一信息位作为所述第一信息位的原始逻辑状态和互补逻辑状态写入所述第一存储单元阵列和所述第二存储单元阵列的相应存储单元中；以及
将第二信息位作为所述第二信息位的原始逻辑状态写入所述第三存储单元阵列的存储单元中，其中，所述第一耐久性包括所述第一存储 单元阵列和所述第二存储 单元阵列的相应存储单元可以在相应的不同电阻状态之间转换的最大循环数，并且所述第二耐久性包括所述第三存储 单元阵列的存储单元可以在相应的不同电阻状态之间转换的最大循环数。
19.根据权利要求18所述的方法，其中，所述第一耐久性基本高于所述第二耐久性。
20.根据权利要求18所述的方法，其中，所述通用可变电阻介电层包括通过使用相同的沉积设备方案形成的厚度和晶体结构。
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