CN1764982A - 相变存储器装置 - Google Patents

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Abstract

本发明的相变存储器装置，具有衬底；在上述衬底上层叠并将分别由相变确定的电阻值作为数据存储的多个存储器单元以矩阵方式排列的多个单元阵列；选择上述多个单元阵列内接近的两个存储器单元作为单元对，使其中一个具有高电阻值，而另一个具有低电阻值状态的写入电路；以及将上述单元对的互补电阻值状态作为1位数据读出的读出电路。

Description

相变存储器装置
技术领域
本发明涉及将由存储材料的结晶态和非晶态之间的相变确定的电阻值以非易失方式进行存储的可电改写的相变存储器装置。
背景技术
迄今，作为大容量、多功能的非易失性半导体存储器，公知的有EEPROM闪存。在这种半导体存储器中，随着图形复印技术及刻蚀技术的进步，在平面上已可实现小于等于100nm的微细电路。如果只在平面上考虑，则为了增大存储器容量，增加单位面积的单元数，必须进一步微细化。然而。进一步微细化并不容易。
为了不进行微细化而增加存储器容量，采用将多个存储器芯片层叠封入外壳内，在硅片上层叠存储器单元阵列制成三维存储器芯片的方法。然而，以往考虑的单元阵列的层叠化，是单纯地将现有的平面单元阵列重叠的层叠化。在这种情况下，如果层叠数为N，虽然可得到单元阵列的N倍容量，但是存取是各层分别进行，对多层单元同时存取是不容易的。
另一方面，提出被视为有望成为将来的非易失性存储器的利用硫属玻璃的结晶非晶的相转移的相变存储器(比如，参照Jpn.J.Appl.Phys.Vol.39(2000)PP.6157-6161 Part 1，No.11，November2000“Submicron Nonvolatile Memory Cell Based on Reversible PhaseTransition in Chalcogenide Glasses”Kazuya Nakayama et al)。这是利用硫属化物的非晶态和晶态的电阻比大于等于100∶1，将该不同电阻值状态作为二值数据进行存储。硫属化物的相变是可逆的，可通过加热方法对变化进行控制，加热的方法可以利用流过的电流量对此物质进行控制。
在使这种相变存储器大规模化的场合，由于在单元阵列内存储器单元的低电阻值和高电阻值的分布的偏差变大，如何确保读/写的容限成为重要的课题。
发明内容
利用本发明的一实施例的相变存储器装置，具有衬底；在上述衬底上层叠并将分别由相变确定的电阻值作为数据存储的多个存储器单元以矩阵方式排列的多个单元阵列；在由上述多个单元阵列内接近的两个存储器单元构成的单元对之中在一个为高电阻值状态，而在另一个为低电阻值状态时进行写入的写入电路；以及将上述单元对的互补电阻值状态作为1位(比特)数据读出的读出电路。
附图说明
图1为示出本发明的实施方式的基本单元阵列的等效电路结构的图。
图2为示出实施方式的三维单元阵列的概略布局图。
图3为两层单元阵列的场合的图2的I-I’剖面图。
图4为同一三维单元阵列的等效电路。
图5为四层单元阵列的场合的图2的I-I’剖面图。
图6为示出在位线形成后从硫属化物层至n型硅层的膜淀积工序的图。
图7为示出存储器单元构图工序的图。
图8A-8C为用来说明用于存储器单元构图的图形复印工序的图。
图9为示出四层单元阵列的单元块构成法的图。
图10为示出选择单元阵列位线及字线的选择电路的基本结构的图。
图11为示出四层单元阵列的位线选择电路结构的图。
图12为示出四层单元阵列的字线选择电路结构的图。
图13为用来说明本实施方式的存储器单元的“0”写入原理的图。
图14为用来说明本实施方式的存储器单元的“1”写入原理的图。
图15为示出单元阵列的数据的电阻值分布的图。
图16为示出大容量单元阵列中的数据的电阻值分布的图。
图17为示出本发明的单元对的一种构成法的图。
图18为示出本发明的单元对的另一种构成法的图。
图19为示出对四层单元阵列，应用图17的单元对构成法的例子的三维等效电路的图。
图20为示出对四层单元阵列，应用图18的单元对构成法的例子的三维等效电路的图。
图21为示出应用于图19的单元对构成法的三维单元阵列的读出电路及写入电路的结构的图。
图22为示出图21的写入电路的正负逻辑写入脉冲的组合法的图。
图23为示出图21的读出电路中的读出放大器电路结构的示图。
图24为示出图21的写入电路中的写入脉冲发生电路的结构的图。
图25为从该写入脉冲发生电路输出的写入脉冲信号波形图。
图26为示出图21的写入电路中的脉冲升压电路的结构图。
图27为该脉冲升压电路的动作波形的示图。
图28为示出与图25的写入脉冲信号波形相对应，由脉冲升压电路升压的写入脉冲信号波形图。
图29为示出对于在采用图20的单元对构成法时的2个单元对，两次写入动作产生的写入脉冲波形的图。
图30为示出在采用同样的图20的单元对构成法时对2个单元对的另一写入脉冲波形的图。
图31为示出在图19的单元对构成法时与图29不同的同时写入单元对的选择法的图。
图32为示出该选择法的2个单元对的同时写入的写入脉冲波形的图。
图33为示出生成该写入脉冲波形的方法的图。
图34为示出生成该写入脉冲的写入脉冲发生电路的图。
图35为用来说明共用位线的2个单元对的读出法的图。
图36为用来说明将同一读出法普遍化的多个2个单元对的顺序读出法的图。
图37为示出在应用PN结二极管的场合的与图5相对应的层叠单元阵列结构的图。
图38为示出单元阵列和写入电路集成化结构的图。
具体实施方式
图1示出实施方式的相变存储器的基本单元阵列结构的3×3单元矩阵。其中平行配置多条第1布线(以下称其为位线)BL，与其交叉配置多条第2布线(以下称其为字线)WL。在这些字线WL和位线BL的各交叉部配置存储器单元MC。存储器单元MC是可变电阻元件VR和二极管SD的串联电路。可变电阻元件VR，由硫属化物形成，以其晶态和非晶态的相转移产生的电阻值的大小作为二值数据非易失性地进行存储。
二极管SD，在本实施方式的场合是肖特基二极管，但也可以使用pn结二极管。存储器单元MC的一端与位线BL相连接，而另一端与字线WL相连接。在图中，因为二极管SD在字线WL一侧为阳极，利用字线WL和位线BL的电位关系可以得到单元的选择性，在二极管SD的极性相反时也可以使可变电阻元件VR和二极管SD的配置相反。
数据，如前所述，利用各存储器单元MC的电阻元件VR的电阻值进行存储。在非选择状态下，比如，全部字线WL成为“L”电平，而全部位线BL成为“H”电平。举一个例子，比如，使“H”电平为1.8V，“L”电平为0V。在此非选择状态下，全部存储器单元MC的二极管SD处于反向偏置状态而截止，在电阻元件VR中无电流流过。在考虑图1的单元阵列中由虚线包围的正中的存储器单元MC的场合时，设定所选择的字线WL为“H”，所选择的位线BL为“L”。结果，二极管SD为正向偏置。有电流流过。
由于此时流过所选择的单元的电流量取决于构成电阻元件VR的硫属化物的相，通过检测电流量的大小，就可以读出数据。另外，比如，通过使选择字线的“H”电平电位提高而增加电流量，利用此电流对单元部的加热，可以使可变电阻元件VR的硫属化物中发生相转移。所以，可以在单元阵列中选择特定的单元而改写该单元的信息。
这样，在本实施方式的单元阵列中，存取是通过只对字线WL和位线BL各一条的电位电平进行设定而进行的。在设置用于单元选择的晶体管的场合，在单元阵列内必须具有选择晶体管的栅极的信号线，但在本实施方式中不需要这种信号线。另外，与晶体管相比，由于二极管的结构简单，再加上信号线可以减少，所以单元可以高集成化。
在单元选择中使用的二极管SD，特别是通过使用肖特基二极管，可以得到很多效果。第一，肖特基二极管，与pn结二极管不同，由于是多数载流子元件，不会积累少数载流子，所以可以进行高速存取。第二，因为不需要形成pn结，单元阵列的结构及制造工序都变得简单。第三，pn结存在其特性随温度改变的问题，而肖特基结对温度稳定。
在以上的动作说明中，示出的是通过控制字线WL和位线BL的电位电平对构成电阻元件VR的硫属化物的电阻值进行检测(数据读出)及进行相变控制(数据写入)的情况，但也可以通过对流过字线WL和位线BL的电流电平进行控制进行读出及写入。在这些电压控制方式及电流控制方式中，在电阻值的读出中给予硫属化物的能量不同。硫属化物，在非晶态时电阻值高，在晶态时电阻值低。就是说，在硫属化物中产生的功率，在硫属化物的电阻为R时，在电位控制时为V2/R，而在电流控制时为iR2。因此，在两种方式中，对电阻检测中的硫属化物的温度变化的相变的影响不同。所以，可以考虑硫属化物具有的相状态的稳定性和单元结构，选择两种方式中的一种。
上面说明的是基本单元阵列的结构，但在本实施方式中采用在衬底上层叠多个单元阵列的三维(3D)单元阵列结构。下面对这种三维单元阵列结构予以说明。
图2及图3为两层的单元阵列MA0、MA1层叠的示例，图2是概略布局的示图，图3为其I-I’剖面图。在下部单元阵列MA0和上部单元阵列MA1中，对于相对应的部分使用赋予“a”、“b”以资区别的相同编号。作为绝缘衬底，使用以氧化硅膜11覆盖的硅衬底10。在此衬底上，首先排列形成互相平行的多条位线(BL0)12a。在此位线12a之上分开排列形成由硫属化物层13构成的可变电阻元件VR和二极管SD层叠的柱状的存储器单元MC。
具体言之，第1层单元阵列MA0的存储器单元MC，是由硫属化物层13a、欧姆电极14a、n+型硅层15a以及n型硅层16a的层叠膜构图而形成。存储器单元MC，在后面说明的方法中，形成为圆柱状图形。在此阶段中，肖特基二极管SD还未完成，只制作了其主体部。存储器单元MC的周围，以层间绝缘膜17填埋实现平坦化。
于是，成为二极管SD的阳极并且在与位线12a交叉的方向上形成与二极管SD共连的字线(WL)18。在字线18和n型硅层16a之间形成肖特基结而得到肖特基二极管SD。另外，为了制作更优选的肖特基二极管，也可以与字线18分开另外形成与n型硅层16a具有肖特基接触的金属膜。
在字线18之间利用层间绝缘膜19填埋实现平坦化。于是，在其上层叠第2层单元阵列MA1。就是说，构图形成n型硅层16b、n+型硅层15b、欧姆电极14b及硫属化物层13b的层叠膜并形成肖特基二极管SD和可变电阻元件VR的层叠体的圆柱状的存储器单元MC。存储器单元MC的排列与第1层单元阵列MA0相同。在字线18和n型硅层16b之间形成肖特基结。此存储器单元MC的周围也以层间绝缘膜20填埋实现平坦化。另外，还通过构图形成位线(BL1)12b，以使在与字线18正交的方向上排列的硫属化物层13b共连。
通过如上所述的方式，单元阵列MA0、MA1通过层叠形成为共有字线(WL)18的叠层。在图3中，示出的是在单元阵列MA0、MA1中二极管SD和电阻元件VR的层叠顺序相反的示例，但层叠顺序也可以相同。另外，各单元阵列单元阵列MA0、MA1中的电阻元件VR和二极管SD的层叠顺序也可以相反。就是说，在存取方式是选择字线WL为“H”电平，选择位线BL为“L”电平时，上下单元阵列，若二极管SD配置在字线WL一侧为阳极的极性时，可不管二极管SD和电阻元件VR的层叠顺序。
图4利用等效电路示出这样的单元阵列MA0、MA1的层叠结构。本发明是利用这种至少两层的层叠单元阵列，但并不限定于此，可以重叠更多层的单元阵列。
图5示出四层单元阵列MA0～MA3的层叠结构作为更优选的示例。各单元阵列的对应部分，使用按照自下而上的顺序赋予“a”、“b”、“c”、“d”的相同编号。对先前说明的两层单元阵列MA0、MA1的层叠结构会发生重复，故详细说明省略。在第1层单元阵列MA0和第2层单元阵列MA1之间共有字线(WL0)18ab。在第2层单元阵列MA1和第3层单元阵列MA2之间共有位线(BL1)12bc。在第3层单元阵列MA2和第4层单元阵列MA3之间共有字线(WL1)18cd。最下层单元阵列MA0的位线(BL0)12a和最上层单元阵列MA3的位线(BL2)12d分别单独准备。
以上这种三维单元阵列，是将字线WL和位线BL，比如，以最小加工尺寸为F，按照线/距＝1F/1F形成。于是，在各单元阵列中，在字线WL和位线BL的各交叉部配置硫属化物和二极管层叠的圆柱状的存储器单元MC。
在制造这种三维单元阵列之际，为了追求微细化，必须考虑在曝光之际电磁波的衍射等的影响。在这个意义上，在将存储器单元布置在离开条纹状的字线和位线的位置时，制造工序很难优化。在此实施方式的三维单元阵列中，如上所述，存储器单元是在位线和字线包围的状态下配置于其各交叉部。于是，在为了对存储器单元进行刻蚀而对光刻胶曝光之际，通过进行位线和字线用的条纹状掩模图形的双重曝光，可不受衍射等的影响，可以构成微细的存储器单元图形。这一点将在下面具体说明。
图6为示出在衬底上形成位线(BL)12a图形后，在其上顺序层叠欧姆电极膜14a、n+型硅膜15a及n型硅膜16a的状态。在此层叠膜之上，通过图形复印形成圆柱状的光刻胶30图形。于是，将此光刻胶30作为掩模，通过对层叠膜进行刻蚀，如图7所示，在位线12a上形成分开配置的由层叠膜构成的圆柱状的存储器单元(不过，在这一阶段尚未完成)。之后，如图3所示，如果以层间绝缘膜17填埋圆柱状的存储器单元的周围，并在其上形成兼作二极管的阳极的字线18时，第1层单元阵列MA0就完成。
为了形成图7所示的层叠膜的图形，利用对光刻胶的双重曝光。下面利用图8A-8C对此图形复印工序具体进行说明。在图6的层叠膜形成后，在n型硅膜16a之上全面涂覆光刻胶30，使用图8A所示的曝光掩模31，进行第1次光刻胶曝光。曝光掩模31，是将在x方向(位线方向)上的长开口部31a和遮光部31b在y方向上交互排列而构成。此曝光掩模31，与在位线(BL)12a的构图中使用的相同，以与位线12a重叠的图形进行曝光。接着，使同一曝光掩模31转动90°，如图8B所示，进行第2次曝光。这与在字线(WL)18ab的构图中使用的相同，以与后面形成的字线18ab重叠的图形进行曝光。在光刻胶30使用光硬化性树脂(即负胶)时，光刻胶30的二次曝光图形的各交叉部由于双重曝光而充分硬化。所以，在对光刻胶30进行显影时，如图8C所示，可保留点状排列的光刻胶30。将此光刻胶30作为掩模，通过对层叠膜的刻蚀，可以形成如前所述的圆柱状的微细的存储器单元。
通过对各单元阵列重复这种图形复印和刻蚀，可以得到在各单元阵列的相同位置配置了存储器单元的三维单元阵列。如图8A、8B所示，在曝光掩模31的开口部31a和遮光部31b的宽度为n×F(F：最小加工尺寸)时，如果进行1/n的缩小曝光，对于位线BL和字线WL，线/距＝1F/1F。在这种情况下，各单元阵列的单位单元面积为4F2。
在上例中，使用的是负胶，但与此相对，也可以使用正胶。在这种情况下，可以使用与上述示例的曝光掩模31图形反转的反转掩模进行与上述示例同样的二次曝光。结果，在二次曝光中的非曝光部，与上述示例一样，保留成为光刻掩模。
本实施方式的三维单元阵列可以实现大容量存储器，但关于三维单元阵列的存取，优选是对进行数据处理方面予以一定考虑。具体说，是要构成对于数据检索为优选的三维的单元块。
对于图3所示的MA0～MA3的三维单元阵列40图9示出成为数据存取的单位的单元块的设定法。在图9中，将三维单元阵列40作为直方体示出，此三维单元阵列40，在其上面利用假想的互相垂直正交的间界A、B划出多个单元块41。此处，示出的是将一个单元块41定义为包含由与位线BL平行的一定间隔的假想的间界A包围的范围的12条位线和包含由与字线平行的一定间隔的假想的间界B包围的范围的8条字线的直方体的示例。因此，单元块41为4×4×4＝64个三维的单元集合。
在图9中，位线BL和字线WL，只示出以斜线表示的一个单元块41。BL00～BL03是第1层单元阵列MA0的位线，BL10～BL13是第2层单元阵列MA1和第3层单元阵列MA2共有的位线，BL20～BL23是第4层单元阵列MA3的位线。此外，WL00～WL03是第1层单元阵列MA0和第2层单元阵列MA1共有字线，WL10～WL13是第3层单元阵列MA2和第4层单元阵列MA3的共有字线。
图10示出在数据读出时或写入时用来分别向单元阵列字线WL及位线BL传送正逻辑脉冲或负逻辑脉冲的基本的选择电路50的构成例。选择电路50，具有在读出时由选择信号/WS驱动使字线WL与脉冲信号线WP相连接的PMOS晶体管QP1及由选择信号BS驱动使位线BL与脉冲信号线BP相连接的NMOS晶体管QN0。选择电路50，还具有用来在非选择时使字线WL保持低电平和使位线BL保持高电平的复位用NMOS晶体管QN1及复位用PMOS晶体管QP0。
选择信号/WS、BS是地址译码器的输出，在非选择状态/WS＝“H”，BS＝“L”。所以，在非选择状态，选择晶体管QP1、QN0截止，复位用NMOS晶体管QN1、QP0导通，字线WL保持为Vss的“L”电平，而位线BL保持为Vcc的“H”电平。在选择状态，复位用NMOS晶体管QN1、QP0截止，选择晶体管QP1、QN0导通。在数据读出时，字线WL、位线BL，如附图所示，分别与信号线WP、BP相连接。这些信号线WP、BP，分别在选择时接受“H”电平(比如，Vcc＝1.8V)和“L”电平(比如，Vss＝0V)的脉冲。结果，在存储器单元MC中依照选择晶体管QP1、QN0的导通时间有读出电流流过。
具体言之，在采用图9这样的单元块结构的场合，选择信号/WS、BS是用来选择单元块的选择信号，单元块内的位线及字线选择，分别由信号线WP及/BP进行。具体言之，在考虑图9所示的单元块41而示出位线及字线的选择电路的构成时，如图11及图12所示。
图11所示的位线选择电路50a，具有用来使位线BL00～BL03分别与脉冲信号线BP00～BP03相连接的NMOS晶体管QN00～QN03、用来使位线BL10～BL13分别与脉冲信号线BP10～BP13相连接的NMOS晶体管QN10～QN13及用来使位线BL20～BL23分别与脉冲信号线BP20～BP23相连接的NMOS晶体管QN20～QN23。这些NMOS晶体管的栅极由公用选择信号BS驱动。选择信号BS，由“与”门G10激活成为“H”。结果，可以经信号线BPij，并经导通的NMOS晶体管QNij分别向各位线BLij供给必需的负逻辑脉冲。
图12所示的字线选择电路50b，具有用来使字线WL00～WL03分别与脉冲信号线WP00～WP03相连接的PMOS晶体管QP00～QP03、用来使字线WL10～WL13分别与脉冲信号线WP10～WP13相连接的PMOS晶体管QP10～QP13。这些PMOS晶体管的栅极由公用选择信号/WS驱动。选择信号/WS，由“与非”门G20激活成为“L”。结果，可以经信号线WPij，并经导通的PMOS晶体管QPij分别向各字线WLij供给必需的正逻辑脉冲。
图11的脉冲信号线BPij，对与位线正交方向上的多个单元块以公用方式配设。图12的脉冲信号线WPij，对与字线正交方向上的多个单元块以公用方式配设。所以，将图11的“与”门G10和图12的“与非”门作为块译码电路，可以选择任意的单元块，通过对信号线BPij、WPij分别赋予负逻辑脉冲和正逻辑脉冲，进行单元块内的位线和字线的扫描。
虽然在图11及图12的选择电路50a、50b中进行了省略，但如图10所示，设置有用来在非选择状态下使各位线、字线分别保持高电平Vcc、低电平Vss的复位晶体管。另外，这些选择电路50a、50b，是在形成图5所示的三维单元阵列之前，在硅衬底10上形成的。
在将大量相变存储器单元集成为以上这种三维单元阵列时，其特性的偏差成为问题。具体言之，利用硫属化物的相变的单元的数据状态，因经历及环境而变。比如，写入数据“0”(高电阻值状态)是将硫属化物层设定为非晶部分多的状态，而写入数据“1”(低电阻值状态)是将硫属化物层设定为结晶部分多的状态时，该单元的初始状态因经历及位置而异。
下面利用图13及图14对单元的状态变化进行说明。图13示出在将数据“0”写入到数据“0”或“1”状态的单元的情况的硫属化物的状态变化。在这种情况下，与单元的初始状态无关，施加可使硫属化物层变成熔融状态的电流脉冲。因为此时变成电极的是夹着硫属化物层的金属层M1、M2，与热传导良好的金属面相接的硫属化物部分不会达到熔融状态。因此，熔融区域从硫属化物的中心向周边扩展，变成大致如图所示的情况。在切断电流脉冲时，通过金属层M1、M2散热，硫属化物受到急冷而变成非晶态部分多的数据“0”。从散热快的部分起非晶化，但因为由于单元周围的状况及其以前的经历等等而使散热状况不同，所以并非永远是一定的区域变成非晶态。这就是由写入“0”所得到的高电阻值产生偏差的原因。
图14示出在将数据“1”写入到“0”或“1”状态的单元的情况。在这种情况下，与单元的初始状态无关，施加的是功率不像“0”写入时那样集中的电流脉冲，以便对硫属化物层加热并长时间保持该高温状态。发热是对硫属化物的电阻本身的焦耳加热，非晶态部分的温度上升，使此部分退火而成为多晶态多的数据“1”。此时，硫属化物有多少部分多晶化也因单元的周围状况及其以前的经历等等而使散热条件不同，所以并非永远是一定的区域多晶化。这就是由写入“1”所得到的低电阻值产生偏差的原因。
如上所述，即使是存在电阻值偏差，就一个单元而言，与其环境和状态无关，设定为非晶态的数据“0”的电阻值比设定为多晶态的数据“1”的电阻值高。所以，就数量不多的单元的范围内来看，如图15所示，在“0”数据单元的高电阻值分布和“1”数据单元的低电阻值分布之间出现一个电阻值不重叠的间隙。但是，高电阻值分布和低电阻值分布，一般不对称，这些分布的间隙的中心因单元阵列的状况而变。在图15这样的数据状态分布中，使用以图中的箭头表示的参照值Rref对单元的电阻值进行监视时，可以判定单元数据的“1”、“0”。
然而，即使是某一单元的“1”数据的电阻值一直比“0”数据的电阻值低，由于在像三维单元阵列这样单元数多，各单元的经历及环境在单元阵列内有很大不同的情况，有可能不能设定参照值Rref。这是因为在单元数多时图15所示的间隙变小之故。图16示出这种情况。在图16中，举例示出的是包含从大容量的单元阵列之中任意选择的分别接近的3个单元的4组A、B、C、D的电阻值分布。在这种情况下，在各组内即使是可以设定参照值，但对于整个单元阵列，设定困难。
于是，在本实施方式中，采用不使用参照值也能进行稳定的数据读出的方法。下面对这一点予以具体说明。如图16所示，即使是在单元电阻值的偏差很大的情况下，如果注目集合接近单元的各组，可以确保高电阻值分布和低电阻值分布之间的间隙。于是，在本实施方式中，将接近的两个单元作为一个单元对，对其中一个写入高电阻值状态，而对另一个写入低电阻值状态。于是，可以将这些单元对的互补数据作为1位数据读出。结果，即使是在整个三维单元阵列中高电阻值状态和低电阻值状态的分布上，比如，有一部分重叠时，也可以不使用上述的参照值Rref而可靠地进行上述单元数据的读/写。
图17和图18示出单元对选择的两种方法。在图17中，在共有字线WL的上下邻接的单元阵列之间，将上下邻接的两个单元MC中的一个作为真值单元(true cell)T-cell并将另一个作为互补单元(complementary cell)C-cell而构成单元对。图18是示出在同一单元内共有字线WL并与不同的位线BL00、BL01相连接的邻接的两个单元MC组成的单元对的例子。任何一个都是在真值单元T-cell中写入二值数据的正逻辑值，在互补单元C-cell中写入负逻辑值。就是说，在图17和图18中的任何一个的情况下，单元对共有字线，而位线分开。
下面对数据的写入/读出电路予以具体说明。在本实施方式中，对具有示于图5及图9的4层单元阵列MA0-MA3的三维单元阵列进行说明。对于图9的单元决41的一部分，将三维等效电路和其中的单元对的选择法，与图17及图18相对应例示于图19及图20。
在图19的示例中，在共有字线的第1层单元阵列MA0和第2层单元阵列MA1之间，将上下邻接的两个单元作为T-cell、C-cell组成单元对。在共有字线的第3层单元阵列MA2和第4层单元阵列MA3之间同样将上下邻接的两个单元作为T-cell、C-cell组成单元对。
在图20中，在第1层单元阵列MA0内将共有字线的两个单元单元作为T-cell、C-cell组成单元对。同样，在第2层单元阵列MA1内将共有字线的两个单元作为T-cell、C-cell组成单元对。在第3层、第4层单元阵列MA2、MA3中也一样。在图19、图20中，示出各单元对的选择时的电流的方向。
下面，对以如上所述方式使用三维单元阵列，对单元对写入、读出互补数据的情况的写入电路及读出电路予以说明。
图21示出以m、n为任意的正整数，利用图19所示的4层单元阵列MA0-MA3之中的位线BL0n、BL1n、BL2n和字线WL0m、WL1m选择的两个单元对(T-cell0、C-cell0)、(T-cell1、C-cell1)的读出电路60和写入电路70。读出电路60和写入电路70的主要部分，是在形成图5所示的单元阵列的硅衬底10上，在单元阵列形成之前形成的。不过，写入电路70的脉冲升压电路72a、72b的一部分是在单元阵列的形成工序中使用与单元阵列相同的半导体膜形成的。这一点将在下面叙述。另外，读出电路60和写入电路70当然必须一个保持激活状态另一个保持非激活状态，但这些激活、非激活的控制电路单元在以下说明中也予以省略。
读出电路60的构成包括：检测流过共有字线WL0m的单元对C-cell0、T-cell0的位线BL0n、BL1n的单元电流的差的检测放大电路SA1；以及同样检测流过共有字线WL1m的位线BL1n、BL2n的C-cell0、T-cell0的单元对电流的差的检测放大电路SA2。这些检测放大电路SA，经信号线BP0m、BP1n、BP2n分别与由选择电路50所选择的位线BL0n、BL1n、BL2n相连接。
图21，示出的是如图17所示的在层叠方向上邻接的两个单元构成单元对的情况。与此相对，当在单元阵列内邻接的两个单元组成单元对的图18的方式中，读出电路的检测放大电路SA，与连接该单元对的同一单元阵列内的邻接的位线之间相连接。
检测放大电路SA，具体言之，具有如图23所示的结构。与单元对C-cell、T-cell连接的位线BL1k、BL1’k’，分别经信号线BP1k、BP1’k，并经电阻R1k、R1’k’与低电位电源线BPS1k、BPS1’k’相连接。字线WL在非选择时保持低电平，而在选择时被给予正逻辑脉冲而成为高电平。另一方面信号线BP1k、BP1’k’，如在图11中所说明的，在非选择时保持高电平，而在读出时有选择地被给予负逻辑脉冲电压。所以，在选择时，在各单元中有图示的单元电流流过。此单元电流由电阻R1k、R1’k’变换为电压，并由差动放大器DA检测该电压的差值。结果，单元对的数据，在T-cell＝“0”(高电阻)、C-cell＝“1”(低电阻)时，可得到Sout＝“L”(＝“0”)，而在单元对的数据相反时，可得到Sout＝“H”(＝“1”)。
这样，在本实施方式的读出电路中，以与互补单元对T-cell、C-cell相连接的位线作为差动放大器DA的输入，不使用固定的参照值。就是说，由电阻将分别流过单元对的电流变换为电压，由差动放大器对互补数据进行比较。结果，可以保持信息稳定而读出。即使是在大规模三维单元阵列，单元的电阻值分布的偏差大的情况下，由于如前所述，可以确保在邻接的单元对之间的高电阻值状态和低电阻值状态的差，所以可以进行稳定的读出动作。
另外，如图21的示例所示，层叠的单元对C-cell0、T-cell0和单元对C-cell1、T-cell1共有位线BL1n。此共有位线BL1n与两个检测放大电路SA1、SA2双方的输入端子相连接。所以，这两个检测放大电路SA1、SA2，不能同时检测两个单元对各自的单元电流差。这样，在单元对之间共有位线的情况，如后所述，两个检测放大电路SA1、SA2的读出动作必须以时分方式进行。这一点对于在单元阵列内构成单元对的情况也一样。就是说，在各单元阵列内，在两个单元对共有位线相邻接的场合，进行此2个单元对的数据检测的两个检测放大电路，必须以时分方式进行读出动作。
本实施方式的写入电路70的基本概念在于对于三维单元阵列中的互相接近的多个存储器单元进行利用脉冲驱动的同时写入。具体言之，进行同时写入的至少两个存储器单元的组合，是如下的组合。其中同时进行写入的两个存储器单元，包含构成“对”和不构成“对”的场合。
(1)共有字线上下邻接的单元阵列的上下邻接的两个存储器单元；
(2)共有位线上下邻接的单元阵列的上下邻接的两个存储器单元；
(3)在一个单元阵列内共有字线并邻接的两个存储器单元。
具体言之，图21的写入电路70，示出的是对于由在4层单元阵列的层叠方向上排列的4个存储器单元C-cell0、T-cell0、C-cell1、T-cell1构成的2个单元对进行同时写入的例子。即图21的写入电路70，具有生成用于分别施加给由选择电路50所选择的字线、位线的正逻辑写入脉冲、负逻辑写入脉冲的写入脉冲生成电路71以及对这些正、负逻辑写入脉冲的脉冲宽度进行调整及根据需要进行升压的脉冲升压电路72a、72b。
写入脉冲生成电路71，生成分别施加到位线BL0n、BL1n、BL2n的负逻辑写入脉冲L0n、L1n、L2n以及分别施加到字线WL0m、WL1m的正逻辑写入脉冲H0m、H1m。其中，以施加到最下层单元阵列的位线BL0n上的负逻辑写入脉冲L0n作为基准脉冲。就是说，负逻辑写入脉冲L0n，不通过升压电路供给信号线BP0n，经选择电路50供给位线BL0n。其他的正逻辑写入脉冲H0m、H1m及负逻辑写入脉冲L1n、L2n，为了以与作为基准的负逻辑写入脉冲L0n的关系施加必需的延迟，进行必需的升压，设置升压电路72a、72b。
具体言之，对升压电路72a、72b的输入和各升压电路72a、72b的输出的关系，如图22所示。对要施加到字线WL0m的正逻辑写入脉冲H0m进行升压的正脉冲升压电路(PP-BOOST)72b，与该正逻辑写入脉冲H0m一起，供给要施加到夹着字线WL0m的位线BL0n、BL1n的负逻辑写入脉冲L0n、L1n。由此，与写入数据相应，确定负逻辑写入脉冲L0n、L1n和正逻辑写入脉冲H0m的重叠时间和升压动作。同样，对要施加到位线BL1n的负逻辑写入脉冲L1n进行升压的负脉冲升压电路(NP-BOOST)72a，与该负逻辑写入脉冲L1n一起，供给要施加到夹着位线BL1n的字线WL0m、WL1m的正逻辑写入脉冲H0m、H1m。由此，与写入数据相应，确定正逻辑写入脉冲H0m、H1m和负逻辑写入脉冲L1n的重叠时间和升压动作。其他的正逻辑写入脉冲H1m、负逻辑写入脉冲L2n也分别由升压电路72b、72a利用同样的逻辑电路确定脉冲的重叠时间和升压动作。
具体言之，正负逻辑写入脉冲的重叠和升压动作，是为了依照写入数据确定施加到单元的写入能量而进行的。即在“0”写入中，应该使单元的硫属化物进行在图13中说明的相变，进行正负逻辑写入脉冲的短时间的重叠和其一个的升压。在“1”写入中，应该使单元的硫属化物产生在图14中说明的相变，加大正负逻辑写入脉冲的重叠时间，并且不进行脉冲升压。输入到使要施加到图21的最上层位线BL2n上的负逻辑写入脉冲L2n升压的升压电路72a的“L”是用于其上不存在字线的固定低电平输入。
图24示出写入脉冲发生电路71的结构例。此写入脉冲生成电路71，由生成脉冲宽度相同而延迟量不同的两种脉冲的脉冲生成电路100和通过将两种脉冲进行组合而生成必需的写入脉冲的逻辑门电路110构成。
原脉冲生成电路101是生成脉冲宽度T0的脉冲P0的电路，延迟电路102是使此脉冲P0仅延迟约T0/2的电路。此处，时间T0是在硫属化物上施加该时间脉冲时可获得多晶态的时间，T0/2是成为非晶态的大约时间长度。
利用反相器111使原脉冲生成电路101的输出脉冲P0反相的负逻辑脉冲成为施加到位线BL0上的基准的负逻辑写入脉冲L0n。下面对施加到字线WL0、位线BL1及字线WL1的脉冲和对位线BL0的负逻辑写入脉冲的关系，由依照写入数据确定的逻辑信号Logic0-3的逻辑实现。“与”门121、122的组合，依照Logic0选择脉冲生成电路100的输出脉冲或延迟电路102的延迟脉冲。这些“与”门121、122的输出经“或”门112取出，成为供给字线WL0的正逻辑写入脉冲H0m。
同样，“与”门123、124的组合，依照Logic1选择脉冲生成电路101的输出脉冲或延迟电路102的延迟脉冲。结果，经“或非”门113得到施加到位线BL1的负逻辑写入脉冲L1n。“与”门125、126的组合，依照Logic2选择脉冲生成电路101的输出脉冲或延迟电路102的延迟脉冲，这些输出经“或”门114得到作为供给字线WL1的正逻辑写入脉冲H1m。“与”门127、128的组合，依照Logic3选择脉冲生成电路101的输出脉冲或延迟电路102的延迟脉冲，这些输出经“或非”门115得到成为施加到位线BL2的负逻辑写入脉冲L2n。
利用Logic0-3的“0”、“1”的全部组合得到的脉冲生成电路100的输出信号波形，如图25所示。此处，示出对图21所示的在层叠方向上串联的4个单元全部独立设定数据所必需的逻辑脉冲信号。对于某一个单元，在施加到字线上的正逻辑写入脉冲和施加到对应的位线上的负逻辑写入脉冲的重叠时间为T0时为写入“1”，而在该重叠时间为T0/2时为写入“0”。示于图25的信号波形的上段的0、1组合是与此同时写入的单元信息，从左到右依次为T-cell1、C-cell1、T-cell0、C-cell0。
但是，在本发明中，对于组成对的T-cell1、C-cell1写入互补数据。所以，在图25的输出信号波形中实际使用的，T-cell1、C-cell1一方是“0”，另一方是“1”的由虚线围起的4个输出信号。
图25的写入脉冲信号L0n、L1n、L2n、H0m、H1m，如图21所示，由脉冲升压电路72a、72b，在写入“0”的场合，使正逻辑写入脉冲或负逻辑写入脉冲升压。这些脉冲升压电路72a、72b的具体结构如图26所示。
示出了在正脉冲升压电路72b上与正逻辑脉冲H一起输入的负逻辑脉冲L1、L2，如图21所示，供给共有其上施加有正逻辑脉冲H的字线的上下单元阵列的位线。同样，示出了在负脉冲升压电路72a上与负逻辑脉冲L一起输入的正逻辑脉冲H1、H2，如图21所示，供给共有其上施加有负逻辑脉冲L的位线的上下单元阵列的字线。
正、负脉冲升压电路72b、72a分别具有用来通过充电泵动作使信号线WPij、BPij升压的电容C1、C2。在电容C1、C2的各个信号线WPij、BPij一侧的节点N12、N22上设置有用来在非选择状态下将它们分别保持在Vss、Vcc的复位用NMOS晶体管QN10及复位用PMOS晶体管QP10。这些复位用NMOS晶体管QN10、QP10，在分别生成正逻辑写入脉冲H和负逻辑写入脉冲L时，由其驱动而变成截止。
节点N12、N22与用来在选择状态下使电容C1、C2分别充电到正逻辑脉冲H的电平(比如，Vcc)、负逻辑脉冲L(比如，Vss)的二极管D12、D22相连接。节点N12、N22分别经过传输元件即二极管D13、D23与信号线WPij、BPij相连接。这些信号线WPij、BPij与在选择时用来施加正逻辑脉冲H、负逻辑脉冲L的二极管D11、D21相连接。在非选择状态下，电容C1、C2的另一方的节点N11、N21分别由“与”门254b、“或”门254a的输出保持为Vss、Vcc。
在正脉冲升压电路72b中，在“与”门254b一方的输入端子上输入由延迟电路255b略为使正逻辑脉冲H延迟的脉冲，而在另一方的输入端子上经延迟电路253b输入由“或”门251b和“或非”门252b检测的正逻辑脉冲H和负逻辑脉冲L1、L2的重叠状态的结果。在负脉冲升压电压72a中，在“或”门254a一方的输入端子上输入由延迟电路255a略为使负逻辑脉冲L延迟的脉冲，而在另一方的输入端子上经延迟电路253a输入由“或”门251a和“与非”门252a检测的负逻辑脉冲L和正逻辑脉冲H1、H2的重叠状态的结果。延迟电路253a、253b的延迟时间，对于各写入脉冲的宽度T为大约T/2。
下面利用图27对这样构成的升压电路72a、72b的动作进行说明。在不生成正、负逻辑的写入脉冲的非选择状态中，在正脉冲升压电路72b中，“与”门254b的输出为Vss，并且NMOS晶体管QN10导通，所以电容C1的节点N11、N12为Vss。同样，在非选择状态下，在负脉冲升压电路72a中，“或”门254a的输出为Vcc，PMOS晶体管QP10导通，而电容C2的节点N21、N22保持为Vcc。
如图27所示，在脉冲宽度T的正逻辑写入脉冲H与同一脉冲宽度T的负逻辑写入脉冲L1、L2同时产生的情况下，在正脉冲升压电路72b中，电容C1利用二极管D12充电到N12＝Vcc、N11＝Vss。由于“与”门254b的输出保持为低电平Vss，正逻辑写入脉冲H原封不动地经二极管D11施加到信号线WPij。在脉冲宽度T的负逻辑写入脉冲L与同一脉冲宽度T的正逻辑写入脉冲H1、H2同时产生的情况下，在负脉冲升压电路72a中，电容C2利用二极管D22充电到N22＝Vss、N21＝Vcc。由于“或”门254a的输出保持为高电平Vcc，负逻辑写入脉冲L原封不动地经二极管D21施加到脉冲信号线BPij。在这些情况下，电容C1、C2无放电动作，不进行脉冲升压。
之后，在正逻辑写入脉冲H，相对负逻辑写入脉冲L1及L2，延迟产生这些脉冲宽度的一半T/2的情况下，进行正脉冲升压电路72b中的正逻辑写入脉冲H的正方向的升压动作。就是说，在正脉冲升压电路72b中，此时正逻辑脉冲H变成高电平时，电容C1充电到N12＝Vcc、N11＝Vss。于是，延迟电路255b的延迟时间发生延迟，“与”门254b的输出变为H，即N11＝Vcc，电容C1的正电荷经二极管D13传送到信号线WPij。即通过利用电容C1和二极管D12、D13的充电泵的动作，使经二极管D11施加到信号线WPij上的正逻辑写入脉冲H在正方向上升压。换言之，就是在经二极管D11供给选择单元的写入电流之上加上由电容C1的电容值和充电电压确定的放电电流。在正逻辑写入脉冲H1或H2和负逻辑写入脉冲L之间的关系相同时，在负脉冲升压电路72a中，没有那样的升压动作。
之后，在正逻辑写入脉冲H，相对负逻辑写入脉冲L1及L2，超前产生这些脉冲宽度的一半T/2的情况下，进行负脉冲升压电路72a中的负逻辑写入脉冲L的负方向的升压动作。就是说，此时，在负脉冲升压电路72a中，负逻辑写入脉冲L变成低电平时，电容C2充电到N22＝Vss、N21＝Vcc。于是，延迟电路255a的延迟时间发生延迟，“或”门254a的输出变为L，即N21＝Vss，电容C1的负电荷经二极管D23传送到信号线BPij。即通过利用电容C2和二极管D22、D23的充电泵的动作，使经二极管D21施加到信号线BPij上的负逻辑写入脉冲L在负方向上升压。在正逻辑写入脉冲H1或H2和负逻辑写入脉冲L之间的关系相同时，在正脉冲升压电路72b中，没有那样的升压动作。
图27所示的正、负逻辑写入脉冲H、L的脉冲宽度T是“1”数据写入所必需的脉冲施加时间。控制这些脉冲的重叠状态而得到的实质为T/2的脉冲宽度的升压的正或负脉冲，施加到“0”数据写入所必需的字线或位线上。在使用图26的脉冲升压电路时，可以利用电容使“0”数据写入所必需的短脉冲施加时间的高电平或低电平升压，将由电容的电容值确定的写入电流供给单元。所以，通过将这种脉冲升压电路组装到写入电路，可以与原来的数据状态无关，可靠地进行“0”数据的写入。
图28示出通过使图25所示的正负逻辑脉冲L0n、H0m、L1n、H1m、L2n通过升压电路72a、72b，分别施加到信号线BP0n、WP0m、BP1n、WP1m、BP2n上的正负写入脉冲波形。由此，对于写入脉冲时间为T/2的“0”写入单元，施加到字线上的正逻辑写入脉冲可以在正方向上升压或施加到位线上的负逻辑写入脉冲可以在负方向上升压。在图28中，与图21相对应，实际上在本发明中使用由虚线围起的部分。在信号波形上记述的4位数据，如前所述，第1位与T-cell1相对应，第2位与C-cell1相对应，第3位与T-cell0相对应，而第4位与T-cell0相对应。
如上所述，在图21示出的此实施方式的写入电路70，通过利用蓄积在电容中的电荷的急剧放电的脉冲升压动作，可以与单元的初始数据状态无关，在硫属化物中注入使“0”写入所必需的产生相变的足够的能量。
在迄今为止的实施方式中，如图19所示，是对由在4层单元阵列的层叠方向上邻接的每两个单元构成单元对的情况进行说明。下面，如图20所示，针对在单元阵列内邻接的两个单元中组合成单元对的情况，对数据写入法予以说明。
在上述实施方式中，在层叠方向上排列的4个单元构成两个单元对，对这些单元对同时进行写入。与此相对，在图20的方式中，在层叠方向上，4个真值单元T-cell0～3串联，与其相邻接，在层叠方向上配置串联的4个互补单元C-cell0～3。所以，在应用与对层叠方向的单元同时进行写入的上述实施方式同样的方式中，必须分开对4个真值单元T-cell0～3的写入的定时。
图29示出利用该2次写入动作的写入脉冲波形。要写入的位状态和波形基本上与图28相同，但其写入步骤不同。在第1写入动作中，进行对T-cell0～3或C-cell0～3的一方的写入，而在第2写入动作中，进行对另一方的写入。波形上的0、1的排列示出从左方，从层叠方向的上方向着下方的单元的数据。具体言之，在第1写入动作中，对4个真值单元T-cell0～3，选择与其相对应的位线而同时写入正逻辑值。在第2写入动作中，选择与对应的4个互补单元C-cell0～3相对应的位线而同时写入负逻辑值。由于在横方向上构成对的T-cell和C-cell必须存储互补数据，在图29的两次写入动作之间以线连接的相关信号，可以通过其两次的写入动作进行选择。
如上所述，在向层叠方向上串联的4个单元同时进行写入之中，如图29所示，在与字线WL0、WL1相连接的信号线WP0m、WP1m和与位线BL0～BL2相连接的信号线BP0n～BP2n、BP0n’～BP2n’的脉冲波形上利用“0”写入和“1”写入施加不同的波形变化。这一点，如图11、图12所示，意味着对于在单元阵列的纵横两个方向上取向的信号线都必须具有脉冲升压电路，写入电路会变得复杂。
与此相对，下面对可以以更简单的另外的写入方法对写入电路进行说明。在采用图20这样的互补单元对的构成法时，实际上并不一定需要同时对层叠方向上的4个单元进行写入。于是，就可以对由邻接的两个单元阵列内互相邻接的4个单元构成的2个单元对同时进行写入。具体言之，对于图20的4层单元阵列中的两个邻接单元阵列MA0、MA1的4个T-cell1、C-cell1、T-cell0、C-cell0，进行同时写入。此时的写入脉冲波形如图30所示。
对与字线WL0m相连接的信号线WP0m施加作为基准的正逻辑写入脉冲。对与同时选择的4个位线位线BL0n、BL0n’、BL1n、BL1n’相连接的信号线BP0n、BP0n’、BP1n、BP1n’，依照数据，施加相对基准正逻辑写入脉冲进行延迟和升压的负逻辑写入脉冲。图的脉冲波形上记述的0、1从左方起依次是T-cell1、C-cell1、T-cell0、C-cell0的设定数据。
对于4层单元阵列的上侧的邻接单元阵列MA2、MA3，也可以在另外的写入循环中施加同样的写入脉冲，同时对2个单元对的4个单元进行写入。
在采用这种写入方式时，可以只使用施加到位线的负逻辑写入脉冲，与数据相符合的升压脉冲波形。所以，在图21所示的正脉冲升压电路72b和负脉冲升压电路72a之中，不需要正脉冲升压电路72b，使写入电路变得简单。
在图19所示的单元对的构成法的场合也一样，在不对层叠方向的串联的4个单元同时写入，而是对下侧和上侧的每两层同时进行写入时，可以进行同样的写入。在这种情况下，如图31所示，可同时对下侧的邻接单元阵列MA0、MA1内的两个单元对T-cell0、C-cell0、T-cell1、C-cell1进行写入。此时的写入脉冲波形示于图32。波形上记述的0、1从左方起依次是T-cell0、C-cell1、T-cell0、C-cell1的设定数据。
在这种情况下，写入电路也可以只是负脉冲升压电路，其输入输出信号的关系如图33所示。对与字线相连接的信号线WP0m，不是经脉冲升压电路，而是原封不动地供给正逻辑写入脉冲H0m。在与位线相连接的信号线BP0n、BP1n上，施加负逻辑写入脉冲L0n、L1n，如图21所示，经负脉冲升压电路72a，依照数据施加升压的信号。图33的“H”是固定的“H”电平信号。就是说，图26所示的输入负脉冲升压电路72a的输入H1、H2进入的“或”电路251a是不需要的，可以将输入负逻辑写入脉冲L0n、L1n进入的“与非”门的两个输入中的一个固定为“H”。
另外，在生成图33的输入信号中，图21的写入脉冲生成电路71，与图24相比，可以以更简单的方式如图34所示地构成。脉冲生成电路100，与图24所示的相同。正逻辑写入脉冲H0m使用原脉冲生成电路101的输出脉冲。逻辑电路单元110a，以正逻辑写入脉冲H0m作为基准脉冲，由于与此的关系，依照对单元设定的数据的位信息B0、B1从脉冲生成电路100所输出的两个脉冲的组合，生成负逻辑写入脉冲L0n、L1n。
图34的逻辑电路单元110a的构成，可以是对共有字线并上下邻接的两个单元阵列的共有字线和将其夹着的两个位线，分别生成正逻辑写入脉冲和负逻辑写入脉冲的电路。在图30中说明的写入方式的情况下，虽然输入的逻辑数据不同，但也可以使用同样的写入脉冲生成电路的结构。
如上所述，为了读出写入到在层叠单元阵列中设定的两个单元对中的数据，如果与这两个单元对相连接的位线互相独立时，可以使与各个单元对相对应设置的如图23所示的检测放大电路SA同时动作。然而，在图19、图20、图21所示的示例中，第2层单元阵列MA1和第3层单元阵列MA2共有位线。换言之，T-cell0、C-cell0的对和T-cell1、C-cell1的对，共有位线BL1n。在此方式中，必须以时分方式读出这些单元对的数据。
在图35中示出其一种时分方式读出法。如图11所示，信号线BP10与在两个单元阵列MA1、MA2共有的BL10相连接。如图23所示，在读出之际，经电阻向用来供给信号线BP00、BP10、BP20负逻辑脉冲的低电位电源线BPS00、BPS10、BPS20供给共用的低电位电源脉冲。与此相对，对于驱动在单元阵列MA0、MA1共有的字线WL0m的信号线WP00和驱动在单元阵列MA2、MA3共有的字线WL1m的信号线WP10，为了使其互相在时间上错开并与各个负逻辑脉冲在宽度上有一半重叠而施加正逻辑脉冲。结果，可以以时分方式进行在单元阵列MA0、MA1之间构成的单元对的读出READ1和在单元阵列MA2、MA3之间构成的单元对的读出READ2。
图36是图35的方式的更普遍化的图。对低电位电源线BPSxx、BPSxx’施加一定脉冲宽度的低电位电源脉冲，在该脉冲宽度内对用于驱动单元阵列内的字线的信号线WP00、WP01、...、WPxx以时分方式顺序施加正逻辑脉冲。结果，在正负逻辑脉冲的重叠位置的读出READ00、READ01、...、READxx成为可能，共有位线的单元对的数据就可以以时分方式读出。
在迄今为止的实施方式中，作为构成存储器单元的二极管使用的是肖特基二极管，但如前所述，也可以使用PN结二极管。比如，与图5相对应，在图37中示出应用PN结二极管的4层单元阵列结构。在各层单元阵列的位线和字线的交叉部配置的存储器单元上形成由n型硅层25和p型硅层26的PN结构成的二极管Di。除此之外与图5相同。
在上述实施方式中，如图26所示，在写入电路中，除了晶体管电路之外，还使用电容C1、C2及二极管D11～D13、D21～D23。这样的写入电路，尽可能共有单元阵列区域和加工过程而形成很小的占有面积是所希望的。比如，写入电路的二极管D11～D13、D21～D23可以与在单元阵列中使用的二极管SD同时形成。
图38示出这种在单元阵列区域和写入电路区域共有加工过程的场合的结构例。在硅衬底10上在形成单元阵列之前形成晶体管电路。图38的MOS电容器300相当于图26所示的电容C1、C2。这个电容器可以在单元阵列形成之前，在形成硅衬底10的周边电路晶体管的工序中同时形成。原封不动地利用形成第1层单元阵列MA0的二极管SD的工序形成二极管301使其重叠在该MOS电容器300之上。之后再利用第2层单元阵列MA1的二极管SD的形成工序形成二极管302。
在图38的示例中，一个二极管301，阳极与正下方的MOS电容器300相连接，而另一个二极管302，阴极与正下方的MOS电容器300相连接。前者的二极管301和MOS电容器300的组合相当于图26的负脉冲升压电路72a侧的电容C2和其充电用二极管D22。后者的二极管302和MOS电容器300的组合相当于图26的正脉冲升压电路72b侧的电容C1和其充电用二极管D12。同样，图26的其他二极管也可以与各单元阵列的适当的层的二极管同时在MOS电容器的区域上形成。
另外，在先前说明的单元阵列的制造工序中，是在从硫属化物膜起到半导体膜为止的层叠膜形成之后，通过构图形成该层叠膜而形成存储器单元。然而，在考虑包含图38所示的写入电路的周边电路的制造加工过程时，可以加入将硫属化物膜从周边电路区域中除去的工序。并且，在图38的结构中，必需有在二极管301、302和MOS电容器300之间填埋层间绝缘膜303、304的工序。但是，这些层间绝缘膜303、304的部分之中也可以根据需要保留在单元阵列区域中使用的金属膜。
在采用图38这样的结构时，即使是MOS电容器需要很大面积，通过在MOS电容器上重叠二极管，也可以减小写入电路区域的芯片占有面积。
根据本发明，利用三维单元阵列结构，可以提供可以以很大容限进行数据读/写的相变存储器装置。

Claims (26)

1.一种相变存储器装置，其特征在于包括：
衬底；
在上述衬底上层叠并将分别由相变确定的电阻值作为数据存储的多个存储器单元以矩阵方式排列的多个单元阵列；
在由上述多个单元阵列内接近的两个存储器单元构成的单元对之中在一个为高电阻值状态，而在另一个为低电阻值状态时进行写入的写入电路；以及
将上述单元对的互补电阻值状态作为1位数据读出的读出电路。
2.如权利要求1所述的相变存储器装置，其特征在于：
上述各单元阵列，具有互相平行的多条第1布线和与上述第1布线绝缘分离并与第1布线交叉配置的多条第2布线；
上述各存储器单元，具有在上述第1布线和第2布线的各交叉部上层叠的硫属化物和二极管。
3.如权利要求2所述的相变存储器装置，其特征在于：
上述存储器单元的二极管是由半导体膜和金属膜的层叠膜形成的肖特基二极管。
4.如权利要求2所述的相变存储器装置，其特征在于：
在上下邻接的单元阵列之间至少共有上述第1布线和第2布线中的一个。
5.如权利要求2所述的相变存储器装置，其特征在于：
在上下邻接的单元阵列之间至少共有上述第1布线和第2布线中的一个，并且
在上下邻接的单元阵列之间上述硫属化物和二极管的层叠顺序相反。
6.如权利要求2所述的相变存储器装置，其特征在于：
上述第1布线和第2布线，在非选择时各存储器单元的二极管的电位固定为反向偏置；而
在数据读出或写入时，所选择的第1布线和第2布线受到脉冲驱动以使由所选择的存储器单元的二极管为正向偏置。
7.如权利要求2所述的相变存储器装置，其特征在于：
上述存储器单元的二极管，以上述第1布线侧作为阴极、上述第2布线侧作为阳极的极性与上述硫属化物串联；并且
具有用于在非选择时，将上述第1布线保持在比第2布线高的电位状态，在数据读出或写入时向所选择的上述第1布线和第2布线分别供给负逻辑脉冲及正逻辑脉冲的选择电路。
8.如权利要求2所述的相变存储器装置，其特征在于：
在共有上述第2布线并上下邻接的单元阵列之间由上下邻接的两个存储器单元构成单元对。
9.如权利要求2所述的相变存储器装置，其特征在于：
在各单元阵列中，由共有上述第2布线且与不同的第1布线相连接的邻接的两个存储器单元构成单元对。
10.如权利要求1所述的相变存储器装置，其特征在于：
上述读出电路具有检测构成上述单元对的各存储器单元的单元电流之差的差动型检测放大电路。
11.如权利要求4所述的相变存储器装置，其特征在于：
上述写入电路，对从上述多个单元阵列中所选择的邻接的多个存储器单元，向所选择的第1布线供给负逻辑写入脉冲、向所选择的第2布线供给正逻辑写入脉冲，并且依照待写入的数据对这些脉冲的重叠时间进行调整。
12.如权利要求11所述的相变存储器装置，其特征在于：
上述写入电路具有：
生成脉冲宽度相同但具有相位差的两种脉冲的脉冲生成电路；
根据依照上述脉冲生成电路输出的两种脉冲的写入数据确定的组合逻辑，输出对上述第1布线和第2布线中的一个施加的负逻辑脉冲和对另一个施加的正逻辑脉冲并确定其重叠时间的逻辑门电路；
将从此逻辑门电路输出的负逻辑脉冲及正逻辑脉冲中的至少一个在写入数据为高电阻值状态的情况下进行升压并输出上述负逻辑写入脉冲及正逻辑写入脉冲的脉冲升压电路。
13.如权利要求1所述的相变存储器装置，其特征在于：
上述多个单元阵列具有：
具有在上述衬底上形成的互相平行的多个第1位线，在各第1位线上以规定的间距排列的多个存储器单元以及为共通连接在该存储器单元上在和上述第1位线交叉的方向上排列的多个存储器单元而配置的多个第1字线的第1单元阵列；
具有上述第1单元阵列和共有上述第1字线而在上述第1单元阵列上形成的以与上述第1单元阵列相同的布局配置的多个存储器单元以及为在该存储器单元上共通连接在和上述第1字线交叉的方向上排列的多个存储器单元而配置的多个第2位线的第2单元阵列；
具有上述第2单元阵列和共有上述第2位线而在上述第2单元阵列上形成的以与上述第2单元阵列相同的布局配置的多个存储器单元以及为在该存储器单元上共通连接在和上述第2位线交叉的方向上排列的多个存储器单元而配置的多个第2字线的第3单元阵列；以及
具有上述第3单元阵列和共有上述第2字线而在上述第3单元阵列上形成的以与上述第3单元阵列的存储器单元相同的布局配置的多个存储器单元以及为在该存储器单元上共通连接在和上述第2字线交叉的方向上排列的多个存储器单元而配置的多个第3位线的第4单元阵列。
14.如权利要求13所述的相变存储器装置，其特征在于：
上述各单元阵列的存储器单元，具有在上述第1至第3位线和上述第1及第2字线的各对应的交叉部上层叠的硫属化物和二极管。
15.如权利要求14所述的相变存储器装置，其特征在于：
上述各存储器单元的二极管是由半导体膜和金属膜的层叠膜形成的肖特基二极管。
16.如权利要求14所述的相变存储器装置，其特征在于：
在上下邻接的单元阵列之间上述硫属化物和二极管的层叠顺序相反，并且二极管是以上述第1至第3位线侧作为阴极的极性而形成的。
17.如权利要求14所述的相变存储器装置，其特征在于：
由在上述第1单元阵列和第2单元阵列之间共有上述第1字线并上下邻接的每两个单元构成存储互补数据的单元对；并且
由在上述第3单元阵列和第4单元阵列之间共有上述第2字线并上下邻接的每两个单元构成存储互补数据的单元对。
18.如权利要求14所述的相变存储器装置，其特征在于：
在上述第1至第4单元阵列的各个之中，由分别共有上述第1及第2字线并邻接的每两个存储器单元构成存储互补数据的单元对。
19.如权利要求16所述的相变存储器装置，其特征在于包括：
用于在非选择时将上述第1至第3位线保持在比上述第1及第2字线低的电位状态，在数据读出或写入时向上述第1至第3位线中的至少一个供给负逻辑脉冲，向上述第1及第2字线中的至少一个供给正逻辑脉冲的选择电路。
20.如权利要求17所述的相变存储器装置，其特征在于：
上述读出电路具有在差动输入端子与在上述第1至第4单元阵列的层叠方向上排列并构成各单元对的两个存储器单元分别相连接的位线对相连接，并且检测该两个存储器单元的单元电流差的差动型检测放大电路。
21.如权利要求18所述的相变存储器装置，其特征在于：
上述读出电路具有差动输入端子与在上述第1至第4单元阵列内排列并构成各单元对的两个存储器单元分别相连接的位线对相连接，并且检测该两个存储器单元的单元电流差的差动型检测放大电路。
22.如权利要求17所述的相变存储器装置，其特征在于：
上述写入电路是对构成在上述第1至第4单元阵列的层叠方向上排列的两个单元对的4个存储器单元同时进行写入的电路；
上述写入电路具有：
生成脉冲宽度相同但具有相位差的两种脉冲的脉冲生成电路；
根据依照上述脉冲生成电路输出的两种脉冲的写入数据确定的组合逻辑，输出对上述第1布线至第3位线施加的负逻辑写入脉冲和对第1及第2字线施加的正逻辑写入脉冲并确定其重叠时间的逻辑门电路；以及
将从此逻辑门电路输出的负逻辑写入脉冲及正逻辑写入脉冲中的至少一个在写入数据为高电阻值状态的情况下进行升压的脉冲升压电路。
23.如权利要求18所述的相变存储器装置，其特征在于：
上述写入电路是以时分方式进行针对在上述第1至第4的各单元阵列内构成的4个单元对之中，用于写入正逻辑值的层叠方向上排列的4个存储器单元的第1同时写入动作和针对写入负逻辑值的层叠方向上排列的4个存储器单元的第2同时写入动作的电路；
上述写入电路具有：
生成脉冲宽度相同但具有相位差的两种脉冲的脉冲生成电路；
根据依照上述脉冲生成电路输出的两种脉冲的写入数据确定的组合逻辑，输出对上述第1布线至第3位线施加的负逻辑写入脉冲和对第1及第2字线施加的正逻辑写入脉冲并确定其重叠时间的逻辑门电路；以及
将从此逻辑门电路输出的负逻辑写入脉冲及正逻辑写入脉冲中的至少一个在写入数据为高电阻值状态的情况下进行升压的脉冲升压电路。
24.如权利要求17所述的相变存储器装置，其特征在于：
上述写入电路是以时分方式进行针对在上述第1及第2单元阵列内由共有上述第1字线并分别上下邻接的两个存储器单元构成的在第1字线方向上邻接的两个单元对的4个存储器单元的第1同时写入动作和针对在上述第3及第4单元阵列内由共有上述第2字线并分别上下邻接的两个存储器单元构成的在第2字线方向上邻接的两个单元对的4个存储器单元的第2同时写入动作的电路；
上述写入电路具有：
生成脉冲宽度相同但具有相位差的两种脉冲的脉冲生成电路；
根据依照上述脉冲生成电路输出的两种脉冲的写入数据确定的组合逻辑，输出对上下邻接的单元阵列共有字线施加的正逻辑写入脉冲和输出对夹着此共有字线的两个位线施加的负逻辑写入脉冲并确定其重叠时间的逻辑门电路；以及
将从此逻辑门电路输出的负逻辑写入脉冲在写入数据为高电阻值状态的情况下在负方向上进行升压的脉冲升压电路。
25.如权利要求18所述的相变存储器装置，其特征在于：
上述写入电路是针对在上述第1及第2单元阵列内分别构成并上下邻接的两个单元对的4个存储器单元的第1同时写入动作和针对在上述第3及第4单元阵列内分别构成并上下邻接的两个单元对的4个存储器单元的第2同时写入动作以时分方式进行的电路；
上述写入电路具有：
生成脉冲宽度相同但具有相位差的两种脉冲的脉冲生成电路；
根据依照上述脉冲生成电路输出的两种脉冲的写入数据确定的组合逻辑，输出对上下邻接的单元阵列共有字线施加的正逻辑写入脉冲和输出对夹着此共有字线的两个位线施加的负逻辑写入脉冲并确定其重叠时间的逻辑门电路；以及
将从此逻辑门电路输出的负逻辑写入脉冲在写入数据为高电阻值状态的情况下在负方向上进行升压的脉冲升压电路。
26.一种相变存储器装置的制造方法，该相变存储器装置具有将由相变确定的电阻值作为数据存储的多个存储器单元以矩阵方式排列的多个单元阵列，其特征在于：
各单元阵列的制造工序具有：
在基底衬底上形成互相平行的多个第1布线的工序；
在形成上述第1布线的衬底上形成在形成硫属化物层和二极管时所必需的半导体层和层叠膜的工序；
在上述层叠膜上涂覆光刻胶的工序；
利用在用来形成上述第1布线的图形复印工序中使用的掩模对上述光刻胶进行曝光的第1曝光工序；
使上述掩模转动90°对上述光刻胶进行再次曝光的第2曝光工序；
将上述光刻胶显影，并将在上述第1及第2曝光工序中的双重曝光部或非曝光部中作为光刻胶掩模残留的残留部予以除去的工序；
利用上述光刻胶掩模对上述层叠膜进行刻蚀，形成以矩阵形状配置的圆柱状存储器单元的工序；
在上述圆柱状存储器单元的周围填埋绝缘膜的工序；以及
形成多个第2布线的工序，使在与上述第1布线的正交的方向上排列的圆柱状存储器单元的上端共通连接。
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