CN102124564A - 非易失性半导体存储装置及其制造方法 - Google Patents

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Abstract

本发明提供一种具有在字线与位线的交点部分的接触孔内形成存储元件的交叉点构造、并能够实现微细化和大容量化的非易失性半导体存储装置及其制造方法。非易失性半导体存储装置包括：基板；形成在基板上的多个条纹形状的下层铜配线(70)；形成在包含下层铜配线(70)的基板上的层间绝缘层(76)；以贯通至下层铜配线(70)的表面的方式形成在层间绝缘层(76)的多个接触孔；仅形成在接触孔的底部的电极种子层(77)和贵金属电极层(78)；与贵金属电极层(78)连接、并埋入形成在接触孔内的电阻变化层(73)；以及与电阻变化层(73)连接、并与下层铜配线(70)交叉的多个具有条纹形状的上层铜配线(74)，电极种子层(77)和贵金属电极层(78)通过选择性成长镀形成。

Description

非易失性半导体存储装置及其制造方法
技术领域
本发明涉及使用电阻变化层的交叉点型的非易失性半导体存储装置，特别涉及构造适于微细化的非易失性半导体存储装置及其制造方法。
背景技术
近年来，伴随电子设备的数字技术的进展，为了保存音乐、图像、信息等数据，大容量且非易失性的半导体存储装置的开发正在积极地进行。例如，将强介电体作为电容元件使用的非易失性半导体存储装置已经在很多分领域中得到应用。而且，对于使用这种强介电体电容器的非易失性存储装置，使用通过施加电脉冲而电阻值发生变化、并持续保持该状态的材料的非易失性半导体存储装置(以下称为ReRAM)，以易于取得与通常的半导体工艺的匹配性而受到关注。
作为电阻变化层，能够使用氧化镍膜(NiO)、氧化钒膜(V2O5)、氧化锌膜(ZnO)、氧化铌膜(Nb2O5)、氧化钛膜(TiO2)、氧化钨膜(WO3)或氧化钴膜(CoO)等。公知的是这种过渡金属氧化膜在被施加阈值以上的电压或电流时显示特定的电阻值，该电阻值在直到被重新施加电压或电流为止，持续保持该电阻值，并且具有保持原样不变地使用现有的DRAM工序就能够制作的特征。
在专利文献1中，示出有在交叉点型结构的ReRAM中，在X方向的导电阵列线(array line)与Y方向的导电阵列线的交点部分形成有存储器插塞(memory plug)的结构。该存储器插塞由电阻变化型存储元件和金属-绝缘物-金属(MIM)构造的二极管元件构成。存储器插塞由七层的叠层结构构成，被两层电极层夹着的复合金属氧化物为存储元件，在该存储元件上形成有MIM二极管元件。
另外，在专利文献2中，示出有一种ReRAM，其具备：基板，所述基板包括：具有相互平行的间隔地排列的两条以上的位线、具有相互平行的间隔并在与上述位线交叉的方向上形成的两条以上的字线、位于位线与字线交叉的位置并且形成在位线上的电阻构造体、以及以与该电阻构造体和字线接触的方式形成在电阻构造体上的二极管构造体；形成在该基板上的下部电极；形成在下部电极上的电阻构造体；形成在电阻构造体上的二极管构造体；和形成在二极管构造体上的上部电极。
在专利文献3中，也示出一种交叉点型ReRAM，其包括：在位线与字线之间由下部电极、可变电阻体和上部电极构成的可变电阻元件；以及与该可变电阻元件串联连接的非线性元件。
专利文献1：美国专利第6753561号说明书
专利文献2：日本特开2006-140489号公报
专利文献3：日本特开2006-203098号公报
发明内容
发明要解决的课题
上述专利文献1、专利文献2和专利文献3等中所述的存储单元构造在位线与字线的交点部分形成电阻变化型的存储元件和二极管元件，因此需要至少三层以上的叠层结构。作为其制造方法，例如考虑下述方法，即，如图19(a)所示，在位线1上将构成电阻变化元件7和金属-半导体-金属(MSM)二极管元件8的所有的层进行叠层之后，如图19(b)所示，用光刻和干蚀刻加工成柱形状的方法，其中，该电阻变化元件7由下部电极2、电阻变化层3和中间电极4构成，该金属-半导体-金属(MSM)二极管元件8由中间电极4、半导体层5和上部电极6构成。
在该方法的情况下，在不改变电阻变化元件和二极管元件的膜厚而要使设计规则微细化时，需要将存储单元加工成具有高纵横比(aspect ratio)的柱形状。在高纵横比的柱构造的干蚀刻中会产生蚀刻不足和侧面蚀刻(side etch)、等离子体电荷损伤之类的问题。另外，蚀刻时掩模材料的消耗也成为问题，柱状容易成为锥形状。虽然通过将掩模自身加厚能够提高掩模的耐久性，但是使掩模厚膜化会产生损害微细图案的精度的问题。因此，通过干蚀刻形成高纵横比的柱构造的方法不适于微细化，因此难以实现大容量的非易失性半导体存储装置。另外，根据材料不同，例如蒸气压低的铜(Cu)、反应性(活性)低且蒸气压低的贵金属材料例如铂(Pt)和铱(Ir)等，原本就难以通过干蚀刻进行微细的图案形成。
另外，在适于微细化的孔埋入型构造中，在接触孔内形成电阻变化元件7和二极管元件8时，需要在接触孔内形成电极层和半导体层。但是，在现有的溅射法和CVD法中，在接触孔内难以使金属薄膜和半导体薄膜等平坦地成膜。即，在现有的溅射法和CVD法中，如图19(c)所示必须在孔侧壁和孔外的层间绝缘层上也进行成膜，因此在接触孔内平坦地将金属薄膜和半导体薄膜叠层在现实中是不可能实现的。
另外，如图19(d)所示，在成膜后需要用CMP、回蚀将被成膜在孔外的金属薄膜等除去或使其平坦化。但是，在电极材料中使用贵金属材料的情况下，由于贵金属材料的反应性低难以进行氧化，因此，用由一般的氧化剂和固体研磨砥粒等构成的金属用研磨液来进行的CMP非常困难。另外，通过研磨液中所包含的微粒子的机械的研磨作用，即使能够物理性研磨贵金属材料，也容易发生会对层间绝缘层带来损伤的刮伤，成为引起成品率低下的主要原因。
而且，即使用CMP等将层间绝缘层上的电极材料等除去，并在孔内埋入形成电阻变化元件和二极管元件，在通过溅射和CVD进行的成膜方法中，也必然成为如图19(e)所示的存储单元构造，如上所述经由被成膜在接触孔侧壁上的层(例如，在图19(e)中为下部电极2)，在与存储单元连接的上下位线1和字线9之间发生漏电(leak)。
于是，本发明是为了解决上述现有的课题而完成的，目的在于提供一种非易失性半导体存储装置及其制造方法，其具备在电极材料中使用Pt等贵金属的交叉点型ReRAM，能够抑制字线与位线之间的漏电，并且能够实现微细化且大容量化。
用于解决课题的手段
为了实现上述目的，本发明提供非易失性半导体存储装置的制造方法，其特征在于，包括：在基板上形成多个条纹形状的下层铜配线的工序(A)；工序(B)，在形成有上述下层铜配线的上述基板上，在上述下层铜配线的上方以设置有多个接触孔的方式形成层间绝缘层，并且以位于上述接触孔的底部的方式在上述下层铜配线上通过选择性成长镀形成含有贵金属的贵金属电极层；以与上述贵金属电极层连接的方式在上述接触孔内埋入形成电阻变化层的工序(C)；和在上述层间绝缘层和上述电阻变化层上形成与该电阻变化层连接、并且与各上述下层铜配线交叉的多个条纹形状的上层铜配线的工序(D)。
通过采用这种方法，不会使贵金属电极层成膜在接触孔的侧壁和接触孔外的层间绝缘层上，在接触孔内能够形成平坦的贵金属电极层，因此能够抑制上层铜配线(字线或位线)与下层铜配线(位线或字线)之间的漏电。另外，由于在接触孔内埋入形成电阻变化层，所以能够实现非易失性半导体存储装置的微细化且大容量化。
另外，所谓“以位于上述接触孔的底部的方式在所述下层铜配线上通过选择性成长镀形成含有贵金属的贵金属电极层”，包括以仅位于接触孔的底部的方式形成贵金属电极层的形态，和以位于包含接触孔的底部的区域的方式形成贵金属电极层的形态双方。
即，本发明的一种形态的非易失性半导体存储装置的制造方法，其特征在于，包括：在基板上形成多个条纹形状的下层铜配线的工序
(A)；以叠层于各上述下层铜配线的方式通过选择性成长镀形成条纹形状的含有贵金属的贵金属电极层的工序(B1)；在包含上述下层铜配线和上述贵金属电极层的上述基板上形成层间绝缘层的工序(B2)；在上述层间绝缘层形成贯通至各上述贵金属电极层的表面的多个接触孔的工序(B3)；以与上述贵金属电极层连接的方式在上述接触孔内埋入形成电阻变化层的工序(C)；和在上述层间绝缘层和上述电阻变化层上形成与该电阻变化层连接、并且与各上述下层铜配线交叉的多个条纹形状的上层铜配线的工序(D)。
通过采用这种方法，能够用选择性成长镀仅在下层铜配线上形成贵金属电极层，因此不需要通过光刻法和蚀刻来进行贵金属材料的加工。因此，在ReRAM中使用贵金属材料的情况下，能够实现在通过蚀刻进行加工时较为困难的微细化，由此，能够制造大容量的非易失性半导体存储装置。另外，使用镀敷工艺，因此与使用铜镶嵌的配线形成工序之间的亲合性也良好。进而，在接触孔的侧壁和接触孔外的层间绝缘层上不会成膜有贵金属电极层，因此能够抑制上层铜配线(字线或位线)与下层铜配线(位线或字线)之间的漏电。
进而，在上述方法中，在上述工序(C)后也可以追加用于形成与电阻变化层串联连接的二极管元件的工序(E)。
通过采用这种方法，在读入时或写入时能够流过充分的电流，能够防止串扰，因此能够制造电阻变化特性的再现性优异并且可靠性高的非易失性半导体存储装置。
另外，本发明的另一形态的非易失性半导体存储装置的制造方法，其特征在于，包括：在基板上形成多个条纹形状的下层铜配线的工序(A)；在包含上述下层铜配线的上述基板上形成层间绝缘层的工序(B1’)；在上述层间绝缘层形成贯通至各上述下层铜配线的表面的多个接触孔的工序(B2’)；在上述接触孔内的底部且在上述下层铜配线上通过选择性成长镀形成贵金属电极层的工序(B3’)；以连接在上述接触孔内的上述贵金属电极层上的方式在上述接触孔内埋入形成电阻变化层的工序(C)；和在上述层间绝缘层和上述电阻变化层上形成在上方与上述该电阻变化层连接、并且与各上述下层铜配线交叉的多个条纹形状的上层铜配线的工序(D)。
通过采用这种方法，能够用选择性成长镀在接触孔内形成平坦的贵金属电极层，因此能够抑制上层铜配线(字线或位线)与下层铜配线(位线或字线)之间的漏电，并且不需要通过光刻和蚀刻来进行贵金属材料的加工。进而，与在上述的下层铜配线上形成贵金属电极层的制造方法相比，仅在接触孔底部能够形成贵金属电极层，因此能够减少贵金属材料的使用量，在使用贵金属材料的情况下也能够以低成本制造大容量的非易失性半导体存储装置。
另外，在上述方法中，也可以在上述工序(C)之后追加用于形成与电阻变化层串联连接的二极管元件的工序(E)。
另外，在权利要求范围和说明书的记载中，所谓“与电阻变化层连接”，是指与电阻变化层电连接，是包含直接连接(即接触)的形态和经由其他导电层等间接连接的形态两者的概念。
另外，本发明的非易失性半导体存储装置，其特征在于，包括：基板；形成在上述基板上的多个条纹形状的下层铜配线；在上述基板上在上述下层铜配线的上方以设置有多个接触孔的方式形成的层间绝缘层；以位于上述接触孔的底部的方式在上述下层铜配线上形成的含有贵金属的贵金属电极层；以与上述贵金属电极层连接的方式埋入形成在上述接触孔内的电阻变化层；和在上述层间绝缘层和上述电阻变化层上以与该电阻变化层连接并且与各上述下层铜配线交叉的方式形成的多个条纹形状的上层铜配线。
通过采用这种结构，不会使贵金属电极层成膜在接触孔的侧壁和接触孔外的层间绝缘层上，在接触孔内能够形成平坦的贵金属电极层，因此能够抑制上层铜配线(字线或位线)与下层铜配线(位线或字线)之间的漏电。另外，在接触孔内埋入形成电阻变化层，因此能够实现非易失性半导体存储装置的微细化且大容量化。进而，贵金属电极层不仅作为电阻变化层的下部电极发挥功能，还作为防止下层铜配线的扩散的阻挡层发挥功能，由此能够制造具有高可靠性的非易失性半导体存储装置。
进而，在上述结构中，也可以具备与电阻变化层串联连接的二极管元件。
通过采用这种结构，在读入时或写入时能够流过充分的电流，能够防止与相邻单元之间的串扰，因此能够实现电阻变化特性的再现性优异且可靠性高的非易失性半导体存储装置。
另外，本发明的另一实施方式的非易失性半导体存储装置，其特征在于，包括：基板；形成在上述基板上的多个条纹形状的下层铜配线；以叠层于各上述下层铜配线的方式呈条纹形状地形成的贵金属电极层；在包含上述下层铜配线和上述贵金属电极层的上述基板上形成的层间绝缘层；在上述层间绝缘层以贯通至上述贵金属电极层的表面的方式形成的多个接触孔；以与上述贵金属电极层连接的方式埋入形成在上述接触孔内的电阻变化层；和在上述层间绝缘层和上述电阻变化层上形成的与该电阻变化层连接并且与各上述下层铜配线交叉的多个条纹形状的上层铜配线。
通过采用这样的结构，与在上述的下层铜配线上通过选择性成长镀来形成贵金属电极层的非易失性半导体存储装置相比，仅在接触孔底部通过选择性成长镀来形成贵金属电极层，因此具有不存在由于形成贵金属电极层而导致在相邻的下层铜配线之间发生配线间短路的情况的优点。
另外，在上述结构中，也可以具备与电阻变化层串联连接的二极管元件。
本发明的上述目的、其他目的、特征和优点，通过参照附图，从下面的具体实施方式的详细说明中能够清楚。
发明效果
本发明能够提供一种如上构成的非易失性半导体存储装置及其制造方法，其具备在电极材料中使用Pt等贵金属的交叉点型ReRAM，能够抑制字线与位线之间的漏电，并且能够实现微细化和大容量化。
附图说明
图1(a)是说明本发明的第一实施方式的非易失性半导体存储装置的结构的平面图，图1(b)是沿箭头方向观看该图(a)的1A-1A线的截面时的截面图。
图2(a)是用于表示本发明的第一实施方式的非易失性半导体存储装置的存储部的结构的主要部分的局部放大图的平面图，图2(b)是沿箭头方向观看该图(a)的2A-2A线的截面时的截面图。
图3(a)～图3(c)是表示在本发明的第一实施方式的非易失性半导体存储装置的制造方法中，在形成有有源元件(能动元件)的基板上形成至层间绝缘层，至进一步形成下层铜配线为止的工序的截面图。
图4(a)和图4(b)是表示在本发明的第一实施方式的非易失性半导体存储装置的制造方法中，在包含下层铜配线的层间绝缘层上形成贵金属电极层，进一步形成层间绝缘层的工序的截面图。
图5是表示在本发明的第一实施方式的非易失性半导体存储装置的制造方法中在层间绝缘层的规定位置形成接触孔的工序的图，图5(a)是平面图，图5(b)是沿箭头方向观看该图5(a)所示的5A-5A线处的截面时的截面图。
图6(a)和图6(b)表示在本发明的第一实施方式的非易失性半导体存储装置的制造方法中至在接触孔中埋入形成电阻变化层为止的工序的图。
图7是在本发明的第一实施方式的非易失性半导体存储装置的制造方法中以与电阻变化层连接的方式形成有上层铜配线的状态的图，图7(a)是平面图，图7(b)是沿箭头方向观看图7(a)所示的7A-7A线处的截面时的截面图。
图8(a)是说明本发明的第二实施方式的非易失性半导体存储装置的结构的截面图，图8(b)是用于表示第二实施方式的非易失性半导体存储装置的存储部和二极管元件的结构的主要部分的局部放大图的截面图。
图9(a)～图9(d)是表示在本发明的第二实施方式的非易失性半导体存储装置的制造方法中，在半导体层间绝缘层中呈条纹形状地形成下层铜配线，进一步在其上形成层间绝缘层，形成接触孔，至在接触孔底部形成贵金属电极层为止的工序的截面图。
图10(a)～图10(c)是表示在本发明的第二实施方式的非易失性半导体存储装置的制造方法中，在接触孔中埋入形成电阻变化层的工序的截面图。
图11(a)～图11(c)是表示在本发明的第二实施方式的非易失性半导体存储装置的制造方法中，在接触孔中的电阻变化层上埋入形成中间电极，至进一步在其上形成层间绝缘层为止的工序的截面图。
图12(a)～图12(c)是表示在本发明的第二实施方式的非易失性半导体存储装置的制造方法中，在层间绝缘层中形成配线槽，至埋入形成二极管元件和上层铜配线为止的工序的截面图。
图13是说明本发明的第三实施方式的非易失性半导体存储装置的结构的截面图。
图14(a)和图14(b)是用于表示本发明的第四实施方式的非易失性半导体存储装置的存储部的结构的主要部分的截面图。
图15(a)和图15(b)是用于表示本发明的第五实施方式的非易失性半导体存储装置的存储部的结构的主要部分的截面图。
图16(a)和图16(b)是用于表示本发明的第六实施方式的非易失性半导体存储装置的存储部的结构的主要部分的截面图。
图17(a)和图17(b)是表示本发明的第七实施方式的非易失性半导体存储装置的结构的截面图。
图18(a)和图18(b)是表示在下层铜配线上隔着镍的电极种子层(seed layer)通过非电解镀Pd形成钯的贵金属电极层时的贵金属电极层表面的X射线分析结果的图。
图19(a)～图19(e)是表示现有的非易失性半导体存储元件的制造方法的主要工序的截面图。
附图标记说明：
100、200、300a、300b、400a、400b、500a、500b、600a、600b：非易失性半导体存储装置(ReRAM)
1    字线
2    下部电极
3    电阻变化层
4    中间电极
5    半导体层
6    上部电极
7    电阻变化元件
8    二极管元件
9    位线(bit)
11    基板
12    有源元件
12a    源极区域
12b    漏极区域
12c    栅极绝缘膜
12d    栅极电极
13、16    半导体层间绝缘层
14、17、25、40、51    埋入导体
15    半导体电极配线
17a、26    接触孔
18、70    下层铜配线
18a、39    配线槽
19、24、37、41、49、52、60、76    层间绝缘层
20、30、72、78、78a、78b    贵金属电极层
21、31、73    电阻变化层
21a、31a    电阻薄膜层
22、38、74    上层铜配线(第一上层铜配线)
23、33、75    存储部(第一存储部)
32    中间电极
32a、35a    金属薄膜层
34    半导体层
34a    半导体薄膜层
35    上部电极
36    二极管元件(第一二极管元件)
38a    铜薄膜层
42    第二贵金属电极层
43    第二电阻变化层
44    第二中间电极层
45    第二存储部
46    第二半导体层
47    第二上部电极
48    第二二极管元件
50    第二上层铜配线
53    第三贵金属电极
54    第三电阻变化层
55    第三中间电极
56    第三存储部
57    第三半导体层
58    第三上部电极
59    第三二极管元件
61    第三上层铜配线
71、77    电极种子层
79    顶盖层(top cap)
211、311    第一电阻变化层
212、312    第二电阻变化层
具体实施方式
下面，参照附图说明本发明的实施方式。另外，有时对于相同的要素标注相同的附图标记，省略其说明。另外，对于晶体管和存储部等的形状只是示意的，对于其个数等也使其为容易图示的个数。
(第一实施方式)
图1是说明本发明的第一实施方式的非易失性半导体存储装置100的结构的图，(a)是平面图，(b)是表示沿箭头方向观看沿着(a)所示的1A-1A线的截面时的截面图。另外，图2是用于表示存储部23的结构的主要部分的局部放大图，(a)是平面图，(b)是沿箭头方向观看沿着(a)所示的2A-2A线的截面时的截面图。
如图1和图2所示，本实施方式的非易失性半导体存储装置100包括：基板11；形成在该基板11上的多个条纹形状的下层铜配线18；形成在下层铜配线18上的贵金属电极层20；在包含下层铜配线18和贵金属电极层20的基板11上形成的层间绝缘层19；在层间绝缘层19上以到达贵金属电极层20的方式形成的多个接触孔；埋入在上述接触孔中、并与贵金属电极层20连接的电阻变化层21；和与电阻变化层21连接、并形成在层间绝缘层19上的层间绝缘层24中的多个上层铜配线22。
多个下层铜配线层18分别形成为条纹形状，在各个的宽度方向上相互隔开间隔地配置。
各个贵金属电极层20在各个下层铜配线层18叠层地形成，两者从叠层方向观看时，形成为实质上彼此重合的形状(实质上彼此相同的形状)。贵金属电极层20也可以用一种贵金属构成，不过，也可以为两种以上的金属叠层的结构，或者在一种贵金属中掺杂其它金属而构成。通过使贵金属电极层20为如上所述的结构，能够防止贵金属电极层20中所含有的贵金属向电阻变化层迁移(migrate)而界面形状成为不平坦的情况。
进而，在本实施方式的情况下，上层铜配线22在层间绝缘层19上，形成为与下层铜配线18交叉(例如正交)的条纹形状。多个上层铜配线层22分别形成为条纹形状，在各个的宽度方向上相互隔开间隔地配置。而且，在上层铜配线22与下层铜配线18的交点形成有接触孔26。接触孔26相对于各个贵金属电极层20形成有多个。而且，以填充各个接触孔26的方式形成有电阻变化层21，由该电阻变化层21、与该电阻变化层21连接的区域的贵金属电极层20和上层铜配线22构成存储部23。作为电阻变化层21，能够使用氧不足型的过渡金属氧化物膜或钙钛矿系氧化膜。作为氧不足型的过渡金属氧化物膜，例如能够使用钽氧化膜(TaOx)、镍氧化膜(NiOx)、铪氧化膜(HfOx)、铁氧化膜(FeOx)、钒氧化膜(VOx)、锌氧化膜(ZnOx)、铌氧化膜(NbOx)、钛氧化膜(TiOx)、钨氧化膜(WOx)或钴氧化膜(CoOx)或铜氧化膜(CuOx)等。作为钙钛矿系氧化膜，例如能够使用PrCaMnO3、LaCaMnO3或SrTiO3等。这些之中，氧不足型钽氧化物(TaOx)从电阻变化特性的稳定性和制作的再现性等方面出发而优选，以下示出电阻变化层21由氧不足型钽氧化物(TaOx)构成的例子。在此，所谓氧不足型是指，在记为TaOx时，就Ta和O的组成比而言，氧量(含氧量)比化学计量组成少的组成。作为TaOx的x的范围，优选0＜x＜2.5的范围，更优选0.8≤x≤1.9。另外，如图1所示，上层铜配线22延伸到呈矩阵状地形成有存储部23的区域外。
进而，在本实施方式中，具有使用单晶硅基板作为基板11而集成了晶体管等有源元件12的半导体电路。在图1中，有源元件12表示包括源极区域12a、漏极区域12b、栅极绝缘膜12c和栅极电极12d的晶体管，但是，不仅包括这些有源元件12，还包括一般DRAM等存储器电路所需要的元件。
下层铜配线18和上层铜配线22，在与形成有存储部23的矩阵区域不同的区域中，分别与有源元件12连接(准确来讲是电连接)。即，在图1中，下层铜配线18，经由埋入导体14、17和半导体电极配线15，与有源元件12的源极区域12a连接。另外，就上层铜配线22而言，也经由埋入导体25同样地与其他的有源元件(未图示)连接。
另外，在本实施方式中，作为层间绝缘层19、24，可以使用利用CVD法的氧化硅(SiO2)、臭氧(O3)和四乙氧基硅烷(TEOS)通过CVD法所形成的TEOS-SiO2膜、低介电常数材料即硅碳氧化膜(含炭氧化硅膜)(SiOC膜)或硅氟氧化膜(含氟氧化硅膜)(SiOF膜)等。
另外，为了使层间绝缘层19中的接触孔形成变得容易，可以在层间绝缘层19的下层侧，使用对于利用氟系蚀刻气体进行的干蚀刻具有耐蚀刻性的膜，具体而言，即通过CVD法所形成的氮化硅(SiN)膜、氮氧化硅(SiON)膜和炭氮化硅(SiCN)膜等，在上层使用上述的SiN、SiON以外的膜种的绝缘性氧化物材料构成多个层间绝缘层。
接着，构成存储部23的电阻变化层21，能够使用前述的氧不足型过渡金属氧化物，通过溅射法等形成。这种氧不足型过渡金属氧化物材料，在被施加了阈值以上的电压或电流时显示特定的电阻值，其电阻值直到被重新施加一定大小的脉冲电压或脉冲电流为止，持续维持该电阻值。
接着，使用图3～图7对本实施方式的非易失性半导体存储装置100的制造方法进行说明。
图3是表示在形成有有源元件12的基板11上，形成至层间绝缘层16，至进一步形成下层铜配线18和埋入导体17为止的工序的图。图3(a)是在形成有有源元件12的基板11上形成了层间绝缘层16的状态的截面图，图3(b)是在层间绝缘层16的规定的位置形成了条纹形状的配线槽18a和用于与电极配线15连接的接触孔17a的状态的截面图，图3(c)是通过双镶嵌法(dual damascene)将下层铜配线18和埋入导体17埋入形成在层间绝缘层16中的状态的截面图。
首先，在图3(a)和图3(b)所示的工序中，在形成有多个有源元件12、埋入导体14、电极配线15和层间绝缘层13的基板11上形成层间绝缘层16。就埋入导体14和电极配线15而言，目前主要使用铝(Al)，不过，最近能够使用即使微细化也能够实现低电阻的铜。另外，就层间绝缘层13、16而言，为了降低配线间的寄生电容，能够使用含氟氧化物(例如，SiOF)、含碳氮化物(例如，SiCN)或有机树脂材料(例如，聚酰亚胺)。在本实施方式的情况下，作为电极配线15能够使用铜(Cu)，作为半导体层间绝缘层13、16，能够使用例如作为含氟氧化物的SiOF。
接着，在图3(c)所示的工序中，将下层铜配线18埋入形成在层间绝缘层16中(工序A)。其能够以如下的方式形成。首先，如图3(b)所示，在半导体层间绝缘层16形成用于埋入下层铜配线18的条纹形状的配线槽18a和用于与半导体电极配线15连接的接触孔17a。对于它们而言，只要使用在一般的半导体工艺中所应用的技术就能够容易地形成。形成这种配线槽18a和接触孔17a，以向该配线槽18a和接触孔17a中充填铜的方式形成成为下层铜配线18和埋入导体17的导体膜之后，进行例如CMP，由此能够埋入形成如图3(c)所示的形状的下层铜配线18和埋入导体17。另外，为了抑制铜向层间绝缘层的扩散，铜配线也可以使用在铜层的下层侧具有阻挡金属(barrier metal)层、在铜层的上层侧具有金属覆盖(metal cap)层的叠层构造。在铜配线的阻挡金属层和顶盖层，一般能够使用CoWP和TiWN、Ti和TiN、Ta和TaN。另外，在本实施方式中，通过双镶嵌法在层间绝缘层16中埋入形成有下层铜配线18和埋入导体17，不过，当然也可以使用单镶嵌法(single damascene)分别形成埋入导体17和下层铜配线18。
图4是表示在下层铜配线18上用选择性成长镀法形成贵金属电极层20，至进一步在包含下层铜配线18和贵金属电极层20的层间绝缘层16上形成层间绝缘层19为止的工序的图。图4(a)是在下层铜配线18上形成了贵金属电极层20的状态的截面图，图4(b)是在包含下层铜配线18和贵金属电极层20的层间绝缘层16上形成了层间绝缘层19的状态的截面图。
在如图4(a)所示的工序中，以叠层在各下层铜配线18的方式通过选择性成长镀法形成含有条纹形状的贵金属的贵金属电极层20(工序B 1)。本实施方式中，在贵金属电极层20的形成中，在铜上应用无电解选择性成长镀。本实施方式中，电阻变化层21使用氧不足型钽氧化物(TaOx)，因此在贵金属电极层20适于使用作为TaOx的电阻变化特性良好的电极材料的铂(Pt)。在非电解Pt镀浴中，能够使用联氨-氨系(hydrazine-ammonia)Pt镀浴、以硼系化合物和次亚磷酸作为还原剂而含有的Pt镀浴等。Pt电极膜的膜厚也可以设定为5nm以上24nm以下。在膜厚为该范围内的情况下，通过使Pt电极层薄膜化，能够抑制热处理所致的Pt的凸丘(hillock)的发生，使与电阻变化层之间的界面平坦化。另外，在下层铜配线18上，在形成含有镍、镍-磷合金或镍-硼合金中的任一种的电极种子层之后，进行上述的非电解镀Pt，由此能够在Cu上效率更高地进行Pt的选择性成长。另外，电极种子层也可以成为将钯层和镍层、钯层和镍-磷合金层、或者钯层和镍-硼合金层中的任一种组合的叠层构造。
另外，在形成贵金属电极层20的工序中，如果对配线图案进行研究以便能够对下层铜配线18从外部一并施加电压，则也能够使用电解镀法。
通过应用选择性成长镀，仅在埋入形成在层间绝缘层16中的下层铜配线18上选择性地形成贵金属电极层20，为了在层间绝缘层16上不形成贵金属电极层20，该贵金属电极层20在下层铜配线18上形成为与下层铜配线18同样的条纹形状，不需要进行曝光处理和蚀刻等形状加工。
接着，在图4(b)所示的工序中，在包含该下层铜配线18和贵金属电极层20的基板11上，例如用CVD法形成由TEOS-SiO2构成的层间绝缘层19(工序B2)。另外，作为该层间绝缘层19，能够如上述那样使用各种材料。
图5是表示至在层间绝缘层19的规定的位置形成接触孔26为止的工序的图。图5(a)是在层间绝缘层的规定位置形成了接触孔26的状态的平面图，图5(b)是沿箭头方向观看图5(a)所示的5A-5A线处的截面时的截面图。
在图5所示的工序中，在层间绝缘层19形成贯通至各贵金属电极层20的表面的多个接触孔26(工序B3)。在本实施方式中，沿着各金属电极层20的长度方向以一定的排列间距(pitch)形成接触孔26。该接触孔26如根据图5(a)可知的那样，与下层铜配线18和形成在其上的贵金属电极层20的宽度相比呈较小的外形。另外，在图中呈四边形状，但是也可以为圆形形状、椭圆形状，或者还可以为其它形状。
图6是表示至在接触孔26中埋入形成电阻变化层21为止的工序的图。图6(a)为在包含接触孔26的层间绝缘层19上形成了成为电阻变化层21的电阻薄膜层21a的状态的截面图，图6(b)为通过CMP除去了层间绝缘层19上的电阻薄膜层21a的状态的截面图。
在图6(a)所示的工序中，在包含接触孔26的层间绝缘层19上形成成为电阻变化层21的电阻薄膜层21a。在本实施方式中，作为电阻变化层21，通过溅射法形成有氧不足型钽氧化物(TaOx)。另外，作为成膜方法，不仅可以用溅射法，也可以用CVD法和ALD法等。
另外，也可以在形成金属Ta膜之后，使Ta膜氧化来形成TaOx。
接着，在图6(b)所示的工序中，用CMP工艺将层间绝缘层19上的电阻薄膜层21a除去。这样，以与贵金属电极层20连接的方式在接触孔26内埋入形成电阻变化层21(工序C)。另外，作为这种除去电阻薄膜层21a的方法，不只用CMP，还可以用回蚀(etch back)的方法。另外，作为在接触孔26内埋入形成电阻变化层21的方法，也可以使用选择性成长镀法来代替上述方法。
图7是在层间绝缘层19上以与电阻变化层21连接的方式形成了上层铜配线22的状态的图，图7(a)表示平面图，图7(b)表示沿箭头方向观看图7(a)所示的7A-7A线处的截面时的截面图。
在图7所示的工序中，在电阻变化层21和层间绝缘层19上形成层间绝缘层24，与形成下层铜配线18的方法相同地，在层间绝缘层24中以与电阻变化层21连接的方式形成上层铜配线22(工序D)。该情况下，该上层铜配线22，在层间绝缘层19上呈至少比接触孔26大的形状，并且形成为与下层铜配线18交叉的条纹形状。在本实施方式中，作为上层铜配线22，能够使用与下层铜配线18同样的材料。
而且，在形成该上层铜配线22时，埋入导体25也同时形成(向规定的接触孔充填导体材料而形成)，经由该埋入导体25与电极配线(未图示)连接，与设置在未图示的位置的有源元件电连接。这样，能够制造图1所示的非易失性半导体存储装置100。
另外，在本实施方式中，使用铂作为贵金属电极层20，但是代替铂也可以使用钯(Pd)。在非电解Pd镀浴中，能够使用联氨-氨系Pd镀浴、以硼系化合物和次亚磷酸作为还原剂而含有的Pd镀浴等。Pd电极膜的膜厚也可以为5nm以上24nm以下。据推测，在膜厚为该范围内的情况下，通过使Pd电极层薄膜化，能够抑制热处理所致的Pd的凸丘的发生，使与电阻变化层之间的界面平坦化。另外，在下层铜配线18上，形成含有镍、镍-磷合金或镍-硼系合金中的任一种的电极种子层之后，进行非电解镀Pd，由此能够在铜配线上更高效率地进行钯的选择性成长。
在此，在下层铜配线18上隔着镍的电极种子层通过非电解镀Pd形成了钯的贵金属电极层20的情况下，利用X射线分析装置对贵金属电极层20的表面进行元素分析，对其结果进行说明。图18是表示在下层铜配线上隔着镍的电极种子层通过非电解镀Pd形成了钯的贵金属电极层的情况下金属电极层表面的X射线分析结果的图。
在图18的例子中，作为分析样本，如图18(a)所示，使用在铜配线膜80上通过非电解镀Ni形成镍的电极种子层81，并在该电极种子层81上通过非电解镀Pd形成钯的贵金属电极层82所得的样本。这时，在非电解镀Ni和非电解镀Pd中使用含有磷的镀浴。对这样的分析样本，使用SEM-EDX(扫描型电子显微镜和能量分散型X射线分析装置；株式会社堀场制作所的EMAX ENERGY EX-250)进行了元素分析。具体而言，通过对分析样本的贵金属电极层82的表面照射电子，检测被反射的特性X射线，来进行了元素分析。另外，将SEM的加速电压设定为15keV，EDX的分析区域设定为100nm×100nm。
其结果是，如图18(b)所示，除了贵金属电极层82的主成分即钯的峰之外，也观测到镀浴的成分即磷的峰。即，可推测在通过使用含有磷的镀浴的非电解镀Pd所形成的贵金属电极层20，除了钯以外还含有磷。另外，在图18(b)中也可观测到炭的峰，不过这是SEM的污染(contamination)，与贵金属电极层82的构成元素无关。
同样地，推测在通过使用含有磷的镀浴的非电解镀Pt所形成的贵金属电极层20，除了铂以外还含有磷。另外，推测在使用不含磷的其他镀浴的情况下，含有有助于非电解镀的反应、并且金属膜成分以外的元素。
这样，推测在用本实施方式的制造方法所形成的贵金属电极层20中进行元素分析时，在贵金属以外检测出有助于非电解镀的反应、并且金属膜成分以外的元素。
(第二实施方式)
图8是说明本发明的第二实施方式的非易失性半导体存储装置200的结构的图，(a)是截面图，(b)是用于表示存储部33和二极管元件36的结构的主要部分的部分放大截面图。
本实施方式的非易失性半导体存储装置200，与第一实施方式的非易失性半导体存储装置100的基本结构相同，但是与第一实施方式的非易失性半导体存储装置100不同之处在于，其具备与存储部33串联连接的二极管元件36，贵金属电极层30形成在接触孔内。
具体而言，在各个接触孔26的内部依次叠层地形成有贵金属电极层30、电阻变化层31和中间电极32。而且，贵金属电极层30、电阻变化层31和中间电极32构成存储部33。贵金属电极层30使用与第一实施方式的贵金属层20相同的材料。电阻变化层31使用与第一实施方式的电阻变化层21相同的材料。中间电极32使用例如TaN、TiN或W。中间电极层32作为二极管元件36的一个电极发挥功能，但是，这些材料作为该电极的材料也满足必要的条件。
而且，在形成在层间绝缘层19上的层间绝缘层37形成有配线槽39，在该配线槽39的内部依次叠层地形成有半导体层34、上部电极35和铜配线38。而且，中间电极32、半导体层34和上部电极35构成二极管元件36的一例即MSM二极管。作为二极管元件36，可以根据存储部的电阻变化特性使用如下所述的半导体：像这样由半导体层和夹着该半导体层的金属电极层的三层叠层结构构成的MSM二极管；由绝缘层和夹着该绝缘层的金属电极层的三层叠层结构构成的MIM二极管；由p型半导体和n型半导体两层叠层结构构成的pn结二极管；或者，由半导体层和金属电极层两层叠层结构构成的肖特基二极管等具有非线性开关特性的元件。
通过与电阻变化层串联地插入二极管元件，在交叉点型ReRAM的情况下，能够降低在形成于下层配线(例如位线)与上层配线(例如字线)交叉的交点处的电阻变化层的电阻值的读取和写入时的串扰(cross talk)。
下面，使用图9～图12，对本实施方式的制造方法进行说明。另外，在图9～图12中，为了附图的简化仅示出层间绝缘层16的上部的结构。
图9是表示在层间绝缘层16中通过镶嵌工艺将多个下层铜配线18形成为条纹形状，进一步在其上形成层间绝缘层19，在层间绝缘层19形成接触孔26，至在接触孔底部的下层铜配线18露出的部分形成贵金属电极层30为止的工序的图。图9(a)是在层间绝缘层16中形成了条纹形状的下层铜配线18的状态的截面图，图9(b)是在其上形成了层间绝缘层19的状态的截面图，图9(c)是用干蚀刻形成了与下层铜配线18连接的接触孔26的状态的截面图，图9(d)是在接触孔26底部的下层铜配线18露出的部分通过选择性成长镀法形成了贵金属电极层20的状态的截面图。
首先，在图9(a)所示的工序中，在层间绝缘层16中，呈条纹形状地形成多个下层铜配线18(工序A)，进一步，如图9(b)所示，用CVD法等形成由TEOS-SiO等构成的层间绝缘层19(工序B1’)。层间绝缘层19在该情况下，也可以为了在层间绝缘层19中容易地进行接触孔26的形成，在层间绝缘层19的下层侧插入作为蚀刻终止层(etching stopper)发挥功能的SiN、SiON或者SiCN等，使层间绝缘层19为由多层构成的叠层构造。进一步，在层间绝缘层19的上层侧也可以形成与该TEOS-SiO2相比在CMP中更硬质的例如SiON。通过在层间绝缘层19的上层侧形成SiON，能够在将后述的电阻变化层31和中间电极32埋入形成在接触孔26中时容易且可靠地进行CMP工艺。
接着，在图9(c)所示的工序中，在层间绝缘层19形成贯通至各下层铜配线18的表面的多个接触孔26(工序B2’)。在本实施方式中，沿着下层铜配线18的长度方向以一定的排列间距形成接触孔26。该接触孔26为比下层铜配线18的宽度小的外形，与在第一实施方式中用图5～图7所说明的形状相同。
进一步，在图9(d)所示的工序中，在接触孔26底部露出的下层铜配线18上用无电解选择性成长镀形成贵金属电极层30(工序B3’)。在本实施方式中，也可以在贵金属电极中使用铂(Pt)，在非电解Pt镀浴中使用联氨-氨系Pt镀浴、或者以硼系化合物、次亚磷酸作为还原剂而含有的Pt镀浴。另外，Pt电极膜的膜厚也可以为5nm以上24nm以下。在该情况下，通过使Pt电极层薄膜化，能够抑制热处理所致的铂的凸丘的发生，使与电阻变化层之间的界面平坦化。另外，在下层铜配线18上，形成含有镍、镍-磷合金或镍-硼合金中的任一种的电极种子层之后，进行上述的非电解镀Pt，由此能够在铜上更高效率地进行铂的选择性成长。另外，电极种子层也可以为将钯和镍、钯和镍-磷合金、或者钯和镍-硼合金中的任一种组合而成的叠层构造。另外，在本实施方式中，也可以在贵金属电极通过使用钯(Pd)的无电解选择性镀来形成贵金属电极层30。
通过用无电解选择性成长镀，仅在导电体即下层铜配线上选择性地析出贵金属，因此在由层间绝缘层构成的接触孔侧壁上贵金属电极不会成膜。因此，在电极材料成膜在接触孔侧壁上的情况下，由于成膜在侧壁的电极而在上下的配线间引起漏电(leak)，但是通过用无电解选择性成长镀，不会发生侧壁漏电(泄漏)。
另外，由于能够仅在接触孔底部使贵金属电极成膜，所以在层间绝缘层上不会成膜，因此，不需要通过CMP、回蚀等来除去成膜在层间绝缘层上的电极材料的工序。尤其是，贵金属材料反应性低，通过CMP来除去较为困难。因此，通过用无电解选择性成长镀，使得不再需要通过CMP进行的镶嵌工艺，所以能够减少工时，而且能够仅在接触孔底部成膜，在其余的部分不会成膜，因此在成本方面也优选。
图10是表示在接触孔26中埋入形成电阻变化层31的工序的图。图10(a)是在包含接触孔26的层间绝缘层19上形成了成为电阻变化层31的电阻薄膜层31a的状态的截面图，图10(b)是通过CMP除去了层间绝缘层19上的电阻薄膜层31a的状态的截面图，图10(c)是进一步将接触孔26中的电阻变化层31过研磨(over polish)而在表层侧形成凹部的状态的截面图。
在图10(a)所示的工序中，在包含接触孔26的层间绝缘层19上，形成成为电阻变化层31的电阻薄膜层31a。在本实施方式中，作为电阻薄膜层31a也使用氧不足型的Ta氧化物(TaOx)。
接着，在图10(b)所示的工序中，利用CMP工艺除去层间绝缘层19上的电阻薄膜层31a。这样，在接触孔26内的贵金属电极层30上埋入形成电阻变化层31(工序C)。另外，作为像这样除去层间绝缘层19上的电阻薄膜层31a，并埋入形成电阻变化层31的方法，也可以不用CMP，而用回蚀。
之后，在图10(c)所示的工序中，进一步进行过研磨，由此除去接触孔26中的电阻变化层31的表层侧的一部分。另外，作为像这样除去电阻变化层31的一部分的方法，也可以不仅使用过研磨，还使用回蚀的方法。
图11是表示在接触孔26中的电阻变化层31上形成成为存储部33的上部电极、并且成为二极管元件36的下部电极的中间电极32，至进一步在其上形成层间绝缘层37为止的工序的图。图11(a)是在包含接触孔26的层间绝缘层19上形成了作为存储部的上部电极、并且作为二极管元件36的下部电极发挥功能的中间电极32的电极薄膜层32a的状态的截面图，图11(b)是通过CMP除去了层间绝缘层19上的电极薄膜层32a的状态的截面图，图11(c)是在包含中间电极32的层间绝缘层19上进一步形成了层间绝缘层37的状态的截面图。
在图11(a)所示的工序中，在包含接触孔26的层间绝缘层19上，形成构成作为存储部33的上部电极发挥功能、并且作为二极管元件36的下部电极发挥功能的中间电极32的电极薄膜层32a。在本实施方式中，作为电极薄膜层32a，通过溅射形成有由TaN、TiN或W构成的膜。
接着，如图11(b)所示，用CMP工艺除去层间绝缘层19上的电极薄膜层32a，在接触孔26中埋入形成中间电极32。
接着，如图11(c)所示，在包含中间电极32的层间绝缘层19上，进一步用CVD等形成层间绝缘层37。
在图12(a)所示的工序中，在层间绝缘层37形成成为二极管元件36的一部分的半导体层34和上部电极35，进一步形成用于埋入形成上部铜配线38的配线槽39。在本实施方式中，通过将配线槽39形成为与下层铜配线18交叉的条纹形状，将半导体层34、上部电极35和上层铜配线38形成为与下层铜配线18交叉的条纹形状。
而且，在图12(b)所示的工序中，在包含配线槽39的层间绝缘层37上叠层形成：成为二极管元件36的半导体层34的半导体薄膜层34a、成为上部电极31的金属薄膜层35a、以及成为上部铜配线38的铜薄膜层38a(工序D、E)。
另外，在本实施方式中，作为半导体层34的材料使用氮不足型硅氮化物(SiNx)，作为上部电极35的材料使用TaN、TiN或W，由半导体层34、将其夹在中间的中间电极32和上部电极35形成MSM二极管。另外，具有这种半导体特性的SiNx膜，例如在使用Si靶的氮气气氛中能够通过反应性溅射形成。例如，在室温条件下，只要使腔室的压力为0.1Pa～1Pa，使Ar/N2流量为18sccm/2sccm制作即可。
将具有半导体特性的SiNx在上述条件下以16nm的厚度进行制作时，通过施加1.6V的电压来得到2.5×103A/cm2的电流密度，通过施加0.8V的电压来得到5×102A/cm2的电流密度。因此，可知在将这些电压作为基准使用的情况下，ON/OFF(接通/断开)比为5，作为非易失性半导体存储装置的二极管元件能够充分使用。
另外，在上层铜配线38能够使用与下层铜配线18同样的材料。
接着，在图12(c)所示的工序中，通过用CMP除去层间绝缘层37上的半导体薄膜层34a和金属薄膜层35a、以及铜薄膜层38a，在配线槽39埋入形成二极管元件36的半导体层34和上部电极35、以及上层铜配线38。上层铜配线38经由上部电极35、半导体层34和中间电极32，与电阻变化层31电连接。
通过这样的工序，由贵金属电极层30、电阻变化层31和中间电极32构成存储部33，由中间电极32、半导体层34和上部电极35构成二极管元件36。由此，根据本实施方式的制造方法，能够制作非易失性半导体存储装置200。
在本实施方式中，示出了为了形成最适于二极管的下部电极，将中间电极32形成在接触孔内的电阻变化层31的上部的事例，但是，也可以通过将电阻变化层的材料和二极管材料组合，在电阻变化层31的上部直接形成二极管材料34。
另外，在本实施方式中，作为二极管元件使用MSM二极管，但是除此之外，也可以形成由绝缘层和从两侧夹着绝缘层的金属电极层的三层叠层结构构成的MIM二极管、p型半导体层和n型半导体层的两层叠层结构构成的pn结二极管、由半导体层和金属电极层的两层叠层结构构成的肖特基二极管。
(第三实施方式)
图13是表示本发明的第三实施方式的非易失性半导体存储装置300的结构的截面图。该非易失性半导体存储装置300，以图8所示的第二实施方式的非易失性半导体存储装置200为基本结构，将层间绝缘层、埋入该层间绝缘层的接触孔中的存储部及二极管元件、和上层铜配线作为一个结构单位，并将该结构单位在该基本结构之上叠层为两层的结构。通过像这样叠层，能够进一步实现大容量的非易失性半导体存储装置。
下面，简单地说明本实施方式的非易失性半导体存储装置300的结构。另外，在该非易失性半导体存储装置300中，存储部和二极管元件分别各叠层为3层，为了容易理解第一层、第二层和第三层各自的结构，对于第一层的结构要素将第一的编号标注在名称的前部，对于第二层的结构要素将第二的编号标注在名称的前部，对于第三层的结构要素将第三的编号标注在名称的前部，将各个层的结构要素相互区別地记述。
在包含第一上层Cu配线38的层间绝缘层37上还形成有层间绝缘层41。在该层间绝缘层41，在与第一存储部33相对应的位置分别设置有接触孔，在该接触孔中埋入形成有第二贵金属电极层42和第二电阻变化层43、以及作为第二存储部45的上部电极且作为第二二极管元件48的下部电极发挥功能的中间电极44。而且，在包含中间电极44的层间绝缘层41上形成有用于埋入形成第二二极管元件48和第二上层Cu配线50的层间绝缘层49，与第二中间电极44连接、与第一上层Cu配线交叉的条纹形状的第二二极管元件48的第二半导体层46和第二上部电极47、以及第二上层Cu配线50埋入形成在层间绝缘层49中。
接着，在包含第二上层Cu配线的层间绝缘层49上形成有层间绝缘层52，在与第一存储部33和第二存储部45相对应的位置设置有接触孔，在该接触孔中埋入形成有第三贵金属电极层53、第三电阻变化层54和第三中间电极55。
而且，在包含第三中间电极55的层间绝缘层52上形成有层间绝缘层60，在该层间绝缘层60中，与第三中间电极55连接、与第二上层铜配线交叉的条纹形状的第三二极管元件59的第三半导体层57和第三上部电极58、以及第三上层铜配线61埋入形成在层间绝缘层60中。
另外，由第二贵金属电极层42、第二电阻变化层43和第二中间电极44构成第二存储部45。另外，由第二中间电极44、第二半导体层46和第二上部电极47构成第二二极管元件48。另外，由第三贵金属电极层53、第三电阻变化层54和第三中间电极55构成第三存储部56。另外，由第三中间电极55、第三半导体层57和第三上部电极58构成第三二极管元件59。
下层铜配线18经由埋入导体14、17和半导体电极配线15与有源元件12的源极区域12a连接。另外，第一上层铜配线38也同样地，经由埋入导体(未图示)和导体电极配线(未图示)与其它的有源元件(未图示)连接。另外，第二上层铜配线50如图13所示，经由埋入导体14、17、40、51和半导体电极配线15与其它的有源元件12的源极区域12a连接。另外，第三上层铜配线61也与第一上层铜配线38同样地，经由埋入导体(未图示)和半导体电极配线(未图示)与其它的有源元件(未图示)连接。
第一层的下层铜配线18和第一上层铜配线38，分别成为位线或字线中的一种，另外，第一上层铜配线38和第二上层铜配线50，同样分别成为位线或字线中的任一种。其中设计成，在第一层第一上层铜配线38构成位线的情况下，在第二层也构成位线，第二上层铜配线50构成字线。进而设计成，在第二上层铜配线50构成字线的情况下，第三上层铜配线61构成位线。
如上所述，在本实施方式的非易失性半导体存储装置300的情况下，相对于设置在各个层的存储部33、45、56单独地分别设置有二极管元件36、48、59，因此，能够稳定且可靠地对设置在各个层的存储部33、45、56进行写入和读出。
具有这样的两层以上的多层构造的存储部和二极管元件的非易失性半导体存储装置300的制造工序，基本上重复在第二实施方式的非易失性半导体存储装置200中所说明的制造工序即可。
(第四实施方式)
图14是表示本发明的第四实施方式的非易失性半导体存储装置的结构的截面图。图14(a)所示的非易失性半导体存储装置400a与图1、图2所示的第一实施方式的非易失性半导体存储装置100的基本结构相同，但是，在贵金属电极层72的下部具有电极种子层71这一点与第一实施方式的非易失性半导体存储装置100不同。该电极种子层71也可以为两层以上的叠层构造。例如，作为相对于铂的贵金属电极层72的电极种子层71，可以为镍层和镍-硼合金层的叠层构造，也可以为钯和镍-硼合金的叠层构造。另外，在电极种子层71的形成中能够分别使用铜上的非电解镀。作为插入电极种子层71的理由，在贵金属电极层72的形成中使用无电解选择性成长镀时，在镀浴所含有的还原剂中使用次亚磷酸的情况下，通过相对于次亚磷酸使催化剂活性的镍层等的电极种子层71介于其间，能够使贵金属的非电解镀有效地析出。
另外，图14(b)所示的非易失性半导体存储装置400b，与图8所示的第二实施方式的非易失性半导体存储装置200的存储部33同样地，成为存储部75的一部分的贵金属电极层78和电阻变化层73，形成在层间绝缘层76中的接触孔底部，但是在贵金属电极层78的下部的接触孔底部的下层铜配线70露出的部分具有电极种子层77，这一点不同。该种子电极层77也与非易失性半导体存储装置400a同样地，在通过无电解选择性成长镀形成贵金属电极层78时，通过使种子电极层77介于其间，能够扩大贵金属镀浴的还原剂的选择肢的宽度。
(第五实施方式)
图15是表示本发明的第五实施方式的非易失性半导体存储装置500的结构的截面图。图15(a)所示的非易失性半导体存储装置500a，为组合图14所示的非易失性半导体存储装置400a和400b的基本结构而成的构造。该非易失性半导体存储装置500a的特征为，在下层Cu配线70上具有顶盖层79，贵金属电极层78形成在接触孔底部的顶盖层79上。
通常，在下层Cu配线70上为了抑制Cu的扩散而形成顶盖层79。作为顶盖层79，使用CoWP、TiWN、TiN、Ti、Ta或TaN，或者它们的叠层膜等。将这些材料作为顶盖层79使用时，在通过无电解选择性成长镀形成贵金属电极层78时，该顶盖层79作为镀浴的催化剂活性层发挥功能。
另外，图15(b)所示的非易失性半导体存储装置500b与图15(a)所示的非易失性半导体存储装置500a的基本结构大致相同，但是接触孔贯通顶盖层79而与下层铜配线70连接这一点与非易失性半导体存储装置500a不同。在通过无电解选择性成长镀形成贵金属电极层78时，根据贵金属镀浴中所含有的还原剂的种类，存在在顶盖层上不使镀浴催化剂活性化的情况。因此，在本实施方式中，以与下层铜配线70连接的方式形成接触孔，在接触孔底部使铜露出，通过铜上的无电解选择性成长镀形成有贵金属电极层78。在该情况下，无需顶盖层具有导电性，因此，作为顶盖层79，能够使用SiN等绝缘性阻挡膜。
(第六实施方式)
图16是表示本发明的第六实施方式的非易失性半导体存储装置的结构的截面图。非易失性半导体存储装置600a、600b，与图8所示的第二实施方式的非易失性半导体存储装置200的存储部33的基本结构相同，但是贵金属电极层78的截面形状在图16(a)的非易失性半导体存储装置600a中为凹状，在图16(b)的非易失性半导体存储装置600b中为凸状，这一点与第二实施方式的非易失性半导体存储装置200不同。在任何情况下，能够不增加存储部的尺寸地增大贵金属电极层78与电阻变化层73之间的界面的面积，能够获得稳定的电阻变化特性、高成品率和高可靠性。
在通过无电解选择性成长镀形成贵金属电极层78时，由于贵金属电极的材料和膜厚、粒状成长和柱状成长等结晶成长性不同，因而凹凸形状不同。进而，根据用于层间绝缘层76的材料具有亲水性、疏水性的不同，贵金属电极层78的截面形状也不同。
(第七实施方式)
图17是表示本发明的第七实施方式的非易失性半导体存储装置的结构的截面图。图17(a)所示的非易失性半导体存储装置700a在图1(b)所示的非易失性半导体存储装置100的电阻变化层21中为将第一电阻变化层211和第二电阻变化层212叠层而成的结构。详细而言，非易失性半导体存储装置700a的电阻变化层具有：形成在接触孔26的内部、与贵金属电极层20连接的第一电阻变化层211；和形成在接触孔26的内部、且形成在第一电阻变化层211上的第二电阻变化层212，第一电阻变化层211和第二电阻变化层212由同种的金属氧化物(氧不足型的过渡金属氧化物)构成，以第一电阻变化层211的含氧率比第二电阻变化层212的含氧率高的方式构成。
另外，图17(b)所示的非易失性半导体存储装置700b，构成为在图8(a)所示的非易失性半导体存储装置200的电阻变化层31中，叠层有第一电阻变化层311和第二电阻变化层312。详细而言，非易失性半导体存储装置700b的电阻变化层具有：形成在接触孔26的内部、与贵金属电极层30连接的第一电阻变化层311；和形成在接触孔26的内部、形成在第一电阻变化层311上的第二电阻变化层312，第一电阻变化层311和第二电阻变化层312由同种金属氧化物(氧不足型的过渡金属氧化物)构成，第一电阻变化层311的含氧率比第二电阻变化层312的含氧率高。
通过制成这样的结构，能够在适于微细化的孔构造中埋入电阻变化元件，因此能够实现大容量和适于高集成化的电阻变化型的非易失性存储装置。另外，通过与贵金属电极层20、30连接，将含氧率高的第一电阻变化层211、311配置在接触孔26的底部，在其上部配置含氧率低的第二电阻变化层212、312，能够在贵金属电极层20、30的界面区域可靠地使电阻变化，电阻变化的极性总是稳定，因此能够得到稳定的存储特性。电阻变化动作的机制，是因为电极界面附近的氧的氧化还原占优势，在能够促进氧化还原的氧较多的界面优先进行动作。
作为将第一电阻变化层211、311和第二电阻变化层212、312形成在接触孔26内的方法，适于使用选择性成长镀法。即，以仅在接触孔26的底部露出的贵金属电极层20、30上进行选择性成长的方式形成金属(这里为钽)。首先，将该金属在氧气氛中(400～450℃)进行氧化，形成由钽氧化物构成的第一电阻变化层211、311。这时，钽完全地氧化，因此其含氧率成为与Ta2O5的化学计量(化学计量组成)接近的72atm％左右。另外，在该工序中，从金属被完全氧化为金属氧化物，因此优选使用效率良好的热氧化。
接着，在接触孔26内形成含氧率比第一电阻变化层211、311低的第二电阻变化层212、312的金属氧化物(钽氧化物)。在第二电阻变化层212、312的形成中，通过例如在氩和氧气气氛中对钽靶溅射即所谓的反应性溅射来形成。这时的含氧率为65atm％左右。至向接触孔26内完全充填金属为止，通过溅射进行成膜，之后，用CMP除去层间绝缘层上的不需要的钽氧化物，仅在接触孔26内形成第二电阻变化层212、312。在代替钽氧化物而使用铪氧化物的情况下，也能够同样地通过在氩和氧气气氛中对铪靶进行溅射的反应性溅射来形成。
以上，对第一～第七实施方式进行了说明，但是，也能够组合它们进行各种变更。例如，在第一实施方式的非易失性半导体存储装置100和第四实施方式的非易失性半导体存储装置400、第五实施方式的非易失性半导体存储装置500和第六实施方式的非易失性半导体存储装置600中，也能够如第二实施方式的非易失性半导体存储装置200那样，采用具备与存储部串联连接的二极管元件的构造。进而，也能够如第三实施方式的非易失性半导体存储装置300那样，将存储部和二极管元件作为一个基本结构，制成叠层结构。
工业上的可利用性
本发明的非易失性半导体存储装置，具备能够微细化且大容量化的交叉点构造，而且，能够形成用现有的制造方法难以实现的存储单元构造，因此，可应用于使用非易失性存储装置的各种电子设备领域。

Claims (28)

1.一种非易失性半导体存储装置的制造方法，其特征在于，包括：
在基板上形成多个条纹形状的下层铜配线的工序(A)；
工序(B)，在形成有所述下层铜配线的所述基板上，在所述下层铜配线的上方以设置有多个接触孔的方式形成层间绝缘层，并且以位于所述接触孔的底部的方式在所述下层铜配线上通过选择性成长镀形成含有贵金属的贵金属电极层；
以与所述贵金属电极层连接的方式在所述接触孔内埋入形成电阻变化层的工序(C)；和
在所述层间绝缘层和所述电阻变化层上形成与该电阻变化层连接、并且与各所述下层铜配线交叉的多个条纹形状的上层铜配线的工序(D)。
2.如权利要求1所述的非易失性半导体存储装置的制造方法，其特征在于，包括：
在基板上形成多个条纹形状的下层铜配线的工序(A)；
以叠层于各所述下层铜配线的方式通过选择性成长镀形成条纹形状的含有贵金属的贵金属电极层的工序(B1)；
在包含所述下层铜配线和所述贵金属电极层的所述基板上形成层间绝缘层的工序(B2)；
在所述层间绝缘层形成贯通至各所述贵金属电极层的表面的多个接触孔的工序(B3)；
以与所述贵金属电极层连接的方式在所述接触孔内埋入形成电阻变化层的工序(C)；和
在所述层间绝缘层和所述电阻变化层上形成与该电阻变化层连接、并且与各所述下层铜配线交叉的多个条纹形状的上层铜配线的工序(D)。
3.如权利要求1所述的非易失性半导体存储装置的制造方法，其特征在于，包括：
在基板上形成多个条纹形状的下层铜配线的工序(A)；
在包含所述下层铜配线的所述基板上形成层间绝缘层的工序(B1’)；
在所述层间绝缘层形成贯通至各所述下层铜配线的表面的多个接触孔的工序(B2’)；
在所述接触孔内的底部且在所述下层铜配线上通过选择性成长镀形成贵金属电极层的工序(B3’)；
以在所述接触孔内的所述贵金属电极层上连接的方式在所述接触孔内埋入形成电阻变化层的工序(C)；和
在所述层间绝缘层和所述电阻变化层上形成在上方与所述该电阻变化层连接、并且与各所述下层铜配线交叉的多个条纹形状的上层铜配线的工序(D)。
4.如权利要求1所述的非易失性半导体存储装置的制造方法，其特征在于：
所述贵金属电极层含有铂。
5.如权利要求1所述的非易失性半导体存储装置的制造方法，其特征在于：
所述贵金属电极层含有铂，并且膜厚为5nm～24nm。
6.如权利要求1所述的非易失性半导体存储装置的制造方法，其特征在于：
在所述下层铜配线上通过选择性成长镀形成电极种子层，在所述电极种子层上形成所述贵金属电极层。
7.如权利要求6所述的非易失性半导体存储装置的制造方法，其特征在于：
所述电极种子层含有镍、镍-磷合金或镍-硼合金，并且所述贵金属电极层含有铂。
8.如权利要求6所述的非易失性半导体存储装置的制造方法，其特征在于：
所述电极种子层包含钯层与镍层的叠层构造、钯层与镍-磷合金层的叠层构造、或者钯层与镍-硼合金层的叠层构造，并且所述贵金属电极层含有铂。
9.如权利要求1所述的非易失性半导体存储装置的制造方法，其特征在于：
在所述电阻变化层上还形成与该电阻变化层连接的二极管元件。
10.如权利要求9所述的非易失性半导体存储装置的制造方法，其特征在于：
在所述下层铜配线上，还反复进行从形成所述贵金属电极层或所述层间绝缘层的工序至形成所述上层铜配线的工序，进而叠层包括所述电阻变化层和所述二极管元件的存储元件层。
11.如权利要求1所述的非易失性半导体存储装置的制造方法，其特征在于：
所述贵金属电极层含有钯。
12.如权利要求1所述的非易失性半导体存储装置的制造方法，其特征在于：
所述贵金属电极层含有钯，并且膜厚为5nm～24nm。
13.如权利要求6所述的非易失性半导体存储装置的制造方法，其特征在于：
所述电极种子层含有镍、镍-磷合金或镍-硼合金，并且所述贵金属电极层含有钯。
14.如权利要求1所述的非易失性半导体存储装置的制造方法，其特征在于：
所述工序(C)包括：在所述接触孔内以与所述贵金属电极层连接的方式埋入形成第一电阻变化层的工序；和在所述接触孔内在所述第一电阻变化层上形成第二电阻变化层的工序，所述第一电阻变化层和所述第二电阻变化层由同种金属氧化物构成，所述第一电阻变化层的含氧率比所述第二电阻变化层的含氧率高。
15.一种非易失性半导体存储装置，其特征在于，包括：
基板；
形成在所述基板上的多个条纹形状的下层铜配线；
在所述基板上在所述下层铜配线的上方以设置有多个接触孔的方式形成的层间绝缘层；
以位于所述接触孔的底部的方式在所述下层铜配线上形成的含有贵金属的贵金属电极层；
以与所述贵金属电极层连接的方式埋入形成在所述接触孔内的电阻变化层；和
在所述层间绝缘层和所述电阻变化层上以与该电阻变化层连接并且与各所述下层铜配线交叉的方式形成的多个条纹形状的上层铜配线。
16.如权利要求15所述的非易失性半导体存储装置，其特征在于，包括：
基板；
形成在所述基板上的多个条纹形状的下层铜配线；
以叠层于各所述下层铜配线的方式呈条纹形状地形成的贵金属电极层；
在包含所述下层铜配线和所述贵金属电极层的所述基板上形成的层间绝缘层；
在所述层间绝缘层以贯通至所述贵金属电极层的表面的方式形成的多个接触孔；
以与所述贵金属电极层连接的方式埋入形成在所述接触孔内的电阻变化层；和
在所述层间绝缘层和所述电阻变化层上形成的与该电阻变化层连接并且与各所述下层铜配线交叉的多个条纹形状的上层铜配线。
17.如权利要求15所述的非易失性半导体存储装置，其特征在于，包括：
基板；
形成在所述基板上的多个条纹形状的下层铜配线；
形成在包含所述下层铜配线的所述基板上的层间绝缘层；
在所述层间绝缘层以贯通至各所述下层铜配线的表面的方式形成的多个接触孔；
与各所述下层铜配线连接、并形成在所述接触孔内的底部的贵金属电极层；
与所述贵金属电极层连接、并埋入形成在所述接触孔内的电阻变化层；和
在所述层间绝缘层和所述电阻变化层上形成的与该电阻变化层连接并且与各所述下层铜配线交叉的多个条纹形状的上层铜配线。
18.如权利要求15所述的非易失性半导体存储装置，其特征在于：
所述贵金属电极层含有铂。
19.如权利要求15所述的非易失性半导体存储装置，其特征在于：
所述贵金属电极层含有铂，并且膜厚为5nm～24nm。
20.如权利要求15所述的非易失性半导体存储装置，其特征在于：
在所述下层铜配线与所述贵金属电极层之间具有电极种子层。
21.如权利要求20所述的非易失性半导体存储装置，其特征在于：
所述电极种子层含有镍、镍-磷合金或镍-硼合金，并且所述贵金属电极层含有铂。
22.如权利要求20所述的非易失性半导体存储装置，其特征在于：
所述电极种子层包含钯层与镍层的叠层构造、钯层与镍-磷合金层的叠层构造、或者钯层与镍-硼合金层的叠层构造，并且所述贵金属电极层含有铂。
23.如权利要求15所述的非易失性半导体存储装置，其特征在于：
在所述电阻变化层上还具备与该电阻变化层连接的二极管元件。
24.如权利要求23所述的非易失性半导体存储装置，其特征在于：
以在所述下层铜配线上形成的所述层间绝缘层、所述贵金属电极层、所述电阻变化层、所述二极管元件和所述上层铜配线作为一个结构单位，再叠层一层以上的所述结构单位，在第二层以后的所述结构单位的层中，一层之下的所述结构单位的层的所述上层铜配线兼作第二层以后的所述结构单位的层的所述下层铜配线。
25.如权利要求15所述的非易失性半导体存储装置，其特征在于：
所述贵金属电极层含有钯。
26.如权利要求15所述的非易失性半导体存储装置，其特征在于：
所述贵金属电极层含有钯，并且膜厚为5nm～24nm。
27.如权利要求20所述的非易失性半导体存储装置，其特征在于：
所述电极种子层含有镍、镍-磷合金或镍-硼合金中的任一种，并且贵金属电极层含有钯。
28.如权利要求17所述的非易失性半导体存储装置，其特征在于：
所述电阻变化层包括：形成在所述接触孔的内部、并与所述贵金属电极层连接的第一电阻变化层；和形成在所述接触孔的内部、且形成在所述第一电阻变化层上的第二电阻变化层，所述第一电阻变化层和所述第二电阻变化层由同种金属氧化物构成，所述第一电阻变化层的含氧率比所述第二电阻变化层的含氧率高。
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