JP2013089662A - 半導体装置 - Google Patents

Abstract

【課題】抵抗変化素子を備える半導体装置（半導体チップ）のチップ面積を削減すること。
【解決手段】半導体装置（１）は、半導体基板（５０）上に形成されたトランジスタ（７１）を含む下層回路（７０）と、半導体基板（５０）の上方の配線層（６０）に形成されたメモリセルアレイ（２０）と、を備える。メモリセルアレイ（２０）の各メモリセル（ＭＣ）は、配線層（６０）に形成された抵抗変化素子（４０）を記憶素子として備る。メモリセルアレイ（２０）は、メモリセル（ＭＣ）の直下に当該メモリセル（ＭＣ）との電気的接続用のビアが形成されていない第１領域（ＲＦ）を有している。下層回路（７０）は、第１領域（ＲＦ）の少なくとも一部とオーバーラップするように配置されている。
【選択図】図１３

Description

本発明は、抵抗変化素子を備える半導体装置に関する。

電圧あるいは電流の印加により抵抗値が変化する「抵抗変化素子」が知られている。抵抗変化素子を記憶素子として用いるメモリは、「抵抗変化型メモリ」と呼ばれている。抵抗変化型メモリの一例としては、ＲｅＲＡＭ（Resistance Random Access Memory）が挙げられる。

図１は、特許文献１（特開２０１０−２５７５０６号公報）に記載されているＲｅＲＡＭのメモリセルアレイの構成を示している。図１に示されるように、複数のメモリセルＭＣがアレイ状に配置されている。各メモリセルＭＣは、１つの抵抗変化素子Ｒｃｅｌｌと１つのアクセストランジスタ（セレクトトランジスタ）ＡＴとを備えている。抵抗変化素子Ｒｃｅｌｌの一端は、プレート線ＰＬに接続されており、その他端は、アクセストランジスタＡＴのソース／ドレインの一方に接続されている。アクセストランジスタＡＴのソース／ドレインの他方は、いずれかのビット線ＢＬに接続されており、そのゲートは、いずれかのワード線（アクセス線）ＷＬに接続されている。

図２は、図１に示されたメモリセルＭＣの構造を示す断面図である。アクセストランジスタＡＴは、半導体基板１００上に形成されている。一方、抵抗変化素子Ｒｃｅｌｌは、半導体基板１００の上方の配線層に形成されている。具体的には、抵抗変化素子Ｒｃｅｌｌは、下部電極１０１、上部電極（プレート線ＰＬ及び導体膜１０３）、及び下部電極１０１と上部電極との間に挟まれた絶縁体膜１０２から構成されている。そして、下部電極１０１の直下には、半導体基板１００上のアクセストランジスタＡＴのソース／ドレイン拡散層への電気的接続に用いられるビア構造（１０４，１０５）が形成されている。すなわち、同じメモリセルＭＣに含まれる抵抗変化素子ＲｃｅｌｌとアクセストランジスタＡＴは、上下に分かれて形成されており、それらの間はビア構造（１０４、１０５）を介して直接的に接続されている。

抵抗変化素子に関連する技術として、次のものも知られている。

特許文献２（特開２０１０−２２５８６８号公報）は、抵抗変化型メモリセルがマトリックス状に配置された不揮発性記憶装置を開示している。その抵抗変化型メモリセルは、ダイオード材と抵抗変化材料との積層により形成されている。

特許文献３（特開２００６−２７９０４２号公報）は、抵抗メモリセルを開示している。その抵抗メモリセルは、垂直に延長する第１電極プラグと、水平的に配置されて第１電極プラグの上部面を覆い、第１電極プラグを覆う部分の最小幅が第１電極プラグの直径より大きい抵抗メモリ要素パターンと、抵抗メモリ要素パターン上に配置される第２電極と、を含む。

特許文献４（特開２００５−０３２４０１号公報）は、ディスターブの発生を抑制するための方法を開示している。可変抵抗素子の一端はワード線に接続され、その他端はビット線に接続されている。選択ワード線には第１ワード線電圧が印加され、非選択ワード線には第２ワード線電圧が印加される。選択ビット線には第１ビット線電圧が印加され、非選択ビット線には第２ビット線電圧が印加される。第１ワード線電圧と第１ビット線電圧との電圧差は、可変抵抗素子の抵抗値を変化させる第１の電圧差以上である。第１ワード線電圧と第２ビット線電圧との電圧差、第２ワード線電圧と第１ビット線電圧との電圧差、及び、第２ワード線電圧と第２ビット線電圧との電圧差の各々は、可変抵抗素子の抵抗値を変化させない第２の電圧差以下である。

特許文献５（特開２０１０−２８２６７３号公報）は、３次元メモリセルアレイを備えた不揮発性半導体記憶装置を開示している。

特開２０１０−２５７５０６号公報 特開２０１０−２２５８６８号公報 特開２００６−２７９０４２号公報 特開２００５−０３２４０１号公報 特開２０１０−２８２６７３号公報

抵抗変化素子を備える半導体装置（半導体チップ）に関して、チップ面積の削減が望まれている。

以下に、［発明を実施するための形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。

本発明の１つの観点において、半導体装置（１）が提供される。その半導体装置（１）は、半導体基板（５０）上に形成されたトランジスタ（７１）を含む下層回路（７０）と、半導体基板（５０）の上方の配線層（６０）に形成されたメモリセルアレイ（２０）と、を備える。メモリセルアレイ（２０）の各メモリセル（ＭＣ）は、配線層（６０）に形成された抵抗変化素子（４０）を記憶素子として備る。メモリセルアレイ（２０）は、メモリセル（ＭＣ）の直下に当該メモリセル（ＭＣ）との電気的接続用のビアが形成されていない第１領域（ＲＦ）を有している。下層回路（７０）は、第１領域（ＲＦ）の少なくとも一部とオーバーラップするように配置されている。

本発明によれば、抵抗変化素子を備える半導体装置（半導体チップ）のチップ面積が削減される。

図１は、特許文献１に記載されているＲｅＲＡＭのメモリセルアレイの構成を示す回路図である。 図２は、図１に示されたメモリセルの構造を示す断面図である。 図３は、本発明の実施の形態に係る抵抗変化型メモリの構成を示すブロック図である。 図４は、本発明の実施の形態に係るメモリセルアレイの構成を示す回路図である。 図５は、本発明の実施の形態に係る抵抗変化素子の構造を示す断面図である。 図６は、本発明の実施の形態に係るメモリセルアレイの構造を示す断面図である。 図７は、本発明の実施の形態に係る抵抗変化型メモリの動作を説明するためのテーブルである。 図８は、選択メモリセルに対するＳＥＴ動作の場合の電圧印加状態を示す概念図である。 図９は、選択メモリセルに対するＲＥＳＥＴ動作の場合の電圧印加状態を示す概念図である。 図１０は、選択メモリセルに対するＲＥＡＤ動作の場合の電圧印加状態を示す概念図である。 図１１は、所望のメモリセルに対するデータ書き込み方法を示すフローチャートである。 図１２は、本発明の実施の形態に係る抵抗変化型メモリを搭載した半導体装置の平面レイアウトの一例を示す概念図である。 図１３は、本発明の実施の形態に係る抵抗変化型メモリを搭載した半導体装置の構造の一例を示す断面図である。 図１４は、本発明の実施の形態の第１の変形例における半導体装置の構造を示す断面図である。 図１５は、本発明の実施の形態の第２の変形例における半導体装置の平面レイアウトを示す概念図である。 図１６は、本発明の実施の形態の第２の変形例における半導体装置の平面レイアウトを示す概念図である。 図１７は、本発明の実施の形態の第３の変形例におけるメモリセルアレイの構成を示す回路図である。 図１８は、第３の変形例の場合の抵抗変化型メモリの動作を説明するためのテーブルである。 図１９は、本発明の実施の形態の第４の変形例における抵抗変化型メモリの動作を説明するためのテーブルである。 図２０は、第４の変形例におけるＲＥＳＥＴ動作を説明するための概念図である。 図２１Ａは、本発明の実施の形態の第５の変形例を説明するための概念図である。 図２１Ｂは、本発明の実施の形態の第５の変形例を説明するための概念図である。 図２２は、第５の変形例におけるセルアレイの構成を示す回路図である。 図２３Ａは、本発明の実施の形態の第５の変形例を説明するための概念図である。 図２３Ｂは、本発明の実施の形態の第５の変形例を説明するための概念図である。 図２４は、本発明の実施の形態の第６の変形例におけるメモリセルアレイの構成を示す平面図である。 図２５は、第６の変形例における半導体装置の構造を示す断面図である。

添付図面を参照して、本発明の実施の形態を説明する。

１．抵抗変化型メモリ
１−１．構成
図３は、本発明の実施の形態に係る抵抗変化型メモリ１０の構成を示すブロック図である。図３に示されるように、抵抗変化型メモリ１０は、メモリセルアレイ２０と制御回路３０を備えている。

メモリセルアレイ２０は、アレイ状に配置された複数のメモリセルＭＣを備えている。より詳細には、複数のビット線ＢＬ（ＢＬ１〜ＢＬｎ：ｎは２以上の整数）と複数の上部電極線ＰＬ（ＰＬ１〜ＰＬｍ：ｍは２以上の整数）とが複数の交差点において互いに交差するように形成されており、それら複数の交差点のそれぞれに複数のメモリセルＭＣが配置されている。

制御回路３０は、メモリセルアレイ２０に対するデータ書き込み及びデータ読み出しを制御するための回路である。より詳細には、制御回路３０は、行選択回路３１、列選択回路３２、書き込み回路３３、読み出し回路３４及び電圧生成回路３５を備えている。行選択回路３１は、選択メモリセルＭＣを指定するアドレス信号ＡＤＤ及び動作（書き込み，読み出し）に応じて、複数の上部電極線ＰＬのそれぞれに電圧を印加する。列選択回路３２は、アドレス信号ＡＤＤ及び動作（書き込み，読み出し）に応じて、複数のビット線ＢＬのそれぞれに電圧を印加する。書き込み回路３３は、選択メモリセルＭＣに書き込まれる入力データＤｉｎを受け取り、データ書き込みを制御する。読み出し回路３４は、データ読み出しを制御し、選択メモリセルＭＣから読み出されるデータを出力データＤｏｕｔとして出力する。電圧生成回路３５は、データ書き込みやデータ読み出しに用いられる電圧（後述される）を生成する。

図４は、本実施の形態に係るメモリセルアレイ２０の構成をより詳細に示している。ここでは、４個のメモリセルＭＣ（ＭＣ１１，ＭＣ１２，ＭＣ２１，ＭＣ２２）が示されている。各メモリセルＭＣは、抵抗変化素子４０を不揮発性記憶素子として備えている。この抵抗変化素子４０は、２端子素子である。それら２端子間に電圧あるいは電流を印加することにより、抵抗変化素子４０の抵抗値（すなわち、それら２端子間の抵抗値）が変化する。図４に示されるように、抵抗変化素子４０の一方の端子はいずれか１本のビット線ＢＬに接続されており、その他方の端子はいずれか１本の上部電極線ＰＬに接続されている。

ここで、各メモリセルＭＣは、抵抗変化素子４０以外に、セレクトトランジスタ（アクセストランジスタ）やダイオードといった他の素子を備えていないことに留意されたい。すなわち、抵抗変化素子４０の一方の端子は、セレクトトランジスタ等の他の素子を介することなく、１本のビット線ＢＬに接続されている。また、抵抗変化素子４０の他方の端子は、セレクトトランジスタ等の他の素子を介することなく、１本の上部電極線ＰＬに接続されている。

図５は、本実施の形態に係る抵抗変化素子４０の構造を示している。抵抗変化素子４０は、下部電極４１、上部電極４２、及び下部電極４１と上部電極４２との間に挟まれたスイッチング層４３を備えている。下部電極４１は、抵抗変化素子４０の一方の端子に相当し、ビット線ＢＬ（第１電極線）に接続されている。一方、上部電極４２は、抵抗変化素子４０の他方の端子に相当し、上部電極線ＰＬ（第２電極線）に接続されている。

例えば、抵抗変化素子４０は、ＲｅＲＡＭのメモリセルに用いられる抵抗変化素子である。その場合、典型的には、スイッチング層４３は遷移金属酸化物で形成される。あるいは、抵抗変化素子４０は、ＭＲＡＭ（Magnetic Random Access Memory）のメモリセルに用いられる磁気抵抗変化素子であってもよい。その場合、典型的には、スイッチング層４３は、トンネル絶縁膜が強磁性体層で挟まれた積層構造を有する。

抵抗変化素子４０の抵抗値（下部電極４１と上部電極４２との間の抵抗値）は、下部電極４１と上部電極４２との間にパルス電圧を印加することにより変化する。例えば、上部電極４２の電位が下部電極４１の電位より高くなるように下部電極４１と上部電極４２との間に「セット電圧Ｖｓｅｔ」が印加されると、抵抗変化素子４０は、「低抵抗状態（ＳＥＴ状態）」になる。一方、下部電極４１の電位が上部電極４２の電位より高くなるように下部電極４１と上部電極４２との間に「リセット電圧Ｖｒｅｓｅｔ」が印加されると、抵抗変化素子４０は、「高抵抗状態（ＲＥＳＥＴ状態）」になる。低抵抗状態と高抵抗状態の一方がデータ“０”に対応付けられ、その他方がデータ“１”に対応付けられる。

図６は、本実施の形態に係るメモリセルアレイ２０の構造を示す断面図である。図６に示されるように、抵抗変化素子４０は、半導体基板５０の上方の配線層６０に形成されている。ここで、本実施の形態に係るメモリセルＭＣは、抵抗変化素子４０以外に、セレクトトランジスタといった他の素子を備えていないことに留意されたい。つまり、メモリセルＭＣ（メモリセルアレイ２０）は、半導体基板５０の上方の配線層６０のみに形成されている。各メモリセルＭＣから半導体基板５０上のセレクトトランジスタ等が排除されるため、既出の図２で示された構造と比較して、メモリセルＭＣのサイズ、すなわち、メモリマクロの面積が小さくなる。

配線層６０のみに形成されているメモリセルＭＣは、次のように表現することもできる。すなわち、メモリセルＭＣ（抵抗変化素子４０）の直下に、当該メモリセルＭＣ（抵抗変化素子４０）との電気的接続用のビアが形成されていない。メモリセルＭＣの直下に当該メモリセルＭＣとの電気的接続用のビアが形成されていない領域は、以下「フリー領域ＲＦ」と参照される。フリー領域ＲＦでは、半導体基板５０とメモリセルＭＣが形成されている配線層６０との間に挟まれた空間が空いている。本実施の形態によれば、メモリセルアレイ２０は、このようなフリー領域ＲＦを有している。典型的には、フリー領域ＲＦは、メモリセルアレイ２０の領域全体にわたる。但し、フリー領域ＲＦは、メモリセルアレイ２０の領域の一部だけであってもよい。例えば、メモリセルアレイ２０に含まれる一部のメモリセルＭＣの直下にはビアが形成されていてもよい。

１−２．動作
次に、本実施の形態に係る抵抗変化型メモリ１０の動作（データ書き換え、データ読み出し）を説明する。一例として、図４で示されたメモリセルアレイ２０中のメモリセルＭＣ１１が、選択メモリセル（データ書き換え対象、あるいは、データ読み出し対象）である場合を考える。この場合、選択メモリセルＭＣ１１に接続されているビット線ＢＬ１及び上部電極線ＰＬ１は、それぞれ、選択ビット線及び選択上部電極線である。選択ビット線ＢＬ１以外のビット線ＢＬ２は、非選択ビット線である。選択上部電極線ＰＬ１以外の上部電極線ＰＬ２は、非選択上部電極線である。図７は、制御回路３０（図３参照）によって各ビット線ＢＬ及び各上部電極線ＰＬに印加される電圧を要約的に示している。

（ＳＥＴ動作）
図８は、選択メモリセルＭＣ１１を低抵抗状態（ＳＥＴ状態）に設定する「ＳＥＴ動作」の場合の電圧印加状態を示している。ここで、正電圧であるセット電圧Ｖｓｅｔは、抵抗変化素子４０を低抵抗状態に変化させるために必要なＳＥＴ閾値電圧以上であるとする。また、セット電圧Ｖｓｅｔの約半分であるハーフ電圧１／２Ｖｓｅｔは、当該ＳＥＴ閾値電圧や後述されるＲＥＳＥＴ閾値電圧より低いとする。

ＳＥＴ動作では、選択ビット線ＢＬ１にグランド電圧ＧＮＤが印加され、選択上部電極線ＰＬ１にセット電圧Ｖｓｅｔが印加される。これにより、選択メモリセルＭＣ１１の抵抗変化素子４０の両端間に、上記ＳＥＴ閾値電圧以上のセット電圧Ｖｓｅｔが印加される。従って、選択メモリセルＭＣ１が低抵抗状態（ＳＥＴ状態）に設定される。

同時に、非選択ビット線ＢＬ２にセット電圧Ｖｓｅｔが印加され、非選択上部電極線ＰＬ２にハーフ電圧１／２Ｖｓｅｔが印加される。この場合、メモリセルＭＣ１２の抵抗変化素子４０の両端間に印加される電圧は１／２Ｖｓｅｔである。また、メモリセルＭＣ２１の抵抗変化素子４０の両端間に印加される電圧は０Ｖである。また、メモリセルＭＣ２２の抵抗変化素子４０の両端に印加される電圧は１／２Ｖｓｅｔ（リセット方向）である。従って、非選択メモリセルＭＣ１２、ＭＣ２１及びＭＣ２２では、データ書き換えが発生しない。

また、選択上部電極線ＰＬ１に接続されている非選択メモリセルＭＣ２１には、電流が流れない。従って、選択上部電極線ＰＬ１に流れる電流は、選択メモリセルＭＣ１１に流れるＳＥＴ電流のみとなる。よって、ＳＥＴ電流の制御も可能である。

（ＲＥＳＥＴ動作）
図９は、選択メモリセルＭＣ１１を高抵抗状態（ＲＥＳＥＴ状態）に設定する「ＲＥＳＥＴ動作」の場合の電圧印加状態を示している。ここで、正電圧であるリセット電圧Ｖｒｅｓｅｔは、抵抗変化素子４０を高抵抗状態に変化させるために必要なＲＥＳＥＴ閾値電圧以上であるとする。また、リセット電圧Ｖｒｅｓｅｔの約半分であるハーフ電圧１／２Ｖｒｅｓｅｔは、当該ＲＥＳＥＴ閾値電圧や上述のＳＥＴ閾値電圧より低いとする。

ＲＥＳＥＴ動作では、選択ビット線ＢＬ１にリセット電圧Ｖｒｅｓｅｔが印加され、選択上部電極線ＰＬ１にグランド電圧ＧＮＤが印加される。これにより、選択メモリセルＭＣ１１の抵抗変化素子４０の両端間に、上記ＲＥＳＥＴ閾値電圧以上のリセット電圧Ｖｒｅｓｅｔが印加される。従って、選択メモリセルＭＣ１が高抵抗状態（ＲＥＳＥＴ状態）に設定される。

同時に、非選択ビット線ＢＬ２にハーフ電圧１／２Ｖｒｅｓｅｔが印加され、非選択上部電極線ＰＬ２にリセット電圧Ｖｒｅｓｅｔが印加される。この場合、メモリセルＭＣ１２の抵抗変化素子４０の両端間に印加される電圧は０Ｖである。また、メモリセルＭＣ２１の抵抗変化素子４０の両端間に印加される電圧は１／２Ｖｒｅｓｅｔである。また、メモリセルＭＣ２２の抵抗変化素子４０の両端に印加される電圧は１／２Ｖｒｅｓｅｔ（セット方向）である。従って、非選択メモリセルＭＣ１２、ＭＣ２１及びＭＣ２２では、データ書き換えが発生しない。

また、選択ビット線ＢＬ１に接続されている非選択メモリセルＭＣ１２には、電流が流れない。従って、選択ビット線ＢＬ１に流れる電流は、選択メモリセルＭＣ１１に流れるＲＥＳＥＴ電流のみとなる。よって、ＲＥＳＥＴ電流の制御も可能である。

（ＲＥＡＤ動作）
図１０は、選択メモリセルＭＣ１１からデータを読み出す「ＲＥＡＤ動作」の場合の電圧印加状態を示している。ＲＥＡＤ動作では、正電圧であるリード電圧Ｖｒｅａｄが用いられる。

具体的には、選択ビット線ＢＬ１にリード電圧Ｖｒｅａｄが印加され、選択上部電極線ＰＬ１にグランド電圧ＧＮＤが印加され、非選択上部電極線ＰＬ２にリード電圧Ｖｒｅａｄが印加される。これにより、選択メモリセルＭＣ１１の抵抗変化素子４０の両端間に、リード電圧Ｖｒｅａｄが印加され、セル電流が流れる。一方、同じ選択ビット線ＢＬ１に接続された非選択メモリセルＭＣ１２に印加される電圧は０Ｖであり、セル電流は流れない。つまり、選択ビット線ＢＬ１に流れる電流は、選択メモリセルＭＣ１１に流れるセル電流のみとなる。制御回路３０に含まれるセンスアンプは、選択ビット線ＢＬ１を流れるセル電流の大小に基づいて、選択メモリセルＭＣ１１が低抵抗状態か高抵抗状態かを判定する、すなわち、選択メモリセルＭＣ１１に記憶されているデータを読み出す。

尚、非選択ビット線ＢＬ２には、リード電圧Ｖｒｅａｄが印加されてもよい。この場合、選択ビット線ＢＬ１の場合と同様に、非選択ビット線ＢＬ２に流れる電流は、非選択メモリセルＭＣ２１に流れるセル電流のみとなる。従って、制御回路３０に含まれるセンスアンプは、非選択メモリセルＭＣ２１に記憶されているデータも同時に読み出すことができる。複数のメモリセルＭＣのそれぞれからデータが同時に読み出される場合、データリード処理に要する時間が短縮され、好適である。

（所望のメモリセルへのデータ書き込み）
図１１は、メモリセルアレイ２０中の所望のメモリセルＭＣに対するデータ書き込み方法を示すフローチャートである。データ書き込みでは、所望のメモリセルＭＣが「ＳＥＴ状態」に設定される。そのために、まず、メモリセルアレイ２０に含まれる全てのメモリセルＭＣが、ＳＥＴ状態に設定される（ステップＳ１００）。その後、所望のメモリセルＭＣ以外のメモリセルＭＣが、ＲＥＳＥＴ状態に戻される（ステップＳ２００）。これにより、所望のメモリセルＭＣのみがＳＥＴ状態となる。

このようなデータ書き込み方法を採用する理由は、次の通りである。一般的に、ＳＥＴ動作では、ＲＥＳＥＴ動作時よりも大きな電圧が使用される。このような大電圧は、選択メモリセルＭＣ以外の非選択メモリセルＭＣのデータをも書き換える、いわゆるライトディスターブを引き起こす可能性がある。このようなライトディスターブを未然に防ぐために、全てのメモリセルＭＣを一旦ＳＥＴ状態に設定しておいてから、所望のメモリセルＭＣ以外をＲＥＳＥＴ状態に戻している。

２．半導体装置
図１２は、本実施の形態に係る抵抗変化型メモリ１０を搭載した半導体装置１（半導体チップ）の平面レイアウトの一例を示している。また、図１３は、その半導体装置１の断面構造を示している。

本実施の形態に係る半導体装置１（半導体チップ）は、上述の抵抗変化型メモリ１０に加えて下層回路７０を備えている。下層回路７０は、半導体基板５０上に形成されたロジック回路やアナログ回路であり、半導体基板５０上に形成されたトランジスタ７１を含んでいる。例えば、下層回路７０は、抵抗変化型メモリ１０以外の回路を含んでいる。

第１節で述べた通り、本実施の形態に係る抵抗変化型メモリ１０のメモリセルアレイ２０は、フリー領域ＲＦを有している。フリー領域ＲＦでは、メモリセルＭＣの直下に当該メモリセルＭＣとの電気的接続用のビアが形成されていない。つまり、フリー領域ＲＦでは、半導体基板５０とメモリセルＭＣが形成されている配線層６０との間に挟まれた空間が空いている。従って、そのフリー領域ＲＦ中のメモリセルアレイ２０の直下に、半導体基板５０上に形成されたトランジスタ７１を備える下層回路７０を配置することが可能である。言い換えれば、下層回路７０は、フリー領域ＲＦの少なくとも一部とオーバーラップするように配置される。尚、フリー領域ＲＦ以外の領域において、メモリセルアレイ２０と下層回路７０とはビアを介して電気的に接続されていてもよい。

以上に説明されたように、本実施の形態によれば、下層回路７０が、メモリセルアレイ２０の少なくとも一部とオーバーラップするように配置される。従って、半導体装置１（半導体チップ）のチップ面積が削減される。チップ面積の削減は、低コスト化に非常に有効である。

３．変形例
以下、本発明の実施の形態の様々な変形例を説明する。

３−１．第１の変形例
図１４は、第１の変形例における半導体装置１の構造を示す断面図である。第１の変形例では、メモリセルアレイ２０が形成されている配線層６０と下層回路７０との間に、シールド配線８０が形成されている。例えば、シールド配線８０は、配線層６０の下の配線層（３Ｍ）に形成されている。このシールド配線層は、所定の電位に固定されている。所定の電位は、例えば、グランド電位ＧＮＤである。あるいは、シールド配線８０は、ＶＤＤ等の低インピーダンスの電源に接続されていてもよい。

このようなシールド配線８０の存在により、メモリセルアレイ２０と下層回路７０との間でのノイズ伝搬がシールドされる。メモリセルアレイ２０で生じたノイズが下層回路７０の位置まで伝搬し難くなるため、例えばノイズに弱いアナログ回路であっても、下層回路７０としてメモリセルアレイ２０の下方に配置することが可能となる。また、下層回路７０から生じたノイズがメモリセルアレイ２０の位置まで伝搬し難くなるため、抵抗変化型メモリ１０の動作が安定する。

３−２．第２の変形例
図１５は、第２の変形例における半導体装置１（半導体チップ）の平面レイアウトを示している。第２の変形例では、下層回路７０が、抵抗変化型メモリ１０の制御回路３０の一部を含んでいる。つまり、同じ抵抗変化型メモリ１０に属するメモリセルアレイ２０と制御回路３０とが、部分的にオーバーラップするように配置されている。例えば、下層回路７０は、行選択回路３１と電圧生成回路３５を含んでいる。このような配置により、抵抗変化型メモリ１０のマクロサイズが削減されるため、結果として、チップ面積も削減される。

また、図１６に示されるように、下層回路７０は、抵抗変化型メモリ１０の制御回路３０の一部と、抵抗変化型メモリ１０以外の回路との両方を含んでいてもよい。この場合、図１５で示された場合と比較して、チップ面積が更に削減される。

３−３．第３の変形例
図１７は、第３の変形例におけるメモリセルアレイ２０の構成を示している。第３の変形例では、１×ｎのメモリセルアレイ２０が用いられる。つまり、行方向には複数のメモリセルＭＣが配置されるが、列方向には１個のメモリセルＭＣしか配置されない。上部電極線ＰＬは、ＰＬ１のみである。

図１８は、第３の変形例において各ビット線ＢＬ及び各上部電極線ＰＬに印加される電圧を要約的に示している。既出の図４及び図７で示された場合と比較して、本変形例は、非選択ビット線ＢＬ２がｏｐｅｎ（Ｈｉ−Ｚ）に設定されることが異なっている。既出の図４で示された場合と比較して寄生容量がはるかに小さいため、非選択ビット線ＢＬ２がｏｐｅｎに設定されても、動作速度が顕著に遅くなることはない。

第３の変形例では、非選択メモリセルＭＣに対するＳＥＴやＲＥＳＥＴを防止するためにハーフ電圧（１／２Ｖｓｅｔ，１／２Ｖｒｅｓｅｔ）を用いる必要がない。従って、制御回路３０中の電圧生成回路３５の構成がシンプルになり、抵抗変化型メモリ１０のマクロサイズが更に削減される。

３−４．第４の変形例
第４の変形例では、抵抗変化素子４０に対する電圧印加特性が単極性である。単極性の場合、ＲＥＳＥＴ動作は、上部電極４２の電位が下部電極４１の電位より高くなるようにリセット電圧Ｖｒｅｓｅｔ（＜Ｖｓｅｔ）を印加することにより実現される。

図１９は、第４の変形例において各ビット線ＢＬ及び各上部電極線ＰＬに印加される電圧を要約的に示している。既出の図４で示された場合と比較して、本変形例は、ＲＥＳＥＴ動作時の電圧印加状態が異なっている。図２０は、第４の変形例におけるＲＥＳＥＴ動作の場合の電圧印加状態を示している。

ＲＥＳＥＴ動作では、選択ビット線ＢＬ１にグランド電圧ＧＮＤが印加され、選択上部電極線ＰＬ１にリセット電圧Ｖｒｅｓｅｔが印加される。これにより、選択メモリセルＭＣ１１の抵抗変化素子４０の両端間にリセット電圧Ｖｒｅｓｅｔが印加される。従って、選択メモリセルＭＣ１が高抵抗状態（ＲＥＳＥＴ状態）に設定される。

同時に、非選択ビット線ＢＬ２にリセット電圧Ｖｒｅｓｅｔが印加され、非選択上部電極線ＰＬ２にハーフ電圧１／２Ｖｒｅｓｅｔが印加される。この場合、メモリセルＭＣ１２の抵抗変化素子４０の両端間に印加される電圧は１／２Ｖｒｅｓｅｔである。また、メモリセルＭＣ２１の抵抗変化素子４０の両端間に印加される電圧は０Ｖである。また、メモリセルＭＣ２２の抵抗変化素子４０の両端に印加される電圧は−１／２Ｖｒｅｓｅｔである。従って、非選択メモリセルＭＣ１２、ＭＣ２１及びＭＣ２２では、データ書き換えが発生しない。

また、選択上部電極線ＰＬ１に接続されている非選択メモリセルＭＣ２１には、電流が流れない。従って、選択上部電極線ＰＬ１に流れる電流は、選択メモリセルＭＣ１１に流れるＲＥＳＥＴ電流のみとなる。よって、ＲＥＳＥＴ電流の制御も可能である。

３−５．第５の変形例
既出の図１０で示された通り、ＲＥＡＤ動作において、非選択上部電極線ＰＬ２にはリード電圧Ｖｒｅａｄが印加される。これにより、非選択メモリセルＭＣ１２に電流が流れることが防止され、選択ビット線ＢＬ１に流れる電流は、選択メモリセルＭＣ１１に流れるセル電流のみとなる。従って、選択メモリセルＭＣ１１に記憶されているデータを正しく読み出すことができる。

ここで、素子ばらつき等の影響により、リード電圧Ｖｒｅａｄに誤差が生じる場合を考える。例えば、図２１Ａに示されるような状況を考える。図２１Ａにおいて、選択ビット線ＢＬ１には、選択メモリセルＭＣ１１と非選択メモリセルＭＣ１２〜ＭＣ１ｍが接続されている。選択ビット線ＢＬ１には、リード電圧Ｖｒｅａｄが印加されている。ここで、非選択メモリセルＭＣ１２〜ＭＣ１ｍのそれぞれに接続されている非選択上部電極線ＰＬ２〜ＰＬｍの各々に印加される電圧が、リード電圧ＶｒｅａｄよりもΔＶだけ低い電圧Ｖｒｅａｄ−ΔＶとなる場合を考える。この場合、非選択メモリセルＭＣ１２〜ＭＣ１ｍにも電流が流れてしまう。非選択メモリセルＭＣ１２〜ＭＣ１ｍを流れる電流の総和は、以下「ノイズ電流」と参照される。選択ビット線ＢＬ１に流れる電流は、選択メモリセルＭＣ１１に流れるセル電流よりもノイズ電流の分だけ増加してしまう。このことは、選択メモリセルＭＣ１１からのデータ読み出しに悪影響を与える。

図２１Ｂを参照して、セル電流の判定マージンに関して説明する。選択メモリセルＭＣ１１が高抵抗状態である場合、選択メモリセルＭＣ１１に流れるセル電流は、Ｖｒｅａｄ／ＲＨである（ここで、ＲＨは高抵抗状態の抵抗変化素子４０の抵抗値）。一方、選択メモリセルＭＣ１１が低抵抗状態である場合、選択メモリセルＭＣ１１に流れるセル電流は、Ｖｒｅａｄ／ＲＬである（ここで、ＲＬは低抵抗状態の抵抗変化素子４０の抵抗値）。従って、ノイズ電流が無い場合、判定マージンは、Ｖｒｅａｄ／ＲＬ−Ｖｒｅａｄ／ＲＨである。データ判定のためのセンス電流Ｉｓｅｎｓｅは、判定マージンの中間値である（Ｖｒｅａｄ／ＲＬ＋Ｖｒｅａｄ／ＲＨ）／２に設定されるとよい。

一方、ノイズ電流が有る場合、そのノイズ電流の最小値は（ｍ−１）×ΔＶ／ＲＨであり、その最大値は（ｍ−１）×ΔＶ／ＲＬである。判定マージンのワーストケースは、セル電流が比較的小さいＶｒｅａｄ／ＲＨであるときにノイズ電流が最大値（ｍ−１）×ΔＶ／ＲＬとなり、且つ、セル電流が比較的大きいＶｒｅａｄ／ＲＬであるときにノイズ電流が最小値（ｍ−１）×ΔＶ／ＲＨとなる場合である。この場合の判定マージンは、（Ｖｒｅａｄ／ＲＬ＋（ｍ−１）×ΔＶ／ＲＨ）−（Ｖｒｅａｄ／ＲＨ＋（ｍ−１）×ΔＶ／ＲＬ）＝Ｖｒｅａｄ／ＲＬ−Ｖｒｅａｄ／ＲＨ−（ｍ−１）×ΔＶ×（１／ＲＬ−１／ＲＨ）であり、ノイズ電流が無い場合よりも明らかに小さい。また、センス電流Ｉｓｅｎｓｅは、「Ｖｒｅａｄ／ＲＨ＋（ｍ−１）×ΔＶ／ＲＬ ＜ Ｉｓｅｎｓｅ ＜ Ｖｒｅａｄ／ＲＬ＋（ｍ−１）×ΔＶ／ＲＨ」の条件を満たす必要がある。好適には、センス電流Ｉｓｅｎｓｅは、判定マージンの中間値である（Ｖｒｅａｄ／ＲＨ＋Ｖｒｅａｄ／ＲＬ＋（ｍ−１）×ΔＶ／ＲＬ＋（ｍ−１）×ΔＶ／ＲＨ）／２に設定されるとよい。

このようなセンス電流Ｉｓｅｎｓｅを生成するために、本変形例によれば、図２２に示されるようなダミーセルアレイ２５が用いられる。ダミーセルアレイ２５は、ｍ行の抵抗変化素子４０Ｈとｍ行の抵抗変化素子４０Ｌとを備えている。より詳細には、ｍ個の抵抗変化素子４０Ｈが、第１ダミービット線ＤＢＬ１とｍ本の上部電極線ＰＬ１〜ＰＬｍのそれぞれとの間に接続されている。抵抗変化素子４０Ｈは、高抵抗状態に固定された抵抗変化素子４０である。また、ｍ個の抵抗変化素子４０Ｌが、第２ダミービット線ＤＢＬ２とｍ本の上部電極線ＰＬ１〜ＰＬｍのそれぞれとの間に接続されている。抵抗変化素子４０Ｌは、低抵抗状態に固定された抵抗変化素子４０である。更に、第１ダミービット線ＤＢＬ１と第２ダミービット線ＤＢＬ２とは互いに接続されている。

データ読み出し時、第１ダミービット線ＤＢＬ１及び第２ダミービット線ＤＢＬ２にはリード電圧Ｖｒｅａｄが印加される。選択上部電極線ＰＬ１にはグランド電圧ＧＮＤが印加され、非選択上部電極線ＰＬ２〜ＰＬｍの各々にはリード電圧Ｖｒｅａｄが印加される。ノイズ電流が発生しない場合、第１ダミービット線ＤＢＬ１には第１ダミー電流Ｖｒｅａｄ／ＲＨが流れ、第２ダミービット線ＤＢＬ２には第２ダミー電流Ｖｒｅａｄ／ＲＬが流れる。従って、総ダミー電流は、Ｖｒｅａｄ／ＲＬ＋Ｖｒｅａｄ／ＲＨとなる。この総ダミー電流を半分にすることによって、上述の好適なセンス電流Ｉｓｅｎｓｅ＝（Ｖｒｅａｄ／ＲＬ＋Ｖｒｅａｄ／ＲＨ）／２が得られる。

次に、図２１Ａで示されたように、非選択上部電極線ＰＬ２〜ＰＬｍの各々に印加される電圧がＶｒｅａｄ−ΔＶとなり、ノイズ電流が発生する場合を考える。この場合、第１ダミービット線ＤＢＬ１には第１ダミー電流Ｖｒｅａｄ／ＲＨ＋（ｍ−１）×ΔＶ／ＲＨが流れ、第２ダミービット線ＤＢＬ２には第２ダミー電流Ｖｒｅａｄ／ＲＬ＋（ｍ−１）×ΔＶ／ＲＬが流れる。従って、総ダミー電流は、Ｖｒｅａｄ／ＲＨ＋Ｖｒｅａｄ／ＲＬ＋（ｍ−１）×ΔＶ／ＲＬ＋（ｍ−１）×ΔＶ／ＲＨ）となる。この総ダミー電流を半分にすることによって、上述の好適なセンス電流Ｉｓｅｎｓｅ＝（Ｖｒｅａｄ／ＲＨ＋Ｖｒｅａｄ／ＲＬ＋（ｍ−１）×ΔＶ／ＲＬ＋（ｍ−１）×ΔＶ／ＲＨ）／２が得られる。

このように、本変形例によれば、素子ばらつき等に起因してノイズ電流が発生した場合であっても、ダミーセルアレイ２５によって好適なセンス電流Ｉｓｅｎｓｅが生成される。従って、選択メモリセルから正確にデータを読み出すことが可能となる。

図２３Ａ及び図２３Ｂは、非選択上部電極線ＰＬ２〜ＰＬｍの各々に印加される電圧が、リード電圧ＶｒｅａｄよりもΔＶだけ高い電圧Ｖｒｅａｄ＋ΔＶとなる場合を示している。この場合、選択ビット線ＢＬ１に流れる電流は、選択メモリセルＭＣ１１に流れるセル電流よりもノイズ電流の分だけ減少してしまう。ワーストケースでの判定マージンは、（Ｖｒｅａｄ／ＲＬ−（ｍ−１）×ΔＶ／ＲＬ）−（Ｖｒｅａｄ／ＲＨ−（ｍ−１）×ΔＶ／ＲＨ）＝Ｖｒｅａｄ／ＲＬ−Ｖｒｅａｄ／ＲＨ−（ｍ−１）×ΔＶ×（１／ＲＬ−１／ＲＨ）であり、ノイズ電流が無い場合よりも明らかに小さい。この場合の好適なセンス電流Ｉｓｅｎｓｅは、判定マージンの中間値である（Ｖｒｅａｄ／ＲＨ＋Ｖｒｅａｄ／ＲＬ−（ｍ−１）×ΔＶ／ＲＬ−（ｍ−１）×ΔＶ／ＲＨ）／２である。このようなセンス電流Ｉｓｅｎｓｅも、ダミーセルアレイ２５によって同様に生成される。従って、選択メモリセルから正確にデータを読み出すことが可能となる。

３−６．第６の変形例
第６の変形例では、抵抗変化型メモリ１０の代わりにＲＯＭ（Read Only Memory）が用いられる。図２４は、第６の変形例におけるＲＯＭのメモリセルアレイ２０の構成を示す平面図である。図２５は、そのＲＯＭを搭載した半導体装置の構造を示す断面図である。

本変形例では、メモリセルアレイ２０は、マトリックス状に配置された複数のＲＯＭ素子９０を備えている。各ＲＯＭ素子９０は、１組の電極間にビアが存在するか否かに基づいてデータを記憶する。より詳細には、各ＲＯＭ素子９０は、下部電極９１（ビット線ＢＬ）と上部電極９２（上部電極線ＰＬ）を備えている。ＲＯＭ素子９０は更に、下部電極９１と上部電極９２との間を電気的に接続するビア９３を備えている場合もある。そのビア９３の有無が、データ「１」「０」に対応付けられる。

本変形例においても、メモリセルアレイ２０は、半導体基板５０の上方の配線層６０のみに形成される。従って、下層回路７０をメモリセルアレイ２０の下に配置することができる。

以上、本発明の実施の形態が添付の図面を参照することにより説明された。但し、本発明は、上述の実施の形態に限定されず、要旨を逸脱しない範囲で当業者により適宜変更され得る。

１ 半導体装置（半導体チップ）
１０ 抵抗変化型メモリ
２０ メモリセルアレイ
２５ ダミーセルアレイ
３０ 制御回路
３１ 行選択回路
３２ 列選択回路
３３ 書き込み回路
３４ 読み出し回路
３５ 電圧生成回路
４０ 抵抗変化素子
４１ 下部電極
４２ 上部電極
４３ スイッチング層
５０ 半導体基板
６０ 配線層
７０ 下層回路
７１ トランジスタ
８０ シールド配線
９０ ＲＯＭ素子
９１ 下部電極
９２ 上部電極
９３ ビア
ＭＣ メモリセル
ＢＬ ビット線
ＰＬ 上部電極線
ＲＦ フリー領域

Claims (7)

1. 半導体基板上に形成されたトランジスタを含む下層回路と、
   前記半導体基板の上方の配線層に形成されたメモリセルアレイと
   を備え、
   前記メモリセルアレイの各メモリセルは、前記配線層に形成された抵抗変化素子を記憶素子として備え、
   前記メモリセルアレイは、メモリセルの直下に当該メモリセルとの電気的接続用のビアが形成されていない第１領域を有しており、
   前記下層回路は、前記第１領域の少なくとも一部とオーバーラップするように配置されている
   半導体装置。
2. 請求項１に記載の半導体装置であって、
   前記各メモリセルは、セレクトトランジスタ及びダイオードを備えていない
   半導体装置。
3. 請求項１又は２に記載の半導体装置であって、
   更に、前記メモリセルアレイが形成された前記配線層と前記下層回路との間に形成されたシールド配線を備える
   半導体装置。
4. 請求項１乃至３のいずれか一項に記載の半導体装置であって、
   更に、抵抗変化型メモリを備え、
   前記抵抗変化型メモリは、
   前記メモリセルアレイと、
   前記メモリセルアレイに対してデータ読み書きを実施する制御回路と
   を備える
   半導体装置。
5. 請求項４に記載の半導体装置であって、
   前記下層回路は、前記抵抗変化型メモリ以外の回路を含んでいる
   半導体装置。
6. 請求項４又は５に記載の半導体装置であって、
   前記下層回路は、前記制御回路の一部を含んでいる
   半導体装置。
7. 請求項４乃至６のいずれか一項に記載の半導体装置であって、
   前記各メモリセルの前記抵抗変化素子の両端は、第１電極線及び第２電極線にそれぞれ接続されており、
   前記メモリセルアレイのうちデータ書き換え対象のメモリセルは、選択メモリセルであり、
   前記選択メモリセルに接続されている前記第１電極線及び前記第２電極線は、それぞれ、選択第１電極線及び選択第２電極線であり、
   前記選択第１電極線以外の前記第１電極線は、非選択第１電極線であり、
   前記選択第２電極線以外の前記第２電極線は、非選択第２電極線であり、
   前記選択メモリセルのデータ書き換え時、前記制御回路は、前記選択第１電極線に第１電圧を印加し、前記選択第２電極線に第２電圧を印加し、前記非選択第１電極線に第３電圧を印加し、前記非選択第２電極線に第４電圧を印加し、
   前記第１電圧と前記第２電圧との差は、前記データ書き換えに必要な閾値電圧以上であり、
   前記第１電圧と前記第４電圧との差は、前記閾値電圧より低く、
   前記第２電圧と前記第３電圧との差は、前記閾値電圧より低く、
   前記第３電圧と前記第４電圧との差は、前記閾値電圧より低い
   半導体装置。

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