WO2016181609A1 - 半導体記憶装置 - Google Patents

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WO2016181609A1
WO2016181609A1 PCT/JP2016/001983 JP2016001983W WO2016181609A1 WO 2016181609 A1 WO2016181609 A1 WO 2016181609A1 JP 2016001983 W JP2016001983 W JP 2016001983W WO 2016181609 A1 WO2016181609 A1 WO 2016181609A1
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memory element
lower electrode
selection line
memory
memory device
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良昭 中尾
河野　和幸
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パナソニックＩｐマネジメント株式会社
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    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Definitions

  • the present disclosure relates to a semiconductor memory device, and more particularly, to a semiconductor memory device having a structure for detecting a leak path.
  • Semiconductor memory devices are used in digital devices typified by computers, and in recent years, with an increase in the amount of information to be handled and usage time, there has been a demand for larger capacity and lower power consumption.
  • a resistance change memory (ReRAM: Resistive Random Access Memory), which has been attracting attention in recent years, is a semiconductor memory that can operate at higher speed and consume less power than a conventional flash memory, and stores a resistor whose resistance changes with an electrical signal. It is characterized by being used for an element. In the resistance change memory, the resistance change is held as information of data “1” and “0”. Further, the resistor constituting the resistance change memory is in a state where there is no filament serving as a conductive path immediately after formation, and it is necessary to form the filament for forming the filament.
  • ReRAM Resistive Random Access Memory
  • a memory cell called a 1T1R type in which a MOS transistor and a memory element are connected in series is arranged at the intersection of a word line and a bit line. Arranged configurations are common.
  • the memory cells are arranged in a matrix according to the capacity. Further, as an effective means for preventing quality deterioration due to miniaturization, a dummy memory element that does not function as a memory element is arranged around the memory cells arranged in the matrix to improve the uniformity of the layout. Is also widely known.
  • an object of the present disclosure is to provide a semiconductor memory device that can suppress the occurrence of malfunctions and the decrease in reliability.
  • a semiconductor memory device includes a plurality of resistors each including an upper electrode, a lower electrode, and a resistor disposed between the upper electrode and the lower electrode.
  • the first storage element of the plurality of storage elements includes a first upper electrode as the upper electrode, and the lower electrode.
  • the first lower electrode is connected to the first selection line
  • the first lower electrode is connected to the second selection line
  • the plurality of memories Among the elements, the second memory element disposed adjacent to the first memory element has a second upper electrode as the upper electrode and a second lower electrode as the lower electrode,
  • the second upper electrode is connected to the first selection line, and the second lower electrode. It is connected to the first selection line without going through the resistor of the memory element other than the second memory element.
  • the semiconductor memory device it is possible to suppress the occurrence of malfunction and a decrease in reliability.
  • FIG. 1 is a cross-sectional view of a semiconductor memory device for explaining details of the subject of the present invention.
  • FIG. 2 is a cross-sectional view of the semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 3 is a cross-sectional view of a semiconductor memory device according to the second embodiment of the present invention.
  • FIG. 4 is a cross-sectional view of a semiconductor memory device according to the third embodiment of the present invention.
  • FIG. 5 is a sectional view of a semiconductor memory device according to the fourth embodiment of the present invention.
  • FIG. 6 is a sectional view of a semiconductor memory device according to the fifth embodiment of the present invention.
  • FIG. 7 is a cross-sectional view of a semiconductor memory device according to the sixth embodiment of the present invention.
  • FIG. 1 shows a cross-sectional view of a semiconductor memory device 1000 having a 1T1R type memory cell array having a plurality of memory elements.
  • the first memory element 1100 is a dummy memory element that does not function as a memory element
  • the second memory element 1104, the third memory element 1200, and the fourth memory element 1201 are It is a memory cell that functions as a memory element. All the memory elements (1100, 1104, 1200, 1201) are in a state before forming.
  • the first memory element 1100 is a memory element that is not connected to the second selection line 1109 and cannot be formed.
  • the first leak path 1204 existing between the first memory element 1100 and the second memory element 1104 cannot be detected, and the problem of lowering the quality is solved. Accordingly, in the configuration of the semiconductor memory device 1000, the second lower electrode 1107 has means for connecting the first selection line 1108 without passing through the first resistor 1102, so that the first memory element 1100 can be connected. The first leak path 1204 existing between the second memory elements 1104 can be detected without reducing the resistance.
  • the present invention is not limited to the following embodiment. It is also possible to combine the embodiments of the present invention.
  • Each embodiment described below shows a specific example. Numerical values, shapes, materials, constituent elements, arrangement positions and connection forms of constituent elements, and the like shown in the following embodiments are merely examples, and are not intended to limit the present invention.
  • the invention is specified by the claims. Therefore, among the constituent elements in the following embodiments, constituent elements that are not described in the independent claims are not necessarily required to achieve the object of the present invention, but are described as constituting more preferable embodiments.
  • FIG. 2 is a cross-sectional view of the semiconductor memory device 10 according to the first embodiment.
  • the semiconductor memory device 10 includes a first memory element 100, a second memory element 104, a first selection line 108, a second selection line 109, conductors 2a, 2b, 3a, 3b and 4 and a first conductive layer 110.
  • the first conductive layer 110 is made of a metal layer such as copper.
  • the first memory element 100 includes a first upper electrode 101, a first lower electrode 103, and a first resistor 102 disposed between the first upper electrode 101 and the first lower electrode 103. And have.
  • the second memory element 104 disposed adjacent to the first memory element 100 includes a second upper electrode 105, a second lower electrode 107, a second upper electrode 105, and a second lower electrode 107. And the second resistor 106 disposed between the two.
  • the first upper electrode 101 is connected to the first selection line 108 which is a bit line by the conductor 2a.
  • the second upper electrode 105 is connected to the first selection line 108 which is a bit line by a conductor 3a.
  • the first upper electrode 101 and the second upper electrode 105 are connected to the same first selection line 108.
  • the first lower electrode 103 is connected to a second selection line 109 which is a source line by a conductor 2b.
  • the second lower electrode 107 is connected to the first conductive layer 110 by the conductor 3b.
  • the first conductive layer 110 is further connected to the first selection line 108 by the conductor 4. That is, the second lower electrode 107 is connected to the first selection line 108 through the conductor and the first conductive layer 110. In other words, the second lower electrode 107 is connected to the first selection line 108 without passing through the resistors of the memory elements other than the second resistor 106 and the second memory element 104.
  • the semiconductor memory device 10 shown in FIG. 2 is before forming, and shows a state in which a leak path 5 exists between the adjacent first memory element 100 and second memory element 104. Further, the second memory element 104 is excluded from the forming target. That is, the second memory element 104 has a higher resistance than the first memory element 100.
  • a forming pulse is applied to the first memory element 100 via the first selection line 108.
  • the first upper electrode 101 and the first lower electrode 103 of the first memory element 100 are used.
  • a potential difference is generated between the first resistor 102 and a desired voltage is applied to the first resistor 102 to complete the forming.
  • the first lower electrode 103 has the same potential as the second lower electrode 107, the conductor 3b, the first conductive layer 110, the conductor 4, and the first selection line 108 via the leak path 5. . Accordingly, no potential difference is generated between the first upper electrode 101 and the first lower electrode 103 of the first memory element 100. As a result, forming is not normally performed on the first storage element 100. Therefore, it is possible to detect the presence of the leak path 5 by detecting that forming cannot be performed normally (forming NG).
  • the leak path 5 can be detected in the same manner.
  • the first lower electrode 103 is connected to the second lower electrode 107, the conductor 3b, the first conductive layer 110, the conductor 4, the first selection line 108, the conductor 2a, and the first via the leak path 5.
  • the upper electrode 101 is connected. Therefore, the first upper electrode 101 has the same potential as the second selection line 109 connected to the first lower electrode 103 and the conductor 2b. Therefore, since no potential difference is generated between the first upper electrode 101 and the first lower electrode 103, it is possible to detect the leak path 5 as forming NG.
  • the second memory element 104 is used as a dummy memory element (first dummy memory element)
  • the second memory element 104 used as a dummy memory element is excluded from the forming target and has a higher resistance than the first memory element 100.
  • the second memory element 104 used as a dummy memory cell may be arranged around the first memory element 100 used as a memory cell.
  • the leak path 5 can be detected. Thereby, since the malfunction called a leak can be discovered, generation
  • the first conductive layer 120 exists in the same layer as the second selection line 109, but the leak path 5 can be detected even if the first conductive layer 120 is disposed above or below the second selection line. It is.
  • the first conductive layer 110 may be a metal layer and a diffusion layer connected to the metal layer.
  • the first selection line 109 corresponds to a bit line
  • the second selection line 109 corresponds to a source line.
  • the second selection line 109 109 may correspond to a word line.
  • a plurality of other memory elements, vias, wirings, and the like may be arranged adjacent to the second memory element 104 in this embodiment.
  • a third memory element (not shown) adjacent to the second memory element is further provided, and the second lower electrode 107 of the second memory element 104 is a third lower element included in the third memory element.
  • the vertical direction here refers to a direction in which the first upper electrode 101, the first resistor 102, and the first lower electrode 103 in the first memory element 100 are stacked, or in the second memory element 104.
  • the second memory element 104 and the third memory element may be used as dummy memory elements, whereby the second memory element 104 (second memory element 104) of the second memory element 104 is used.
  • the lower electrode 107 is connected to the vertical wiring layer 4 via a third lower electrode (not shown) included in the second dummy memory element (third memory element).
  • the semiconductor memory device according to the present embodiment is different from the semiconductor memory device 10 according to the first embodiment in that a diffusion layer is provided instead of the first conductive layer 110 shown in the first embodiment. It is.
  • FIG. 3 is a cross-sectional view of the semiconductor memory device 20 according to the present embodiment.
  • the semiconductor memory device 20 includes a first memory element 100, a second memory element 104, a first selection line 108, a second selection line 109, conductors 2a, 2b, 3a, 3b, 3c, 3d, 4a, 4b, 4c, and a diffusion layer 111a formed on the semiconductor substrate 111b.
  • the configurations of the first memory element 100 and the second memory element 104 are the same as those described in the first embodiment, and thus detailed description thereof is omitted.
  • the second lower electrode 107 is connected to the diffusion layer 111a through the conductors 3b, 3c, and 3d.
  • the diffusion layer 111a is connected to the first selection line 108 through the conductors 4a, 4b, and 4c.
  • the semiconductor memory device 20 shown in FIG. 3 is before forming, and shows a state in which the leak path 5 exists between the adjacent first memory element 100 and second memory element 104. Further, the second memory element 104 is excluded from the forming target.
  • the second lower electrode 107 and the first selection line 108 are connected via the second resistor 106.
  • the conductors 3b, 3c, 3d, the diffusion layer 111a, and the conductors 4c, 4b, 4a the first upper electrode 101 and the first lower electrode 103 of the first memory element 100 are connected to each other. There is no potential difference. As a result, the first storage element 100 does not perform forming normally, and the leak path 5 can be detected as forming NG.
  • the leak path 5 can be detected in the same manner.
  • the first selection line 108 corresponds to a bit line
  • the second selection line 109 corresponds to a source line.
  • the second selection line 108 109 may correspond to a word line. Note that the leak path 5 can be detected even when a plurality of other storage elements, vias, wirings, or the like are arranged adjacent to the second storage element 104 in the present embodiment.
  • the semiconductor memory device according to this embodiment is different from the semiconductor memory device 10 according to the first embodiment in that a MOS (Metal Oxide Semiconductor) transistor is further formed in the diffusion layer 111a shown in the second embodiment. It is a point.
  • MOS Metal Oxide Semiconductor
  • FIG. 4 is a sectional view of the semiconductor memory device 30 according to the present embodiment.
  • the semiconductor storage device 30 includes a first storage element 100, a second storage element 104, a first selection line 108, a second selection line 109, conductors 2a, 2b, 3a, 3b, 3c, 3d, 4a, 4b, 4c, and a diffusion layer 111a formed on the semiconductor substrate 111b.
  • a MOS transistor 112 is further formed in the diffusion layer 111a.
  • the configurations of the first memory element 100 and the second memory element 104 are the same as those described in the first embodiment, and thus detailed description thereof is omitted.
  • the second lower electrode 107 includes a MOS transistor 112 formed in the diffusion layer 111a via conductors 3b, 3c, and 3d formed in a lower layer than the second lower electrode 107. It is connected to the.
  • the MOS transistor 112 is connected to the first selection line 108 via the conductors 4a, 4b, and 4c.
  • the MOS transistor 112 includes source-drain electrodes 112a and 112b and a gate electrode 112c.
  • One of the source-drain electrodes 112a and 112b is connected to the source, and the other is connected to the drain.
  • the source-drain electrode 112a is connected to the conductor 3d, and the source-drain electrode 112b is connected to the conductor 4c.
  • the semiconductor memory device 30 shown in FIG. 4 is before forming, and shows a state in which a leak path 5 exists between the adjacent first memory element 100 and the second memory element 104. Further, the second memory element 104 is excluded from the forming target.
  • the second lower electrode 107 and the first selection line 108 are connected via the second resistor 106.
  • the conductors 3b, 3c, 3d, the MOS transistor 112, and the conductors 4c, 4b, 4a the first upper electrode 101 and the first lower electrode 103 of the first memory element 100 are connected to each other. There is no potential difference. As a result, the first storage element 100 does not perform forming normally, and the leak path 5 can be detected as forming NG.
  • the leak path 5 can be detected in the same manner.
  • the first selection line 108 corresponds to a bit line
  • the second selection line 109 corresponds to a source line.
  • the second selection line 108 109 may correspond to a word line.
  • the leak path 5 can be detected even when a plurality of other memory elements, vias, wirings, and the like are arranged adjacent to the second memory element 104 in the present embodiment.
  • the semiconductor memory device is different from the semiconductor memory device 10 according to the first embodiment in that the second lower electrode has a stretched portion that extends to the side opposite to the first memory element, and the stretched portion. It is connected to the first selection line through a wiring layer connected to the.
  • FIG. 5 shows a cross-sectional view of the semiconductor memory device 40 of the present embodiment.
  • the semiconductor storage device 40 includes a first storage element 100, a second storage element 104, a first selection line 108, a second selection line 109, conductors 2a, 2b, 3a and 4 are provided.
  • the second lower electrode 107a is formed to extend to the side opposite to the side where the first memory element 100 is formed. That is, the second lower electrode 107 a is larger than the second upper electrode 105 and the second resistor 106, and is larger than the second upper electrode 105 and the second resistor 106. It has the extending
  • the upper surface of the extended portion and the first selection line 108 are connected by the conductor 4.
  • the semiconductor memory device 40 shown in FIG. 5 is the one before forming and shows a state in which the leak path 5 exists between the adjacent first memory element 100 and the second memory element 104. Further, the second memory element 104 is excluded from the forming target.
  • the second lower electrode 107 When a forming pulse is applied to the first memory element 100 via the first selection line 108, the second lower electrode 107 is not connected to the second resistor 106 by the conductor 4 and the first lower electrode 107. Since it is directly connected to the selection line 108, no potential difference is generated between the first upper electrode 101 and the first lower electrode 103 of the first memory element 100. As a result, the first storage element 100 does not perform forming normally, and the leak path 5 can be detected as forming NG.
  • the leak path 5 can be detected in the same manner.
  • the first selection line 108 corresponds to a bit line
  • the second selection line 109 corresponds to a source line.
  • the second selection line 108 109 may correspond to a word line. Note that the leak path 5 can be detected even when a plurality of other memory elements, vias, wirings, or the like are arranged adjacent to the second memory element in the present embodiment.
  • the semiconductor memory device according to the present embodiment is different from the semiconductor memory device 10 according to the first embodiment in that the first memory element includes a diode between the first resistor and the first lower electrode. It is.
  • FIG. 6 shows a cross-sectional view of the semiconductor memory device 50 according to the present embodiment.
  • the semiconductor memory device 50 includes a first memory element 100a, a second memory element 104, a first selection line 108, a second selection line 109, conductors 2a, 2b, 3a, 3b and 4 and a first conductive layer 110.
  • the first memory element 100 a is in contact with the first upper electrode 101 between the first upper electrode 101, the first lower electrode 103, and the first upper electrode 101 and the first lower electrode 103.
  • the first resistor 102 is disposed, and the diode 113 is disposed between the first resistor 102 and the first lower electrode 103.
  • the second memory element 104 includes a second upper electrode 105, a second lower electrode 107, a second resistor 106 disposed between the second upper electrode 105 and the second lower electrode 107, have.
  • the semiconductor memory device 50 shown in FIG. 6 is before forming, and shows a state in which the leak path 6 exists between the adjacent first memory element 100a and the second memory element 104. Specifically, the leak path 6 exists between the diode 113 of the first memory element 100 a and the second lower electrode 107 of the second memory element 104. Further, the second memory element 104 is excluded from the forming target.
  • the second memory element 104 is a cross-point type memory element including a diode 113 below the second resistor 106.
  • both the first memory element 100a and the second memory element 104 may include a diode 113 below the first resistor 102 and the second resistor 106, respectively.
  • the diode 113 is disposed between the first resistor 102 and the first lower electrode 103 in the first memory element 100a.
  • the diode 113 includes the first lower electrode.
  • 103 may be arranged between the second selection line 109 and other positions.
  • the diode 113 is not limited to being provided in the second memory element 104 and may be provided in the first memory element 100.
  • the second lower electrode 107 and the first selection line 108 are connected via the second resistor 106. Therefore, there is no potential difference between the first upper electrode 101 and the first lower electrode 103 of the first memory element 100a because the first conductive layer 110 and the conductor 4 are connected to each other. As a result, the first storage element 100a does not perform forming normally, and the leak path 6 can be detected as forming NG.
  • the leak path 6 can be detected in the same manner.
  • the first conductive layer 110 is present in the same layer as the second selection line 109.
  • the leak path 6 can be detected even if the first conductive layer 110 is disposed in the upper layer or the lower layer of the second selection line 109. is there.
  • the first selection line 108 corresponds to a bit line
  • the second selection line 109 corresponds to a source line.
  • the second selection line 108 109 may correspond to a word line. Note that the leak path 6 can be detected even when a plurality of storage elements, vias, wirings, and the like are arranged adjacent to the second storage element in the present embodiment.
  • the semiconductor memory device according to this embodiment is different from the semiconductor memory device 30 according to the third embodiment in that a plurality of MOS transistors shown in the third embodiment are provided.
  • FIG. 7 is a cross-sectional view of the semiconductor memory device 60 according to the present embodiment.
  • the semiconductor memory device 60 includes a first memory element 100, a second memory element 104, a first selection line 108, a second selection line 109, conductors 2a, 2b, 2c, 2d, 3a, 3b, 3c, 3d, 4a, 4b, 4c, 7 and 8 and a diffusion layer 111a (see FIG. 4) formed on the semiconductor substrate 111b.
  • MOS transistors 113, 114 and 115 are formed in the diffusion layer 111a. In FIG. 7, the diffusion layer 111a is not shown.
  • the configurations of the first memory element 100 and the second memory element 104 are the same as those described in the first embodiment, and thus detailed description thereof is omitted.
  • the second lower electrode 107 is connected to the MOS transistor 114 formed in the diffusion layer 111a through the conductors 3b, 3c, and 3d.
  • the MOS transistor 113 is connected to the first selection line 108 via the conductors 4a, 4b, and 4c.
  • the MOS transistor 113 includes source-drain electrodes 113a and 113b and a gate electrode 113c.
  • One of the source-drain electrodes 113a and 113b is connected to the source, and the other is connected to the drain.
  • the source-drain electrode 113a is connected to the conductor 7, and the source-drain electrode 113b is connected to the conductor 4c.
  • the MOS transistor 114 includes source-drain electrodes 114a and 114b and a gate electrode 114c.
  • the source-drain electrode 114a is formed so as to be continuous with the source-drain electrode 112a.
  • One of the source-drain electrodes 114a and 114b is connected to the source, and the other is connected to the drain.
  • the source-drain electrode 114a is connected to the conductor 7, and the source-drain electrode 114b is connected to the conductor 3d.
  • the first lower electrode 103 may be connected to the MOS transistor 115 formed in the diffusion layer 111a via the conductors 2b, 2c, and 2d.
  • the MOS transistor 115 includes source-drain electrodes 115a and 115b and a gate electrode 115c.
  • One of the source-drain electrodes 115a and 115b is connected to the source, and the other is connected to the drain.
  • the source-drain electrode 115a is connected to the conductor 8, and the source-drain electrode 115b is connected to the conductor 2d.
  • the semiconductor memory device 60 shown in FIG. 7 shows a state in which the leak path 5 exists between the adjacent first storage element 100 and the second storage element 104 before forming, and the semiconductor storage device 60 shown in FIG. Further, the semiconductor memory device 60 shown in FIG. 7 is a 1T1R type memory cell, and shows a case where only the memory element in the outer peripheral portion is not formed. Indicates the state.
  • the second lower electrode 107 and the first selection line 108 are not connected through the second resistor 106. Is connected via the MOS transistor 113 and the MOS transistor 114 which are in a conductive state, so that no potential difference is generated between the first upper electrode 101 and the first lower electrode 103 of the first memory element 100. As a result, the first storage element 100 does not perform forming normally, and the leak path 5 can be detected as forming NG.
  • the leak path 5 can be detected in the same manner.
  • the first selection line 108 corresponds to a bit line
  • the second selection line 109 corresponds to a source line.
  • the second selection line 108 109 may correspond to a word line. Note that the leak path 5 can be detected even when a plurality of other storage elements, vias, wirings, and the like are arranged adjacent to the second storage element 104 in the present embodiment.
  • the ReRAM is used as an example of the semiconductor memory device.
  • the memory device is not limited to the ReRAM but may be a memory device using another memory.
  • the memory cell may be a 1T1R type memory cell including a transistor, and is not limited to the 1T1R type memory cell, and may have another configuration.
  • a 1D1R type memory cell including a diode may be used.
  • the plurality of storage elements may be configured by memory cells and dummy memory cells, or may not include dummy memory cells.
  • the conductive layer may be a metal layer, a diffusion layer, or a person having a diffusion layer connected to the metal layer. Further, a transistor may be formed in the diffusion layer. The transistor is not limited to a MOS transistor, and may be another transistor.
  • the present invention can be used for a semiconductor storage device, and is particularly useful for a memory of an electronic device such as an IC card that requires high reliability.

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Abstract

半導体記憶装置（１０００）は、第１の選択線（１０８）と、第２の選択線（１０９）と、を備え、複数の記憶素子のうち第１の記憶素子（１００）は、第１の上部電極（１０１）および第１の下部電極（１０３）を有し、第１の上部電極（１０１）は、第１の選択線（１０８）と接続され、第１の下部電極（１０３）は、第２の選択線（１０９）と接続され、複数の記憶素子のうち、第１の記憶素子（１００）に隣接して配置される第２の記憶素子（１０４）は、第２の上部電極（１０５）および第２の下部電極（１０７）を有し、第２の上部電極（１０５）は、第１の選択線（１０８）と接続され、第２の下部電極（１０７）は、第２の記憶素子（１０４）以外の記憶素子の第２の抵抗体（１０６）を介さずに第１の選択線（１０８）と接続されている。

Description

半導体記憶装置
　本開示は、半導体記憶装置に関するものであり、特に、リークパスを検出するための構造をもつ半導体記憶装置に関する。
　半導体記憶装置は、コンピューターに代表されるデジタル機器に使用されており、近年、取り扱う情報量や使用時間の増加にともない、大容量化及び、低消費電力化が求められている。
　例えば、近年注目を集めている抵抗変化メモリ（ＲｅＲＡＭ：Ｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）は、従来のフラッシュメモリに比べ高速かつ低消費動作が可能な半導体メモリで、電気信号により抵抗が変化する抵抗体を記憶素子に用いていることが特徴である。抵抗変化メモリでは、抵抗変化をデータ“１”、“０”の情報として保持している。また、抵抗変化メモリを構成する抵抗体は、形成直後では導電パスとなるフィラメントが存在しない状態であり、フィラメント形成のためにフォーミングを施す必要がある。
　上記の抵抗変化メモリを用いた半導体記憶装置では、ワード線とビット線を直交するように配置し、その交点の位置に、ＭＯＳトランジスタと記憶素子とを直列に接続した１Ｔ１Ｒ型と呼ばれるメモリセルが配置されている構成が一般的である。半導体記憶装置では、このメモリセルを容量にあわせてマトリクス状に配置する。また、微細化にともなう品質低下を防止する有効な手段として、上記マトリクス状に配置されたメモリセルの周囲に、レイアウトの均一性を高めるための、記憶素子として機能しないダミー記憶素子を配置することも広く知られている。
特開２０１１－１３８５８１号公報
　１Ｔ１Ｒ型メモリセルアレイにおいて、記憶素子に意図しない抵抗及び容量負荷が付与されて、記憶素子が誤動作や信頼性の低下を招くのを抑制するために、隣接する記憶素子の間のリークパスを検出する方法がある。
　記憶素子として機能するメモリセルの場合、メモリセルにはワード線とビット線が接続されているため、当該メモリセルを低抵抗化して隣接する記憶素子間のリークパスを検出することができる。しかし、ダミー記憶素子の場合、ダミー記憶素子は記憶の書き込みおよび読み出しを行う必要がないため、ワード線とビット線の少なくともいずれかが接続されていない場合がある。この場合、ダミー記憶素子は低抵抗化することができないので、隣接する記憶素子間のリークパスを検出できないといった問題がある。その結果、意図しない抵抗及び容量負荷が付与される記憶素子がある場合でも、不具合を発見することができず、誤動作の発生や信頼性の低下を招くという課題がある。
　そこで、本開示では、誤動作の発生や信頼性の低下を抑制することができる半導体記憶装置を提供することを目的とする。
　上記の課題を解決するため、本発明の一態様に係る半導体記憶装置は、上部電極と、下部電極と、前記上部電極と前記下部電極との間に配置された抵抗体とを各々有する複数の記憶素子と、第１の選択線と、第２の選択線と、を備え、前記複数の記憶素子のうち第１の記憶素子は、前記上部電極として第１の上部電極、および、前記下部電極として第１の下部電極を有し、前記第１の上部電極は、前記第１の選択線と接続され、前記第１の下部電極は、前記第２の選択線と接続され、前記複数の記憶素子のうち、前記第１の記憶素子に隣接して配置される第２の記憶素子は、前記上部電極として第２の上部電極、および、前記下部電極として第２の下部電極を有し、前記第２の上部電極は、前記第１の選択線と接続され、前記第２の下部電極は、前記第２の記憶素子以外の記憶素子の前記抵抗体を介さずに前記第１の選択線と接続されている。
　本開示によれば、半導体記憶装置において、誤動作の発生や信頼性の低下を抑制することができる。
図１は、本発明の課題の詳細を説明するための半導体記憶装置の断面図である。 図２は、本発明の第１の実施形態にかかる半導体記憶装置の断面図である。 図３は、本発明の第２の実施形態にかかる半導体記憶装置の断面図である。 図４は、本発明の第３の実施形態にかかる半導体記憶装置の断面図である。 図５は、本発明の第４の実施形態にかかる半導体記憶装置の断面図である。 図６は、本発明の第５の実施形態にかかる半導体記憶装置の断面図である。 図７は、本発明の第６の実施形態にかかる半導体記憶装置の断面図である。
　（本開示の基礎となった知見）
　はじめに本開示の基礎となった知見について説明する。
　図１に記憶素子を複数備えた１Ｔ１Ｒ型メモリセルアレイを有する半導体記憶装置１０００の断面図を示す。図１に示す半導体記憶装置１０００において、第１の記憶素子１１００は記憶素子として機能しないダミー記憶素子であり、第２の記憶素子１１０４、第３の記憶素子１２００および第４の記憶素子１２０１は、記憶素子として機能するメモリセルである。全記憶素子（１１００、１１０４、１２００、１２０１）はフォーミング前の状態である。また、第１の記憶素子１１００は、第２の選択線１１０９と接続されておらずフォーミング不可能な記憶素子である。
　このような構成の半導体記憶装置１０００において、図１に示すように第３の記憶素子１２００と第４の記憶素子１２０１間に第２のリークパス１２０５が存在した場合、リークパスを検出する手段としては、第３の記憶素子１２００を電気信号により低抵抗化した後、第４の記憶素子１２０１に電気信号を印加し、第３の記憶素子１２００の抵抗変化の状態が所望のとおりになっているかを確認する方法がある。しかし、フォーミング不可能な第１の記憶素子１１００と第２の記憶素子１１０４間に第１のリークパス１２０４が存在した場合、フォーミングによる導電パスを形成していない第１の記憶素子１１００は低抵抗化する手段がないため、前記手段による検出ができない。その結果、第２の記憶素子１１０４には意図しない抵抗及び容量負荷が付与され、誤動作や信頼性の低下を招くという課題がある。
　そこで、本開示では、以下に詳述するように、第１の記憶素子１１００と第２の記憶素子１１０４間に存在する第１のリークパス１２０４を検出できず品質を下げる課題を解決する。これにより、半導体記憶装置１０００の構成において、第２の下部電極１１０７を第１の抵抗体１１０２を介さずに第１の選択線１１０８と接続する手段を有することにより、第１の記憶素子１１００を低抵抗化することなく第２の記憶素子１１０４間に存在する第１のリークパス１２０４を検出することができる。
　以下、本発明の実施形態について、図面を参照して説明する。実質的に同一の構成に対して同一の符号を付し、説明を省略する場合がある。また、以下の実施形態において、製造方法が実質的に同一であるときは、説明を省略する場合がある。
　また、本発明は、以下の実施形態に限定されない。本発明の実施形態同士を組合せることも可能である。以下で説明する実施形態は、いずれも一具体例を示すものである。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態等は、一例であり、本発明を限定する主旨ではない。本発明は、請求の範囲によって特定される。よって、以下の実施形態における構成要素のうち、独立請求項に記載されていない構成要素については、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。
　なお、以下で述べる半導体記憶装置は、ＲｅＲＡＭを用いて説明をしているが、これに限定されるものではない。
　（第１の実施形態）
　図２に、第１の実施形態にかかる半導体記憶装置１０の断面図を示す。
　図２に示すように、半導体記憶装置１０は、第１の記憶素子１００と、第２の記憶素子１０４と、第１の選択線１０８と、第２の選択線１０９と、導体２ａ、２ｂ、３ａ、３ｂおよび４と、第１の導電層１１０とを備えている。第１の導電層１１０は、例えば銅などの金属層で構成されている。
　第１の記憶素子１００は、第１の上部電極１０１と、第１の下部電極１０３と、第１の上部電極１０１と第１の下部電極１０３との間に配置された第１の抵抗体１０２とを有している。第１の記憶素子１００に隣接して配置された第２の記憶素子１０４は、第２の上部電極１０５と、第２の下部電極１０７と第２の上部電極１０５と第２の下部電極１０７との間に配置された第２の抵抗体１０６とを有している。
　第１の上部電極１０１は、導体２ａによりビット線である第１の選択線１０８に接続されている。第２の上部電極１０５は、導体３ａによりビット線である第１の選択線１０８に接続されている。第１の上部電極１０１と第２の上部電極１０５は、同一の第１の選択線１０８に接続されている。
　第１の下部電極１０３は、導体２ｂによりソース線である第２の選択線１０９に接続されている。第２の下部電極１０７は、導体３ｂにより第１の導電層１１０に接続されている。第１の導電層１１０は、さらに導体４により第１の選択線１０８に接続されている。すなわち、第２の下部電極１０７は、導体および第１の導電層１１０を介して、第１の選択線１０８に接続されている。言い換えると、第２の下部電極１０７は、第２の抵抗体１０６および第２の記憶素子１０４以外の記憶素子の抵抗体を介することなく、第１の選択線１０８に接続されている。
　図２に示す半導体記憶装置１０はフォーミング前のものであり、隣接する第１の記憶素子１００と第２の記憶素子１０４との間にリークパス５が存在した状態を示している。また、第２の記憶素子１０４は、フォーミング対象から除外している。すなわち、第２の記憶素子１０４は、第１の記憶素子１００よりも高抵抗である。
　第１の記憶素子１００にフォーミングを行う場合、第１の記憶素子１００に対してフォーミング用パルスを第１の選択線１０８を介して印加する。このとき、第１の記憶素子１００と第２の記憶素子１０４との間が正常に絶縁されている場合には、第１の記憶素子１００の第１の上部電極１０１と第１の下部電極１０３との間には電位差が生じ、第１の抵抗体１０２には所望の電圧が印加されてフォーミングが完了する。
　一方、第１の記憶素子１００と第２の記憶素子１０４との間にリークパスが発生している場合、例えば、図２に示すように、第１の下部電極１０３と第２の下部電極１０７との間にリークパス５が存在する場合には、第２の下部電極１０７は、第２の抵抗体１０６を介さずに第１の導電層１２０および導体４を介して第１の選択線１０８に接続されているため、第１の下部電極１０３は、リークパス５を介して、第２の下部電極１０７、導体３ｂ、第１の導電層１１０、導体４、第１の選択線１０８と同電位となる。したがって、第１の記憶素子１００の第１の上部電極１０１と第１の下部電極１０３には電位差が生じない。その結果、第１の記憶素子１００に対してフォーミングが正常に行われないこととなる。したがって、フォーミングを正常に行うことができないこと（フォーミングＮＧ）を検出することにより、リークパス５が存在することを検出することが可能となる。
　また、第１の記憶素子１００のフォーミング用パルスを第２の選択線１０９を介して印加した場合も、同様に、リークパス５を検出することができる。
　詳細には、第１の下部電極１０３は、リークパス５を介して、第２の下部電極１０７、導体３ｂ、第１の導電層１１０、導体４、第１の選択線１０８、導体２ａおよび第１の上部電極１０１に接続されている。したがって、第１の上部電極１０１は、第１の下部電極１０３および導体２ｂに接続された第２の選択線１０９と同電位となる。よって、第１の上部電極１０１と第１の下部電極１０３には電位差が生じないため、フォーミングＮＧとしてリークパス５を検出することは可能である。
　また、第１の記憶素子１００をメモリセル、第２の記憶素子１０４をダミー記憶素子（第１のダミー記憶素子）として用いる場合にも、同様にリークパス５を検出することは可能である。なお、ダミー記憶素子として使用する第２の記憶素子１０４は、フォーミング対象から除外しており、第１の記憶素子１００よりも高抵抗である。ダミーメモリセルとして使用する第２の記憶素子１０４は、メモリセルとして使用する第１の記憶素子１００の周囲に配置されてもよい。
　以上、本実施形態にかかる半導体記憶装置１０によると、第１の上部電極１０１と第１の下部電極１０３とが同電位となるため、リークパス５を検出することができる。これにより、リークという不具合を発見することができるので、誤動作の発生や信頼性の低下を抑制することができる。また、第２の下部電極１０７を第１の抵抗体１０２を介さずに第１の選択線１０８と接続することにより、第１の記憶素子１００を低抵抗化することなく、第１の記憶素子１００と第２の記憶素子１０４との間に存在するリークパス５を検出することができる。したがって、半導体記憶装置１０において、誤動作の発生や信頼性の低下を抑制することができる。
　なお、図２では第１の導電層１２０が第２の選択線１０９と同層に存在しているが、第２の選択線の上層又は下層に配置してもリークパス５を検出することは可能である。また、第１の導電層１１０は金属層および金属層に接続された拡散層であってもよい。また、一般的には、第１の選択線１０９は、ビット線に該当し、第２の選択線１０９は、ソース線に該当するが、クロスポイント型など異なる構成の場合、第２の選択線１０９がワード線に該当する場合もある。
　なお、本実施形態における第２の記憶素子１０４に隣接して、他の複数の記憶素子やヴィア、配線などを配置してもよい。例えば、第２の記憶素子に隣接する第３の記憶素子（図示せず）をさらに備え、第２の記憶素子１０４の第２の下部電極１０７は、第３の記憶素子が有する第３の下部電極を介して、縦方向の配線層４と接続されてもよい。ここでいう縦方向とは、第１の記憶素子１００における第１の上部電極１０１、第１の抵抗体１０２および第１の下部電極１０３が積層された方向、または、第２の記憶素子１０４における第２の上部電極１０５、第２の抵抗体１０６および第２の下部電極１０７が積層された方向のことをいう。また、この場合にも、第２の記憶素子１０４および第３の記憶素子をダミー記憶素子として用いてもよく、これにより、第１のダミー記憶素子（第２の記憶素子１０４）の第２の下部電極１０７は、第２のダミー記憶素子（第３の記憶素子）が有する第３の下部電極（図示せず）を経由して、縦方向の配線層４と接続される。これにより、上述したようにリークパス５の検出を行うことができる。
　（第２の実施形態）
　次に、第２の実施形態について説明する。
　本実施形態にかかる半導体記憶装置が第１の実施形態にかかる半導体記憶装置１０と異なる点は、第一の実施形態に示した第一の導電層１１０に代えて、拡散層を備えている点である。
　図３に、本実施形態にかかる半導体記憶装置２０の断面図を示す。
　図３に示すように、半導体記憶装置２０は、第１の記憶素子１００と、第２の記憶素子１０４と、第１の選択線１０８と、第２の選択線１０９と、導体２ａ、２ｂ、３ａ、３ｂ、３ｃ、３ｄ、４ａ、４ｂ、４ｃと、半導体基板１１１ｂ上に形成された拡散層１１１ａとを備えている。第１の記憶素子１００および第２の記憶素子１０４の構成は、第１の実施形態に示した構成と同様であるので詳細な説明は省略する。また、第２の記憶素子１０４において、第２の下部電極１０７は、導体３ｂ、３ｃ、３ｄを介して拡散層１１１ａに接続されている。また、拡散層１１１ａは、導体４ａ、４ｂ、４ｃを介して第１の選択線１０８に接続されている。
　図３に示す半導体記憶装置２０はフォーミング前のものであり、隣接する第１の記憶素子１００と第２の記憶素子１０４との間にリークパス５が存在した状態を示している。また、第２の記憶素子１０４はフォーミング対象から除外している。
　第１の記憶素子１００に対してフォーミング用パルスを第１の選択線１０８を介して印加した場合、第２の下部電極１０７と第１の選択線１０８とは、第２の抵抗体１０６を介さずに、導体３ｂ、３ｃ、３ｄ、拡散層１１１ａ、導体４ｃ、４ｂ、４ａを介して接続されているため、第１の記憶素子１００の第１の上部電極１０１と第１の下部電極１０３には電位差が生じない。その結果、第１の記憶素子１００はフォーミングが正常に行われず、フォーミングＮＧとしてリークパス５を検出することが可能となる。
　また、フォーミング用パルスを第２の選択線１０９を介して印加した場合も、同様に、第１の上部電極１０１と第１の下部電極１０３には電位差が生じないため、フォーミングＮＧとしてリークパスを検出することは可能である。
　また、第１の記憶素子１００をメモリセルの記憶素子、第２の記憶素子１０４をダミーメモリセルのダミー記憶素子として用いる場合にも、同様にリークパス５を検出することは可能である。
　なお、一般的には、第１の選択線１０８は、ビット線に該当し、第２の選択線１０９は、ソース線に該当するが、クロスポイント型など異なる構成の場合、第２の選択線１０９がワード線に該当する場合もある。なお、本実施形態における第２の記憶素子１０４に隣接して、他の複数の記憶素子やヴィア、配線などを配置した場合においても、リークパス５の検出を行うことができる。
　（第３の実施形態）
　次に、第３の実施形態について説明する。
　本実施形態にかかる半導体記憶装置が第１の実施形態にかかる半導体記憶装置１０と異なる点は、第２の実施形態に示した拡散層１１１ａに、さらに、ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタが形成されている点である。
　図４に、本実施形態にかかる半導体記憶装置３０の断面図を示す。
　図４に示すように、半導体記憶装置３０は、第１の記憶素子１００と、第２の記憶素子１０４と、第１の選択線１０８と、第２の選択線１０９と、導体２ａ、２ｂ、３ａ、３ｂ、３ｃ、３ｄ、４ａ、４ｂ、４ｃと、半導体基板１１１ｂ上に形成された拡散層１１１ａとを備えている。拡散層１１１ａには、さらに、ＭＯＳトランジスタ１１２が形成されている。
　第１の記憶素子１００および第２の記憶素子１０４の構成は、第１の実施形態に示した構成と同様であるので詳細な説明は省略する。また、第２の記憶素子１０４において、第２の下部電極１０７は、第２の下部電極１０７よりも下層に形成された導体３ｂ、３ｃ、３ｄを介して拡散層１１１ａに形成されたＭＯＳトランジスタ１１２に接続されている。また、ＭＯＳトランジスタ１１２は、導体４ａ、４ｂ、４ｃを介して第１の選択線１０８に接続されている。
　詳細には、ＭＯＳトランジスタ１１２は、ソース－ドレイン電極１１２ａおよび１１２ｂと、ゲート電極１１２ｃとを備えている。ソース－ドレイン電極１１２ａおよび１１２ｂの一方はソースに接続され、他方はドレインに接続されている。ソース－ドレイン電極１１２ａは、導体３ｄに接続され、ソース－ドレイン電極１１２ｂは、導体４ｃに接続されている。
　図４に示す半導体記憶装置３０はフォーミング前ものであり、隣接する第１の記憶素子１００と第２の記憶素子１０４との間にリークパス５が存在した状態を示している。また、第２の記憶素子１０４はフォーミング対象から除外している。
　第１の記憶素子１００に対してフォーミング用パルスを第１の選択線１０８を介して印加した場合、第２の下部電極１０７と第１の選択線１０８とは、第２の抵抗体１０６を介さずに、導体３ｂ、３ｃ、３ｄ、ＭＯＳトランジスタ１１２、導体４ｃ、４ｂ、４ａを介して接続されているため、第１の記憶素子１００の第１の上部電極１０１と第１の下部電極１０３には電位差が生じない。その結果、第１の記憶素子１００はフォーミングが正常に行われず、フォーミングＮＧとしてリークパス５を検出することが可能となる。
　また、フォーミング用パルスを第２の選択線１０９を介して印加した場合も、同様に、第１の上部電極１０１と第１の下部電極１０３には電位差が生じないため、フォーミングＮＧとしてリークパスを検出することは可能である。
　また、第１の記憶素子１００をメモリセルの記憶素子、第２の記憶素子１０４をダミーメモリセルのダミー記憶素子として用いる場合にも、同様にリークパス５を検出することは可能である。なお、一般的には、第１の選択線１０８は、ビット線に該当し、第２の選択線１０９は、ソース線に該当するが、クロスポイント型など異なる構成の場合、第２の選択線１０９がワード線に該当する場合もある。
　なお、本実施形態における第２の記憶素子１０４に隣接して、他の複数の記憶素子やヴィア、配線などを配置した場合においても、リークパス５の検出を行うことができる。
　（第４の実施形態）
　次に、第４の実施形態について説明する。
　本実施形態にかかる半導体記憶装置が第１の実施形態にかかる半導体記憶装置１０と異なる点は、第２の下部電極が第１の記憶素子と反対側に延伸した延伸部分を有し、延伸部分に接続された配線層を介して第１の選択線に接続されている点である。
　図５に、本実施形態の半導体記憶装置４０の断面図を示す。
　図５に示すように、半導体記憶装置４０は、第１の記憶素子１００と、第２の記憶素子１０４と、第１の選択線１０８と、第２の選択線１０９と、導体２ａ、２ｂ、３ａおよび４とを備えている。第２の下部電極１０７ａは、第１の記憶素子１００が形成された側と反対側に延伸するように形成されている。すなわち、第２の下部電極１０７ａは、第２の上部電極１０５および第２の抵抗体１０６の大きさよりも大きく、第２の上部電極１０５および第２の抵抗体１０６よりも、第１の記憶素子１００が形成された側と反対側に延伸した延伸部分を有している。そして、この延伸部分の上面と、第１の選択線１０８とが、導体４により接続されている。
　図５に示す半導体記憶装置４０はフォーミング前のものであり、隣接する第１の記憶素子１００と第２の記憶素子１０４との間にリークパス５が存在した状態を示している。また、第２の記憶素子１０４はフォーミング対象から除外している。
　第１の記憶素子１００に対してフォーミング用パルスを第１の選択線１０８を介して印加した場合、第２の下部電極１０７は、第２の抵抗体１０６を介さずに導体４により第１の選択線１０８と直接接続されているので、第１の記憶素子１００の第１の上部電極１０１と第１の下部電極１０３との間には電位差が生じない。その結果、第１の記憶素子１００はフォーミングが正常に行われず、フォーミングＮＧとしてリークパス５を検出することが可能となる。
　また、フォーミング用パルスを第２の選択線１０９を介して印加した場合も、同様に、第１の上部電極１０１と第１の下部電極１０３には電位差が生じないため、フォーミングＮＧとしてリークパス５を検出することは可能である。
　また、第１の記憶素子１００をメモリセルの記憶素子、第２の記憶素子１０４をダミーメモリセルのダミー記憶素子として用いる場合にも、同様にリークパス５を検出することは可能である。
　なお、一般的には、第１の選択線１０８は、ビット線に該当し、第２の選択線１０９は、ソース線に該当するが、クロスポイント型など異なる構成の場合、第２の選択線１０９がワード線に該当する場合もある。なお、本実施形態における第２の記憶素子に隣接して、他の複数の記憶素子やヴィア、配線などを配置した場合においても、リークパス５を検出することができる。
　（第５の実施形態）
　次に、第５の実施形態について説明する。
　本実施形態にかかる半導体記憶装置が第１の実施形態にかかる半導体記憶装置１０と異なる点は、第１の記憶素子が第１の抵抗体と第１の下部電極との間にダイオードを備える点である。
　図６に、本実施形態にかかる半導体記憶装置５０の断面図を示す。
　図６に示すように、半導体記憶装置５０は、第１の記憶素子１００ａと、第２の記憶素子１０４と、第１の選択線１０８と、第２の選択線１０９と、導体２ａ、２ｂ、３ａ、３ｂおよび４と、第１の導電層１１０とを備えている。
　第１の記憶素子１００ａは、第１の上部電極１０１と、第１の下部電極１０３と、第１の上部電極１０１と第１の下部電極１０３との間において第１の上部電極１０１に接触して配置された第１の抵抗体１０２と、第１の抵抗体１０２と第１の下部電極１０３との間に配置されたダイオード１１３とを有している。第２の記憶素子１０４は、第２の上部電極１０５と、第２の下部電極１０７と第２の上部電極１０５と第２の下部電極１０７との間に配置された第２の抵抗体１０６とを有している。
　図６に示す半導体記憶装置５０はフォーミング前のものであり、隣接する第１の記憶素子１００ａと第２の記憶素子１０４との間にリークパス６が存在した状態を示している。詳細には、第１の記憶素子１００ａのダイオード１１３と第２の記憶素子１０４の第２の下部電極１０７との間にリークパス６が存在している。また、第２の記憶素子１０４はフォーミング対象から除外している。
　また、第２の記憶素子１０４は、第２の抵抗体１０６より下層にダイオード１１３を備えるクロスポイント型の記憶素子である。なお、第１の記憶素子１００ａ及び第２の記憶素子１０４はともに、第１の抵抗体１０２および第２の抵抗体１０６より下層にダイオード１１３をそれぞれ備える構成であってもよい。また、本実施形態では、第１の記憶素子１００ａにおいて、第１の抵抗体１０２と第１の下部電極１０３との間にダイオード１１３を配置しているが、ダイオード１１３は、第１の下部電極１０３と第２の選択線１０９との間に配置してもよいし、他の位置に配置してもよい。また、ダイオード１１３は、第２の記憶素子１０４に設けることに限らず、第１の記憶素子１００に設けてもよい。
　第１の記憶素子１００ａに対してフォーミング用パルスを第１の選択線１０８を介して印加した場合、第２の下部電極１０７と第１の選択線１０８とは、第２の抵抗体１０６を介さずに第１の導電層１１０および導体４を介して接続されているため、第１の記憶素子１００ａの第１の上部電極１０１と第１の下部電極１０３には電位差が生じない。その結果、第１の記憶素子１００ａはフォーミングが正常に行われず、フォーミングＮＧとしてリークパス６を検出することが可能となる。
　また、フォーミング用パルスを第２の選択線１０９を介して印加した場合も、同様に、第１の上部電極１０１と第１の下部電極１０３には電位差が生じないため、フォーミングＮＧとしてリークパス６を検出することは可能である。
　また、第１の記憶素子１００をメモリセルの記憶素子、第２の記憶素子１０４をダミーメモリセルのダミー記憶素子として用いる場合にも、同様にリークパス６を検出することは可能である。
　なお、図６では第１の導電層１１０が第２の選択線１０９と同層に存在しているが、第２の選択の上層又は下層に配置してもリークパス６を検出することが可能である。なお、一般的には、第１の選択線１０８は、ビット線に該当し、第２の選択線１０９は、ソース線に該当するが、クロスポイント型など異なる構成の場合、第２の選択線１０９がワード線に該当する場合もある。なお、本実施形態における第２の記憶素子に隣接して、複数の記憶素子やヴィア、配線などを配置した場合においても、リークパス６を検出することができる。
　（第６の実施形態）
　次に、第６の実施形態について説明する。
　本実施形態にかかる半導体記憶装置が第３の実施形態にかかる半導体記憶装置３０と異なる点は、第３の実施形態に示したＭＯＳトランジスタを複数備えている点である。
　図７に、本実施形態にかかる半導体記憶装置６０の断面図を示す。
　図７に示すように、半導体記憶装置６０は、第１の記憶素子１００と、第２の記憶素子１０４と、第１の選択線１０８と、第２の選択線１０９と、導体２ａ、２ｂ、２ｃ、２ｄ、３ａ、３ｂ、３ｃ、３ｄ、４ａ、４ｂ、４ｃ、７および８と、半導体基板１１１ｂ上に形成された拡散層１１１ａ（図４参照）とを備えている。拡散層１１１ａには、ＭＯＳトランジスタ１１３、１１４および１１５が形成されている。なお、図７では、拡散層１１１ａの図示を省略している。
　第１の記憶素子１００および第２の記憶素子１０４の構成は、第１の実施形態に示した構成と同様であるので詳細な説明は省略する。また、第２の記憶素子１０４において、第２の下部電極１０７は、導体３ｂ、３ｃ、３ｄを介して拡散層１１１ａに形成されたＭＯＳトランジスタ１１４に接続されている。また、ＭＯＳトランジスタ１１３は、導体４ａ、４ｂ、４ｃを介して第１の選択線１０８に接続されている。
　詳細には、ＭＯＳトランジスタ１１３は、ソース－ドレイン電極１１３ａおよび１１３ｂと、ゲート電極１１３ｃとを備えている。ソース－ドレイン電極１１３ａおよび１１３ｂの一方はソースに接続され、他方はドレインに接続されている。ソース－ドレイン電極１１３ａは、導体７に接続され、ソース－ドレイン電極１１３ｂは、導体４ｃに接続されている。
　また、ＭＯＳトランジスタ１１４は、ソース－ドレイン電極１１４ａおよび１１４ｂと、ゲート電極１１４ｃとを備えている。ソース－ドレイン電極１１４ａは、ソース－ドレイン電極１１２ａと連続するように形成されている。ソース－ドレイン電極１１４ａおよび１１４ｂの一方はソースに接続され、他方はドレインに接続されている。ソース－ドレイン電極１１４ａは、導体７に接続され、ソース－ドレイン電極１１４ｂは、導体３ｄに接続されている。
　また、第１の記憶素子１００においても、第１の下部電極１０３は、導体２ｂ、２ｃ、２ｄを介して拡散層１１１ａに形成されたＭＯＳトランジスタ１１５に接続されていてもよい。詳細には、ＭＯＳトランジスタ１１５は、ソース－ドレイン電極１１５ａおよび１１５ｂと、ゲート電極１１５ｃとを備えている。ソース－ドレイン電極１１５ａおよび１１５ｂの一方はソースに接続され、他方はドレインに接続されている。ソース－ドレイン電極１１５ａは、導体８に接続され、ソース－ドレイン電極１１５ｂは、導体２ｄに接続されている。
　図７に示す半導体記憶装置６０はフォーミング前のものであり、隣接する第１の記憶素子１００と第２の記憶素子１０４との間にリークパス５が存在した状態を示している。また、図７に示す半導体記憶装置６０は、１Ｔ１Ｒ型メモリセルであり、外周部の記憶素子のみを形成しない場合を示しており、形成しなかった記憶素子の対となるＭＯＳトランジスタ１１３は形成した状態を示す。
　第１の記憶素子１００に対してフォーミング用パルスを第１の選択線１０８を介して印加した場合、第２の抵抗体１０６を介さずに、第２の下部電極１０７と第１の選択線１０８が導通状態となっているＭＯＳトランジスタ１１３とＭＯＳトランジスタ１１４を介して接続されているため、第１の記憶素子１００の第１の上部電極１０１と第１の下部電極１０３には電位差が生じない。その結果、第１の記憶素子１００はフォーミングが正常に行われず、フォーミングＮＧとしてリークパス５を検出することが可能となる。
　また、フォーミング用パルスを第２の選択線１０９を介して印加した場合も、同様に、第１の上部電極１０１と第１の下部電極１０３には電位差が生じないため、フォーミングＮＧとしてリークパス５を検出することは可能である。
　また、第１の記憶素子１００をメモリセルの記憶素子、第２の記憶素子１０４をダミーメモリセルのダミー記憶素子として用いる場合にも、同様にリークパス５を検出することは可能である。
　なお、一般的には、第１の選択線１０８は、ビット線に該当し、第２の選択線１０９は、ソース線に該当するが、クロスポイント型など異なる構成の場合、第２の選択線１０９がワード線に該当する場合もある。なお、本実施形態における第２の記憶素子１０４に隣接して、他の複数の記憶素子やヴィア、配線などを配置した場合においても、リークパス５を検出することができる。
　以上、本開示の実施形態に係る半導体記憶装置について説明したが、本開示は、この実施形態に限定されるものではない。
　例えば、上述した実施形態では、半導体記憶装置の一例としてＲｅＲＡＭを用いて説明しているが、ＲｅＲＡＭに限らず他のメモリを用いた記憶装置であってもよい。また、メモリセルは、トランジスタを備えた１Ｔ１Ｒ型メモリセルであってもよいし、１Ｔ１Ｒ型メモリセルに限らず、他の構成であってもよい。例えば、ダイオードを備えた１Ｄ１Ｒ型メモリセルであってもよい。
　また、複数の記憶素子は、メモリセルとダミーメモリセルとで構成されてもよいし、ダミーメモリセルを備えないものであってもよい。
　また、導電層は、金属層であってもよいし拡散層であってもよいし、金属層に拡散層が接続された者であってもよい。また、拡散層には、トランジスタが形成されていてもよい。また、トランジスタはＭＯＳトランジスタに限らず、他のトランジスタであってもよい。
　また、本開示は、上述した実施形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施形態に施したものや、異なる実施形態における構成要素を組み合わせて構築される形態も、一つまたは複数の態様の範囲内に含まれてもよい。
　本発明は、半導体記憶装置に利用可能であり、特にＩＣカードなどの高度な信頼性が要求される電子機器のメモリに有用である。
　２ａ、２ｂ、２ｃ、２ｄ、３ａ、３ｂ、３ｃ、３ｄ、７、８　導体
　４、４ａ、４ｂ、４ｃ　導体（配線層）
　５、６　リークパス
　１０、２０、３０、４０、５０、６０、１０００　半導体記憶装置
　１００、１１００　第１の記憶素子
　１０１　第１の上部電極
　１０２　第１の抵抗体
　１０３　第１の下部電極
　１０４、１１０４　第２の記憶素子
　１０５　第２の上部電極
　１０６　第２の抵抗体
　１０７、１０７ａ、１１０７　第２の下部電極
　１０８、１１０８　第１の選択線
　１０９、１１０９　第２の選択線
　１１０　導電層
　１１１ａ　拡散層
　１１１ｂ　半導体基板
　１１２、１１３、１１４　ＭＯＳトランジスタ
　１１２ａ、１１２ｂ、１１３ａ、１１３ｂ、１１４ａ、１１４ｂ　ソース－ドレイン電極
　１１２ｃ、１１３ｃ、１１４ｃ　ゲート電極
　１２００　第３の記憶素子
　１２０１　第４の記憶素子
　１２０４　第１のリークパス
　１２０５　第２のリークパス

Claims (13)

  1. 　上部電極と、下部電極と、前記上部電極と前記下部電極との間に配置された抵抗体とを各々有する複数の記憶素子と、
    　第１の選択線と、
    　第２の選択線と、
    　を備え、
    　前記複数の記憶素子のうち第１の記憶素子は、前記上部電極として第１の上部電極、および、前記下部電極として第１の下部電極を有し、
    　前記第１の上部電極は、前記第１の選択線と接続され、
    　前記第１の下部電極は、前記第２の選択線と接続され、
    　前記複数の記憶素子のうち、前記第１の記憶素子に隣接して配置される第２の記憶素子は、前記上部電極として第２の上部電極、および、前記下部電極として第２の下部電極を有し、
    　前記第２の上部電極は、前記第１の選択線と接続され、
    　前記第２の下部電極は、前記第２の記憶素子以外の記憶素子の前記抵抗体を介さずに前記第１の選択線と接続されている
    　半導体記憶装置。
  2. 　前記第１の記憶素子は、高抵抗状態または低抵抗状態を保持することにより記憶を行うメモリセルであり、
    　前記第２の記憶素子は、記憶を行わないダミーメモリセルであり、
    　前記ダミーメモリセルは、前記メモリセルの周囲に配置されている
    　請求項１に記載の半導体記憶装置。
  3. 　前記第２の下部電極は、導電層を介して前記第１の選択線と接続されている
    　請求項１または２に記載の半導体記憶装置。
  4. 　前記導電層は、拡散層である
    　請求項３に記載の半導体記憶装置。
  5. 　前記拡散層にはＭＯＳトランジスタが形成され、前記ＭＯＳトランジスタを介して、前記第２の下部電極と前記第１の選択線とが接続されている
    　請求項４に記載の半導体記憶装置。
  6. 　前記導電層は、金属層である
    　請求項３に記載の半導体記憶装置。
  7. 　前記導電層は、金属層および前記金属層に接続された拡散層である
    　請求項３に記載の半導体記憶装置。
  8. 　前記第２の下部電極は、前記第１の記憶素子が配置された側と反対側に延伸した延伸部分を有し、前記延伸部分において前記第２の下部電極に接続された配線層を介して前記第１の選択線と接続されている
    　請求項１または２に記載の半導体記憶装置。
  9. 　前記半導体記憶装置は、さらに、
    　前記第２の記憶素子に隣接しかつ前記第１の記憶素子が配置された側と反対側に第３の記憶素子を備え、
    　前記第２の記憶素子の前記第２の下部電極は、前記第３の記憶素子が有する第３の下部電極を介して、前記配線層と接続されている
    　請求項１または２に記載の半導体記憶装置。
  10. 　前記第３の記憶素子は、記憶を行わないダミーメモリセルである
    　請求項９に記載の半導体記憶装置。
  11. 　前記第１の選択線と前記導電層とは、縦方向の配線層により直接接続されている
    　請求項３に記載の半導体記憶装置。
  12. 　前記第２の記憶素子は、前記第１の記憶素子より高抵抗である
    　請求項１または２に記載の半導体記憶装置。
  13. 　前記第１の記憶素子は、さらに、前記第１の下部電極と前記第１の抵抗体との間にダイオードを有している
    　請求項１または２に記載の半導体記憶装置。
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