CN107534043B - 半导体存储装置 - Google Patents

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Abstract

半导体存储装置(1000)具备第一选择线(108)以及第二选择线(109)，多个存储元件之中的第一存储元件(100)具有第一上部电极(101)以及第一下部电极(103)，第一上部电极(101)与第一选择线(108)连接，第一下部电极(103)与第二选择线(109)连接，多个存储元件之中被配置为与第一存储元件(100)邻接的第二存储元件(104)具有第二上部电极(105)以及第二下部电极(107)，第二上部电极(105)与第一选择线(108)连接，第二下部电极(107)，不经由第二存储元件(104)以外的存储元件的第二电阻体(106)而与第一选择线(108)连接。

Description

半导体存储装置
技术领域
本公开涉及，半导体存储装置，尤其涉及，具有用于检测漏电路径的结构的半导体存储装置。
背景技术
半导体存储装置，用于以计算机为代表的数字设备，近几年，随着处理的信息量以及使用时间的增加，越来越需要大容量化以及低耗电化。
例如，近几年被关注的电阻变化存储器(ReRAM：Resistive Random AccessMemory)是，与以往的闪存相比能够高速且低消耗工作的半导体存储器，具有的特征是，对存储元件利用因电信号而电阻变化的电阻器。在电阻变化存储器中，将电阻变化作为数据“1”、“0”的信息保持。并且，构成电阻变化存储器的电阻器，紧在形成之后处于成为导电路径的细丝不存在的状态，为了形成细丝而需要执行成型。
在利用了所述的电阻变化存储器的半导体存储装置中，一般的结构是，将字线和位线配置为正交，在其交点的位置，配置有将MOS晶体管和存储元件串联连接的称为1T1R型的存储器单元。在半导体存储装置中，按照容量将该存储器单元配置为矩阵状。并且，作为防止因细微化而导致质量降低的有效的手段众所周知的是，在所述被配置为矩阵状的存储器单元的周围，配置用于提高布置的均匀性的、不会作为存储元件发挥功能的伪存储元件。
(现有技术文献)
(专利文献)
专利文献1：日本特开2011－138581号公报
在1T1R型存储器单元阵列中，为了抑制存储元件被赋予不意图的电阻以及容量负荷，导致存储元件的误工作以及可靠性的降低，而存在检测邻接的存储元件之间的漏电路径的方法。
在作为存储元件发挥功能的存储器单元的情况下，在存储器单元连接有字线和位线，因此，能够将该存储器单元成为低电阻化来检测邻接的存储元件间的漏电路径。但是，在伪存储元件的情况下，伪存储元件不需要进行存储的写入以及读出，因此，会有字线和位线的至少任一个没有连接的情况。在此情况下，伪存储元件不能成为低电阻化，因此，存在不能检测邻接的存储元件间的漏电路径的问题。其结果为，存在的课题是，在被赋予不意图的电阻以及容量负荷的存储元件存在的情况下，也不能发现不良状况，导致误工作的发生以及可靠性的降低。
发明内容
于是，本公开的目的在于，提供能够抑制误工作的发生以及可靠性的降低的半导体存储装置。
为了解决所述的课题，本发明的实施方案之一涉及的半导体存储装置，具备：多个存储元件，分别具有上部电极、被配置在所述上部电极的下方的下部电极、以及被配置在所述上部电极与所述下部电极之间的电阻器；第一选择线；以及第二选择线，所述多个存储元件之中的第一存储元件具有，作为所述上部电极的第一上部电极、以及作为所述下部电极的第一下部电极，所述第一上部电极，与所述第一选择线连接，所述第一下部电极，与所述第二选择线连接，所述多个存储元件之中的、被配置为与所述第一存储元件邻接的第二存储元件具有，作为所述上部电极的第二上部电极、以及作为所述下部电极的第二下部电极，所述第二上部电极，与所述第一选择线连接，所述第二下部电极，不经由所述第二存储元件以外的存储元件的所述电阻器而与所述第一选择线连接。
根据本公开，在半导体存储装置中，能够抑制误工作的发生以及可靠性的降低。
附图说明
图1是用于详细说明本发明的课题的半导体存储装置的截面图。
图2是本发明的实施例1涉及的半导体存储装置的截面图。
图3是本发明的实施例2涉及的半导体存储装置的截面图。
图4是本发明的实施例3涉及的半导体存储装置的截面图。
图5是本发明的实施例4涉及的半导体存储装置的截面图。
图6是本发明的实施例5涉及的半导体存储装置的截面图。
图7是本发明的实施例6涉及的半导体存储装置的截面图。
具体实施方式
(成为本公开的基础的知识)
首先，说明成为本公开的基础的知识。
图1示出具有具备多个存储元件的1T1R型存储器单元阵列的半导体存储装置1000的截面图。在图1示出的半导体存储装置1000中，第一存储元件1100是不会作为存储元件发挥功能的伪存储元件，第二存储元件1104、第三存储元件1200以及第四存储元件1201是，作为存储元件发挥功能的存储器单元。全存储元件(1100，1104，1200，1201)为成型前的状态。并且，第一存储元件1100是，不与第二选择线1109连接的不能成型的存储元件。
在这样的结构的半导体存储装置1000中，如图1示出，在第三存储元件1200与第四存储元件1201之间存在第二漏电路径1205的情况下，作为检测漏电路径的手段有，在由电信号将第三存储元件1200成为低电阻化后，向第四存储元件1201施加电信号，确认第三存储元件1200的电阻变化的状态是否成为所希望的状态的方法。但是，在不能成型的第一存储元件1100与第二存储元件1104之间存在第一漏电路径1204的情况下，将没有形成基于成型的导电路径的第一存储元件1100成为低电阻化的手段不存在，因此，不能进行基于所述手段的检测。其结果为，存在的课题是，第二存储元件1104被赋予不意图的电阻以及容量负荷，导致误工作以及可靠性的降低。
于是，在本公开中，如以下进行详细说明，解决的课题是，不能检测第一存储元件1100与第二存储元件1104之间存在的第一漏电路径1204，从而导致质量下降。据此，在半导体存储装置1000的结构中，具有将第二底电极1107不经由第一电阻器1102而与第一选择线1108连接的手段，从而不将第一存储元件1100成为低电阻化也能够检测第二存储元件1104间存在的第一漏电路径1204。
以下，对于本发明的实施例，参照附图进行说明。会有对实质上相同的结构赋予相同的符号，并省略说明的情况。并且，在以下的实施例中，在制造方法实质上相同时，会有省略说明的情况。
并且，本发明，不仅限于以下的实施例。也可以将本发明的实施例彼此组合。以下说明的实施例都示出一个具体例。以下的实施例所示的数值、形状、材料、构成要素、构成要素的配置位置及连接形态等是，一个例子，而不是限定本发明的宗旨。本发明，由权利要求书确定。因此，以下的实施例的构成要素之中的、独立权利要求中没有记载的构成要素是，为了实现本发明的课题而并不一定需要的，但是，作为构成更优选的形态的构成要素来说明。
而且，对于以下说明的半导体存储装置，利用ReRAM进行说明，但是，不仅限于此。
(实施例1)
图2示出实施例1涉及的半导体存储装置10的截面图。
如图2示出，半导体存储装置10具备，第一存储元件100、第二存储元件104、第一选择线108、第二选择线109、导体2a、2b、3a、3b及4、以及第一导电层110。第一导电层110，由例如铜等的金属层构成。
第一存储元件100具有，第一上部电极101、第一下部电极103、以及被配置在第一上部电极101与第一下部电极103之间的第一电阻器102。被配置为与第一存储元件100邻接的第二存储元件104具有，第二上部电极105、第二下部电极107、以及被配置在第二上部电极105与第二下部电极107之间的第二电阻器106。
第一上部电极101，由导体2a与作为位线的第一选择线108连接。第二上部电极105，由导体3a与作为位线的第一选择线108连接。第一上部电极101和第二上部电极105，与同一第一选择线108连接。
第一下部电极103，由导体2b与作为源极线的第二选择线109连接。第二下部电极107，由导体3b与第一导电层110连接。第一导电层110，还由导体4与第一选择线108连接。也就是说，第二下部电极107，经由导体以及第一导电层110，与第一选择线108连接。换而言之，第二下部电极107，不经由第二电阻器106以及第二存储元件104以外的存储元件的电阻器，而与第一选择线108连接。
图2示出成型前的半导体存储装置10，示出在邻接的第一存储元件100与第二存储元件104之间存在漏电路径5的状态。并且，将第二存储元件104从成型对象中除去。也就是说，第二存储元件104的电阻，比第一存储元件100高。
在对第一存储元件100进行成型的情况下，将成型用脉冲经由第一选择线108施加到第一存储元件100。此时，在第一存储元件100与第二存储元件104之间正常绝缘的情况下，在第一存储元件100的第一上部电极101与第一下部电极103之间产生电位差，所希望的电压施加到第一电阻器102，从而成型完成。
另一方面，在第一存储元件100与第二存储元件104之间发生漏电路径的情况下，例如，如图2示出，在第一下部电极103与第二下部电极107之间存在漏电路径5的情况下，第二下部电极107，不经由第二电阻器106而经由第一导电层110以及导体4与第一选择线108连接，因此，第一下部电极103，经由漏电路径5，成为与第二下部电极107、导体3b、第一导电层110、导体4、第一选择线108相同的电位。因此，在第一存储元件100的第一上部电极101与第一下部电极103之间不产生电位差。其结果为，不能对第一存储元件100正常地进行成型。因此，检测不能正常地进行成型(成型NG)，从而能够检测漏电路径5的存在。
并且，在将第一存储元件100的成型用脉冲经由第二选择线109施加的情况下，也同样能够检测漏电路径5。
详细而言，第一下部电极103，经由漏电路径5，与第二下部电极107、导体3b、第一导电层110、导体4、第一选择线108、导体2a以及第一上部电极101连接。因此，第一上部电极101，成为与连接于第一下部电极103以及导体2b的第二选择线109相同的电位。因此，在第一上部电极101与第一下部电极103之间不产生电位差，因此，能够检测为成型NG来检测漏电路径5。
并且，在将第一存储元件100作为存储器单元、将第二存储元件104作为伪存储元件(第一伪存储元件)使用的情况下，也同样能够检测漏电路径5。而且，将作为伪存储元件使用的第二存储元件104，从成型对象中除去，第二存储元件104的电阻比第一存储元件100高。也可以将作为伪存储器单元使用的第二存储元件104，配置在作为存储器单元使用的第一存储元件100的周围。
以上，根据本实施例涉及的半导体存储装置10，第一上部电极101与第一下部电极103成为相同的电位，因此，能够检测漏电路径5。据此，能够发现漏电那样的不良状况，因此，能够抑制误工作的发生以及可靠性的降低。并且，将第二下部电极107不经由第一电阻器102而与第一选择线108连接，从而不将第一存储元件100成为低电阻化,也能够检测存在于第一存储元件100与第二存储元件104之间的漏电路径5。因此，在半导体存储装置10中，能够抑制误工作的发生以及可靠性的降低。
而且，在图2中第一导电层110存在于与第二选择线109相同的层，但是，即使被配置在第二选择线的上层或下层，也能够检测漏电路径5。并且，第一导电层110也可以是，金属层以及与金属层连接的扩散层。并且，一般而言，第一选择线108，相当于位线，第二选择线109，相当于源极线，但是，在交叉点型等的不同结构的情况下，也会有第二选择线109相当于字线的情况。
而且，也可以配置与本实施例的第二存储元件104邻接的其他的多个存储元件、通孔以及布线等。例如，也可以还具备与第二存储元件邻接的第三存储元件(不图示)，第二存储元件104的第二下部电极107，经由第三存储元件具有的第三下部电极，与纵向的布线层4连接。在此，纵向是指，第一存储元件100的第一上部电极101、第一电阻器102以及第一下部电极103层叠的方向，或者，第二存储元件104的第二上部电极105、第二电阻器106以及第二下部电极107层叠的方向。并且，在此情况下，也可以将第二存储元件104以及第三存储元件作为伪存储元件利用，据此，第一伪存储元件(第二存储元件104)的第二下部电极107，经由第二伪存储元件(第三存储元件)具有的第三下部电极(不图示)，与纵向的布线层4连接。据此，如上所述，能够进行漏电路径5的检测。
(实施例2)
接着，说明实施例2。
本实施例涉及的半导体存储装置，与实施例1涉及的半导体存储装置10不同之处是，代替实施例1所示的第一导电层110，而具备扩散层。
图3示出本实施例涉及的半导体存储装置20的截面图。
如图3示出，半导体存储装置20具备，第一存储元件100、第二存储元件104、第一选择线108、第二选择线109、导体2a、2b、3a、3b、3c、3d、4a、4b、4c、以及被形成在半导体基板111b上的扩散层111a。第一存储元件100以及第二存储元件104的结构，与实施例1所示的结构同样，因此，省略详细说明。并且，在第二存储元件104中，第二下部电极107，经由导体3b、3c、3d与扩散层111a连接。并且，扩散层111a，经由导体4a、4b、4c与第一选择线108连接。
图3示出成型前的半导体存储装置20，示出在邻接的第一存储元件100与第二存储元件104之间存在漏电路径5的状态。并且，将第二存储元件104从成型对象中除去。
在将成型用脉冲经由第一选择线108施加到第一存储元件100的情况下，第二下部电极107与第一选择线108，不经由第二电阻器106，而经由导体3b、3c、3d、扩散层111a、导体4c、4b、4a连接，因此，在第一存储元件100的第一上部电极101与第一下部电极103之间不产生电位差。其结果为，第一存储元件100不能正常地进行成型，能够检测为成型NG来检测漏电路径5。
并且，在将成型用脉冲经由第二选择线109施加的情况下，也同样，在第一上部电极101与第一下部电极103之间不产生电位差，因此，能够检测为成型NG来检测漏电路径。
并且，在将第一存储元件100作为存储器单元的存储元件，将第二存储元件104作为伪存储器单元的伪存储元件利用的情况下，也同样能够检测漏电路径5。
而且，一般而言，第一选择线108，相当于位线，第二选择线109，相当于源极线，但是，在交叉点型等的不同结构的情况下，也会有第二选择线109相当于字线的情况。而且，在配置有与本实施例的第二存储元件104邻接的其他的多个存储元件、通孔以及布线等的情况下，也能够进行漏电路径5的检测。
(实施例3)
接着，说明实施例3。
本实施例涉及的半导体存储装置，与实施例1涉及的半导体存储装置10不同之处是，在实施例2所示的扩散层111a，还形成有MOS(Metal Oxide Semiconductor)晶体管。
图4示出本实施例涉及的半导体存储装置30的截面图。
如图4示出，半导体存储装置30具备，第一存储元件100、第二存储元件104、第一选择线108、第二选择线109、导体2a、2b、3a、3b、3c、3d、4a、4b、4c、以及被形成在半导体基板111b上的扩散层111a。在扩散层111a，还形成有MOS晶体管112。
第一存储元件100以及第二存储元件104的结构，与实施例1所示的结构同样，因此，省略详细说明。并且，在第二存储元件104中，第二下部电极107，经由被形成在第二下部电极107的下层的导体3b、3c、3d，与被形成在扩散层111a的MOS晶体管112连接。并且，MOS晶体管112，经由导体4a、4b、4c与第一选择线108连接。
详细而言，MOS晶体管112具备，源极－漏极电极112a及112b、以及栅极电极112c。源极－漏极电极112a以及112b的一方与源极连接，另一方与漏极连接。源极－漏极电极112a，与导体3d连接，源极－漏极电极112b，与导体4c连接。
图4示出成型前的半导体存储装置30，示出在邻接的第一存储元件100与第二存储元件104之间存在漏电路径5的状态。并且，将第二存储元件104从成型对象中除去。
在将成型用脉冲经由第一选择线108施加到第一存储元件100的情况下，第二下部电极107与第一选择线108，不经由第二电阻器106，而经由导体3b、3c、3d、MOS晶体管112、导体4c、4b、4a连接，因此，在第一存储元件100的第一上部电极101与第一下部电极103之间不产生电位差。其结果为，第一存储元件100不能正常地进行成型，能够检测为成型NG来检测漏电路径5。
并且，在将成型用脉冲经由第二选择线109施加的情况下，也同样，在第一上部电极101与第一下部电极103之间不产生电位差，因此，能够检测为成型NG来检测漏电路径。
并且，在将第一存储元件100作为存储器单元的存储元件，将第二存储元件104作为伪存储器单元的伪存储元件利用的情况下，也同样能够检测漏电路径5。而且，一般而言，第一选择线108，相当于位线，第二选择线109，相当于源极线，但是，在交叉点型等的不同结构的情况下，也会有第二选择线109相当于字线的情况。
而且，在配置有与本实施例的第二存储元件104邻接的其他的多个存储元件、通孔以及布线等的情况下，也能够进行漏电路径5的检测。
(实施例4)
接着，说明实施例4。
本实施例涉及的半导体存储装置，与实施例1涉及的半导体存储装置10不同之处是，第二下部电极具有向与第一存储元件相反侧延伸的延伸部分，经由与延伸部分连接的布线层连接于第一选择线。
图5示出本实施例的半导体存储装置40的截面图。
如图5示出，半导体存储装置40具备，第一存储元件100、第二存储元件104、第一选择线108、第二选择线109、以及导体2a、2b、3a及4。第二下部电极107a被形成为，向与形成有第一存储元件100的一侧相反侧延伸。也就是说，第二下部电极107a，比第二上部电极105以及第二电阻器106的大小大，具有与第二上部电极105以及第二电阻器106相比，向与形成有第一存储元件100的一侧相反侧延伸的延伸部分。而且，该延伸部分的上表面，与第一选择线108，由导体4连接。
图5示出成型前的半导体存储装置40，示出在邻接的第一存储元件100与第二存储元件104之间存在漏电路径5的状态。并且，将第二存储元件104从成型对象中除去。
在将成型用脉冲经由第一选择线108施加到第一存储元件100的情况下，第二下部电极107，不经由第二电阻器106，而由导体4与第一选择线108直接连接，因此，在第一存储元件100的第一上部电极101与第一下部电极103之间不产生电位差。其结果为，第一存储元件100不能正常地进行成型，能够检测为成型NG来检测漏电路径5。
并且，在将成型用脉冲经由第二选择线109施加的情况下，也同样，在第一上部电极101与第一下部电极103之间不产生电位差，因此，能够检测为成型NG来检测漏电路径5。
并且，在将第一存储元件100作为存储器单元的存储元件，将第二存储元件104作为伪存储器单元的伪存储元件利用的情况下，也同样能够检测漏电路径5。
而且，一般而言，第一选择线108，相当于位线，第二选择线109，相当于源极线，但是，在交叉点型等的不同结构的情况下，也会有第二选择线109相当于字线的情况。而且，在配置有与本实施例的第二存储元件邻接的其他的多个存储元件、通孔以及布线等的情况下，也能够检测漏电路径5。
(实施例5)
接着，说明实施例5。
本实施例涉及的半导体存储装置，与实施例1涉及的半导体存储装置10不同之处是，第一存储元件在第一电阻器与第一下部电极之间具备二极管。
图6示出本实施例涉及的半导体存储装置50的截面图。
如图6示出，半导体存储装置50具备，第一存储元件100a、第二存储元件104、第一选择线108、第二选择线109、导体2a、2b、3a、3b及4、以及第一导电层110。
第一存储元件100a具有，第一上部电极101、第一下部电极103、在第一上部电极101与第一下部电极103之间与第一上部电极101接触而被配置的第一电阻器102、以及被配置在第一电阻器102与第一下部电极103之间的二极管113。第二存储元件104具有，第二上部电极105、第二下部电极107、以及被配置在第二上部电极105与第二下部电极107之间的第二电阻器106。
图6示出成型前的半导体存储装置50，示出在邻接的第一存储元件100与第二存储元件104之间存在漏电路径6的状态。详细而言，在第一存储元件100a的二极管113与第二存储元件104的第二下部电极107之间存在漏电路径6。并且，将第二存储元件104从成型对象中除去。
并且，第二存储元件104是，在第二电阻器106的下层具备二极管114的交叉点型的存储元件。而且，第一存储元件100a以及第二存储元件104都也可以被构成为，在第一电阻器102以及第二电阻器106的下层分别具备二极管113以及114。并且，在本实施例中，在第一存储元件100a中，在第一电阻器102与第一下部电极103之间配置二极管113，但是,二极管113，也可以被配置在第一下部电极103与第二选择线109之间，也可以被配置在其他的位置。并且，二极管113，不仅限于被设置在第二存储元件104,也可以被设置在第一存储元件100。
在将成型用脉冲经由第一选择线108施加到第一存储元件100a的情况下，第二下部电极107与第一选择线108，不经由第二电阻器106,而经由第一导电层110以及导体4连接，因此,在第一存储元件100a的第一上部电极101与第一下部电极103之间不产生电位差。其结果为，第一存储元件100a不能正常地进行成型，能够检测为成型NG来检测漏电路径6。
并且，在将成型用脉冲经由第二选择线109施加的情况下，也同样，在第一上部电极101与第一下部电极103之间不产生电位差，因此，能够检测为成型NG来检测漏电路径6。
并且，在将第一存储元件100作为存储器单元的存储元件，将第二存储元件104作为伪存储器单元的伪存储元件利用的情况下，也同样能够检测漏电路径6。
而且，在图6中第一导电层110存在于与第二选择线109相同的层，但是，即使被配置在第二选择线的上层或下层，也能够检测漏电路径6。而且，一般而言，第一选择线108，相当于位线,第二选择线109，相当于源极线，但是，在交叉点型等的不同结构的情况下，也会有第二选择线109相当于字线的情况。而且，在配置有与本实施例的第二存储元件邻接的其他的多个存储元件、通孔以及布线等的情况下，也能够检测漏电路径6。
(实施例6)
接着，说明实施例6。
本实施例涉及的半导体存储装置，与实施例3涉及的半导体存储装置30不同之处是，具备多个实施例3所示的MOS晶体管。
图7示出本实施例涉及的半导体存储装置60的截面图。
如图7示出，半导体存储装置60具备，第一存储元件100、第二存储元件104、第一选择线108、第二选择线109、导体2a、2b、2c、2d、3a、3b、3c、3d、4a、4b、4c、7及8、以及被形成在半导体基板111b上的扩散层111a(参照图4)。在扩散层111a，形成有MOS晶体管113、114以及115。而且，在图7中，省略扩散层111a的图示。
第一存储元件100以及第二存储元件104的结构，与实施例1所示的结构同样，因此，省略详细说明。并且，在第二存储元件104中，第二下部电极107，经由导体3b、3c、3d与被形成在扩散层111a的MOS晶体管114连接。并且，MOS晶体管113，经由导体4a、4b、4c与第一选择线108连接。
详细而言，MOS晶体管113具备，源极－漏极电极113a及113b、以及栅极电极113c。源极－漏极电极113a以及113b的一方与源极连接，另一方与漏极连接。源极－漏极电极113a，与导体7连接，源极－漏极电极113b，与导体4c连接。
并且，MOS晶体管114具备，源极－漏极电极114a及114b、以及栅极电极114c。源极－漏极电极114a被形成为，连续于源极－漏极电极112a。源极－漏极电极114a以及114b的一方与源极连接，另一方与漏极连接。源极－漏极电极114a，与导体7连接，源极－漏极电极114b，与导体3d连接。
并且，在第一存储元件100中也可以，第一下部电极103，经由导体2b、2c、2d与被形成在扩散层111a的MOS晶体管115连接。详细而言，MOS晶体管115具备，源极－漏极电极115a及115b、以及栅极电极115c。源极－漏极电极115a以及115b的一方与源极连接，另一方与漏极连接。源极－漏极电极115a，与导体8连接，源极－漏极电极115b，与导体2d连接。
图7示出成型前的半导体存储装置60，示出在邻接的第一存储元件100与第二存储元件104之间存在漏电路径5的状态。并且，图7示出的半导体存储装置60是，1T1R型存储器单元，示出仅没有形成外周部的存储元件的情况，示出形成了与没有形成的存储元件成对的MOS晶体管113的状态。
在将成型用脉冲经由第一选择线108施加到第一存储元件100的情况下，第二下部电极107与第一选择线108,不经由第二电阻器106，而经由成为导通状态的MOS晶体管113以及MOS晶体管114连接，因此,在第一存储元件100的第一上部电极101与第一下部电极103之间不产生电位差。其结果为，第一存储元件100不能正常地进行成型，能够检测为成型NG来检测漏电路径5。
并且，在将成型用脉冲经由第二选择线109施加的情况下，也同样，在第一上部电极101与第一下部电极103之间不产生电位差，因此，能够检测为成型NG来检测漏电路径5。
并且，在将第一存储元件100作为存储器单元的存储元件，将第二存储元件104作为伪存储器单元的伪存储元件利用的情况下，也同样能够检测漏电路径5。
而且，一般而言，第一选择线108，相当于位线,第二选择线109，相当于源极线，但是,在交叉点型等的不同结构的情况下，也会有第二选择线109相当于字线的情况。而且，在配置有与本实施例的第二存储元件邻接的其他的多个存储元件、通孔以及布线等的情况下，也能够检测漏电路径5。
以上，说明了本公开实施例涉及的半导体存储装置，但是,本公开，不仅限于该实施例。
例如，在所述实施例中，作为半导体存储装置的一个例子利用ReRAM进行说明，但是,不仅限于ReRAM,也可以是利用了其他的存储器的存储装置。并且，存储器单元，也可以是具备晶体管的1T1R型存储器单元，不仅限于1T1R型存储器单元,也可以是其他的结构。例如，也可以是具备二极管的1D1R型存储器单元。
并且，多个存储元件，也可以由存储器单元以及伪存储器单元构成，也可以不具备伪存储器单元。
并且，导电层，也可以是金属层也可以是扩散层，也可以金属层与扩散层连接而成。并且，在扩散层，也可以形成晶体管。并且，晶体管不仅限于MOS晶体管，也可以是其他的晶体管。
并且，本公开，不仅限于所述实施例。只要不脱离本公开的宗旨，对本实施例实施本领域技术人员想到的各种变形而得到的形态，以及组合不同实施例的构成要素来构筑的形态，也可以包含在一个或多个形态的范围内。
本发明，能够用于半导体存储装置,尤其有用于IC卡等的需要高度的可靠性的电子设备的存储器。
符号说明
2a、2b、2c、2d、3a、3b、3c、3d、7、8 导体
4、4a、4b、4c 导体(布线层)
5、6 漏电路径
10、20、30、40、50、60、1000 半导体存储装置
100、1100 第一存储元件
101 第一上部电极
102 第一电阻器
103 第一下部电极
104、1104 第二存储元件
105 第二上部电极
106 第二电阻器
107、107a、1107 第二下部电极
108、1108 第一选择线
109、1109 第二选择线
110 导电层
111a 扩散层
111b 半导体基板
112、113、114MOS 晶体管
112a、112b、113a、113b、114a、114b 源极－漏极电极
112c、113c、114c 栅极电极
1200 第三存储元件
1201 第四存储元件
1204 第一漏电路径
1205 第二漏电路径

Claims (13)

1.一种半导体存储装置，具备：
多个存储元件，分别具有上部电极、被配置在所述上部电极的下方的下部电极、以及被配置在所述上部电极与所述下部电极之间的电阻器；
第一选择线；以及
第二选择线，
所述多个存储元件之中的第一存储元件具有，作为所述上部电极的第一上部电极、以及作为所述下部电极的第一下部电极，
所述第一上部电极，通过第一导体而与所述第一选择线直接连接，
所述第一下部电极，与所述第二选择线连接，
所述多个存储元件之中的、被配置为与所述第一存储元件邻接的第二存储元件具有，作为所述上部电极的第二上部电极、以及作为所述下部电极的第二下部电极，
所述第二上部电极，通过第二导体而与所述第一选择线直接连接，
所述第二下部电极，不经由所述第二存储元件以外的存储元件的所述电阻器而与所述第一选择线连接。
2.如权利要求1所述的半导体存储装置，
所述第一存储元件是保持高电阻状态或低电阻状态来进行存储的存储器单元，
所述第二存储元件是不进行存储的伪存储器单元，
所述伪存储器单元被配置在所述存储器单元的周围。
3.如权利要求1或2所述的半导体存储装置，
所述第二下部电极经由导电层与所述第一选择线连接。
4.如权利要求3所述的半导体存储装置，
所述导电层是扩散层。
5.如权利要求4所述的半导体存储装置，
在所述扩散层形成MOS晶体管，
所述第二下部电极与所述第一选择线，经由所述MOS晶体管连接。
6.如权利要求3所述的半导体存储装置，
所述导电层是金属层。
7.如权利要求3所述的半导体存储装置，
所述导电层是金属层以及与所述金属层连接的扩散层。
8.如权利要求1或2所述的半导体存储装置，
所述第二下部电极具有向与配置有所述第一存储元件的一侧相反侧延伸的延伸部分，
所述第二下部电极在所述延伸部分经由连接于所述第二下部电极的布线层与所述第一选择线连接。
9.如权利要求8所述的半导体存储装置，
所述半导体存储装置还具备第三存储元件，
所述第三存储元件与所述第二存储元件邻接且位于与配置有所述第一存储元件的一侧相反侧，
所述第二存储元件的所述第二下部电极，经由所述第三存储元件具有的第三下部电极，与所述布线层连接。
10.如权利要求9所述的半导体存储装置，
所述第三存储元件是不进行存储的伪存储器单元。
11.如权利要求3所述的半导体存储装置，
所述第一选择线与所述导电层由纵向的布线层直接连接。
12.如权利要求1或2所述的半导体存储装置，
所述第二存储元件的电阻比所述第一存储元件高。
13.如权利要求1或2所述的半导体存储装置，
所述第一存储元件，进一步，在所述第一下部电极与所述电阻器之间具有二极管。
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