CN103811494A - 半导体存储器件 - Google Patents

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Abstract

半导体存储器件包括在一个单元阵列块中沿行和列二维地布置的单位单元。单位单元被分为多个单元子组，每个单元子组包括组成多个行的单位单元。每个单位单元包括选择元件和数据存储部。字线连接到组成每列的单位单元的选择元件的栅电极。位线连接到组成所述行的单位单元的数据存储部。在每个单元子组中源极线电连接到单位单元的选择元件的源极端子。源极线平行于位线。源极线与位线中的一条被选位线相邻。源极线和被选位线之间的距离等于彼此相邻的位线之间的距离。

Description

半导体存储器件
技术领域
本发明构思的示例实施方式涉及半导体器件，更具体地，涉及包括源极线的半导体存储器件。
背景技术
半导体器件因其小尺寸、多功能和/或低制造成本而在电子产业中受到关注。半导体器件可以分类为以下任意一种：存储逻辑数据的半导体存储器件、处理逻辑数据的运算的半导体逻辑器件、和既包括半导体存储器件的功能又包括半导体逻辑器件的功能的芯片上系统（SOC）。
通过利用施加到各种端子（例如，位线、字线和/或源极）的电压之间的差，半导体存储器件可以读取存储在存储单元中的数据或者可以将数据写入存储单元中。如果电压控制不良，则半导体存储器件的功耗会增加。随着电子产业的发展，已经越来越需要半导体存储器件的高集成度和低功耗。已经进行了各种研究来满足上述需要。
发明内容
示例实施方式涉及半导体器件，更具体地，涉及包括源极线的半导体存储器件。
本发明构思的示例实施方式可以提供能够降低其功耗的半导体存储器件。
本发明构思的示例实施方式还可以提供高集成的半导体存储器件。
在示例实施方式中，提供一种半导体存储器件，该半导体存储器件包括：在一个单元阵列块中的单位单元，沿行和列二维地布置，单位单元被分为多个单元子组，每个单元子组包括组成多个行的单位单元，每个单位单元包括选择元件和数据存储部；字线，连接到组成每列的单位单元的选择元件的栅电极；位线，连接到组成所述行的单位单元的数据存储部，位线交叉字线；以及在每个单元子组中的源极线，源极线电连接到在每个单元子组中包括的单位单元的选择元件的源极端子，源极线与位线中的一条被选位线相邻。源极线平行于位线，并且源极线和被选位线之间的距离等于彼此相邻的位线之间的距离。
在示例实施方式中，分别包括在单元子组中的源极线可以被彼此独立地控制。例如，半导体存储器件可以配置为在从编程操作和读出操作中选出的操作中，施加参考电压到多个单元子组中的被选单元子组的源极线；其中半导体存储器件可以配置为在所述操作中施加不同于参考电压的电压到多个单元子组中未被选择的单元子组的源极线或将其浮置。
在示例实施方式中，半导体存储器件还可以包括：在每个单元子组中的多条局部互连线，局部互连线在字线的纵向方向上彼此平行地延伸。每条局部互连线可以连接到在字线的纵向方向上布置的单位单元的源极端子，并且在每个单元子组中，源极线可以交叉局部互连线并且连接到局部互连线。一个单元子组中的局部互连线可以与其它单元子组中的局部互连线分离。
在示例实施方式中，组成每列的单位单元可以被分为分别在多个单元子组中包括的多个子列。子列成对地布置，并且在每个单元子组中，成对的子列的每个中的单位单元共用其中一条局部互连线，并且可以关于所共用的局部互连线对称。
在示例实施方式中，半导体存储器件还可以包括在每个单元子组中的虚设行。虚设行可以包括在平行于所述行的方向上布置的多个虚设单元。虚设行中的虚设单元的数据存储部可以连接到源极线。在该情形下，虚设行可以邻近所述行当中的选择行，并且虚设行和选择行之间的距离可以等于彼此相邻的行之间的距离。
在示例实施方式中，在每个单元子组中包括的位线的数目可以是至少四条。
在示例实施方式中，在每个单元子组中，设置在源极线一侧的位线的数目可以等于设置在源极线另一侧的位线的数目。
在其它示例实施方式中，提供一种半导体存储器件，该半导体存储器件包括：基板，具有在一个单元阵列块中沿行和列二维布置的多个有源部分，有源部分被分为多个单元子组，每个单元子组包括组成多个行的有源部分；成对的单元栅电极，交叉组成每个列的有源部分，所述成对的单元栅电极与有源部分绝缘；第一掺杂区，在每个有源部分中在所述成对的单元栅电极之间；成对的第二掺杂区，每个第二掺杂区分别在每个有源部分的两个边缘部分中，在平面图中所述成对的单元栅电极在所述成对的第二掺杂区之间；多个数据存储部，每个分别电连接到所述成对的第二掺杂区；和在数据存储部上的导线，电连接到每个行中的有源部分的第二掺杂区，导线平行于每个行延伸。每个单元子组中的导线可以包括源极线和多条位线，并且源极线可以电连接到每个单元子组中的第一掺杂区。
在示例实施方式中，分别包括在多个单元子组中的源极线可以被彼此独立地控制。
在示例实施方式中，所述行可以关于彼此等间隔地布置，导线也可以关于彼此等间隔地布置，并且导线可以在从基板的顶表面起的相同水平上。
在示例实施方式中，半导体存储器件还可以包括：在每个单元子组中在基板上的多条局部互连线。每条局部互连线可以连接到每个单元子组内的每个列的有源部分的第一掺杂区；源极线可以交叉局部互连线并且可以电连接到每个单元子组中的局部互连线；一个单元子组中的局部互连线可以与其它单元子组中的局部互连线分离。
在示例实施方式中，半导体存储器件还包括在源极线和每条局部互连线之间的源极插塞。
在示例实施方式中，源极插塞的底表面的宽度可以小于每条局部互连线在源极线的纵向方向上的宽度。
在示例实施方式中，源极插塞的底表面的宽度可以大于每条所述局部互连线在源极线的纵向方向上的宽度。
在示例实施方式中，在每个单元子组中位线的数目可以是至少四条。
在示例实施方式中，位线下面的有源部分可以是单元有源部分；一对单位单元可以由形成在每个单元有源部分中的所述成对的单元栅电极和第一和第二掺杂区以及与其连接的数据存储部组成。源极线下面的有源部分可以是虚设有源部分；一对虚设单元可以由形成在每个虚设有源部分的成对的单元栅电极和第一和第二掺杂区以及与其连接的数据存储部组成。
在示例实施方式中，所述成对的单元栅电极可以在单元槽中，每个单元槽分别交叉每个列的有源部分。
在示例实施方式中，半导体存储器件还可以包括：在一个单元阵列块中在基板中或基板上的多个器件隔离图案，以限定在一个方向上彼此平行地延伸的有源线图案；和在隔离槽中的隔离栅电极，分别交叉彼此平行的有源线图案和器件隔离图案。隔离栅电极可以与有源线图案绝缘。隔离栅电极可以将每个有源线图案划分成组成每个行的有源部分。
在另一示例实施方式中，提供一种半导体存储器件，该半导体存储器件包括：基板，包括在一个单元阵列块中沿着在第一方向上延伸的行和在第二方向延伸的列二维布置的多个单位单元，单位单元被分为多个单元子组，每个单元子组包括组成多个行的单位单元，单位单元包括在每个行中沿第一方向交替地布置在基板中的多个栅电极和掺杂区；多个数据存储部，每个分别连接到掺杂区当中的多个第一类型的掺杂区；和多条导线，在第一方向上延伸并且每个均经由数据存储部电连接到第一类型的掺杂区，第二方向交叉第一方向。在每个单元子组中，导线当中的第一导线电连接到掺杂区当中的第二类型的掺杂区。
在示例实施方式中，半导体存储器件可以配置为独立地控制分别包括在单元子组中的第一导线。
在示例实施方式中，在每个单元子组中，导线当中的多条第二导线可以配置为与第二类型的掺杂区电隔离。
在示例实施方式中，多个单位单元可以包括至少两个晶体管。至少两个晶体管的每个可以由栅电极的其中之一、第一类型的掺杂区的其中之一以及第二类型的掺杂区的其中之一组成。至少两个晶体管可以共用第二类型的掺杂区的所述其中之一。
在示例实施方式中，组成每个列的至少两个晶体管可以是单位单元的选择元件。
在示例实施方式中，单位单元可以是电阻可从第一电阻状态变化为第二电阻状态的多个存储单元。
在示例实施方式中，半导体存储器件还可以包括：在每个所述单元子组中单个局部互连线，第一导线经由该单个局部互连线电连接到第二类型的掺杂区。其中一个单元子组中的局部互连线可以与邻近于所述其中一个单元子组的单元子组中的局部互连线电隔离。
在示例实施方式中，在每个单元子组中组成多个行的单位单元可以共用第一导线。
在示例实施方式中，半导体存储器件还可以包括：多个栅绝缘层，每个栅绝缘层分别使栅电极的其中之一与掺杂区绝缘。栅绝缘层可以共形地形成在相应的栅电极上，所述行可以关于彼此等间隔地布置，导线可以关于彼此等间隔地布置，和导线可以在从基板的顶表面起的相同水平上。
附图说明
从以下结合附图的详细描述，示例实施方式将被更清楚地理解。图1-11描绘了如此处所描述的非限制性的示例实施方式。
图1是示出根据本发明构思的示例实施方式的半导体存储器件的示意性框图；
图2是示出根据本发明构思的示例实施方式的半导体存储器件的单元阵列块中的单元阵列的电路图；
图3A是示出根据本发明构思的示例实施方式的半导体存储器件的单元阵列的平面图；
图3B是沿图3A的线I-I'和II-II'截取的截面图；
图3C是沿图3A的线III-III'截取的截面图；
图4是示出根据本发明构思的示例实施方式的半导体存储器件的修改示例的平面图；
图5A是示出根据本发明构思的示例实施方式的半导体存储器件的另一修改示例的平面图；
图5B是沿图5A的线IV-IV'截取的截面图；
图6A是示出根据本发明构思的示例实施方式的半导体存储器件的数据存储部的一示例的截面图；
图6B是示出根据本发明构思的示例实施方式的半导体存储器件的数据存储部的另一示例的截面图；
图6C是示出根据本发明构思的示例实施方式的半导体存储器件的数据存储部的又一示例的截面图；
图6D是示出根据本发明构思的示例实施方式的半导体存储器件的数据存储部的再一示例的截面图；
图7A至图9A是示出根据本发明构思的示例实施方式的半导体存储器件的制造方法的平面图；
图7B至图9B是分别沿图7A至图9A的线I-I'和II-II'截取的截面图；
图7C至图9C是分别沿图7A至图9A的线III-III'截取的截面图；
图10是示出包括根据本发明构思的示例实施方式的半导体存储器件的电子系统的示例的示意性框图；和
图11是示出包括根据本发明构思的示例实施方式的半导体存储器件的存储卡的示例的示意性框图。
具体实施方式
现在将参考附图更全面地描述示例实施方式，在附图中显示出一些示例实施方式。然而，在此公开的具体结构和功能细节仅是代表性的，为了描述示例实施方式的目的，因而可以以许多备选方式实施且不应被理解为仅限于在此阐述的示例实施方式。因此，应该理解的是，并不旨在将示例实施方式限制于所公开的特定方式，相反地，示例实施方式将涵盖落入本公开范围内的所有变形、等效物和替换物。
在图中，为了清晰，可以夸大层和区域的厚度，并且在整个附图的描述中，相同的附图标记始指代相同的元件。
虽然术语第一、第二等可以在此使用以描述不同的元件，但是这些元件不应受到这些术语限制。这些术语仅用于区分一个元件与另一元件。例如，第一元件可以被称为第二元件，类似地，第二元件可以被称为第一元件，而不脱离示例实施方式的范围。在此使用时，术语“和/或”包括一个或多个相关列举项目的任意和所有组合。
将理解，如果一元件被称为“连接”或“联接”到另一元件，则它可以直接连接或联接到所述另一元件或者可以存在居间元件。相反，如果元件被称为“直接连接”或“直接联接”到另一元件时，则不存在居间元件。用于描述元件之间的关系的其它词语应该以类似的方式解释（例如，“在......之间”与“直接在......之间”，“相邻”与“直接相邻”等）。
在此使用的术语仅用于描述特定实施方式，不意欲限制示例实施方式。在此使用时，单数形式“一”和“该”也旨在包括复数形式，除非上下文清楚地另有表示。还将理解，如果在此使用，术语“包括”和/或“包含”表示所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或多个其它特征、整数、步骤、操作、元件、部件和/或其组的存在或添加。
为了便于描述，可以在此使用空间相对术语（例如，“在......下面”、“在......之下”、“下”、“在......上方”、“上”等）来描述一个元件或者特征和另一元件或特征如图中所示的关系。将理解，空间相对术语旨在包含除了图中所描绘的取向之外，装置在使用或操作中的不同取向。例如，如果在图中的装置被翻转，则被描述为在其它元件或特征“以下”或“下面”的元件可以被取向为在其它元件或特征“上方”。因而，例如，术语“在......下面”能够涵盖上和下两种取向。装置可以被另外地取向（旋转90度或在其它取向被观看或参考），并且在此使用的空间相对描述语应该被相应地解释。
在此参考横截面图示描述示例实施方式，其中横截面图示是理想化的示例实施方式（和中间结构）的示意性图示。因此，由于例如制造技术和/或公差引起的图示形状的偏离是可以被预期到的。因而，示例实施方式不应被理解为限于在此示出的区域的具体形状，而是可以包括例如由制造引起的形状的偏离。例如，被示为矩形的注入区可具有在其边缘的圆化或弯曲的特征和/或梯度（例如，注入浓度梯度），而不是从注入区到非注入区的突变。同样地，通过注入形成的埋入区可导致埋入区与通过其可以发生注入的表面之间的区域中的一些注入。因而，在图中示出的区域本质上是示意性的，它们的形状未必示出装置的区域的实际形状，并且不限制该范围。
还应该注意的是，在一些备选实施例中，所提到的功能/动作可以不按图中提到的顺序发生。例如，取决于所涉及的功能/动作，连续示出的两个图事实上可以基本同时实施，或者有时可以按相反顺序实施。
除非另外地定义，在此使用的所有术语（包括技术和科学术语）具有与示例实施方式所属领域中的普通技术人员通常理解的相同含义。还将理解，术语（诸如在通常使用的字典中所定义的那些）应被理解为具有与在相关领域的背景中的含义一致的含义，将不被理解为理想化或过度形式化的意义，除非在此清楚地如此定义。
示例实施方式涉及半导体器件，更具体地，涉及包括源极线的半导体存储器件。
图1是示出根据本发明构思的示例实施方式的半导体存储器件的示意性框图。
参考图1，根据本发明构思的实施方式的半导体存储器件可以包括多个单元阵列块50和外围电路区。每个单元阵列块50可以包括沿行和列布置的多个单元。外围电路区可以包括第一解码器部件55和第二解码器部件60。在一示例实施方式中，每个第一解码器部件55可以连接到与每个单元阵列块50中的单元连接的字线，每个第二解码器部件60可以连接到与每个单元阵列块50中的单元连接的位线。每个第一解码器部件55可以选择每个单元阵列块50中的任意一条字线，每个第二解码器部件60可以选择每个单元阵列块50中的任意一条位线。在一示例实施方式中，单个第一解码器部件55可以设置在彼此相邻的单元阵列块50之间。换言之，相邻的单元阵列块50可以彼此间隔开一设定距离（例如，至少第一解码器部件55的宽度）。在其它示例实施方式中，相邻的单元阵列块50可以共用其间的第一解码器部件55。
将参考图2更详细地描述在每个单元阵列块50中包括的单元、字线和位线。
图2是示出根据本发明构思的示例实施方式的半导体存储器件的单元阵列块中的单元阵列的电路图。
参考图1和图2，单元UCE和DCE可以沿行和列二维地布置在每个单元阵列块50中。行可以平行于第一方向D1，列可以平行于与第一方向D1垂直的第二方向D2。每个单元UCE和DCE可以包括选择元件SE和与选择元件SE的一个端子连接的数据存储部DSP。
选择元件SE可以是具有三个端子的晶体管。换言之，选择元件SE可以包括栅电极、源极端子和漏极端子。数据存储部DSP可以存储逻辑数据。数据存储部DSP的第一端子可以连接到选择元件SE的漏极端子。在一实施方式中，数据存储部DSP可以是可变电阻器。
字线WL可以连接到组成每列的单元UCE和DCE的选择元件SE的栅电极。换言之，多条字线WL可以设置在每个单元阵列块50中以分别与所述列相应。字线WL可以在第二方向D2上彼此平行地延伸。在一示例实施方式中，每个单元阵列块50中彼此相邻的奇数列和偶数列可以组成列对。每个单元阵列块50中可以设置多个列对。在每个列对中，奇数列的单元UCE和DCE与偶数列的单元UCE和DCE可以是对称的。在每个列对中，在第一方向D1上彼此相邻的奇数单元和偶数单元的的源极端子可以彼此连接。在一示例实施方式中，在每个列对中，在第一方向D1上彼此相邻的奇数单元和偶数单元可以共用一个源极端子。
组成每行的单元UCE或DCE的数据存储部DSP的第二端子可以连接到导线BL或SL。换言之，数据存储部DSP可以连接在选择元件SE的漏极端子与导线BL或SL之间。每个单元阵列块50中设置多条导线BL和SL以分别相应于所述行。导线BL和SL可以彼此平行地在第一方向D1上延伸。
在每个单元阵列块50中的单元UCE和DCE可以被分成多个单元子组70。每个单元子组70包括沿彼此相邻的多个行布置的单元UCE和DCE。每个单元子组70还包括分别与每个单元子组70中包括的多个行相应的多条导线BL和SL。在一示例实施方式中，每个单元子组70中的多条导线BL和SL包括源极线SL和多条位线BL。在一示例实施方式中，每个单元子组70中位线BL的数目可以是至少四个。
每个单元子组70中的所有单元UCE和DCE的源极端子电连接到每个单元子组70中的源极线SL。分别包括在单元子组70中的源极线SL被彼此独立地控制。换言之，一个单元子组70中包括的源极线SL可以独立于其它单元子组70中包括的源极线SL被控制。也就是说，从单元子组70中选出的其中一个单元子组70的源极线SL可以独立于单元子组70中未被选择的单元子组70中的源极线SL被控制。在半导体存储器件的编程操作和/或读出（sensing）操作期间，参考电压可以被施加到被选单元子组70的源极线SL，但是未被选择的单元子组70的源极线SL可以施加有与参考电压不同的电压或可以被浮置。因而，在编程操作和/或读出操作期间，参考电压可以被施加到被选单元子组70的单元UCE和DCE的源极端子，但是未被选择的单元子组70的单元UCE和DCE的源极端子可以施加有与参考电压不同的电压或可以被浮置。
包括沿第二方向D2布置的单元UCE和DCE的每列可以被分为多个子列，所述多个子列分别包括于多个单元子组70中。组成每个子列的单元UCE和DCE的数目可以等于每个单元子组70中的行的数目。同样地，每个列对可以被分为分别包括于多个单元子组70中的多个子列对。
在每个单元子组70中，源极线SL可以通过局部互连线LCL电连接到单元UCE和DCE的源极端子。其中一个单元子组70中的局部互连线LCL与其它单元子组70中的局部互连线LCL分离。每个局部互连线LCL可以与字线WL平行地延伸，并且可以连接到在每个单元子组70中沿第二方向D2布置的单元UCE和DCE的源极端子。
在一示例实施方式中，每条局部互连线LCL可以连接到组成每个子列对的单元UCE和DCE的源极端子。每条局部互连线LCL可以设置在每个子列对中的一对字线WL之间。多条局部互连线LCL可以设置在单元阵列块50的列对中的该对字线WL之间。在列对中的该对字线WL之间的局部互连线LCL可以彼此分离并且可以布置在第二方向D2上。列对中的该对字线WL之间的局部互连线LCL可以分别包括在多个单元子组70中。在一实施方式中，局部互连线LCL可以不设置在每个单元子组70中彼此相邻的子列对之间。列对中的该对字线WL可以在第二方向D2上延伸遍及多个单元子组70中。
每个单元子组70可以包括沿第一方向D1布置的多个子列对。每个单元子组70中的子列对可以在第二方向D2上彼此平行地延伸。因而，每个单元子组70可以包括分别与多个子列对相应的多个局部互连线LCL。
每个单元子组70中的源极线SL可以连接到每个单元子组70中的局部互连线LCL。因而，源极线SL可以电连接到每个单元子组70中的单元UCE和DCE的源极端子。
在每个单元子组70中，位线BL和源极线SL可以等间隔地布置。在一示例实施方式中，如图2所示，源极线SL可以在平面图中设置在每个单元子组70的中心。换言之，在每个单元子组70中，设置在源极线SL一侧的位线BL的数目可以等于设置在源极线SL另一侧的位线BL的数目。因而，可以改善通过源极线SL施加到每个单元子组70的单元UCE和DCE的参考电压的均匀性。然而，本发明构思的实例实施方式不限于此。每个单元子组70中的源极线SL的位置可以变化。
连接到位线BL的单元UCE可以是存储逻辑数据的单位单元，连接到源极线SL的单元DCE可以是虚设单元。换言之，连接到位线BL的单位单元UCE可以起半导体存储器件的单位单元的作用，连接到源极线SL的虚设单元DCE不起半导体存储器件的单位单元的作用。连接到源极线SL的虚设单元DCE可以组成虚设行。
虚设单元DCE的选择元件SE的源极端子可以通过局部连接线LCL电连接到源极线SL。虚设单元DCE的选择元件SE的漏极端子也可以电连接到源极线SL。因而，虚设单元DCE不起半导体存储器件的单位单元的作用。另外，虚设单元DCE可以不影响半导体存储器件的操作。
在一示例实施方式中，当在被选单位单元UCE的数据存储部DSP上执行第一编程操作时，参考电压可以被施加到包括被选单位单元UCE的被选单元子组70的源极线SL，低于参考电压的第一编程电压可以施加到被选单元子组70中与被选单位单元UCE连接的位线BL。当在被选单位单UCE的数据存储部上执行第二编程操作时，参考电压可以被施加到被选单元子组70的源极线SL，高于参考电压的第二编程电压可以施加到与被选单位单元UCE连接的位线BL。在该情形下，参考电压可以高于接地电压。然而，本发明构思的示例实施方式不限于此。在另一示例实施方式中，参考电压可以是接地电压。
源极线SL可以连接到设置在第一解码器部件55中的选择电路。当单元阵列块50中的一个单位单元UCE被选择时，包括所述被选单位单元的单元子组70的源极线SL可以被选择。
如上所述，每个单元子组70中的位线BL的数目可以是至少四个。因而，每个单元子组70可以包括由单位单元UCE组成的至少四行（在下文中，称为“单位单元行”）。另外，每个单元子组70还可以包括由连接到源极线SL的虚设单元DCE组成的行（在下文中，称为虚设单元行）。
在每个单元阵列块50中，行可以等间隔地布置。更详细地，在每个单元子组70中，单位单元行和虚设单元行可以等间隔地布置。换言之，在每个单元子组70中，虚设单元行和与其相邻的单位单元行之间的距离可以等于彼此相邻的单位单元行之间的距离。另外，彼此相邻的单元子组70之间的距离可以等于在每个单元子组70中设置的相邻单位单元行之间的距离。
根据上述半导体存储器件，每个单元阵列块50中的单位单元UCE可以被分为多个单元子组70，分别包括在单元子组70中的源极线SL可以被彼此独立地控制。因而，参考电压可以被选择性地施加到单元子组70。换言之，参考电压可以施加到从单元子组70中选出的一个单元子组70的源极线SL，但是未被选择的单元子组70的源极线SL可以施加有与参考电压不同的电压或者可以被浮置。结果，半导体存储器件的功耗可以降低并且半导体存储器件的操作速度可以提高。另外，每个单元子组70包括由单位单元UCE组成的多个行。因而，在每个单元子组70中，源极线SL被由单位单元UCE组成的多个行共用。结果，半导体存储器件的集成度可以提高。
如果单元阵列块中的所有单元的源极端子彼此连接，则参考电压可以施加到单元阵列块中的所有单元。因而，半导体存储器件的功耗会增加并且半导体存储器件的操作速度会减小。或者，如果分别与位线相应的源极线设置在单元阵列块中，则半导体存储器件的集成度会大大降低。
然而，根据本发明构思的上述示例实施方式，单元阵列块50中的单位单元UCE可以被分为多个单元子组70，单元子组70中单位单元行的单位单元UCE共用源极线SL。另外，分别包括在单元子组70中的源极线SL被彼此独立地控制。结果，高度集成的半导体存储器件可以被实现从而具有低功耗和高操作速度。
此外，如果产生坏的单元，则因为源极线SL被彼此独立地控制，所以坏的单元可以被有效地修复。在一示例实施方式中，可以用冗余单元仅修复包括坏的单元的单元子群70。因而，被冗余单元占据的区域可以减小以有效地执行修复工艺。
如果单元阵列块中所有单元的源极端子彼此连接，则包括坏的单元的整个单元阵列块50可以被修复。在该情形下，半导体存储器件可能需要与单元阵列块相应的冗余单元块。因而，被冗余单元占据的区域会增加。然而，根据本发明构思的上述示例实施方式，单元阵列块50被分为多个单元子组70，分别包括在多个单元子组70中的源极线SL被彼此独立地控制。因而，如果产生坏的单元，则会仅修复包括所述坏的单元的单元子组70。结果，与单元子组70相应的冗余单元块可以设置在半导体存储器件中，使得被冗余单元占据的区域可以减小。因而，半导体存储器件的集成度可以提高，并且修复工艺的效率可以提高。
接着，将参考附图描述在半导体基板上实现的包括图2的半导体存储器件的示例实施方式。
图3A是示出根据本发明构思的示例实施方式的半导体存储器件的单元阵列的平面图。图3B是沿图3A的线I-I'和II-II'截取的截面图。图3C是沿图3A的线III-III'截取的截面图。
参考图3A、图3B和图3C，器件隔离图案105可以设置在半导体基板100（在下文中，称为“基板”）上或半导体基板100中以限定有源线图案ALP和DALP。图3A示出了设置在图1的一个单元阵列块50中的有源线图案ALP和DALP。
在平面图中，有源线图案ALP和DALP可以在第一方向D1上彼此平行地延伸。有源线图案ALP和DALP可以等间隔地布置。器件隔离图案105也可以在第一方向D1上彼此平行地延伸。器件隔离图案105和有源线图案ALP和DALP可以在平面图中在与第一方向D1垂直的第二方向D2上交替地布置。例如，基板100可以是硅基板、锗基板或硅-锗基板。器件隔离图案105可以是沟槽型器件隔离图案并且可以包括氧化物（例如，硅氧化物）、氮化物（例如，硅氮化物）和/或氮氧化物（例如，硅氮氧化物）。有源线图案ALP和DALP可以用第一导电类型的掺杂剂掺杂。
有源线图案ALP和DALP可以被分为多个单元子组70。每个单元子组70可以包括多个有源线图案ALP和DALP。每个单元子组70可以包括虚设有源线图案DALP和多个单元有源线图案ALP。每个单元子组70可以包括至少四个单元有源线图案ALP。在一示例实施方式中，虚设有源线图案DALP可以设置在每个单元子组70的中心。换言之，在每个单元子组70中，设置在虚设有源线图案DALP一侧的单元有源线图案ALP的数目可以等于设置在虚设有源线图案DALP另一侧的单元有源线图案ALP的数目。然而，本发明构思不限于此。
隔离栅电极IG可以分别设置在交叉有源线图案ALP和DALP和器件隔离图案的隔离槽108中。隔离槽108可以彼此平行地延伸。隔离槽108的底表面低于有源线图案ALP和DALP的顶表面和器件隔离图案105的顶表面。通过隔离栅电极IG，每个单元有源线图案ALP可以被分成多个单元有源部分CA，每个虚设有源线图案DALP可以被分成多个虚设有源部分DCA。换言之，每个有源部分CA和DCA可以在平面图中被彼此相邻的一对隔离栅电极IG和彼此相邻的一对器件隔离图案105围绕。
隔离栅电极IG可以在第二方向D2上彼此平行地延伸。从每个有源线图案ALP和DALP划分的有源部分CA或DCA可以布置在第一方向D1上，从而组成行。在彼此相邻的隔离栅电极IG之间的有源部分CA和DCA可以布置在第二方向D2上，从而组成列。换言之，有源部分CA和DCA可以沿行和列二维地布置在基板100上。每个单元子组70包括多个行。在一示例实施方式中，每个单元子组70可以包括由虚设有源部分DCA组成的行和由单元有源部分CA组成的至少四个行。
一对单元栅电极CG可以分别设置在与组成每列的有源部分CA和DCA交叉的一对单元槽107中。单元栅电极CG可以平行于隔离栅电极IG。单元槽107的底表面低于器件隔离图案105和有源部分CA和DCA的顶表面。单元栅电极CG可以相应于图2的字线WL。
第一掺杂区SD1可以设置在该对单元栅电极CG之间的每个有源部分CA和DCA中。一对第二掺杂区SD2可以分别设置在每个有源部分CA和DCA的两个边缘部分中。该对单元栅电极CG可以在平面图中设置在该对第二掺杂区SD2之间。形成在每个列的有源部分CA和DCA中的第一掺杂区SD1可以沿第二方向D2布置成一排。形成在每个列的有源部分CA和DCA中的第二掺杂区SD2可以沿第二方向D2布置成两排。
第一和第二掺杂区SD1和SD2可以用第二导电类型的掺杂剂掺杂。第一导电类型和第二导电类型的其中之一可以是N型，第一导电类型和第二导电类型的另一种可以是P型。第一掺杂区SD1可以相应于图2的选择元件SE的源极端子，第二掺杂区SD2可以相应于图2的选择元件SE的漏极端子。
单元栅绝缘层110可以设置在单元槽107的内表面与单元栅电极CG之间，隔离栅绝缘层111可以设置在隔离槽108的内表面与隔离栅电极IG之间。单元栅绝缘层110和隔离栅绝缘层111可以由相同的绝缘材料形成。例如，单元栅绝缘层110和隔离栅绝缘层111可以包括氧化物（例如，硅氧化物）、氮化物（例如，硅氮化物）、氮氧化物（例如，硅氮氧化物）和/或高k电介质。隔离栅电极IG和单元栅电极CG可以包括相同的导电材料。例如，隔离栅电极IG和单元栅电极CG可以包括掺杂半导体材料（例如，掺杂硅）、金属（例如，钛、钽、钨和/或铜）、导电金属氮化物（例如，钛氮化物、钽氮化物和/或钨氮化物）和金属-半导体化合物（例如，金属硅化物）中的至少一种。
在半导体存储器件运行时，隔离电压可以被施加到隔离栅电极IG。隔离电压可以防止沟道形成在隔离槽108的内表面下面。换言之，隔离栅电极IG下面的隔离沟道区可以通过隔离电压断开。因而，有源部分CA和DCA可以彼此电隔离。例如，如果有源线图案ALP和DALP用P型掺杂剂掺杂，则隔离电压可以是接地电压或负电压。
栅电极CG和IG的顶表面可以低于有源部分CA和DCA的顶表面。盖绝缘图案115可以分别设置在栅电极CG和IG上。每个盖绝缘图案115可以填充每个栅电极CG和IG上的每个沟槽107和108。盖绝缘图案115的顶表面可以与有源部分CA和DCA的顶表面基本共面。盖绝缘图案115可以包括氧化物（例如，硅氧化物）、氮化物（例如，硅氮化物）和/或氮氧化物（例如，硅氮氧化物）。
形成在每个有源部分CA和DCA中的该对单元栅电极CG以及第一和第二掺杂区SD1和SD2可以组成一对晶体管。形成在组成每列的有源部分CA和DCA中的晶体管可以是组成参考图2描述的列对的单元UCE和DCE的选择元件SE。
组成每列的有源部分CA和DCA可以被分为分别在多个单元子组70中包括的多个子列。因而，每个单元子组70中的有源部分CA和DCA可以沿多个行和子列二维地布置。每个单元子组70中的子列可以在第二方向D2上彼此平行地延伸。
局部互连线LCL可以设置在基板100上，从而连接到组成每个子列的有源部分CA和DCA中的第一掺杂区SD1。因而，多个局部互连线LCL可以设置为分别相应于每个单元子组70中的多个子列。每个单元子组70中的局部互连线LCL可以在第二方向D2上彼此平行地延伸。换言之，局部互连线LCL可以平行于栅电极IG和CG。
每个单元子组70中的局部互连线LCL与相邻单元子组70中的局部互连线LCL间隔开。换言之，局部互连线LCL可以设置在每列的有源部分CA和DCA上。设置在每列的有源部分CA和DCA上的局部互连线LCL可以彼此间隔开并且可以沿第二方向D2布置。设置在每列的有源部分CA和DCA上的局部互连线LCL可以分别包括在多个单元子组70中。
局部互连线LCL由导电材料形成。例如，局部互连线LCL可以包括掺杂半导体材料（例如，掺杂硅）、金属（例如，钛、钽、钨和/或铜）、导电金属氮化物（例如，钛氮化物、钽氮化物和/或钨氮化物）和金属-半导体化合物（例如，金属硅化物）中的至少一种。
第一层间电介质层120可以设置在基板100上。局部互连线LCL可以设置在第一层间电介质层120中。在一示例实施方式中，局部互连线LCL的顶表面可以与第一层间电介质层120的顶表面基本上共面。第一层间电介质层120可以包括氧化物（例如，硅氧化物）、氮化物（例如，硅氮化物）和/或氮氧化物（例如，硅氮氧化物）。
第二层间电介质层125可以设置在第一层间电介质层120和局部互连线LCL上。第二层间电介质层125可以包括氧化物（例如，硅氧化物）、氮化物（例如，硅氮化物）和/或氮氧化物（例如，硅氮氧化物）。
数据存储部DSP可以设置在第二层间电介质层125上。数据存储部DSP可以分别电连接到第二掺杂区SD2。数据存储部可以分别与第二掺杂区SD2交叠。数据存储部DSP可以沿行和列二维地布置。一对数据存储部DSP可以设置在每个有源部分CA和DCA上方。每个数据存储部DSP可以通过依次穿透第二层间电介质层125和第一层间电介质层120的接触插塞130而电连接到每个第二掺杂区SD2。
数据存储部DSP可以包括可变电阻器，该可变电阻器的电阻状态能够转变为具有彼此不同电阻值的多个电阻状态的任意一个。随后将更详细地描述数据存储部DSP。接触插塞130可以由导电材料形成。例如，接触插塞130可以包括掺杂半导体材料（例如，掺杂硅）、金属（例如钛、钽、钨和/或铜）、导电金属氮化物（例如，钛氮化物、钽氮化物和/或钨氮化物）和金属-半导体化合物（例如，金属硅化物）中的至少一种。
第三层间电介质层135可以设置在第二层间电介质层125上。第三层间电介质层135可以填充数据存储部DSP之间的空间。在一示例实施方式中，第三层间电介质层135可具有与数据存储部DSP的顶表面基本上共面的顶表面。第三层间电介质层135可以包括氧化物（例如，硅氧化物）、氮化物（例如，硅氮化物）和/或氮氧化物（例如，硅氮氧化物）。
导线BL和SL可以设置在第三层间电介质层135上。导线BL和SL可以彼此平行地在第一方向D1上延伸。导线BL和SL可以等间隔地布置。
每条导线BL和SL可以连接到组成每行的数据存储部DSP。导线BL和SL可以分别与被分成有源部分CA和DCA的有源线图案ALP和DALP交叠。导线BL和SL包括位线BL和源极线SL。位线设置在单元有源部分CA上方，该单元有源部分CA在第一方向D1上布置以组成一行，源极线设置在虚设有源部分DCA上方，该虚设有源部分DCA在第一方向D1上布置以组成一行。因而，多条位线BL和源极线SL设置在每个单元子组70中。位线BL和源极线可以设置在从基板100的顶表面起的基本上相同高度处。
如上所述，在一示例实施方式中，因为每个单元子组70包括至少四条单元有源线图案ALP，所以每个单元子组70可以包括至少四条位线BL。位线BL和源极线SL可以由相同的导电材料形成。例如，位线BL和源极线SL可以包括金属（例如，钨、铜、钛和/或钽）和导电金属氮化物（例如，钛氮化物、钽氮化物和/或钨氮化物）中的至少一种。
在一示例实施方式中，如图3B所示，位线BL可以与位线BL下面的数据存储部DSP的顶表面接触。同样地，源极线SL可以与源极线SL下面的数据存储部DSP的顶表面接触。备选地，第三层间电介质层135可以延伸以设置在每条导线BL和SL与数据存储部DSP之间。在该情形下，位线BL可以通过穿透位线BL和数据存储部DSP之间的第三层间电介质层135的上接触插塞（未示出）而连接到数据存储部DSP。在该情形下，上接触插塞（未示出）也可以设置为穿透源极线SL与源极线SL下面的数据存储部DSP之间的第三层间电介质层135。备选地，源极线SL与数据存储部DSP之间的上接触插塞可以被省略。换言之，源极线SL可以与源极线SL下面的数据存储部DSP电绝缘。
如上所述，导线BL和SL可以等间隔地布置。因而，源极线SL和与之相邻的位线BL之间的距离W可以等于彼此相邻的位线BL之间的距离W，如图3C所示。另外，彼此相邻的单元子组70之间的距离可以等于相邻的位线BL之间的距离W。
在每个单元子组70中，源极线SL电连接到局部互连线LCL。源极线SL可以通过依次穿透第三层间电介质层135和第二层间电介质层125的源极插塞140而电连接到局部互连线LCL。每个源极插塞140可以设置在源极线SL与每条局部互连线LCL交叉的区域中。源极线SL通过局部互连线LCL电连接到每个单元子组70中的第一掺杂区SD1。
如图3B中所示，源极插塞140的底表面的宽度可以小于在源极插塞140下面的局部互连线LCL的顶表面在源极线SL的纵向方向（即，第一方向D1）上的宽度。然而，本发明构思的实例实施方式不限于此。源极插塞140由导电材料形成。例如，源极插塞140可以包括金属（例如，钨、铜、钛、和/或钽）、导电金属氮化物（例如，钛氮化物、钽氮化物和/或钨氮化物）和金属-半导体化合物（例如，金属硅化物）中的至少一种。
如上所述，每个单元子组70中的局部互连线LCL与相邻单元子组70中的局部互连线LCL间隔开。因而，一个单元子组70中的源极线SL与其他单元子组70中的第一掺杂区SD1电绝缘。如参考图2所提及的，分别包括在单元子组70中的源极线SL被彼此独立地控制。因而，在编程操作和/或读出操作中，参考电压可以被施加到从单元子组70中选出的一个单元子组70中的第一掺杂区SD1，但是在未被选择的单元子组70中的第一掺杂区SD1可以施加有与参考电压不同的电压或可以被浮置。
形成在每个单元有源部分CA中的晶体管和与其连接的数据存储部DSP可以组成一对单位单元。单位单元可以存储逻辑数据。形成在每个虚设有源部分DCA中的晶体管和与其连接的数据存储部DSP可以组成一对虚设单元。虚设单元不起存储逻辑数据的单位单元的作用。
在一示例实施方式中，源极线SL可以设置在每个单元子组70的中心，如图3A所示。换言之，在每个单元子组70中，设置在源极线SL一侧的位线BL的数目可以等于设置在源极线SL另一侧的位线BL的数目。然而，本发明构思的示例实施方式不限于此。
根据上述半导体存储器件，在一个单元阵列块中，有源部分CA和DCA沿行和列布置在基板100上，并且一对单元在每个有源部分CA和DCA处实现。一个单元阵列块中的有源部分CA和DCA被分为多个单元子组70，每个单元子组70包括设置在由虚设有源部分DCA组成的所述行上方的源极线SL以及分别设置在由单元有源部分CA组成的多个行上方的多条位线BL。在每个单元子组70中，源极线SL电连接到第一掺杂区SD1（即，单元的晶体管的源极端子）。另外，分别包括在单元子组70中的源极线SL被彼此独立地控制。因而，可以实现具有高操作速度、低功耗和高集成度的半导体存储器件。
同时，源极线SL可以设置在单元子组70中除了中心之外的另一位置处。这将参考图4被描述。
图4是示出根据本发明构思的示例实施方式的半导体存储器件的修改示例的平面图。
参考图4，源极线SL可以设置在每个单元子组70中的多条位线BL的一侧。换言之，源极线SL可以设置在每个单元子组70的边缘。在该情形下，被分成虚设有源部分DCA的虚设有源线图案DALP设置在源极线SL下面。备选地，在每个单元子组70中，源极线SL可以设置在位线BL之间，设置在源极线SL的一侧的位线BL的数目可以不同于设置在源极线SL的另一侧的位线的数目。结果，源极线SL可以设置在每个单元子组70中的任意位置处。然而，在本修改示例中，在每个单元子组70中源极线SL和位线BL也等间隔地布置。
在图3A、图3B和图3C中，源极插塞140的宽度可以小于局部互连线LCL的宽度。备选地，源极插塞可具有不同的宽度。这将参考图5A和图5B被更详细地描述。
图5A是示出根据本发明构思的示例实施方式的半导体存储器件的另一修改示例的平面图。图5B是沿图5A的线IV-IV'截取的截面图。为了说明的容易和方便，图5A示出了其中一个单元子组70。
参考图5A和图5B，源极插塞140a可以穿透位于源极线SL与每个局部互连线LCL之间的第三层间电介质层135和第二层间电介质层125。源极插塞140a可以在平面图中在源极线SL的纵向方向上延伸。因而，在源极线SL的纵向方向（即，第一方向D1）上，源极插塞140a的底表面的宽度可以大于局部互连线LCL的宽度。结果，源极插塞140a与局部互连线LCL之间的接触区域可以增加以减小源极线SL与第一掺杂区SD1之间的电阻值。因而，半导体存储器件的操作速度可以进一步提高。在一示例实施方式中，源极插塞140a可以接触与其相邻的虚设单元的数据存储部。
接着，将参考附图更详细地描述数据存储部DSP。
图6A是示出根据本发明构思的示例实施方式的半导体存储器件数据存储部的一示例的截面图。
参考图6A，根据本示例的数据存储部DSP可以包括参考图案HRM、自由图案HFM、和设置在参考图案HRM与自由图案HFM之间的隧道势垒图案TBP。参考图案HRM具有被固定在一个方向上的磁化方向HFD。自由图案HFM具有配置为可平行于或反平行于参考图案HRM的磁化方向HFD变化的磁化方向HCD。参考图案HRM的磁化方向HFD和自由图案HFM的磁化方向HCD可以平行于隧道势垒图案TBP的与自由图案HFM接触的表面。
如果自由图案HFM的磁化方向HCD平行于参考图案HRM的磁化方向HFD，则数据存储部DSP可具有第一电阻值。如果自由图案HFM的磁化方向HCD反平行于参考图案HRM的磁化方向HFD，则数据存储部DSP可具有大于第一电阻值的第二电阻值。数据存储部DSP可以通过利用第一和第二电阻值之间的差而存储逻辑数据。自由图案HFM的磁化方向HCD可以通过编程电流中电子的自旋扭矩而改变。
参考图案HRM和自由图案HFM可以包括铁磁材料。参考图案HRM还可以包括钉扎参考图案HRM中的铁磁材料的磁化方向的反铁磁性材料。隧道势垒图案TBP可以包括镁氧化物、钛氧化物、铝氧化物、镁-锌氧化物和镁-硼氧化物的至少一种。
数据存储部DSP还可以包括底部电极BE和顶部电极TE。参考图案HRM、隧道势垒图案TBP和自由图案HFM可以设置在底部电极BE和顶部电极TE之间。如图6A所示，参考图案HRM可以设置在隧道势垒图案TBP下面，自由图案HFM可以设置在隧道势垒图案TBP上。备选地，自由图案HFM可以设置在隧道势垒图案TBP下面，参考图案HRM可以设置在隧道势垒图案TBP上。底部电极BE和顶部电极TE可以包括导电金属氮化物（例如，钛氮化物、钽氮化物和/或钨氮化物）
图6B是示出根据本发明构思的示例实施方式的半导体存储器件的数据存储部的另一示例的截面图。
参考图6B，根据本示例的数据存储部DSPa可以包括参考垂直图案VRM、自由垂直图案VFM、和设置在参考垂直图案VRM与自由垂直图案VFM之间的隧道势垒图案TBP。参考垂直图案VRM可具有被固定在一个方向上的磁化方向VFD。自由垂直图案VFM可具有配置为可平行于或反平行于参考垂直图案VRM的磁化方向VFD变化的磁化方向VCD。这里，参考垂直图案VRM的磁化方向VFD和自由垂直图案VFM的磁化方向VCD可以垂直于隧道势垒图案TBP的与自由垂直图案VFM接触的一个表面。
参考垂直图案VRM和自由垂直图案VFM可以包括以下材料的至少一种：垂直磁性材料（例如，CoFeTb、CoFeGd和/或CoFeDy）、具有L10结构的垂直磁性材料、密排六方（HCP）晶格结构的CoPt和垂直磁结构。具有L10结构的垂直磁性材料可以包括L10结构的FePt、L10结构的FePd、L10结构的CoPd和/或L10结构的CoPt。垂直磁结构可以包括交替且重复层叠的磁性层和非磁性层。例如，垂直磁结构可以包括(Co/Pt)n、(CoFe/Pt)n、(CoFe/Pd)n、(Co/Pd)n、(Co/Ni)n、(CoNi/Pt)n、(CoCr/Pt)n和(CoCr/Pd)n（其中n是交替层叠的磁性层和非磁性层的层叠数）的至少一种。参考垂直图案VRM可以比自由垂直图案VFM厚，和/或参考垂直图案VRM的矫顽力可以大于自由垂直图案VFM的矫顽力。
图6C是示出根据本发明构思的示例实施方式的半导体存储器件的数据存储部的又一示例的截面图。
参考图6C，根据本示例的数据存储部DSPb可以包括顺序层叠的相变材料图案PCM和顶部电极TE。相变材料图案PCM的相位可以根据所供给的热的温度和/或热的供给时间而变为晶态或非晶态。晶态的相变材料图案PCM可具有比非晶态的相变材料图案PCM低的电阻率。数据存储部DSPb可以利用晶态的电阻率和非晶态的电阻率之间的差来存储逻辑数据。在一示例实施方式中，接触相变材料图案PCM的接触插塞130可以用作加热器电极。相变材料图案PCM可以包括至少一种硫族化物元素诸如碲（Te）和硒（Se）。
图6D是示出根据本发明构思的示例实施方式的半导体存储器件的数据存储部的再一示例的截面图。
参考图6D，根据本示例的数据存储部DSPc可以包括底部电极BEa、顶部电极TEa、和设置在底部电极BEa与顶部电极TEa之间的过渡金属氧化物图案TMO。至少一个电路径EP可以通过编程操作在过渡金属氧化物图案TMO中产生或从其消失。电路径EP的两端可以分别连接到底部电极BEa和顶部电极TEa。如果在过渡金属氧化物图案TMO中产生电路径EP，则数据存储部DSPc可具有低电阻值。如果电路径EP不存在于过渡金属氧化物图案TMO中，则数据存储部DSPc可具有高电阻值。数据存储部DSPc可以利用由电路径EP引起的电阻值之间的差来存储逻辑数据。
例如，过渡金属氧化物图案TMO可以包括铌氧化物、钛氧化物、镍氧化物、锆氧化物、钒氧化物、（Pr,Ca)MnO3(PCMO)、锶-钛氧化物、钡-锶-钛氧化物、锶-锆氧化物、钡-锆氧化物和钡-锶-锆氧化物中的至少一种。底部电极BEa和顶部电极Tea可以包括导电金属氮化物（例如，钛氮化物、钽氮化物和/或钨氮化物）、过渡金属（例如，钛和/或钽）和稀土金属（例如，钌和/或铂）中的至少一种。
接着，将参考附图描述根据实施方式的半导体存储器件的制造方法。
图7A至图9A是示出根据本发明构思的示例实施方式的半导体存储器件的制造方法的平面图。图7B至图9B是分别沿图7A至图9A的线I-I'和II-II'截取的截面图。图7C至图9C是分别沿图7A至图9A的线III-III'截取的截面图。
参考图7A、图7B和图7C，器件隔离图案105可以形成在基板100中或其上以限定在第一方向D1上彼此平行地延伸的有源线图案ALP和DALP。有源线图案ALP和DALP可以用第一导电类型的掺杂剂掺杂。有源线图案ALP和DALP可以被分为多个单元子组70。每个单元子组70的有源线图案ALP和DALP可以包括虚设有源线图案DALP和多个单元有源线图案ALP。
器件隔离图案105和有源线图案ALP和DALP可以被图案化以形成隔离槽108和单元槽107。每个单元有源线图案ALP可以通过隔离槽108被分成多个单元有源部分CA，每个虚设有源线图案DALP可以通过隔离槽108被分成多个虚设有源部分DCA。单元槽107可以交叉有源部分CA和DCA。
隔离槽108和单元槽107可以彼此平行地在垂直于第一方向D1的第二方向D2上延伸。单元栅绝缘层110和隔离栅绝缘层111可以分别形成在每个单元槽107和每个隔离槽108中。单元栅绝缘层110和隔离栅绝缘层111可以被同时形成。
随后，导电层可以形成为填充基板100上的单元槽107和隔离槽108，然后导电层可以被平坦化以在单元槽107和隔离槽108中形成单元栅电极CG和隔离栅电极IG。单元栅电极和隔离栅电极的顶表面可以凹进以低于有源部分CA和DCA的顶表面。接着，盖绝缘层可以形成为填充栅电极CG和IG上的单元槽107和隔离槽108，然后盖绝缘层可以被平坦化以形成盖绝缘图案115。
第二导电类型的掺杂剂可以利用盖绝缘图案115作为掩模被注入有源部分CA和DCA中，因此形成第一和第二掺杂区SD1和SD2。
参考图8A、图8B和图8C，局部互连线LCL可以形成在基板100上。在每个单元子组70中，每条局部互连线LCL可以连接到沿第二方向D2布置的第一掺杂区SD1。多条局部互连线LCL可以彼此平行地形成在每个单元子组70中。其中一个单元子组70中的局部互连线LCL与其它单元子组70中的局部互连线LCL间隔开。
第一层间电介质层120可以形成在基板100上。在一示例实施方式中，第一层间电介质层120可以被图案化以形成局部槽，然后导电层可以形成为填充该局部槽。导电层可以被平坦化直到暴露第一层间电介质层120。因而，局部互连线LCL可以分别形成在局部槽中。在另一示例实施方式中，导电层可以形成在基板100上，然后导电层可以被图案化以形成局部互连线LCL。此后，第一层间电介质层120可以形成在具有局部互连线LCL的基板100上，然后第一层间电介质层120可以被平坦化直到暴露局部互连线LCL。
参考图9A、图9B和图9C，第二层间电介质层125可以形成在第一层间电介质层120和局部互连线LCL上。接触插塞130可以形成为依次穿透第二层间电介质层125和第一层间电介质层120。接触插塞130可以分别电连接到第二掺杂区SD2。
多个数据存储部DSP可以形成在第二层间电介质层125上。数据存储部DSP可以分别连接到接触插塞130的顶表面。数据存储部DSP可以是图6A至图6D中示出的数据存储部的其中之一。
第三层间电介质层135可以形成在基板100上。在一示例实施方式中，第三层间电介质层135可以被平坦化直到暴露数据存储部DSP的顶表面，如图9A至图9C所示。在另一示例实施方式中，第三层间电介质层135的顶表面可以被平坦化，被平坦化的第三层间电介质层135可以覆盖数据存储部DSP的顶表面。
随后，源极插塞140可以形成为依次穿透第三层间电介质层135和第二层间电介质层125。每个源极插塞140可以连接到每条局部互连线LCL。源极插塞140可以形成在局部互连线LCL的与虚设有源部分DCA交叠的一部分上。更详细地，源极插塞140可以连接到局部互连线LCL的与虚设有源部分DCA的第一掺杂区SD1连接的部分。换言之，源极插塞140可以与虚设有源部分DCA的第一掺杂区SD1交叠。
接着，导电层可以形成在第三层间电介质层135、数据存储部DSP和源极插塞140上，然后该导电层可以被图案化以形成图3A的位线BL和源极线SL。因而，可以实现图3A、图3B和图3C中示出的半导体存储器件。在另一示例实施方式中，位线BL和源极线SL以及单元有源线图案ALP和虚设有源线图案DALP可以如图4所示地形成。在再一示例实施方式中，源极插塞140可以形成为具有与图5A和图5B的源极插塞140a相同的结构。
根据上述示例实施方式的半导体存储器件可以利用各种封装技术被封装。例如，根据上述示例实施方式的半导体存储器件可以使用以下的任意一种被封装：层叠封装（POP）技术、球栅阵列封装（BGA）技术、芯片级封装（CSP）技术、带引线的塑料芯片载体封装（PLCC）技术、塑料双列直插式封装（PDIP）技术、窝伏尔组件中管芯封装技术、晶片形式的管芯封装技术、板上芯片封装（COB）技术、陶瓷双列直插式封装（CERDIP）技术、塑料公制四方扁平封装（PMQFP）技术、塑料四方扁平封装（PQFP）技术、小外形封装（SOIC）技术、紧缩小外形封装（SSOP）技术、薄型小外形封装（TSOP）技术、薄型四方扁平封装（TQFP）技术、系统级封装（SIP）技术、多芯片封装（MCP）技术、晶片级制造封装（WFP）技术以及晶片级堆栈封装（WSP）技术。
其中安装有根据上述示例实施方式的其中之一的半导体存储器件的封装还可以包括控制半导体存储器件的至少一个半导体器件（例如控制器和/或逻辑器件）。
图10是示出包括根据本发明构思的示例实施方式的半导体存储器件的电子系统的一示例的示意性框图。
参考图10，根据示例实施方式的电子系统1100可以包括控制器1110、输入/输出（I/O）单元1120、存储器件1130、接口单元1140以及数据总线1150。控制器1110、I/O单元1120、存储器件1130和接口单元1140中的至少两个可以通过数据总线1150彼此通信。数据总线1150可以相应于电信号通过其被传输的路径。
控制器1110可以包括微处理器、数字信号处理器、微控制器或其它逻辑器件的至少之一。其它逻辑器件可具有与微处理器、数字信号处理器和微控制器中的任何一个类似的功能。I/O单元1120可以包括键区、键盘和/或显示单元。存储器1130可以存储数据和/或命令。存储器件1130可以包括根据上述示例实施方式的半导体存储器件的至少一个。接口单元1140可以传送电数据到通信网络或可以自通信网络接收电数据。接口单元1140可以通过无线或电缆操作。例如，接口单元1140可以包括用于无线通信的天线或用于电缆通信的收发器。虽然图中未示出，但是电子系统1100还可以包括用作改善控制器1110的操作的高速缓冲存储器的快速DRAM器件和/或快速SRAM器件。
电子系统1100可以应用于个人数字助理（PDA）、便携式计算机、上网本、无线电话、移动式电话、数字音乐播放器、存储卡或其它电子产品。其它电子产品也可以通过无线接收或传送信息数据。
图11是示出包括根据本发明构思的示例实施方式的半导体存储器件的存储卡的一示例的示意性框图。
参考图11，根据示例实施方式的存储卡1200可以包括存储器件1210。存储器件1210可以包括根据上述示例实施方式的半导体存储器件的至少一个。存储卡1200可以包括控制主机与存储器件1210之间的数据通信的存储控制器1220。
存储控制器1220可以包括控制存储卡1200的总体操作的中央处理器（CPU）1222。此外，存储控制器1220可以包括用作CPU1222的操作存储器的SRAM器件1221。此外，存储控制器1220还可以包括主机接口单元1223和存储接口单元1225。主机接口单元1223可以配置为包括存储卡1200和主机之间的数据通信协议。存储接口单元1225可以将存储控制器1220连接到存储器件1210。存储控制器1220还可以包括错误检查和校正（ECC）块1224。ECC块1224可以检测并纠正从存储器件1210读出的数据中的错误。即使在图中未示出，但是存储卡1200还可以包括存储代码数据以与主机连接的只读存储器ROM（未示出）。存储卡1200可以用作便携式数据存储卡。备选地，存储卡1200可以被实现为用作计算机系统的硬盘的固态盘（SSD）。
如上所述，单元阵列块中的单位单元可以被分为多个单元子组，源极线可以设置在每个单元子组中。源极线电连接到每个单元子组的单位单元的源极端子。因而，分别包括在单元子组中的源极线可以被彼此独立地控制。结果，半导体存储器件的功耗可以减少，并且半导体存储器件的操作速度可以提高。
另外，源极线和与其相邻的位线之间的距离等于彼此相邻的位线之间的距离。换言之，源极线和位线可以等间隔地布置。因而，可以实现高集成的半导体存储器件。此外，每个单元子组包括多条位线。换言之，在每个单元子组中，多条位线可以共用源极线，从而可以进一步提高半导体存储器件的集成度。
此外，分别包括在单元子组中的源极线可以被彼此独立地控制。因而，如果产生坏的单元，则可以用冗余单元仅修复包括所述坏的单元的单元子组。结果，在半导体存储器件中，被冗余单元占据的区域可以减少，从而可以提高修复工艺的效率。
前述是示例实施方式的说明，将不应理解为限制示例实施方式。虽然已经描述了几个示例实施方式，但是本领域的技术人员将容易地理解，许多变形在示例实施方式中是可能的，而实质上不脱离本新颖教导。因此，所有这样的变形旨在包括于如在权利要求所限定的本公开的范围内。因此，将理解，上述是对各种示例实施方式的说明且不被理解为限于所公开的特定示例实施方式，所公开的示例实施方式的变形以及其它示例实施方式旨在包括于权利要求的范围内。
本申请要求享有2012年11月6日在韩国知识产权局提交的韩国专利申请No.10-2012-0124946的优先权，其全部内容通过引用结合于此。

Claims (29)

1.一种半导体存储器件，包括：
在一个单元阵列块中的多个单位单元，沿行和列二维地布置，所述单位单元被分为多个单元子组，每个所述单元子组包括组成多个所述行的所述单位单元，每个所述单位单元包括选择元件和数据存储部；
字线，连接到组成每个所述列的所述单位单元的所述选择元件的栅电极；
多条位线，连接到组成所述行的所述单位单元的所述数据存储部，所述位线交叉所述字线；以及
在每个所述单元子组中的源极线，所述源极线电连接到在每个所述单元子组中包括的所述单位单元的所述选择元件的源极端子，所述源极线与所述位线中的一条被选位线相邻，
其中所述源极线平行于所述位线；以及
其中所述源极线和所述被选位线之间的距离等于彼此相邻的所述位线之间的距离。
2.根据权利要求1所述的半导体存储器件，其中分别包括在所述单元子组中的所述源极线被彼此独立地控制。
3.根据权利要求2所述的半导体存储器件，其中所述半导体存储器件配置为在从编程操作和读出操作中选出的操作中，施加参考电压到所述多个单元子组中的被选单元子组的所述源极线；和
其中所述半导体存储器件配置为在所述操作中施加不同于所述参考电压的电压到所述多个单元子组中未被选择的单元子组的所述源极线或将其浮置。
4.根据权利要求1所述的半导体存储器件，还包括：
在每个所述单元子组中的多条局部互连线，所述局部互连线在所述字线的纵向方向上彼此平行地延伸，
其中每条所述局部互连线连接到在所述字线的纵向方向上布置的所述单位单元的所述源极端子；
其中在每个所述单元子组中，所述源极线交叉所述局部互连线并且连接到所述局部互连线；和
其中一个所述单元子组中的所述局部互连线与其它单元子组中的所述局部互连线分离。
5.根据权利要求4所述的半导体存储器件，其中组成每列的所述单位单元被分为分别包括在所述多个单元子组中的多个子列；以及
其中所述子列成对地布置，和
在每个所述单元子组中，成对的所述子列的每个中的所述单位单元共用其中一条所述局部互连线并且关于所共用的局部互连线对称。
6.根据权利要求1所述的半导体存储器件，还包括：
在每个所述单元子组中的虚设行，所述虚设行包括在平行于所述行的方向上布置的多个虚设单元，
其中所述虚设行中的所述虚设单元的数据存储部连接到所述源极线。
7.根据权利要求6所述的半导体存储器件，其中所述虚设行与所述行中的选择行相邻，
所述虚设行和所述选择行之间的距离等于彼此相邻的所述行之间的距离。
8.根据权利要求1所述的半导体存储器件，其中在每个所述单元子组中包括的所述位线的数目是至少四条。
9.根据权利要求1所述的半导体存储器件，其中在每个所述单元子组中，设置在所述源极线一侧的位线的数目等于设置在所述源极线另一侧的位线的数目。
10.一种半导体存储器件，包括：
基板，包括在一个单元阵列块中沿行和列二维布置的多个有源部分，所述有源部分被分为多个单元子组，每个所述单元子组包括组成多个所述行的所述有源部分；
成对的单元栅电极，与组成每个所述列的所述有源部分交叉，所述成对的单元栅电极与所述有源部分绝缘；
第一掺杂区，在每个所述有源部分中在所述成对的单元栅电极之间；
成对的第二掺杂区，每个第二掺杂区分别在每个所述有源部分的两个边缘部分中，在平面图中所述成对的单元栅电极在所述成对的第二掺杂区之间；
多个数据存储部，每个分别电连接到所述成对的第二掺杂区；和
在所述数据存储部上的导线，电连接到每个所述行中的所述有源部分的所述第二掺杂区，所述导线平行于每个所述行延伸，
其中每个所述单元子组中的所述导线包括源极线和多条位线；以及
其中所述源极线电连接到每个所述单元子组中的所述第一掺杂区。
11.根据权利要求10所述的半导体存储器件，其中分别包括在所述多个单元子组中的所述源极线被彼此独立地控制。
12.根据权利要求10所述的半导体存储器件，其中所述行关于彼此等间隔地布置，
所述导线关于彼此等间隔地布置，和
所述导线在从所述基板的顶表面起的同一水平上。
13.根据权利要求10所述的半导体存储器件，还包括：
在每个所述单元子组中在所述基板上的多条局部互连线，
其中每条所述局部互连线连接到每个单元子组内的每个列的所述有源部分中的所述第一掺杂区；
其中所述源极线交叉所述局部互连线并且电连接到每个所述单元子组中的所述局部互连线；和
其中，一个所述单元子组中的所述局部互连线与其它单元子组中的所述局部互连线分离。
14.根据权利要求13所述的半导体存储器件，还包括：
源极插塞，在所述源极线与每条所述局部互连线之间。
15.根据权利要求14所述的半导体存储器件，其中所述源极插塞的底表面的宽度小于每条所述局部互连线在所述源极线的纵向方向上的宽度。
16.根据权利要求14所述的半导体存储器件，其中所述源极插塞的底表面的宽度大于每条所述局部互连线在所述源极线的纵向方向上的宽度。
17.根据权利要求10所述的半导体存储器件，其中在每个所述单元子组中所述位线的数目是至少四条。
18.根据权利要求10所述的半导体存储器件，其中所述位线下面的所述有源部分是单元有源部分；
其中一对单位单元由形成在每个所述单元有源部分中的所述成对的单元栅电极和第一和第二掺杂区以及与其连接的所述数据存储部组成；
其中所述源极线下面的所述有源部分是虚设有源部分；和
其中一对虚设单元由形成在每个所述虚设有源部分中的所述成对的单元栅电极和所述第一和第二掺杂区以及与其连接的所述数据存储部组成。
19.根据权利要求10所述的半导体存储器件，其中所述成对的单元栅电极位于单元槽中，每个单元槽分别交叉每个所述列的所述有源部分。
20.根据权利要求10所述的半导体存储器件，还包括：
在所述一个单元阵列块中在所述基板中或基板上的多个器件隔离图案，以限定在一个方向上彼此平行地延伸的有源线图案；和
在隔离槽中的多个隔离栅电极，所述隔离槽分别交叉彼此平行的所述有源线图案和所述器件隔离图案，所述隔离栅电极与所述有源线图案绝缘，
其中所述隔离栅电极将每个所述有源线图案划分成组成每个所述行的所述有源部分。
21.一种半导体存储器件，包括：
基板，包括在一个单元阵列块中沿着在第一方向上延伸的行和在第二方向上延伸的列二维布置的多个单位单元，所述单位单元被分为多个单元子组，每个所述单元子组包括组成多个所述行的所述单位单元，所述单位单元包括在每个所述行中沿所述第一方向交替地布置在所述基板中的多个栅电极和掺杂区；
多个数据存储部，每个分别连接到所述掺杂区中的多个第一类型的掺杂区；和
多条导线，在所述第一方向上延伸并且每个均经由所述数据存储部电连接到所述第一类型的掺杂区，所述第二方向交叉所述第一方向；
其中，在每个所述单元子组中，所述导线当中的第一导线电连接到所述掺杂区当中的第二类型的掺杂区。
22.根据权利要求21所述的半导体存储器件，其中所述半导体存储器件配置为独立地控制分别包括在所述单元子组中的所述第一导线。
23.根据权利要求21所述的半导体存储器件，其中，在每个所述单元子组中，所述导线当中的多条第二导线配置为与所述第二类型的掺杂区电隔离。
24.根据权利要求23所述的半导体存储器件，其中所述多个单位单元包括至少两个晶体管，
所述至少两个晶体管的每个由所述栅电极的其中之一、所述第一类型的掺杂区的其中之一以及所述第二类型的掺杂区的其中之一组成，以及
所述至少两个晶体管共用所述第二类型的掺杂区的所述其中之一。
25.根据权利要求24所述的半导体存储器件，其中组成每个所述列的所述至少两个晶体管是所述单位单元的选择元件。
26.根据权利要求21所述的半导体存储器件，其中所述单位单元是电阻可从第一电阻状态变化为第二电阻状态的多个存储单元。
27.根据权利要求21所述的半导体存储器件，还包括：
在每个所述单元子组中的单个局部互连线，所述第一导线经由所述单个局部互连线电连接到所述第二类型的掺杂区，
其中，一个所述单元子组中的所述局部互连线与邻近于所述一个单元子组的单元子组中的所述局部互连线电隔离。
28.根据权利要求27所述的半导体存储器件，其中在每个所述单元子组中组成多个所述行的所述单位单元共用所述第一导线。
29.根据权利要求21所述的半导体存储器件，还包括：
多个栅绝缘层，每个栅绝缘层分别将所述栅电极的其中之一与所述掺杂区绝缘，
其中所述栅绝缘层共形地形成在所述相应的栅电极上，
所述行关于彼此等间隔地布置，
所述导线关于彼此等间隔地布置，和
所述导线在从所述基板的顶表面起的同一水平上。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106449595A (zh) * 2015-08-07 2017-02-22 三星电子株式会社 具有密集间隔的位线的半导体存储器件
CN107534043A (zh) * 2015-05-13 2018-01-02 松下知识产权经营株式会社 半导体存储装置
CN109256377A (zh) * 2017-07-14 2019-01-22 三星电子株式会社 半导体器件
CN109616474A (zh) * 2017-09-29 2019-04-12 三星电子株式会社 半导体存储器件
CN110970064A (zh) * 2018-09-28 2020-04-07 耐能智慧股份有限公司 存储器单元和用于控制存储器单元的方法
WO2020258130A1 (en) * 2019-06-27 2020-12-30 Yangtze Memory Technologies Co., Ltd. Novel 3d nand memory device and method of forming the same
CN112447219A (zh) * 2019-09-02 2021-03-05 联华电子股份有限公司 存储器布局结构

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102098244B1 (ko) 2014-02-04 2020-04-07 삼성전자 주식회사 자기 메모리 소자
KR102124209B1 (ko) 2014-04-14 2020-06-18 삼성전자주식회사 반도체 메모리 장치
US9349952B1 (en) * 2014-12-08 2016-05-24 Sony Corporation Methods for fabricating a memory device with an enlarged space between neighboring bottom electrodes
FR3050861B1 (fr) 2016-04-29 2020-05-29 Commissariat A L'energie Atomique Et Aux Energies Alternatives Memoire resistive unipolaire
KR102506791B1 (ko) * 2016-09-05 2023-03-08 에스케이하이닉스 주식회사 파워 분배 네트워크 개선을 위한 반도체 장치
US10755779B2 (en) 2017-09-11 2020-08-25 Silicon Storage Technology, Inc. Architectures and layouts for an array of resistive random access memory cells and read and write methods thereof
US10686014B2 (en) 2018-06-26 2020-06-16 International Business Machines Corporation Semiconductor memory device having a vertical active region
US10510392B1 (en) * 2018-07-27 2019-12-17 GlobalFoundries, Inc. Integrated circuits having memory cells with shared bit lines and shared source lines
US20230115833A1 (en) * 2020-04-15 2023-04-13 Sony Semiconductor Solutions Corporation Semiconductor storage apparatus
WO2022102283A1 (ja) * 2020-11-11 2022-05-19 ソニーセミコンダクタソリューションズ株式会社 半導体記憶装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102194816A (zh) * 2010-01-20 2011-09-21 三星电子株式会社 用于向共源极线施加独立的偏置电压的半导体装置
US20110233661A1 (en) * 2010-03-23 2011-09-29 Kabushiki Kaisha Toshiba Semiconductor memory device with fin
US20110249485A1 (en) * 2010-04-12 2011-10-13 Kabushiki Kaisha Toshiba Resistance-change memory

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6611455B2 (en) 2001-04-20 2003-08-26 Canon Kabushiki Kaisha Magnetic memory
US7002827B1 (en) * 2003-02-10 2006-02-21 Virage Logic Corporation Methods and apparatuses for a ROM memory array having a virtually grounded line
US7902598B2 (en) * 2005-06-24 2011-03-08 Micron Technology, Inc. Two-sided surround access transistor for a 4.5F2 DRAM cell
DE102005046774B4 (de) 2005-09-29 2011-11-10 Altis Semiconductor Halbleiterspeicher-Einrichtung mit vergrabenem Masse-Kontakt und Verfahren zu deren Herstellung
JP5157448B2 (ja) * 2005-10-19 2013-03-06 富士通株式会社 抵抗記憶素子及び不揮発性半導体記憶装置
JP4764142B2 (ja) * 2005-11-11 2011-08-31 株式会社東芝 半導体記憶装置
JP2007184063A (ja) * 2006-01-10 2007-07-19 Renesas Technology Corp 不揮発性半導体記憶装置
JP4344372B2 (ja) * 2006-08-22 2009-10-14 シャープ株式会社 半導体記憶装置及びその駆動方法
JP2008130995A (ja) * 2006-11-24 2008-06-05 Toshiba Corp 半導体記憶装置
JP5056847B2 (ja) * 2007-03-09 2012-10-24 富士通株式会社 不揮発性半導体記憶装置及びその読み出し方法
US7852662B2 (en) 2007-04-24 2010-12-14 Magic Technologies, Inc. Spin-torque MRAM: spin-RAM, array
US7995378B2 (en) 2007-12-19 2011-08-09 Qualcomm Incorporated MRAM device with shared source line
KR101095080B1 (ko) 2008-05-28 2011-12-20 주식회사 하이닉스반도체 Ｍｒａｍ 제조 방법 및 ｍｒａｍ
US8144509B2 (en) 2008-06-27 2012-03-27 Qualcomm Incorporated Write operation for spin transfer torque magnetoresistive random access memory with reduced bit cell size
US8004872B2 (en) 2008-11-17 2011-08-23 Seagate Technology Llc Floating source line architecture for non-volatile memory
KR101057724B1 (ko) 2009-05-13 2011-08-18 주식회사 하이닉스반도체 반도체 메모리 장치와 그의 구동 방법
US8427864B2 (en) * 2009-06-03 2013-04-23 Hitachi, Ltd. Semiconductor storage device
JP2011192345A (ja) 2010-03-15 2011-09-29 Fujitsu Ltd スピン注入型ｍｒａｍ、並びにその書き込み方法及び読み出し方法
US8432727B2 (en) 2010-04-29 2013-04-30 Qualcomm Incorporated Invalid write prevention for STT-MRAM array
JP5190499B2 (ja) 2010-09-17 2013-04-24 株式会社東芝 半導体記憶装置
KR20130017647A (ko) * 2011-08-11 2013-02-20 삼성전자주식회사 가변 저항 메모리 장치의 제조 방법
KR101920626B1 (ko) * 2011-08-16 2018-11-22 삼성전자주식회사 정보 저장 장치 및 그 제조 방법
JP2012094929A (ja) 2012-02-17 2012-05-17 Spansion Llc 半導体メモリ及びその製造方法
KR101942275B1 (ko) * 2012-04-18 2019-01-25 삼성전자주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US9385304B2 (en) * 2013-09-10 2016-07-05 Kabushiki Kaisha Toshiba Magnetic memory and method of manufacturing the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102194816A (zh) * 2010-01-20 2011-09-21 三星电子株式会社 用于向共源极线施加独立的偏置电压的半导体装置
US20110233661A1 (en) * 2010-03-23 2011-09-29 Kabushiki Kaisha Toshiba Semiconductor memory device with fin
US20110249485A1 (en) * 2010-04-12 2011-10-13 Kabushiki Kaisha Toshiba Resistance-change memory

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107534043A (zh) * 2015-05-13 2018-01-02 松下知识产权经营株式会社 半导体存储装置
CN107534043B (zh) * 2015-05-13 2020-10-27 松下半导体解决方案株式会社 半导体存储装置
CN106449595B (zh) * 2015-08-07 2022-06-28 三星电子株式会社 具有密集间隔的位线的半导体存储器件
CN106449595A (zh) * 2015-08-07 2017-02-22 三星电子株式会社 具有密集间隔的位线的半导体存储器件
CN109256377A (zh) * 2017-07-14 2019-01-22 三星电子株式会社 半导体器件
CN109256377B (zh) * 2017-07-14 2023-10-17 三星电子株式会社 半导体器件
CN109616474A (zh) * 2017-09-29 2019-04-12 三星电子株式会社 半导体存储器件
CN109616474B (zh) * 2017-09-29 2023-10-10 三星电子株式会社 半导体存储器件
CN110970064A (zh) * 2018-09-28 2020-04-07 耐能智慧股份有限公司 存储器单元和用于控制存储器单元的方法
US11088166B2 (en) 2019-06-27 2021-08-10 Yangtze Memory Technologies Co., Ltd. 3D NAND memory device and method of forming the same
WO2020258130A1 (en) * 2019-06-27 2020-12-30 Yangtze Memory Technologies Co., Ltd. Novel 3d nand memory device and method of forming the same
US11563029B2 (en) 2019-06-27 2023-01-24 Yangtze Memory Technologies Co., Ltd. 3D NAND memory device and method of forming the same
US11616077B2 (en) 2019-06-27 2023-03-28 Yangtze Memory Technologies Co., Ltd. 3D NAND memory device and method of forming the same
CN112447219A (zh) * 2019-09-02 2021-03-05 联华电子股份有限公司 存储器布局结构

Also Published As

Publication number Publication date
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