KR101920626B1 - 정보 저장 장치 및 그 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title description 10
- 238000013500 data storage Methods 0.000 title description 2
- 239000000758 substrate Substances 0.000 claims abstract description 70
- 238000002955 isolation Methods 0.000 claims abstract description 58
- 238000003860 storage Methods 0.000 claims abstract description 38
- 238000000926 separation method Methods 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims description 58
- 239000010410 layer Substances 0.000 description 155
- 230000002093 peripheral effect Effects 0.000 description 67
- 230000008569 process Effects 0.000 description 42
- 239000011229 interlayer Substances 0.000 description 38
- 239000004065 semiconductor Substances 0.000 description 35
- 230000005291 magnetic effect Effects 0.000 description 30
- 229910052751 metal Inorganic materials 0.000 description 21
- 239000002184 metal Substances 0.000 description 21
- 239000000463 material Substances 0.000 description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 17
- 229910052710 silicon Inorganic materials 0.000 description 17
- 239000010703 silicon Substances 0.000 description 17
- 125000006850 spacer group Chemical group 0.000 description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 229910052814 silicon oxide Inorganic materials 0.000 description 14
- 229910052581 Si3N4 Inorganic materials 0.000 description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 13
- 238000005530 etching Methods 0.000 description 12
- 239000012535 impurity Substances 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 11
- 229910021332 silicide Inorganic materials 0.000 description 10
- 230000010354 integration Effects 0.000 description 9
- 150000004767 nitrides Chemical class 0.000 description 9
- 230000004888 barrier function Effects 0.000 description 8
- 150000001875 compounds Chemical class 0.000 description 8
- 238000000059 patterning Methods 0.000 description 8
- 238000005468 ion implantation Methods 0.000 description 7
- 230000005415 magnetization Effects 0.000 description 7
- XEEYBQQBJWHFJM-UHFFFAOYSA-N iron Substances [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 5
- 239000007769 metal material Substances 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000007667 floating Methods 0.000 description 4
- 239000011810 insulating material Substances 0.000 description 4
- 230000000149 penetrating effect Effects 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- -1 tungsten nitride Chemical class 0.000 description 3
- 229910003321 CoFe Inorganic materials 0.000 description 2
- 229910052692 Dysprosium Inorganic materials 0.000 description 2
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 description 2
- 229910016629 MnBi Inorganic materials 0.000 description 2
- 229910016964 MnSb Inorganic materials 0.000 description 2
- 101710130181 Protochlorophyllide reductase A, chloroplastic Proteins 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- PGTXKIZLOWULDJ-UHFFFAOYSA-N [Mg].[Zn] Chemical compound [Mg].[Zn] PGTXKIZLOWULDJ-UHFFFAOYSA-N 0.000 description 2
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 239000005388 borosilicate glass Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910000424 chromium(II) oxide Inorganic materials 0.000 description 2
- 238000012937 correction Methods 0.000 description 2
- 239000003302 ferromagnetic material Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 229910052742 iron Inorganic materials 0.000 description 2
- 239000011777 magnesium Substances 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910019236 CoFeB Inorganic materials 0.000 description 1
- 101100028951 Homo sapiens PDIA2 gene Proteins 0.000 description 1
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 1
- 229910017231 MnTe Inorganic materials 0.000 description 1
- 102100036351 Protein disulfide-isomerase A2 Human genes 0.000 description 1
- 229910019041 PtMn Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000002885 antiferromagnetic material Substances 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- QYHKLBKLFBZGAI-UHFFFAOYSA-N boron magnesium Chemical compound [B].[Mg] QYHKLBKLFBZGAI-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007687 exposure technique Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000012782 phase change material Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
- H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
- H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
- H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
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- Y10S977/00—Nanotechnology
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- General Physics & Mathematics (AREA)
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- Semiconductor Memories (AREA)
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Abstract
정보 저장 장치가 제공된다. 기판 상의 게이트 라인 구조체들을 포함하는 트랜지스터들이 제공되고, 적어도 일부가 기판 내에 매립되고 트랜지스터들의 활성 영역을 정의하는 도전성 분리 패턴들(conductive isolation patterns)이 제공된다. 도전성 분리 패턴들은 상호 전기적으로 연결된다.
Description
본 발명은 정보 저장 장치에 관한 것으로, 보다 상세하게는, 정보 저장 장치 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자산업에서 중요한 요소로 각광받고 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 정보 저장 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명의 실시예들이 이루고자 하는 일 기술적 과제는 집적도가 향상된 정보 저장 장치를 제공하는데 있다.
본 발명의 실시예들이 이루고자 하는 다른 기술적 과제는 보다 용이한 방법으로 집적도가 향상된 정보 저장 장치를 형성할 수 있는 방법을 제공하는데 있다.
상술된 기술적 과제들을 해결하기 위한 정보 저장 장치를 제공한다. 기판, 상기 기판 상의 게이트 라인 구조체들을 포함하는 트랜지스터들, 및 적어도 일부가 상기 기판 내에 매립되고 상기 트랜지스터들의 활성 영역을 정의하는 도전성 분리 패턴들(conductive isolation patterns)을 포함하고, 상기 도전성 분리 패턴들은 상호 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 게이트 라인 구조체들 각각은 적어도 일부가 상기 기판 내에 매립되고, 상기 도전성 분리 패턴들은 상기 게이트 라인 구조체들과 실질적으로 평행할 수 있다.
일 실시예에 있어서, 상기 도전성 분리 패턴들 및 상기 게이트 라인 구조체들은 각각 상기 기판 상에 차례로 제공되는 절연층, 도전 라인, 및 캐핑 패턴을 포함하고, 상기 도전 라인은 상기 절연층 및 상기 캐핑 패턴에 의하여 상기 기판과 절연될 수 있다. 상기 도전 라인의 상면은 상기 기판의 상면 보다 낮을 수 있다.
일 실시예에 있어서, 상기 게이트 라인 구조체들 및 상기 도전성 분리 패턴들은 각각 상기 기판 상의 제 1 트렌치들 및 제 2 트렌치들 내에 제공되고, 상기 제 1 트렌치들 및 상기 제 2 트렌치들의 깊이는 실질적으로 동일할 수 있다.
일 실시예에 있어서, 상기 도전성 분리 패턴들을 상호 전기적으로 연결하는 연결 도전 패턴을 더 포함하고, 상기 연결 도전 패턴은 상기 게이트 라인 구조체들과 교차하는 방향으로 연장될 수 있다. 상기 도전성 분리 패턴들은 상기 정보 저장 장치의 동작 시에, 그 아래의 상기 기판에 채널 영역이 형성되는 것을 방지할 수 있다.
일 실시예에 있어서, 상기 정보 저장 장치의 동작 시에, 상기 도전성 분리 패턴들에는 접지 또는 음 전압(negative voltage)이 인가될 수 있다. 읽기와 쓰기 동작 시, 상기 도전성 분리 패턴들에는 선택되지 않은 게이트 라인 구조체들과 동일한 전압이 인가될 수 있다.
일 실시예에 있어서, 상기 트랜지스터들은 상기 게이트 라인 구조체들 사이의 상기 기판 내에 제공되는 제 2 소스/드레인 영역들, 및 상기 게이트 라인 구조체들을 사이에 두고 상기 제 2 소스/드레인 영역들과 이격된 제 1 소스/드레인 영역들을 더 포함하고, 상기 정보 저장 장치는 상기 제 2 소스/드레인 영역들 상에 배치되고 상기 게이트 라인 구조체들을 따라 연장되는 소스 라인들을 더 포함할 수 있다. 상기 소스 라인들을 상호 전기적으로 연결하는 소스 연결 라인을 더 포함할 수 있다.
일 실시예에 있어서, 상기 게이트 라인 구조체들은 도전 라인들을 포함하고, 상기 소스 라인들의 하면은 상기 도전 라인들의 상면보다 높을 수 있다.
일 실시예에 있어서, 상기 게이트 라인 구조체들과 교차하고 상기 트랜지스터들의 활성 영역을 정의하는 소자 분리막들을 더 포함하고, 상기 제 2 소스/드레인 영역들은 상기 소자 분리막들에 의하여 상기 게이트 라인 구조체들이 연장되는 방향으로 상호 이격될 수 있다.
일 실시예에 있어서, 상기 소스 라인들은 상기 제 2 소스/드레인 영역들과 접하는 제 1 도전 패턴 및 상기 제 1 도전 패턴 상의 제 2 도전 패턴을 포함하고, 상기 제 1 도전 패턴은 반도체 물질을 포함하고, 상기 제 2 도전 패턴은 금속 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 제 1 소스/드레인 영역들과 전기적으로 연결되는 가변 저항 구조체들을 더 포함할 수 있다. 상기 게이트 라인 구조체들과 교차하는 방향으로 연장되고, 상기 가변 저항 구조체들을 상호 전기적으로 연결하는 상부 도전 패턴들을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제 1 소스/드레인 영역들과 상기 가변 저항 구조체들을 연결하는 콘택 플러그들을 더 포함하고, 상기 소스 라인들의 상면은 상기 콘택 플러그들의 상면보다 낮을 수 있다. 상기 가변 저항 구조체들은 자기 터널 접합(MTJ)을 포함할 수 있다.
일 실시예에 있어서, 메모리 셀 영역 및 주변 회로 영역을 포함하는 기판, 상기 메모리 셀 영역의 게이트 라인 구조체들, 상기 메모리 셀 영역의 활성 영역을 정의하는 도전성 분리 패턴들, 및 상기 주변 회로 영역의 활성 영역을 정의하는 제 1 소자 분리막을 포함할 수 있다.
일 실시예에 있어서, 상기 게이트 라인 구조체들과 상기 도전성 분리 패턴들은 실질적으로 평행하고, 상기 게이트 라인 구조체들과 상기 도전성 분리 패턴들은 각각 적어도 일부가 상기 기판 내에 매립될 수 있다. 상기 도전성 분리 패턴들은 상호 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 메모리 셀 영역 내에 제공되고, 상기 게이트 라인 구조체들과 교차하는 제 2 소자 분리막을 더 포함하고, 상기 제 2 소자 분리막은 상기 도전성 분리 패턴들과 함께 상기 메모리 셀 영역의 활성 영역을 정의할 수 있다.
일 실시예에 있어서, 상기 게이트 라인 구조체들 사이에 제공되는 제 2 소스/드레인 영역들, 상기 제 2 소스/드레인 영역들 상에 배치되고, 상기 게이트 라인 구조체들을 따라 연장되는 소스 라인들, 및 상기 게이트 라인 구조체들을 사이에 두고 상기 제 2 소스/드레인 영역들과 이격된 제 1 소스/드레인 영역들을 더 포함할 수 있다.
일 실시예에 있어서, 상기 주변 회로 영역 상에 주변 게이트 전극을 더 포함하고, 상기 소스 라인들은 상기 제 2 소스/드레인 영역들과 접하는 제 1 도전 패턴, 및 상기 제 1 도전 패턴 상의 제 2 도전 패턴을 포함하고, 상기 주변 게이트 전극은 상기 제 2 도전 패턴과 동일한 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 도전성 분리 패턴들 사이에는 각각 한 쌍의 게이트 라인 구조체들이 제공되고, 상기 소스 라인은 상기 한 쌍의 게이트 라인 구조체들 사이의 상기 제 2 소스/드레인 영역들을 상호 전기적으로 연결할 수 있다.
일 실시예에 있어서, 적어도 일부가 기판 내에 매립된 게이트 라인 구조체들, 상기 게이트 라인 구조체들 사이의 상기 기판 내에 제공되는 제 2 소스/드레인 영역들, 상기 제 2 소스/드레인 영역들 상에 배치되고, 상기 게이트 라인 구조체들을 따라 연장되는 소스 라인들, 상기 게이트 라인 구조체들을 사이에 두고 상기 제 2 소스/드레인 영역들과 이격된 제 1 소스/드레인 영역들, 및 상기 제 1 소스/드레인 영역들과 전기적으로 연결되는 가변 저항 구조체들을 포함할 수 있다.
일 실시예에 있어서, 상기 소스 라인들을 상호 전기적으로 연결하는 소스 연결 라인을 더 포함할 수 있다.
일 실시예에 있어서, 상기 게이트 라인 구조체들과 교차하는 소자 분리막들을 더 포함하고, 상기 제 2 소스/드레인 영역들은 상기 소자 분리막들에 의하여 상기 게이트 라인 구조체들이 연장되는 방향으로 상호 이격되고, 상기 게이트 라인 구조체들이 연장되는 방향으로 상호 이격된 상기 제 2 소스/드레인 영역들은 상기 소스 라인들에 의하여 상호 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 소스 라인들은 상기 제 2 소스/드레인 영역들과 접하는 제 1 도전 패턴 및 상기 제 1 도전 패턴 상의 제 2 도전 패턴을 포함하고, 상기 제 1 도전 패턴은 반도체 물질을 포함하고, 상기 제 2 도전 패턴은 금속 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 게이트 라인 구조체들 사이로 연장되고, 적어도 일부가 상기 기판에 매립된 도전성 분리 패턴들을 더 포함하고, 상기 도전성 분리 패턴들은 상호 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 도전성 분리 패턴들은 상기 게이트 라인 구조체들과 실질적으로 동일한 형상일 수 있다. 상기 도전성 분리 패턴들의 하면은 상기 게이트 라인 구조체들의 하면 보다 낮을 수 있다.
일 실시예에 있어서, 상기 도전성 분리 패턴들 아래에 상기 기판의 도전형과 동일한 도전형의 불순물로 도핑된 채널 스탑 불순물 영역을 더 포함할 수 있다.
상술된 기술적 과제들을 해결하기 위한 정보 저장 장치의 제조 방법을 제공한다. 셀 영역 및 주변 회로 영역을 포함하는 기판을 준비하는 것, 상기 기판에 적어도 일부가 매립된 도전성 분리 패턴들을 형성하는 것, 상기 도전성 분리 패턴들 사이로 연장되는 소스 라인들을 형성하는 것, 및 상기 기판 내에 매립되고 상기 소스 라인들과 상기 도전성 분리 패턴들 사이로 연장되는 게이트 라인 구조체들을 형성하는 것을 포함하고, 상기 도전성 분리 패턴들의 적어도 일부는 상기 게이트 라인 구조체들의 적어도 일부와 동시에 형성될 수 있다.
일 실시예에 있어서, 상기 도전성 분리 패턴들을 상호 전기적으로 연결하는 연결 도전 패턴을 형성하는 것을 더 포함할 수 있다.
일 실시예에 있어서, 상기 도전성 분리 패턴들 및 상기 게이트 라인 구조체들을 형성하는 것은 상기 셀 영역에 제 1 트렌치들 및 제 2 트렌치들을 형성하는 것, 상기 제 1 및 제 2 트렌치들 내에 절연층, 및 도전층을 차례로 형성하는 것, 평탄화 공정에 의하여 상기 절연층 및 도전층을 각각 상기 제 1 및 제 2 트렌치들 내로 분리하는 것, 및 상기 제 1 및 제 2 트렌치들의 상부를 채우는 제 1 캐핑 패턴을 형성하는 것을 포함할 수 있다.
일 실시예에 있어서, 상기 제 1 트렌치들 및 상기 제 2 트렌치들은 실질적으로 평행하고, 상기 도전성 분리 패턴들 사이에 각각 한 쌍의 게이트 라인 구조체들이 형성될 수 있다.
일 실시예에 있어서, 상기 제 1 트렌치들 및 상기 제 2 트렌치들은 동일 식각 공정에 의하여 형성될 수 있따.
일 실시예에 있어서, 상기 게이트 라인 구조체들과 상기 도전성 분리 패턴들 사이의 상기 기판에 제 1 소스/드레인 영역들을 형성하는 것, 및 상기 게이트 라인 구조체들 사이에 제 2 소스/드레인 영역들을 형성하는 것을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제 1 및 제 2 소스/드레인 영역들은 동일 공정에 의하여 형성될 수 있다.
일 실시예에 있어서, 상기 소스 라인들을 형성하는 것은 상기 도전성 분리 패턴들 및 상기 게이트 라인 구조체들을 덮는 층간 절연막을 형성하는 것, 상기 층간 절연막을 식각하여 상기 제 2 소스/드레인 영역들을 노출시키는 것, 상기 제 2 소스/드레인 영역들과 접하는 도전층을 형성하는 것을 포함할 수 있다.
일 실시예에 있어서, 상기 소스 라인들을 전기적으로 연결하는 소스 연결 라인을 형성하는 것을 더 포함할 수 있다. 상기 소스 연결 라인은 상기 소스 라인들과 동일 공정에 의하여 형성될 수 있다.
일 실시예에 있어서, 상기 주변 회로 영역에 주변 게이트 전극 구조체를 형성하는 것을 더 포함하고, 상기 주변 게이트 전극 구조체의 적어도 일부는 상기 소스 라인들과 동일 공정에 의하여 형성될 수 있다.
일 실시예에 있어서, 상기 소스 라인들 및 상기 주변 게이트 전극 구조체를 형성하는 것은 상기 주변 회로 영역 상에 주변 게이트 절연막 및 제 1 반도체층을 차례로 형성하는 것, 상기 셀 영역 상에 제 2 반도체층을 형성하는 것, 및 상기 제 1 및 제 2 반도체층들 상에 금속을 포함하는 제 2 도전 패턴들을 형성하는 것을 포함할 수 있다.
일 실시예에 있어서, 상기 소스 라인들 및 상기 주변 게이트 전극 구조체를 형성하는 것은 상기 제 2 도전 패턴들 상에 제 2 캐핑 패턴 및 스페이서를 형성하는 것을 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 기판에 매립되어 단채널 효과가 개선된 정보 저장 장치가 제공될 수 있다. 또한 인접한 게이트들의 공통 소스 라인으로 사용될 수 있는 소스 라인 패턴이 제공되어 정보 저장 장치의 집적도를 향상시킬 수 있다. 게이트 라인 구조체들 사이에 도전성 분리 패턴들을 용이하게 형성할 수 있어 인접 게이트 라인 구조체들 사이에 절연 구조를 형성할 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 정보 저장 장치의 평면도이다.
도 2A 내지 도 2C는 본 발명의 제 1 실시예에 따른 정보 저장 장치의 단면도들로, 도 1의 A-A', B-B', C-C', D-D' 및 E-E'에 따른 단면도들이다.
도 3 및 도 4은 제 1 실시예의 변형예들을 설명하기 위한 도면들로, 도 2A의 일부 영역의 확대도들이다.
도 5A 내지 도 12B는 본 발명의 제 1 실시예에 따른 정보 저장 장치의 제조 방법을 설명하기 위한 단면도들로, 도 5A 내지 도 12A는 도 1의 A-A' 및 B-B'에 따른 단면도들이고, 도 5B 내지 도 12B는 도 1의 C-C' 및 D-D'에 따른 단면도들이다.
도 13은 본 발명의 제 2 실시예에 따른 정보 저장 장치의 평면도이다.
도 14A 및 도 14B는 본 발명의 제 2 실시예에 따른 정보 저장 장치의 단면도들로, 도 13의 A-A', B-B', C-C' 및 D-D'에 따른 단면도들이다.
도 15A 내지 도 21B는 본 발명의 제 2 실시예에 따른 정보 저장 장치의 제조 방법을 설명하기 위한 단면도들로, 도 15A 내지 도 21A는 도 13의 A-A' 및 B-B'에 따른 단면도들이고, 도 15B 내지 도 21B는 도 13의 C-C' 및 D-D'에 따른 단면도들이다.
도 22는 본 발명의 실시예들에 따른 정보 저장 장치를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 23은 본 발명의 실시예들에 따른 정보 저장 장치를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 2A 내지 도 2C는 본 발명의 제 1 실시예에 따른 정보 저장 장치의 단면도들로, 도 1의 A-A', B-B', C-C', D-D' 및 E-E'에 따른 단면도들이다.
도 3 및 도 4은 제 1 실시예의 변형예들을 설명하기 위한 도면들로, 도 2A의 일부 영역의 확대도들이다.
도 5A 내지 도 12B는 본 발명의 제 1 실시예에 따른 정보 저장 장치의 제조 방법을 설명하기 위한 단면도들로, 도 5A 내지 도 12A는 도 1의 A-A' 및 B-B'에 따른 단면도들이고, 도 5B 내지 도 12B는 도 1의 C-C' 및 D-D'에 따른 단면도들이다.
도 13은 본 발명의 제 2 실시예에 따른 정보 저장 장치의 평면도이다.
도 14A 및 도 14B는 본 발명의 제 2 실시예에 따른 정보 저장 장치의 단면도들로, 도 13의 A-A', B-B', C-C' 및 D-D'에 따른 단면도들이다.
도 15A 내지 도 21B는 본 발명의 제 2 실시예에 따른 정보 저장 장치의 제조 방법을 설명하기 위한 단면도들로, 도 15A 내지 도 21A는 도 13의 A-A' 및 B-B'에 따른 단면도들이고, 도 15B 내지 도 21B는 도 13의 C-C' 및 D-D'에 따른 단면도들이다.
도 22는 본 발명의 실시예들에 따른 정보 저장 장치를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 23은 본 발명의 실시예들에 따른 정보 저장 장치를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제 1막질로 언급된 막질이 다른 실시예에서는 제 2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 제 1 실시예에 따른 정보 저장 장치의 평면도이다. 도2A 내지 도 2C는 본 발명의 제 1 실시예에 따른 정보 저장 장치의 단면도들로, 도 2A 내지 도 2C는 본 발명의 제 1 실시예에 따른 정보 저장 장치의 단면도들로, 도 1의 A-A', B-B', C-C', D-D' 및 E-E'에 따른 단면도들이다.
도 1, 도 2A 내지 도 2C를 참조하여, 셀 어레이 영역(CAR) 및 주변 회로 영역(PCR)을 포함하는 기판(100)이 제공될 수 있다. 상기 기판(100)은 반도체 특성을 갖는 물질들, 절연성 물질들, 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들면, 상기 기판(100)은 실리콘 웨이퍼일 수 있다. 일 예로, 상기 기판(100)은 p형 불순물로 약하게 도핑된 영역일 수 있다. 상기 기판(100)에 소자 분리막(101)이 배치되어 상기 셀 어레이 영역(CAR)에 제 1 활성 영역(AR1)을 정의하고, 상기 주변 회로 영역(PCR)에 제 2 활성 영역(AR2)을 정의할 수 있다. 상기 제 1 활성 영역(AR1)은 x방향으로 연장되는 라인 형상일 수 있다.
게이트 라인 구조체들(GL)을 포함하는 트랜지스터들이 상기 셀 어레이 영역(CAR)에 제공될 수 있다. 일 실시예에 있어서, 상기 게이트 라인 구조체들(GL)은 적어도 일부가 상기 기판(100) 내에 매립된 형상일 수 있으나, 이에 한정되지 않는다. 상기 게이트 라인 구조체들(GL)은 상기 소자 분리막(101)과 교차하여 y 방향으로 연장될 수 있다. 상기 게이트 라인 구조체들(GL)은 상기 기판(100)에 형성된 제 1 트렌치들(105) 내에 제공될 수 있다. 상기 게이트 라인 구조체들(GL)은 상기 제 1 트렌치들(105) 내에 제공되는 도전 라인들(121), 상기 도전 라인들(121)의 측벽 및 하부를 감싸는 제 1 절연막들(110), 및 상기 도전 라인들(121) 상에 제공되고 상기 제 1 트렌치들(105)을 채우는 제 1 캐핑 패턴들(129)을 포함할 수 있다. 상기 제 1 절연막들(110)은 상기 트랜지스터들의 게이트 절연막일 수 있다. 상기 제 1 절연막들(110) 및 상기 제 1 캐핑 패턴들(129)은 상기 도전 라인들(121)을 상기 기판(100)과 절연시킬 수 있다. 일 실시예에 있어서, 상기 도전 라인들(121)의 상면은 상기 기판(100)의 상면 보다 낮을 수 있다.
상기 도전 라인들(121)은 도전 물질을 포함할 수 있다. 일 예로, 상기 도전 라인들(121)은 도핑된 반도체 물질, 도전성 금속 질화물, 금속, 또는 금속-반도체 화합물 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 제 1 절연막들(110)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 제 1 캐핑 패턴들(129)은 실리콘 질화막, 실리콘 산화막, 또는 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 상기 게이트 라인 구조체들(GL)은 본 발명의 실시예에 따른 정보 저장 장치의 워드 라인들일 수 있다.
인접하는 상기 게이트 라인 구조체들(GL) 사이의 상기 기판(100)에 제 2 소스/드레인 영역들(SD2)이 제공되고, 상기 제 2 소스/드레인 영역들(SD2) 상에 소스 라인들(SL)이 제공될 수 있다. 상기 제 2 소스/드레인 영역들(SD2)은 상기 소자 분리막(101)에 의하여 y 방향으로 상호 분리된 형상일 수 있다. 상기 소스 라인들(SL)은 y 방향으로 분리된 상기 제 2 소스/드레인 영역들(SD2)과 공통으로 접할 수 있다. 즉, 상기 게이트 라인 구조체들(GL)을 따라 y 방향으로 연장되는 상기 소스 라인들(SL)은 제 1 층간 절연막(117)을 관통하여 상기 y 방향으로 분리된 상기 제 2 소스/드레인 영역들(SD2)을 상호 전기적으로 연결할 수 있다. 상기 소스 라인들(SL)은 인접한 한 쌍의 게이트 라인 구조체들(GL)의 공통 소스로 사용될 수 있다. 상기 제 2 소스/드레인 영역들(SD2)은 상기 소스 라인들(SL)과 전기적으로 연결되어 상기 게이트 라인 구조체들(GL)의 소스 영역으로 사용될 수 있다. 상기 소스 라인들(SL)과 상기 제 2 소스/드레인 영역들(SD2) 사이에 제 2 금속-실리사이드층(182)이 제공될 수 있다. 상기 제 2 금속-실리사이드층(182)은 상기 소스 라인들(SL)과 상기 제 2 소스/드레인 영역들(SD2) 사이의 접촉 저항을 감소시킬 수 있다.
상기 소스 라인들(SL)의 하면은 상기 기판(100)의 상면보다 낮을 수 있다. 일 예로, 상기 소스 라인들(SL)의 하면은 상기 제 1 캐핑 패턴들(129)의 상면보다 낮을 수 있다. 일 실시예에 있어서, 상기 소스 라인들(SL)의 일부는 상기 제 1 캐핑 패턴들(129)과 오버랩될 수 있다. 상기 소스 라인들(SL)의 상면은 상기 게이트 라인 구조체들(GL)의 상면보다 높을 수 있다.
상기 제 2 소스/드레인 영역들(SD2)은 상기 기판(100)과 다른 도전형의 불순물로 강하게 도핑된 영역일 수 있다. 일 예로, 상기 기판(100)이 p형인 경우, 상기 제 2 소스/드레인 영역들(SD2)은 n형 불순물 영역일 수 있다. 상기 소스 라인들(SL)은 금속, 도전성 금속 질화물, 또는 금속-반도체 화합물 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 소스 라인들(SL)은 텅스텐, 티타늄, 탄탈륨 중 적어도 하나를 포함할 수 있다. 다른 실시예에 있어서, 상기 소스 라인들(SL)은 도핑된 반도체층일 수 있다.
상기 소스 라인들(SL)은 상호 전기적으로 연결될 수 있다. 일 예로, 상기 소스 라인들(SL)을 전기적으로 연결하는 소스 연결 라인(CSL)이 제공될 수 있다. 상기 소스 연결 라인(CSL)은 상기 게이트 라인 구조체들(GL)과 교차하는 방향으로 연장될 수 있다. 본 실시예에 있어서, 상기 소스 연결 라인(CSL)은 상기 소스 라인들(SL)과 함께 형성되어 실질적으로 동일 평면상에 배치될 수 있다. 상기 소스 연결 라인(CSL)은 상기 주변 회로 영역(PCR)으로 연장되고, 제 3 콘택 플러그(148)에 의하여 주변 영역 상의 트랜지스터(미도시)와 전기적으로 연결될 수 있다.
도 1에는 상기 소스 연결 라인(CSL)이 상기 소스 라인들(SL)의 일 측에 배치되어 있으나, 이에 한정되지 않고 상기 소스 라인들(SL)을 전기적으로 상호 연결할 수 있는 어떠한 변형도 가능하다. 일 예로, 상기 소스 연결 라인(CSL)은 상기 소스 라인들(SL)의 양 측에 배치되거나, 상기 셀 어레이 영역(CAR) 주위로 형성되어 폐 루프(closed loop)를 이룰 수 있다.
적어도 일부가 상기 기판(100) 내에 매립되고, 상기 트랜지스터들의 활성 영역을 정의하는 도전성 분리 패턴들(CI)이 제공될 수 있다. 평면적 관점에서, 상기 소스 라인들(SL)은 인접하는 한 쌍의 도전성 분리 패턴들(CI) 사이로 연장되고, 상기 게이트 라인 구조체들(GL)은 상기 소스 라인들(SL)과 상기 도전성 분리 패턴들(CI) 사이로 연장될 수 있다. 일 예로, 상기 도전성 분리 패턴들(CI)은 상기 기판(100)에 형성된 제 2 트렌치들(106) 내에 제공될 수 있다. 상기 제 2 트렌치들(106)은 상기 제 1 트렌치들(105)과 실질적으로 평행할 수 있다. 일 예로, 상기 제 2 트렌치들(106)은 상기 제 1 트렌치들(105)과 동일 식각 공정에 의하여 형성될 수 있다. 일 예로, 상기 제 2 트렌치들(106)의 깊이는 상기 제 1 트렌치들(105)의 깊이와 실질적으로 동일할 수 있다.
상기 도전성 분리 패턴들(CI)은 상기 게이트 라인 구조체들(GL)과 실질적으로 동일한 형상일 수 있다. 일 예로, 상기 도전성 분리 패턴들(CI)은 상기 게이트 라인 구조체들(GL)과 동일하게 상기 도전 라인들(121), 상기 도전 라인들(121)의 측벽 및 하부를 감싸는 상기 제 1 절연막들(110), 및 상기 도전 라인들(121) 상에 제공되어 상기 제 2 트렌치들(106)을 채우는 상기 제 1 캐핑 패턴들(129)을 포함할 수 있다.
상기 도전성 분리 패턴들(CI)은 전기적으로 상호 연결될 수 있다. 일 예로, 상기 도전성 분리 패턴들(CI)을 전기적으로 연결하는 연결 도전 패턴(GS)이 제공될 수 있다. 상기 도전성 분리 패턴들(CI)은 제 1 콘택 플러그들(147)을 통하여 상기 연결 도전 패턴(GS)과 전기적으로 연결될 수 있다.
상기 연결 도전 패턴(GS)은 상기 게이트 라인 구조체들(GL)과 교차하는 방향으로 연장될 수 있다. 상기 연결 도전 패턴(GS)은 상기 주변 회로 영역(PCR)상으로 연장될 수 있다. 도 1에서 상기 연결 도전 패턴(GS)은 상기 도전성 분리 패턴들(CI)의 일 측에 배치되어 있으나, 이에 한정되지 않고 상기 도전성 분리 패턴들(CI)을 전기적으로 상호 연결할 수 있는 어떠한 변형도 가능하다. 일 예로, 상기 연결 도전 패턴(GS)은 상기 도전성 분리 패턴들(CI)의 양 측에 배치되거나, 상기 셀 어레이 영역(CAR) 주위로 형성되어 폐 루프(closed loop)를 이룰 수 있다. 상기 연결 도전 패턴(GS) 및 상기 제 1 콘택 플러그들(147)은 금속, 도전성 금속 질화물, 금속-반도체 화합물, 도핑된 폴리실리콘 중 적어도 하나를 포함할 수 있다.
상기 게이트 라인 구조체들(GL)과 상기 도전성 분리 패턴들(CI) 사이에 제 1 소스/드레인 영역들(SD1)이 제공될 수 있다. 상기 제 1 소스/드레인 영역들(SD1)은 상기 게이트 라인 구조체들(GL)을 사이에 두고 상기 제 2 소스/드레인 영역들(SD2)과 이격될 수 있다. 상기 제 1 소스/드레인 영역들(SD1)은 상기 기판(100)과 다른 도전형의 불순물로 강하게 도핑된 영역일 수 있다. 상기 제 1 소스/드레인 영역들(SD1)은 상기 소자 분리막(101)에 의하여 y 방향으로 상호 분리된 형상일 수 있다. 일 예로, 상기 제 1 소스/드레인 영역들(SD1)은 상기 게이트 라인 구조체들(GL)의 드레인 영역으로 사용될 수 있다. 문턱 전압 이상의 전압이 상기 게이트 라인 구조체들(GL)에 인가되는 경우, 상기 제 1 소스/드레인 영역들(SD1)과 상기 제 2 소스/드레인 영역들(SD2)은 상기 게이트 라인 구조체들(GL) 아래에 형성된 채널(미도시)에 의하여 전기적으로 연결될 수 있다. 상기 채널은 상기 게이트 라인 구조체들(GL)을 측면 및 하부를 따라 형성되므로, 게이트 구조를 상기 기판(100)의 상면 위에 형성하는 경우보다 상대적으로 채널 길이가 길어질 수 있다. 따라서, 정보 저장 장치의 집적도가 증가함에 따라 발생할 수 있는 단채널 효과(short channel effect)를 완화할 수 있다.
상기 주변 회로 영역(PCR) 상에 주변 게이트 전극 구조체(PG)가 제공될 수 있다. 상기 주변 게이트 전극 구조체(PG)는 상기 주변 회로 영역(PCR) 상에 차례로 적층된 게이트 절연막(131), 게이트 전극, 제 2 캐핑 패턴(134)을 포함할 수 있다. 상기 게이트 전극은 복수의 층들을 포함할 수 있다. 일 예로, 상기 게이트 전극은 반도체 물질을 포함하는 제 1 게이트 전극(132) 및 금속 물질을 포함하는 제 2 게이트 전극(133)을 포함할 수 있다. 상기 주변 게이트 전극 구조체(PG)는 상기 게이트 전극들(132,133)의 측벽 상에 제 1 스페이서(136)를 더 포함할 수 있다. 상기 제 1 스페이서(136) 및 상기 제 2 캐핑 패턴(134)은 실리콘 질화막, 실리콘 산화막 또는 실리콘 산화질화막일 수 있다.
상기 게이트 라인 구조체들(GL)과 교차하는 상부 도전 패턴들이 제공될 수 있다. 일 예로, 상기 상부 도전 패턴들은 비트 라인들(BL)일 수 있다. 상기 비트 라인들(BL)은 상기 제 1 층간 절연막(117) 및 제 2 층간 절연막(118)을 관통하는 하부 콘택 플러그들(144)을 통하여 상기 제 1 소스/드레인 영역들(SD1)에 전기적으로 연결될 수 있다. 일 예로, 상기 하부 콘택 플러그들(144)과 상기 제 1 소스/드레인 영역들(SD1) 사이에 제 1 금속 실리사이드층(181)이 제공될 수 있다. 상기 비트 라인들(BL)은 상기 주변 회로 영역(PCR) 상으로 연장되고, 제 1 및 제 2 주변 콘택 플러그들(142, 143)을 통하여 상기 주변 회로 영역(PCR)에 형성된 제 3 소스/드레인 영역들(135)과 전기적으로 연결될 수 있다.
일 예로, 본 발명의 일 실시예에 따른 정보 저장 장치가 가변 저항 메모리 장치일 경우, 상기 비트 라인들(BL)과 상기 하부 콘택 플러그들(144) 사이에 가변 저항 구조체들(VR)이 제공될 수 있다. 상기 비트 라인들(BL)은 x 방향으로 연장되며 복수의 가변 저항 구조체들(VR)과 전기적으로 연결될 수 있다. 상기 가변 저항 구조체들(VR)은 제 3 층간 절연막(119) 내에 제공될 수 있다. 이와는 달리, 본 발명의 정보 저장 장치는 가변 저항 메모리 장치가 아닐 수 있으며, 이에 한정되지 않는다. 이하, 설명의 간소화를 위하여 가변 저항 메모리 장치를 일 예로 설명된다. 상기 가변 저항 구조체들(VR)은 상기 비트 라인들(BL)과 상기 하부 콘택 플러그들(144) 사이에 제공되어 그 저항 상태에 따라 데이터를 저장할 수 있다. 일 예로, 상기 가변 저항 메모리 장치가 자기 메모리 장치(MRAM)일 경우, 상기 가변 저항 구조체들(VR)은 자기 터널 접합(Magnetic Tunnel Junction: MTJ)을 포함할 수 있다. 본 발명의 정보 저장 장치가 가변 저항 메모리 장치일 경우, 본 발명의 기술적 사상은 자기 메모리 장치에 한정되지 않으며, 상변화 메모리 장치(PRAM), 강유전체 메모리 장치(FRAM), 저항 메모리 장치(RRAM) 등을 포함할 수 있다. 일 예로, 상기 가변 저항 메모리 장치가 상변화 메모리 장치(PRAM)일 경우, 상기 가변 저항 구조체들(VR)은 전극들 사이에 상변화 물질막을 포함할 수 있다. 다른 실시예에 있어서, 상기 가변 저항 메모리 장치가 강유전체 메모리 장치일 경우, 상기 가변 저항 구조체들(VR)은 전극들 사이에 강유전체막을 포함할 수 있다. 이하, 명세서에서는 설명의 간소화를 위하여 자기 메모리 장치를 일 예로 설명되나, 이에 한정되지 않는다.
상기 가변 저항 구조체들(VR)은 제 1 전극(11)과 제 2 전극(15) 사이에 차례로 적층된 기준 자성층(12), 터널 배리어층(13), 및 자유층(14)을 포함할 수 있다. 상기 기준 자성층(12)과 상기 자유층(14)의 위치는 서로 바뀔 수 있으며, 하나 이상의 기준 자성층 및 자유층이 제공될 수 있다. 일 예로, 상기 제 1 및 제 2 전극들(11, 12)사이에 복수의 자기 터널 접합이 제공될 수 있다. 상기 가변 저항 구조체들(VR)의 자기 터널 접합의 저항값은, 상기 기준 자성층(12)과 상기 자유층(14)의 자화 방향들에 따라 달라질 수 있다. 일 예로, 상기 기준 자성층(12) 및 상기 자유층(14)의 자화 방향들이 서로 반평행하는 경우에 자기터널접합은 상대적으로 큰 저항값을 가질 수 있으며, 상기 기준 자성층(12) 및 상기 자유층(14)의 자화 방향들이 평행한 경우에 자기터널접합은 상대적으로 작은 저항값을 가질 수 있다. 이러한 저항값들의 차이를 이용하여 상기 자기 메모리 장치는 데이터를 기입/판독할 수 있다.
상기 제 1 및 제 2 전극들(11,15)은 반응성이 낮은 도전 물질을 포함할 수 있다. 상기 제 1 및 제 2 전극들(11,15)은 도전성 금속 질화물을 포함할 수 있다. 예컨대, 상기 제 1 및 제 2 전극들(11,15)은 질화티타늄, 질화탄탈륨, 질화 텅스텐, 또는 질화티타늄알루미늄에서 선택된 적어도 하나를 포함할 수 있다.
장치의 동작 시, 전류의 이동 방향과 자화 용이축(easy axis)이 실질적으로 수직한 수평 MTJ의 경우, 상기 기준 자성층(12)은 고정층(pinning layer) 및 피고정층(pinned layer)을 포함할 수 있다. 상기 고정층은 반강자성 물질(anti-ferromagnetic material)을 포함할 수 있다. 예를 들면, 상기 고정층은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr에서 선택된 적어도 하나를 포함할 수 있다. 상기 피고정층은 상기 고정층에 의해 고정된 자화방향을 가질 수 있다. 상기 피고정층은 강자성 물질(ferromagnetic material)을 포함할 수 있다. 상기 피고정층은 예를 들어, CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
상기 터널 배리어층(13)은 스핀 확산 길이(spin diffusion distance)보다 얇은 두께를 가질 수 있다. 상기 터널 배리어층(13)은 비자성 물질을 포함할 수 있다. 일 예로, 상기 터널 배리어층(13)은 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 산화물, 그리고 티타늄(Ti) 및 바나듐(V)의 질화물 중 선택된 적어도 하나를 포함할 수 있다.
상기 자유층(14)은 변화가능한 자화방향을 갖는 물질을 포함할 수 있다. 상기 자유층(14)의 자화방향은, 자기 메모리 셀의 외부 및/또는 내부에서 제공되는 전기적/자기적 요인에 의해 변경될 수 있다. 상기 자유층(14)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함하는 강자성 물질을 포함할 수 있다. 예를 들어, 상기 자유층(14)은 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
상기 가변 저항 메모리 장치는 수평 MTJ를 포함하는 것으로 서술되었으나, 이에 한정되지 않으며, 전류의 이동 방향과 자화 용이축(easy axis)이 실질적으로 평행한 수직 MTJ를 포함할 수 있다. 이 경우, 상기 기준 자성층(12) 및 상기 자유층(14)은 상기 터널 배리어층(13)에 실질적으로 수직한 자화 방향을 가질 수 있다.
본 발명의 정보 저장 장치가 가변 저항 메모리 장치인 경우, 읽기, 쓰기'1', 쓰기'0'동작 시에, 상기 게이트 라인 구조체들(GL), 상기 소스 라인들(SL), 상기 도전성 분리 패턴들(CI) 및 상기 비트 라인들(BL)에 인가되는 전압은 다음의 표1과 같을 수 있다. 상기 게이트 라인 구조체들(GL)은 아래 표 1의 워드 라인(WL)에 해당할 수 있다.
| WL(GL) | BL | CI | SL | |||
| Sel-WL | Unsel-WL | Sel-BL | Unsel-BL | |||
| 쓰기'1' | Vg1 | GND or negative | Vd1 | GND or floating | GND or negative | Vsl(1V or GND) |
| 쓰기'0' | Vg0 | GND or negative | Vd0 | GND or floating | GND or negative | Vsl(1V or GND) |
| 읽기 | Vgr | GND or negative | Vr | GND or floating | GND or negative | Vsl(1V or GND) |
상기 표 1을 살펴보면, 쓰기'1', 쓰기'0' 및 읽기 동작 시, 선택 워드라인(Sel-WL)에는 각각 Vg1, Vg0, 및 Vgr이 인가될 수 있다. 상기 Vg1, Vg0, 및 Vgr은 문턱 전압보다 높은 전압들로, 상기 가변 저항 구조체(VR)의 종류, 소스/드레인의 도핑 농도, 게이트 절연막의 두께 등에 따라 다양하게 변화될 수 있다. 일 예로, 상기 Vg1은 Vg0과 실질적으로 동일할 수 있으며, 상기 Vgr은 상대적으로 Vg1 및 Vg0보다 낮은 전압일 수 있다. 일 예로, Vg1 및 Vg0은 약 0.5-5V일 수 있다. 선택되지 않은 워드라인(Unsel-WL)에는 접지 전압(GND) 또는 음 전압(negative voltage)이 인가될 수 있다.
쓰기 및 읽기 동작 시, 상기 소스 라인들(SL)에는 Vsl이 인가될 수 있다. 일 예로, 상기 Vsl은 약 1V 또는 접지 전압(GND)일 수 있다. 쓰기'1', 쓰기'0' 및 읽기 동작 시, 선택 비트라인(Sel-BL)에는 각각 Vd1, Vd0, 및 Vr이 인가될 수 있다. 상기 Vd1은 상기 Vd0보다 큰 전압일 수 있다. 이와는 달리, 상기 가변 저항 구조체(VR)의 종류에 따라 상기 Vd1은 상기 Vd0와 동일하거나, Vd0보다 클 수 있다. 비선택 비트라인(Unsel-BL)은 접지 전압(GND)이 인가되거나 플로팅 상태일 수 있다.
상기 도전성 분리 패턴들(CI)은 읽기 및 쓰기 동작 모두에 있어서 접지(GND) 또는 음 전압(negative voltage)이 인가될 수 있다. 일 예로, 상기 도전성 분리 패턴들(CI)에는 상기 비선택 워드라인(Unsel-WL)과 실질적으로 동일한 전압이 인가될 수 있다. 다른 실시예에서, 상기 도전성 분리 패턴들(CI)에는 상기 비선택 워드라인(Usel-WL)에 인가되는 전압보다 작은 전압이 인가될 수 있다.
상기 도전성 분리 패턴들(CI)에 접지(GND) 또는 음 전압(negative voltage)을 인가하는 경우, 인접한 상기 게이트 라인 구조체들(GL)에 소정의 전압이 인가 시 상기 도전성 분리 패턴들(CI)의 전위도 함께 상승하여 그 아래에 채널이 생기는 것을 방지할 수 있다. 이하 설명될 바와 같이, 상기 도전성 분리 패턴들(CI)의 형성은 상기 게이트 라인 구조체들(GL)의 형성 공정의 적어도 일부를 이용하여 수행될 수 있다. 따라서 보다 간단한 방법으로 게이트 라인 구조체들(GL) 사이에 절연 구조를 형성할 수 있으며, 상기 연결 도전 패턴(GS)을 통하여 복수의 도전성 분리 패턴들(CI)에 동시에 접지 또는 음 전압을 인가할 수 있다.
본 발명의 일 실시예에 의하면, 상기 기판(100) 내에 매립된 상기 게이트 라인 구조체들(GL)에 의하여 단채널 효과(short channel effect)를 방지할 수 있고, 인접한 게이트 라인 구조체들(GL)이 상기 소스 라인들(SL)을 통하여 소스 영역을 공유할 수 있어 소자의 집적도를 향상시킬 수 있다. 또한, 상기 게이트 라인 구조체들(GL)의 형성 공정의 적어도 일부를 이용하여 형성되는 상기 도전성 분리 패턴들(CI)을 이용하여 보다 간단히 상기 게이트 라인 구조체들(GL) 사이에 절연 구조를 형성할 수 있다.
도 3 및 도 4은 상기 제 1 실시예의 변형예들을 설명하기 위한 도면들로, 도 2A의 일부 영역의 확대도들이다. 상기 도전성 분리 패턴들(CI)의 폭(d2)은 도 3에 도시된 바와 같이 상기 게이트 라인 구조체들(GL)의 폭(d1)보다 클 수 있다. 또 다른 변형예에서, 상기 도전성 분리 패턴들(CI)의 두께(t2)는 상기 게이트 라인 구조체들(Gl)의 두께(t1)보다 클 수 있다. 상기 도전성 분리 패턴들(CI)의 상기와 같은 변형은, 상기 제 1 및 제 2 트렌치들(105, 106)의 형태를 변경하여 달성할 수 있다. 일 예로, 상기 제 2 트렌치들(106)의 폭을 상기 제 1 트렌치들(105)의 폭 보다 넓게 패터닝하여 도 3과 같은 구조를 형성하거나, 상기 제 1 및 제 2 트렌치들(105, 106)의 형성 공정을 별도의 에칭 공정에 의하여 수행하여 도 4에 도시된 바와 같이 서로 다른 깊이의 제 1 및 제 2 트렌치들(105, 106)이 형성될 수 있다. 상기 도전성 분리 패턴들(CI) 아래의 상기 기판(100)에 채널 스탑 영역(169)이 형성될 수 있다. 상기 채널 스탑 영역(169)은 인접한 소스/드레인 영역 사이의 절연을 위한 불순물 영역일 수 있다. 상기 채널 스탑 영역(169)은 상기 기판(100)의 도전형과 동일한 도전형의 불순물들을 상기 제 2 트렌치들(106) 아래에 주입하여 형성될 수 있다. 일 예로, 도 4와 같이 상기 제 1 및 제 2 트렌치들(105, 106)의 형성이 별개의 식각 공정으로 수행되는 경우, 상기 제 1 트렌치들(105)을 형성한 후, 상기 제 1 트렌치들(105)을 덮는 마스크(미도시)를 형성할 수 있다. 상기 마스크에 의하여 노출된 영역에 상기 제 2 트렌치들(106)을 형성한 후, 이온 주입 공정을 통하여 상기 채널 스탑 영역(169)을 형성할 수 있다.
도 5A 내지 도 12B는 본 발명의 제 1 실시예에 따른 정보 저장 장치의 제조 방법을 설명하기 위한 단면도들로, 도 5A 내지 도 12A는 도 1의 A-A' 및 B-B'에 따른 단면도들이고, 도 5B 내지 도 12B는 도 1의 C-C' 및D-D'에 따른 단면도들이다.
도 1, 도 5A 및 도 5B를 참조하여, 기판(100) 내에 소자 분리막(101)이 형성되어 셀 어레이 영역(CAR)에 제 1 활성 영역(AR1)을 정의하고, 주변 회로 영역(PCR)에 제 2 활성 영역(AR2)을 정의할 수 있다. 상기 제 1 활성 영역(AR1) 및 상기 소자 분리막(101)은 x 방향으로 연장된 라인 형태일 수 있다. 상기 소자 분리막(101)은 트렌치 소자 분리법으로 형성될 수 있다. 상기 소자 분리막(101)은 BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), TEOS(Tetra ethly ortho silicate), USG(Undoped Silicate Glass), HDP(High Density Plasma) 또는 SOG(Spin On Glass) 중 적어도 하나일 수 있다. 상기 기판(100)은 p형 불순물로 약하게 도핑된 영역일 수 있다.
상기 셀 어레이 영역(CAR)에 y 방향으로 연장되는 트렌치들이 형성될 수 있다. 상기 트렌치들은 제 1 트렌치들(105) 및 제 2 트렌치들(106)을 포함할 수 있다. 상술한 바와 같이, 상기 제 1 트렌치들(105)은 게이트 라인 구조체가 형성될 영역이고, 상기 제 2 트렌치들(106)은 도전성 분리 패턴들이 형성될 영역일 수 있다. 도 3 및 도 4를 참조하여 설명된 바와 같이, 상기 제 1 및 제 2 트렌치들(105, 106)은 서로 다른 깊이 또는 폭을 갖도록 형성될 수 있으나, 이하 설명에서는 간소화를 위하여 상기 제 1 및 제 2 트렌치들(105, 106)이 동일 식각 공정에 의하여 실질적으로 동일한 깊이로 형성되는 것으로 기술한다. 상기 트렌치들(105,106)은 하드 마스크 패턴 또는 포토 레지스트 패턴을 이용하여 형성될 수 있다. 상기 트렌치들(105, 106)의 형성 후 상기 하드 마스크 패턴 또는 포토 레지스트 패턴은 제거될 수 있다.
도 1, 도 6A 및 도 6B를 참조하여, 상기 트렌치들(105,106)이 형성된 상기 기판(100) 상에 제 1 절연막(110), 제 1 도전층(120), 및 매립층(111)이 차례로 형성될 수 있다. 상기 트렌치들(105,106)을 따라 상기 제 1 절연막(110) 및 상기 제 1 도전층(120)이 형성된 후, 상기 트렌치들(105, 106)을 채우도록 상기 매립층(111)이 형성될 수 있다. 일 예로, 상기 제 1 절연막(110)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 제 1 도전층(120)은 도핑된 반도체 물질, 도전성 금속 질화물, 금속, 또는 금속-반도체 화합물 중 적어도 하나를 포함할 수 있다. 상기 매립층(111)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 제 1 절연막(110), 상기 제 1 도전층(120) 및 상기 매립층(111)은 각각 화학적 기상 증착(Chemical Vapor Deposition:CVD), 물리적 기상 증착(Physical Vapor Deposition:PVD), 또는 원자층 증착(Atomic Layer Depositon: ALD) 중 적어도 하나로 형성될 수 있다.
도 1, 도 7A 및 도 7B를 참조하여, 상기 제 1 절연막(110), 상기 매립층(111) 및 상기 제 1 도전층(120)을 식각하여 상기 트렌치들(105, 106) 내로 한정할 수 있다. 상기 식각 공정에 의하여 상기 제 1 도전층(120)은 복수의 도전 라인들(121)로 분리될 수 있다. 상기 식각 공정의 수행 전, 평탄화 공정을 수행하여 상기 매립층(111)의 상면이 상기 제 1 도전층(120)의 상면과 실질적으로 동일하도록 할 수 있다. 상기 식각 공정은 상기 제 1 도전층(120)과 상기 매립층(111)에 대하여 실질적으로 동일한 식각률을 갖는 레서피로 수행될 수 있다. 상기 매립층(111)은 상기 트렌치들(105, 106) 내의 상기 도전 라인들(121)이 손상되는 것을 방지할 수 있다. 상기 식각 공정은 상기 트렌치들(105, 106)의 상부가 노출될 때까지 수행될 수 있다. 즉, 상기 트렌치들(105, 106)의 상부에는 채워지지 않은 리세스 영역이 형성될 수 있다. 상기 식각 공정에 의하여 상기 주변 회로 영역(PCR) 상에 형성된 상기 제 1 절연막(110), 상기 제 1 도전층(120) 및 상기 매립층(111)은 제거될 수 있다.
도 1, 도 8A 및 도 8B를 참조하여, 상기 트렌치들(105, 106)의 상부를 채우는 제 1 캐핑 패턴들(129)이 형성될 수 있다. 상기 제 1 캐핑 패턴들(129)은 상기 트렌치들(105, 106)의 상부를 채우는 절연막을 형성한 후, 상기 기판(100)의 상면이 노출될 때까지 평탄화 공정을 수행하여 형성될 수 있다. 상기 제 1 캐핑 패턴들(129)은 실리콘 질화막, 실리콘 산화막, 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 제 1 캐핑 패턴들(129)의 형성 결과, 상기 제 1 트렌치들(105) 내에는 게이트 라인 패턴들(GL)이 형성되고, 상기 제 2 트렌치들(106) 내에는 도전성 분리 패턴들(CI)이 형성될 수 있다. 인접하는 상기 도전성 분리 패턴들(CI) 사이에는 한 쌍의 게이트 라인 패턴들(GL)이 형성될 수 있다.
상기 주변 회로 영역(PCR) 상에 주변 게이트 전극 구조체(PG)가 형성될 수 있다. 일 예로, 게이트 절연막(131), 게이트 전극, 및 제 2 캐핑 패턴(134)이 차례로 형성될 수 있다. 상기 게이트 전극은 복수의 층들을 포함할 수 있다. 일 예로, 상기 게이트 전극은 반도체 물질을 포함하는 제 1 게이트 전극(132) 및 금속 물질을 포함하는 제 2 게이트 전극(133)을 포함할 수 있다. 상기 게이트 전극들(132,133)의 측벽 상에 제 1 스페이서(136)가 형성될 수 있다. 일 실시예에 있어서, 상기 게이트 절연막(131)은 실리콘 산화막일 수 있고, 상기 제 2 캐핑 패턴(134)은 실리콘 질화막일 수 있다. 상기 게이트 절연막(131), 게이트 전극들(132, 133), 및 제 2 캐핑 패턴(134)은 상기 기판(100)의 전면에 형성된 후, 상기 셀 어레이 영역(CAR)으로부터 제거될 수 있다.
도 1, 도 9A 및 도 9B를 참조하여, 상기 기판(100)의 상부에 소스/드레인 영역들이 형성될 수 있다. 상기 소스 드레인 영역들은 상기 셀 어레이 영역(CAR)의 제 1 소스/드레인 영역들(SD1)과 제 2 소스 드레인 영역들(SD2), 및 상기 주변 회로 영역(PCR)의 제 3 소스/드레인 영역(135)을 포함할 수 있다. 상기 제 1 소스/드레인 영역들(SD1)은 상기 게이트 라인 구조체들(GL)과 상기 도전성 분리 패턴들(CI) 사이의 상기 기판(100)에 형성될 수 있고, 상기 제 2 소스/드레인 영역들(SD2)은 상기 게이트 라인 구조체들(GL) 사이에 형성될 수 있다. 상기 제 3 소스/드레인 영역(135)은 상기 주변 게이트 전극 구조체(PG)를 이온 주입 마스크로 이용하여 형성될 수 있다.
일 예로, 상기 제 1 및 제 3 소스/드레인 영역들(SD1, SD2, 135)은 상기 기판(100)의 상부에 상기 기판(100)의 도전형과 다른 도전형의 불순물 원자들을 주입하여 형성될 수 있다. 일 실시예에 있어서, 상기 제 1 내지 제 3 소스/드레인 영역들(SD1, SD2, 135)은 동시에 형성될 수 있다. 이와는 달리 상기 제 1 내지 제 3 소스/드레인 영역들(SD1, SD2, 135) 중 적어도 하나의 영역은 별도의 이온 주입 공정에 의하여 형성되거나, 별도의 이온 주입 공정이 추가될 수 있다. 이하 설명의 간소화를 위하여 상기 소스/드레인 영역들(SD1, SD2, 135)은 동시에 형성되는 것으로 설명되나, 이에 한정되지 않는다.
도 1, 도 10A 및 도 10B를 참조하여, 상기 제 2 소스/드레인 영역들(SD2)과 연결되는 소스 라인들(SL)이 형성될 수 있다. 상기 기판(100) 상에 제 1 층간 절연막(117)을 형성 한 후, 이를 패터닝하여 제 1 리세스 영역들(108)을 형성할 수 있다. 상기 제 1 리세스 영역들(108)은 상기 게이트 라인 구조체들(GL)을 따라 y방향으로 연장될 수 있다. 상기 제 1 리세스 영역들(108)을 채우는 도전층을 형성한 후 상기 제 1층간 절연막(117)이 노출될 때까지 평탄화 공정을 수행하여 상기 제 1 리세스 영역들(108) 내에 상기 소스 라인들(SL)을 형성할 수 있다. 상기 소스 라인들(SL)은 금속, 도전성 금속 질화물, 금속-반도체 화합물, 또는 도핑된 반도체 물질 중 적어도 하나로 형성될 수 있다. 상기 소스 라인들(SL)의 형성 전에, 상기 제 1 리세스 영역들(108)에 의하여 노출된 상기 기판(100)의 상부에 제 2 금속-실리사이드층(182)이 형성될 수 있다. 일 예로, 상기 제 2 금속-실리사이드층(182)은 상기 제 1 리세스 영역들(108)에 의하여 노출된 상기 기판(100) 상에 금속 물질을 증착한 후, 열처리하여 형성될 수 있다.
본 실시예에 있어서, 소스 연결 라인(CSL)이 상기 소스 라인들(SL)과 함께 형성될 수 있다. 즉, 상기 제 1 리세스 영역들(108)의 일부는 x방향으로 연장될 수 있으며, 상기 제 1 리세스 영역들(108) 내에 상기 소스 라인들(SL)과 연결되는 소스 연결 라인(CSL)이 형성될 수 있다. 상기 소스 연결 라인(CSL)은 상기 소스 라인들(SL)의 적어도 일 단부들을 연결하도록 x방향을 따라 연장될 수 있다. 일 예로, 상기 소스 연결 라인(CSL)은 상기 주변 회로 영역(PCR)으로 연장될 수 있다. 상술한 바와 같이, 상기 소스 연결 라인(CSL)의 형상은 상기 소스 라인들(SL)을 상호 연결할 수 있는 어떠한 형태로도 변형이 가능하며 도면에 도시된 형태에 한정되지 않는다.
도 1, 도 11A 및 도 11B를 참조하여, 상기 제 1 소스/드레인 영역들(SD1)과 접하는 하부 콘택 플러그들(144)이 형성될 수 있다. 상기 하부 콘택 플러그들(144)을 형성하는 것은 상기 제 1 층간 절연막(117) 상에 제 2 층간 절연막(118)을 형성한 후, 상기 제 1 및 제 2 층간 절연막들(117, 118)을 관통하는 콘택홀들을 형성하는 것을 포함할 수 있다. 상기 하부 콘택 플러그들(144)은 금속, 도전성 금속 질화물, 금속-반도체 화합물, 또는 도핑된 반도체 물질 중 적어도 하나로 형성될 수 있다.
상기 제 3 소스/드레인 영역(135)과 전기적으로 연결되는 제 1 주변 콘택 플러그(142)가 형성될 수 있다. 일 예로, 상기 제 1 주변 콘택 플러그(142)는 상기 하부 콘택 플러그들(144)과 동일 공정에 의하여 형성될 수 있으나 이에 한정되지 않으며 별개의 공정에 의하여 형성될 수 있다. 상기 콘택 플러그들(142, 144)과 상기 소스/드레인 영역들(SD1, 135) 사이에는 제 1 금속-실리사이드층(181)이 형성될 수 있다. 상기 제 1 금속-실리사이드층(181)은 상기 제 2 금속-실리사이드층(181)과 동일한 방법으로 형성될 수 있다.
도 1, 도 12A 및 도 12B를 참조하여, 상기 하부 콘택 플러그들(144)을 통하여 상기 제 1 소스/드레인 영역들(SD1)과 전기적으로 연결되는 가변 저항 구조체들(VR)이 형성될 수 있다. 상기 가변 저항 구조체들(VR)은 제 3 층간 절연막(119) 내에 형성될 수 있다. 본 발명의 사상에 따른 정보 저장 장치가 자기 메모리 장치인 경우, 상기 가변 저항 구조체들(VR)는 자기 터널 접합(MTJ)을 포함하도록 형성될 수 있다. 일 예로, 상기 하부 콘택 플러그들(144) 상에 제 1 전극(11), 기준 자성층(12), 터널 배리어층(13), 자유층(14), 및 제 2 전극(15)을 차례로 형성한 뒤, 패터닝 공정을 수행하여 각 하부 콘택 플러그들(144) 상에 배치된 상기 가변 저항 구조체들(VR)을 형성할 수 있다. 상기 패터닝 공정은 복수의 식각 공정을 포함할 수 있다. 일 예로, 상기 제 2 전극(15)은 그 아래에 있는 상기 자유층(14), 상기 터널 배리어층(13), 및 상기 기준 자성층(12)의 패터닝을 위한 마스크로 사용될 수 있다. 상기 패터닝 공정에 의한 가변 저항 구조체들(VR)의 형성 후에, 상기 가변 저항 구조체들(VR) 사이의 공간을 채우는 절연 물질을 증착하여 상기 제 3 층간 절연막(119)을 형성할 수 있다.
도 1, 도 2A 내지 도 2C를 다시 참조하여, 상기 게이트 라인 구조체들(GL)과 교차하고 상기 가변 저항 구조체들(VR)을 연결하는 비트 라인들(BL)이 형성될 수 있다. 본 실시예에 있어서, 상기 비트 라인들(BL)은 상기 제 2 전극(15)과 접촉하도록 형성될 수 있다. 상기 비트 라인들(BL)의 형성 전에, 상기 제 1 주변 콘택 플러그(142)와 접하는 제 2 주변 콘택 플러그(143)가 형성될 수 있다. 상기 제 2 주변 콘택 플러그(143)는 상기 주변 회로 영역(PCR) 상의 상기 제 3 층간 절연막(119)을 관통하여 상기 제 2 주변 콘택 플러그(142)를 노출하는 콘택홀 내에 형성될 수 있다. 일 예로, 상기 비트 라인들(BL)은 상기 주변 회로 영역(PCR)으로 연장되어 상기 제 2 주변 콘택 플러그(143)와 연결되도록 형성될 수 있다.
상기 도전성 분리 패턴들(CI)을 상호 전기적으로 연결하는 연결 도전 패턴(GS)이 형성될 수 있다. 상기 연결 도전 패턴(GS)은 상기 비트 라인들(BL)들 덮는 제 4 층간 절연막(115)상에 형성될 수 있다. 상기 연결 도전 패턴(GS)은 상기 제 1 내지 제 4 층간 절연막들(115, 117, 118, 119)을 관통하는 제 1 콘택 플러그들(147)에 의하여 상기 도전성 분리 패턴들(CI)과 전기적으로 연결될 수 있다. 일 예로, 상기 제 1 콘택 플러그들(147)의 적어도 일부는 상기 하부 콘택 플러그들(144)과 동일 공정에 의하여 형성될 수 있다. 본 실시예에서, 상기 연결 도전 패턴(GS)의 수직적 위치가 상기 비트 라인들(BL) 보다 높은 것으로 설명하였으나, 이와는 달리 상기 연결 도전 패턴(GS)은 상기 비트 라인들(BL) 보다 먼저 형성되어 상기 비트 라인들(BL) 아래에 배치되거나, 상기 비트 라인들(BL)과 함께 형성될 수 있다.
도 13은 본 발명의 제 2 실시예에 따른 정보 저장 장치의 평면도이고, 도 14A 및 도 14B는 본 발명의 제 2 실시예에 따른 정보 저장 장치의 단면도들로, 도 13의 A-A', B-B', C-C' 및 D-D'에 따른 단면도들이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 13 및 도 14A 내지 도 14B를 참조하여, 본 발명의 제 2 실시예에 따른 소스 라인들(SL)이 제공된다. 상기 소스 라인들(SL)은 제 2 소스/드레인 영역들(SD2)과 접하는 제 1 도전 패턴(172) 및 상기 제 1 도전 패턴(172) 상의 제 2 도전 패턴(174)을 포함할 수 있다. 상기 제 1 도전 패턴(172)은 반도체 물질을 포함할 수 있다. 일 예로, 상기 제 1 도전 패턴(172)은 도핑된 실리콘층일 수 있다. 상기 제 2 도전 패턴(174)은 금속을 포함하는 층일 수 있다. 일 예로, 상기 제 2 도전 패턴(174)은 금속, 도전성 금속 질화물, 또는 금속-반도체 화합물 중 적어도 하나를 포함할 수 있다.
상기 소스 라인들(SL)은 상기 제 2 도전 패턴(174) 상의 제 3 캐핑 패턴(176)을 포함할 수 있다. 상기 제 3 캐핑 패턴(176)은 상기 제 1 및 제 2 도전 패턴들(172, 174)을 따라 y 방향으로 연장될 수 있다. 일 예로, 상기 제 3 캐핑 패턴(176)은 실리콘 질화막, 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 소스 라인들(SL)은 상기 제 1 및 제 2 도전 패턴들(172, 174)의 측벽 상에 제 2 스페이서(175)를 더 포함할 수 있다. 상기 제 2 스페이서(175)는 상기 제 1 및 제 2 도전 패턴들(172, 174)을 따라 y 방향으로 연장될 수 있다. 일 예로, 상기 제 2 스페이서(175)는 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
상기 소스 라인들(SL)의 적어도 일부는 주변 회로 영역(PCR) 상의 주변 게이트 전극 구조체(PG)를 구성하는 층들과 동일 물질을 포함할 수 있다. 일 예로, 상기 제 2 도전 패턴(174)은 주변 게이트 전극 구조체(PG)를 구성하는 제 2 게이트 전극(133)과 동일한 물질을 포함할 수 있다. 이는 이하 설명될 제조 방법에 의하여 상기 제 2 도전 패턴(174)과 상기 제 2 게이트 전극(133)이 동일 공정에 의하여 형성되는 것에 기인할 수 있다. 이와 유사하게, 상기 제 2 스페이서(175)는 상기 제 1 스페이서(136)와 동일 물질을 포함할 수 있고, 상기 제 3 캐핑 패턴(176)은 상기 제 2 캐핑 패턴(134)과 동일 물질을 포함할 수 있다. 상기 소스 라인들(SL)은 제 1 층간 절연막(162) 내에 제공되고, 상기 주변 게이트 전극 구조체(PG)는 제 5 층간 절연막(163) 내에 제공될 수 있다.
본 실시예에 있어서, 상기 소스 라인들(SL)은 층간 절연막들(162, 119, 114, 115)을 관통하는 제 2 콘택 플러그들(149)을 통하여 소스 연결 라인(CSL)에 전기적으로 연결될 수 있다. 상기 소스 연결 라인(CSL)은 비트 라인들(BL)을 덮는 상기 제 4 층간 절연막(115) 상에 제공되는 것으로 도시되었으나, 이에 한정되지 않으며, 상기 비트 라인들(BL) 아래에 제공될 수 있다. 일 예로, 상기 소스 연결 라인(CSL)은 상기 제 1 층간 절연막(162)과 제 3 층간 절연막(119) 사이에 제공되어 x 방향으로 연장될 수 있다. 가변 저항 구조체들(VR)은 제 6 층간 절연막(114)을 관통하는 상부 콘택 플러그들(16)을 통하여 상기 비트 라인들(BL)과 전기적으로 연결될 수 있다. 상술한 구조들 이외의 구성은 상기 제 1 실시예와 유사할 수 있다.
도 15A 내지 도 21B는 본 발명의 제 2 실시예에 따른 정보 저장 장치의 제조 방법을 설명하기 위한 단면도들로, 도 15A 내지 도 21A는 도 13의 A-A' 및 B-B'에 따른 단면도들이고, 도 15B 내지 도 21B는 도 13의 C-C' 및 D-D'에 따른 단면도들이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
도 13, 도 15A 및 도 15B를 참조하여, 기판(100) 내에 소자 분리막(101)이 형성되어 셀 어레이 영역(CAR)에 제 1 활성 영역(AR1)을 정의하고, 주변 회로 영역(PCR)에 제 2 활성 영역(AR2)을 정의할 수 있다. 상기 셀 어레이 영역(CAR)에 y 방향으로 연장되는 트렌치들이 형성될 수 있다. 상기 트렌치들은 제 1 트렌치들(105) 및 제 2 트렌치들(106)을 포함할 수 있다. 상기 제 1 트렌치들(105) 내에 게이트 라인 구조체들(GL)이 형성되고 상기 제 2 트렌치들(106) 내에 도전성 분리 패턴들(CI)이 형성될 수 있다.
상기 게이트 라인 구조체들(GL) 및 상기 도전성 분리 패턴들(CI)이 형성된 결과물 상에 게이트 절연막(131), 제 1 게이트 전극(132), 및 캐핑 절연막(139)이 차례로 형성될 수 있다. 상기 게이트 절연막(131), 상기 제 1 게이트 전극(132), 및 상기 캐핑 절연막(139)은 상기 기판(100)의 전면에 형성된 후, 패터닝되어 상기 주변 회로 영역(PCR) 상으로 한정될 수 있다. 일 예로, 상기 게이트 절연막(131)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 제 1 게이트 전극(132)은 도핑된 실리콘과 같은 반도체 물질을 포함할 수 있다. 상기 캐핑 절연막(139)은 실리콘 질화막, 실리콘 산화막, 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
도 13, 도 16A 및 도 16B를 참조하여, 상기 셀 어레이 영역(CAR)에 제 1 및 제 2 소스/드레인 영역들(SD1, SD2)이 형성될 수 있다. 상기 제 1 소스/드레인 영역들(SD1)은 상기 게이트 라인 구조체들(GL)과 상기 도전성 분리 패턴들(CI) 사이의 상기 기판(100)에 형성될 수 있고, 상기 제 2 소스/드레인 영역들(SD2)은 상기 게이트 라인 구조체들(GL) 사이에 형성될 수 있다. 일 예로, 상기 제 1 및 제 2 소스/드레인 영역들(SD1, SD2)은 상기 기판(100)의 상부에 상기 기판(100)의 도전형과 다른 도전형의 불순물 원자들을 주입하여 형성될 수 있다. 일 실시예에 있어서, 상기 제 1 및 제 2 소스/드레인 영역들(SD1, SD2)은 동시에 형성될 수 있다. 이와는 달리 상기 제 1 및 제 2 소스/드레인 영역들(SD1, SD2) 중 적어도 하나의 영역은 별도의 이온 주입 공정에 의하여 형성되거나, 별도의 이온 주입 공정이 추가될 수 있다. 상기 주변 회로 영역(PCR)은 상기 캐핑 절연막(139) 및 그 하부의 층들에 의하여 덮여 있어 불순물 영역이 형성되지 않을 수 있다.
상기 게이트 라인 구조체들(GL) 및 상기 도전성 분리 패턴들(CI)을 덮는 제 2 절연막(161)이 형성될 수 있다. 상기 제 2 절연막(161)을 패터닝하여 상기 제 2 소스/드레인 영역들(SD2)을 노출하는 제 2 리세스 영역들(107)을 형성할 수 있다. 일 예로, 상기 제 2 리세스 영역들(107)은 인접하는 상기 게이트 라인 구조체들(GL) 사이에 형성되고, 상기 게이트 라인 구조체들(GL)을 따라 연장되는 트렌치 형상일 수 있다. 상기 제 2 절연막(161)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
도 13, 도 17A 및 도 17B를 참조하여, 상기 제 2 리세스 영역들(107) 내에 제 1 도전 패턴들(172)이 형성될 수 있다. 상기 제 1 도전 패턴들(172)은 반도체 물질을 포함할 수 있다. 일 예로, 상기 제 1 도전 패턴들(172)은 도핑된 실리콘층을 포함할 수 있다. 상기 제 1 도전 패턴들(172)은 상기 제 2 리세스 영역들(107)을 채우는 도전층을 형성한 후, 상기 제 2 절연막(161)이 노출될 때까지 평탄화 공정을 수행하여 형성될 수 있다. 상기 평탄화 공정의 결과, 상기 주변 회로 영역(PCR)의 상기 캐핑 절연막(139)이 함께 제거되어 상기 제 1 게이트 전극(132)의 상면이 노출될 수 있다. 상기 평탄화 공정은 에치백(etch back) 또는 CMP(chemical mechanical polishing) 중 적어도 하나를 포함할 수 있다.
도 13, 도 18A 및 도 18B를 참조하여, 상기 제 1 도전 패턴들(172)이 형성된 결과물 상에 제 2 도전층(177) 및 캐핑층(178)이 형성될 수 있다. 상기 제 2 도전층(177) 및 상기 캐핑층(178)은 상기 셀 어레이 영역(CAR) 및 상기 주변 회로 영역(PCR) 모두에 형성될 수 있다. 상기 제 2 도전층(177)은 금속, 도전성 금속 질화물, 또는 금속-반도체 화합물 중 적어도 하나를 포함할 수 있다. 상기 캐핑층(178)은 실리콘 질화막, 실리콘 산화막, 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 일 실시예에 있어서, 상기 제 1 도전 패턴들(172)이 도핑된 실리콘층이고, 상기 제 2 도전층(177)이 금속을 포함하는 층인 경우, 상기 제 1 도전 패턴들(172)과 상기 제 2 도전층(177) 사이에 금속-실리사이드층(미도시)이 형성될 수 있다.
도 13, 도 19A 및 도 19B를 참조하여, 상기 제 2 도전층(177) 및 상기 캐핑층(178)이 패터닝되어 상기 제 1 도전 패턴들(172) 상에 제 2 도전 패턴들(174) 및 제 3 캐핑 패턴들(176)이 형성되고, 상기 제 1 게이트 전극(132) 상에 제 2 게이트 전극(133) 및 제 2 캐핑 패턴(134)이 형성될 수 있다. 일 실시예에 있어서, 상기 패터닝 공정 시에, 상기 제 1 도전 패턴들(172)의 일부도 함께 식각될 수 있다. 또한, 상기 주변 회로 영역(PCR)의 경우, 상기 제 2 도전층(177)과 함께 상기 게이트 절연막(131) 및 상기 제 1 게이트 전극(132)이 식각되어 상기 기판(100)의 일부가 노출될 수 있다.
도 13, 도 20A 및 도 20B를 참조하여, 스페이서 공정에 의하여 상기 제 1 및 제 2 도전 패턴들(172, 174)의 측벽 상에 제 2 스페이서(175)가 형성되고, 상기 제 1 및 제 2 게이트 전극(132, 133)의 측벽 상에 제 1 스페이서(136)가 형성될 수 있다. 일 예로, 상기 제 1 및 제 2 스페이서들(136, 175)은 실리콘 산화막으로 형성될 수 있다. 이로써 상기 셀 어레이 영역(CAR)에는 상기 제 1 및 제 2 도전 패턴들(172, 174), 상기 제 3 캐핑 패턴(176), 및 상기 제 2 스페이서(175)를 포함하는 소스 라인들(SL)이 형성되고, 상기 주변 회로 영역(PCR)에는 상기 게이트 절연막(131) 상기 제 1 및 제 2 게이트 전극(132, 133), 상기 제 2 캐핑 패턴(134), 및 상기 제 1 스페이서(136)를 포함하는 주변 게이트 전극 구조체(PG)가 형성될 수 있다. 상기 제 1 및 제 2 스페이서들(136, 175)이 형성된 후, 상기 셀 어레이 영역(CAR)을 덮는 제 1 층간 절연막(162)이 형성될 수 있다. 상기 제 1 층간 절연막(162)은 상기 주변 회로 영역(PCR)을 노출할 수 있다. 상기 제 1 층간 절연막(162)에 의하여 노출된 상기 주변 회로 영역(PCR)에 제 3 소스/드레인 영역(135)이 형성될 수 있다. 상기 제 3 소스/드레인 영역(135)은 상기 제 1 층간 절연막(162) 및 상기 주변 게이트 전극 구조체(PG)를 마스크로하는 이온 주입 공정에 의하여 형성될 수 있다.
도 13, 도 21A 및 도 21B를 참조하여, 상기 주변 회로 영역(PCR)을 덮는 제 5 층간 절연막(163)을 형성한 후, 상기 층간 절연막들(162, 163)을 관통하여 각각 상기 제 1 소스/드레인 영역들(SD1) 및 제 3 소스/드레인 영역(135)과 각각 전기적으로 연결되는 하부 콘택 플러그들(144) 및 제 1 주변 콘택 플러그(142)가 형성될 수 있다. 일 실시예에 있어서, 상기 제 1 및 제 3 소스/드레인 영역들(SD1, 135)과 상기 콘택 플러그들(144, 142) 사이에 제 1 금속-실리사이드층(181)이 형성될 수 있다.
상기 하부 콘택 플러그들(144)을 통하여 상기 제 1 소스/드레인 영역들(SD1)과 전기적으로 연결되는 가변 저항 구조체들(VR)이 형성될 수 있다. 상기 가변 저항 구조체들(VR)의 형성은, 상기 하부 콘택 플러그들(144) 제 1 전극(11), 기준 자성층(12), 터널 배리어층(13), 자유층(14), 및 제 2 전극(15)을 차례로 형성한 뒤, 패터닝 공정을 수행하여 각 하부 콘택 플러그들(144) 상에 배치된 상기 가변 저항 구조체들(VR)을 형성할 수 있다. 상기 패터닝 공정은 복수의 식각 공정을 포함할 수 있다. 상기 패터닝 공정에 의한 가변 저항 구조체들(VR)의 형성 후에, 상기 가변 저항 구조체들(VR) 사이의 공간을 채우는 절연 물질을 증착하여 상기 제 3 층간 절연막(119)을 형성할 수 있다.
도 13, 도 14A 및 도 14B를 다시 참조하여, 상기 가변 저항 구조체들(VR)을 x방향으로 연결하는 비트 라인들(BL)이 형성될 수 있다. 본 실시예에 있어서, 상기 비트 라인들(BL)의 형성 전에, 상기 가변 저항 구조체들(VR)을 덮는 제 6 층간 절연막(114)이 형성된 후, 상기 제 6 층간 절연막(114)을 관통하여 상기 가변 저항 구조체들(VR)과 연결되는 상부 콘택 플러그들(16)이 형성될 수 있다.
상기 비트 라인들(BL)의 형성 전에, 상기 제 1 주변 콘택 플러그(142)와 접하는 제 2 주변 콘택 플러그(143)가 형성될 수 있다. 상기 제 2 주변 콘택 플러그(143)의 형성은 상기 제 3 층간 절연막(119)을 관통하여 상기 제 2 주변 콘택 플러그(142)를 노출하는 콘택홀을 형성하는 것을 포함할 수 있다. 일 예로, 상기 비트 라인들(BL)은 상기 주변 회로 영역(PCR)으로 연장되어 상기 제 2 주변 콘택 플러그(143)와 접하도록 형성될 수 있다.
상기 소스 라인들(SL)을 상호 전기적으로 연결하는 소스 연결 라인(CSL)이 형성될 수 있다. 상기 비트 라인들(BL)을 덮는 제 4 층간 절연막(115)을 형성한 후, 층간 절연막들(162, 119, 114, 115)을 관통하는 제 2 주변 콘택 플러그들(149)이 형성될 수 있다. 상기 제 2 주변 콘택 플러그들(149)은 상기 제 3 캐핑 패턴(176)을 관통하여 상기 제 2 도전 패턴(174)을 노출하는 콘택홀들 내에 형성될 수 있다. 상기 소스 연결 라인(CSL)은 x 방향을 따라 연장되며 상기 소스 라인들(SL)과 전기적으로 연결될 수 있다. 일 예로, 상기 소스 연결 라인(CSL)은 상기 주변 회로 영역(PCR)으로 연장될 수 있다. 상술한 바와 같이, 상기 소스 연결 라인(CSL)의 형상은 상기 소스 라인들(SL)을 상호 전기적으로 연결할 수 있는 어떠한 형태로도 변형이 가능하며 도면에 도시된 형태에 한정되지 않는다.
상기 도전성 분리 패턴들(CI)을 상호 전기적으로 연결하는 연결 도전 패턴(GS)이 형성될 수 있다. 상기 연결 도전 패턴(GS)은 상기 소스 연결 라인(CSL) 상에 형성된 제 7 층간 절연막(112) 상에 제공될 수 있다. 이와는 달리 상기 연결 도전 패턴(GS)은 상기 소스 연결 라인(CSL)과 동시에 형성되거나, 상기 소스 연결 라인(CSL)보다 먼저 형성될 수 있다. 상기 연결 도전 패턴(GS)의 구체적 형태 및 형성 방법은 도 2C를 참조하여 설명한 실시예와 실질적으로 동일하므로 구체적 설명은 생략된다.
상술된 실시예들에서 개시된 자기 메모리 장치들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 일 실시예들에 따른 자기 메모리 장치들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다. 본 발명의 실시예들에 따른 자기 메모리 장치가 실장된 패키지는 상기 자기 메모리 장치를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 22는 본 발명의 기술적 사상에 기초한 정보 저장 장치를 포함하는 전자 시스템의 일 예를 간략히 도시한 블록도이다.
도 22를 참조하면, 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 메모리 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 메모리 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 메모리 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 메모리 장치(1130)는 상술된 실시예들에 개시된 메모리 장치들 중에서 적어도 하나를 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리 장치로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 23은 본 발명의 기술적 사상에 기초한 정보 저장 장치를 포함하는 메모리 카드의 일 예를 간략히 도시한 블록도이다.
도 23을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 메모리 장치(1210)를 포함한다. 상기 메모리 장치(1210)는 상술된 실시예들에 개시된 메모리 장치들 중에서 적어도 하나를 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 메모리 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 메모리 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 메모리 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (46)
- 기판;
상기 기판 상의 게이트 라인 구조체들, 및 상기 게이트 라인 구조체들 사이의 제 1 소스/드레인 영역들을 포함하는 트랜지스터들;
적어도 일부가 상기 기판 내에 매립되고 상기 트랜지스터들의 활성 영역을 정의하는 도전성 분리 패턴들(conductive isolation patterns); 및
상기 제 1 소스/드레인 영역들 상에 제공되는 소스 라인들을 포함하고,
상기 도전성 분리 패턴들은 상호 전기적으로 연결되고,
상기 소스 라인들은 상기 게이트 라인 구조체들을 따라 연장되고,
상기 트랜지스터들은:
상기 게이트 라인 구조체들을 사이에 두고 상기 제 1 소스/드레인 영역들과 이격된 제 2 소스/드레인 영역들을 더 포함하고,
상기 소스 라인의 장축은 상기 게이트 라인의 장축과 평행하는 정보 저장 장치. - 제 1 항에 있어서,
상기 게이트 라인 구조체들 각각은 적어도 일부가 상기 기판 내에 매립되고,
상기 도전성 분리 패턴들은 상기 게이트 라인 구조체들과 실질적으로 평행한 정보 저장 장치. - 제 2 항에 있어서,
상기 도전성 분리 패턴들 및 상기 게이트 라인 구조체들은 각각 상기 기판 상에 차례로 제공되는 절연층, 도전 라인, 및 캐핑 패턴을 포함하고,
상기 도전 라인은 상기 절연층 및 상기 캐핑 패턴에 의하여 상기 기판과 절연되는 정보 저장 장치. - 제 3 항에 있어서,
상기 도전 라인의 상면은 상기 기판의 상면 보다 낮은 정보 저장 장치. - 제 2 항에 있어서,
상기 게이트 라인 구조체들 및 상기 도전성 분리 패턴들은 각각 상기 기판 상의 제 1 트렌치들 및 제 2 트렌치들 내에 제공되고,
상기 제 1 트렌치들 및 상기 제 2 트렌치들의 깊이는 실질적으로 동일한 정보 저장 장치. - 제 1 항에 있어서,
상기 도전성 분리 패턴들을 상호 전기적으로 연결하는 연결 도전 패턴을 더 포함하고,
상기 연결 도전 패턴은 상기 게이트 라인 구조체들과 교차하는 방향으로 연장되는 정보 저장 장치. - 삭제
- 제 1 항에 있어서,
상기 정보 저장 장치의 동작 시에, 상기 도전성 분리 패턴들에는 접지 또는 음 전압(negative voltage)이 인가되는 정보 저장 장치. - 삭제
- 삭제
- 제 1 항에 있어서,
상기 소스 라인들을 상호 전기적으로 연결하는 소스 연결 라인을 더 포함하는 정보 저장 장치. - 제 1 항에 있어서,
상기 게이트 라인 구조체들은 도전 라인들을 포함하고,
상기 소스 라인들의 하면은 상기 도전 라인들의 상면보다 높은 정보 저장 장치.
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Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110081364A KR101920626B1 (ko) | 2011-08-16 | 2011-08-16 | 정보 저장 장치 및 그 제조 방법 |
| US13/585,146 US8629494B2 (en) | 2011-08-16 | 2012-08-14 | Data storing devices and methods of fabricating the same |
| JP2012179869A JP2013042140A (ja) | 2011-08-16 | 2012-08-14 | 情報格納装置 |
| TW101129549A TWI570847B (zh) | 2011-08-16 | 2012-08-15 | 資料儲存裝置及其製造方法 |
| CN201210292295.5A CN102956645B (zh) | 2011-08-16 | 2012-08-16 | 数据存储装置及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110081364A KR101920626B1 (ko) | 2011-08-16 | 2011-08-16 | 정보 저장 장치 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130019294A KR20130019294A (ko) | 2013-02-26 |
| KR101920626B1 true KR101920626B1 (ko) | 2018-11-22 |
Family
ID=47712036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110081364A KR101920626B1 (ko) | 2011-08-16 | 2011-08-16 | 정보 저장 장치 및 그 제조 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US8629494B2 (ko) |
| JP (1) | JP2013042140A (ko) |
| KR (1) | KR101920626B1 (ko) |
| CN (1) | CN102956645B (ko) |
| TW (1) | TWI570847B (ko) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130017647A (ko) * | 2011-08-11 | 2013-02-20 | 삼성전자주식회사 | 가변 저항 메모리 장치의 제조 방법 |
| KR20130076449A (ko) * | 2011-12-28 | 2013-07-08 | 에스케이하이닉스 주식회사 | 가변 저항 메모리 장치의 제조 방법 |
| JP2014011230A (ja) * | 2012-06-28 | 2014-01-20 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| KR101952272B1 (ko) * | 2012-11-06 | 2019-02-26 | 삼성전자주식회사 | 반도체 기억 소자 |
| US20140246741A1 (en) * | 2013-03-03 | 2014-09-04 | T3Memory, Inc. | Magnetoresistive memory cell and method of manufacturing the same |
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| KR102101407B1 (ko) * | 2013-03-14 | 2020-04-16 | 삼성전자주식회사 | 자기 저항 메모리 장치 및 그 제조 방법 |
| KR20150102302A (ko) | 2014-02-28 | 2015-09-07 | 에스케이하이닉스 주식회사 | 전자 장치 및 그 제조 방법 |
| KR20160073782A (ko) | 2014-12-17 | 2016-06-27 | 에스케이하이닉스 주식회사 | 전자 장치 및 그 제조 방법 |
| KR20160122915A (ko) | 2015-04-14 | 2016-10-25 | 에스케이하이닉스 주식회사 | 전자 장치 |
| US9865806B2 (en) | 2013-06-05 | 2018-01-09 | SK Hynix Inc. | Electronic device and method for fabricating the same |
| US10490741B2 (en) | 2013-06-05 | 2019-11-26 | SK Hynix Inc. | Electronic device and method for fabricating the same |
| KR20150036985A (ko) | 2013-09-30 | 2015-04-08 | 에스케이하이닉스 주식회사 | 전자 장치 및 그 제조 방법 |
| KR20140142929A (ko) * | 2013-06-05 | 2014-12-15 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템 |
| KR102074943B1 (ko) * | 2013-08-30 | 2020-02-07 | 삼성전자 주식회사 | 자기 메모리 소자 |
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| KR102634781B1 (ko) | 2017-01-18 | 2024-02-13 | 삼성전자주식회사 | 자기 메모리 장치 |
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2011
- 2011-08-16 KR KR1020110081364A patent/KR101920626B1/ko active IP Right Grant
-
2012
- 2012-08-14 JP JP2012179869A patent/JP2013042140A/ja active Pending
- 2012-08-14 US US13/585,146 patent/US8629494B2/en active Active
- 2012-08-15 TW TW101129549A patent/TWI570847B/zh active
- 2012-08-16 CN CN201210292295.5A patent/CN102956645B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| US8629494B2 (en) | 2014-01-14 |
| KR20130019294A (ko) | 2013-02-26 |
| CN102956645A (zh) | 2013-03-06 |
| TWI570847B (zh) | 2017-02-11 |
| CN102956645B (zh) | 2017-07-04 |
| TW201320244A (zh) | 2013-05-16 |
| JP2013042140A (ja) | 2013-02-28 |
| US20130043530A1 (en) | 2013-02-21 |
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| KR20140066016A (ko) | 자기 기억 소자 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |