KR102633049B1 - 반도체 소자 - Google Patents

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KR102633049B1
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Abstract

본 발명은 반도체 소자에 관한 것으로, 제1 활성 부분 및 제2 활성 부분을 갖는 기판, 상기 제1 활성 부분 상의 쓰기 게이트 전극, 상기 제2 활성 부분 상의 읽기 게이트 전극, 상기 제1 활성 부분과 상기 쓰기 게이트 전극 사이의 제1 게이트 절연 패턴, 상기 제2 활성 부분과 상기 읽기 게이트 패턴 사이의 제2 게이트 절연 패턴, 상기 쓰기 게이트 전극의 일 측의 상기 제1 활성 부분 내에 제공되는 제1 소스/드레인 접합 영역, 상기 읽기 게이트 전극의 일 측의 상기 제2 활성 부분 내에 제공되는 제2 소스/드레인 접합 영역 및 상기 제1 및 제2 소스/드레인 접합 영역들을 전기적으로 연결시키는 연결 구조체를 포함하는 반도체 소자가 제공된다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관련된 것으로, 더욱 상세하게는 원 타임 프로그래머블(one time programmable) 소자를 포함하는 반도체 소자에 관련된 것이다.
비 휘발성(Non-Volatile) 저장 장치는 가능한 프로그래밍 동작의 횟수에 따라 원 타임 프로그래머블(One-Time Programmable, 이하 OTP)과 멀티 타임 프로그래머블(Multi-Time Programmable, 이하 MTP)로 분류된다. OTP 소자는 회로 상에서 단 한 번의 프로그래밍만이 가능하고 추가 프로그래밍이 안 되는 소자를 지칭하며, 여기에는 퓨즈(Fuse), 안티 퓨즈(Anti-Fuse), 전기 퓨즈(Electrically Programmable fuse, e-Fuse) 등이 있다. 이들 소자는 별도의 추가적인 장치가 없다면 프로그래밍된 내용을 지우는 것이 불가능하기에 단지 한번의 프로그래밍 동작만 허용된다.
이러한 특성으로 OTP 소자는 보안의 기능으로 사용될 수 있으며, 최근 고성능의 OTP 소자의 요구가 많아지고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 게이트 누설 전류에 의한 전기적 특성의 열화를 억제할 수 있는 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 칩 내 특성의 산포가 개선된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 과제를 해결하기 위한 본 발명의 실시예들에 따른 반도체 소자는 제1 활성 부분 및 제2 활성 부분을 갖는 기판; 상기 제1 활성 부분 상의 쓰기 게이트 전극; 상기 제2 활성 부분 상의 읽기 게이트 전극; 상기 제1 활성 부분과 상기 쓰기 게이트 전극 사이의 제1 게이트 절연 패턴; 상기 제2 활성 부분과 상기 읽기 게이트 패턴 사이의 제2 게이트 절연 패턴; 상기 쓰기 게이트 전극의 일 측의 상기 제1 활성 부분 내에 제공되는 제1 소스/드레인 접합 영역; 상기 읽기 게이트 전극의 일 측의 상기 제2 활성 부분 내에 제공되는 제2 소스/드레인 접합 영역; 및 상기 제1 및 제2 소스/드레인 접합 영역들을 전기적으로 연결시키는 연결 구조체를 포함하되, 상기 제1 활성 부분은 상기 제1 및 제2 소스/드레인 접합 영역들과 같은 도전형을 갖고, 상기 제2 활성 부분은 상기 제1 및 제2 소스/드레인 접합 영역들과 다른 도전형을 갖는다.
일 실시예에 따르면, 상기 제1 활성 부분과 상기 제2 활성 부분 사이의 상기 기판 내에 배치되는 소자 분리막을 더 포함하되, 상기 제1 및 제2 소스/드레인 접합 영역들은 상기 소자 분리막을 사이에 두고 서로 이격될 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 소스/드레인 접합 영역들 사이의 상기 기판 상에 배치되는 더미 게이트 전극을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 소스/드레인 접합 영역들 사이의 상기 기판 상에 배치되는 더미 게이트 전극을 더 포함할 수 있다.
일 실시예에 따르면, 상기 연결 구조체는: 상기 제1 및 제2 소스/드레인 접합 영역들에 각각 연결되는 소스/드레인 콘택들; 및 상기 소스/드레인 콘택들을 전기적으로 연결시키는 연결 도전 라인을 포함할 수 있다.
일 실시예에 따르면, 상기 읽기 게이트 전극의 타측의 상기 제2 활성 부분 내에 제공되는 제3 소스/드레인 접합 영역; 및 상기 제3 소스/드레인 접합 영역에 전기적으로 연결되는 비트 라인을 더 포함하되, 상기 제3 소스/드레인 접합 영역은 상기 제1 활성 부분과 동일한 도전형을 가질 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 활성 부분들의 각각은 상기 기판으로부터 돌출된 핀 형상을 갖되, 상기 제1 활성 부분의 양측의 상기 기판 상에 배치되고, 상기 제1 활성 부분의 상부를 노출하는 제1 소자 분리막들; 및 상기 제2 활성 부분의 양측의 상기 기판 상에 배치되고, 상기 제2 활성 부분의 상부를 노출하는 제2 소자 분리막들을 더 포함하되, 상기 쓰기 게이트 전극은 상기 제1 활성 부분의 상기 상부의 상면 및 측벽들을 덮고, 상기 읽기 게이트 전극은 상기 제2 활성 부분의 상기 상부의 상면 및 측벽들을 덮을 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 활성 부분들은 각각 복수 개로 제공되되, 상기 복수 개의 제1 활성 부분들은 제1 방향으로 연장되고 상기 제1 방향과 교차하는 제2 방향을 따라 배치되고, 상기 복수 개의 제2 활성 부분들은 상기 제1 방향으로 연장되고, 상기 제2 방향을 따라 배치되되, 상기 쓰기 게이트 전극은 상기 제2 방향으로 연장되어 상기 복수 개의 제1 활성 부분들을 가로지르고, 상기 읽기 게이트 전극은 상기 제2 방향으로 연장되어 상기 복수 개의 제2 활성 부분들 가로지를 수 있다.
일 실시예에 따르면, 상기 제1 소스/드레인 접합 영역은 상기 쓰기 게이트 전극의 상기 일측의 상기 복수 개의 제1 활성 부분들 내에 각각 제공되되, 상기 제2 소스/드레인 접합 영역은 상기 읽기 게이트 전극의 상기 일측의 상기 복수 개의 제2 활성 부분들 내에 각각 제공되되, 상기 연결 구조체는 상기 복수 개의 제1 소스/드레인 접합 영역들과 상기 복수 개의 제2 소스/드레인 접합 영역들을 전기적으로 연결시킬 수 있다.
일 실시예에 따르면, 상기 복수 개의 제1 활성 부분들과 상기 복수 개의 제2 활성 부분들은 상기 제1 방향 또는 상기 제2 방향으로 서로 이격될 수 있다.
상술한 과제를 해결하기 위한 본 발명의 실시예들에 따른 반도체 소자는 제1 활성 부분 및 제2 활성 부분을 갖는 기판; 상기 제1 활성 부분 상의 제1 그룹의 게이트 구조체들, 상기 제1 그룹의 게이트 구조체들은 제1 방향으로 서로 이격되고 상기 제1 방향과 교차하는 제2 방향으로 연장되는 쓰기 게이트 구조체 및 제1 더미 구조체를 포함하고; 상기 제2 활성 부분 상의 제2 그룹의 게이트 구조체들, 상기 제2 그룹의 게이트 구조체들은 상기 제1 방향으로 서로 이격되고 상기 제2 방향으로 연장되는 읽기 게이트 구조체 및 제2 더미 게이트 구조체를 포함하고; 상기 쓰기 게이트 구조체 및 상기 제1 더미 게이트 구조체 사이의 상기 제1 활성 부분 내에 제공되는 제1 소스/드레인 접합 영역; 상기 읽기 게이트 구조체 및 상기 제2 더미 게이트 구조체 사이의 상기 제2 활성 부분 내에 제공되는 제2 소스/드레인 접합 영역; 및 상기 제1 및 제2 소스/드레인 접합 영역들을 전기적으로 연결시키는 연결 구조체를 포함하되, 상기 제1 활성 부분과, 상기 제1 및 제2 소스/드레인 접합 영역들은 제1 도전형을 갖고, 상기 제2 활성 부분은 상기 제1 도전형과 다른 제2 도전형을 갖는다.
일 실시예에 따르면, 상기 제1 도전형을 갖는 제1 활성 부분은 상기 기판 내에 제1 도전형의 불순물이 도핑되어 형성되는 웰 불순물 영역이되, 평면적 관점에서, 상기 웰 불순물 영역은 상기 쓰기 게이트 구조체 및 상기 제1 소스/드레인 접합 영역과 중첩되되, 상기 읽기 게이트 구조체 및 상기 제2 소스/드레인 접합 영역과 중첩되지 않을 수 있다.
일 실시예에 따르면, 상기 제1 활성 부분과 상기 제2 활성 부분은 상기 제1 방향으로 서로 이격되고, 상기 제1 그룹의 게이트 구조체와 상기 제2 그룹의 게이트 구조체는 상기 제1 및 제2 더미 게이트 구조체들이 서로 인접하도록 배치되되, 상기 연결 구조체는: 상기 제1 및 제2 소스/드레인 접합 영역들에 각각 연결되는 소스/드레인 콘택들; 및 상기 소스/드레인 콘택들을 전기적으로 연결시키는 연결 도전 라인을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 활성 부분과 상기 제2 활성 부분은 상기 제2 방향으로 서로 이격되되, 상기 제1 그룹의 게이트 구조체와 상기 제2 그룹의 게이트 구조체는 상기 쓰기 게이트 구조체와 상기 제2 더미 게이트 구조체가 상기 제2 방향으로 정렬되고, 상기 읽기 구조체와 상기 제1 더미 구조체가 상기 제2 방향으로 정렬되도록 배치되되, 상기 연결 구조체는 상기 제1 및 제2 소스/드레인 접합 영역들에 공통으로 연결되는 소스/드레인 콘택을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 활성 부분들은 상기 기판으로부터 돌출된 핀 형상을 가질 수 있다.
본 발명의 실시예들에 따르면, 쓰기 게이트 전극 아래의 활성 부분이 기판과 다른 도전형을 갖도록 형성됨에 따라, 쓰기 게이트 전극과 그 아래의 활성 부분 사이의 게이트 누설 전류(gate leakage current)가 감소될 수 있다. 이에 따라, 게이트 누설 전류에 기인하는 비트 라인 전압에 대한 읽기 전류의 비선형성이 완화될 수 있으며, 결과적으로 반도체 소자의 전기적 특성이 향상될 수 있다.
또한, 쓰기 게이트 전극과 이에 인접한 읽기 게이트 전극은 그들 사이의 소스/드레인 접합 영역을 공유하지 않는 구조로 형성될 수 있다. 예컨대, 쓰기 게이트 전극이 형성되는 활성 부분과 읽기 게이트 전극이 형성되는 활성 부분이 소자 분리막에 의해 분리되거나, 쓰기 게이트 전극과 읽기 게이트 전극 사이에 더미 게이트 구조체가 형성되어 쓰기 게이트 전극과 읽기 게이트 전극 사이의 이격 거리가 증대될 수 있다. 이에 따라, 쓰기 게이트 전극과는 중첩되되, 읽기 게이트 전극과는 중첩되지 않는 웰 불순물 영역의 형성이 용이할 수 있다. 결과적으로, 반도체 소자의 제조 공정의 공정 마진이 향상될 수 있으며, 칩 내 특성 산포가 개선될 수 있다.
도 1a 및 도 1b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 회로도들이다.
도 2는 도 1의 반도체 소자의 구조를 설명하기 위한 예시적인 단면도이다.
도 3a 내지 도 3d는 도 2의 A 부분에 대응하는 도면들이다.
도 4는 본 발명의 실시예들에 따른 반도체 소자의 평면도들이다.
도 5 및 도 6은 각각 도 4의 I-I' 및 II-II'에 따른 단면도들이고, 도 7은 도 4의 III-III' 및 IV-IV'에 따른 단면도이다.
도 8은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 9는 도 8의 I-I' 및 II-II'에 따른 단면도이고, 도 10은 도 8의 III-III'에 따른 단면도이다.
도 11은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 12는 도 11의 I-I'에 따른 단면도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1a 및 도 1b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 회로도들이다.
도 1a를 참조하면, 본 발명의 실시예들에 따른 반도체 소자는 복수의 트랜지스터들(TW, TW', TR, TR') 및 비트 라인(bit line, BL)을 포함할 수 있다. 예컨대, 하나의 비트 라인(BL)은 4개 트랜지스터들(TW, TR, TW', TR')과 전기적으로 연결될 수 있다.
4개의 트랜지스터들(TW, TW', TR, TR') 중 두 개(TW, TW')는 쓰기 동작을 위한 것이고, 다른 두 개(TR, TR')는 읽기 동작을 위한 것일 수 있다. 이하, 쓰기 동작을 위한 트랜지스터들(TW, TW')의 각각은 제1 트랜지스터로 지칭되고, 읽기 동작을 위한 트랜지스터들(TR, TR')의 각각은 제2 트랜지스터로 지칭될 수 있다.
서로 인접한 제1 및 제2 트랜지스터들(예컨대, TW 및 TR)은 하나의 비트(bit)로 기능할 수 있다. 즉, 쓰기 동작을 위한 하나의 제1 트랜지스터(TW) 및 읽기 동작을 위한 하나의 제2 트랜지스터(TR)는 하나의 단위 셀(cell)을 구성할 수 있다. 예컨대, 제2 트랜지스터(TR)의 일 단자는 제1 트랜지스터(TW)와 연결되고, 타 단자는 비트 라인(BL)과 연결될 수 있다.
도 1b는 본 발명의 실시예들에 따른 반도체 소자가 프로그래밍된 상태를 도시한다. 이하에서는 하나의 비트를 예시적으로 설명하기로 한다.
도 1b를 참조하면, 하나의 셀을 구성하는 두 개의 트랜지스터들(TR, TW)이 형성된 기판 및 비트 라인(BL)을 접지 상태로 하고, 읽기 동작을 위한 제2 트랜지스터(TR)에 턴 온 전압(Vturn-on)을 인가하고, 쓰기 동작을 위한 제1 트랜지스터(TW)에 상기 턴 온 전압보다 높은 전압(Vhigh)을 인가할 수 있다. 예컨대, 제2 트랜지스터(TR)에 약 2V가 인가되고 제1 트랜지스터(TW)에 약 5V가 인가될 수 있다.
상기와 같은 전압이 인가될 때, 고전압이 인가된 제1 트랜지스터(TW)의 활성 부분과 게이트 전극 사이의 절연막 예컨대, 산화막이 깨지는(breakdown) 현상이 발생되어 쓰기 동작을 위한 제1 트랜지스터(TW)는 저저항을 갖는 저항체로 변경될 수 있으며, 제1 트랜지스터의 저항 차이로 하나의 비트가 셀에 프로그램밍될 수 있다. 결론적으로, 본 발명의 실시예들에 따른 반도체 소자는 안티 퓨즈형 OTP 소자를 포함할 수 있다.
도 2는 도 1의 반도체 소자의 구조를 설명하기 위한 예시적인 단면도이다. 도 3a 내지 도 3d는 도 2의 A 부분에 대응하는 도면들이다.
도 2를 참조하면, 제1 영역(WA) 및 제2 영역(RA)을 포함하는 기판(100)이 제공될 수 있다. 제1 영역(WA)은 도 1a 및 도 1b를 참조하여 설명한 제1 트랜지스터들(TW, TW')이 형성되는 영역일 수 있고, 제2 영역(RA)은 도 1a 및 도 1b를 참조하여 설명한 제2 트랜지스터들(TR, TR')이 형성되는 영역일 수 있다. 기판(100)은 반도체 기판일 수 있다. 예컨대, 기판(100)은 실리콘, 게르마늄 또는 실리콘/게르마늄을 포함하거나, SOI(silicon on isolation) 기판일 수 있다. 기판(100)은 제1 도전형의 불순물로 도핑될 수 있다. 예컨대, 제1 도전형은 p형일 수 있다.
기판(100) 내에 제1 소자 분리막들(ST1)이 배치되어 활성 부분들(AP)이 정의될 수 있다. 더하여, 기판(100) 내에 제2 소자 분리막(ST2)이 배치되어 각 영역들(WA, RA)의 활성 부분들(AP)이 서로 분리될 수 있다. 제1 및 제2 소자 분리막들(ST1, ST2)은 예컨대, 실리콘 산화물을 포함할 수 있다. 본 발명의 실시예들에 따르면, 제1 영역(WA)의 활성 부분(AP)은 기판(100)과 다른 제2 도전형의 불순물(즉, n형의 불순물)로 도핑될 수 있다. 이에 따라, 제1 영역(WA)의 활성 부분(AP)의 적어도 일부는 기판(100)과 다른 제2 도전형을 갖고, 제2 영역(RA)의 활성 부분(AP)은 기판(100)과 동일한 제1 도전형을 가질 수 있다. 이하, 제2 도전형의 불순물로 도핑된 제1 영역(WA)의 활성 부분(AP)은 웰 불순물 영역(110)으로 지칭될 수 있다. 본 실시예에서, 웰 불순물 영역(110)의 하면이 소자 분리막들(ST1, ST2)의 하면보다 높은 레벨에 위치하는 것으로 도시되었으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 다른 실시예에서, 웰 불순물 영역(110)의 하면은 소자 분리막들(ST1, ST2)의 하면과 동일한 높이를 갖거나 그 보다 낮을 수 있다.
각 영역들(WA, RA)의 활성 부분(AP) 상에 복수의 게이트 전극들(WG, RG)이 배치될 수 있다. 예컨대, 제1 영역(WA)의 활성 부분(AP) 상에 한 쌍의 쓰기 게이트 전극들(WG)이 배치될 수 있고, 제2 영역(RA)의 활성 부분(AP) 상에 한 쌍의 읽기 게이트 전극들(RG)이 배치될 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
쓰기 게이트 전극들(WG)은 소정의 일함수를 갖는 도전성 물질로 형성되어, 그것의 아래에 위치하는 활성 부분(AP)의 문턱 전압을 조절하는데 기여할 수 있다. 예컨대, 쓰기 게이트 전극들(WG)의 각각은 금속 질화물 및 금속 중의 적어도 하나를 포함할 수 있다. 예를 들면, 쓰기 게이트 전극들(WG)의 각각은, 차례로 적층되며 서로 다른 물질들로 이루어진, 금속 질화막 및 금속막을 포함할 수 있다. 금속 질화막은 예컨대, 티타늄 질화물 (TiN), 탄탈륨 질화물 (TaN), 티타늄 알루미늄 질화물 (TiAlN), 탄탈륨 알루미늄 질화물 (TaAlN), 니오븀 질화물 (NbN), 바나듐 질화물 (VN), 또는 텅스텐 질화물 (WN)을 포함할 수 있고, 금속막은 금속 질화막보다 낮은 비저항을 갖는 물질들(예를 들면, 알루미늄 또는 텅스텐) 중의 하나를 포함할 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 다른 실시예에 따르면, 쓰기 게이트 전극들(WG)의 각각은 도핑된 반도체(예컨대, 도핑된 폴리 실리콘)을 포함할 수 있다.
읽기 게이트 전극들(RG)은 쓰기 게이트 전극들(WG)과 동일한 물질 또는 다른 물질을 포함할 수 있다. 예컨대, 읽기 게이트 전극들(RG)의 각각은 도핑된 반도체(예컨대, 도핑된 폴리 실리콘), 금속 질화물(예컨대, 티타늄 질화물 (TiN), 탄탈륨 질화물 (TaN), 티타늄 알루미늄 질화물 (TiAlN), 탄탈륨 알루미늄 질화물 (TaAlN), 니오븀 질화물 (NbN), 바나듐 질화물 (VN), 또는 텅스텐 질화물 (WN)) 및 금속(예컨대, 알루미늄 또는 텅스텐) 중의 적어도 하나를 포함할 수 있다.
게이트 전극들(WG, RG)과 활성 부분들(AP) 사이에 게이트 절연 패턴들(GD)이 개재될 수 있다. 게이트 절연 패턴들(GD)의 각각은 예컨대, 실리콘 산화물 및 고유전물질 중의 적어도 하나를 포함할 수 있다. 고유전물질은 실리콘 산화물보다 유전 상수가 높은 물질, 예를 들면, 하프늄 산화물, 알루미늄 산화물, 또는 탄탈륨 산화물을 포함할 수 있다.
일 실시예에 따르면, 게이트 절연 패턴들(GD)의 각각은, 도 3a에 도시된 바와 같이, 차례로 적층된 제1 게이트 절연막(GD1) 및 제2 게이트 절연막(GD2)을 포함할 수 있다. 제1 게이트 절연막(GD1)은 실리콘 산화막이고, 제2 게이트 절연막(GD2)은 상술한 고유전물질을 포함하는 고유전막일 수 있다. 게이트 캡핑 패턴들(GP)이 게이트 전극들(WG, RG)의 상면 상에 배치될 수 있다. 게이트 캡핑 패턴들(GP)의 각각은 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있다. 이하, 제1 영역(WA)의 활성 부분(AP) 상에 차례로 적층된 게이트 절연 패턴(GD), 쓰기 게이트 전극(WG) 및 게이트 캡핑 패턴(GP)은 쓰기 게이트 구조체(WGS)로 정의될 수 있고, 제2 영역(RA)의 활성 부분(AP) 상에 차례로 적층된 게이트 절연 패턴(GD), 읽기 게이트 전극(RG) 및 게이트 캡핑 패턴(GP)은 읽기 게이트 구조체(RGS)로 정의될 수 있다.
일 실시예에 따르면, 게이트 구조체들(WGS, RGS)은 기판(100) 상에 게이트 절연막, 게이트 전극막 및 게이트 캡핑막을 순차적으로 형성하고, 이를 패터닝하여 형성될 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 한편, 게이트 스페이서들(SP)이 게이트 구조체들(WGS, RGS) 각각의 측벽들 상에 배치될 수 있다. 게이트 스페이서들(SP)은 실리콘 산화막, 실리콘 산화 질화막, 및 실리콘 질화막 중의 적어도 하나를 포함할 수 있다.
각 영역들(WA, RA)의 활성 부분(AP) 내 또는 활성 부분(AP) 상에 소스/드레인 접합 영역들(120)이 제공될 수 있다. 구체적으로, 제1 영역(WA)의 소스/드레인 접합 영역들(120)은 한 쌍의 쓰기 게이트 전극들(WG) 사이 및 이들 양측의 활성 부분(AP)(즉, 웰 불순물 영역(110)) 내에 제공될 수 있다. 제2 영역(RA)의 소스/드레인 접합 영역들(120)은 한 쌍의 읽기 게이트 전극들(RG) 사이 및 이들 양측의 활성 부분(AP) 내에 제공될 수 잇다. 소스/드레인 접합 영역들(120)은 기판(100)과 다른 제2 도전형을 가지도록 형성될 수 있다. 또한, 소스/드레인 접합 영역들(120)의 하면들은 웰 불순물 영역(110)의 하면보다 높은 레벨에 위치하도록 형성될 수 있다.
일 실시예에 따르면, 소스/드레인 접합 영역들(120)은 게이트 전극들(WG, RG)의 양측의 활성 부분들(AP)에 제2 도전형의 불순물(즉, n형 불순물)을 주입하여 형성된 기판(100)의 일부일 수 있다. 다른 실시예에 따르면, 소스/드레인 접합 영역들(120)은 에피택시얼 성장 공정을 이용하여 형성된 에피택시얼 패턴일 수 있다. 예컨대, 소스/드레인 접합 영역들(120)을 형성하는 것은 게이트 전극들(WG, RG)의 양측의 활성 부분(AP) 내에 리세스 영역들을 형성하는 것, 및 에피택시얼 성장 공정을 수행하여 리세스 영역들 내에 에피택시얼층을 형성하는 것을 포함할 수 있다. 이 경우, 소스/드레인 접합 영역들(120)은 Si 또는 SiC를 포함할 수 있으며, 도시된 바와 달리, 기판(100)의 상면 위로 융기될 수 있다. 에피택시얼 성장 공정과 동시에 또는 에피택시얼 성장 공정 후, 소스/드레인 접합 영역들(120)에 제2 도전형의 불순물이 도핑될 수 있다. 소스/드레인 접합 영역들(120)은 트랜지스터의 소스/드레인으로 기능할 수 있다.
기판(100) 상에 연결 구조체(130)가 배치될 수 있다. 연결 구조체(130)는 쓰기 게이트 전극(WG)의 일측의 소스/드레인 접합 영역(120)과 이에 인접한 읽기 게이트 전극(RG)의 일측의 소스/드레인 접합 영역(120)을 전기적으로 연결시킬 수 있다. 즉, 연결 구조체(130)는 제2 소자 분리막(ST2)을 사이에 두고 서로 인접한 소스/드레인 접합 영역들(120)을 연결시킬 수 있다. 예컨대, 연결 구조체(130)는 한 쌍의 소스/드레인 콘택들(132) 및 이들을 전기적으로 연결시키는 연결 도전 라인(134)을 포함할 수 있다. 한 쌍의 소스/드레인 콘택들(132)은 서로 인접한 제1 영역(WA)의 소스/드레인 접합 영역(120)과 제2 영역(RA)의 소스/드레인 접합 영역(120)에 각각 연결될 수 있고, 연결 도전 라인(134)은 한 쌍의 소스/드레인 콘택들(132)과 공통으로 접할 수 있다. 예컨대, 소스/드레인 콘택들(132)은 제1 층간 절연막(140) 내에 제공될 수 있고, 연결 도전 라인은 제1 층간 절연막(140)의 상면 상에 제공될 수 있다. 소스/드레인 콘택들(132)은 제1 층간 절연막(140)의 상면과 실질적으로 동일한 높이의 상면들을 가질 수 있다. 제1 층간 절연막(140)은 일 예로, 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있다. 소스/드레인 콘택들(132) 및 연결 도전 라인(134)의 각각은 도핑된 반도체, 금속, 금속 실리사이드, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다.
제1 층간 절연막(140) 상에 제2 층간 절연막(150)이 배치될 수 있고, 제2 층간 절연막(150) 상에 비트 라인(BL)이 배치될 수 있다. 비트 라인(BL)은 비트 라인 콘택(BC)을 통해 한 쌍의 읽기 게이트 전극들(RG) 사이에 위치하는 소스/드레인 접합 영역(120)에 전기적으로 연결될 수 있다. 결과적으로, 읽기 게이트 전극(RG)의 일측의 소스/드레인 접합 영역(120)은 소스/드레인 콘택(132)과 연결되고, 타측의 소스/드레인 접합 영역(120)은 비트 라인 콘택(BC)과 연결될 수 있다. 제2 층간 절연막(150)은 일 예로, 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있다. 비트 라인 콘택(BC)은 소스/드레인 콘택들(132) 또는 연결 도전 라인(134)과 동일한 물질을 포함할 수 있다. 예컨대, 비트 라인 콘택(BC)은 도핑된 반도체, 금속, 금속 실리사이드, 또는 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 비트 라인(BL)은 알루미늄, 텅스텐 또는 구리와 같은 금속 물질을 포함할 수 있다.
한편, 상술한 바와 달리, 게이트 구조체들(WGS, RGS)은, 도 3b에 도시된 바와 같이, 게이트 라스트 공정에 의해 형성될 수 있다. 예컨대, 게이트 구조체들(WGS, RGS)을 형성하는 것은, 활성 부분들(AP) 상에 희생 게이트 패턴들(미도시)을 형성하는 것, 희생 게이트 패턴들의 양 측벽들 상에 게이트 스페이서들(SP)을 형성하는 것, 게이트 스페이서들(SP)을 덮으며 희생 게이트 패턴들의 상면을 노출하는 제1 서브 층간 절연막(142)을 형성하는 것, 희생 게이트 패턴들을 제거하여 게이트 스페이서들(SP) 사이에 활성 부분들(AP)을 노출하는 갭 영역들을 형성하는 것, 및 갭 영역들 내에 게이트 절연 패턴(GD), 게이트 전극(WG 또는 RG), 및 게이트 캡핑 패턴(GP)을 차례로 형성하는 것을 포함할 수 있다. 이 경우, 소스/드레인 접합 영역들(120)은 게이트 스페이서들(SP)의 형성 후 제1 서브 층간 절연막(142)의 형성 전에 형성될 수 있다. 더하여, 제1 서브 층간 절연막(142) 상에 게이트 구조체들(WGS, RGS)의 상면을 덮는 제2 서브 층간 절연막(144)이 형성될 수 있다. 제1 서브 층간 절연막(142) 및 제2 서브 층간 절연막(144)은 도 2에서 설명한 제1 층간 절연막(140)에 대응될 수 있다. 도 3b의 실시예의 경우, 게이트 절연 패턴들(GD)은 쓰기 및 읽기 게이트 전극들(WG, RG)의 하면 및 측면들을 덮을 수 있다.
또 다른 실시예에 따르면, 도 3c에 도시된 바와 같이, 제2 소자 분리막(ST2)이 생략될 수 있다. 즉, 도 3c의 실시예의 경우, 도 2의 실시예의 경우와 달리, 제1 영역(WA)의 활성 부분(AP)과 제2 영역(RA)의 활성 부분(AP)은 서로 연결되어 일체를 이룰 수 있다. 더하여, 제1 영역(WA)과 제2 영역(RA) 사이의 기판(100) 상에 더미 게이트 구조체(DGS)가 배치될 수 있다. 즉, 더미 게이트 구조체(DGS)는 서로 인접한 쓰기 게이트 구조체(WGS)와 읽기 게이트 구조체(RGS) 사이에 배치될 수 있다. 더미 게이트 구조체(DGS)는 도 2를 참조하여 설명한 쓰기 게이트 구조체(WGS) 또는 읽기 게이트 구조체(RGS)와 동일한 구조적 특징을 갖도록 형성될 수 있다. 예컨대, 더미 게이트 구조체(DGS)는 기판(100) 상에 차례로 형성된 더미 절연 패턴(DD), 더미 게이트 전극(DG) 및 더미 캡핑 패턴(DP)을 포함할 수 있다. 더미 절연 패턴(DD), 더미 게이트 전극(DG) 및 더미 캡핑 패턴(DP)은 각각 게이트 절연 패턴(GD), 쓰기 또는 읽기 게이트 전극(WG 또는 RG) 및 게이트 캡핑 패턴(GP)과 동일한 방법 및 동일한 물질로 형성될 수 있다. 한편, 웰 불순물 영역(110)은 쓰기 게이트 전극들(WG) 및 제1 영역(WA)의 소스/드레인 접합 영역들(120)과 중첩되지만, 제2 영역(RA)의 소스/드레인 접합 영역들(120) 및 읽기 게이트 전극들(RG)과 중첩되지 않도록 형성될 수 있다. 예컨대, 웰 불순물 영역(110)의 수평적 경계는 더미 게이트 구조체(DGS)의 중심에 인접한 지점에 위치할 수 있다. 그리고, 연결 구조체(130)는 더미 게이트 구조체(DGS)를 사이에 두고 서로 인접한 제1 영역(WA)의 소스/드레인 접합 영역(120)과 제2 영역(RA)의 소스/드레인 접합 영역(120)을 서로 연결시킬 수 있다.
상술한 쓰기 게이트 전극들(WG) 및 제1 영역(WA)의 소스/드레인 접합 영역들(120)은 제1 트랜지스터들(TW, TW', 도 1a 및 도 1b 참조)을 구성할 수 있고, 읽기 게이트 전극들(RG) 및 제2 영역(RA)의 소스/드레인 접합 영역들(120)은 제2 트랜지스터들(TR, TR', 도 1a 및 도 1b 참조)을 구성할 수 있다. 그리고, 연결 구조체(130)를 통해 연결된 하나의 제1 트랜지스터와 하나의 제2 트랜지스터는 하나의 비트를 저장하기 위한 단위 셀을 구성할 수 있다.
본 발명의 실시예들에 따른 반도체 소자는 상술한 단위 셀을 복수 개로 포함할 수 있으며, 복수 개의 단위 셀들 중 일부는 그의 제1 트랜지스터가 블로잉된(blown) 상태를 가질 수 있다. 여기서, 블로잉된 상태의 제1 트랜지스터는, 그의 쓰기 게이트 전극(WG) 아래의 게이트 절연 패턴(GD)이 고전압에 의해 절연 상태가 파괴된 경우의 제1 트랜지스터로 정의될 수 있다. 블로잉된 제1 트랜지스터는 낮은 저항을 갖는 저항체로 기능할 수 있고, 블로잉되지 않은(unblown) 제1 트랜지스터는 높은 저항을 갖는 저항체로 기능할 수 있다. 읽기 동작을 위해 비트 라인(BL)에 비트 라인 전압이 인가되면, 제1 트랜지스터의 저항의 높고 낮음에 따라 비트 라인(BL)으로 흐르는 읽기 전류의 값에 차이가 발생될 수 있고, 이와 같은 차이를 감지하여 각 단위 셀에 저장된 비트 데이터가 판별될 수 있다.
본 발명의 실시예들에 따르면, 쓰기 게이트 전극(WG) 아래의 활성 부분(AP)은 기판(100)과 다른 도전형을 가질 수 있다. 이에 따라, 제1 트랜지스터(즉, 쓰기 게이트 전극(WG), 웰 불순물 영역(110) 및 소스/드레인 접합 영역들(120))은 공핍-모드 트랜지스터와 동일한 또는 유사한 방식으로 동작할 수 있다. 이러한 구성은 쓰기 게이트 전극(WG)과 그 아래의 활성 부분(AP) 사이의 게이트 누설 전류(gate leakage current)를 줄이는 것을 가능하게 할 수 있다. 이에 따라, 게이트 누설 전류에 기인하는 비트 라인 전압에 대한 읽기 전류의 비선형성이 완화될 수 있으며, 결과적으로 반도체 소자의 전기적 특성이 향상될 수 있다.
일반적으로 셀 면적의 감소를 위해, 하나의 단위 셀을 구성하는 쓰기 게이트 전극(WG)과 읽기 게이트 전극(RG)은, 도 3d에 도시된 바와 같이, 그들 사이의 소스/드레인 접합 영역(120)을 공유하도록 형성될 수 있다. 이 때, 웰 불순물 영역(110)은 쓰기 게이트 전극들(WG)과 중첩되지만, 읽기 게이트 전극(RG)과는 중첩되지 않도록 형성될 것이 요구된다. 예를 들면, 웰 불순물 영역(110)의 수평적 경계는, 쓰기 게이트 전극(WG)과 읽기 게이트 전극(RG) 사이의 소스/드레인 접합 영역(120))과 중첩되도록 형성될 수 있다. 그러나, 반도체 소자의 고집적화에 따라 게이트 전극들 사이의 피치는 점점 감소되고 있고, 이에 따라 도 3d와 도시된 바와 같은 구조에서 웰 불순물 영역(110)을 상술한 바와 같이 형성하는 것이 점점 어려워지고 있다(예컨대, 웰 불순물 영역(110)이 쓰기 게이트 전극(WG)의 아래뿐만 아니라 이에 인접한 읽기 게이트 전극(RG)의 아래에도 형성될 수 있다). 즉, 도 3d의 실시예의 경우, 제조 공정의 공정 마진이 감소되어 양산성이 떨어질 수 있고, 칩 내 특성 산포를 나쁘게 할 수 있다.
그러나, 본 발명의 실시예들에 따르면, 쓰기 게이트 전극(WG)과 이에 인접한 읽기 게이트 전극(RG)은 그들 사이의 소스/드레인 접합 영역(120)을 공유하지 않는 구조로 형성될 수 있다. 예컨대, 도 2에 도시된 바와 같이, 쓰기 게이트 전극(WG)이 형성되는 활성 부분(AP)과 읽기 게이트 전극(RG)이 형성되는 활성 부분(AP)이 소자 분리막에 의해 분리되거나, 도 3c에 도시된 바와 같이 쓰기 게이트 전극(WG)과 읽기 게이트 전극(RG) 사이에 더미 게이트 구조체(DGS)가 형성되어, 쓰기 게이트 전극(WG)과 읽기 게이트 전극(RG) 사이의 이격 거리가 증대될 수 있다. 이에 따라, 쓰기 게이트 전극(WG)과는 중첩되되, 읽기 게이트 전극(RG)과는 중첩되지 않는 웰 불순물 영역(110)의 형성이 용이할 수 있다. 결과적으로, 반도체 소자의 제조 공정의 공정 마진이 향상될 수 있으며, 칩 내 특성 산포가 개선될 수 있다.
도 2, 도 3a 내지 도 3c를 참조하여 평면형 게이트 구조를 갖는 트랜지스터들을 포함하는 반도체 소자에 대해 설명하였지만, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 다른 실시예에 따르면, 반도체 소자는 핀 펫(Fin-FET) 소자의 게이트 구조를 갖는 트랜지스터들을 포함할 수 있다. 이에 대해, 이하 도면들을 참조하여 상세히 설명한다.
도 4는 본 발명의 실시예들에 따른 반도체 소자의 평면도들이다. 도 5 및 도 6은 각각 도 4의 I-I' 및 II-II'에 따른 단면도들이고, 도 7은 도 4의 III-III' 및 IV-IV'에 따른 단면도이다.
도 4 내지 도 7을 참조하면, 복수의 제1 영역들(WA) 및 제2 영역들(RA)을 포함하는 기판(100)이 제공된다. 제1 영역들(WA)은, 도 2를 참조하여 설명한 바와 같이, 쓰기 동작을 위한 제1 트랜지스터들이 형성되는 영역에 해당하고, 제2 영역들(RA)은 읽기 동작을 위한 제2 트랜지스터들이 형성되는 영역에 해당할 수 있다. 복수의 제1 영역들(WA)과 제2 영역들(RA)은, 평면적 관점에서, 2차원적으로 배열되어 복수의 행과 열을 이룰 수 있다. 예컨대, 하나의 행을 이루는 제1 및 제2 영역들(WA, RA)은 제1 방향(D1)을 따라 교대로 반복 배치될 수 있다. 그리고, 제1 영역들(WA)은 제2 방향(D2)을 따라 배치되어 제1 열을 이룰 수 있고, 제2 영역들(RA)은 제2 방향(D2)을 따라 배치되어 제2 열을 이룰 수 있다. 제1 열과 제2 열은 서로 인접할 수 있다. 기판(100)은 제1 도전형(즉, p형)을 가질 수 있다.
각 영역들(WA, RA) 사이의 기판(100) 내에 소자 분리막들(ST1, ST2)이 배치될 수 있다. 예컨대, 제1 방향(D1)으로 서로 인접한 제1 영역(WA)과 제2 영역(RA) 사이의 기판(100) 내에 제1 소자 분리막(ST1)이 배치될 수 있고, 제2 방향(D2)으로 서로 인접한 제1 영역들(WA) 사이 또는 제2 방향(D2)으로 서로 인접한 제2 영역들(RA) 사이의 기판(100) 내에 제2 소자 분리막(ST2)이 배치될 수 있다. 즉, 각 영역들(WA, RA)은 제1 및 제2 소자 분리막들(ST1, ST2)에 의해 서로 분리될 수 있다. 한편, 제1 및 제2 소자 분리막들(ST1, ST2)은 실질적으로 연결될 하나의 절연막의 일부일 수 있다. 제1 및 제2 소자 분리막들(ST1, ST2)은 예컨대, 실리콘 산화막을 포함할 수 있다.
각 영역들(WA, RA)의 기판(100) 상에 활성 부분들(AP)이 배치될 수 있다. 각 영역들(WA, RA)의 활성 부분들(AP)은 제1 방향(D1)으로 연장되고, 제2 방향(D2)을 따라 배치될 수 있다. 그리고, 활성 부분들(AP)의 각각은 기판(100)으로부터 제1 및 제2 방향들(D1, D2)에 모두 수직한 제3 방향(D3)으로 돌출된 핀 형상을 가질 수 있다. 한편, 본 실시예에서, 제1 영역(WA)의 활성 부분들(AP)과 이에 인접한 제2 영역(RA)의 활성 부분들(AP)이 서로 이격되는 것으로 도시되었으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 일 실시예에 있어서, 활성 부분들(AP)은 기판(100)의 일부일 수 있다. 이 경우, 활성 부분들(AP)은 기판(100)을 패터닝하여 형성될 수 있다. 다른 실시예에 있어서, 활성 부분들(AP)은 기판(100) 상에 형성된 에피택시얼 패턴들일 수도 있다.
제1 영역들(WA)의 활성 부분들(AP)의 상부는 제1 도전형과 다른 제2 도전형(예컨대, n형)의 불순물로 도핑될 수 있다. 이하, 제2 불순물로 도핑된 제1 영역들(WA)의 활성 부분들(AP)은 웰 불순물 영역(110)으로 정의될 수 있다. 한편, 제2 영역들(RA)의 활성 부분들(AP)은 기판(100)과 같은 도전형, 즉 제1 도전형을 가질 수 있다. 본 실시예에서, 각 영역들(WA, RA)의 기판(100) 상에 3개의 활성 부분들(AP)이 배치된 것으로 도시되었으나, 본 발명의 실시예들이 이에 한정되지 않는다.
활성 부분들(AP)의 양 측에 제3 소자 분리막들(ST3)이 배치될 수 있다. 제3 소자 분리막들(ST3)은 활성 부분들(AP)의 상부를 노출할 수 있다. 제1 내지 제3 소자 분리막들(ST1, ST2, ST3)은 각각 기판(100)의 상면에 수직한 방향으로의 깊이(depth)를 가질 수 있다. 일 실시예에 따르면, 제3 소자 분리막들(ST3)의 깊이는 제1 및 제2 소자 분리막들(ST1, ST2)의 깊이보다 작고, 웰 불순물 영역들(110)의 깊이보다 클 수 있다. 즉, 제3 소자 분리막들(ST3)의 하면은 제1 및 제2 소자 분리막들(ST1, ST2)의 하면보다 높고, 웰 불순물 영역들(110)의 하면면보다 낮을 수 있다. 한편, 제1 내지 제3 소자 분리막들(ST1, ST2, ST3)의 상면들은 실질적으로 동일한 높이를 가질 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
제1 영역들(WA) 각각의 기판(100) 상에, 제1 영역(WA)의 활성 부분들(AP)과 교차하는 한 쌍의 쓰기 게이트 구조체들(WGS)이 배치되고, 제2 영역들(RA) 각각의 기판(100) 상에 제2 영역(RA)의 활성 부분들(AP)과 교차하는 한 쌍의 읽기 게이트 구조체들(RGS)이 배치될 수 있다. 쓰기 게이트 구조체들(WGS)은 제2 방향(D2)으로 연장되어 제1 영역(WA)의 활성 부분들(AP)의 상부의 상면 및 측벽들을 덮을 수 있다. 이 때, 제1 영역(WA)의 쓰기 게이트 구조체들(WGS)은, 이에 인접한 다른 제1 영역(WA)의 쓰기 게이트 구조체들(WGS)과 제2 방향(D2)으로 서로 이격될 수 있다. 마찬가지로, 읽기 게이트 구조체들(RGS)은 제2 방향(D2)으로 연장되어 제2 영역(RA)의 활성 부분들(AP)의 상부의 상면 및 측벽들을 덮을 수 있다. 그리고, 제2 영역(RA)의 읽기 게이트 구조체들(RGS)은, 이에 인접한 다른 제2 영역(RA)의 읽기 게이트 구조체들(RGS)과 제2 방향(D2)으로 서로 이격될 수 있다.
쓰기 게이트 구조체들(WGS)의 각각은 기판(100) 상에 차례로 형성되는 게이트 절연 패턴(GD), 쓰기 게이트 전극(WG) 및 게이트 캡핑 패턴(GP)을 포함할 수 있다. 게이트 절연 패턴(GD), 쓰기 게이트 전극(WG) 및 게이트 캡핑 패턴(GP)은 도 1을 참조하여 설명한 바와 동일한 물질을 포함할 수 있다. 예컨대, 게이트 절연 패턴(GD)은 실리콘 산화물 및 고유전물질 중의 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 게이트 절연 패턴(GD)은, 도 3a를 참조하여 설명한 바와 유사하게, 차례로 적층된 제1 게이트 절연막(GD1) 및 제2 게이트 절연막(GD2)을 포함할 수 있다. 제1 게이트 절연막(GD1)은 실리콘 산화막이고, 제2 게이트 절연막(GD2)은 고유전막일 수 있다. 본 실시예에서, 게이트 절연 패턴(GD)은 쓰기 게이트 전극(WG)과 활성 부분(AP) 사이뿐만 아니라, 쓰기 게이트 전극(WG)과 후술할 게이트 스페이서들(SP) 사이에도 개재될 수 있다. 쓰기 게이트 전극(WG)은 도핑된 반도체, 금속 및 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 게이트 캡핑 패턴(GP)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
읽기 게이트 구조체들(RGS)의 각각은 기판(100) 상에 차례로 형성되는 게이트 절연 패턴(GD), 읽기 게이트 전극(RG) 및 게이트 캡핑 패턴(GP)을 포함할 수 있다. 읽기 게이트 구조체(RGS)의 게이트 절연 패턴(GD) 및 게이트 캡핑 패턴(GP)은 쓰기 게이트 구조체(WGS)의 그것들과 동일한 구조 및 동일한 물질을 포함할 수 있다. 그리고, 읽기 게이트 전극(RG)은 쓰기 게이트 전극(WG)과 동일한 물질 또는 다른 물질을 포함할 수 있다. 예컨대, 읽기 게이트 전극(RG)은 도핑된 반도체, 금속 및 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 본 실시예에서, 게이트 구조체들(WGS, RGS)이 게이트 라스트 공정에 의해 형성된 구조를 갖는 것으로 도시하였으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
일 실시예에 따르면, 서로 인접한 쓰기 게이트 구조체(WGS)와 읽기 게이트 구조체(RGS) 사이에 한 쌍의 더미 게이트 구조체들(DGS)이 배치될 수 있다. 더미 게이트 구조체들(DGS)의 각각은 더미 절연 패턴(DD), 더미 게이트 전극(DG) 및 더미 캡핑 패턴(DP)을 포함할 수 있다. 더미 절연 패턴(DD), 더미 게이트 전극(DG) 및 더미 캡핑 패턴(DP)은 각각 쓰기 게이트 구조체(WGS) 또는 읽기 게이트 구조체(RGS)의 그것들(즉, 게이트 절연 패턴(GD), 쓰기 또는 읽기 게이트 전극(WG 또는 RG) 및 게이트 캡핑 패턴(GP))과 동일한 방법 및 동일한 물질로 형성될 수 있다. 한편, 게이트 구조체들(WGS, RGS, DGS)은 일정한 피치를 가지도록 형성될 수 있다. 예컨대, 게이트 전극들(WG, RG, DG)의 폭들은 실질적으로 서로 동일할 수 있고, 제1 방향(D1)으로 서로 인접한 게이트 전극들(WG, RG, DG) 사이의 이격 거리들 또한 실질적으로 서로 동일할 수 있다.
평면적 관점에서, 더미 게이트 구조체들(DGS) 각각은 제1 소자 분리막(ST1)과 부분적으로 중첩될 수 있다. 예컨대, 더미 게이트 구조체들(DGS) 각각의 일부는 인접한 활성 부분들(AP)의 단부 및 제3 소자 분리막들(ST3)을 가로지를 수 있고, 다른 일부는 제1 소자 분리막(ST1)을 가로지를 수 있다. 더하여, 더미 게이트 구조체들(DGS)의 각각은 제1 소자 분리막(ST1)에 인접한 활성 부분(AP)의 측벽을 따라 아래로 연장되어 제1 소자 분리막(ST1)의 상면과 접할 수 있다. 즉, 활성 부분(AP)의 상면과 접하는 더미 게이트 구조체(DGS)의 하면의 일부는, 제1 소자 분리막(ST1)의 상면과 접하는 더미 게이트 구조체(DGS)의 하면의 다른 부분보다 높은 레벨에 위치할 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
한편, 도시된 바와 달리, 서로 인접한 쓰기 게이트 구조체(WGS)와 읽기 게이트 구조체(RGS) 사이에 하나의 더미 게이트 구조체(DGS)만 제공될 수도 있다. 이 경우, 더미 게이트 구조체(DGS)는 제1 소자 분리막(ST1) 상에 위치할 수 있다. 즉, 더미 게이트 구조체(DGS)는 제1 소자 분리막(ST1)과 전부 중첩되도록 형성될 수 있다.
게이트 스페이서들(SP)이 게이트 구조체들(WGS, RGS)의 측벽들 상에 배치될 수 있다. 게이트 스페이서들(SP)은 실리콘 산화막, 실리콘 산화 질화막, 및 실리콘 질화막 중의 적어도 하나를 포함할 수 있다.
각 영역들(WA, RA)의 활성 부분(AP) 내 또는 활성 부분(AP) 상에 소스/드레인 접합 영역들(120)이 제공될 수 있다. 구체적으로, 제1 영역(WA)의 소스/드레인 접합 영역들(120)은 한 쌍의 쓰기 게이트 구조체들(WGS) 사이 및 쓰기 게이트 구조체들(WGS)과 더미 게이트 구조체들(DGS) 사이의 활성 부분(AP)(즉, 웰 불순물 영역(110)) 내에 제공될 수 있다. 제2 영역(RA)의 소스/드레인 접합 영역들(120)은 한 쌍의 읽기 게이트 구조체들(RGS) 사이 및 읽기 게이트 구조체들(RGS)과 더미 게이트 구조체들(DGS) 사이의 활성 부분(AP)의 상부에 제공될 수 잇다. 소스/드레인 접합 영역들(120)은 기판(100)과 다른 제2 도전형을 가질 수 있다. 그리고, 소스/드레인 접합 영역들(120)의 하면은 웰 불순물 영역(110)의 하면보다 높은 레벨에 위치할 수 있다. 소스/드레인 접합 영역들(120)은 트랜지스터의 소스/드레인으로 기능할 수 있다.
소스/드레인 접합 영역들(120)은, 도 2를 참조하여 설명한 바와 마찬가지로, 활성 부분들(AP)에 제2 도전형의 불순물(즉, n형 불순물)을 주입하여 형성된 기판(100)의 일부이거나, 에피택시얼 성장 공정을 이용하여 형성된 에피택시얼 패턴일 수 있다. 소스/드레인 접합 영역들(120)이 에피택시얼 패턴인 경우, 소스/드레인 접합 영역들(120)은 Si 또는 SiC를 포함할 수 있으며, 도시된 바와 달리, 기판(100)의 상면 위로 융기될 수 있다. 더하여, 에피택시얼 성장 공정과 동시에 또는 에피택시얼 성장 공정 후, 소스/드레인 접합 영역들(120)에 제2 도전형의 불순물이 도핑될 수 있다.
쓰기 게이트 전극들(WG) 및 제1 영역(WA)의 소스/드레인 접합 영역들(120)은 제1 트랜지스터들(도 1a 및 도 1b 참조)을 구성할 수 있고, 읽기 게이트 전극들(RG) 및 제2 영역(RA)의 소스/드레인 접합 영역들(120)은 제2 트랜지스터들(도 1a 및 도 1b 참조)을 구성할 수 있다.
게이트 구조체들(WGS, RGS, DSG) 사이에 소스/드레인 콘택들(132a, 132b)이 배치될 수 있다. 소스/드레인 콘택들(132a, 132b)은 한 쌍의 쓰기 게이트 구조체들(WGS) 사이 및 한 쌍의 읽기 게이트 구조체들(RGS) 사이의 제1 소스/드레인 콘택들(132a)과, 서로 인접한 쓰기 게이트 구조체들(WGS)과 더미 게이트 구조체들 사이(DGS) 및 서로 인접한 읽기 게이트 구조체들(RGS)과 더미 게이트 구조체들(DGS) 사이의 제2 소스/드레인 콘택들(132b)을 포함할 수 있다. 소스/드레인 콘택들(132a, 132b)은 적어도 하나의 소스/드레인 접합 영역(120)과 전기적으로 연결될 수 있다. 일 실시예에 따르면, 소스/드레인 콘택들(132a, 132b)의 각각은 게이트 구조체(GS1 또는 GS2)의 일측에 위치하고, 제2 방향(D2)을 따라 배치되는 복수의 소스/드레인 접합 영역들(120)과 공통으로 연결될 수 있다. 이에 따라, 평면적 관점에서, 소스/드레인 콘택들(132a, 132b)은 제2 방향(D2)으로 연장되어, 제1 영역(WA) 또는 제2 영역(RA)의 활성 부분들(AP)을 가로지르는 바(bar) 형태를 가질 수 있다.
한편, 제2 소스/드레인 콘택들(132b)은 제2 소자 분리막(ST2) 상으로 연장될 수 있다. 그리고, 서로 인접한 제1 영역(WA)의 제2 소스/드레인 콘택(132b)과 제2 영역(RA)의 제2 소스/드레인 콘택(132b)은, 상응하는 연결 콘택들(136)을 통해 연결 도전 라인(134)과 공통으로 연결될 수 있다. 결과적으로, 쓰기 게이트 전극(WG)의 일측에 위치하는 복수의 소스/드레인 접합 영역들(120)과, 이에 인접한 읽기 게이트 전극(RG)의 일측에 위치하는 복수의 소스/드레인 접합 영역들(120)은 제2 소스/드레인 콘택들(132b), 연결 콘택들(136) 및 연결 도전 라인(134)을 통해 서로 연결될 수 있다. 소스/드레인 콘택들(132a, 132b), 연결 콘택들(136) 및 연결 도전 라인(134)의 각각은 도핑된 반도체, 금속, 금속 실리사이드, 및 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 여기서, 제2 소스/드레인 콘택(132b), 연결 콘택들(136) 및 연결 도전 라인(134)은 연결 구조체(130)로 정의될 수 있다. 결론적으로, 제1 트랜지스터의 일단과 이에 인접한 제2 트랜지스터의 일 단은 연결 구조체(130)를 통해 서로 연결될 수 있다.
소스/드레인 콘택들(132a, 132b)은, 제1 층간 절연막(140) 내에 제공될 수 있다. 제1 층간 절연막(140)은 게이트 스페이서들(SP)을 덮으며 게이트 구조체들(WGS, RGS, DGS)의 상면을 노출하는 제1 서브 층간 절연막(142), 및 게이트 구조체들(WGS, RGS, DGS)의 상면을 덮으며 제1 서브 층간 절연막(142) 상에 배치되는 제2 서브 층간 절연막(144)을 포함할 수 있다. 소스/드레인 콘택들(132a, 132b)의 상면은 제1 서브 층간 절연막(142)의 상면과 실질적으로 동일한 높이에 위치할 수 있다. 제1 및 제2 서브 층간 절연막들(142, 144)의 각각은 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.
제1 층간 절연막(140) 상에 제2 층간 절연막(150)이 제공될 수 있다. 제2 층간 절연막(150)은 일 예로, 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있다. 예컨대, 연결 콘택들(136)은 제2 층간 절연막(150) 내에 이 배치될 수 있고, 연결 도전 라인(134)은 제2 층간 절연막(150)의 상면 상에 배치될 수 있다.
다른 실시예에 따르면, 도시된 바와 달리, 연결 콘택들(136)은 생략될 있다. 이 경우, 연결 도전 라인(134)은 제1 층간 절연막(140)과 제2 층간 절연막(150) 사이에 제공될 수 있고, 서로 인접한 제1 및 제2 영역들(WA, RA)의 제2 소스/드레인 콘택들(132b)은 연결 도전 라인(134)에 직접 연결될 수 있다.
제2 층간 절연막(150) 상에 비트 라인(BL)이 배치될 수 있다. 비트 라인(BL)은 제2 층간 절연막(150) 내에 제공되는 비트 라인 콘택들(BC)을 통해, 한 쌍의 읽기 게이트 구조체들(RGS) 사이의 위치하는 제1 소스/드레인 콘택들(132a)과 전기적으로 연결될 수 있다. 즉, 비트 라인(BL)은 비트 라인 콘택(BC) 및 제1 소스/드레인 콘택(132a)을 통해, 한 쌍의 읽기 게이트 전극들(RG) 사이에 위치하는 복수의 소스/드레인 접합 영역들(120)과 전기적으로 연결될 수 있다. 비트 라인 콘택(BC)은 소스/드레인 콘택들(132a, 132b), 연결 콘택들(136) 또는 연결 도전 라인(134)과 동일한 물질을 포함할 수 있다. 비트 라인(BL)은 알루미늄, 텅스텐 또는 구리와 같은 금속 물질을 포함할 수 있다. 일 실시예에 있어서, 연결 도전 라인(134)은 비트 라인(BL)과 동일한 레벨(즉, 제2 층간 절연막(150)의 상면 상)에 위치할 수 있으며, 동일한 금속 물질로 형성될 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 9는 도 8의 I-I' 및 II-II'에 따른 단면도이고, 도 10은 도 8의 III-III'에 따른 단면도이다. 설명의 간소화를 위해 중복되는 구성의 상세한 설명은 생략하고, 도 도 4 내지 도 7에서 설명한 바와 다른 점을 위주로 설명한다.
도 8 내지 도 10을 참조하면, 기판(100)은 복수의 제1 영역들(WA) 및 제2 영역들(RA)을 포함할 수 있다. 평면적 관점에서, 복수의 제1 영역들(WA)은 제1 방향(D1)을 따라 배치되어 제1 행을 이룰 수 있고, 복수의 제2 영역들(RA)은 제1 방향(D1)을 따라 배치되어 2 행을 이룰 수 있다. 제1 행과 제2 행은 제2 방향(D2)로 서로 이격될 수 있다. 더하여, 본 실시예의 경우, 서로 인접한 제1 행의 제1 영역들(WA)과 제2 행의 제2 영역들(RA)은 제1 방향(D1)을 따라 지그재그 형태로 배치될 수 있다. 즉, 제2 행의 제2 영역들(RA)은 제1 행의 제1 영역들(WA)로부터 일정 거리(예컨대, 게이트 구조체들(WGS, RGS, DGS)의 피치의 2배의 거리)만큼 제1 방향(D1)으로 시프트될 수 있다. 각 영역들(WA, RA) 사이의 기판(100) 내에는 제1 소자 분리막(ST1) 또는 제2 소자 분리막(ST2)이 배치될 수 있다.
제1 영역(WA)에는, 도 4 내지 도 7을 참조하여 설명한 바와 같이, 기판(100)으로부터 돌출된 핀 형상의 활성 부분들(AP), 활성 부분들(AP)을 가로지르는 한 쌍의 쓰기 게이트 구조체들(WGS), 쓰기 게이트 구조체들(WGS) 양측에 위치하는 소스/드레인 접합 영역들(120)이 제공될 수 있다. 제1 영역(WA)의 활성 부분들(AP)의 상부(즉, 웰 불순물 영역(110)) 및 소스/드레인 접합 영역들(120)은 서로 동일한 제2 도전형을 가질 수 있다. 한편, 제1 방향(D1)으로 서로 인접한 제1 영역들(WA)의 쓰기 게이트 구조체들(WGS) 사이에는 한 쌍의 더미 게이트 구조체들(DGS)이 배치될 수 있다.
제2 영역(RA)에는, 도 4 내지 도 7을 참조하여 설명한 바와 같이, 기판(100)으로부터 돌출된 핀 형상의 활성 부분들(AP), 활성 부분들(AP)을 가로지르는 한 쌍의 읽기 게이트 구조체들(RGS), 읽기 게이트 구조체들(RGS) 양측에 위치하는 소스/드레인 접합 영역들(120)이 제공될 수 있다. 제2 영역(RA)의 활성 부분들(AP)은 기판(100)과 동일한 제1 도전형을 가질 수 있고, 제2 영역(RA)의 소스/드레인 접합 영역들(120)은 기판(100)과 다른 제2 도전형을 가질 수 있다. 한편, 서로 인접한 제2 영역들(RA)의 읽기 게이트 구조체들(RGS) 사이에는 한 쌍의 더미 게이트 구조체들(DGS)이 배치될 수 있다. 본 실시예의 경우, 제2 영역들(RA)이 제1 영역들(WA)로부터 제1 방향(D1)으로 일정 거리(예컨대, 게이트 구조체들(WGS, RGS, DGS)의 피치의 2배 거리)만큼 시프트되는 구조를 가짐에 따라, 한 쌍의 읽기 게이트 구조체들(RGS)은 각각 제1 영역들(WA) 사이의 더미 게이트 구조체들(DGS)과 제2 방향(D2)으로 정렬될 수 있다.
게이트 구조체들(WGS, RGS, DSG) 사이에 소스/드레인 콘택들(132a, 132b)이 배치될 수 있다. 제1 영역(WA)의 제1 소스/드레인 콘택들(132a)은 한 쌍의 쓰기 게이트 구조체들(WGS) 사이에 위치하고, 제1 방향(D1)으로 따라 배치되는 복수의 소스/드레인 접합 영역들(120)과 공통으로 연결될 수 있다. 제2 영역(RA)의 제1 소스/드레인 콘택들(132a)은 한 쌍의 읽기 게이트 구조체들(RGS) 사이에 위치하고, 제1 방향(D1)으로 따라 배치되는 복수의 소스/드레인 접합 영역들(120)과 공통으로 연결될 수 있다. 평면적 관점에서, 제1 소스/드레인 콘택들(132a)은 제2 방향(D2)으로 연장되어, 제1 영역(WA) 또는 제2 영역(RA)의 활성 부분들(AP)을 가로지르는 바(bar) 형태를 가질 수 있다.
본 실시예에서, 제2 소스/드레인 콘택들(132b)의 각각은, 서로 인접한 쓰기 게이트 구조체(WGS)와 일 더미 게이트 구조체(DGS) 사이에 위치하는 복수의 소스/드레인 접합 영역들(120)과, 상기 일 더미 게이트 구조체(DGS)와 제2 방향(D2)으로 정렬되는 읽기 게이트 구조체(RGS)와 이에 인접한 다른 더미 게이트 구조체(DGS) 사이에 위치하는 복수의 소스/드레인 접합 영역들(120)과 공통으로 연결될 수 있다. 즉, 제2 소스/드레인 콘택(132b)은 제1 방향(D1)을 따라 배치되는 복수의 제1 영역(WA)의 소스/드레인 접합 영역들(120) 및 복수의 제2 영역(RA)의 소스/드레인 접합 영역들(120)과 공통으로 연결될 수 있다. 이에 따라, 제2 소스/드레인 콘택(132b)은 도 4 내지 도 7을 참조하여 설명한 연결 구조체(130)의 역할을 수행할 수 있다. 즉, 제1 트랜지스터의 일 단자와 이에 인접한 제2 트랜지스터의 일 단자는 제2 소스/드레인 콘택(132b)을 통해 서로 연결될 수 있다. 평면적 관점에서, 제2 소스/드레인 콘택들(132b)은 제2 방향(D2)으로 연장되어, 제1 및 제2 영역들(WA, RA)의 활성 부분들(AP)을 모두 가로지르는 바(bar) 형태를 가질 수 있다.
제2 층간 절연막(150) 상의 비트 라인(BL)은 제2 층간 절연막(150) 내에 제공되는 비트 라인 콘택(BC)들을 통해, 한 쌍의 읽기 게이트 구조체들(RGS) 사이에 위치하의 제1 소스/드레인 콘택들(132a)과 전기적으로 연결될 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 12는 도 11의 I-I'에 따른 단면도이다. 설명의 간소화를 위해 중복되는 구성의 상세한 설명은 생략하고, 도 4 내지 도 7에서 설명한 바와 다른 점을 위주로 설명한다.
도 11 및 도 12를 참조하면, 도 4 내지 도 7의 실시예의 경우와 달리, 활성 부분들(AP)은 제1 방향(D1)으로 연장되어, 제1 방향(D1)을 따라 교대로 배치되는 복수의 제1 및 제2 영역들(WA, RA)을 가로지를 수 있다. 또한, 서로 인접한 제1 영역(WA) 및 제2 영역(RA) 사이의 기판(100) 내에 제공되는 제1 소자 분리막(ST1)이 생략될 수 있다. 더미 게이트 구조체들(DGS)은 서로 인접한 쓰기 및 읽기 게이트 구조체들(WGS, RGS) 사이의 활성 부분들(AP) 상에 배치되어, 이들을 가로지를 수 있다. 웰 불순물 영역(110)은 쓰기 게이트 구조체들(WGS) 및 제1 영역(WA)의 소스/드레인 접합 영역들(120)과 중첩되지만, 제2 영역(RA)의 소스/드레인 접합 영역들(120) 및 읽기 게이트 구조체들(RGS)과 중첩되지 않도록 형성될 수 있다. 예컨대, 웰 불순물 영역(110)의 수평적 경계들은 한 쌍의 쓰기 게이트 구조체들(WGS)의 양 측에 각각 위치하는 한 쌍의 더미 게이트 구조체들(DGS)의 사이의 지점들에 각각 위치할 수 있다. 그 외 다른 구성들은, 도 4 내지 도 7을 참조하여 설명한 바와 동일/유사할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 쓰기 트랜지스터의 제1 활성 부분 및 읽기 트랜지스터의 제2 활성 부분을 갖는 기판, 상기 제1 활성 부분은 그의 상부에 웰 불순물 영역을 포함하고;
    상기 제1 활성 부분과 상기 제2 활성 부분 사이의 상기 기판 내에 배치되는 소자 분리막;
    상기 웰 불순물 영역 내에 형성되어 상기 웰 불순물 영역과 직접 연결되는 제1 소스/드레인 접합 영역 및 제2 소스/드레인 접합 영역, 상기 제1 및 제2 소스/드레인 접합 영역들의 바닥면들은 상기 웰 불순물 영역의 바닥면보다 더 높고, 상기 웰 불순물 영역의 상기 바닥면은 상기 소자 분리막의 바닥면보다 더 높으며;
    상기 제2 활성 부분 내에 형성되어 상기 제2 활성 부분과 직접 연결되는 제3 소스/드레인 접합 영역 및 제4 소스/드레인 접합 영역;
    상기 제1 소스/드레인 접합 영역 및 상기 제2 소스/드레인 접합 영역 사이의 쓰기 게이트 전극;
    상기 제3 소스/드레인 접합 영역 및 상기 제4 소스/드레인 접합 영역 사이의 읽기 게이트 전극;
    상기 웰 불순물 영역과 상기 쓰기 게이트 전극 사이의 제1 게이트 절연 패턴;
    상기 제2 활성 부분과 상기 읽기 게이트 전극 사이의 제2 게이트 절연 패턴; 및
    상기 소자 분리막을 사이에 두고 이격된 상기 제1 소스/드레인 접합 영역과 상기 제4 소스/드레인 접합 영역을 서로 전기적으로 연결시키는 연결 구조체를 포함하되,
    상기 연결 구조체의 적어도 일부는 제1 층간 절연막 내에 제공되고,
    상기 연결 구조체는 상기 제1 및 제4 소스/드레인 접합 영역들 위에 위치하며,
    상기 웰 불순물 영역은 상기 제1 내지 제4 소스/드레인 접합 영역들과 같은 도전형을 갖고,
    상기 제1 활성 부분의 하부와 상기 제2 활성 부분은 상기 제1 내지 제4 소스/드레인 접합 영역들과 다른 도전형을 갖는 반도체 소자.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 연결 구조체는:
    상기 제1 및 제4 소스/드레인 접합 영역들에 각각 연결되는 소스/드레인 콘택들; 및
    상기 소스/드레인 콘택들을 서로 연결시키는 연결 도전 라인을 포함하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 소스/드레인 콘택들은 상기 제1 층간 절연막 내에 제공되고,
    상기 연결 도전 라인은 상기 제1 층간 절연막 위에 위치하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 연결 도전 라인은 제2 층간 절연막 내에 제공되는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제3 소스/드레인 접합 영역에 연결되는 비트 라인을 더 포함하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 웰 불순물 영역과 상기 제1 내지 제4 소스/드레인 접합 영역들은 n형의 도전형을 갖고,
    상기 제1 활성 부분의 상기 하부와 상기 제2 활성 부분은 p형의 도전형을 갖는 반도체 소자.
  8. 쓰기 트랜지스터의 제1 활성 부분 및 읽기 트랜지스터의 제2 활성 부분을 갖는 기판, 상기 제1 활성 부분은 그의 상부에 웰 불순물 영역을 포함하고, 상기 제1 활성 부분의 하부와 상기 제2 활성 부분은 제1 도전형을 가지며, 상기 웰 불순물 영역은 상기 제1 도전형과는 다른 제2 도전형을 갖고;
    상기 제1 활성 부분과 상기 제2 활성 부분 사이에 제공되어 이들을 서로 분리시키는 소자 분리막;
    상기 웰 불순물 영역 내에 형성되어 상기 웰 불순물 영역과 직접 연결되는 제1 소스/드레인 접합 영역 및 제2 소스/드레인 접합 영역, 상기 제1 및 제2 소스/드레인 접합 영역들의 바닥면들은 상기 웰 불순물 영역의 바닥면보다 더 높고, 상기 웰 불순물 영역의 상기 바닥면은 상기 소자 분리막의 바닥면보다 더 높으며;
    상기 제2 활성 부분 내에 형성되어 상기 제2 활성 부분과 직접 연결되는 제3 소스/드레인 접합 영역 및 제4 소스/드레인 접합 영역;
    상기 제1 소스/드레인 접합 영역 및 상기 제2 소스/드레인 접합 영역 사이의 쓰기 게이트 전극;
    상기 제3 소스/드레인 접합 영역 및 상기 제4 소스/드레인 접합 영역 사이의 읽기 게이트 전극; 및
    상기 소자 분리막을 사이에 두고 이격된 상기 제1 소스/드레인 접합 영역과 상기 제4 소스/드레인 접합 영역을 서로 전기적으로 연결시키는 연결 구조체를 포함하되,
    상기 연결 구조체의 적어도 일부는 제1 층간 절연막 내에 제공되는 반도체 소자.
  9. 제 8 항에 있어서,
    상기 웰 불순물 영역과 상기 쓰기 게이트 전극 사이의 제1 게이트 절연 패턴; 및
    상기 제2 활성 부분과 상기 읽기 게이트 전극 사이의 제2 게이트 절연 패턴을 더 포함하는 반도체 소자.
  10. 제 8 항에 있어서,
    상기 제1 도전형은 상기 제1 및 제2 소스/드레인 접합 영역들의 도전형과 다르고,
    상기 제2 도전형은 상기 제1 및 제2 소스/드레인 접합 영역들의 상기 도전형과 같은 반도체 소자.
  11. 제 8 항에 있어서,
    상기 제1 소스/드레인 접합 영역은 상기 쓰기 게이트 전극의 일 측에 제공되고,
    상기 제4 소스/드레인 접합 영역은 상기 읽기 게이트 전극의 일 측에 제공되는 반도체 소자.
  12. 제 8 항에 있어서,
    상기 연결 구조체는:
    상기 제1 및 제4 소스/드레인 접합 영역들에 각각 연결되는 소스/드레인 콘택들; 및
    상기 소스/드레인 콘택들을 서로 연결시키는 연결 도전 라인을 포함하고,
    상기 소스/드레인 콘택들은 상기 제1 층간 절연막 내에 제공되며,
    상기 연결 도전 라인은 상기 제1 층간 절연막 위에 위치하는 반도체 소자.
  13. 제 12 항에 있어서,
    상기 연결 도전 라인은 제2 층간 절연막 내에 제공되는 반도체 소자.
  14. 제 8 항에 있어서,
    상기 제1 도전형은 p형이고,
    상기 제2 도전형은 n형인 반도체 소자.
  15. 제1 활성 부분 및 제2 활성 부분을 갖는 기판, 상기 제1 활성 부분은 그의 상부에 웰 불순물 영역을 포함하고;
    상기 기판 상에 제공되어 상기 제1 및 제2 활성 부분들을 정의하는 제1 소자 분리막;
    상기 기판 상의 제2 소자 분리막, 상기 제2 소자 분리막은 상기 제1 및 제2 활성 부분들 사이에 개재되어 상기 제1 활성 부분은 상기 제2 활성 부분과 분리되고;
    상기 웰 불순물 영역 내에 형성되어 상기 웰 불순물 영역과 직접 연결되는 제1 소스/드레인 접합 영역 및 제2 소스/드레인 접합 영역;
    상기 제2 활성 부분 내에 형성되어 상기 제2 활성 부분과 직접 연결되는 제3 소스/드레인 접합 영역, 제4 소스/드레인 접합 영역 및 제5 소스/드레인 접합 영역;
    상기 제3 소스/드레인 접합 영역에 연결되는 비트 라인;
    상기 제1 소스/드레인 접합 영역 및 상기 제2 소스/드레인 접합 영역 사이의 쓰기 게이트 전극;
    상기 제3 소스/드레인 접합 영역 및 상기 제4 소스/드레인 접합 영역 사이의 좌측 읽기 게이트 전극, 상기 좌측 읽기 게이트 전극은 상기 쓰기 게이트 전극을 상기 비트 라인에 전기적으로 연결시키고;
    상기 제3 소스/드레인 접합 영역 및 상기 제5 소스/드레인 접합 영역 사이의 우측 읽기 게이트 전극을 포함하는 우측 읽기 트랜지스터, 상기 우측 읽기 게이트 전극은 우측 쓰기 트랜지스터를 상기 비트 라인에 전기적으로 연결시키며;
    상기 제1 소스/드레인 접합 영역을 상기 제4 소스/드레인 접합 영역에 연결시키는 좌측 연결 구조체; 및
    상기 우측 쓰기 트랜지스터를 상기 우측 읽기 트랜지스터에 연결시키는 우측 연결 구조체를 포함하되,
    상기 웰 불순물 영역은 상기 제1 내지 제4 소스/드레인 접합 영역들과 같은 도전형을 갖고,
    상기 제1 활성 부분의 하부와 상기 제2 활성 부분은 상기 제1 내지 제4 소스/드레인 접합 영역들과 다른 도전형을 가지며,
    상기 제1 소자 분리막의 바닥면과 상기 제2 소자 분리막의 바닥면은 동일한 높이에 위치하는 반도체 소자.
  16. 제 15 항에 있어서,
    상기 좌측 연결 구조체의 적어도 일부는 제1 층간 절연막 내에 제공되는 반도체 소자.
  17. 제 16 항에 있어서,
    상기 좌측 연결 구조체는:
    상기 제1 및 제4 소스/드레인 접합 영역들에 각각 연결되는 소스/드레인 콘택들; 및
    상기 소스/드레인 콘택들을 서로 연결시키는 좌측 연결 도전 라인을 포함하고,
    상기 소스/드레인 콘택들은 상기 제1 층간 절연막 내에 제공되고,
    상기 좌측 연결 도전 라인은 상기 제1 층간 절연막 위에 위치하는 반도체 소자.
  18. 제 15 항에 있어서,
    상기 쓰기 게이트 전극, 상기 좌측 읽기 게이트 전극 및 상기 우측 읽기 게이트 전극 각각의 양 측벽들 상에 제공된 게이트 스페이서들을 더 포함하는 반도체 소자.
  19. 제 15 항에 있어서,
    상기 제1 및 제4 소스/드레인 접합 영역들은 상기 제2 소자 분리막을 사이에 두고 서로 이격되는 반도체 소자.
  20. 제 15 항에 있어서,
    상기 웰 불순물 영역과 상기 제1 내지 제4 소스/드레인 접합 영역들은 n형의 도전형을 갖고,
    상기 제1 활성 부분의 상기 하부와 상기 제2 활성 부분은 p형의 도전형을 갖는 반도체 소자.
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