KR20210041737A - 반도체 장치, 반도체 장치의 레이아웃 디자인 방법 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치, 반도체 장치의 레이아웃 디자인 방법 및 반도체 장치의 제조 방법 Download PDF

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KR20210041737A
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
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Abstract

상위 배선 사용을 절감하여 파워 손실 및 PnR(Placment and Routing) 리소스 손실이 절감된 반도체 장치가 제공된다. 반도체 장치는, 기판 상에, 제1 방향으로 연장되는 제1 활성 패턴, 상기 기판 상에, 상기 제1 방향으로 연장되는 제2 활성 패턴, 상기 제1 방향과 교차하는 제2 방향으로 연장되어, 상기 제1 활성 패턴 및 상기 제2 활성 패턴과 교차하는 제1 게이트 전극, 상기 제1 게이트 전극의 일측 상에, 상기 제2 방향으로 연장되어, 상기 제1 활성 패턴의 제1 소오스/드레인 영역과 상기 제2 활성 패턴의 제2 소오스/드레인 영역을 연결하는 제1 소오스/드레인 콘택, 상기 제1 소오스/드레인 콘택과 접속되는 제1 소오스/드레인 비아, 상기 제2 방향으로 연장되어, 상기 제1 활성 패턴 및 상기 제2 활성 패턴과 교차하는 제2 게이트 전극, 상기 제1 소오스/드레인 콘택과 상기 제2 게이트 전극 사이에, 상기 제2 방향으로 연장되어 상기 제1 활성 패턴 및 상기 제2 활성 패턴을 가로지르는 제1 셀 분리막, 상기 제2 게이트 전극과 접속되고, 상기 제1 소오스/드레인 비아와 상기 제1 방향을 따라 배열되는 제1 게이트 비아, 및 상기 제1 방향으로 연장되어, 상기 제1 소오스/드레인 비아와 상기 제1 게이트 비아를 연결하는 제1 연결 배선을 포함한다.

Description

반도체 장치, 반도체 장치의 레이아웃 디자인 방법 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE, LAYOUT DESIGN METHOD FOR THE SAME AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치, 반도체 장치의 레이아웃 디자인 방법 및 반도체 장치의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여, 전자 산업에서 반도체 장치는 중요한 요소로 각광받고 있다. 반도체 장치들은 논리 데이터를 저장하는 반도체 기억 장치, 논리 데이터를 연산 처리하는 반도체 논리 장치, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 장치 등으로 구분될 수 있다.
전자 산업이 고도로 발전함에 따라, 반도체 장치의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 장치에 대한 고신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 장치 내 구조들은 점점 복잡해지며 고집적화되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 상위 배선 사용을 절감하여 파워 손실 및 PnR(Placment and Routing) 리소스 손실이 절감된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 상위 배선 사용을 절감하여 파워 손실 및 PnR 리소스 손실이 절감된 반도체 장치의 레이아웃 디자인 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 상위 배선 사용을 절감하여 파워 손실 및 PnR 리소스 손실이 절감된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 기판 상에, 제1 방향으로 연장되는 제1 활성 패턴, 상기 기판 상에, 상기 제1 방향으로 연장되는 제2 활성 패턴, 상기 제1 방향과 교차하는 제2 방향으로 연장되어, 상기 제1 활성 패턴 및 상기 제2 활성 패턴과 교차하는 제1 게이트 전극, 상기 제1 게이트 전극의 일측 상에, 상기 제2 방향으로 연장되어, 상기 제1 활성 패턴의 제1 소오스/드레인 영역과 상기 제2 활성 패턴의 제2 소오스/드레인 영역을 연결하는 제1 소오스/드레인 콘택, 상기 제1 소오스/드레인 콘택과 접속되는 제1 소오스/드레인 비아, 상기 제2 방향으로 연장되어, 상기 제1 활성 패턴 및 상기 제2 활성 패턴과 교차하는 제2 게이트 전극, 상기 제1 소오스/드레인 콘택과 상기 제2 게이트 전극 사이에, 상기 제2 방향으로 연장되어 상기 제1 활성 패턴 및 상기 제2 활성 패턴을 가로지르는 제1 셀 분리막, 상기 제2 게이트 전극과 접속되고, 상기 제1 소오스/드레인 비아와 상기 제1 방향을 따라 배열되는 제1 게이트 비아, 및 상기 제1 방향으로 연장되어, 상기 제1 소오스/드레인 비아와 상기 제1 게이트 비아를 연결하는 제1 연결 배선을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 3은 도 1의 A-A를 따라 절단한 단면도이다.
도 4는 도 1의 B-B를 따라 절단한 단면도이다.
도 5는 도 1의 C-C를 따라 절단한 단면도이다.
도 6은 도 1의 D-D를 따라 절단한 단면도이다.
도 7은 도 1의 E-E를 따라 절단한 단면도이다.
도 8 및 도 9는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10 내지 도 14는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도들이다.
도 15는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 16은 도 15의 F-F를 따라 절단한 단면도이다.
도 17은 도 15의 G-G를 따라 절단한 단면도이다.
도 18은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 19는 몇몇 실시예에 따른 반도체 장치의 레이아웃 디자인을 수행하기 위한 컴퓨터 시스템의 블록도이다.
도 20은 몇몇 실시예에 따른 반도체 장치의 레이아웃 디자인 방법 및 제조 방법을 설명하기 위한 순서도이다.
도 21 내지 도 23은 몇몇 실시예에 따른 반도체 장치의 레이아웃 디자인 방법을 설명하기 위한 레이아웃도들이다.
이하에서, 도 1 내지 도 18을 참조하여, 몇몇 실시예에 따른 반도체 장치를 설명한다.
몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)를 도시하였으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 나노와이어(nanowire)를 포함하는 트랜지스터, 나노시트(nanosheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 참고적으로, 도 1은 셀 라이브러리에서 제공되는 몇몇 실시예에 따른 표준 셀의 레이아웃일 수 있다.
도 1을 참조하면, 몇몇 실시예에 따른 반도체 장치는 복수의 셀 영역들(CR1~CR3)을 포함한다.
예를 들어, 몇몇 실시예에 따른 반도체 장치는 제1 셀 영역(CR1)과, 제1 방향(X)에서 제1 셀 영역(CR1)의 양측에 각각 배치되는 제2 셀 영역(CR2) 및 제3 셀 영역(CR3)을 포함할 수 있다.
몇몇 실시예에서, 제1 내지 제3 셀 영역(CR1~CR3)은 제1 셀 분리막(I1a) 및 제2 셀 분리막(I1b)에 의해 분리될 수 있다. 제1 셀 분리막(I1a) 및 제2 셀 분리막(I1b)은 제1 방향(X)과 교차하는 제2 방향(Y)으로 연장되어 제1 내지 제3 셀 영역(CR1~CR3)을 분리할 수 있다.
예를 들어, 제1 셀 분리막(I1a)은 제1 셀 영역(CR1)과 제2 셀 영역(CR2) 사이에서 제2 방향(Y)으로 연장될 수 있다. 이에 따라, 제1 셀 영역(CR1)과 제2 셀 영역(CR2)은 제1 셀 분리막(I1a)에 의해 분리될 수 있다. 예를 들어, 제2 셀 분리막(I1b)은 제1 셀 영역(CR1)과 제3 셀 영역(CR3) 사이에서 제2 방향(Y)으로 연장될 수 있다. 이에 따라, 제1 셀 영역(CR1)과 제3 셀 영역(CR3)은 제2 셀 분리막(I1b)에 의해 분리될 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치는 제1 활성 영역(AR1), 제2 활성 영역(AR2), 복수의 게이트 전극들(G1~G3), 복수의 소오스/드레인 콘택들(CA11~CA33), 복수의 소오스/드레인 비아들(VA11~VA33), 복수의 게이트 비아들(VB1~VB3), 제1 전원 배선(VDD), 제2 전원 배선(VSS) 및 복수의 배선 패턴(M1)들을 포함한다.
제1 활성 영역(AR1) 및 제2 활성 영역(AR2)은 서로 이격되어 나란히 연장될 수 있다. 예를 들어, 제1 활성 영역(AR1) 및 제2 활성 영역(AR2)은 각각 제1 방향(X)으로 연장될 수 있다. 제2 활성 영역(AR2)은 제1 활성 영역(AR1)으로부터 제2 방향(Y)으로 이격될 수 있다. 몇몇 실시예에서, 제1 활성 영역(AR1) 및 제2 활성 영역(AR2)은 각각 제1 내지 제3 셀 영역(CR1~CR3)에 걸쳐서 형성될 수 있다.
몇몇 실시예에서, 제1 활성 영역(AR1) 및 제2 활성 영역(AR2) 상에 서로 다른 도전형의 반도체 소자(예를 들어, 트랜지스터)가 형성될 수 있다. 이하에서, 제1 활성 영역(AR1)은 PFET 영역이고, 제2 활성 영역(AR2)은 NFET 영역인 것으로 설명한다. 그러나, 이는 예시적인 것일 뿐이며, 제1 활성 영역(AR1)이 NFET 영역이고, 제2 활성 영역(AR2)이 PFET 영역일 수도 있음은 물론이다.
복수의 게이트 전극들(G1~G3)은 각각 제1 활성 영역(AR1) 및 제2 활성 영역(AR2)과 교차할 수 있다. 또한, 복수의 게이트 전극들(G1~G3)은 서로 이격되어 나란히 연장될 수 있다. 예를 들어, 제2 방향(Y)으로 각각 연장되는 제1 내지 제3 게이트 전극(G1~G3)이 형성될 수 있다. 제1 내지 제3 게이트 전극(G1~G3)은 제1 방향(X)에서 서로 이격될 수 있다.
몇몇 실시예에서, 제1 게이트 전극(G1)은 제1 셀 영역(CR1) 내에 형성될 수 있고, 제2 게이트 전극(G2)은 제2 셀 영역(CR2) 내에 형성될 수 있고, 제3 게이트 전극(G3)은 제3 셀 영역(CR3) 내에 형성될 수 있다.
복수의 소오스/드레인 콘택들(CA11~CA33)은 게이트 전극들(G1~G3)의 양측 상에 배치될 수 있다. 예를 들어, 제1 게이트 전극(G1)의 양측 상에 배치되는 제1 내지 제3 소오스/드레인 콘택(CA11~CA13), 제2 게이트 전극(G2)의 양측 상에 배치되는 제4 내지 제6 소오스/드레인 콘택(CA21~CA23), 및 제3 게이트 전극(G3)의 양측 상에 배치되는 제7 내지 제9 소오스/드레인 콘택(CA31~CA33)이 형성될 수 있다.
제1 소오스/드레인 콘택(CA11)은 제1 셀 영역(CR1) 내에서 제1 게이트 전극(G1)의 일측 상에 배치될 수 있다. 몇몇 실시예에서, 제1 소오스/드레인 콘택(CA11)은 제1 활성 영역(AR1)과 제2 활성 영역(AR2)을 연결할 수 있다. 예를 들어, 제1 소오스/드레인 콘택(CA11)은 제2 방향(Y)으로 연장되며, 제1 활성 영역(AR1)과 제2 활성 영역(AR2)에 걸쳐서 형성될 수 있다.
제2 소오스/드레인 콘택(CA12) 및 제3 소오스/드레인 콘택(CA13)은 제1 셀 영역(CR1) 내에서 제1 게이트 전극(G1)의 타측 상에 배치될 수 있다. 몇몇 실시예에서, 제2 소오스/드레인 콘택(CA12)과 제3 소오스/드레인 콘택(CA13)은 서로 이격될 수 있다. 예를 들어, 제2 소오스/드레인 콘택(CA12)은 제1 활성 영역(AR1) 내에 형성될 수 있고, 제3 소오스/드레인 콘택(CA13)은 제2 활성 영역(AR2) 내에 형성될 수 있다.
제4 소오스/드레인 콘택(CA21)은 제2 셀 영역(CR2) 내에서 제2 게이트 전극(G2)의 일측 상에 배치될 수 있다. 몇몇 실시예에서, 제4 소오스/드레인 콘택(CA21)은 제1 활성 영역(AR1)과 제2 활성 영역(AR2)을 연결할 수 있다.
제5 소오스/드레인 콘택(CA22) 및 제6 소오스/드레인 콘택(CA23)은 제2 셀 영역(CR2) 내에서 제2 게이트 전극(G2)의 타측 상에 배치될 수 있다. 몇몇 실시예에서, 제5 소오스/드레인 콘택(CA22)과 제6 소오스/드레인 콘택(CA23)은 서로 이격될 수 있다.
제7 소오스/드레인 콘택(CA31)은 제3 셀 영역(CR3) 내에서 제3 게이트 전극(G3)의 일측 상에 배치될 수 있다. 몇몇 실시예에서, 제7 소오스/드레인 콘택(CA31)은 제1 활성 영역(AR1)과 제2 활성 영역(AR2)을 연결할 수 있다.
제8 소오스/드레인 콘택(CA32) 및 제9 소오스/드레인 콘택(CA33)은 제3 셀 영역(CR3) 내에서 제3 게이트 전극(G3)의 타측 상에 배치될 수 있다. 몇몇 실시예에서, 제8 소오스/드레인 콘택(CA32)과 제9 소오스/드레인 콘택(CA33)은 서로 이격될 수 있다. 예를 들어, 제8 소오스/드레인 콘택(CA32)은 제1 활성 영역(AR1) 내에 형성될 수 있고, 제9 소오스/드레인 콘택(CA33)은 제2 활성 영역(AR2) 내에 형성될 수 있다.
복수의 소오스/드레인 비아들(VA11~VA33)은 소오스/드레인 콘택들(CA11~CA33)과 중첩되도록 배치되어 소오스/드레인 콘택들(CA11~CA33)과 접속될 수 있다. 여기서, 중첩이란, 제1 방향(X) 및 제2 방향(Y)과 교차하는 제3 방향(Z)에서 중첩됨을 의미한다.
예를 들어, 제1 내지 제3 소오스/드레인 콘택(CA11~CA13)과 각각 접속되는 제1 내지 제3 소오스/드레인 비아(VA11~VA33)가 형성될 수 있다. 또한, 예를 들어, 제4 내지 제6 소오스/드레인 콘택(CA21~CA23)과 각각 접속되는 제4 내지 제6 소오스/드레인 비아(VA21~VA23)가 형성될 수 있다. 또한, 예를 들어, 제7 내지 제9 소오스/드레인 콘택(CA31~CA33)과 각각 접속되는 제7 내지 제9 소오스/드레인 비아(VA31~VA33)가 형성될 수 있다.
복수의 게이트 비아들(VB1~VB3)은 게이트 전극들(G1~G3)과 제3 방향(Z)에서 중첩되도록 배치되어 게이트 전극들(G1~G3)과 접속될 수 있다.
예를 들어, 제1 게이트 전극(G1)과 접속되는 제1 게이트 비아(VB1), 제2 게이트 전극(G2)과 접속되는 제2 게이트 비아(VB2), 및 제3 게이트 전극(G3)과 접속되는 제3 게이트 비아(VB3)가 형성될 수 있다.
제1 전원 배선(VDD) 및 제2 전원 배선(VSS)은 서로 이격되어 나란히 연장될 수 있다. 예를 들어, 제1 전원 배선(VDD) 및 제2 전원 배선(VSS)은 각각 제1 방향(X)으로 연장될 수 있다. 제2 전원 배선(VSS)은 제1 전원 배선(VDD)으로부터 제2 방향(Y)으로 이격될 수 있다. 몇몇 실시예에서, 제1 전원 배선(VDD) 및 제2 전원 배선(VSS)은 각각 제1 내지 제3 셀 영역(CR1~CR3)에 걸쳐서 형성될 수 있다.
몇몇 실시예에서, 제1 전원 배선(VDD)은 복수의 소오스/드레인 콘택들(CA11~CA33) 중 일부와 접속될 수 있다. 예를 들어, 제1 전원 배선(VDD)은 제2, 제5, 제8 소오스/드레인 비아(VA12, VA22, VA32)와 제3 방향(Z)에서 중첩되도록 배치될 수 있다. 제1 전원 배선(VDD)은 제2, 제5, 제8 소오스/드레인 비아(VA12, VA22, VA32)에 의해 제2, 제5, 제8 소오스/드레인 콘택(CA12, CA22, CA32)과 접속될 수 있다.
몇몇 실시예에서, 제2 전원 배선(VSS)은 복수의 소오스/드레인 콘택들(CA11~CA33) 중 다른 일부와 접속될 수 있다. 예를 들어, 제2 전원 배선(VSS)은 제3, 제6, 제9 소오스/드레인 비아(VA13, VA23, VA33)와 제3 방향(Z)에서 중첩되도록 배치될 수 있다. 제2 전원 배선(VSS)은 제3, 제6, 제9 소오스/드레인 비아(VA13, VA23, VA33)에 의해 제2, 제5, 제8 소오스/드레인 콘택(CA13, CA23, CA33)과 접속될 수 있다.
제1 전원 배선(VDD) 및 제2 전원 배선(VSS)은 전원 전압을 제공할 수 있다. 몇몇 실시예에서, 제1 전원 배선(VDD)에 드레인 전압이 인가되고, 제2 전원 배선(VSS)에 소오스 전압이 인가될 수 있다. 예를 들어, 제1 전원 배선(VDD)에 양의 전압(+)이 인가될 수 있고, 제2 전원 배선(VSS)에 그라운드 전압(GND) 또는 음의 전압(-)이 인가될 수 있으나, 이에 제한되는 것은 아니다.
복수의 배선 패턴(M1)들은 제1 전원 배선(VDD)과 제2 전원 배선(VSS) 사이에 형성될 수 있다. 복수의 배선 패턴(M1)들은 복수의 소오스/드레인 중 또 다른 일부 또는 게이트 전극들(G1~G3)과 접속될 수 있다. 예를 들어, 복수의 배선 패턴(M1)들은 제1 배선(IW), 제1 연결 배선(CW1), 제2 연결 배선(CW2) 및 제2 배선(OW)을 포함할 수 있다.
제1 배선(IW)은 제2 게이트 전극(G2)과 접속될 수 있다. 예를 들어, 제1 배선(IW)은 제2 게이트 비아(VB2)와 제3 방향(Z)에서 중첩되도록 배치될 수 있다. 제1 배선(IW)은 제2 게이트 비아(VB2)에 의해 제2 게이트 전극(G2)과 접속될 수 있다. 몇몇 실시예에서, 제1 배선(IW)은 제1 방향(X)에서 일직선으로 연장되어 제2 게이트 비아(VB2)와 제3 방향(Z)에서 중첩될 수 있다.
몇몇 실시예에서, 제1 배선(IW)은 제2 셀 영역(CR2)에 입력 신호를 제공하는 입력 배선으로 기능할 수 있다.
제1 연결 배선(CW1)은 제4 소오스/드레인 콘택(CA21)과 제1 게이트 전극(G1)을 연결할 수 있다. 예를 들어, 제1 연결 배선(CW1)은 제4 소오스/드레인 비아(VA21) 및 제1 게이트 비아(VB1)와 제3 방향(Z)에서 중첩되도록 배치될 수 있다. 제1 연결 배선(CW1)은 제4 소오스/드레인 비아(VA21) 및 제1 게이트 비아(VB1)에 의해 제4 소오스/드레인 콘택(CA21) 및 제1 게이트 전극(G1)과 접속될 수 있다.
제1 연결 배선(CW1)은 제1 방향(X)으로 연장되며, 제2 셀 영역(CR2)과 제1 셀 영역(CR1)에 걸쳐서 형성될 수 있다. 몇몇 실시예에서, 제1 연결 배선(CW1)은 제1 방향(X)에서 일직선으로 연장될 수 있다. 예를 들어, 제4 소오스/드레인 비아(VA21) 및 제1 게이트 비아(VB1)는 제1 방향(X)을 따라 배열될 수 있다. 이에 따라, 제1 연결 배선(CW1)은 제1 방향(X)에서 일직선으로 연장되어 제4 소오스/드레인 비아(VA21) 및 제1 게이트 비아(VB1)와 제3 방향(Z)에서 중첩될 수 있다.
몇몇 실시예에서, 제1 연결 배선(CW1)은 제2 셀 영역(CR2)으로부터 출력 신호를 제공받고, 이를 제1 셀 영역(CR1)에 입력 신호로 제공할 수 있다. 즉, 제1 연결 배선(CW1)은 제2 셀 영역(CR2)의 출력 배선으로 기능할 수 있고, 제1 셀 영역(CR1)의 입력 배선으로 기능할 수 있다.
제2 연결 배선(CW2)은 제1 소오스/드레인 콘택(CA11)과 제3 게이트 전극(G3)을 연결할 수 있다. 예를 들어, 제1 연결 배선(CW1)은 제1 소오스/드레인 비아(VA11) 및 제3 게이트 비아(VB3)와 제3 방향(Z)에서 중첩되도록 배치될 수 있다. 제2 연결 배선(CW2)은 제1 소오스/드레인 비아(VA11) 및 제3 게이트 비아(VB3)에 의해 제1 소오스/드레인 콘택(CA11) 및 제3 게이트 전극(G3)과 접속될 수 있다.
제2 연결 배선(CW2)은 제1 방향(X)으로 연장되며, 제1 셀 영역(CR1)과 제3 셀 영역(CR3)에 걸쳐서 형성될 수 있다. 몇몇 실시예에서, 제2 연결 배선(CW2)은 제1 방향(X)에서 일직선으로 연장될 수 있다. 예를 들어, 제1 소오스/드레인 비아(VA11) 및 제3 게이트 비아(VB3)는 제1 방향(X)을 따라 배열될 수 있다. 이에 따라, 제2 연결 배선(CW2)은 제1 방향(X)에서 일직선으로 연장되어 제1 소오스/드레인 비아(VA11) 및 제3 게이트 비아(VB3)와 제3 방향(Z)에서 중첩될 수 있다.
몇몇 실시예에서, 제2 연결 배선(CW2)은 제1 셀 영역(CR1)으로부터 출력 신호를 제공받고, 이를 제3 셀 영역(CR3)에 입력 신호로 제공할 수 있다. 즉, 제2 연결 배선(CW2)은 제1 셀 영역(CR1)의 출력 배선으로 기능할 수 있고, 제3 셀 영역(CR3)의 입력 배선으로 기능할 수 있다.
제2 배선(OW)은 제7 소오스/드레인 콘택(CA31)과 접속될 수 있다. 예를 들어, 제2 배선(OW)은 제7 소오스/드레인 비아(VA31)와 제3 방향(Z)에서 중첩되도록 배치될 수 있다. 제2 배선(OW)은 제7 소오스/드레인 비아(VA31)에 의해 제7 소오스/드레인 콘택(CA31)과 접속될 수 있다. 몇몇 실시예에서, 제2 배선(OW)은 제1 방향(X)에서 일직선으로 연장되어 제7 소오스/드레인 비아(VA31)와 제3 방향(Z)에서 중첩될 수 있다.
몇몇 실시예에서, 제2 배선(OW)은 제3 셀 영역(CR3)으로부터 출력 신호를 제공받는 출력 배선으로 기능할 수 있다.
몇몇 실시예에서, 제1 전원 배선(VDD)과 제2 전원 배선(VSS) 사이에, 복수의 배선 패턴(M1)들을 배치하기 위한 복수의 라우팅 영역(RA)들이 정의될 수 있다. 이 때, 제1 연결 배선(CW1)은 복수의 라우팅 영역(RA)들 중 하나에 배치될 수 있고, 제2 연결 배선(CW2)은 복수의 라우팅 영역(RA)들 중 다른 하나에 배치될 수 있다.
예를 들어, 제1 전원 배선(VDD)과 제2 전원 배선(VSS) 사이에, 제2 방향(Y)을 따라 차례로 배열되는 제1 내지 제5 라우팅 영역(I~V)이 형성될 수 있다. 이 때, 도시된 것처럼, 제1 연결 배선(CW1)은 제1 라우팅 영역(I) 내에 배치될 수 있고, 제2 연결 배선(CW2)은 제3 라우팅 영역(III) 내에 배치될 수 있다.
이에 따라, 제1 연결 배선(CW1)과 제2 연결 배선(CW2)은 제2 방향(Y)에서 서로 이격될 수 있다. 또한, 제1 셀 영역(CR1) 내에서, 제1 연결 배선(CW1)과 제2 연결 배선(CW2)은 제2 방향(Y)에서 중첩될 수 있다. 제1 연결 배선(CW1)과 제2 연결 배선(CW2)은 각각 제1 방향(X)으로 연장될 수 있으므로, 제1 연결 배선(CW1)과 제2 연결 배선(CW2)은 제1 방향(X)에서 중첩되지 않을 수 있다.
복수의 라우팅 영역(RA)들은 5개의 라우팅 영역들만을 포함하는 것으로 설명하였으나, 이는 예시적인 것일 뿐이며, 라우팅 영역(RA)들의 개수는 다양할 수 있음은 물론이다.
몇몇 실시예에서, 제1 연결 배선(CW1)과 제1 배선(IW)은 제2 방향(Y)에서 서로 이격될 수 있다. 예를 들어, 제1 연결 배선(CW1)은 제1 라우팅 영역(I) 내에 배치될 수 있고, 제1 배선(IW)은 제3 라우팅 영역(III) 내에 배치될 수 있다. 몇몇 실시예에서, 제1 배선(IW)과 제2 연결 배선(CW2)은 제1 방향(X)에서 중첩될 수 있다.
몇몇 실시예에서, 제2 연결 배선(CW2)과 제2 배선(OW)은 제2 방향(Y)에서 서로 이격될 수 있다. 예를 들어, 제2 연결 배선(CW2)은 제3 라우팅 영역(III) 내에 배치될 수 있고, 제2 배선(OW)은 제1 라우팅 영역(I) 내에 배치될 수 있다. 몇몇 실시예에서, 제2 배선(OW)과 제1 연결 배선(CW1)은 제1 방향(X)에서 중첩될 수 있다.
반도체 장치 내 구조들이 점점 복잡해지며 고집적화됨에 따라, 반도체 장치의 라우팅을 위한 상위 배선의 사용이 증가하고 있다. 그러나, 상위 배선의 과도한 사용은 파워 손실 및 PnR 리소스 손실을 유발하여 반도체 장치의 성능 및 생산성을 저하시키는 원인이 된다.
그러나, 몇몇 실시예에 따른 반도체 장치는 제1 연결 배선(CW1) 및/또는 제2 연결 배선(CW2)을 이용하여 상위 배선의 사용을 절감할 수 있다.
예를 들어, 상술한 것처럼, 제1 셀 영역(CR1)의 제1 게이트 비아(VB1)와 제2 셀 영역(CR2)의 제4 소오스/드레인 비아(VA21)는 제1 방향(X)을 따라 배열될 수 있다. 이에 따라, 제1 연결 배선(CW1)은 제1 방향(X)에서 일직선으로 연장될 수 있으므로, 추가적인 상위 배선의 사용 없이 제1 셀 영역(CR1)의 제1 게이트 전극(G1)과 제2 셀 영역(CR2)의 제4 소오스/드레인 콘택(CA21)을 연결할 수 있다.
또한, 상술한 것처럼, 제1 셀 영역(CR1)의 제1 소오스/드레인 비아(VA11)와 제3 셀 영역(CR3)의 제3 게이트 비아(VB3)는 제1 방향(X)을 따라 배열될 수 있다. 이에 따라, 제2 연결 배선(CW2)은 제1 방향(X)에서 일직선으로 연장될 수 있으므로, 추가적인 상위 배선의 사용 없이 제1 셀 영역(CR1)의 제1 소오스/드레인 콘택(CA11)과 제3 셀 영역(CR3)의 제3 게이트 전극(G3)을 연결할 수 있다.
도 2는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 3은 도 1의 A-A를 따라 절단한 단면도이다. 도 4는 도 1의 B-B를 따라 절단한 단면도이다. 도 5는 도 1의 C-C를 따라 절단한 단면도이다. 도 6은 도 1의 D-D를 따라 절단한 단면도이다. 도 7은 도 1의 E-E를 따라 절단한 단면도이다.
도 2 내지 도 7에 도시되는 반도체 장치는, 도 1의 레이아웃도를 이용하여 구현되는 반도체 장치의 일 예일 수 있다. 설명의 편의를 위해, 도 1을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 2 내지 도 7을 참조하면, 몇몇 실시예에 따른 반도체 장치는 기판(100) 상에 형성될 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 제한되는 것은 아니다.
기판(100)은 제1 활성 영역(AR1) 및 제2 활성 영역(AR2)을 포함할 수 있다. 설명의 편의를 위해, 이하에서, 제1 활성 영역(AR1)은 PFET 영역이고, 제2 활성 영역(AR2)은 NFET 영역인 것으로 설명한다.
몇몇 실시예에서, 제1 활성 영역(AR1)과 제2 활성 영역(AR2)은 소자 분리막(I2)에 의해 분리될 수 있다. 예를 들어, 도 5 내지 도 7에 도시된 것처럼, 소자 분리막(I2)은 제1 방향(X)으로 연장되어 제1 활성 영역(AR1)과 제2 활성 영역(AR2)을 분리할 수 있다.
기판(100) 상에는 복수의 활성 패턴들(F1~F4)이 형성될 수 있다. 예를 들어, 제1 활성 영역(AR1) 상에 제1 및 제2 활성 패턴(F1, F2)이 형성될 수 있고, 제2 활성 영역(AR2) 상에 제3 및 제4 활성 패턴(F3, F4)이 형성될 수 있다. 몇몇 실시예에서, 활성 패턴들(F1~F4)은 각각 기판(100)의 상면으로부터 돌출되는 핀형 패턴을 포함할 수 있다.
제1 내지 제4 활성 패턴(F1~F4)은 서로 이격되어 나란히 연장될 수 있다. 예를 들어, 제1 내지 제4 활성 패턴(F1~F4)은 각각 제1 방향(X)으로 연장될 수 있다. 또한, 제1 내지 제4 활성 패턴(F1~F4)은 제2 방향(Y)을 따라 차례로 배열될 수 있다. 몇몇 실시예에서, 제1 내지 제4 활성 패턴(F1~F4)은 각각 제1 내지 제3 셀 영역(CR1~CR3)에 걸쳐서 형성될 수 있다.
몇몇 실시예에서, 제1 셀 분리막(I1a) 및 제2 셀 분리막(I1b)은 제1 내지 제4 활성 패턴(F1~F4)을 가로지를 수 있다. 제1 셀 분리막(I1a) 및 제2 셀 분리막(I1b)은 제1 내지 제4 활성 패턴(F1~F4)을 가로질러 제1 내지 제3 셀 영역(CR3)을 정의할 수 있다. 예를 들어, 도 3 및 도 4에 도시된 것처럼, 제1 셀 분리막(I1a)은 제1 활성 패턴(F1)을 가로질러 제1 셀 영역(CR1)과 제2 셀 영역(CR2)을 정의할 수 있다. 또한, 제2 셀 분리막(I1b)은 제1 활성 패턴(F1)을 가로질러 제1 셀 영역(CR1)과 제3 셀 영역(CR3)을 정의할 수 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 몇몇 실시예에서, 필드 절연막(105)은 제1 내지 제4 활성 패턴(F1~F4)의 측면의 일부를 둘러쌀 수 있다. 예를 들어, 도 5에 도시된 것처럼, 제1 내지 제4 활성 패턴(F1~F4)의 일부는 필드 절연막(105)보다 위로 돌출될 수 있다.
필드 절연막(105)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN) 또는 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 전극들(G1~G3)은 각각 제1 내지 제4 활성 패턴(F1~F4)과 교차할 수 있다. 게이트 전극들(G1~G3)은 각각 게이트 도전막(130)을 포함할 수 있다. 게이트 도전막(130)은 예를 들어, Ti, Ta, W, Al, Co 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 게이트 도전막(130)은 예를 들어, 금속이 아닌 실리콘 또는 실리콘 게르마늄 등을 포함할 수도 있다.
게이트 도전막(130)은 단일막인 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 도시된 것과 달리, 게이트 도전막(130)은 복수의 도전성 물질이 적층되어 형성될 수도 있다. 예를 들어, 게이트 도전막(130)은 일함수를 조절하는 일함수 조절막과, 상기 일함수 조절막에 의해 형성된 공간을 채우는 필링 도전막을 포함할 수 있다. 상기 일함수 조절막은 예를 들어, TiN, TaN, TiC, TaC, TiAlC 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 상기 필링 도전막은 예를 들어, W 또는 Al을 포함할 수 있다.
이러한 게이트 도전막(130)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 각각 제1 내지 제4 활성 패턴(F1~F4)과 교차하는 제1 더미 게이트 전극(DG1) 및 제2 더미 게이트 전극(DG2)이 형성될 수 있다. 제1 더미 게이트 전극(DG1)은 제1 셀 영역(CR1)과 제2 셀 영역(CR2) 사이에서 제2 방향(Y)으로 연장될 수 있고, 제2 더미 게이트 전극(DG2)은 제1 셀 영역(CR1)과 제3 셀 영역(CR3) 사이에서 제2 방향(Y)으로 연장될 수 있다.
몇몇 실시예에서, 제1 더미 게이트 전극(DG1)은 제1 셀 분리막(I1a) 상에 형성될 수 있고, 제2 더미 게이트 전극(DG2)은 제2 셀 분리막(I1b) 상에 형성될 수 있다. 몇몇 실시예에서, 제1 더미 게이트 전극(DG1) 및 제2 더미 게이트 전극(DG2)은 생략될 수도 있다. 예를 들어, 제1 셀 분리막(I1a) 및 제2 셀 분리막(I1b)은 제1 더미 게이트 전극(DG1) 및 제2 더미 게이트 전극(DG2)이 차지하는 영역을 채우도록 형성될 수도 있다.
게이트 유전막(120)은 제1 내지 제4 활성 패턴(F1~F4)과 게이트 도전막(130) 사이에 개재될 수 있다. 예를 들어, 게이트 유전막(120)은 게이트 도전막(130)의 측벽 및 바닥면을 따라 연장될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 게이트 유전막(120)은 게이트 도전막(130)의 바닥면을 따라서만 연장될 수도 있다.
몇몇 실시예에서, 게이트 유전막(120)의 일부는 필드 절연막(105)과 게이트 도전막(130) 사이에 개재될 수 있다. 예를 들어, 도 5에 도시된 것처럼, 게이트 유전막(120)은 필드 절연막(105)의 상면을 따라 더 연장될 수 있다.
게이트 유전막(120)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 및 실리콘 산화물보다 유전 상수가 큰 고유전율(high-k) 물질 중 적어도 하나를 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 스페이서(140)는 기판(100) 및 필드 절연막(105) 상에 형성될 수 있다. 또한, 게이트 스페이서(140)는 게이트 도전막(130)의 양측을 따라 연장될 수 있다. 이에 따라, 게이트 스페이서(140)는 제1 내지 제4 활성 패턴(F1~F4)과 교차할 수 있다. 예를 들어, 게이트 스페이서(140)는 제2 방향(Y)으로 연장될 수 있다.
게이트 스페이서(140)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 캡핑 패턴(150)은 게이트 도전막(130)의 상면을 덮을 수 있다. 예를 들어, 게이트 캡핑 패턴(150)은 게이트 도전막(130)의 상면을 따라 연장될 수 있다. 또한, 게이트 캡핑 패턴(150)은 제2 방향(Y)으로 연장될 수 있다.
제1 소오스/드레인 영역(160)은 제1 활성 영역(AR1) 상에 형성될 수 있다. 예를 들어, 제1 소오스/드레인 영역(160)은 게이트 도전막(130)의 양측 상의 제1 및 제2 활성 패턴(F1, F2) 내에 형성될 수 있다. 그러나, 제1 소오스/드레인 영역(160)은 게이트 도전막(130)과 절연될 수 있다. 예를 들어, 제1 소오스/드레인 영역(160)은 게이트 스페이서(140)에 의해 게이트 도전막(130)으로부터 이격될 수 있다.
제2 소오스/드레인 영역(260)은 제2 활성 영역(AR2) 상에 형성될 수 있다. 예를 들어, 제2 소오스/드레인 영역(260)은 게이트 도전막(130)의 양측 상의 제3 및 제4 활성 패턴(F3, F4) 내에 형성될 수 있다. 그러나, 제2 소오스/드레인 영역(260)은 게이트 도전막(130)과 절연될 수 있다. 예를 들어, 제2 소오스/드레인 영역(260)은 게이트 스페이서(140)에 의해 게이트 도전막(130)으로부터 이격될 수 있다.
제1 소오스/드레인 영역(160) 및 제2 소오스/드레인 영역(260)은 각각 제1 내지 제4 활성 패턴(F1~F4) 내에 형성된 에피택셜층을 포함할 수 있다.
제1 활성 영역(AR1) 내에 형성되는 반도체 장치가 PFET인 경우에, 제1 소오스/드레인 영역(160)은 p형 불순물 또는 p형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, 제1 소오스/드레인 영역(160)은 B, C, In, Ga, 및 Al 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
제2 활성 영역(AR2) 내에 형성되는 반도체 장치가 NFET인 경우에, 제2 소오스/드레인 영역(260)은 n형 불순물 또는 n형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, 제2 소오스/드레인 영역(260)은 P, Sb, As 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 소오스/드레인 영역(160) 및 제2 소오스/드레인 영역(260)은 각각 단일막인 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 소오스/드레인 영역(160) 및 제2 소오스/드레인 영역(260)은 각각 서로 다른 농도의 불순물을 포함하는 다중막으로 형성될 수도 있다.
기판(100) 상에는 복수의 층간 절연막들(110, 210, 310, 410)이 형성될 수 있다. 예를 들어, 기판(100) 상에 차례로 적층되는 제1 내지 제4 층간 절연막(110, 210, 310, 410)이 형성될 수 있다.
몇몇 실시예에서, 제1 층간 절연막(110) 및 제2 층간 절연막(210)은 필드 절연막(105), 제1 소오스/드레인 영역(160), 제2 소오스/드레인 영역(260), 게이트 스페이서(140) 및 게이트 캡핑 패턴(150)을 덮도록 형성될 수 있다. 예를 들어, 제1 층간 절연막(110)은 필드 절연막(105)의 상면, 제1 소오스/드레인 영역(160)의 상면, 제2 소오스/드레인 영역(260)의 상면 및 게이트 스페이서(140)의 측면을 덮을 수 있다. 또한, 예를 들어, 제2 층간 절연막(210)은 게이트 캡핑 패턴(150)의 상면 및 제1 층간 절연막(110)의 상면을 덮을 수 있다.
제1 내지 제4 층간 절연막(110, 210, 310, 410)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 복수의 소오스/드레인 콘택들(CA11~CA33)은 제1 층간 절연막(110) 및 제2 층간 절연막(210)을 관통하여 제1 소오스/드레인 영역(160) 및/또는 제2 소오스/드레인 영역(260)과 접속될 수 있다. 예를 들어, 제2, 제4 및 제8 소오스/드레인 콘택(CA12, CA22, CA32)은 제1 소오스/드레인 영역(160)과 접속될 수 있다. 또한, 예를 들어, 제3, 제6 및 제9 소오스/드레인 콘택(CA13, CA23, CA33)은 제2 소오스/드레인 영역(260)과 접속될 수 있다. 몇몇 실시예에서, 제1, 제4 및 제7 소오스/드레인 콘택(CA11, CA21, CA31)은 제1 소오스/드레인 영역(160) 및 제2 소오스/드레인 영역(260)과 모두 접속될 수 있다.
몇몇 실시예에서, 복수의 소오스/드레인 비아들(VA11~VA33)은 제3 층간 절연막(310)을 관통하여 소오스/드레인 콘택들(CA11~CA33)과 접속될 수 있다.
몇몇 실시예에서, 복수의 게이트 비아들(VB1~VB3)은 게이트 캡핑 패턴(150), 제2 층간 절연막(210) 및 제3 층간 절연막(310)을 관통하여 게이트 전극들(G1~G3)과 접속될 수 있다.
몇몇 실시예에서, 복수의 배선 패턴(M1)들은 서로 동일 레벨에 배치될 수 있다. 본 명세서에서, "동일 레벨에 배치"됨은 기판(100)의 상면을 기준으로 동일한 높이에 형성됨을 의미한다. 또한, 본 명세서에서, "동일"이란, 완전히 동일한 것뿐만 아니라 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다.
예를 들어, 도 2 및 도 3에 도시된 것처럼, 제1 연결 배선(CW1)은 제4 층간 절연막(410) 내에 형성되어 제4 소오스/드레인 비아(VA21) 및 제1 게이트 비아(VB1)와 접속될 수 있다. 또한, 제2 배선(OW)은 제4 층간 절연막(410) 내에 형성되어 제7 소오스/드레인 비아(VA31)와 접속될 수 있다.
예를 들어, 도 2 및 도 4에 도시된 것처럼, 제1 배선(IW)은 제4 층간 절연막(410) 내에 형성되어 제2 게이트 비아(VB2)와 접속될 수 있다. 또한, 제2 연결 배선(CW2)은 제4 층간 절연막(410) 내에 형성되어 제1 소오스/드레인 비아(VA11) 및 제3 게이트 비아(VB3)와 접속될 수 있다.
또한, 몇몇 실시예에서, 복수의 배선 패턴(M1)들은 서로 동일 레벨에서 형성될 수 있다. 본 명세서에서, "동일 레벨에서 형성"됨은 함은 동일한 제조 공정에 의해 형성되는 것을 의미한다.
몇몇 실시예에서, 복수의 배선 패턴(M1)들은 제1 전원 배선(VDD) 및/또는 제2 전원 배선(VSS)과 동일 레벨에 배치될 수 있다.
예를 들어, 도 2 및 도 7에 도시된 것처럼, 제1 전원 배선(VDD)은 제4 층간 절연막(410) 내에 형성되어 제2, 제5, 제8 소오스/드레인 비아(VA12, VA22, VA32)와 접속될 수 있다. 또한, 제2 전원 배선(VSS)은 제4 층간 절연막(410) 내에 형성되어 제3, 제6, 제9 소오스/드레인 비아(VA13, VA23, VA33)와 접속될 수 있다.
또한, 몇몇 실시예에서, 복수의 배선 패턴(M1)들은 제1 전원 배선(VDD) 및/또는 제2 전원 배선(VSS)과 동일 레벨에서 형성될 수 있다.
이에 따라, 추가적인 상위 배선의 사용을 절감하여 파워 손실 및 PnR 리소스 손실이 절감된 반도체 장치가 제공될 수 있다.
몇몇 실시예에서, 소오스/드레인 콘택들(CA11~CA33)은 각각 제1 배리어막(190) 및 제1 필링막(192)을 포함할 수 있다. 제1 배리어막(190)은 제1 소오스/드레인 영역(160)의 상면, 제2 소오스/드레인 영역(260)의 상면, 제1 층간 절연막(110)의 측면 및 제2 층간 절연막(210)의 측면을 따라 연장될 수 있다. 제1 필링막(192)은 제1 배리어막(190)에 의해 형성된 공간을 채울 수 있다.
몇몇 실시예에서, 소오스/드레인 비아들(VA11~VA33)은 각각 제2 배리어막(290) 및 제2 필링막(292)을 포함할 수 있다. 제2 배리어막(290)은 소오스/드레인 콘택들(CA11~CA33)의 상면 및 제3 층간 절연막(310)의 측면을 따라 연장될 수 있다. 제2 필링막(292)은 제2 배리어막(290)에 의해 형성된 공간을 채울 수 있다.
몇몇 실시예에서, 게이트 비아들(VB1~VB3)은 각각 제3 배리어막(390) 및 제3 필링막(392)을 포함할 수 있다. 제3 배리어막(390)은 게이트 전극들(G1~G3)의 상면, 게이트 캡핑 패턴(150)의 측면, 제2 층간 절연막(210)의 측면 및 제3 층간 절연막(310)의 측면을 따라 연장될 수 있다. 제3 필링막(392)은 제3 배리어막(390)에 의해 형성된 공간을 채울 수 있다.
몇몇 실시예에서, 제1 전원 배선(VDD), 제2 전원 배선(VSS) 및 복수의 배선 패턴(M1)들은 각각 제4 배리어막(490) 및 제4 필링막(492)을 포함할 수 있다. 제4 배리어막(490)은 소오스/드레인 비아들(VA11~VA33)의 상면, 게이트 비아들(VB1~VB3)의 상면, 제3 층간 절연막(310)의 상면 및 제4 층간 절연막(410)의 측면을 따라 연장될 수 있다. 제4 필링막(492)은 제4 배리어막(490)에 의해 형성된 공간을 채울 수 있다.
제1 내지 제4 배리어막(490)은 제1 내지 제4 필링막(492)의 확산을 방지하기 위한 금속 또는 금속 질화물을 포함할 수 있다. 예를 들어, 제1 내지 제4 배리어막(490)은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 니켈(Ni), 코발트(Co), 백금(Pt), 이들의 합금 및 이들의 질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 내지 제4 필링막(492)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 몰리브데늄(Mo), 코발트(Co) 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
소오스/드레인 비아들(VA11~VA33), 게이트 비아들(VB1~VB3), 제1 전원 배선(VDD), 제2 전원 배선(VSS) 및 배선 패턴(M1)들은 예를 들어, 싱글 다마신(single damascene) 공정에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 소오스/드레인 비아들(VA11~VA33), 게이트 비아들(VB1~VB3), 제1 전원 배선(VDD), 제2 전원 배선(VSS) 및 배선 패턴(M1)들은 예를 들어, 듀얼 다마신(dual damascene) 공정 또는 다른 배선 공정에 의해 형성될 수도 있음은 물론이다.
도 8 및 도 9는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 7을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
참고적으로, 도 8은 도 2의 A-A를 따라서 절단한 단면도이고, 도 9는 도 2의 C-C를 따라서 절단한 단면도이다.
도 8 및 도 9를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 내지 제4 활성 패턴(F1~F4)은 각각 복수의 와이어 패턴들(114, 116, 118)을 포함한다.
예를 들어, 제1 내지 제4 활성 패턴(F1~F4)은 각각 기판(100) 상에 차례로 적층되며, 서로 이격되는 제1 내지 제3 와이어 패턴(114, 116, 118)을 포함할 수 있다. 예를 들어, 제1 와이어 패턴(114)의 기판(100)으로부터 제3 방향(Z)으로 이격될 수 있고, 제2 와이어 패턴(116)의 제1 와이어 패턴(114)으로부터 제3 방향(Z)으로 이격될 수 있고, 제3 와이어 패턴(118)은 제2 와이어 패턴(116)으로부터 제3 방향(Z)으로 이격될 수 있다.
제1 내지 제3 와이어 패턴(114, 116, 118)은 각각 제1 방향(X)으로 연장될 수 있다. 또한, 제1 내지 제3 와이어 패턴(114, 116, 118)은 각각 제1 내지 제3 게이트 전극(G1~G3)을 관통할 수 있다. 이에 따라, 도 9에 도시된 것처럼, 제1 내지 제3 게이트 전극(G1~G3)은 제1 내지 제3 와이어 패턴(114, 116, 118)의 외면을 각각 둘러쌀 수 있다.
도 9에서, 제1 내지 제3 와이어 패턴(114, 116, 118)의 단면은 각각 직사각형인 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 제1 내지 제3 와이어 패턴(114, 116, 118)의 단면은 각각 다른 다각형 또는 원형일 수도 있다.
몇몇 실시예에서, 제1 내지 제4 활성 패턴(F1~F4)은 각각 기판(100)의 상면으로부터 돌출되어 제1 방향(X)으로 연장되는 핀형 패턴(112)을 더 포함할 수 있다. 핀형 패턴(112)은 예를 들어, 제1 와이어 패턴(114) 아래에 배치될 수 있다.
도 10 내지 도 14는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도들이다. 설명의 편의를 위해, 도 1 내지 도 7을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 10을 참조하면, 도 1과 비교할 때, 제2 연결 배선(CW2)은 제5 라우팅 영역(V) 내에 배치된다.
예를 들어, 제1 소오스/드레인 비아(VA11) 및 제3 게이트 비아(VB3)는 모두 제5 라우팅 영역(V) 내에 배치될 수 있다. 몇몇 실시예에서, 제2 연결 배선(CW2)은 제5 라우팅 영역(V) 내에서 제1 방향(X)으로 연장되어, 제1 소오스/드레인 비아(VA11)와 제3 게이트 비아(VB3)를 연결할 수 있다.
도 11을 참조하면, 도 1과 비교할 때, 제1 연결 배선(CW1)은 제3 라우팅 영역(III) 내에 배치되고, 제2 연결 배선(CW2)은 제1 라우팅 영역(I) 내에 배치된다.
예를 들어, 제4 소오스/드레인 비아(VA21) 및 제1 게이트 비아(VB1)는 모두 제3 라우팅 영역(III) 내에 배치될 수 있다. 몇몇 실시예에서, 제1 연결 배선(CW1)은 제3 라우팅 영역(III) 내에서 제1 방향(X)으로 연장되어, 제4 소오스/드레인 비아(VA21)와 제1 게이트 비아(VB1)를 연결할 수 있다.
또한, 예를 들어, 제1 소오스/드레인 비아(VA11) 및 제3 게이트 비아(VB3)는 모두 제1 라우팅 영역(I) 내에 배치될 수 있다. 몇몇 실시예에서, 제2 연결 배선(CW2)은 제1 라우팅 영역(I) 내에서 제1 방향(X)으로 연장되어, 제1 소오스/드레인 비아(VA11)와 제3 게이트 비아(VB3)를 연결할 수 있다.
몇몇 실시예에서, 제1 배선(IW)은 제1 라우팅 영역(I) 내에 배치될 수 있고, 제2 배선(OW)은 제2 라우팅 영역(II) 내에 배치될 수 있다.
도 12를 참조하면, 도 11과 비교할 때, 제2 연결 배선(CW2)은 제5 라우팅 영역(V) 내에 배치된다.
예를 들어, 제1 소오스/드레인 비아(VA11) 및 제3 게이트 비아(VB3)는 모두 제5 라우팅 영역(V) 내에 배치될 수 있다. 몇몇 실시예에서, 제2 연결 배선(CW2)은 제5 라우팅 영역(V) 내에서 제1 방향(X)으로 연장되어, 제1 소오스/드레인 비아(VA11)와 제3 게이트 비아(VB3)를 연결할 수 있다.
도 13을 참조하면, 도 11과 비교할 때, 제1 연결 배선(CW1)은 제5 라우팅 영역(V) 내에 배치된다.
예를 들어, 제4 소오스/드레인 비아(VA21) 및 제1 게이트 비아(VB1)는 모두 제5 라우팅 영역(V) 내에 배치될 수 있다. 몇몇 실시예에서, 제1 연결 배선(CW1)은 제5 라우팅 영역(V) 내에서 제1 방향(X)으로 연장되어, 제4 소오스/드레인 비아(VA21)와 제1 게이트 비아(VB1)를 연결할 수 있다.
몇몇 실시예에서, 제1 배선(IW)은 제3 라우팅 영역(III) 내에 배치될 수 있다.
도 14를 참조하면, 도 13과 비교할 때, 제2 연결 배선(CW2)은 제3 라우팅 영역(III) 내에 배치된다.
예를 들어, 제1 소오스/드레인 비아(VA11) 및 제3 게이트 비아(VB3)는 모두 제3 라우팅 영역(III) 내에 배치될 수 있다. 몇몇 실시예에서, 제2 연결 배선(CW2)은 제3 라우팅 영역(III) 내에서 제1 방향(X)으로 연장되어, 제1 소오스/드레인 비아(VA11)와 제3 게이트 비아(VB3)를 연결할 수 있다.
몇몇 실시예에서, 제1 배선(IW)은 제1 라우팅 영역(I) 내에 배치될 수 있다.
도 10 내지 도 14에서, 복수의 배선 패턴(M1)들은 제1, 제3 및 제5 라우팅 영역(V) 내에만 배치되는 것으로 도시되었으나, 이는 설명의 간결함을 위한 것일 뿐이다. 예를 들어, 복수의 배선 패턴(M1)들은 제2 및 제4 라우팅 영역(IV) 내에도 배치될 수 있음은 물론이다.
도 15는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 16은 도 15의 F-F를 따라 절단한 단면도이다. 도 17은 도 15의 G-G를 따라 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 7을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 15 내지 도 17을 참조하면, 몇몇 실시예에 따른 반도체 장치는 제1 연결 비아(SA) 및 제2 연결 비아(SB)를 더 포함한다.
제1 연결 비아(SA)는 소오스/드레인 콘택들(CA11~CA33)과 소오스/드레인 비아들(VA11~VA33)을 연결할 수 있다. 예를 들어, 도 16 및 도 17에 도시된 것처럼, 제1 연결 비아(SA)는 소오스/드레인 콘택들(CA11~CA33)과 소오스/드레인 비아들(VA11~VA33) 사이에 개재되어, 이들을 연결할 수 있다.
제2 연결 비아(SB)는 게이트 전극들(G1~G3)과 게이트 비아들(VB1~VB3)을 연결할 수 있다. 예를 들어, 도 16 및 도 17에 도시된 것처럼, 제2 연결 비아(SB)는 게이트 전극들(G1~G3)과 게이트 비아들(VB1~VB3) 사이에 개재되어, 이들을 연결할 수 있다.
도 18은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 설명의 편의를 위해, 도 1을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 18을 참조하면, 몇몇 실시예에 따른 반도체 장치는 제4 게이트 전극(G4), 제10 및 제11 소오스/드레인 콘택(CA14, CA15), 제10 내지 제12 소오스/드레인 비아(VA14~VA16), 제4 게이트 비아(VB4), 제3 배선(IW2) 및 제3 연결 배선(CW3)을 더 포함한다.
제4 게이트 전극(G4)은 제1 셀 영역(CR1) 내에서 제2 방향(Y)으로 연장될 수 있다. 예를 들어, 제2 소오스/드레인 콘택(CA12) 및 제3 소오스/드레인 콘택(CA13)은 제4 게이트 전극(G4)의 일측 상에 배치될 수 있다. 몇몇 실시예에서, 제2 소오스/드레인 콘택(CA12) 및 제3 소오스/드레인 콘택(CA13)은 제1 게이트 전극(G1)과 제4 게이트 전극(G4) 사이에 개재될 수 있다.
제10 소오스/드레인 콘택(CA14) 및 제11 소오스/드레인 콘택(CA15)은 제1 셀 영역(CR1) 내에서 제4 게이트 전극(G4)의 타측 상에 배치될 수 있다. 몇몇 실시예에서, 제10 소오스/드레인 콘택(CA14)과 제11 소오스/드레인 콘택(CA15)은 서로 이격될 수 있다. 예를 들어, 제10 소오스/드레인 콘택(CA14)은 제1 활성 영역(AR1) 내에 형성될 수 있고, 제11 소오스/드레인 콘택(CA15)은 제2 활성 영역(AR2) 내에 형성될 수 있다.
제10 소오스/드레인 비아(VA14)는 제10 소오스/드레인 콘택(CA14)과 제3 방향(Z)에서 중첩되도록 배치되어 제10 소오스/드레인 콘택(CA14)과 접속될 수 있다. 제11 소오스/드레인 비아(VA15)는 제11 소오스/드레인 콘택(CA15)과 제3 방향(Z)에서 중첩되도록 배치되어 제11 소오스/드레인 콘택(CA15)과 접속될 수 있다.
제12 소오스/드레인 비아(VA16)는 제1 소오스/드레인 콘택(CA11)과 제3 방향(Z)에서 중첩되도록 배치되어 제1 소오스/드레인 콘택(CA11)과 접속될 수 있다. 몇몇 실시예에서, 제12 소오스/드레인 비아(VA16)는 제1 소오스/드레인 비아(VA11)로부터 제2 방향(Y)으로 이격될 수 있다.
제4 게이트 비아(VB4)는 제4 게이트 전극(G4)과 제3 방향(Z)에서 중첩되도록 배치되어 제4 게이트 전극(G4)과 접속될 수 있다.
제3 배선(IW2)은 제4 게이트 전극(G4)과 접속될 수 있다. 예를 들어, 제3 배선(IW2)은 제4 게이트 비아(VB4)와 제3 방향(Z)에서 중첩되도록 배치될 수 있다. 제3 배선(IW2)은 제4 게이트 비아(VB4)에 의해 제4 게이트 전극(G4)과 접속될 수 있다.
몇몇 실시예에서, 제1 배선(IW)은 제1 셀 영역(CR1)에 제1 입력 신호를 제공하는 제1 입력 배선으로 기능할 수 있고, 제3 배선(IW2)은 제1 셀 영역(CR1)에 상기 제1 입력 신호와 다른 제2 입력 신호를 제공하는 제2 입력 배선으로 기능할 수 있다.
제3 연결 배선(CW3)은 제10 소오스/드레인 콘택(CA14)과 제12 소오스/드레인 콘택(VA16)을 연결할 수 있다. 예를 들어, 제3 연결 배선(CW3)은 제10 소오스/드레인 비아(VA14) 및 제12 소오스/드레인 비아(VA16)와 제3 방향(Z)에서 중첩되도록 배치될 수 있다. 제3 연결 배선(CW3)은 제10 소오스/드레인 비아(VA14) 및 제12 소오스/드레인 비아(VA16)에 의해 제10 소오스/드레인 콘택(CA14) 및 제12 소오스/드레인 콘택(VA16)과 접속될 수 있다.
몇몇 실시예에서, 제1 연결 배선(CW1)은 복수의 라우팅 영역(RA)들 중 하나에 배치될 수 있고, 제1 배선(IW)은 복수의 라우팅 영역(RA)들 중 다른 하나에 배치될 수 있고, 제2 배선(OW)은 복수의 라우팅 영역(RA)들 중 또 다른 하나에 배치될 수 있고, 제3 연결 배선(CW3)은 복수의 라우팅 영역(RA)들 중 또 다른 하나에 배치될 수 있다.
예를 들어, 도시된 것처럼, 제1 연결 배선(CW1)은 제1 라우팅 영역(I) 내에 배치될 수 있고, 제1 배선(IW)은 제5 라우팅 영역(V) 내에 배치될 수 있고, 제2 배선(OW)은 제3 라우팅 영역(III) 내에 배치될 수 있고, 제3 연결 배선(CW3)은 제2 라우팅 영역(II) 내에 배치될 수 있다.
이에 따라, 입력 배선이 복수 개인 경우에도, 추가적인 상위 배선의 사용을 절감하여 파워 손실 및 PnR 리소스 손실이 절감된 반도체 장치가 제공될 수 있다.
이하에서, 도 1 내지 도 23을 참조하여, 몇몇 실시예에 따른 반도체 장치의 레이아웃 디자인 방법 및 제조 방법을 설명한다.
도 19는 몇몇 실시예에 따른 반도체 장치의 레이아웃 디자인을 수행하기 위한 컴퓨터 시스템의 블록도이다. 설명의 편의를 위해, 도 1 내지 도 18을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 19를 참조하면, 컴퓨터 시스템은 CPU(10), 워킹 메모리(30), 입출력 장치(50), 및 보조 기억 장치(70)를 포함할 수 있다. 여기서, 상기 컴퓨터 시스템은 몇몇 실시예에 따른 반도체 장치의 레이아웃 디자인을 위한 전용 장치로 제공될 수 있다. 몇몇 실시예에서, 상기 컴퓨터 시스템은 다양한 디자인 및 검증 시뮬레이션 프로그램을 구비할 수도 있다.
CPU(10)는 컴퓨터 시스템에서 수행될 소프트웨어(응용 프로그램, 운영 체제, 장치 드라이버들)를 실행할 수 있다. CPU(10)는 워킹 메모리(30)에 로드되는 운영 체제를 실행할 수 있다. CPU(10)는 상기 운영 체제 기반에서 구동될 다양한 응용 프로그램들(Application Program)을 실행할 수 있다. 예를 들어, CPU(10)는 워킹 메모리(30)에 로드된 레이아웃 디자인 툴(32), 배치 및 라우팅 툴(34) 및/또는 OPC 툴(36)을 실행할 수 있다.
워킹 메모리(30)에는 상기 운영 체제나 상기 응용 프로그램들이 로드될 수 있다. 컴퓨터 시스템의 부팅 시에 보조 기억 장치(70)에 저장된 상기 운영 체제 이미지(미도시)가 부팅 시퀀스에 의거하여 워킹 메모리(30)로 로드될 수 있다. 상기 운영 체제에 의해서 컴퓨터 시스템의 제반 입출력 동작들이 지원될 수 있다.
몇몇 실시예에 따른 반도체 장치의 레이아웃 디자인을 위한 레이아웃 디자인 툴(32)이 보조 기억 장치(70)로부터 워킹 메모리(30)에 로드될 수 있다. 이어서, 설계된 표준 셀들을 배치하고, 배치된 표준 셀들 내의 내부 배선 패턴을 재정렬하고, 배치된 표준 셀들을 라우팅하는 배치 및 라우팅 툴(34)이 보조 기억 장치(70)로부터 워킹 메모리(30)에 로드될 수 있다. 이어서, 설계된 레이아웃 데이터에 대한 광 근접 보정(Optical Proximity Correction: OPC)을 수행하는 OPC 툴(36)이 보조 기억 장치(70)로부터 워킹 메모리(30)에 로드될 수 있다.
입출력 장치(50)는 사용자 인터페이스 장치들로부터의 사용자 입력 및 출력을 제어할 수 있다. 예를 들어, 입출력 장치(50)는 키보드나 모니터를 구비하여 사용자로부터 정보를 입력받을 수 있다. 입출력 장치(50)를 이용하여, 사용자는 조정된 동작 특성을 요구하는 반도체 영역이나 데이터 경로들에 대한 정보를 입력받을 수 있다. 또한, 입출력 장치(50)를 통해, OPC 툴(36)의 처리 과정 및 처리 결과 등이 표시될 수 있다.
보조 기억 장치(70)는 컴퓨터 시스템의 저장 매체(Storage Medium)로서 제공될 수 있다. 보조 기억 장치(70)는 응용 프로그램들(Application Program), 운영 체제 이미지 및 각종 데이터를 저장할 수 있다.
시스템 인터커넥터(90)는 컴퓨터 시스템의 내부에서 네트워크를 제공하기 위한 시스템 버스(System Bus)일 수 있다. 시스템 인터커넥터(90)를 통해, CPU(10), 워킹 메모리(30), 입출력 장치(50), 및 보조 기억 장치(70)가 전기적으로 연결되고 데이터가 상호 교환될 수 있다.
도 20은 몇몇 실시예에 따른 반도체 장치의 레이아웃 디자인 방법 및 제조 방법을 설명하기 위한 순서도이다.
도 20을 참조하면, 도 19를 이용하여 상술한 컴퓨터 시스템을 이용하여 반도체 집적 회로의 상위 수준 설계(High Level Design)가 수행될 수 있다(S10). 상위 수준 설계란, 설계 대상 집적회로를 컴퓨터 언어의 상위 언어로 기술하는 것을 의미할 수 있다. 예를 들어, C언어와 같은 상위 언어가 상위 수준 설계에 사용될 수 있다. 상위 수준 설계에 의해서 설계된 회로들은 레지스터 전송 레벨(Register Transfer Level: RTL) 코딩이나 시뮬레이션에 의해서 보다 구체적으로 표현될 수 있다. 이어서, 레지스터 전송 레벨 코딩에 의해 생성된 코드는 넷리스트(Netlist)로 변환되어 전체 반도체 소자로 합성될 수 있다. 합성된 스키매틱 회로는 시뮬레이션 툴에 의해서 검증되고, 검증 결과에 따라 조정 과정이 동반될 수 있다.
이어서, 논리적으로 완성된 반도체 접적 회로를 실리콘 기판 위에 구현하기 위한 레이아웃 디자인이 수행될 수 있다(S20). 예를 들어, 상위 수준 설계에서 합성된 스키매틱 회로 또는 그에 대응하는 넷리스트를 참조하여, 레이아웃 디자인이 수행될 수 있다. 레이아웃 디자인은 규정된 디자인 룰에 따라 셀 라이브러리(Cell Library)에서 제공되는 다양한 표준 셀들을 배치(Place)하고 연결하는 라우팅(Routing) 절차를 포함할 수 있다.
레이아웃은 실제로 실리콘 기판 상에 형성될 트랜지스터 및 금속 배선들을 구성하기 위한 패턴의 형태나 사이즈를 정의하는 절차일 수 있다. 예를 들면, 인버터 회로를 실제로 실리콘 기판 상에 형성시키기 위하여, PFET, NFET, P-WELL, N-WELL, 게이트 전극, 및 이들 상에 배치될 배선 패턴들과 같은 레이아웃 패턴들이 적절하게 배치할 수 있다.
이어서, 선택 및 배치된 표준 셀들에 대한 라우팅이 수행될 수 있다. 구체적으로, 배치된 표준 셀들 상에 상위 배선들(라우팅 패턴들)이 배치될 수 있다. 라우팅을 수행함으로써 배치된 표준 셀들을 설계에 맞게 서로 연결시킬 수 있다.
라우팅 이후에는 디자인 룰에 위배되는 부분이 존재하는지 레이아웃에 대한 검증이 수행될 수 있다. 검증하는 항목에는, DRC(Design Rule Check), ERC(Electronical Rule Check), 및 LVS(Layout vs Schematic) 등이 포함될 수 있다.
이어서, 광 근접 보정(Optical Proximity Correction: OPC) 절차가 수행될 수 있다(S30). 포토리소그래피 공정을 이용하여, 레이아웃 디자인을 통해 제공된 레이아웃 패턴들을 실리콘 기판 상에 구현할 수 있다. 이때, 광 근접 보정은 포토리소그래피 공정에서 발생할 수 있는 왜곡 현상을 보정하기 위한 기술일 수 있다.
이어서, 광 근접 보정에 의해 변경된 레이아웃에 기초하여 포토마스크(Photomask)가 제작될 수 있다(S40). 포토마스크는 예를 들어, 유리 기판 위에 도포된 크롬 막을 이용하여 레이아웃 패턴들을 묘사하는 방식으로 제작될 수 있다.
이어서, 생성된 포토마스크를 이용하여 반도체 소자가 제조될 수 있다(S50). 포토마스크를 사용한 반도체 소자의 제조 공정에서는 다양한 방식의 노광 및 식각 공정들이 반복될 수 있다. 이러한 공정들을 통해서 실리콘 기판 상에 레이아웃 디자인 시에 구성된 패턴들의 형태가 순차적으로 형성될 수 있다.
도 21 내지 도 23은 몇몇 실시예에 따른 반도체 장치의 레이아웃 디자인 방법을 설명하기 위한 레이아웃도들이다. 설명의 편의를 위해, 도 1 내지 도 20을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 21을 참조하면, 몇몇 실시예에 따른 반도체 장치의 레이아웃 디자인 방법에서, 제1 연결 배선(CW1) 및 제2 연결 배선(CW2)의 배치에 따라 다양한 셀 레이아웃들이 제공될 수 있다.
예를 들어, 제1 연결 배선(CW1) 및 제2 연결 배선(CW2)의 배치에 따라, 도 21의 (a) 내지 (f)에 따른 셀 레이아웃들이 제공될 수 있다. 도 21에서, 제1 연결 배선(CW1) 및 제2 연결 배선(CW2)은 제1, 제3 및 제5 라우팅 영역(V) 내에 배치되는 것만이 도시되었으나, 이는 설명의 간결함을 위한 것일 뿐이다. 예를 들어, 제1 연결 배선(CW1) 또는 제2 연결 배선(CW2)은 제2 및 제4 라우팅 영역(IV) 내에도 배치될 수 있음은 물론이다.
도 22를 참조하면, 몇몇 실시예에 따른 반도체 장치의 레이아웃 디자인 방법에서, 제1 셀 영역(CR1)에 대한 입력 배선(IS)이 제공될 수 있다.
몇몇 실시예에서, 입력 배선(IS)은 복수의 라우팅 영역(RA)들 중 하나에 배치될 수 있다. 예를 들어, 도시된 것처럼, 입력 배선(IS)은 제1 라우팅 영역(I) 내에 배치될 수 있다.
이러한 경우에, 다양한 셀 레이아웃들 중 제1 라우팅 영역(I) 내에 제1 연결 배선(CW1)이 배치되는 셀 레이아웃이 제1 셀 영역(CR1)에 제공될 수 있다. 예를 들어, 도 21의 (a) 또는 (b)에 따른 셀 레이아웃이 제1 셀 영역(CR1)에 제공될 수 있다. 이에 따라, 추가적인 상위 배선의 사용 없이 제1 셀 영역(CR1) 내에 입력 신호가 제공될 수 있다.
도 23을 참조하면, 몇몇 실시예에 따른 반도체 장치의 레이아웃 디자인 방법에서, 제1 셀 영역(CR1)에 대한 출력 배선(OS)이 제공될 수 있다.
몇몇 실시예에서, 출력 배선(OS)은 복수의 라우팅 영역(RA)들 중 하나에 배치될 수 있다. 예를 들어, 도시된 것처럼, 출력 배선(OS)은 제3 라우팅 영역(III) 내에 배치될 수 있다.
이러한 경우에, 다양한 셀 레이아웃들 중 제3 라우팅 영역(III) 내에 제2 연결 배선(CW2)이 배치되는 셀 레이아웃이 제1 셀 영역(CR1)에 제공될 수 있다. 예를 들어, 도 21의 (a) 또는 (f)에 따른 셀 레이아웃이 제1 셀 영역(CR1)에 제공될 수 있다. 이에 따라, 추가적인 상위 배선의 사용 없이 제1 셀 영역(CR1)으로부터 출력 신호가 제공될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
110: 제1 층간 절연막 120: 게이트 유전막
130: 게이트 도전막 140: 게이트 스페이서
150: 게이트 캡핑 패턴 160: 제1 소오스/드레인 영역
190: 제1 배리어막 192: 제1 필링막
AR1, AR: 활성 영역 CA11~CA33: 소오스/드레인 콘택
CR1~CR3: 셀 영역 G1~G3: 게이트 전극
VA11~VA33: 소오스/드레인 비아 VB1~VB3: 게이트 비아
VDD: 제1 전원 배선 VSS: 제2 전원 배선

Claims (20)

  1. 기판 상에, 제1 방향으로 연장되는 제1 활성 패턴;
    상기 기판 상에, 상기 제1 방향으로 연장되는 제2 활성 패턴;
    상기 제1 방향과 교차하는 제2 방향으로 연장되어, 상기 제1 활성 패턴 및 상기 제2 활성 패턴과 교차하는 제1 게이트 전극;
    상기 제1 게이트 전극의 일측 상에, 상기 제2 방향으로 연장되어, 상기 제1 활성 패턴의 제1 소오스/드레인 영역과 상기 제2 활성 패턴의 제2 소오스/드레인 영역을 연결하는 제1 소오스/드레인 콘택;
    상기 제1 소오스/드레인 콘택과 접속되는 제1 소오스/드레인 비아;
    상기 제2 방향으로 연장되어, 상기 제1 활성 패턴 및 상기 제2 활성 패턴과 교차하는 제2 게이트 전극;
    상기 제1 소오스/드레인 콘택과 상기 제2 게이트 전극 사이에, 상기 제2 방향으로 연장되어 상기 제1 활성 패턴 및 상기 제2 활성 패턴을 가로지르는 제1 셀 분리막;
    상기 제2 게이트 전극과 접속되고, 상기 제1 소오스/드레인 비아와 상기 제1 방향을 따라 배열되는 제1 게이트 비아; 및
    상기 제1 방향으로 연장되어, 상기 제1 소오스/드레인 비아와 상기 제1 게이트 비아를 연결하는 제1 연결 배선을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 게이트 전극의 타측 상에, 상기 제1 소오스/드레인 영역과 접속되는 제2 소오스/드레인 콘택과,
    상기 제1 게이트 전극의 타측 상에, 상기 제2 소오스/드레인 콘택으로부터 이격되고, 상기 제2 소오스/드레인 영역과 접속되는 제3 소오스/드레인 콘택과,
    상기 제1 방향으로 연장되고, 상기 제2 소오스/드레인 콘택과 접속되는 제1 전원 배선과,
    상기 제1 방향으로 연장되고, 상기 제3 소오스/드레인 콘택과 접속되는 제2 전원 배선을 더 포함하는 반도체 장치.
  3. 제 2항에 있어서,
    상기 제1 연결 배선은, 상기 제1 전원 배선 및 상기 제2 전원 배선과 동일 레벨에 배치되는 반도체 장치.
  4. 제 2항에 있어서,
    상기 제1 전원 배선에 드레인 전압이 인가되고, 상기 제2 전원 배선에 소오스 전압이 인가되는 반도체 장치.
  5. 제 1항에 있어서,
    상기 제2 게이트 전극의 일측 상에, 상기 제1 셀 분리막에 의해 상기 제1 소오스/드레인 콘택으로부터 이격되고, 상기 제1 소오스/드레인 영역과 접속되는 제2 소오스/드레인 콘택과,
    상기 제2 소오스/드레인 콘택과 접속되는 제2 소오스/드레인 비아와,
    상기 제1 방향으로 연장되고, 상기 제2 소오스/드레인 비아와 접속되는 출력 배선을 더 포함하는 반도체 장치.
  6. 제 5항에 있어서,
    상기 제1 연결 배선은 상기 출력 배선과 동일 레벨에 배치되는 반도체 장치.
  7. 제 1항에 있어서,
    상기 제1 소오스/드레인 영역과 접속되는 제2 소오스/드레인 콘택과,
    상기 제2 소오스/드레인 콘택과 접속되는 제2 소오스/드레인 비아와,
    상기 제2 소오스/드레인 콘택과 상기 제1 게이트 전극 사이에, 상기 제2 방향으로 연장되어 상기 제1 활성 패턴 및 상기 제2 활성 패턴을 가로지르는 제2 셀 분리막과,
    상기 제1 게이트 전극과 접속되고, 상기 제2 소오스/드레인 비아와 상기 제1 방향을 따라 배열되는 제2 게이트 비아와,
    상기 제1 방향으로 연장되어, 상기 제2 소오스/드레인 비아와 상기 제2 게이트 비아를 연결하는 제2 연결 배선을 더 포함하는 반도체 장치.
  8. 제 7항에 있어서,
    상기 제1 연결 배선과 상기 제2 연결 배선은 동일 레벨에 배치되는 반도체 장치.
  9. 제 7항에 있어서,
    상기 제2 연결 배선은 상기 제1 연결 배선으로부터 상기 제2 방향으로 이격되는 반도체 장치.
  10. 제 7항에 있어서,
    상기 제2 소오스/드레인 콘택의 일측 상에, 상기 제2 방향으로 연장되어, 상기 제1 활성 패턴 및 상기 제2 활성 패턴과 교차하는 제3 게이트 전극과,
    상기 제3 게이트 전극과 접속되는 제3 게이트 비아와,
    상기 제1 방향으로 연장되고, 상기 제3 게이트 비아와 접속되는 입력 배선을 더 포함하는 반도체 장치.
  11. 제1 셀 영역과, 제1 방향에서 상기 제1 셀 영역의 양 측에 각각 배치되는 제2 셀 영역 및 제3 셀 영역을 포함하는 반도체 장치로,
    상기 제1 내지 제3 셀 영역 상에, 상기 제1 방향으로 연장되는 제1 활성 영역;
    상기 제1 내지 제3 셀 영역 상에, 상기 제1 활성 영역으로부터 상기 제1 방향과 교차하는 제2 방향으로 이격되며, 상기 제1 방향으로 연장되는 제2 활성 영역;
    상기 제1 셀 영역 내에, 상기 제2 방향으로 연장되는 제1 게이트 전극;
    상기 제1 게이트 전극의 일측의 상기 제1 셀 영역 내에, 상기 제2 방향으로 연장되어, 상기 제1 활성 영역과 상기 제2 활성 영역을 연결하는 제1 소오스/드레인 콘택;
    상기 제2 셀 영역 내에, 상기 제2 방향으로 연장되는 제2 게이트 전극;
    상기 제2 게이트 전극의 일측의 상기 제2 셀 영역 내에 배치되는 제2 소오스/드레인 콘택;
    상기 제1 방향으로 연장되어, 상기 2 소오스/드레인 콘택과 상기 제1 게이트 전극을 연결하는 제1 연결 배선;
    상기 제3 셀 영역 내에, 상기 제2 방향으로 연장되는 제3 게이트 전극; 및
    상기 제1 방향으로 연장되어, 상기 1 소오스/드레인 콘택과 상기 제3 게이트 전극을 연결하는 제2 연결 배선을 포함하고,
    상기 제1 셀 영역 내에서, 상기 제1 연결 배선과 상기 제2 연결 배선은 상기 제2 방향에서 서로 이격되는 반도체 장치.
  12. 제 11항에 있어서,
    상기 제1 연결 배선과 상기 제2 연결 배선은 동일 레벨에 배치되는 반도체 장치.
  13. 제 12항에 있어서,
    상기 제2 소오스/드레인 콘택은, 상기 제2 셀 영역 내의 상기 제1 활성 영역과 상기 제2 셀 영역 내의 상기 제2 활성 영역을 연결하는 반도체 장치.
  14. 제 12항에 있어서,
    상기 제2 셀 영역 내에, 상기 제2 게이트 전극과 접속되며, 상기 제1 방향으로 연장되는 입력 배선을 더 포함하고,
    상기 제2 셀 영역 내에서, 상기 제1 연결 배선과 상기 입력 배선은 상기 제2 방향에서 서로 이격되는 반도체 장치.
  15. 제 14항에 있어서,
    상기 입력 배선은, 상기 제1 연결 배선 및 상기 제2 연결 배선과 동일 레벨에 배치되는 반도체 장치.
  16. 제 14항에 있어서,
    상기 입력 배선은, 상기 제1 방향에서 상기 제2 연결 배선과 중첩되는 반도체 장치.
  17. 제 11항에 있어서,
    상기 제3 게이트 전극의 일측의 상기 제3 셀 영역 내에 배치되는 제3 소오스/드레인 콘택과,
    상기 제3 셀 영역 내에, 상기 제3 소오스/드레인 콘택과 접속되며, 상기 제1 방향으로 연장되는 출력 배선을 더 포함하고,
    상기 제3 셀 영역 내에서, 상기 제2 연결 배선과 상기 출력 배선은 상기 제2 방향에서 서로 이격되는 반도체 장치.
  18. 제 17항에 있어서,
    상기 출력 배선은, 상기 제1 연결 배선 및 상기 제2 연결 배선과 동일 레벨에 배치되는 반도체 장치.
  19. 제 17항에 있어서,
    상기 출력 배선은, 상기 제1 방향에서 상기 제1 연결 배선과 중첩되는 반도체 장치.
  20. 기판 상에, 제1 방향으로 연장되는 제1 활성 패턴;
    상기 기판 상에, 상기 제1 방향으로 연장되는 제2 활성 패턴;
    상기 제1 방향과 교차하는 제2 방향으로 연장되어, 상기 제1 활성 패턴 및 상기 제2 활성 패턴과 교차하는 제1 게이트 전극;
    상기 제1 게이트 전극과 접속되며, 상기 제1 방향으로 연장되는 입력 배선;
    상기 제1 게이트 전극의 일측 상에, 상기 제2 방향으로 연장되어, 상기 제1 활성 패턴의 제1 소오스/드레인 영역과 상기 제2 활성 패턴의 제2 소오스/드레인 영역을 연결하는 소오스/드레인 콘택;
    상기 제2 방향으로 연장되어, 상기 제1 활성 패턴 및 상기 제2 활성 패턴과 교차하는 제2 게이트 전극;
    상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에, 상기 제2 방향으로 연장되어 상기 제1 활성 패턴 및 상기 제2 활성 패턴을 가로지르는 셀 분리막; 및
    상기 제1 방향에서 일직선으로 연장되어, 상기 소오스/드레인 콘택과 상기 제1 게이트 전극을 연결하는 연결 배선을 포함하고,
    상기 제1 활성 패턴 및 상기 제2 활성 패턴은 각각 상기 기판 상에 차례로 적층되며 서로 이격되는 복수의 와이어 패턴을 포함하고,
    상기 입력 배선과 상기 연결 배선은 상기 제2 방향에서 서로 이격되는 반도체 장치.
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