KR20210123179A - 표준셀을 포함하는 집적 회로 - Google Patents

표준셀을 포함하는 집적 회로 Download PDF

Info

Publication number
KR20210123179A
KR20210123179A KR1020200079329A KR20200079329A KR20210123179A KR 20210123179 A KR20210123179 A KR 20210123179A KR 1020200079329 A KR1020200079329 A KR 1020200079329A KR 20200079329 A KR20200079329 A KR 20200079329A KR 20210123179 A KR20210123179 A KR 20210123179A
Authority
KR
South Korea
Prior art keywords
standard cell
cell
active region
standard
metal
Prior art date
Application number
KR1020200079329A
Other languages
English (en)
Inventor
유지수
서재우
백상훈
유현규
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to US17/158,109 priority Critical patent/US11764201B2/en
Priority to CN202110356220.8A priority patent/CN113497031A/zh
Publication of KR20210123179A publication Critical patent/KR20210123179A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

표준셀을 포함하는 집적 회로가 제공된다. 집적 회로는 적어도 둘의 제1 표준셀들을 포함하는 제1 표준셀 그룹, 제1 표준셀 그룹과 제1 방향으로 인접하고, 적어도 하나의 제2 표준셀을 포함하는 제2 표준셀 그룹 및 적어도 하나의 제1 표준셀 일측과 적어도 하나의 제2 표준셀 일측이 공유하는 제1 절연 게이트를 포함하고, 제1 표준셀 및 제2 표준셀 각각은 집적된 p형 트랜지스터(pFET)와 n형 트랜지스터(nFET)를 포함하며, 제1 표준셀과 제2 표준셀 각각은 서로 다른 디자인의 제1 배선 라인들을 갖는다.

Description

표준셀을 포함하는 집적 회로{Integrated Circuitry including Standard Cell}
본 발명은 표준셀을 포함하는 집적 회로에 관한 것이다.
전자 산업이 고도로 발전함에 따라, 반도체 장치에 포함되는 집적 회로의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 장치에 대한 고신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 집적 회로 내 구조들은 점점 복잡해지며 고집적화되고 있다.
집적 회로는 표준셀들을 기반으로 설계될 수 있다. 구체적으로, 집적 회로를 정의하는 데이터에 따라 표준셀들을 배치하고, 배치된 표준셀들을 라우팅함으로써 집적 회로의 레이아웃을 생성할 수 있다. 이와 같은 표준셀은 기디자인되어(predesigned), 셀 라이브러리에 보관되어 있다.
본 발명이 해결하고자 하는 기술적 과제는, 표준셀마다 메탈 트랙 디자인이 다양하게 변하더라도, 표준셀 레이아웃의 일정성(uniformity)이 유지되는 집적회로를 제공하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제는 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 복수의 표준셀들을 포함하는 집적 회로는 적어도 둘의 제1 표준셀들을 포함하는 제1 표준셀 그룹, 제1 표준셀 그룹과 제1 방향으로 인접하고, 적어도 하나의 제2 표준셀을 포함하는 제2 표준셀 그룹 및, 적어도 하나의 제1 표준셀 일측과 적어도 하나의 제2 표준셀 일측이 공유하는 제1 절연게이트를 포함하고, 제1 표준셀 및 제2 표준셀 각각은 집적된 p형 트랜지스터(pFET)와 n형 트랜지스터(nFET)를 포함하며, 제1 표준셀과 제2 표준셀 각각은 서로 다른 디자인의 제1 배선 라인들을 갖고, 제1 표준셀과 제2 표준셀 각각은 상응하는 디자인에 따라 활성 영역의 배치가 같거나 다를 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 집적 회로는 적어도 하나의 제1 표준셀, 제1 표준셀의 제1방향 측면으로 인접한 제2 표준셀 및, 제1 표준셀 또는 제2 표준셀 상면에 배치되는 제1 배선라인을 포함하고, 제1 표준셀 및 제2 표준셀 각각은 서로 다른 메탈 트랙 디자인에 따라 제1 배선라인이 배치되고, 제1 표준셀 및 제2 표준셀 각각은 제1 방향으로 연장되어 그 상면에 p형 트랜지스터가 배치되는 적어도 하나의 제1 활성 영역, 제1방향으로 연장되어 그 상면에 n형 트랜지스터가 배치되는 적어도 하나의 제2 활성 영역, 제1방향으로 연장되고, 제1 활성 영역과 제2 활성 영역 사이에 배치되는 활성영역 분리막, 제2방향으로 연장되어 제1 활성영역, 제2 활성 영역 및 활성영역 분리막과 교차하는 적어도 하나의 게이트 스택 및 절연 게이트 및 제2방향으로 연장되고, 제1 방향으로 서로 인접한 게이트 스택 사이에 배치되는 적어도 둘의 소스/드레인 컨택을 포함하고, 메탈 트랙 디자인은 표준셀 단위로 제1 배선라인이 배치될 수 있는 복수의 메탈 트랙을 포함하며, 제1 배선라인은 게이트 스택 또는 소스/드레인 컨택에 비아를 통해 각각 연결될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 집적 회로는 제1 표준셀 그룹, 제1 표준셀 그룹의 제1방향 측면으로 인접한 제2 표준셀 그룹, 제1 표준셀 그룹 및 제2 표준셀 그룹에 각각 제1 방향으로 인접한 제3 표준셀 그룹 및, 제1 표준셀 그룹 내지 제3 표준셀 그룹 상에 배치되는 제1 금속배선층을 포함하고, 제1 표준셀 그룹 내지 제3 표준셀 그룹 각각은 활성 영역, 소스/드레인 컨택, 게이트 컨택 및 절연 게이트를 포함하고, 제1 금속배선층은 소스/드레인 컨택 또는 상기 게이트 컨택에 비아를 통해 연결되는 적어도 하나의 제1 배선라인, 적어도 하나의 전원배선라인 및, 제1 배선라인과 전원 배선라인 사이를 채우는 층간절연층을 포함하고, 제1 표준셀 그룹, 제2 표준셀 그룹, 제3 표준셀 그룹 각각은 일측면을 공유하는 인접한 표준셀 상의 제1 배선라인의 제1방향의 동일 연장선 상에 배치되지 않는 적어도 하나의 제1 배선라인을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 집적 회로를 설명하기 위한 예시적인 도면이다.
도 2는 도 1의 집적 회로를 보다 구체적으로 설명하기 위한 예시적인 도면이다.
도 3 및 도 4는 도 2의 집적 회로를 A-A'을 따라 절단한 단면도이다.
도 5는 도 2의 집적 회로를 B-B'를 따라 절단한 단면도이다.
도 6 및 도 7은 도 2의 집적 회로를 C-C'를 따라 절단한 단면도이다.
도 8 내지 도 9은 도 2의 집적 회로를 D-D'를 따라 절단한 단면도이다.
도 10은 도 2의 소스/드레인 컨택(CA)을 제2방향(D2)으로 절단하여 보일 수 있는 다양한 도면들이다.
도 11 내지 도 13은 도 2의 집적 회로를 E-E' 및 F-F'를 따라 절단한 단면도이다.
도 14 내지 도 17은 도 1의 집적 회로에 대한 몇몇 실시예에 따른 도면이다.
도 18은 몇몇 실시예에 따른 표준셀을 이용한 집적 회로 설계를 설명하기 위한 흐름도이다.
이하의 설명에서, 기판(도 3의 100), 예를 들어 반도체 기판 상에 형성된 다양한 실시예들의 집적 회로가 제공된다. 집적 회로는 다양한 표준셀들이 포함된 레이아웃을 갖는다. 표준셀은 개별적인 집적 회로 디자인에 반복적으로 사용하기 위해 기디자인된(predesigned) 집적 회로 구조들이다. 효과적인 집적 회로 다자인 레이아웃들은 다양한 기디자인된 표준셀과, 회로의 성능을 강화하고 회로 면적을 줄이기 위해 표준셀을 배치에 관한 기정의된(predefined) 법칙을 포함한다.
몇몇 실시예들에 따른 집적 회로는 기정의된 법칙에 의해 집적 회로 레이아웃에 배치된 하나 이상의 표준셀을 포함한다. 이런 표준셀은 집적 회로 디자인에 반복적으로 사용된다. 그러므로, 표준셀은 제조 기술에 따라 기디자인 되어, 표준셀 라이브러리에 저장된다. 집적 회로 디자이너는 이와 같은 표준셀을 검색하여 집적 회로 다자인에 포함시키고, 기정의된 배치 법칙에 따라 집적 회로 레이아웃에 배치시킬 수 있다.
표준셀은 인버터, AND, NAND, OR, NOR 및 AOI(AND OR Inverter), OAI(OR AND Inverter)와 같이, 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 및 시스템 온 칩(SOC) 디자인과 같이 전자 기기를 위한 디지털 회로 디자인에 자주 사용되는 다양한 기본 회로 장치를 포함할 수 있다. 표준셀은 플립 플럽(flip-flop)과 랫치(latch)처럼 회로 블록에 자주 사용되는 다른 것을 포함할 수도 있다.
필러 셀은 집적 회로 디자인과 집적 회로 제조 법칙에 따르기 위해 인접하는 두 개의 인접하는 표준셀 사이에 삽입되는 집적 회로의 설계된 블록일 수 있다. 표준셀과 필러 셀의 적절한 설계 및 배열은 패킹 밀도 및 회로 성능을 강화할 수 있다.
몇몇 실시예에 따른 집적 회로에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)를 도시하였으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 몇몇 실시예에 따른 집적 회로는 터널링 트랜지스터(tunneling FET), 나노와이어(nanowire)를 포함하는 트랜지스터, 나노시트(nanosheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 또한, 본 발명의 몇몇 실시예에 따른 집적 회로는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다. 또한 본 발명의 몇몇 실시예에 따른 집적 회로는 수직형 트랜지스터(Vertical FET)도 포함할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 집적 회로를 설명하기 위한 예시적인 도면이다.
도 1을 참고하면, 집적 회로(1)는 복수의 표준셀들(Cell A, Cell B, Cell C)을 포함한다. 몇몇 실시예들에 따라 표준셀들은 D2 방향으로 이격된 전원 배선 라인(P1)과 전원 배선 라인(P2) 사이에 D1방향으로 인접하게 배치될 수 있다. 몇몇 실시예에 따라 표준셀(Cell A, Cell B, Cell C) 각각의 D2방향의 길이는 동일할 수 있다. 이때 표준셀의 D2방향의 길이는 인접한 전원 배선 라인의 간격을 의미할 수 있다.
몇몇 실시예에 따라 어느 하나의 표준 셀이 적어도 3개의 전원 배선 라인을 포함하는 멀티 하이트 셀인 경우, D2방향으로 서로 대면하는 적어도 두 개의 전원 배선라인 간의 간격이 제1방향으로 인접하는 표준셀과 동일할 수 있다.
몇몇 실시예에 따라 표준셀(Cell A), 표준셀(Cell B), 표준셀(Cell C)은 각각 적어도 하나의 표준셀(Cell A), 표준셀(Cell B), 표준셀(Cell C)일 수 있다. 즉, 제1 표준셀이 적어도 둘 이상 연속적으로 배치되는 제1 표준셀(Cell A) 그룹, 제2 표준셀이 적어도 둘 이상 연속적으로 배치되는 제2 표준셀(Cell B) 그룹, 제3 표준셀이 적어도 둘 이상 연속적으로 배치되는 제3 표준셀(Cell C) 그룹일 수 있다.
표준셀(Cell A), 표준셀(Cell B), 표준셀(Cell C)은 각각 서로 다른 디자인을 가질 수 있다. 이때 디자인이란 각 표준셀의 제1 금속배선층에 포함되는, 기설정된 복수의 메탈트랙에 대한 레이아웃을 의미한다.
도 2는 도 1의 집적 회로를 BEOL(Back-End-Of-Line)까지 나타낸 예시적인 상면도이다. 이하 도 3 내지 도 13 또한 도 2를 기초로 BEOL, 즉, 게이트 컨택 및 소스/드레인 컨택과 연결되는 비아, 및 비아상의 M1 금속배선층까지만 도시하였다. 도 3 및 도 4는 도 2의 집적 회로를 A-A'을 따라 절단한 단면도이다. 도 5는 도 2의 집적 회로를 B-B'를 따라 절단한 단면도이다. 도 6 및 도 7은 도 2의 집적 회로를 C-C'를 따라 절단한 단면도이다. 도 8 내지 도 9는 도 2의 집적 회로를 D-D'를 따라 절단한 단면도이다. 도 10은 도 2의 소스/드레인 컨택(CA)을 제2방향(D2)으로 절단하여 보일 수 있는 다양한 도면들이다.
도 1 및 도 2를 참고하면, 몇몇 실시예들에 따른 집적 회로는 적어도 하나 이상의 표준셀(CELL A, CELL B, CELL C)을 포함할 수 있다.
도 2 내지 도 14를 참고하면, 표준셀(Cell A, Cell B, Cell C)은 기판(100) 상에 형성될 수 있다. 기판(100)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 활성 영역(AR1, AR3)은 제1 방향(D1)을 따라 정의될 수 있다. 제1 활성 영역(AR1, AR3)은 깊은 트렌치(DT)에 의해 정의될 수 있다. 제1 활성 영역(AR1, AR3)은 p형 트랜지스터가 형성되는 영역일 수 있다. 제1 활성 영역(AR1, AR3)은 예를 들어, n형 불순물이 도핑된 웰 영역을 포함할 수 있다.
제1 활성 영역(AR1, AR3)은 제1 하부 활성 영역(110B)과, 제1 상부 활성 영역(110U)과, 제1 나노 시트(110NS)를 포함할 수 있다. 제1 하부 활성 영역(110B)는 깊은 트렌치(DT)에 의해 측벽이 정의될 수 있다. 제1 상부 활성 영역(110U)은 제1 하부 활성 영역(110B)으로부터 돌출된 핀 모양을 가질 수 있다. 제1 상부 활성 영역(110U)은 깊은 트렌치(DT)보다 얕은 트렌치에 의해 측벽이 정의될 수 있다. 제1 나노 시트(110NS)는 제1 상부 활성 영역(110U)과 이격되어 배치될 수 있다. 제1 나노 시트(110NS)는 2개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제2 활성 영역(AR2)은 제1 방향(D1)을 따라 정의될 수 있다. 제2 활성 영역(AR2)은 제1 활성 영역(AR1, AR3)과 제2 방향(D2)으로 이격되어 정의될 수 있다. 제1 활성 영역(AR1, AR3) 및 제2 활성 영역(AR2)은 깊은 트렌치(DT)에 의해 분리될 수 있다. 제2 활성 영역(AR2)은 n형 트랜지스터가 형성되는 영역일 수 있다. 제2 활성 영역(AR2)은 예를 들어, p형 불순물이 도핑된 웰 영역을 포함할 수 있다.
제2 활성 영역(AR2)은 제2 하부 활성 영역(110B)과, 제2 상부 활성 영역(110U)과, 제2 나노 시트(110NS)를 포함할 수 있다. 제2 하부 활성 영역(110B)는 깊은 트렌치(DT)에 의해 측벽이 정의될 수 있다. 제2 상부 활성 영역(110U)은 제2 하부 활성 영역(110B)으로부터 돌출된 핀 모양을 가질 수 있다. 제2 상부 활성 영역(110U)은 깊은 트렌치(DT)보다 얕은 트렌치에 의해 측벽이 정의될 수 있다. 제2 나노 시트(110NS)는 제2 상부 활성 영역(110U)과 이격되어 배치될 수 있다. 제2 나노 시트(110NS)는 2개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
표준셀(CELL A, CELL B)은 제1 활성 영역(AR1 또는 AR3)과 제2 활성 영역(AR2)을 포함할 수 있다. 활성 영역 분리막(NAR1, NAR21)은 기판(100) 상에 형성될 수 있다. 활성 영역 분리막(NAR1, NAR21)은 제1 활성 영역(AR1, AR3) 및 제2 활성 영역(AR2) 사이를 가로지를 수 있다. 활성 영역 분리막(NAR1, NAR21)은 제1 방향(D1)으로 연장될 수 있다. 활성 영역 분리막(NAR1, NAR21)은 제1 활성 영역(AR1, AR3) 및 제2 활성 영역(AR2)을 구분하는 깊은 트렌치(DT)를 채울 수 있다.
셀 분리막(NAR22, NAR23)은 기판(100) 상에 형성될 수 있다. 셀 분리막(NAR22, NAR23)은 제1 활성 영역(AR1, AR3) 및 제2 활성 영역(AR2)을 구분하는 깊은 트렌치(DT)를 채울 수 있다. 셀 분리막(NAR22, NAR23)은 셀 분리막(NAR22, NAR23)은 표준셀(CELL A, CELL B)의 경계를 따라 제1 방향(D1)으로 연장될 수 있다. 활성 영역 분리막(NAR1, NAR21) 및 셀 분리막(NAR22, NAR23)은 각각 절연 물질을 포함할 수 있다.
활성 영역 분리막(NAR1, NAR21)과, 셀 분리막(NAR22, NAR23)은 제1 활성 영역(AR1, AR3) 및 제2 활성 영역(AR2)을 정의하는 깊은 트렌치(DT)를 채우는 절연 물질을 포함할 수 있다. 이하의 설명에서, 활성 영역 분리막(NAR1, NAR21)은 하나의 셀에 포함된 제1 활성 영역(AR1, AR3) 및 제2 활성 영역(AR2) 사이에 배치된 절연 물질막일 수 있다. 즉, 활성 영역 분리막(NAR1, NAR21)은 셀 내부에 배치되는 절연 물질막인 것으로 설명한다. 셀 분리막(NAR22, NAR23)은 셀 내부에 배치되는 것이 아니고, 셀 경계 중 제1 방향(D1)으로 연장되는 셀 경계를 따라 연장되는 절연 물질막일 수 있다. 즉, 셀 분리막(NAR22, NAR23)은 셀 경계를 따라 배치되는 절연 물질막인 것으로 설명한다.
몇몇 실시예들에 따른 제1 방향(D1)으로 인접하여 배치되는 게이트 스택(PC11, PC12, PC21, PC22)과, 절연 게이트(PCI1, PCI2, PCI3)는 1CPP(contacted poly pitch)만큼 이격될 수 있다. 일 예로, 인접하는 게이트 스택(PC11, PC12, PC21, PC22)은 1CPP만큼 이격될 수 있다. 다른 예로, 인접하는 게이트 스택(PC11, PC12, PC21, PC22)과 절연 게이트(PCI1, PCI2, PCI3)는 1CPP만큼 이격될 수 있다. 또 다른 예로, 인접하는 절연 게이트(PCI1, PCI2, PCI3)는 1CPP만큼 이격될 수 있다. 본 명세서에서는 게이트와 게이트 간의 간격을 CPP로 언급하나, 본 발명의 범위가 이에 한정되는 것은 아니고, 그리드(Grid) 등 다른 용어로 지칭될 수 있다고 할 것이다.
예를 들어, 인접하는 제1 게이트 스택(PC11)과 제2 게이트 스택(PC12)이 있다고 가정하자. 제2 방향(D2)으로 연장되는 제1 게이트 스택(PC11)의 중심선과, 제2 방향(D2)으로 연장되는 제2 게이트 스택(PC12)의 중심선 사이의 거리가 1CPP이면, 제1 게이트 스택(PC11)과 제2 게이트 스택(PC12) 사이에, 다른 게이트 스택(PC) 또는 절연 게이트(PCI)는 배치되지 않는 것을 의미한다.
게이트 스택(PC11, PC12, PC21, PC22)과, 절연 게이트(PCI1, PCI2, PCI3)는 각각 제1 활성 영역(AR1, AR3) 및 제2 활성 영역(AR2)에 걸쳐 배치될 수 있다. 게이트 스택(PC11, PC12, PC21, PC22)과, 절연 게이트(PCI1, PCI2, PCI3)는 각각 제1 활성 영역(AR1, AR3)부터 제2 활성 영역(AR2)까지 연장될 수 있다. 게이트 스택(PC11, PC12, PC21, PC22)과, 절연 게이트(PCI1, PCI2, PCI3)는 활성 영역 분리막(NAR1, NAR21)을 가로지를 수 있다. 게이트 스택(PC11, PC12, PC21, PC22)의 일부와, 절연 게이트(PCI1, PCI2, PCI3)의 일부는 각각 셀 분리막(NAR22, NAR23) 상으로 연장될 수 있다.
집적 회로는 복수의 게이트 스택들(PC11, PC12, PC21, PC22)과, 복수의 절연 게이트들(PCI1, PCI2, PCI3)을 포함할 수 있다. 게이트 스택(PC11, PC12, PC21, PC22)과, 절연 게이트(PCI1, PCI2, PCI3)는 각각 제2 방향(D2)을 따라 연장될 수 있다. 게이트 스택(PC11, PC12, PC21, PC22)과, 절연 게이트(PCI1, PCI2, PCI3)는 제1 방향(D1)으로 소정의 거리만큼 이격되어 평행하게 배치될 수 있다.
게이트 스택(PC11, PC12, PC21, PC22)은 게이트 전극(122)과, 게이트 절연막(124)과, 게이트 스페이서(126)와, 게이트 캡핑막(128)을 포함할 수 있다. 경우에 따라, 게이트 스택(PC11, PC12, PC21, PC22)은 게이트 캡핑막(128)을 포함하지 않을 수 있다. 게이트 스페이서(126)는 게이트 절연막(124) 및 게이트 전극(122)이 형성될 수 있는 게이트 트렌치를 정의할 수 있다. 게이트 스페이서(126)는 예를 들어, 절연 물질을 포함할 수 있다. 게이트 절연막(124)은 제1 나노 시트(110NS)의 둘레를 따라 형성될 수 있다. 도시되지 않았지만, 게이트 절연막(124)은 제2 나노 시트(도 3의 110NS)의 둘레를 따라 형성될 수 있다. 게이트 절연막(124)은 예를 들어, 실리콘 산화물 또는 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 실리콘 산화물보다 유전 상수가 큰 물질일 수 있다. 게이트 전극(122)은 게이트 절연막(124) 상에 형성될 수 있다. 게이트 전극(122)은 제1 나노 시트(110NS)를 감쌀 수 있다. 도시되지 않았지만, 게이트 전극(122)은 제2 나노 시트(110NS)를 감쌀 수 있다. 게이트 전극(122)은 예를 들어, 금속(2개 이상의 금속을 포함하는 금속 합금을 포함하는 의미이다.), 금속 질화물, 금속 탄화물, 금속 실리사이드, 반도체 물질 중 적어도 하나를 포함할 수 있다. 게이트 캡핑막(128)은 게이트 전극(122) 상에 배치될 수 있다. 게이트 캡핑막(128)은 예를 들어, 절연 물질을 포함할 수 있다.
절연 게이트(PCI1, PCI2, PCI3)는 제1 활성 영역(AR1, AR3)의 적어도 일부와, 제2 활성 영역(AR2)의 적어도 일부를 분리시킬 수 있다. 절연 게이트(PCI1, PCI2, PCI3)는 제1 활성 영역(AR1, AR3) 중 제1 상부 활성 영역(110U)을 분리할 수 있다. 절연 게이트(PCI1, PCI2, PCI3)는 제1 활성 영역(AR1, AR3) 중 제1 하부 활성 영역(110B)의 일부를 분리하는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 인접하는 소자의 전기적 분리를 위해, 절연 게이트(PCI1, PCI2, PCI3)는 제1 하부 활성 영역(110B)을 전체적으로 분리시킬 수 있다. 도시되지 않았지만, 절연 게이트(PCI1, PCI2, PCI3)는 제2 활성 영역(AR2) 중 제2 상부 활성 영역(110U)을 분리하고, 제2 하부 활성 영역(110B)의 일부를 분리할 수 있다. 절연 게이트(PCI1, PCI2, PCI3)를 형성하는 제조 공정을 고려하면, 제1 활성 영역(AR1, AR3)의 적어도 일부와, 제2 활성 영역(AR2)의 적어도 일부를 제거한 후, 제1 활성 영역(AR1, AR3) 및 제2 활성 영역(AR2)이 제거된 부분에 절연 물질이 채워진다. 이를 통해, 절연 게이트(PCI1, PCI2, PCI3)가 형성될 수 있다. 따라서, 절연 게이트(PCI1, PCI2, PCI3)의 측벽의 일부는 제1 활성 영역(AR1, AR3) 및 제2 활성 영역(AR2)과 접촉할 수 있다. 절연 게이트(PCI1, PCI2, PCI3)의 측벽의 일부는 제1 활성 영역(AR1, AR3) 및 제2 활성 영역(AR2)에 포함된 반도체 물질막과 접촉할 수 있다.
절연 게이트(PCI1, PCI2, PCI3)는 활성 영역 분리막(NAR1, NAR21)을 가로지를 수 있다. 절연 게이트(PCI1, PCI2, PCI3)는 활성 영역 분리막(NAR1, NAR21) 상에 배치될 수 있다. 절연 게이트(PCI1, PCI2, PCI3)의 일부는 활성 영역 분리막(NAR1, NAR21) 내로 만입될 수 있다.
절연 게이트(PCI1, PCI2, PCI3)를 형성하는 과정에서, 활성 영역 분리막(NAR1, NAR21)의 일부가 제거될 수도 있다. 이로 인해, 절연 게이트(PCI1, PCI2, PCI3)의 일부는 활성 영역 분리막(NAR1, NAR21) 내로 만입될 수 있다. 절연 게이트(PCI1, PCI2, PCI3)의 측벽에는 게이트 스페이서(126)가 배치될 수 있다. 절연 게이트(PCI1, PCI2, PCI3)는 예를 들어, 절연 물질을 포함할 수 있다. 절연 게이트(PCI1, PCI2, PCI3)는 단일막인 것으로 도시하였지만, 이에 제한되는 것은 아니다.
몇몇 실시예들에 따른 집적 회로에서, 절연 게이트(PCI1, PCI2, PCI3) 중 적어도 일부는 제2 방향(D2)으로 연장되는 표준셀(CELL A, CELL B, CELL C)의 경계에 배치되어, 인접하는 표준셀 사이를 분리할 수 있다. 절연 게이트(PCI1, PCI2, PCI3)는 표준셀의 경계뿐만 아니라, 표준셀의 내부에도 배치될 수 있다. 하지만, 이하에서는, 절연 게이트(PCI1, PCI2, PCI3)는 제2 방향(D2)으로 연장되는 표준셀의 경계에 배치되는 것으로 설명한다.
도 3 내지 도 4에서 반도체 패턴(140)은 인접하는 게이트 스택(PC11, PC12, PC21, PC22) 및 절연 게이트(PCI1, PCI2, PCI3) 사이에 형성될 수 있다. 반도체 패턴(140)는 활성 영역(AR1, AR3, AR2)의 일부를 제거하여 리세스를 형성한 후, 에피택셜 공정을 통해 리세스를 채움으로써 형성될 수 있다.
반도체 패턴(140)은 제1 활성 영역(AR1, AR3) 상에 형성될 수 있다. 반도체 패턴(140)은 제2 활성 영역(AR2) 상에 형성될 수 있다. 반도체 패턴(140) 중 적어도 일부는 트랜지스터의 소스/드레인 영역에 포함될 수 있다. 제1 활성 영역(AR1, AR3) 상에 형성되는 반도체 패턴(140)은 제2 활성 영역(AR2) 상에 형성되는 반도체 패턴(140)와 다른 도전형의 불순물이 도핑될 수 있다. 인접하는 절연 게이트(PCI1, PCI2, PCI3) 사이에도, 반도체 패턴(140)은 형성될 수 있다.
셀 게이트 절단 패턴(160)은 셀 분리막(NAR22, NAR23) 상에 배치될 수 있다. 셀 게이트 절단 패턴(160)은 제1 방향(D1)으로 연장될 수 있다. 셀 게이트 절단 패턴(160)은 표준셀(CELL A, CELL B, CELL C)의 경계를 따라 제1 방향(D1)으로 연장될 수 있다. 제2 방향(D2)으로 이격된 셀 게이트 절단 패턴(160) 사이에, 게이트 스택(PC11, PC12, PC21, PC22)과, 절연 게이트(PCI1, PCI2, PCI3)가 배치될 수 있다. 셀 게이트 절단 패턴은 예를 들어, 절연 물질을 포함할 수 있다.
몇몇 실시예에 따라 도 4 내지 도 6에서, 게이트 절연막(124)은 셀 게이트 절단 패턴(160, 106)의 측벽에 형성되지 않을 수 있다. 몇몇 실시예에 따라 도 7에서, 게이트 절연막(124)은 셀 게이트 절단 패턴(160, 106)의 측벽을 따라 연장될 수 있다.
이와 같은 차이는, 셀 게이트 절단 패턴(160)을 어느 단계에서 형성하느냐에 따라 달라질 수 있다. 게이트 전극(122)를 만든 후 셀 게이트 절단 패턴(106)이 형성될 경우, 도 6과 같이, 게이트 절연막(124)은 셀 게이트 절단 패턴(160)의 측벽에 형성되지 않을 수 있다. 반면, 게이트 전극(122)을 만들기 전(게이트 전극(122) 형성을 위한 몰드 게이트 단계)에 셀 게이트 절단 패턴(106)이 형성될 경우, 도 7과 같이 게이트 절연막(124)은 셀 게이트 절단 패턴(106)의 측벽을 따라 연장될 수 있다.
표준셀(Cell A, Cell B)은 인접하는 셀과 공통 경계에서 절연 게이트(PCI1, PCI2, PCI3)를 공유할 수 있다. 도 2에 도시된 표준셀(Cell A, Cell B)은 설명의 편의를 위해 3 CPP의 폭으로 도시하였으나, 다양한 실시예에 따라 셀은 적어도 1CPP 폭을 가질 수 있다.
표준셀(Cell A, Cell B)의 게이트 스택(PC11, PC12, PC21, PC22)은 제1 활성 영역(AR1, AR3) 및 제2 활성 영역(AR2)과 교차할 수 있다. 표준셀(CELL A, CELL B)은 집적된 제1 p형 트랜지스터와, 제1 n형 트랜지스터를 포함할 수 있다. p형 트랜지스터는 게이트 스택(PC11, PC12, PC21, PC22)과 제1 활성 영역(AR1, AR3)이 교차하는 위치에 형성되고, n형 트랜지스터는 게이트 스택(PC11, PC12, PC21, PC22)과 제1 활성 영역(AR1, AR3)이 교차하는 위치에 형성될 수 있다. 예를 들어, p형 트랜지스터는 게이트 전극(122)와, 채널 영역인 제1 나노 시트(110NS)와, 소스/드레인 영역인 반도체 패턴(140)을 포함할 수 있다.
몇몇 실시예들에 따른 집적 회로는 소스/드레인 컨택(CA11, CA12, CA13, CA14, CA15, CA16)과, 게이트 컨택(CB11, CB12, CB21, CB22)을 포함할 수 있다.
소스/드레인 컨택(CA11, CA12, CA13, CA14, CA15, CA16)은 제1 활성 영역(AR1, AR3) 및 제2 활성 영역(AR2) 상에 배치될 수 있다. 소스/드레인 컨택(CA11, CA12, CA13, CA14, CA15, CA16)은 제1 활성 영역(AR1, AR3) 및 제2 활성 영역(AR2) 상에 형성된 반도체 패턴(140)과 연결될 수 있다. 소스/드레인 컨택(CA11, CA12, CA13, CA14, CA15, CA16)은 노말 소스/드레인 컨택(CA12, CA15)과, 연장된 소스/드레인 컨택(CA11, CA13, CA14, CA16)을 포함할 수 있다. 노말 소스/드레인 컨택(CA12, CA15)은 전체적으로 제1 활성 영역(AR1, AR3) 또는 제2 활성 영역(AR2)과 중첩될 수 있다. 연장된 소스/드레인 컨택(CA11, CA13, CA14, CA16)의 일부는 셀 분리막(NAR22, NAR23) 및 셀 게이트 절단 패턴(160) 상으로 연장될 수 있다. 연장된 소스/드레인 컨택(CA11, CA13, CA14, CA16)은 이 후에 설명되는 전원 배선(P1, P2)과 연결될 수 있다.
게이트 컨택(CB11, CB12, CB21, CB22)은 게이트 스택(PC11, PC12, PC21, PC22) 상에 형성되고, 절연 게이트(PCI1, PCI2, PCI3) 상에 형성되지 않는다. 게이트 컨택(CB11, CB12, CB21, CB22)은 게이트 스택(PC11, PC12, PC21, PC22)과 연결될 수 있다. 예를 들어, 게이트 컨택(CB11, CB12, CB21, CB22)은 게이트 스택(PC11, PC12, PC21, PC22)의 게이트 전극(122)과 전기적으로 연결될 수 있다.
몇몇 실시예에 따라 게이트 컨택(CB11, CB12, CB21, CB22)은 제1 활성 영역(AR1, AR3) 및 제2 활성 영역(AR2) 상에 배치될 수 있다. 또한, 몇몇 실시예에 따라 게이트 컨택(CB11, CB12, CB21, CB22)은 활성 영역 분리막(NAR1, NAR21) 상에도 형성될 수 있다. 몇몇 실시예들에 따른 집적 회로에서, 게이트 컨택들(CB11, CB12, CB21, CB22) 중 적어도 하나는 제1 활성 영역(AR1, AR3) 및 제2 활성 영역(AR2) 중 하나와 중첩되는 위치에 배치될 수 있다.
표준셀(CELL A, CELL B, CELL C)은 적어도 하나의 노말 소스/드레인 컨택(CA12, CA15) 및 연장된 소스/드레인 컨택(CA11, CA13, CA14, CA16), 게이트 컨택(CB11, CB12, CB21, CB22)을 더 포함할 수 있다.
몇몇 실시예에 따라 도 8에서, 소스/드레인 컨택(CA11 내지 CA16)은 컨택 배리어막(170a)과 컨택 필링막(170b)을 포함할 수 있다. 컨택 필링막(170b)는 컨택 배리어막(170a)에 의해 정의된 트렌치를 채울 수 있다. 또는, 몇몇 실시예에 따라 도 9에서, 컨택 배리어막(170a)은 반도체 패턴(140)과 컨택 필링막(170b) 사이에만 형성되고, 층간 절연막(190)과 컨택 필링막(170b) 사이에는 형성되지 않을 수 있다.
도 10은 소스/드레인 컨택(CA11, CA12, CA13, CA14, CA15, CA16)의 예시적인 단면을 나타낸다. 도 10은 소스/드레인 컨택(CA11, CA12, CA13, CA14, CA15, CA16)을 제2 방향(D2)을 따라 절단한 단면도일 수 있다.
게이트 컨택(CB11, CB12, CB21, CB22)이 제1 활성 영역(AR1, AR3) 및 제2 활성 영역(AR2) 상에 배치됨에 따라, 게이트 컨택(CB11, CB12, CB21, CB22)과, 소스/드레인 컨택(CA11, CA12, CA13, CA14, CA15, CA16) 사이의 단락 마진(short margin)이 고려되야 한다. 즉, 게이트 컨택(VB)이 소스/드레인 컨택(CA11, CA12, CA13, CA14, CA15, CA16) 주변에 위치하느냐에 따라, 소스/드레인 컨택(CA11, CA12, CA13, CA14, CA15, CA16)의 단면은 L자 형상(도 10(a))을 갖거나, 180도 회전된 T자 형상(도 10(b))을 가질 수 있다. 주변에 게이트 컨택(CB11, CB12, CB21, CB22)이 배치되지 않을 경우, 소스/드레인 컨택(CA11, CA12, CA13, CA14, CA15, CA16)은 도 10과 같은 단면을 가질 수도 있다
도 2 및 도 11 내지 도 14에서, 몇몇 실시예들에 따른 집적 회로는 소스/드레인 비아(VA)와, 게이트 비아(VB)와, 메탈 트랙(ML)과, 배선 라인(M)과, 전원배선라인(P1, P2)을 포함할 수 있다.
본 명세서에서, 설명의 편의를 위해 소스/드레인 비아(VA)로 통칭하나, 노말 소스/드레인 컨택과 연결되는 소스/드레인 비아는 노말 소스/드레인 비아로, 연장된 소스/드레인 컨택 및 전원배선을 연결하는 소스/드레인 비아는 연장된 소스/드레인 비아로 호칭할 수 있다. 표준셀(CELL A, CELL B)은 소스/드레인 비아(VA)와, 게이트 비아(VB)와, 메탈 트랙(ML)과 배선 라인(M)과, 전원배선(P1, P2)을 포함할 수 있다.
집적 회로는 복수의 금속 배선층을 포함할 수 있다. 상기 게이트 컨택 및 소스/드레인 컨택 상에 적어도 하나의 금속 배선층이 배치될 수 있다. 하나의 금속 배선층은 동일 평면 상에 적어도 하나의 배선 라인 및 층간 절연막(135, 137)을 포함할 수 있다.
배선 라인은 복수의 금속 배선층에 각각 배치될 수 있다. 다만, 도 2 내지 도 10에 도시된 배선 라인(M)은 소스/드레인 컨택(CA) 또는 게이트 컨택(CB)에 소스/드레인 비아(VA) 또는 게이트 비아(VB)를 통해 연결되는 제1 금속배선층에 배치되는 배선 라인만을 나타낸 것이다.
표준셀(Cell A)과 표준셀(Cell B)는 서로 다른 디자인의 배선라인(M)을 가질 수 있다. 이때 디자인이란, 배선라인이 배치될 수 있는 메탈 트랙 레이아웃을 의미할 수 있다. 상기 메탈 트랙은 제1 금속 배선층에 배치되는 배선 라인들이 배치될 수 있는 기설정된 위치를 의미한다.
표준셀(Cell A)과 표준셀(Cell B)는 서로 인접한 전원 배선 라인(P1, P2) 간의 간격은 동일하고, 두 개의 전원 배선 라인(P1, P2) 사이에 동일하거나 다른 개수의 메탈 트랙을 포함할 수 있다.
몇몇 실시예에 따라 도 2에서, 표준셀(Cell A)은 5개의 메탈 트랙 ML11, ML12, ML13, ML14, ML15을 포함하는 제1 디자인을 도시한 것이고, 표준셀(Cell B)은 4개의 메탈 트랙 ML21, ML22, ML23, ML24을 포함하는 제2 디자인을 도시한 것인다.
보다 구체적으로 살펴보면, 표준셀(Cell A)의 메탈트랙 ML11 및 ML15는 표준셀(Cell B)의 메탈트랙 ML21 및 ML24와 각각 D2방향으로 동일 선 상에 배치될 수 있다. 반면 표준셀(Cell A)의 메탈트랙 ML12 및 ML13은 표준셀(Cell B)의 메탈트랙 ML22, ML23과 D2방향으로 다른 선 상에 배치된다.
표준셀(Cell A) 및 표준셀(Cell B)는 각각 일측이 절연 게이트(PCI2)를 공유할 수 있다. 상기 실시예에서 설명의 편의를 위해 하나의 표준셀(Cell A) 및 인접하는 하나의 표준셀(Cell B)만을 도시하였으나, 다양한 실시예에 따라 표준셀(Cell A)이 적어도 두개가 연속하여 배치되는 표준셀(Cell A) 그룹과 표준셀(Cell B)이 적어도 두개가 연속하여 배치되는 표준셀(Cell B) 그룹이 인접하는 경계에서의 표준셀(Cell A) 및 표준셀(Cell B)를 도시한 것일 수도 있다. 또다른 몇몇 실시예에 대해서는 이하 도 14에서 설명하기로 한다.
도 11 내지 도 13은 도 2의 집적 회로를 E-E' 및 F-F'를 따라 절단한 단면도이다.
도 2, 도 4 및 도 11에서, 게이트 비아(VB)는 게이트 컨택(CB22) 상에 형성될 수 있다. 게이트 비아(VB)는 게이트 컨택(CB22)과 배선라인(M23)를 연결시킬 수 있다. 소스/드레인 비아(VA23)는 소스/드레인 컨택(CA26) 상에 형성될 수 있다. 소스/드레인 비아(VA23)는 소스/드레인 컨택(CA26)의 적어도 일부와 연결될 수 있다. 소스/드레인 비아(VA)는 노말 소스/드레인 컨택(CA12, CA15)과 배선라인(M)을 연결하는 노말 비아(VA3)와, 연장된 소스/드레인 컨택(CA11, CA13, CA14, CA16)과 전원 배선 라인(P1, P2)를 연결하는 전원 배선 비아(VA11 내지 VA14, VA21 내지 VA24)를 포함할 수 있다.
도 11에서 배선라인들(M11 내지 M15, M21 내지 M24)과, 전원 배선(P1, P2)은 제1 방향(D1)으로 연장될 수 있다. 전원 배선 라인(P1, P2)은 제1 전압이 공급되는 상부 전원 배선(P1)과, 제2 전압이 공급되는 하부 전원 배선(P2)을 포함할 수 있다. 상부 전원 배선(P1)은 p형 트랜지스터에 제1 전원을 공급하고, 하부 전원 배선(P2)은 n형 트랜지스터에 제2 전원을 공급할 수 있다. 몇몇 실시예에 따라 제1 전원은 시스템 공급 전압이고, 제2 전원은 시스템 접지 전압일 수 있다. 몇몇 실시예에 따라 제1 전원은 기설정된 레벨로 조정된 제1 공급전압이고, 제2 전원은 시스템 접지전압 또는 기설정된 레벨로 조정된 제1 접지전압일 수 있다.
게이트 컨택(CB11, CB12, CB21, CB22)과 배선 라인(M12, M13, M22, M23)을 연결하는 구조와, 소스/드레인 컨택(CA11 ~ CA26)과 배선 라인(M11, M15, M21, M24) 및 전원 배선 라인(P1, P2)은 도 11과 같은 구조를 갖지 않을 수도 있다.
다른 실시예에 따라 도 12에서, 소스/드레인 비아(VA242)와, 소스/드레인 컨택(CA26) 사이에 미들 컨택(VA241)이 더 개재될 수 있다. 게이트 비아(VB2), 게이트 컨택(CB22) 사이에도 미들 컨택(VB22)이 더 개재될 수 있다. 배선 라인(M23)과 게이트 비아(VB2)는 통합 구조를 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 배선 라인(M23)과 게이트 비아(VB)은 배리어막에 의해 구분될 수 있다.
또다른 실시예에 따라 도 13에서, 소스/드레인 비아(VA) 없이, 소스/드레인 컨택(CA26)은 배선 라인(M11, M15, M21, M24) 또는 전원 배선 라인(P1, P2)와 연결될 수 있다. 게이트 비아(VB) 없이, 게이트 컨택(175)은 배선 라인(M23)과 연결될 수 있다.
도 14 내지 도 17은 도 1의 집적 회로에 대한 몇몇 실시예에 따른 도면이다. 도 14 내지 도 17은 BEOL까지 나타낸 집적 회로의 상면도이다. 설명의 편의를 위해 게이트 스택(PC) 및 절연 게이트(PCI), 전원 배선 라인(P1, P2), 메탈 트랙(ML) 및 배선 라인(M)만을 도시하였다. 도시하지 않은 나머지 구성에 대해서는 도 2 내지 도 13에서 설명한 예시들이 그대로 적용될 수 있다고 할 것이다.
도 14를 참고하면, 몇몇 실시예에 따라 집적 회로는 3개의 표준셀(Cell A, Cell B, Cell C)을 포함할 수 있다.
절연 게이트(PCI1, PCI2, PCI3, PCI4)는 D2방향으로 연장되어 표준셀과 표준셀을 구분하는 경계로서, 인접하는 적어도 두 개의 표준셀들 간의 일측에서 공유될 수 있다.
도시된 실시예에서, 표준셀(Cell A, Cell B, Cell C)은 전원 배선 라인(P1)과 전원 배선 라인(P2)를 포함하고, D2방향의 길이가 동일하다.
표준셀(Cell A, Cell B, Cell C) 중 적어도 하나의 표준셀(Cell A)은 서로 다른 디자인의 메탈 트랙들을 가질 수 있다. 도시된 예에서 표준셀(Cell A)는 5개의 메탈트랙(ML11, ML12, ML13, ML14, ML15)을 포함하고, 표준셀(Cell B)는 4개의 메탈트랙(ML21, ML22, ML23, ML24)를 포함하고, 표준셀(Cell C)는 4개의 메탈 트랙(ML31, ML32, ML33, ML34)을 포함할 수 있다. 도시된 실시예에서는 표준셀(Cell B)과 표준셀(Cell C)가 동일한 메탈 트랙 디자인을 가지는 경우를 도시하였으나, 다양한 실시예에 따라 표준셀(Cell C)는 표준셀(Cell B)와 다른 메탈 트랙 디자인을 가질 수도 있다 할 것이다.
표준셀(Cell A, Cell B, Cell C)은 메탈 트랙 디자인에 따라 활성 영역(AR1, AR2, AR3)의 배치가 달라질 수 있다. 일예로, 표준셀(Cell A)는 5개의 메탈 트랙(ML11 내지 ML15) 중 메탈 트랙(ML12, ML13)은 활성 분리막 영역(NAR1)에 배치되고, 메탈 트랙(ML11)은 활성 영역(AR1)에, 메탈 트랙(ML14, ML15)는 활성 영역(AR2)에 배치된 디자인을 가질 수 있다. 표준셀(Cell B)는 활성 영역(AR1, AR2)에 각각 1개의 메탈 트랙이 배치되고(ML21, ML24), 활성 분리막 영역(NAR2)에 2개의 메탈 트랙(ML22, ML23)이 배치될 수 있다.
즉, 활성 영역(AR1)의 D2방향 길이는 메탈 트랙의 배치에 상응하도록 달라질 수 있다. 도시된 예에서 표준셀(Cell A)의 활성 영역(AR1)은 2 개의 메탈 트랙을 포함하는 활성 영역(AR2) 또는 표준셀(Cell B, Cell C)의 활성 영역(AR3)와 다른 D2방향 길이를 가질 수 있다.
도시된 예에서, 메탈 트랙 ML11, ML15는 D1 방향으로 연장되는 동일선 상에 배치되나, 메탈 트랙 M12, ML13, ML14는 표준셀(Cell B, Cell C)의 메탈 트랙 ML22, ML23과 D1 방향으로 연장되는 다른 선 상에 배치된다.
표준셀(Cell A, Cell B, Cell C)에 포함되는 배선 라인은 각 표준셀이 가지는 디자인의 적어도 둘 이상의 메탈 트랙 중 상응하는 적어도 하나의 위치에 배치될 수 있다. 표준셀(Cell A)은 배선라인 M11, M12, M13, M14가 각각 메탈 트랙 ML11, ML12, ML13, ML15 상에 배치될 수 있다. 표준셀(Cell B)는 배선라인 M21, M22, M23, M24가 각각 메탈트랙 ML21, ML22, ML23, ML24 상에 배치될 수 있다. 표준셀(Cell C)는 배선라인 M31, M32, M33, M34가 각각 메탈트랙 ML31, ML32, ML33, ML34 상에 배치될 수 있다.
표준셀(Cell A)의 배선라인은, 상응하는 메탈 트랙 디자인에 따라 배치되므로, 인접한 다른 표준셀(Cell B, Cell C)의 배선라인과 D1방향으로 연장되어 동일한 선상에 배치되지 않는 적어도 하나의 배선 라인을 가질 수 있다.
도 15를 참고하면, 몇몇 실시예에 따라 집적 회로는 2개의 표준셀(Cell A, Cell B)을 포함할 수 있다.
절연 게이트(PCI1, PCI2, PCI3) 중 적어도 하나(PCI2)는 D2방향으로 연장되어 표준셀(Cell A)과 표준셀(Cell B)을 구분하는 경계로서, 인접하는 적어도 두 개의 표준셀들 간의 일측에서 공유될 수 있다.
도시된 실시예에서, 표준셀(Cell A, Cell B)은 전원 배선 라인(P1)과 전원 배선 라인(P2)를 포함하고, D2방향의 길이가 동일하다. 메탈 트랙 디자인이 다양하게 변하더라도 전원배선라인들 간의 간격이 일정하므로 레이아웃 설계상 일정성(uniformity)이 향상될 수 있다.
표준셀(Cell A, Cell B) 중 적어도 하나의 표준셀(Cell A)은 서로 다른 디자인의 메탈 트랙들을 가질 수 있다. 도시된 예에서 표준셀(Cell A)는 D1 방향으로만 연장되는 5개의 메탈트랙(ML11, ML12, ML13, ML14, ML15)를 포함하고, 표준셀(Cell B)은 D1방향 및 D2방향으로 연장되는 1개의 메탈트랙(ML21)과 D2방향으로 연장되는 2개의 메탈 트랙(ML22, ML23)을 포함할 수 있다.
메탈 트랙 디자인에 따라 각 표준셀에서의 활성 영역(AR1, AR2, AR3) 배치 또한 달라질 수 있다. 도시된 예에서 표준셀(Cell A)의 제1 활성 영역(AR1)은 1개의 메탈 트랙(ML11)이 배치되므로, 인접한 표준셀(Cell B)의 제1 활성 영역(AR3)와 다른 D2방향 길이를 가질 수 있다. 도시된 예에서 표준셀(Cell A)의 제2 활성 영역(AR2)와 표준셀(Cell B)은 제2 활성 영역(AR2)의 D2방향 길이가 동일한 경우를 예로 도시하였으나, 다양한 실시예에 따라 표준셀(Cell A)의 제2 활성 영역(AR2)은 표준셀(Cell B)은 제2 활성 영역과 다른 D2방향 길이를 가질 수도 있다.
도시된 예에서는 2개의 표준셀만 도시하였으나, 다양한 실시예에 따라 표준셀(Cell A)의 좌측에는 적어도 하나 이상의 표준셀(Cell A)이 연속하여 배치될 수 있고, 표준셀(Cell B)의 우측에는 적어도 하나 이상의 표준셀(Cell B)이 연속하여 배치될 수 있다.
도 16을 참고하면, 집적 회로는 적어도 하나의 싱글 하이트(Single-Height) 표준셀과 적어도 하나의 멀티 하이트(Multi-Height)의 표준셀을 포함한다. 도시된 예에서 집적 회로(1)는 싱글 하이트 표준셀인 표준셀(Cell A) 및 표준셀(Cell B) 및, 멀티 하이트 표준셀인 표준셀(Cell C)을 포함할 수 있다. 표준셀(Cell A)와 표준셀(Cell B)는 D2방향으로 인접하여, 각 일면이 전원 배선 라인 P2를 공유할 수 있다. 표준셀(Cell A)와 표준셀(Cell C)는 D1방향으로 인접하여, 각 일면이 절연게이트(PCI)를 공유할 수 있다.
도시된 예에서는 3개의 표준셀만 도시하였으나, 다양한 실시예에 따라 표준셀(Cell A)의 좌측에는 적어도 하나 이상의 표준셀(Cell A)이 연속하여 배치될 수 있고, 표준셀(Cell B)의 좌측에는 적어도 하나 이상의 표준셀(Cell B)이 연속하여 배치될 수 있으며, 표준셀(Cell C)의 우측에는 적어도 하나 이상의 표준셀(Cell C)이 연속하여 배치될 수 있다.
몇몇 실시예에 따라 표준셀(Cell A)는 기설정된 디자인에 따라 4개의 메탈트랙(ML11, ML12, ML13, ML14)을 포함한다. 표준셀(Cell B)는 기설정된 디자인에 따라 5개의 메탈트랙(ML21, ML22, ML23, ML24, ML25)를 포함한다. 표준셀(Cell C)는 멀티하이트에서 표준셀(Cell A)의 측면에 대면하는 상부영역에는 표준셀(Cell A)와 같은 디자인으로 4개의 메탈트랙(ML11, ML12, ML13, ML14)을 포함할 수 있고, 표준셀(Cell B)의 측면에 대면하는 하부영역에는 표준셀(Cell B)와 같은 디자인으로 5개의 메탈트랙(ML35, ML36, ML37, ML38, ML39)을 포함할 수 있다.
도 17을 참고하면, 복수의 표준셀들을 포함하는 집적 회로를 예시적으로 도시한 것이다. Cell A, Cell B, Cell C, Cell D, Cell E, Cell F로 표기한 것은 각각 상응하는 서로 다른 디자인을 가지는 표준셀을 구분한 것이다. 도시된 Cell A, Cell B, Cell C, Cell D, Cell E, Cell F은 다양한 실시예에 따라 하나의 표준셀일 수도 있고 또는 복수 개의 동일한 디자인을 포함하는 각각의 표준셀 그룹일 수도 있다.
몇몇 실시예에 따라 집적 회로는 적어도 3의 전원 배선 라인(P1, P2, P3)을 포함할 수 있다. 표준셀(Cell A, Cell B, Cell C)은 D1방향으로 인접하면서 전원배선라인(P1, P2) 사이에 배치될 수 있다. 표준셀(Cell D, Cell E)는 D1방향으로 인접하면서 전원배선라인(P2, P3) 사이에 배치될 수 있다.
표준셀(Cell A, Cell B, Cell C)과 표준셀(Cell D, Cell E)의 D2방향 길이, 즉, 전원배선라인의 중심선 간의 간격은 동일할 수 있다. 표준셀(Cell F)의 D2방향 길이는 표준셀(Cell A, Cell B, Cell C) 또는 표준셀(Cell D, Cell E)의 D2방향 길이의 배수일 수 있다. 따라서 메탈트랙의 수가 디자인에 따라 다양하게 변하더라도 전원배선라인들 간의 간격이 일정하므로 레이아웃 설계상 일정성(uniformity)이 향상될 수 있다.
몇몇 실시예에 따라 표준셀(Cell A)는 3개의 메탈트랙을 포함하는 디자인일 수 있고, 표준셀(Cell B)는 4개의 메탈트랙을 포함하는 디자인일 수 있고, 표준셀(Cell C)는 4개의 메탈트랙을 포함하는 디자인일 수 있다.
몇몇 실시예에 따라 표준셀(Cell B)과 표준셀(Cell C)는 모두 4개의 메탈 트랙을 포함하나, 적어도 하나의 메탈 트랙이 D1방향으로 연장되는 동일선 상에 배치되지 않으므로, 서로 다른 디자인의 표준셀일 수 있다.
표준셀(Cell D)는 3개의 메탈트랙을 포함하는 디자인이면서 적어도 하나의 메탈트랙이 D1 및 D2방향으로 연장되는 바이-디렉션(Bi-Direction) 메탈트랙일 수 있고, 표준셀(Cell E)는 5개의 메탈트랙을 포함하는 디자인일 수 있다. 표준셀(Cell F)는 8개의 메탈트랙을 포함하는 디자인으로서, 전원배선라인(P1, P2) 사이의 상부영역은 3개의 메탈트랙을 포함하고, 전원배선라인(P2, P3) 사이의 하부영역은 5개의 메탈트랙을 포함할 수 있다.
도시된 Cell A, Cell B, Cell C, Cell D, Cell E, Cell F은 각각 상응하는 디자인의 메탈트랙 배치에 따라, 활성영역(AR)의 배치가 달라질 수 있다.
몇몇 실시예에 따라 표준셀(Cell A, Cell B) 사이, 또는 표준셀(Cell B, Cell C) 또는 표준셀(Cell D, Cell E) 사이, 또는 표준셀(Cell E, Cell F) 사이 또는 표준셀(Cell C, Cell F) 사이에 필러 셀(Filler Cell)이 배치될 수 있다. 도시된 예에서는 필러 셀은 표준셀(Cell D, Cell E) 사이에 배치된 경우를 예시적으로 나타낸 것이다.
필러 셀은 집적 회로 디자인과 집적 회로 제조 법칙에 따르기 위해 인접하는 두 개의 인접하는 표준셀 사이에 삽입되는 집적 회로의 설계된 블록일 수 있다. 표준셀과 필러 셀의 적절한 설계 및 배열은 패킹 밀도 및 회로 성능을 강화할 수 있다. 필러 셀은 각 표준셀 내의 배선라인이 복잡해질 경우 인접한 표준셀 사이에 배치가능하다. 제1 금속배선층의 배선라인은 하나의 표준셀 내에서 서로 중첩되지 않도록 배치되어야 한다. 예를 들어, 어느 하나의 표준셀의 출력신호를 복수의 표준셀에서 입력받아야 할 경우 필러 셀(Filler)을 이용할 수 있다.
도 18은 몇몇 실시예에 따른 표준셀을 이용한 집적 회로 설계를 설명하기 위한 흐름도이다.
도 18을 참고하면, 먼저 사용자가 필요한 집적 회로에 대해 프로세스 디자인(Process Design)을 셋팅한다(S10). 프로세스 디자인이 확정되면, 기저장된 표준셀 라이브러리에서 확정된 프로세스 디자인에 필요한 표준셀들을 선택하고(S20), 프로세스에 맞게 조합한다(S30). 표준셀 라이브러리에는 복수의 표준셀에 대한 레이아웃 및 표준셀에 대한 정보들이 저장될 수 있다. 표준셀에 대한 정보는 해당 표준셀의 기능(function), 특성 및 요구사항 등이 포함될 수 있다.
표준셀을 조합하는 경우 동작 순서에 따른 대한 배치(placement), 신호를 전달하기 위한 입출력배선들의 라우팅(routing) 관계, 동작 타이밍 등을 고려하여 표준셀 라이브러리에서 취사선택할 수 있다.
최종 선택된 표준셀은 동작 타이밍, 신호배선 등을 모두 조합하여 집적 회로의 최종 레이아웃으로 테이프아웃될 수 있다(S40).
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1 : 집적 회로
100: 기판 AR1, AR2, AR3 : 활성 영역
PC : 게이트 스택 NAR : 활성 영역 분리막
PCI : 절연 게이트 CA : 소스/ 드레인 컨택
VA : 소스/드레인 비아 VB : 게이트 비아

Claims (20)

  1. 복수의 표준셀들을 포함하는 집적 회로에 있어서,
    적어도 둘의 제1 표준셀들을 포함하는 제1 표준셀 그룹;
    상기 제1 표준셀 그룹과 제1 방향으로 인접하고, 적어도 하나의 제2 표준셀을 포함하는 제2 표준셀 그룹; 및
    적어도 하나의 상기 제1 표준셀 일측과 적어도 하나의 상기 제2 표준셀 일측이 공유하는 제1 절연게이트를 포함하고,
    상기 제1 표준셀 및 상기 제2 표준셀 각각은
    집적된 p형 트랜지스터(pFET)와 n형 트랜지스터(nFET)를 포함하며,
    상기 제1 표준셀과 상기 제2 표준셀 각각은 서로 다른 디자인의 제1 배선 라인들을 갖고,
    상기 제1 표준셀과 상기 제2 표준셀 각각은 상응하는 상기 디자인에 따라 활성 영역의 배치가 같거나 다른, 집적 회로.
  2. 제1항에 있어서, 상기 제1 표준셀 및 상기 제2 표준셀 각각은
    제1 방향으로 연장되어 그 상면에 상기 p형 트랜지스터가 배치되는 제1 활성 영역;
    제1방향으로 연장되어 그 상면에 상기 n형 트랜지스터가 배치되는 제2 활성 영역;
    상기 제1 활성 영역과 상기 제2 활성 영역을 분리하는 활성영역 분리막;
    제2방향으로 연장되어 상기 제1 활성영역, 상기 제2 활성 영역 및 상기 활성영역 분리막과 교차하는 적어도 하나의 게이트 스택; 및
    제2방향으로 연장되어 상기 제1 활성 영역 또는 상기 제2 활성 영역 중 적어도 하나와 교차하며, 상기 게이트 스택 사이 또는 상기 제1 절연 게이트와 상기 게이트 스택 사이에 이격되어 배치되는 적어도 둘의 소스/드레인 컨택을 포함하고,
    상기 제1 배선 라인들은
    비아를 통해 상기 게이트 스택 또는 상기 소스/드레인 컨택에 연결되는 제1 금속 레벨에 배치되는, 집적 회로.
  3. 제1항에 있어서, 상기 디자인은 기설정된 복수의 메탈 트랙들을 포함하여,
    상기 제1 배선 라인들 각각은 어느 하나의 상기 메탈 트랙 상에 배치되는, 집적 회로.
  4. 제3항에 있어서,
    상기 제1 표준셀은 적어도 두 개의 제1 메탈 트랙을 포함하고,
    상기 제2 표준셀은 상기 제1 표준셀과 다른 개수의 제2 메탈 트랙을 포함하는, 집적 회로.
  5. 제3항에 있어서,
    상기 제1 표준셀은 제1방향으로 연장되는 제1 메탈 트랙을 포함하고,
    상기 제2 표준셀은 제1방향 및 제2방향으로 연장되는 적어도 하나의 제2 메탈 트랙을 포함하는, 집적 회로.
  6. 제3항에 있어서,
    상기 제1 표준셀은 제1 방향으로 연장되는 적어도 두 개의 제1 메탈 트랙을 포함하고,
    상기 제2 표준셀은 제1 방향으로 연장되면서 상기 제1 표준셀과 같은 개수의 제2 메탈 트랙을 포함하며,
    상기 제1 메탈 트랙 중 적어도 하나는 상기 제2 메탈 트랙과 동일선 상에 배치되지 않는, 집적 회로.
  7. 제1항에 있어서,
    상기 제1 표준셀 그룹과 제2 방향으로 인접하고, 적어도 하나의 제3 표준셀을 포함하는 제3 표준셀 그룹; 및
    제1방향으로 연장되며, 적어도 하나의 상기 제1 표준셀 타측과 적어도 하나의 상기 제3 표준셀 일측이 공유하는 전원배선라인를 포함하고,
    상기 제1 표준셀과 상기 제3 표준셀 각각은 서로 다른 디자인의 제1 배선 라인들을 갖는, 집적 회로.
  8. 집적 회로에 있어서,
    상기 집적 회로는
    적어도 하나의 제1 표준셀;
    상기 제1 표준셀의 제1방향 측면으로 인접한 제2 표준셀; 및
    상기 제1 표준셀 또는 상기 제2 표준셀 상면에 배치되는 제1 배선라인을 포함하고,
    상기 제1 표준셀 및 상기 제2 표준셀 각각은 서로 다른 메탈 트랙 디자인에 따라 상기 제1 배선라인이 배치되고,
    상기 제1 표준셀 및 상기 제2 표준셀 각각은
    제1 방향으로 연장되어 그 상면에 p형 트랜지스터가 배치되는 적어도 하나의 제1 활성 영역;
    제1방향으로 연장되어 그 상면에 n형 트랜지스터가 배치되는 적어도 하나의 제2 활성 영역;
    제1방향으로 연장되고, 상기 제1 활성 영역과 상기 제2 활성 영역 사이에 배치되는 활성영역 분리막;
    제2방향으로 연장되어 상기 제1 활성영역, 상기 제2 활성 영역 및 상기 활성영역 분리막과 교차하는 적어도 하나의 게이트 스택 및 절연 게이트; 및
    제2방향으로 연장되고, 제1 방향으로 서로 인접한 상기 게이트 스택 사이에 배치되는 적어도 둘의 소스/드레인 컨택을 포함하고,
    상기 메탈 트랙 디자인은 표준셀 단위로 상기 제1 배선라인이 배치될 수 있는 복수의 메탈 트랙을 포함하며,
    상기 제1 배선라인은 상기 게이트 스택 또는 상기 소스/드레인 컨택에 비아를 통해 각각 연결되는, 집적 회로.
  9. 제8항에 있어서, 상기 제1 표준셀의 상기 메탈 트랙은
    제1 방향으로 연장되며 상기 활성영역 분리막 상에 평행하게 배치되는 2개의 제1 메탈 트랙;
    제1 방향으로 연장되며 상기 제1 활성 영역 또는 상기 제2 활성 영역 상에 각각 적어도 하나 이상의 제2 메탈 트랙을 포함하고,
    상기 제2 표준셀의 상기 메탈 트랙은
    제1 방향으로 연장되며 상기 활성영역 분리막 상에 평행하게 배치되는 2개의 제3 메탈 트랙;
    제1 방향으로 연장되며 상기 제1 활성 영역 또는 상기 제2 활성 영역 상에 상기 제3 메탈 트랙에 평행하면서 상기 제2 메탈 트랙과 동일선 상에 배치되지 않는 적어도 하나 이상의 제4 메탈 트랙을 포함하는, 집적 회로.
  10. 제9항에 있어서, 상기 제1 표준셀과 상기 제2 표준셀은 서로 다른 개수의 메탈 트랙을 포함하는, 집적 회로.
  11. 제8항에 있어서,
    상기 제1 표준셀의 상기 메탈 트랙은 모두 제1방향으로 연장되고,
    상기 제2 표준셀은 제1방향에서 제2방향으로 꺽이는 적어도 하나의 메탈 트랙을 포함하는, 집적 회로.
  12. 제8항에 있어서, 상기 집적 회로는
    상기 제1 표준셀의 제2방향으로 인접한 제3 표준셀을 더 포함하고,
    상기 제3 표준셀의 일측은 상기 제1 표준셀 타측과 전원배선라인를 공유하고,
    상기 제1 표준셀과 상기 제3 표준셀 각각은 서로 다른 제1 메탈트랙 디자인을 갖는, 집적 회로.
  13. 제8항에 있어서, 상기 제1 표준셀의 제2방향 길이는 상기 제2 표준셀의 제2방향 길이와 동일하거나 적어도 2 배 길이를 가지는, 집적 회로.
  14. 집적 회로에 있어서,
    상기 집적 회로는
    제1 표준셀 그룹;
    상기 제1 표준셀 그룹의 제1방향 측면으로 인접한 제2 표준셀 그룹;
    상기 제1 표준셀 그룹 및 상기 제2 표준셀 그룹에 각각 제1 방향으로 인접한 제3 표준셀 그룹; 및
    상기 제1 표준셀 그룹 내지 상기 제3 표준셀 그룹 상에 배치되는 제1 금속배선층;을 포함하고,
    상기 제1 표준셀 그룹 내지 상기 제3 표준셀 그룹 각각은
    활성 영역, 소스/드레인 컨택, 게이트 컨택 및 절연 게이트를 포함하고,
    상기 제1 금속배선층은
    상기 소스/드레인 컨택 또는 상기 게이트 컨택에 비아를 통해 연결되는 적어도 하나의 제1 배선라인, 적어도 하나의 전원배선라인 및 상기 제1 배선라인과 상기 전원 배선라인 사이를 채우는 층간절연층을 포함하고,
    상기 제1 표준셀 그룹, 상기 제2 표준셀 그룹, 상기 제3 표준셀 그룹 각각은
    일측면을 공유하는 인접한 표준셀 상의 상기 제1 배선라인의 제1방향의 동일 연장선 상에 배치되지 않는 적어도 하나의 제1 배선라인을 포함하는, 집적 회로.
  15. 제14항에 있어서, 상기 제1 금속배선층은
    상기 제1 표준셀 그룹 내지 상기 제3 표준셀 그룹 각각에 상응하는 서로 다른 메탈 트랙 디자인을 포함하고,
    상기 메탈 트랙 디자인은 복수의 메탈 트랙을 포함하고,
    상기 적어도 하나의 제1 배선라인은 상기 복수의 메탈 트랙 중 상응하는 메탈 트랙에 배치되는 것인, 집적 회로.
  16. 제15항에 있어서, 상기 활성 영역은
    상기 활성 영역에 포함되는 상기 메탈 트랙의 수에 따라 제2방향의 길이가 달라지는 것인, 집적 회로.
  17. 제15항에 있어서, 상기 제1 표준셀 그룹과 상기 제2 표준셀 그룹의 메탈 트랙 디자인은 서로 다른 개수의 메탈 트랙을 포함하는, 집적 회로.
  18. 제15항에 있어서, 상기 제1 표준셀 그룹 내지 제3 표준셀 그룹 중 어느 하나의 메탈 트랙 디자인은 제1방향 및 제2방향으로 연장되는 적어도 하나의 바이-디렉션 메탈 트랙을 포함하는, 집적 회로.
  19. 제14항에 있어서, 상기 제1 표준셀 그룹과 상기 제2 표준셀 그룹 각각의 제2방향 길이는 동일한, 집적 회로.
  20. 제19항에 있어서,
    상기 제3 표준셀 그룹의 제2방향 길이는 상기 제1 표준셀 그룹 또는 상기 제2 표준셀 그룹의 제2방향 길이의 배수인, 집적 회로.
KR1020200079329A 2020-04-02 2020-06-29 표준셀을 포함하는 집적 회로 KR20210123179A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
US17/158,109 US11764201B2 (en) 2020-04-02 2021-01-26 Integrated circuit including standard cells
CN202110356220.8A CN113497031A (zh) 2020-04-02 2021-04-01 包括标准单元的集成电路

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20200040340 2020-04-02
KR1020200040340 2020-04-02

Publications (1)

Publication Number Publication Date
KR20210123179A true KR20210123179A (ko) 2021-10-13

Family

ID=78115256

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200079329A KR20210123179A (ko) 2020-04-02 2020-06-29 표준셀을 포함하는 집적 회로

Country Status (1)

Country Link
KR (1) KR20210123179A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102713624B1 (ko) * 2023-12-20 2024-10-08 주식회사 애자일소다 비사각형상의 분해 및 처리를 이용한 배치 최적화 장치 및 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102713624B1 (ko) * 2023-12-20 2024-10-08 주식회사 애자일소다 비사각형상의 분해 및 처리를 이용한 배치 최적화 장치 및 방법

Similar Documents

Publication Publication Date Title
US11695002B2 (en) Integrated circuit including integrated standard cell structure
KR102201103B1 (ko) 반도체 장치
KR20160133706A (ko) 반도체 장치 및 그 제조 방법
KR20210041737A (ko) 반도체 장치, 반도체 장치의 레이아웃 디자인 방법 및 반도체 장치의 제조 방법
US11626516B2 (en) Integrated circuitry including vertical channel structure and layout method of the same
US11973081B2 (en) Integrated circuit including integrated standard cell structure
US11916057B2 (en) Semiconductor integrated circuit device
US11764201B2 (en) Integrated circuit including standard cells
KR20220118094A (ko) 반도체 장치 및 그 제조 방법
US11810920B2 (en) Integrated circuits including integrated standard cell structure
US20220189944A1 (en) Semiconductor devices having improved layout designs, and methods of designing and fabricating the same
KR20210123179A (ko) 표준셀을 포함하는 집적 회로
KR20230155275A (ko) 반도체 장치
KR20210067839A (ko) 집적된 표준셀 구조를 포함하는 집적 회로
US20230136881A1 (en) Cell including individual source regions and integrated circuit including the cell
KR102650199B1 (ko) 반도체 소자
US20230343788A1 (en) Integrated circuit including integrated standard cell structure
KR20230155270A (ko) 반도체 장치
TW202416450A (zh) 積體電路及其製造方法
KR20220119834A (ko) 집적 회로
KR20230059269A (ko) 집적된 표준 셀 구조를 포함하는 집적 회로
KR20220152422A (ko) 반도체 장치 및 그 제조 방법