KR20230059269A - 집적된 표준 셀 구조를 포함하는 집적 회로 - Google Patents

집적된 표준 셀 구조를 포함하는 집적 회로 Download PDF

Info

Publication number
KR20230059269A
KR20230059269A KR1020210143276A KR20210143276A KR20230059269A KR 20230059269 A KR20230059269 A KR 20230059269A KR 1020210143276 A KR1020210143276 A KR 1020210143276A KR 20210143276 A KR20210143276 A KR 20210143276A KR 20230059269 A KR20230059269 A KR 20230059269A
Authority
KR
South Korea
Prior art keywords
transistor
source
input
logic circuit
drain contact
Prior art date
Application number
KR1020210143276A
Other languages
English (en)
Inventor
이인학
한상신
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020210143276A priority Critical patent/KR20230059269A/ko
Priority to US17/735,607 priority patent/US20230125996A1/en
Publication of KR20230059269A publication Critical patent/KR20230059269A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11881—Power supply lines

Abstract

몇몇 실시예들에 따른 집적 회로가 제공된다. 몇몇 실시예들에 따른 집적 회로는 제1 입력에 의해 게이팅되고, 일단이 제1 전원 레일과 연결되며, 다른 일단이 출력과 연결되는 제1 트랜지스터, 제2 입력에 의해 게이팅되고, 일단이 제1 전원 레일과 연결되며, 다른 일단이 출력과 연결되는 제2 트랜지스터, 플로팅되는 제3 트랜지스터와 제4 트랜지스터로서, 제3 트랜지스터와 제4 트랜지스터의 일단이 모두 제1 전원 레일과 연결되며, 제3 트랜지스터와 제4 트랜지스터의 다른 일단이 모두 제3 전원 레일과 연결되는 제3 트랜지스터와 제4 트랜지스터, 제1 입력에 의해 게이팅되고, 일단이 제2 전원 레일과 연결되는 제5 트랜지스터, 제2 입력에 의해 게이팅되고, 일단이 제2 전원 레일과 연결되는 제6 트랜지스터, 제5 트랜지스터와 직렬로 연결되며, 제2 입력에 의해 게이팅되며, 다른 일단이 출력과 연결되는 제7 트랜지스터, 및 제6 트랜지스터와 직렬로 연결되며, 제1 입력에 의해 게이팅되며, 다른 일단이 출력과 연결되는 제8 트랜지스터를 포함한다.

Description

집적된 표준 셀 구조를 포함하는 집적 회로{Integrated Circuit including integrated standard cell structure}
본 발명은 집적된 표준 셀 구조를 포함하는 집적 회로에 관한 것이다.
집적 회로는 표준 셀들을 기반으로 설계될 수 있다. 구체적으로, 집적 회로를 정의하는 데이터에 따라 표준 셀들을 배치하고, 배치된 표준 셀들을 라우팅함으로써 집적 회로의 레이아웃을 생성할 수 있다. 이와 같은 표준 셀은 기다자인되어(predesigned), 셀 라이브러리에 보관되어 있다.
반도체 제조 공정이 미세화됨에 따라, 표준 셀 내에 패턴들의 사이즈가 감소할 수 있고, 표준 셀의 사이즈도 감소할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 플로팅된 트랜지스터의 소스단과 드레인단에 전원 레일을 연결함으로써, 출력 커패시턴스가 감소된 표준 셀 구조를 포함하는 집적 회로를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 집적 회로는, 제1 입력에 의해 게이팅되고, 일단이 제1 전원 레일과 연결되며, 다른 일단이 출력과 연결되는 제1 트랜지스터, 제2 입력에 의해 게이팅되고, 일단이 제1 전원 레일과 연결되며, 다른 일단이 출력과 연결되는 제2 트랜지스터, 플로팅되는 제3 트랜지스터와 제4 트랜지스터로서, 제3 트랜지스터와 제4 트랜지스터의 일단이 모두 제1 전원 레일과 연결되며, 제3 트랜지스터와 제4 트랜지스터의 다른 일단이 모두 제3 전원 레일과 연결되는 제3 트랜지스터와 제4 트랜지스터, 제1 입력에 의해 게이팅되고, 일단이 제2 전원 레일과 연결되는 제5 트랜지스터, 제2 입력에 의해 게이팅되고, 일단이 제2 전원 레일과 연결되는 제6 트랜지스터, 제5 트랜지스터와 직렬로 연결되며, 제2 입력에 의해 게이팅되며, 다른 일단이 출력과 연결되는 제7 트랜지스터, 및 제6 트랜지스터와 직렬로 연결되며, 제1 입력에 의해 게이팅되며, 다른 일단이 출력과 연결되는 제8 트랜지스터를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 집적 회로는, 제1 방향으로 연장되는 제1 액티브 영역, 제1 액티브 영역과, 제1 방향과 교차하는 제2 방향으로 이격하며, 제1 방향으로 연장되는 제2 액티브 영역, 제1 액티브 영역과 제2 액티브 영역 상에, 제2 방향으로 연장되는 제1 소스/드레인 컨택, 제1 소스/드레인 컨택과 전기적으로 연결되어, 출력 전압을 생성하는 출력 컨택 비아, 제1 소스/드레인 컨택과 제1 방향으로 이격하며, 제2 방향으로 연장되고, 제1 액티브 영역과 제2 액티브 영역 상에 배치되는 제1 게이트 구조체, 제1 소스/드레인 컨택과 제1 방향으로 이격하며, 제2 방향으로 연장되고, 제1 액티브 영역과 제2 액티브 영역 상에 배치되는 제2 게이트 구조체, 제1 게이트 구조체와 제1 방향으로 이격하며, 제2 방향으로 연장되며, 제2 방향으로 서로 이격하여 배치되는 제2 소스/드레인 컨택과 제3 소스/드레인 컨택, 제2 게이트 구조체와 제1 방향으로 이격하며, 제2 방향으로 연장되며, 제2 방향으로 서로 이격하여 배치되는 제4 소스/드레인 컨택과 제5 소스/드레인 컨택, 제2 소스/드레인 컨택과, 제3 소스/드레인 컨택과 제1 방향으로 이격하며, 제2 방향으로 연장되며, 제2 방향으로 서로 이격하여 배치되는 제3 게이트 구조체와 제4 게이트 구조체, 제4 소스/드레인 컨택과, 제5 소스/드레인 컨택과 제1 방향으로 이격하며, 제2 방향으로 연장되며, 제2 방향으로 서로 이격하여 배치되는 제5 게이트 구조체와 제6 게이트 구조체, 제3 게이트 구조체와, 제4 게이트 구조체와 제1 방향으로 이격하며, 제2 방향으로 연장되며, 제2 방향으로 서로 이격하여 배치되는 제6 소스/드레인 컨택과 제7 소스/드레인 컨택, 및 제5 게이트 구조체와, 제6 게이트 구조체와 제1 방향으로 이격하며, 제2 방향으로 연장되며, 제2 방향으로 서로 이격하여 배치되는 제8 소스/드레인 컨택과 제9 소스/드레인 컨택을 포함하되, 제4 게이트 구조체는 제1 입력 컨택 비아와 전기적으로 연결되어 제1 입력을 전송받고, 제2 게이트 구조체는 제2 입력 컨택 비아와 전기적으로 연결되어 제1 입력을 전송받고, 제1 게이트 구조체는 제3 입력 컨택 비아와 전기적으로 연결되어 제2 입력을 전송받고, 제6 게이트 구조체는 제4 입력 컨택 비아와 전기적으로 연결되어 제2 입력을 전송받고, 제2 소스/드레인 컨택과 제4 소스/드레인 컨택은 제1 전원 레일과 전기적으로 연결되고, 제7 소스/드레인 컨택과 제9 소스/드레인 컨택은 제2 전원 레일과 전기적으로 연결되고, 제6 소스/드레인 컨택과 제8 소스/드레인 컨택은 제3 전원 레일과 전기적으로 연결된다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 집적 회로는, 제1 입력과 제2 입력을 수신받아 논리 연산을 수행해, 출력을 생성하는 논리 회로를 포함하는 집적회로로서, 논리 회로는, 제1 입력에 의해 게이팅되고, 일단이 제1 전원 레일과 연결되며, 다른 일단이 출력과 연결되는 제1 트랜지스터, 제2 입력에 의해 게이팅되고, 일단이 제1 전원 레일과 연결되며, 다른 일단이 출력과 연결되는 제2 트랜지스터, 플로팅되는 제3 트랜지스터와 제4 트랜지스터로서, 제3 트랜지스터와 제4 트랜지스터의 일단이 모두 제1 전원 레일과 연결되며, 제3 트랜지스터와 제4 트랜지스터의 다른 일단이 모두 제3 전원 레일과 연결되는 제3 트랜지스터와 제4 트랜지스터, 제1 입력에 의해 게이팅되고, 일단이 제2 전원 레일과 연결되는 제5 트랜지스터, 제2 입력에 의해 게이팅되고, 일단이 제2 전원 레일과 연결되는 제6 트랜지스터, 제5 트랜지스터와 직렬로 연결되며, 제2 입력에 의해 게이팅되며, 다른 일단이 출력과 연결되는 제7 트랜지스터, 및 제6 트랜지스터와 직렬로 연결되며, 제1 입력에 의해 게이팅되며, 다른 일단이 출력과 연결되는 제8 트랜지스터를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 NAND 논리 회로를 도시한 도면이다.
도 2는 몇몇 실시예들에 따른 NAND 논리 회로를 도시한 예시적인 회로도이다.
도 3은 몇몇 실시예들에 따른 NAND 논리 회로를 도시한 예시적인 레이아웃도이다.
도 4는 도 3의 FEOL(Front-End-Of-Line)을 예시적으로 도시한 레이아웃도이다.
도 5는 도 4를 예시적으로 도시한 레이아웃도이다.
도 6은 도 3의 MOL(Middle-Of-Line)을 예시적으로 도시한 레이아웃도이다.
도 7은 도 3의 BEOL(Back-End-Of-Line)을 예시적으로 도시한 레이아웃도이다.
도 8 및 도 9는 도 3을 A-A'를 따라 절단하여 바라본 절단면들이다.
도 10 및 도 11은 도 3을 B-B'를 따라 절단하여 바라본 절단면들이다.
도 12는 NOR 논리 회로를 도시한 도면이다.
도 13은 몇몇 실시예들에 따른 NOR 논리 회로를 도시한 예시적인 회로도이다.
도 14는 몇몇 실시예들에 따른 NOR 논리 회로를 도시한 예시적인 회로도이다.
도 15는 NAND 논리 회로와 NOR 논리 회로를 함께 도시한 도면이다.
도 16은 NAND 논리 회로와 NOR 논리 회로를 함께 도시한 간략화된 도면이다.
도 17은 NAND 논리 회로와 NOR 논리 회로가 병합될 때, 몇몇 실시예들에 따른 NAND 논리 회로의 병합되는 영역을 설명하기 위한 예시적인 레이아웃도이다.
도 18은 NAND 논리 회로와 NOR 논리 회로가 병합될 때, 몇몇 실시예들에 따른 NOR 논리 회로의 병합되는 영역을 설명하기 위한 예시적인 레이아웃도이다.
도 19는 NAND 논리 회로와 NOR 논리 회로를 함께 도시한 간략화된 도면이다.
도 20은 NAND 논리 회로와 NOR 논리 회로가 병합될 때, 몇몇 실시예들에 따른 NAND 논리 회로의 병합되는 영역을 설명하기 위한 예시적인 레이아웃도이다.
도 21은 NAND 논리 회로와 NOR 논리 회로가 병합될 때, 몇몇 실시예들에 따른 NOR 논리 회로의 병합되는 영역을 설명하기 위한 예시적인 레이아웃도이다.
도 22는 NAND 논리 회로와 NOR 논리 회로를 함께 도시한 간략화된 도면이다.
도 23은 파워 게이팅 회로를 포함하는 몇몇 실시예들에 따른 NAND 논리 회로를 도시한 예시적인 회로도이다.
도 24는 파워 게이팅 회로를 포함하는 몇몇 실시예들에 따른 NAND 논리 회로를 도시한 예시적인 레이아웃도이다.
도 25는 파워 게이팅 회로를 포함하는 몇몇 실시예들에 따른 NOR 논리 회로를 도시한 예시적인 회로도이다.
도 26은 파워 게이팅 회로를 포함하는 몇몇 실시예들에 따른 NOR 논리 회로를 도시한 예시적인 레이아웃도이다.
도 1은 NAND 논리 회로를 도시한 도면이다.
도 1을 참조하면, NAND 논리 회로(1)는 제1 입력(A)과 제2 입력(B)을 수신 받아, NAND 논리 연산을 수행할 수 있다. NAND 논리 회로(1)는 제1 입력(A)과 제2 입력(B)을 바탕으로, NAND 논리 연산을 수행하여, 출력(Y)를 생성할 수 있다.
NAND 논리 회로(1)가 생성하는 출력(Y)은 제1 입력(A)과 제2 입력(B)이 모두 "1"인 경우 "0"을 갖고, 나머지 경우는 "1"을 갖게 된다.
NAND 논리 회로(1)를 도 2의 회로도로 살펴본다.
도 2는 몇몇 실시예들에 따른 NAND 논리 회로를 도시한 예시적인 회로도이다.
도 2를 참조하면, 몇몇 실시예들에 따른 NAND 논리 회로(1)는 제1 입력(A)에 의해 게이팅되는 트랜지스터들(N1, N4, 및 P1)과 제2 입력(B)에 의해 게이팅되는 트랜지스터들(N2, N3, 및 P3)과, 플로팅되는 트랜지스터들(P2 및 P4)을 포함한다.
트랜지스터들(P1, P2, P3, 및 P4)은 PMOS 트랜지스터이다. 또한, 트랜지스터들(N1, N2, N3, 및 N4)은 NMOS 트랜지스터이다.
트랜지스터들(P1과 P3)의 소스는 전원 전압(Vdd)과 연결되며, 트랜지스터들(P1과 P3)의 드레인은 출력(Y)과 연결된다.
트랜지스터들(N1과 N2)는 서로 직렬로 연결된다. 더 자세히는, 트랜지스터(N1)의 드레인은 출력(Y)과 연결되며, 게이트는 제1 입력(A)을 수신받으며, 소스는 트랜지스터(N2)의 드레인과 연결된다. 또한, 트랜지스터(N2)의 소스는 접지 전압(Vss)과 연결되며, 게이트는 제2 입력(B)을 수신받으며, 드레인은 트랜지스터(N1)의 소스와 연결된다.
트랜지스터들(N3과 N4)는 서로 직렬로 연결된다. 더 자세히는, 트랜지스터(N3)의 드레인은 출력(Y)과 연결되며, 게이트는 제2 입력(B)을 수신받으며, 소스는 트랜지스터(N4)의 드레인과 연결된다. 또한, 트랜지스터(N4)의 소스는 접지 전압(Vss)과 연결되며, 게이트는 제1 입력(A)을 수신받으며, 드레인은 트랜지스터(N3)의 소스와 연결된다.
이때, 트랜지스터들(P2와 P4)의 소스와 드레인은 모두 전원 전압(Vdd)와 연결될 수 있다.
따라서, 플로팅된 트랜지스터들(P2와 P4)의 소스와 드레인 모두가 전원 전압(Vdd)에 연결되어, 플로팅된 트랜지스터들(P2와 P4)의 안정성이 증가된다. 더 자세히는, 플로팅된 트랜지스터들(P2와 P4)의 소스와 드레인 모두가 전원 전압(Vdd)에 연결되어, 출력 단자(Y)에서 바라본 출력 커패시턴스를 감소시킬 수 있다.
플로팅된 트랜지스터들(P2와 P4)의 소스와 드레인 모두가 전원 전압(Vdd)에 연결되는 구조를 아래의 도 3의 레이아웃도를 통해 살펴본다.
도 3은 몇몇 실시예들에 따른 NAND 논리 회로를 도시한 예시적인 레이아웃도이다.
도 3을 참조하면, 제1 방향(y)으로 연장되는 제1 액티브 영역(ACT1) 상에 PMOS 트랜지스터들(P1, P2, P3, 및 P4)이 형성될 수 있다. 또한, 제1 방향(y)으로 연장되고, 제1 액티브 영역(ACT1)과, 제2 방향(x)으로 이격하여 배치된 제2 액티브 영역(ACT2) 상에 NMOS 트랜지스터들(N1, N2, N3, 및 N4)이 형성될 수 있다.
참고적으로, 도시되진 않았지만, 제1 액티브 영역(ACT1) 상에 제1 액티브 영역(ACT1)으로부터 제3 방향(z)으로 돌출된 제1 액티브 핀이 형성될 수 있다. 또한, 제2 액티브 영역(ACT2) 상에 제2 액티브 영역(ACT2)으로부터 제3 방향(z)으로 돌출된 제2 액티브 핀이 형성될 수 있다. 제1 액티브 핀과 제2 액티브 핀은 서로 제2 방향(x)으로 이격되어 형성될 수 있다. 또한, 제1 액티브 핀과 제2 액티브 핀은 각각 제1 방향(y)으로 연장될 수 있다.
제1 액티브 영역(ACT1)은 p형 트랜지스터가 형성되는 영역일 수 있다. 제1 액티브 영역(ACT1)은 예를 들어, n형 불순물이 도핑된 웰 영역을 포함할 수 있다. 제2 액티브 영역(ACT2)은 n형 트랜지스터가 형성되는 영역일 수 있다. 제2 액티브 영역(ACT2)은 예를 들어, p형 불순물이 도핑된 웰 영역을 포함할 수 있다. 제1 액티브 영역(ACT1)과 제2 액티브 영역(ACT2)은 제2 방향(x)을 따라 서로 이격하여 배치될 수 있다.
제1 액티브 영역(ACT1)으로부터 제2 방향(x)의 상부엔 제1 전원 레일(10)이 배치될 수 있다. 또한, 제2 액티브 영역(ACT2)으로부터 제2 방향(x)의 하부엔 제2 전원 레일(20)이 배치될 수 있다. 제1 전원 레일(10)은 예를 들어, 전원 전압(Vdd)이 공급되는 전원 레일일 수 있다. 또한, 제2 전원 레일(20)은 예를 들어, 접지 전압(Vss)이 공급되는 접지 레일일 수 있다.
몇몇 실시예들에 따른 NAND 논리 회로(1)는 제2 방향(x)으로 연장되고, 제1 방향(y)으로 서로 이격하여 배치되는 복수의 게이트 구조체들(100, 102, 110, 120, 130, 및 132)과, 소스/드레인 컨택들(200, 210, 212, 220, 222, 230, 232, 240, 및 242)을 포함할 수 있다.
예를 들어, 제1 액티브 영역(ACT1) 상에 제2 방향(x)으로 연장된 제1 소스/드레인 컨택(200)을 중심으로, 다른 제2 방향(x)으로 연장된 소스/드레인 컨택들(210, 220, 230, 및 240)이 제1 방향(y)으로 서로 이격하여 배치될 수 있다.
또한, 예를 들어, 복수의 게이트 구조체들(100, 110, 120, 및 130)이 제2 방향(x)으로 연장되며, 제1 방향(y)으로 서로 이격하여 배치될 수 있다.
소스/드레인 컨택들(210, 220, 230, 및 240)은 각각 컨택 비아들(310, 320, 330, 및 340)을 통해, 제1 전원 레일(10)과 전기적으로 연결되어, 전원 전압(Vdd)을 공급받을 수 있다.
즉, 제1 게이트 구조체(100)와 소스/드레인 컨택들(210, 및 230)이 도 2의 플로팅 트랜지스터(P2)를 구성할 수 있다. 또한, 제2 게이트 구조체(110)와 소스/드레인 컨택들(210, 및 200)이 도 2의 트랜지스터(P1)를 구성할 수 있다. 또한, 제3 게이트 구조체(120)와 소스/드레인 컨택들(200, 및 220)이 도 2의 트랜지스터(P3)를 구성할 수 있다. 또한, 제4 게이트 구조체(130)와 소스/드레인 컨택들(220, 및 240)이 도 2의 플로팅 트랜지스터(P4)를 구성할 수 있다.
즉, 트랜지스터들(P2와 P4)의 소스와 드레인은 모두 전원 전압(Vdd)와 연결될 수 있다.
따라서, 플로팅된 트랜지스터들(P2와 P4)의 소스와 드레인 모두가 전원 전압(Vdd)에 연결되어, 플로팅된 트랜지스터들(P2와 P4)의 안정성이 증가된다. 더 자세히는, 플로팅된 트랜지스터들(P2와 P4)의 소스와 드레인 모두가 전원 전압(Vdd)에 연결되어, 출력 단자(Y)에서 바라본 출력 커패시턴스를 감소시킬 수 있다.
예를 들어, 제2 액티브 영역(ACT2) 상에 제2 방향(x)으로 연장된 제1 소스/드레인 컨택(200)을 중심으로, 다른 제2 방향(x)으로 연장된 소스/드레인 컨택들(212, 222, 232, 및 242)이 제1 방향(y)으로 서로 이격하여 배치될 수 있다.
또한, 예를 들어, 복수의 게이트 구조체들(102, 110, 120, 및 132)이 제2 방향(x)으로 연장되며, 제1 방향(y)으로 서로 이격하여 배치될 수 있다.
소스/드레인 컨택들(232, 및 242)은 각각 컨택 비아들(332, 및 342)을 통해, 제2 전원 레일(20)과 전기적으로 연결되어, 접지 전압(Vss)을 공급받을 수 있다.
즉, 제5 게이트 구조체(102)와 소스/드레인 컨택들(212, 및 232)이 도 2의 트랜지스터(N2)를 구성할 수 있다. 또한, 제2 게이트 구조체(110)와 소스/드레인 컨택들(212, 및 200)이 도 2의 트랜지스터(N1)를 구성할 수 있다. 또한, 제3 게이트 구조체(120)와 소스/드레인 컨택들(200, 및 222)이 도 2의 트랜지스터(N3)를 구성할 수 있다. 또한, 제6 게이트 구조체(132)와 소스/드레인 컨택들(222, 및 242)이 도 2의 트랜지스터(N4)를 구성할 수 있다.
제3 게이트 구조체(120)와 제5 게이트 구조체(102)는 각각 제1 입력 컨택 비아(1200)와 제2 입력 컨택 비아(1020)과 전기적으로 연결되어 제2 입력(B)을 수신 받을 수 있다. 더 자세히는, 제1 입력 컨택 비아(1200)와 제2 입력 컨택 비아(1020)가 제2 입력(B)을 수신 받는 메탈 라인(410)과 전기적으로 연결되고, 제1 입력 컨택 비아(1200)는 제2 입력(B)을 제3 게이트 구조체(120)에 전달하고, 제2 입력 컨택 비아(1020)는 제2 입력(B)을 제5 게이트 구조체(102)에 전달할 수 있다.
제2 게이트 구조체(110)와 제6 게이트 구조체(132)는 각각 제3 입력 컨택 비아(1100)와 제4 입력 컨택 비아(1320)과 전기적으로 연결되어 제1 입력(A)을 수신 받을 수 있다. 더 자세히는, 제3 입력 컨택 비아(1100)와 제4 입력 컨택 비아(1320)가 제1 입력(A)을 수신 받는 메탈 라인(420)과 전기적으로 연결되고, 제3 입력 컨택 비아(1100)는 제1 입력(A)을 제2 게이트 구조체(110)에 전달하고, 제4 입력 컨택 비아(1320)는 제1 입력(A)을 제6 게이트 구조체(132)에 전달할 수 있다.
몇몇 실시예들에 따른 NAND 논리 회로(1)는 제1 입력(A)과 제2 입력(B)에 대해 수행한 NAND 논리 연산에 대한 출력(Y)을 소스/드레인 컨택(200)을 통해 외부로 출력할 수 있다. 더 자세히는, 소스/드레인 컨택(200)은 출력 컨택 비아(300)와 전기적으로 연결되며, 출력 컨택 비아(300)와 전기적으로 연결된 메탈 라인(400)을 통해, 출력(Y)을 외부로 전달할 수 있다.
이하의 도 4 내지 도 11을 통해, 몇몇 실시예들에 따른 NAND 논리 회로(1)의 제3 방향(z)에 따른 층별 구조와, 단면 구조들을 살펴본다.
도 4는 도 3의 FEOL(Front-End-Of-Line)을 예시적으로 도시한 레이아웃도이다.
도 4를 참조하면, 제1 방향(y)으로 연장된 제1 액티브 영역(ACT1)과 제2 액티브 영역(ACT2)이 제2 방향(x)으로 서로 이격하여 배치된다.
제1 액티브 영역(ACT1)은 p형 트랜지스터가 형성되는 영역일 수 있다. 제1 액티브 영역(ACT1)은 예를 들어, n형 불순물이 도핑된 웰 영역을 포함할 수 있다. 제2 액티브 영역(ACT2)은 n형 트랜지스터가 형성되는 영역일 수 있다. 제2 액티브 영역(ACT2)은 예를 들어, p형 불순물이 도핑된 웰 영역을 포함할 수 있다.
도시되진 않았지만, 제1 액티브 영역(ACT1) 상에 제1 액티브 영역(ACT1)으로부터 제3 방향(z)으로 돌출된 제1 액티브 핀이 형성될 수 있다. 또한, 제2 액티브 영역(ACT2) 상에 제2 액티브 영역(ACT2)으로부터 제3 방향(z)으로 돌출된 제2 액티브 핀이 형성될 수 있다. 제1 액티브 핀과 제2 액티브 핀은 서로 제2 방향(x)으로 이격되어 형성될 수 있다. 또한, 제1 액티브 핀과 제2 액티브 핀은 각각 제1 방향(y)으로 연장될 수 있다.
도 5는 도 4를 예시적으로 도시한 레이아웃도이다.
도 5를 참조하면, 복수의 셀들(예를 들어 제1a 셀(C1a) 내지 제1c 셀(C1c)) 들 내의 각각의 액티브 영역의 제2 방향(x)의 두께가 서로 다를 수 있다.
예를 들어, 제1a 셀(C1a)의 제1a 액티브 영역(ACT1a)은 제1a 셀(C1a)의 A1 경계로부터 제2a 액티브 영역(ACT2a)과 이격하는 A4 경계까지 형성될 수 있다. 마찬가지로, 제1a 셀(C1a)의 제2a 액티브 영역(ACT2a)은 제1a 셀(C1a)의 B1 경계로부터 제1a 액티브 영역(ACT1a)과 이격하는 B4 경계까지 형성될 수 있다. 즉, 제1a 액티브 영역(ACT1a)과 제2a 액티브 영역(ACT2a)은 제2 방향(y)으로 제1 길이(D1)로 이격하여 배치될 수 있다.
제1a 셀(C1a)과 인접하는 제1b 셀(C1b)의 제1b 액티브 영역(ACT1b)은 제1b 셀(C1b)의 A1 경계로부터 제2b 액티브 영역(ACT2b)과 이격하는 A3 경계까지 형성될 수 있다. 마찬가지로, 제1b 셀(C1b)의 제2b 액티브 영역(ACT2b)은 제1b 셀(C1b)의 B1 경계로부터 제1b 액티브 영역(ACT1b)과 이격하는 B3 경계까지 형성될 수 있다. 즉, 제1b 액티브 영역(ACT1b)과 제2b 액티브 영역(ACT2b)은 제2 방향(y)으로 제2 길이(D2)로 이격하여 배치될 수 있다.
제1b 셀(C1b)과 인접하는 제1c 셀(C1c)의 제1c 액티브 영역(ACT1c)은 제1c 셀(C1c)의 A1 경계로부터 제2c 액티브 영역(ACT2c)과 이격하는 A2 경계까지 형성될 수 있다. 마찬가지로, 제1c 셀(C1c)의 제2c 액티브 영역(ACT2c)은 제1c 셀(C1c)의 B1 경계로부터 제1c 액티브 영역(ACT1c)과 이격하는 B2 경계까지 형성될 수 있다. 즉, 제1c 액티브 영역(ACT1c)과 제2c 액티브 영역(ACT2c)은 제2 방향(y)으로 제3 길이(D3)로 이격하여 배치될 수 있다
연속하는 셀들에 배치되는 액티브 영역의 형태와 배치는 본 도면에 제한되지 않는다.
도 6은 도 3의 MOL(Middle-Of-Line)을 예시적으로 도시한 레이아웃도이다.
도 6을 참조하면, 복수의 소스/드레인 컨택들(200, 210, 212, 220, 222, 230, 232, 240, 및 242)과 복수의 게이트 구조체들(100, 102, 110, 120, 130, 및 132)이 제1 방향(y)으로 이격하여 배치될 수 있다. 복수의 소스/드레인 컨택들(200, 210, 212, 220, 222, 230, 232, 240, 및 242)과 복수의 게이트 구조체들(100, 102, 110, 120, 130, 및 132) 각각은 제2 방향(x)으로 연장될 수 있다.
제1 방향(y)으로 인접하여 배치되는 복수의 게이트 구조체들(100, 102, 110, 120, 130, 및 132)과 복수의 소스/드레인 컨택들(200, 210, 212, 220, 222, 230, 232, 240, 및 242)은 서로 1CPP(contacted poly pitch)만큼 이격될 수 있다. 일 예로, 인접하는 제1 게이트 구조체(100)와 제1 소스/드레인 컨택(200)은 1CPP만큼 이격될 수 있다.
예를 들어, 인접하는 제1 게이트 구조체(100)와 소스/드레인 컨택(210)이 있다고 가정하자. 제2 방향(x)으로 연장되는 제1 게이트 구조체(100)의 중심선과, 제2 방향(x)으로 연장되는 소스/드레인 컨택(210)의 중심선 사이의 거리가 1CPP이면, 제1 게이트 구조체(100)와 소스/드레인 컨택(210) 사이에, 다른 게이트 구조체 또는 소스/드레인 컨택은 배치되지 않는 것을 의미한다.
도 7은 도 3의 BEOL(Back-End-Of-Line)을 예시적으로 도시한 레이아웃도이다.
도 7을 참조하면, 복수의 메탈 라인들(400, 410, 및 420), 제1 전원 레일(10), 및 제2 접지 레일(20)이 제2 방향(x)으로 이격하여 배치될 수 있다. 복수의 메탈 라인들(400, 410, 및 420), 제1 전원 레일(10), 및 제2 접지 레일(20) 각각은 제1 방향(y)으로 연장될 수 있다.
제1 전원 레일(10)에는 전원 전압(Vdd)을 소스/드레인 컨택들(210, 220, 230, 및 240) 각각에 전달하는 컨택 비아들(310, 320, 330, 및 340)가 배치될 수 있다. 또한, 제2 전원 레일(20)에는 소스/드레인 컨택들(232, 및 242)을 접지시키기 위한 컨택 비아들(332, 및 342)가 배치될 수 있다.
메탈 라인(410)은 게이트 구조체(102, 및 120)를 제2 입력(B)으로 게이팅하기 위한 복수의 입력 컨택 비아들(1020, 및 1200)과 전기적으로 연결될 수 있다. 복수의 입력 컨택 비아들(1020, 및 1200)은 제3 방향(z)으로 연장될 수 있다.
메탈 라인(420)은 게이트 구조체(110, 및 132)를 제1 입력(A)으로 게이팅하기 위한 복수의 입력 컨택 비아들(1100, 및 2220)과 전기적으로 연결될 수 있다. 복수의 입력 컨택 비아들(1100, 및 2220)은 제3 방향(z)으로 연장될 수 있다.
제2 방향(x)으로 인접하여 배치되는 메탈 라인들(400, 410, 및 420)은 1CPP(contacted poly pitch) 단위로 이격될 수 있다. 일 예로, 인접하는 메탈 라인(410)과 메탈 라인(420)은 1CPP만큼 이격될 수 있다.
예를 들어, 인접하는 메탈 라인(410)과 메탈 라인(420)이 있다고 가정하자. 제1 방향(y)으로 연장되는 메탈 라인(410)의 중심선과, 제1 방향(y)으로 연장되는 메탈 라인(420)의 중심선 사이의 거리가 1CPP이면, 메탈 라인(410)과 메탈 라인(420) 사이에, 다른 메탈 라인은 배치되지 않는 것을 의미한다.
도 8 및 도 9는 도 3을 A-A'를 따라 절단하여 바라본 절단면들이다.
참고적으로, 도 8 및 도 9의 설명이 다른 단면에서도 적용 가능함은 물론이다.
도 8을 참조하면, 몇몇 실시예에 따른 NAND 집적 회로를 포함하는 반도체 집적 회로는 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET) 구조를 가질 수 있다.
몇몇 실시예에 따른 핀형 트랜지스터는 기판(Sub)과 기판(Sub) 상의 액티브 영역(예를 들어, 제2 액티브 영역(ACT2)) 상에 형성될 수 있다.
기판(Sub)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(Sub)은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제2 액티브 영역(ACT2)은 제1 방향(y)을 따라 정의될 수 있다. 제2 액티브 영역(ACT2)은 깊은 트렌치에 의해 정의될 수 있다. 제2 액티브 영역(ACT2)은 n형 트랜지스터가 형성되는 영역일 수 있다. 제2 액티브 영역(ACT2)은 예를 들어, p형 불순물이 도핑된 웰 영역을 포함할 수 있다. 제2 액티브 영역(ACT2)은 기판(Sub)으로부터 돌출될 수 있다. 제2 액티브 영역(ACT2)은 기판(Sub)으로부터 성장된 에피층(epitaxial layer)를 포함할 수 있다.
몇몇 실시예에 따른 핀형 트랜지스터는 복수의 게이트 구조체들(102, 110, 120, 및 132)와 소스/드레인 영역(500), 실리사이드층(510), 제1 층간 절연막(600), 제2 층간 절연막(700)을 포함한다.
복수의 게이트 구조체들(102, 110, 120, 및 132) 각각은 게이트 스페이서(1202), 게이트 절연막(1204), 게이트 전극(1206), 및 캡핑 패턴(1208)을 포함할 수 있다.
복수의 게이트 구조체들 각각의 구조는 본 도면에 제한되는 것은 아니다.
복수의 게이트 구조체들(102, 110, 120, 및 132)와 소스/드레인 영역(500)은 제2 액티브 영역(ACT2) 상에서 제2 방향(x)으로 연장될 수 있다.
게이트 스페이서(1202)는 게이트 절연막(1204)의 양 측벽을 따라 제3 방향(z)으로 연장될 수 있다. 게이트 절연막(1204)은 게이트 전극(1206)과 게이트 스페이서(1202) 사이 및 캡핑 패턴(1208) 하부에 배치될 수 있다. 캡핑 패턴(1208)은 게이트 전극(1206) 및 게이트 절연막(1204) 각각 상에 배치될 수 있다. 게이트 스페이서(1202), 게이트 절연막(1204), 및 캡핑 패턴(1208)은 절연 물질을 포함할 수 있다.
소스/드레인 영역(500)은 제2 액티브 영역(ACT2)의 일부를 제거하여 리세스를 형성한 후, 에피택셜 공정을 통해 리세스를 채움으로써 형성될 수도 있다. 소스/드레인 영역(500)은 제2 액티브 영역(ACT2) 상에 형성될 수 있다. 소스/드레인 영역(500)은 제2 액티브 영역(ACT2) 상에 형성되는 반도체 패턴과 다른 도전형의 불순물이 도핑될 수 있다.
몇몇 실시예에 따른 핀형 트랜지스터에 전기적인 신호를 인가하기 위해 복수의 입력 컨택 비아들(1020, 및 1200), 및 메탈 라인(410)을 더 포함한다.
복수의 입력 컨택 비아들(1020, 및 1200)은 제3 층간 절연막(800)으로 둘러싸일 수 있다.
실리사이드층(510)은 소스/드레인 영역(500)과 복수의 소스/드레인 컨택들(212, 222, 232, 및 242) 각각의 사이에 배치될 수 있다.
복수의 소스/드레인 컨택들(212, 222, 232, 및 242) 각각은 소스/드레인 영역(500)과 실리사이드층(510)을 통해 전기적으로 연결될 수 있다. 복수의 소스/드레인 컨택들(212, 222, 232, 및 242) 각각은 제3 방향(z)으로 형성되고, 제2 방향(x)으로 연장될 수 있다.
복수의 입력 컨택 비아들(1020, 및 1200)은 복수의 게이트 구조체들(102, 및 120)과 전기적으로 연결될 수 있다. 복수의 게이트 구조체들(102, 및 120) 각각은 복수의 입력 컨택 비아들(1020, 및 1200)과 전기적으로 연결될 수 있다. 복수의 입력 컨택 비아들(1020, 및 1200)은 메탈 라인들(410)과 전기적으로 연결될 수 있다.
제1 층간 절연막(600)은 복수의 게이트 구조체들(102, 110, 120, 및 132)과 복수의 소스/드레인 컨택들(212, 222, 232, 및 242)을 둘러쌀 수 있다.
제2 층간 절연막(700)은 제1 층간 절연막(600) 상에 형성될 수 있다. 제2 층간 절연막(700)은 복수의 소스/드레인 컨택들(212, 222, 232, 및 242)을 둘러쌀 수 있다.
제3 층간 절연막(800)은 제2 층간 절연막(700) 상에 형성될 수 있다. 제3 층간 절연막(800)은 복수의 입력 컨택 비아들(1020, 및 1200)을 둘러쌀 수 있다.
제1 층간 절연막(400) 내지 제3 층간 절연막(800)은 절연 물질을 포함할 수 있다.
도 9를 참조하면, 몇몇 실시예에 따른 NAND 집적 회로를 포함하는 반도체 집적 회로는 복수의 나노와이어를 포함하는 트랜지스터(MBCFETTM(Multi-Bridge Channel Field Effect Transistor)) 구조를 가질 수 있다. 도 8과 중복되는 설명은 생략하고 차이점을 중심으로 설명한다.
제1 나노 와이어(1201) 내지 제3 나노 와이어(1205)가 기판(Sub) 혹은 제2 액티브 영역(ACT2) 상에 제3 방향(z)으로 순차적으로 이격되어 배치될 수 있다. 제1 나노 와이어(1201) 내지 제3 나노 와이어(1205)는 제2 방향(x)으로 연장될 수 있다.
게이트 전극(1206)과 게이트 전극(1206)을 둘러싸는 게이트 절연막(1204)과 게이트 절연막(1204)의 측벽에 형성된 게이트 스페이서(1202)가 각각의 제1 나노 와이어(1201) 내지 제3 나노 와이어(1205)를 둘러쌀 수 있다.
본 도면에서 게이트 스페이서(1202)가 단일막으로 형성되는 것으로 도시되어 있지만, 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예들에서, 게이트 스페이서(1202)는 다중막으로 형성될 수 있다.
게이트 절연막(1204)은 게이트 전극과 게이트 스페이서(1202) 사이와, 게이트 전극(1206)과 제3 나노와이어(1205) 사이와, 게이트 전극(1206)과 제2 나노와이어(1203) 사이와, 게이트 전극(1206)과 제1 나노와이어(1201) 사이와, 게이트 전극(1206)과 제2 액티브 영역(ACT2) 사이에 배치될 수 있다.
소스/드레인 영역(500)은 제1 나노 와이어(1201) 내지 제3 나노 와이어(1205)의 적어도 일측에 배치될 수 있다. 또한, 소스/드레인 영역(500)은 제1 내지 제3 나노 와이어 각각과 접할 수 있다.
몇몇 실시예들에 따른 NAND 논리 회로(1)의 구조는 이에 제한되는 것은 아니다. 예를 들어, 몇몇 실시예들에 따른 NAND 논리 회로(1)의 구조는 플라나 트랜지스터 구조일 수도 있다.
도 10 및 도 11은 도 3을 B-B'를 따라 절단하여 바라본 절단면들이다.
도 10을 참조하면, 복수의 소스/드레인 영역(500 및 502)은 각각 기판(Sub) 상의 제1 액티브 영역(ACT1)과 제2 액티브 영역(ACT2) 상에 형성될 수 있다. 상술한 설명들과 중복되는 설명들은 생략한다.
복수의 소스/드레인 영역(500 및 502)의 적어도 일부는 복수의 트랜지스터들의 소스/드레인 영역에 포함될 수 있다. 제1 액티브 영역(ACT1) 상에 형성되는 소스/드레인 영역(500)과 제2 액티브 영역(ACT2) 상에 형성되는 소스/드레인 영역(502)은 서로 다른 도전형의 불순물이 도핑될 수 있다.
셀 분리막(550)은 기판(Sub) 상에 형성될 수 있다. 셀 분리막(550)은 제1 액티브 영역(ACT1) 및 제2 액티브 영역(ACT2)을 구분하는 깊은 트렌치를 채울 수 있다. 셀 분리막(550)은 제1 방향(y)으로 연장될 수 있다. 셀 분리막(550)은 절연 물질을 포함할 수 있다.
소스/드레인 컨택 절단 패턴(610)은 셀 분리막(550) 상에 배치될 수 있다. 소스/드레인 컨택 절단 패턴(610)은 제1 방향(y)으로 연장될 수 있다. 소스/드레인 컨택 절단 패턴(610)은 절연 물질을 포함할 수 있다.
소스/드레인 컨택 절단 패턴(610)은 셀의 경계에서 소스/드레인 컨택을 잘라줄 수 있다. 소스/드레인 컨택 절단 패턴(610)은 소스/드레인 컨택(230, 231, 232, 및 233)과 접촉할 수 있다.
소스/드레인 컨택(230)은 소스/드레인 하부 컨택(231) 상에 형성되며, 소스/드레인 컨택(230)과 소스/드레인 하부 컨택(231)은 실리사이드층(510)에 의해 정의된 트렌치를 채울 수 있다.
마찬가지로, 소스/드레인 컨택(232)은 소스/드레인 하부 컨택(233) 상에 형성되며, 소스/드레인 컨택(232)과 소스/드레인 하부 컨택(233)은 실리사이드층(512)에 의해 정의된 트렌치를 채울 수 있다.
소스/드레인 컨택(230)과 소스/드레인 하부 컨택(231), 및 소스/드레인 컨택(232)과 소스/드레인 하부 컨택(233)의 사이에 제2 층간 절연막(700)이 배치된다.
컨택 비아(330)는 소스/드레인 컨택(230) 상에 배치될 수 있다. 또한, 컨택 비아(332)는 소스/드레인 컨택(232) 상에 배치될 수 있다.
컨택 비아(330) 상에는 제1 전원 레일(10)이 배치될 수 있으며, 컨택 비아(332) 상에는 제2 전원 레일(20)이 배치될 수 있다.
제2 층간 절연막(700) 상에 제3 층간 절연막(800)이 배치되며, 제3 층간 절연막(800) 상에 제4 층간 절연막(900)이 배치될 수 있다.
도 11을 참조하여, 도 10와의 차이점을 중심으로 설명한다. 도 11은 도 10와는 달리, 실리사이드층(510 과 512)이 소스/드레인 영역(500과 502) 사이에만 형성될 수 있다. 즉, 실리사이드층(510)이 소스/드레인 컨택(230)과 소스/드레인 하부 컨택(231)의 제1 방향(y)의 바깥 측벽에는 형성되지 않을 수 있다. 또한, 실리사이드층(512)이 소스/드레인 컨택(232)과 소스/드레인 하부 컨택(233)의 제1 방향(y)의 바깥 측벽에는 형성되지 않을 수 있다.
도 12는 NOR 논리 회로를 도시한 도면이다.
도 12를 참조하면, NOR 논리 회로(2)는 제1 입력(A)과 제2 입력(B)을 수신 받아, NOR 논리 연산을 수행할 수 있다. NOR 논리 회로(2)는 제1 입력(A)과 제2 입력(B)을 바탕으로, NOR 논리 연산을 수행하여, 출력(Y)를 생성할 수 있다.
NOR 논리 회로(2)가 생성하는 출력(Y)은 제1 입력(A)과 제2 입력(B)이 모두 "0"인 경우 "1"을 갖고, 나머지 경우는 "0"을 갖게 된다.
NOR 논리 회로(2)를 도 13의 회로도로 살펴본다.
도 13은 몇몇 실시예들에 따른 NOR 논리 회로를 도시한 예시적인 회로도이다.
도 13을 참조하면, 몇몇 실시예들에 따른 NOR 논리 회로(2)는 제1 입력(A)에 의해 게이팅되는 트랜지스터들(P1, P4, 및 N1)과 제2 입력(B)에 의해 게이팅되는 트랜지스터들(P2, P3, 및 N3)과, 플로팅되는 트랜지스터들(N2 및 N4)을 포함한다.
트랜지스터들(P1, P2, P3, 및 P4)은 PMOS 트랜지스터이다. 또한, 트랜지스터들(N1, N2, N3, 및 N4)은 NMOS 트랜지스터이다.
트랜지스터들(N1과 N3)의 소스는 접지 전압(Vss)과 연결되며, 트랜지스터들(N1과 N3)의 드레인은 출력(Y)과 연결된다.
트랜지스터들(P1과 P2)는 서로 직렬로 연결된다. 더 자세히는, 트랜지스터(P2)의 드레인은 출력(Y)과 연결되며, 게이트는 제2 입력(B)을 수신 받으며, 소스는 트랜지스터(P1)의 드레인과 연결된다. 또한, 트랜지스터(P1)의 소스는 전원 전압(Vdd)과 연결되며, 게이트는 제1 입력(A)을 수신받으며, 드레인은 트랜지스터(N2)의 소스와 연결된다.
트랜지스터들(P3과 P4)는 서로 직렬로 연결된다. 더 자세히는, 트랜지스터(P4)의 드레인은 출력(Y)과 연결되며, 게이트는 제1 입력(A)을 수신 받으며, 소스는 트랜지스터(P3)의 드레인과 연결된다. 또한, 트랜지스터(P3)의 소스는 전원 전압(Vdd)과 연결되며, 게이트는 제2 입력(B)을 수신 받으며, 드레인은 트랜지스터(P4)의 소스와 연결된다.
이때, 트랜지스터들(N2와 N4)의 소스와 드레인은 모두 접지 전압(Vss)와 연결될 수 있다.
따라서, 플로팅된 트랜지스터들(N2와 N4)의 소스와 드레인 모두가 접지 전압(Vss)에 연결되어, 플로팅된 트랜지스터들(N2와 N4)의 안정성이 증가된다. 더 자세히는, 플로팅된 트랜지스터들(N2와 N4)의 소스와 드레인 모두가 접지 전압(Vss)에 연결되어, 출력 단자(Y)에서 바라본 출력 커패시턴스를 감소시킬 수 있다.
플로팅된 트랜지스터들(N2와 N4)의 소스와 드레인 모두가 접지 전압(Vss)에 연결되는 구조를 아래의 도 14의 레이아웃도를 통해 살펴본다.
도 14는 몇몇 실시예들에 따른 NOR 논리 회로를 도시한 예시적인 회로도이다.
도 14를 참조하면, 제1 방향(y)으로 연장되는 제1 액티브 영역(ACT1) 상에 PMOS 트랜지스터들(P1, P2, P3, 및 P4)이 형성될 수 있다. 또한, 제1 방향(y)으로 연장되고, 제1 액티브 영역(ACT1)과, 제2 방향(x)으로 이격하여 배치된 제2 액티브 영역(ACT2) 상에 NMOS 트랜지스터들(N1, N2, N3, 및 N4)이 형성될 수 있다.
참고적으로, 도시되진 않았지만, 제1 액티브 영역(ACT1) 상에 제1 액티브 영역(ACT1)으로부터 제3 방향(z)으로 돌출된 제1 액티브 핀이 형성될 수 있다. 또한, 제2 액티브 영역(ACT2) 상에 제2 액티브 영역(ACT2)으로부터 제3 방향(z)으로 돌출된 제2 액티브 핀이 형성될 수 있다. 제1 액티브 핀과 제2 액티브 핀은 서로 제2 방향(x)으로 이격되어 형성될 수 있다. 또한, 제1 액티브 핀과 제2 액티브 핀은 각각 제1 방향(y)으로 연장될 수 있다.
제1 액티브 영역(ACT1)은 p형 트랜지스터가 형성되는 영역일 수 있다. 제1 액티브 영역(ACT1)은 예를 들어, n형 불순물이 도핑된 웰 영역을 포함할 수 있다. 제2 액티브 영역(ACT2)은 n형 트랜지스터가 형성되는 영역일 수 있다. 제2 액티브 영역(ACT2)은 예를 들어, p형 불순물이 도핑된 웰 영역을 포함할 수 있다. 제1 액티브 영역(ACT1)과 제2 액티브 영역(ACT2)은 제2 방향(x)을 따라 서로 이격하여 배치될 수 있다.
제1 액티브 영역(ACT1)으로부터 제2 방향(x)의 상부엔 제1 전원 레일(10)이 배치될 수 있다. 또한, 제2 액티브 영역(ACT2)으로부터 제2 방향(x)의 하부엔 제2 전원 레일(20)이 배치될 수 있다. 제1 전원 레일(10)은 예를 들어, 전원 전압(Vdd)이 공급되는 전원 레일일 수 있다. 또한, 제2 전원 레일(20)은 예를 들어, 접지 전압(Vss)이 공급되는 접지 레일일 수 있다.
몇몇 실시예들에 따른 NOR 논리 회로(2)는 제2 방향(x)으로 연장되고, 제1 방향(y)으로 서로 이격하여 배치되는 복수의 게이트 구조체들(100, 102, 110, 120, 130, 및 132)과, 소스/드레인 컨택들(200, 210, 212, 220, 222, 230, 232, 240, 및 242)을 포함할 수 있다.
예를 들어, 제1 액티브 영역(ACT1) 상에 제2 방향(x)으로 연장된 제1 소스/드레인 컨택(200)을 중심으로, 다른 제2 방향(x)으로 연장된 소스/드레인 컨택들(210, 220, 230, 및 240)이 제1 방향(y)으로 서로 이격하여 배치될 수 있다.
또한, 예를 들어, 복수의 게이트 구조체들(100, 110, 120, 및 130)이 제2 방향(x)으로 연장되며, 제1 방향(y)으로 서로 이격하여 배치될 수 있다.
소스/드레인 컨택들(212, 222, 232, 및 242)은 각각 컨택 비아들(312, 322, 332, 및 342)을 통해, 제2 전원 레일(20)과 전기적으로 연결되어, 접지 전압(Vss)을 공급받을 수 있다.
즉, 제1 게이트 구조체(102)와 소스/드레인 컨택들(212, 및 232)이 도 13의 플로팅 트랜지스터(N4)를 구성할 수 있다. 또한, 제2 게이트 구조체(110)와 소스/드레인 컨택들(200, 및 212)이 도 13의 트랜지스터(N3)를 구성할 수 있다. 또한, 제3 게이트 구조체(120)와 소스/드레인 컨택들(200, 및 222)이 도 13의 트랜지스터(N1)를 구성할 수 있다. 또한, 제4 게이트 구조체(132)와 소스/드레인 컨택들(222, 및 242)이 도 13의 플로팅 트랜지스터(N2)를 구성할 수 있다.
즉, 트랜지스터들(N2와 N4)의 소스와 드레인은 모두 접지 전압(Vss)와 연결될 수 있다.
따라서, 플로팅된 트랜지스터들(N2와 N4)의 소스와 드레인 모두가 접지 전압(Vss)에 연결되어, 플로팅된 트랜지스터들(N2와 N4)의 안정성이 증가된다. 더 자세히는, 플로팅된 트랜지스터들(N2와 N4)의 소스와 드레인 모두가 접지 전압(Vss)에 연결되어, 출력 단자(Y)에서 바라본 출력 커패시턴스를 감소시킬 수 있다.
예를 들어, 제2 액티브 영역(ACT2) 상에 제2 방향(x)으로 연장된 소스/드레인 컨택(200)을 중심으로, 다른 제2 방향(x)으로 연장된 소스/드레인 컨택들(210, 220, 230, 및 240)이 제1 방향(y)으로 서로 이격하여 배치될 수 있다.
또한, 예를 들어, 복수의 게이트 구조체들(100, 110, 120, 및 130)이 제2 방향(x)으로 연장되며, 제1 방향(y)으로 서로 이격하여 배치될 수 있다.
소스/드레인 컨택들(230, 및 240)은 각각 컨택 비아들(330, 및 340)을 통해, 제1 전원 레일(10)과 전기적으로 연결되어, 전원 전압(Vdd)을 공급받을 수 있다.
즉, 제5 게이트 구조체(100)와 소스/드레인 컨택들(210, 및 230)이 도 13의 트랜지스터(N1)를 구성할 수 있다. 또한, 제2 게이트 구조체(110)와 소스/드레인 컨택들(210, 및 200)이 도 13의 트랜지스터(P2)를 구성할 수 있다. 또한, 제3 게이트 구조체(120)와 소스/드레인 컨택들(200, 및 220)이 도 13의 트랜지스터(P4)를 구성할 수 있다. 또한, 제6 게이트 구조체(130)와 소스/드레인 컨택들(220, 및 240)이 도 13의 트랜지스터(P3)를 구성할 수 있다.
제3 게이트 구조체(120)와 제5 게이트 구조체(100)는 각각 제1 입력 컨택 비아(1200)와 제2 입력 컨택 비아(1000)과 전기적으로 연결되어 제1 입력(A)을 수신 받을 수 있다. 더 자세히는, 제1 입력 컨택 비아(1200)와 제2 입력 컨택 비아(1000)가 제1 입력(A)을 수신 받는 메탈 라인(410)과 전기적으로 연결되고, 제1 입력 컨택 비아(1200)는 제1 입력(A)을 제3 게이트 구조체(120)에 전달하고, 제2 입력 컨택 비아(1000)는 제1 입력(A)을 제5 게이트 구조체(100)에 전달할 수 있다.
제2 게이트 구조체(110)와 제6 게이트 구조체(130)는 각각 제3 입력 컨택 비아(1100)와 제4 입력 컨택 비아(1300)과 전기적으로 연결되어 제2 입력(B)을 수신 받을 수 있다. 더 자세히는, 제3 입력 컨택 비아(1100)와 제4 입력 컨택 비아(1300)가 제2 입력(B)을 수신 받는 메탈 라인(420)과 전기적으로 연결되고, 제3 입력 컨택 비아(1100)는 제2 입력(B)을 제2 게이트 구조체(110)에 전달하고, 제4 입력 컨택 비아(1300)는 제2 입력(B)을 제6 게이트 구조체(130)에 전달할 수 있다.
몇몇 실시예들에 따른 NOR 논리 회로(2)는 제1 입력(A)과 제2 입력(B)에 대해 수행한 NOR 논리 연산에 대한 출력(Y)을 소스/드레인 컨택(200)을 통해 외부로 출력할 수 있다. 더 자세히는, 소스/드레인 컨택(200)은 출력 컨택 비아(300)와 전기적으로 연결되며, 출력 컨택 비아(300)와 전기적으로 연결된 메탈 라인(400)을 통해, 출력(Y)을 외부로 전달할 수 있다.
몇몇 실시예들에 따른 NOR 논리 회로(2)의 제3 방향(z)에 따른 층별 구조와, 단면 구조들은 상술된 도 4 내지 도 11의 설명이 적용될 수 있으므로, 설명을 생략한다.
도 15는 NAND 논리 회로와 NOR 논리 회로를 함께 도시한 도면이다.
도 15를 참조하면, 몇몇 실시예들에 따른 NAND 논리 회로(1)와 몇몇 실시예들에 따른 NOR 논리 회로(2)가 함께 구성된 집적 회로(3)가 제공될 수 있다.
예를 들어, 제1 NAND 입력(A1)과 제2 NAND 입력(B1)을 수신하여 NAND 출력(Y1)을 생성하는 NAND 논리 회로(1)와 제1 NOR 입력(A1)과 제2 NOR 입력(B2)을 수신하여 NOR 출력(Y2)을 생성하는 NOR 논리 회로(2)가 인접하여 구성될 수 있다.
이때, 몇몇 실시예들에 따른 NAND 논리 회로(1)와 몇몇 실시예들에 따른 NOR 논리 회로(2)의 플로팅 트랜지스터들(도 2의 P2 및 P4와, 도 13의 N2 및 N4)의 드레인과 소스단이 각각 전원 전압(Vdd)과 접지 전압(Vss)에 연결된 구조를 통해, NAND 논리 회로(1)와 NOR 논리 회로(2)의 결합 시, 면적을 줄일 수 있다. 몇몇 실시예들에 따른 NAND 논리 회로(1)와 몇몇 실시예들에 따른 NOR 논리 회로(2)가 공유하는 영역을 통해, NAND 논리 회로(1)와 NOR 논리 회로(2)의 결합 시, 면적을 줄일 수 있는 구조를 도 16 내지 도 22를 통해 살펴본다.
도 16은 NAND 논리 회로와 NOR 논리 회로를 함께 도시한 간략화된 도면이다.
이하에서는, 설명의 편의를 위해 몇몇 실시예들에 따른 NAND 논리 회로(1)와 몇몇 실시예들에 따른 NOR 논리 회로(2)를 함께 도시하는 도면에서는, 각각을 블록 처리해서 설명한다.
도 16을 참조하면, NAND 논리 회로(1)와 NOR 논리 회로(2)를 서로 공유하는 영역이 없이, 단순히 결합(3a)시키기만 한다면, 제1 방향(y)으로 가로 길이(L)를 갖는 면적을 차지할 수 있다.
따라서, 몇몇 실시예들에 따른 NAND 논리 회로(1)와 몇몇 실시예들에 따른 NOR 논리 회로(2) 사이에 공유하는 영역을 설정하여, 가로 길이(L)보다 더 작은 면적을 갖는 집적 회로를 설계할 수 있다.
이에 대해, 도 17 내지 도 22를 통해 설명한다.
도 17은 NAND 논리 회로와 NOR 논리 회로가 병합될 때, 몇몇 실시예들에 따른 NAND 논리 회로의 병합되는 영역을 설명하기 위한 예시적인 레이아웃도이다. 도 18은 NAND 논리 회로와 NOR 논리 회로가 병합될 때, 몇몇 실시예들에 따른 NOR 논리 회로의 병합되는 영역을 설명하기 위한 예시적인 레이아웃도이다.
참고적으로, 도 17의 NAND 논리 회로(1)의 레이아웃도는 도 3의 NAND 논리 회로(1)의 레이아웃도와 유사하고, 도 18의 NOR 논리 회로(2)의 레이아웃도는 도 14의 NOR 논리 회로(2)의 레이아웃도와 유사하므로, 중복되는 구체적인 설명들은 생략한다. 도 19는 NAND 논리 회로와 NOR 논리 회로를 함께 도시한 간략화된 도면이다.
도 17 내지 도 19를 참조하면, 예를 들어, 몇몇 실시예들에 따른 NAND 논리 회로(1)와 몇몇 실시예들에 따른 NOR 논리 회로(2)를 결합함에 있어서, NAND 논리 회로(1)의 머징 포인트(2a)와 NOR 논리 회로(2)의 머징 포인트(3a)가 서로 공유하도록 결합할 수 있다.
즉, NAND 논리 회로(1)의 트랜지스터(P4)가 NOR 논리 회로(2)의 트랜지스터(P1)의 소스/드레인 컨택(230)을 공유할 수 있다. 이는, NOR 논리 회로(2)의 트랜지스터(P1)가 NAND 논리 회로(1)의 트랜지스터(P4)의 소스/드레인 컨택(240)을 공유할 수 있음을 의미한다. 또한, NAND 논리 회로(1)의 트랜지스터(N4)가 NOR 논리 회로(2)의 트랜지스터(N2)의 소스/드레인 컨택(232)을 공유할 수 있다. 이는, NOR 논리 회로(2)의 트랜지스터(N2)가 NAND 논리 회로(1)의 트랜지스터(N4)의 소스/드레인 컨택(242)을 공유할 수 있음을 의미한다.
또 다른 예를 들어, 몇몇 실시예들에 따른 NAND 논리 회로(1)와 몇몇 실시예들에 따른 NOR 논리 회로(2)를 결합함에 있어서, NAND 논리 회로(1)의 머징 포인트(1a)와 NOR 논리 회로(2)의 머징 포인트(4a)가 서로 공유하도록 결합할 수 있다.
즉, NAND 논리 회로(1)의 트랜지스터(P2)가 NOR 논리 회로(2)의 트랜지스터(P3)의 소스/드레인 컨택(240)을 공유할 수 있다. 이는, NOR 논리 회로(2)의 트랜지스터(P3)가 NAND 논리 회로(1)의 트랜지스터(P2)의 소스/드레인 컨택(230)을 공유할 수 있음을 의미한다. 또한, NAND 논리 회로(1)의 트랜지스터(N4)가 NOR 논리 회로(2)의 트랜지스터(N4)의 소스/드레인 컨택(242) 을 공유할 수 있다. 이는, NOR 논리 회로(2)의 트랜지스터(N4)가 NAND 논리 회로(1)의 트랜지스터(N4)의 소스/드레인 컨택(232)을 공유할 수 있음을 의미한다.
상술한 바와 같이, 논리 회로들(1, 및 2)의 머징 포인트(1a, 2a, 3a, 및/또는 4a)를 이용하여, 논리 회로들(1, 및 2)을 결합(3b)하면, 도 19와 같이 제1 방향(y) 1CPP만큼이 줄어들 수 있다.
즉, 논리 회로들(1, 및 2)의 머징 포인트(1a, 2a, 3a, 및/또는 4a)를 이용하여, 논리 회로들(1, 및 2)을 결합(3b)함으로써, 제1 방향(y)으로의 길이가 가로 길이(L)보다 1CPP 줄어든 길이를 가질 수 있다.
도 20은 NAND 논리 회로와 NOR 논리 회로가 병합될 때, 몇몇 실시예들에 따른 NAND 논리 회로의 병합되는 영역을 설명하기 위한 예시적인 레이아웃도이다. 도 21은 NAND 논리 회로와 NOR 논리 회로가 병합될 때, 몇몇 실시예들에 따른 NOR 논리 회로의 병합되는 영역을 설명하기 위한 예시적인 레이아웃도이다. 도 22는 NAND 논리 회로와 NOR 논리 회로를 함께 도시한 간략화된 도면이다.
참고적으로, 도 20의 NAND 논리 회로(1)의 레이아웃도는 도 3의 NAND 논리 회로(1)의 레이아웃도와 유사하고, 도 21의 NOR 논리 회로(2)의 레이아웃도는 도 14의 NOR 논리 회로(2)의 레이아웃도와 유사하므로, 중복되는 구체적인 설명들은 생략한다.
도 20 내지 도 22를 참조하면, 예를 들어, 몇몇 실시예들에 따른 NAND 논리 회로(1)와 몇몇 실시예들에 따른 NOR 논리 회로(2)를 결합함에 있어서, NAND 논리 회로(1)의 머징 포인트(2b)와 NOR 논리 회로(2)의 머징 포인트(3b)가 서로 공유하도록 결합할 수 있다.
즉, NAND 논리 회로(1)의 트랜지스터(P4)가 NOR 논리 회로(2)의 트랜지스터(P1)의 소스/드레인 컨택(230)과 게이트 구조체(100)을 공유할 수 있다. 이는, NOR 논리 회로(2)의 트랜지스터(P1)가 NAND 논리 회로(1)의 트랜지스터(P4)의 소스/드레인 컨택(240)과 게이트 구조체(130)을 공유할 수 있음을 의미한다. 또한, NAND 논리 회로(1)의 트랜지스터(N4)가 NOR 논리 회로(2)의 트랜지스터(N2)의 소스/드레인 컨택(232)과 게이트 구조체(102)을 공유할 수 있다. 이는, NOR 논리 회로(2)의 트랜지스터(N2)가 NAND 논리 회로(1)의 트랜지스터(N4)의 소스/드레인 컨택(242)과 게이트 구조체(132)을 공유할 수 있음을 의미한다.
또 다른 예를 들어, 몇몇 실시예들에 따른 NAND 논리 회로(1)와 몇몇 실시예들에 따른 NOR 논리 회로(2)를 결합함에 있어서, NAND 논리 회로(1)의 머징 포인트(1b)와 NOR 논리 회로(2)의 머징 포인트(4b)가 서로 공유하도록 결합할 수 있다.
즉, NAND 논리 회로(1)의 트랜지스터(P2)가 NOR 논리 회로(2)의 트랜지스터(P3)의 소스/드레인 컨택(240)과 게이트 구조체(130)을 공유할 수 있다. 이는, NOR 논리 회로(2)의 트랜지스터(P3)가 NAND 논리 회로(1)의 트랜지스터(P2)의 소스/드레인 컨택(230)과 게이트 구조체(100)을 공유할 수 있음을 의미한다. 또한, NAND 논리 회로(1)의 트랜지스터(N4)가 NOR 논리 회로(2)의 트랜지스터(N4)의 소스/드레인 컨택(242)과 게이트 구조체(132)을 공유할 수 있다. 이는, NOR 논리 회로(2)의 트랜지스터(N4)가 NAND 논리 회로(1)의 트랜지스터(N4)의 소스/드레인 컨택(232)과 게이트 구조체(102)을 공유할 수 있음을 의미한다.
상술한 바와 같이, 논리 회로들(1, 및 2)의 머징 포인트(1b, 2b, 3b, 및/또는 4b)를 이용하여, 논리 회로들(1, 및 2)을 결합(3c)하면, 도 22와 같이 제1 방향(y) 2CPP만큼이 줄어들 수 있다.
즉, 논리 회로들(1, 및 2)의 머징 포인트(1b, 2b, 3b, 및/또는 4b)를 이용하여, 논리 회로들(1, 및 2)을 결합함으로써, 제1 방향(y)으로의 길이가 가로 길이(L)보다 2CPP 줄어든 길이를 가질 수 있다.
상술된 몇몇 실시예들에 따른 NAND 논리 회로와 NOR 논리 회로는 플로팅 게이트들(예를 들어, 도 2의 P2, 및 P4, 도 13의 N2, 및 N4)을 파워 게이팅 회로로 이용할 수 있다. 몇몇 실시예들에 따른 NAND 논리 회로와 NOR 논리 회로가 플로팅 게이트들(예를 들어, 도 2의 P2, 및 P4, 도 13의 N2, 및 N4)을 파워 게이팅 회로로 이용하는 구조 및 동작을 이하의 도 23 내지 도 26을 통해 살펴본다.
이하에서는, 상술된 설명과 중복된 설명은 생략하고 차이점을 중심으로 설명한다.
도 23은 파워 게이팅 회로를 포함하는 몇몇 실시예들에 따른 NAND 논리 회로를 도시한 예시적인 회로도이다.
도 23을 참조하면, 몇몇 실시예들에 따른 NAND 논리 회로(4)는 도 2의 NAND 논리 회로(1)와는 달리, 트랜지스터들(P2 및 P4)가 파워 게이팅 회로의 역할을 수행할 수 있다.
파워 게이팅 회로는, 트랜지스터들(P1 및 P3)에 발생할 수 있는 누설 전류를 줄이기 위한 회로로써, 파워 게이팅 회로 역할을 수행하는 트랜지스터들(P2 및 P4)는 트랜지스터들(P1 및 P3) 각각에 누설 전류가 발생하는 경우, 전류 흐름을 차단하는 역할을 수행할 수 있다.
트랜지스터들(P2 및 P4)는 별도의 파워 게이팅 전압(VPG)을 통해, 게이팅될 수 있다. 또한, 트랜지스터들(P2 및 P4)의 소스는 외부 전원 전압(Vdd_ext)과 연결될 수 있다. 트랜지스터(P2)의 드레인은 트랜지스터(P1)의 소스와 연결될 수 있다. 또한, 트랜지스터(P4)의 드레인은 트랜지스터(P3)의 소스와 연결될 수 있다.
즉, 별도의 구성이 필요한 파워 게이팅 회로를, 몇몇 실시예들에 따른 NAND 논리 회로(4)의 트랜지스터들(P2 및 P4)을 이용하여 구성함으로써, 파워 게이팅 회로를 포함한 NAND 논리 회로(4)를 포함하는 집적 회로의 면적을 줄일 수 있다.
도 2의 플로팅된 트랜지스터들(P2와 P4)을 파워 게이팅 회로로 구성하는 구조를 아래의 도 24의 레이아웃도를 통해 살펴본다.
도 24는 파워 게이팅 회로를 포함하는 몇몇 실시예들에 따른 NAND 논리 회로를 도시한 예시적인 레이아웃도이다.
도 24를 참조하면, 트랜지스터(P2)를 구성하는 소스/드레인 컨택(230)이 컨택 비아(2300)와 전기적으로 연결될 수 있다. 컨택 비아(2300)는 메탈 라인(430)과 전기적으로 연결되어 외부 전원 전압(Vdd_ext)을 제공받을 수 있다. 즉, 트랜지스터(P2)를 구성하는 소스/드레인 컨택(230)이 메탈 라인(430)으로부터 외부 전원 전압(Vdd_ext)을 공급받을 수 있다. 또한, 트랜지스터(P2)를 구성하는 게이트 구조체(100)가 외부 입력 컨택 비아(1000)와 전기적으로 연결될 수 있다. 외부 입력 컨택 비아(1000)는 메탈 라인(440)과 전기적으로 연결되어 파워 게이팅 전압(VPG)을 제공받을 수 있다. 즉, 트랜지스터(P2)를 구성하는 게이트 구조체(100)가 메탈 라인(440)으로부터 파워 게이팅 전압(VPG)을 공급받을 수 있다.
또한, 트랜지스터(P4)를 구성하는 소스/드레인 컨택(240)이 컨택 비아(2400)와 전기적으로 연결될 수 있다. 컨택 비아(2400)는 메탈 라인(430)과 전기적으로 연결되어 외부 전원 전압(Vdd_ext)을 제공받을 수 있다. 즉, 트랜지스터(P4)를 구성하는 소스/드레인 컨택(240)이 메탈 라인(430)으로부터 외부 전원 전압(Vdd_ext)을 공급받을 수 있다. 또한, 트랜지스터(P4)를 구성하는 게이트 구조체(130)가 외부 입력 컨택 비아(1300)와 전기적으로 연결될 수 있다. 외부 입력 컨택 비아(1300)는 메탈 라인(440)과 전기적으로 연결되어 파워 게이팅 전압(VPG)을 제공받을 수 있다. 즉, 트랜지스터(P4)를 구성하는 게이트 구조체(130)가 메탈 라인(440)으로부터 파워 게이팅 전압(VPG)을 공급받을 수 있다.
즉, 몇몇 실시예들에 따른 NAND 논리 회로(4)를 포함하는 직접 회로는, 별도의 파워 게이팅 회로를 위한 공간의 필요 없이, NAND 논리 회로(4)의 트랜지스터들(P2 및 P4)을 이용하여, 파워 게이팅 회로를 구성할 수 있다. 이를 통해, 파워 게이팅 회로를 포함하는 몇몇 실시예들에 따른 NAND 논리 회로(4)를 포함하는 직접 회로의 면적을 줄일 수 있다.
도 25는 파워 게이팅 회로를 포함하는 몇몇 실시예들에 따른 NOR 논리 회로를 도시한 예시적인 회로도이다.
도 25를 참조하면, 몇몇 실시예들에 따른 NOR 논리 회로(5)는 도 13의 NOR 논리 회로(2)와는 달리, 트랜지스터들(N2 및 N4)가 파워 게이팅 회로의 역할을 수행할 수 있다.
파워 게이팅 회로는, 트랜지스터들(N1 및 N3)에 발생할 수 있는 누설 전류를 줄이기 위한 회로로써, 파워 게이팅 회로 역할을 수행하는 트랜지스터들(N2 및 N4)는 트랜지스터들(N1 및 N3) 각각에 누설 전류가 발생하는 경우, 전류 흐름을 차단하는 역할을 수행할 수 있다.
트랜지스터들(N2 및 N4)는 별도의 파워 게이팅 전압(VPG)을 통해, 게이팅될 수 있다. 또한, 트랜지스터들(N2 및 N4)의 소스는 외부 접지 전압(Vss_ext)과 연결될 수 있다. 트랜지스터(N2)의 드레인은 트랜지스터(N1)의 소스와 연결될 수 있다. 또한, 트랜지스터(N4)의 드레인은 트랜지스터(N3)의 소스와 연결될 수 있다.
즉, 별도의 구성이 필요한 파워 게이팅 회로를, 몇몇 실시예들에 따른 NAND 논리 회로(5)의 트랜지스터들(N2 및 N4)을 이용하여 구성함으로써, 파워 게이팅 회로를 포함한 NAND 논리 회로(5)를 포함하는 집적 회로의 면적을 줄일 수 있다.
도 13의 플로팅된 트랜지스터들(P2와 P4)을 파워 게이팅 회로로 구성하는 구조를 아래의 도 26의 레이아웃도를 통해 살펴본다.
도 26은 파워 게이팅 회로를 포함하는 몇몇 실시예들에 따른 NOR 논리 회로를 도시한 예시적인 레이아웃도이다.
도 26을 참조하면, 트랜지스터(N4)를 구성하는 소스/드레인 컨택(232)이 컨택 비아(2320)와 전기적으로 연결될 수 있다. 컨택 비아(2320)는 메탈 라인(450)과 전기적으로 연결되어 외부 접지 전압(Vss_ext)을 제공받을 수 있다. 즉, 트랜지스터(N4)를 구성하는 소스/드레인 컨택(232)이 메탈 라인(450)으로부터 외부 접지 전압(Vss_ext)을 공급받을 수 있다. 또한, 트랜지스터(N4)를 구성하는 게이트 구조체(102)가 외부 입력 컨택 비아(1020)와 전기적으로 연결될 수 있다. 외부 입력 컨택 비아(1020)는 메탈 라인(460)과 전기적으로 연결되어 파워 게이팅 전압(VPG)을 제공받을 수 있다. 즉, 트랜지스터(N4)를 구성하는 게이트 구조체(102)가 메탈 라인(460)으로부터 파워 게이팅 전압(VPG)을 공급받을 수 있다.
또한, 트랜지스터(N2)를 구성하는 소스/드레인 컨택(242)이 컨택 비아(2420)와 전기적으로 연결될 수 있다. 컨택 비아(2420)는 메탈 라인(450)과 전기적으로 연결되어 외부 접지 전압(Vss_ext)을 제공받을 수 있다. 즉, 트랜지스터(N2)를 구성하는 소스/드레인 컨택(242)이 메탈 라인(450)으로부터 외부 접지 전압(Vss_ext)을 공급받을 수 있다. 또한, 트랜지스터(N2)를 구성하는 게이트 구조체(132)가 외부 입력 컨택 비아(1320)와 전기적으로 연결될 수 있다. 외부 입력 컨택 비아(1320)는 메탈 라인(460)과 전기적으로 연결되어 파워 게이팅 전압(VPG)을 제공받을 수 있다. 즉, 트랜지스터(N2)를 구성하는 게이트 구조체(132)가 메탈 라인(460)으로부터 파워 게이팅 전압(VPG)을 공급받을 수 있다.
즉, 몇몇 실시예들에 따른 NAND 논리 회로(5)를 포함하는 직접 회로는, 별도의 파워 게이팅 회로를 위한 공간의 필요 없이, NAND 논리 회로(5)의 트랜지스터들(N2 및 N4)을 이용하여, 파워 게이팅 회로를 구성할 수 있다. 이를 통해, 파워 게이팅 회로를 포함하는 몇몇 실시예들에 따른 NAND 논리 회로(5)를 포함하는 직접 회로의 면적을 줄일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 102, 110, 120, 130, 132: 게이트 구조체

Claims (10)

  1. 제1 입력에 의해 게이팅되고, 일단이 제1 전원 레일과 연결되며, 다른 일단이 출력과 연결되는 제1 트랜지스터;
    제2 입력에 의해 게이팅되고, 일단이 상기 제1 전원 레일과 연결되며, 다른 일단이 상기 출력과 연결되는 제2 트랜지스터;
    플로팅되는 제3 트랜지스터와 제4 트랜지스터로서, 상기 제3 트랜지스터와 상기 제4 트랜지스터의 일단이 모두 상기 제1 전원 레일과 연결되며, 상기 제3 트랜지스터와 상기 제4 트랜지스터의 다른 일단이 모두 제3 전원 레일과 연결되는 제3 트랜지스터와 제4 트랜지스터;
    상기 제1 입력에 의해 게이팅되고, 일단이 제2 전원 레일과 연결되는 제5 트랜지스터;
    상기 제2 입력에 의해 게이팅되고, 일단이 상기 제2 전원 레일과 연결되는 제6 트랜지스터;
    상기 제5 트랜지스터와 직렬로 연결되며, 상기 제2 입력에 의해 게이팅되며, 다른 일단이 상기 출력과 연결되는 제7 트랜지스터; 및
    상기 제6 트랜지스터와 직렬로 연결되며, 상기 제1 입력에 의해 게이팅되며, 다른 일단이 상기 출력과 연결되는 제8 트랜지스터를 포함하는 집적 회로.
  2. 제 1항에 있어서,
    상기 제1 전원 레일과 상기 제3 전원 레일은 전원 전압을 공급받고,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 그리고 상기 제4 트랜지스터는 모두 PMOS 트랜지스터인 집적 회로.
  3. 제 1항에 있어서,
    상기 제1 전원 레일과 상기 제3 전원 레일은 접지 전압을 공급받고,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 그리고 상기 제4 트랜지스터는 모두 NMOS 트랜지스터인 집적 회로.
  4. 제 1항에 있어서,
    상기 제1 전원 레일은 전원 전압을 공급받고,
    상기 제2 전원 레일은 접지 전압을 공급받고,
    상기 제3 전원 레일은 외부 전원 전압을 공급받는 집적 회로.
  5. 제 4항에 있어서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 그리고 상기 제4 트랜지스터는 모두 PMOS 트랜지스터인 집적 회로.
  6. 제 1항에 있어서,
    상기 제1 전원 레일은 전원 전압을 공급받고,
    상기 제2 전원 레일은 접지 전압을 공급받고,
    상기 제3 전원 레일은 외부 접지 전압을 공급받는 집적 회로.
  7. 제 6항에 있어서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 그리고 상기 제4 트랜지스터는 모두 PMOS 트랜지스터인 집적 회로.
  8. 제1 방향으로 연장되는 제1 액티브 영역;
    상기 제1 액티브 영역과, 상기 제1 방향과 교차하는 제2 방향으로 이격하며, 상기 제1 방향으로 연장되는 제2 액티브 영역;
    상기 제1 액티브 영역과 상기 제2 액티브 영역 상에, 상기 제2 방향으로 연장되는 제1 소스/드레인 컨택;
    상기 제1 소스/드레인 컨택과 전기적으로 연결되어, 출력 전압을 생성하는 출력 컨택 비아;
    상기 제1 소스/드레인 컨택과 상기 제1 방향으로 이격하며, 상기 제2 방향으로 연장되고, 상기 제1 액티브 영역과 상기 제2 액티브 영역 상에 배치되는 제1 게이트 구조체;
    상기 제1 소스/드레인 컨택과 상기 제1 방향으로 이격하며, 상기 제2 방향으로 연장되고, 상기 제1 액티브 영역과 상기 제2 액티브 영역 상에 배치되는 제2 게이트 구조체;
    상기 제1 게이트 구조체와 상기 제1 방향으로 이격하며, 상기 제2 방향으로 연장되며, 상기 제2 방향으로 서로 이격하여 배치되는 제2 소스/드레인 컨택과 제3 소스/드레인 컨택;
    상기 제2 게이트 구조체와 상기 제1 방향으로 이격하며, 상기 제2 방향으로 연장되며, 상기 제2 방향으로 서로 이격하여 배치되는 제4 소스/드레인 컨택과 제5 소스/드레인 컨택;
    상기 제2 소스/드레인 컨택과, 상기 제3 소스/드레인 컨택과 상기 제1 방향으로 이격하며, 상기 제2 방향으로 연장되며, 상기 제2 방향으로 서로 이격하여 배치되는 제3 게이트 구조체와 제4 게이트 구조체;
    상기 제4 소스/드레인 컨택과, 상기 제5 소스/드레인 컨택과 상기 제1 방향으로 이격하며, 상기 제2 방향으로 연장되며, 상기 제2 방향으로 서로 이격하여 배치되는 제5 게이트 구조체와 제6 게이트 구조체;
    상기 제3 게이트 구조체와, 상기 제4 게이트 구조체와 상기 제1 방향으로 이격하며, 상기 제2 방향으로 연장되며, 상기 제2 방향으로 서로 이격하여 배치되는 제6 소스/드레인 컨택과 제7 소스/드레인 컨택; 및
    상기 제5 게이트 구조체와, 상기 제6 게이트 구조체와 상기 제1 방향으로 이격하며, 상기 제2 방향으로 연장되며, 상기 제2 방향으로 서로 이격하여 배치되는 제8 소스/드레인 컨택과 제9 소스/드레인 컨택을 포함하되,
    상기 제4 게이트 구조체는 제1 입력 컨택 비아와 전기적으로 연결되어 제1 입력을 전송받고,
    상기 제2 게이트 구조체는 제2 입력 컨택 비아와 전기적으로 연결되어 상기 제1 입력을 전송받고,
    상기 제1 게이트 구조체는 제3 입력 컨택 비아와 전기적으로 연결되어 제2 입력을 전송받고,
    상기 제6 게이트 구조체는 제4 입력 컨택 비아와 전기적으로 연결되어 상기 제2 입력을 전송받고,
    상기 제2 소스/드레인 컨택과 상기 제4 소스/드레인 컨택은 제1 전원 레일과 전기적으로 연결되고,
    상기 제7 소스/드레인 컨택과 상기 제9 소스/드레인 컨택은 제2 전원 레일과 전기적으로 연결되고,
    상기 제6 소스/드레인 컨택과 상기 제8 소스/드레인 컨택은 제3 전원 레일과 전기적으로 연결되는 집적 회로.
  9. 제1 입력과 제2 입력을 수신받아 논리 연산을 수행해, 출력을 생성하는 논리 회로를 포함하는 집적회로로서,
    상기 논리 회로는,
    제1 입력에 의해 게이팅되고, 일단이 제1 전원 레일과 연결되며, 다른 일단이 출력과 연결되는 제1 트랜지스터;
    제2 입력에 의해 게이팅되고, 일단이 상기 제1 전원 레일과 연결되며, 다른 일단이 상기 출력과 연결되는 제2 트랜지스터;
    플로팅되는 제3 트랜지스터와 제4 트랜지스터로서, 상기 제3 트랜지스터와 상기 제4 트랜지스터의 일단이 모두 상기 제1 전원 레일과 연결되며, 상기 제3 트랜지스터와 상기 제4 트랜지스터의 다른 일단이 모두 제3 전원 레일과 연결되는 제3 트랜지스터와 제4 트랜지스터;
    상기 제1 입력에 의해 게이팅되고, 일단이 제2 전원 레일과 연결되는 제5 트랜지스터;
    상기 제2 입력에 의해 게이팅되고, 일단이 상기 제2 전원 레일과 연결되는 제6 트랜지스터;
    상기 제5 트랜지스터와 직렬로 연결되며, 상기 제2 입력에 의해 게이팅되며, 다른 일단이 상기 출력과 연결되는 제7 트랜지스터; 및
    상기 제6 트랜지스터와 직렬로 연결되며, 상기 제1 입력에 의해 게이팅되며, 다른 일단이 상기 출력과 연결되는 제8 트랜지스터를 포함하는 집적 회로.
  10. 제 9항에 있어서,
    상기 논리 회로는 NAND 논리 회로, NOR 논리 회로, 및 파워 게이팅 회로 중 적어도 하나를 포함하는 집적 회로.
KR1020210143276A 2021-10-26 2021-10-26 집적된 표준 셀 구조를 포함하는 집적 회로 KR20230059269A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020210143276A KR20230059269A (ko) 2021-10-26 2021-10-26 집적된 표준 셀 구조를 포함하는 집적 회로
US17/735,607 US20230125996A1 (en) 2021-10-26 2022-05-03 Integrated circuit including integrated standard cell structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210143276A KR20230059269A (ko) 2021-10-26 2021-10-26 집적된 표준 셀 구조를 포함하는 집적 회로

Publications (1)

Publication Number Publication Date
KR20230059269A true KR20230059269A (ko) 2023-05-03

Family

ID=86057567

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210143276A KR20230059269A (ko) 2021-10-26 2021-10-26 집적된 표준 셀 구조를 포함하는 집적 회로

Country Status (2)

Country Link
US (1) US20230125996A1 (ko)
KR (1) KR20230059269A (ko)

Also Published As

Publication number Publication date
US20230125996A1 (en) 2023-04-27

Similar Documents

Publication Publication Date Title
CN109786369B (zh) 包括标准单元的半导体器件
US9755079B2 (en) Semiconductor devices including insulating gates and methods for fabricating the same
KR102045212B1 (ko) 반도체 장치 및 그 제조 방법
US7919792B2 (en) Standard cell architecture and methods with variable design rules
US20150340083A1 (en) Dual-port sram connection structure
US11735592B2 (en) Integrated circuit including integrated standard cell structure
US20210272904A1 (en) Semiconductor integrated circuit device
US20200194419A1 (en) Semiconductor device
US20210305278A1 (en) Semiconductor integrated circuit device
US11626516B2 (en) Integrated circuitry including vertical channel structure and layout method of the same
US20190172841A1 (en) Semiconductor integrated circuit device
US11688737B2 (en) Integrated circuit devices including vertical field-effect transistors
US20230268336A1 (en) Semiconductor device
US20210320065A1 (en) Semiconductor integrated circuit device
US20230094036A1 (en) Semiconductor devices having improved electrical interconnect structures
US11916057B2 (en) Semiconductor integrated circuit device
US20210366902A1 (en) Semiconductor integrated circuit device
CN110326099B (zh) 半导体集成电路装置
CN111033720B (zh) 半导体集成电路装置
KR100665842B1 (ko) 반도체 메모리 장치에서의 컬럼 패쓰 회로 배치구조
KR20230059269A (ko) 집적된 표준 셀 구조를 포함하는 집적 회로
US20210167090A1 (en) Integrated circuits including integrated standard cell structure
US8994098B2 (en) Semiconductor device including pillar transistors
KR20210053651A (ko) 집적된 표준 셀 구조를 포함하는 집적 회로
US20230343788A1 (en) Integrated circuit including integrated standard cell structure