KR20210053651A - 집적된 표준 셀 구조를 포함하는 집적 회로 - Google Patents

집적된 표준 셀 구조를 포함하는 집적 회로 Download PDF

Info

Publication number
KR20210053651A
KR20210053651A KR1020190139527A KR20190139527A KR20210053651A KR 20210053651 A KR20210053651 A KR 20210053651A KR 1020190139527 A KR1020190139527 A KR 1020190139527A KR 20190139527 A KR20190139527 A KR 20190139527A KR 20210053651 A KR20210053651 A KR 20210053651A
Authority
KR
South Korea
Prior art keywords
wiring
type
type transistor
transistor
wiring line
Prior art date
Application number
KR1020190139527A
Other languages
English (en)
Inventor
유현규
김인겸
양기용
유지수
임진영
정학철
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190139527A priority Critical patent/KR20210053651A/ko
Priority to US16/888,677 priority patent/US11244961B2/en
Priority to CN202011192165.5A priority patent/CN112786583A/zh
Publication of KR20210053651A publication Critical patent/KR20210053651A/ko
Priority to US17/561,887 priority patent/US11973081B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11809—Microarchitecture
    • H01L2027/11811—Basic cell P to N transistor count
    • H01L2027/11812—4-T CMOS basic cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11809—Microarchitecture
    • H01L2027/11811—Basic cell P to N transistor count
    • H01L2027/1182—8-T CMOS basic cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11809—Microarchitecture
    • H01L2027/11859—Connectibility characteristics, i.e. diffusion and polysilicon geometries
    • H01L2027/11866—Gate electrode terminals or contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11875—Wiring region, routing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11881—Power supply lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11883—Levels of metallisation
    • H01L2027/11887—Three levels of metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

표준 셀을 포함하는 집적 회로가 개시된다. 몇몇 실시예에 따른 집적 회로는 집적된 제1 p형 트랜지스터, 제1 n형 트랜지스터, 제3 n형 트랜지스터 및 제3 p형 트랜지스터를 포함하는 제1 표준셀, 집적된 제2 p형 트랜지스터, 제2 n형 트랜지스터, 제4 n형 트랜지스터 및 제4 p형 트랜지스터를 포함하는 제2 표준셀 및 제1 및 제2 표준셀 위에 배치되어 표준셀들을 서로 연결하는 복수의 배선층을 포함하고, 제1 p형 트랜지스터의 소스 컨택과 제2 p형 트랜지스터의 소스 컨택은 복수의 배선층을 통해 공유되고, 제3 p형 트랜지스터의 소스 컨택과 제4 p형 트랜지스터의 소스 컨택은 복수의 배선층을 통해 공유된다.

Description

집적된 표준 셀 구조를 포함하는 집적 회로{Integrated Circuit including integrated standard cell structure}
본 발명은 집적된 표준 셀 구조를 포함하는 집적 회로에 관한 것이다.
집적 회로는 표준 셀들을 기반으로 설계될 수 있다. 구체적으로, 집적 회로를 정의하는 데이터에 따라 표준 셀들을 배치하고, 배치된 표준 셀들을 라우팅함으로써 집적 회로의 레이아웃을 생성할 수 있다. 이와 같은 표준 셀은 기다자인되어(predesigned), 셀 라이브러리에 보관되어 있다.
반도체 제조 공정이 미세화됨에 따라, 표준 셀 내에 패턴들의 사이즈가 감소할 수 있고, 표준 셀의 사이즈도 감소할 수 있다.
본 발명이 해결하려는 과제는, 복수의 배선층으로 트랜지스터의 소스 단을 라우팅함으로써, 레이아웃의 집적도를 향상시키고, 설계된 반도체 장치의 성능 및 신뢰성을 개선할 수 있는 집적 회로를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 과제를 해결하기 위한 본 발명의 집적 회로의 몇몇 실시예는 집적된 제1의 제1형 트랜지스터, 제1의 제2형 트랜지스터, 제3의 제2형 트랜지스터 및 제3의 제1형 트랜지스터를 포함하는 제1 표준셀, 집적된 제2의 제1형 트랜지스터, 제2의 제2형 트랜지스터, 제4의 제2형 트랜지스터 및 제4의 제1형 트랜지스터를 포함하는 제2 표준셀 및 제1 및 제2 표준셀 위에 배치되어 표준셀들을 서로 연결하는 복수의 배선층을 포함하고, 제1의 제1형 트랜지스터의 소스 컨택과 제2의 제1형 트랜지스터의 소스 컨택은 상기 복수의 배선층을 통해 공유되고, 제3의 제1형 트랜지스터의 소스 컨택과 제4의 제1형 트랜지스터의 소스 컨택은 상기 복수의 배선층을 통해 공유된다.
상술한 과제를 해결하기 위한 본 발명의 집적 회로의 몇몇 실시예는 집적된 제1 p형 트랜지스터와 제1 n형 트랜지스터를 포함하는 제1 표준셀, 제1 표준셀에 인접하여 배치되고, 집적된 제2 p형 트랜지스터와 제2 n형 트랜지스터를 포함하는 제2 표준셀, 제1 및 제2 표준셀 위에 배치되어 표준셀들을 서로 연결하는 복수의 배선층을 포함하고, 제1 p형 트랜지스터의 소스 컨택과 제2 p형 트랜지스터의 소스 컨택은 배선층을 통해 연결되며, 제1 p형 트랜지스터의 드레인 컨택과 제1 n형 트랜지스터의 드레인 컨택은 배선층을 통해 연결되고, 배선층은 순차적으로 적층되는, 제1 배선층, 제2 배선층 및 제3 배선층을 포함하고, 제2 배선층의 배선라인은 제1 및 제2 표준셀의 노말 소오스/드레인 컨택과 서로 평행하게 배치되고, 제1 및 제3 배선층의 배선라인은 제2 배선층에 수직한 방향으로 배치된다.
상술한 과제를 해결하기 위한 본 발명의 집적 회로의 몇몇 실시예는 집적된 제1의 제1형 트랜지스터와 제1의 제2형 트랜지스터를 포함하는 제1 표준셀, 제1 방향으로 제1 표준셀에 인접하여 배치되고, 집적된 제2의 제1형 트랜지스터와 제2의 제2형 트랜지스터를 포함하는 제2 표준셀, 제2 방향으로 제1 표준셀에 인접하여 배치되고, 집적된 제3의 제1형 트랜지스터와 제3의 제2형 트랜지스터를 포함하는 제3 표준셀 및 제1 내지 제3 표준셀 상에 형성되어, 표준셀들에 전원전압을 공급하고 입력신호에 따른 출력신호를 출력하는 복수의 배선층을 포함하고, 제1의 제1형 트랜지스터의 소스 컨택 및 제2의 제1 트랜지스터의 소스 컨택은 서로 독립적으로 배치되고, 복수의 배선층은 제1의 제1형 트랜지스터의 소스 컨택 및 제2의 제1형 트랜지스터의 소스 컨택 각각이 공유되도록 연결하여 전원전압을 인가한다.
도 1 내지 도 13은 몇몇 실시예들에 따른 집적 회로를 설명하기 위한 도면들이다.
도 14 내지 도 17은 몇몇 실시예들에 따른 집적 회로를 설명하기 위한 도면들이다.
이하의 설명에서, 기판(도 2의 100), 예를 들어 반도체 기판 상에 형성된 다양한 실시예들의 집적 회로가 제공된다. 집적 회로는 다양한 표준 셀들이 포함된 레이아웃을 갖는다. 표준 셀은 개별적인 집적 회로 디자인에 반복적으로 사용하기 위해 기디자인된(predesigned) 집적 회로 구조들이다. 효과적인 집적 회로 다자인 레이아웃들은 다양한 기디자인된 표준 셀과, 회로의 성능을 강화하고 회로 면적을 줄이기 위해 표준 셀을 배치에 관한 기정의된(predefined) 법칙을 포함할 수 있다.
몇몇 실시예들에 따른 집적 회로는 기정의된 법칙에 의해 집적 회로 레이아웃에 배치된 하나 이상의 표준 셀을 포함할 수 있다. 이런 표준 셀은 집적 회로 디자인에 반복적으로 사용된다. 그러므로, 표준 셀은 제조 기술에 따라 기디자인 되어, 표준 셀 라이브러리에 저장된다. 집적 회로 디자이너는 이와 같은 표준 셀을 검색하여 집적 회로 다자인에 포함시키고, 기정의된 배치 법칙에 따라 집적 회로 레이아웃에 배치시킬 수 있다.
표준 셀은 인버터, AND, NAND, OR, XOR 및 NOR와 같이, 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 및 시스템 온 칩(SOC) 디자인과 같이 전자 기기를 위한 디지털 회로 디자인에 자주 사용되는 다양한 기본 회로 장치를 포함할 수 있다. 표준 셀은 플립 플롭(flip-flop)과 랫치(latch)처럼 회로 블록에 자주 사용되는 다른 것을 포함할 수도 있다.
도 1 내지 도 13은 몇몇 실시예들에 따른 집적 회로를 설명하기 위한 도면들이다.
도 1은 FEOL(Front-End-Of-Line)까지 나타낸 몇몇 실시예들에 따른 집적 회로의 상면도이다. 도 2는 도 1의 A - A를 따라 절단한 단면도이다. 도 3은 B - B를 따라 절단한 단면도이다. 도 4는 도 1의 C - C를 따라 절단한 단면도이다. 참고적으로, 도 4에서, X - X 및 Y - Y는 절단한 방향을 의미할 수 있다. 도 5는 MOL(Middle-Of-Line)까지 나타낸 몇몇 실시예들에 따른 집적 회로의 상면도이다. 도 6a 및 도 6b는 각각 도 5의 D - D'을 따라 절단한 단면도이다. 도 7a 및 도 7b는 도 5의 소오스/드레인 컨택(170, 170_1)을 제2 방향(Y)으로 절단하여 보일 수 있는 다양한 도면들이다. 도 8 내지 도 10은 MOL(Middle-Of-Line)부터 BEOL(Back-End-Of-Line)까지 나타낸 몇몇 실시예들에 따른 집적 회로의 상면도이다. 도 11a 및 도 11b는 도 10의 G - G' 및 H - H'를 따라 절단한 예시적인 다른 단면도이다. 도 12는 도 10의 E-E'를 따라 절단한 단면도이다. 도 13은 도 10의 F-F'를 절단한 단면도이다.
도 1 내지 도 13을 참고하면, 몇몇 실시예들에 따른 집적 회로는 제1 표준셀, 제2 표준셀을 포함할 수 있다. 도 1에서 X방향으로 인접한 2개의 표준 셀(20, 22)은 절연 게이트(150)을 기준으로 구분할 수 있다.
기판(100)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
도 1 및 도 12를 참고하면, 제1 활성 영역(112 상단) 및 제3 활성 영역(112 하단)은 제1 방향(X)을 따라 정의될 수 있다. 제1 활성 영역(112 상단) 및 제3 활성 영역(112 하단)은 깊은 트렌치(DT)에 의해 정의될 수 있다. 제1 활성 영역(112 상단) 및 제3 활성 영역(112 하단)은 p형 트랜지스터가 형성되는 영역일 수 있다. 제1 활성 영역(112 상단) 및 제3 활성 영역(112 하단)은 예를 들어, n형 불순물이 도핑된 웰 영역을 포함할 수 있다.
제1 활성 영역(112 상단) 및 제3 활성 영역(112 하단)은 제1 하부 활성 영역(112B)과, 제1 상부 활성 영역(112U)과, 제1 나노 시트(112NS)를 포함할 수 있다. 제1 하부 활성 영역(112B)는 깊은 트렌치(DT)에 의해 측벽이 정의될 수 있다. 제1 상부 활성 영역(112U)은 제1 하부 활성 영역(112B)으로부터 돌출된 핀 모양을 가질 수 있다. 제1 상부 활성 영역(112U)은 깊은 트렌치(DT)보다 얕은 트렌치에 의해 측벽이 정의될 수 있다. 제1 나노 시트(112NS)는 제1 상부 활성 영역(112U)과 이격되어 배치될 수 있다. 제1 나노 시트(112NS)는 2개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제2 활성 영역(114)은 제1 방향(X)을 따라 정의될 수 있다. 제2 활성 영역(114)은 제1 활성 영역(112)과 제2 방향(Y)으로 이격되어 정의될 수 있다. 제1 활성 영역(112) 및 제2 활성 영역(114)은 깊은 트렌치(DT)에 의해 분리될 수 있다. 제2 활성 영역(114)은 n형 트랜지스터가 형성되는 영역일 수 있다. 제2 활성 영역(114)은 예를 들어, p형 불순물이 도핑된 웰 영역을 포함할 수 있다.
제2 활성 영역(114)은 제2 하부 활성 영역(114B)과, 제2 상부 활성 영역(114U)과, 제2 나노 시트(114NS)를 포함할 수 있다. 제2 하부 활성 영역(114B)는 깊은 트렌치(DT)에 의해 측벽이 정의될 수 있다. 제2 상부 활성 영역(114U)은 제2 하부 활성 영역(114B)으로부터 돌출된 핀 모양을 가질 수 있다. 제2 상부 활성 영역(114U)은 깊은 트렌치(DT)보다 얕은 트렌치에 의해 측벽이 정의될 수 있다. 제2 나노 시트(114NS)는 제2 상부 활성 영역(114U)과 이격되어 배치될 수 있다. 제2 나노 시트(114NS)는 2개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
표준셀 각각은 제1 활성 영역(112)과, 제2 활성 영역(114), 제3 활성 영역(112)을 포함할 수 있다.
활성 영역 분리막(105)은 기판(100) 상에 형성될 수 있다. 활성 영역 분리막(105)은 제1 활성 영역(112)과 제2 활성 영역(114) 사이, 제2 활성 영역(114)과 제3 활성 영역(112) 사이를 가로지를 수 있다. 활성 영역 분리막(105)은 제1 방향(X)으로 연장될 수 있다. 활성 영역 분리막(105)은 제1 활성 영역(112) 및 제2 활성 영역(114)을 구분하는 깊은 트렌치(DT)를 채울 수 있다.
셀 분리막(106)은 기판(100) 상에 형성될 수 있다. 셀 분리막(106)은 제1 활성 영역(112), 제2 활성 영역(114) 및 제3 활성 영역(112)을 구분하는 깊은 트렌치(DT)를 채울 수 있다. 셀 분리막(106)은 제1 내지 제2 표준 셀의 경계를 따라 제1 방향(X)으로 연장될 수 있다. 활성 영역 분리막(105) 및 셀 분리막(106)은 각각 절연 물질을 포함할 수 있다.
활성 영역 분리막(105)과, 셀 분리막(106)은 제1 활성 영역(112), 제2 활성 영역(114) 및 제3 활성 영역(112)을 정의하는 깊은 트렌치(DT)를 채우는 절연 물질을 포함할 수 있다. 이하의 설명에서, 활성 영역 분리막(105)은 하나의 셀에 포함된 제1 활성 영역(112) 및 제2 활성 영역(114) 사이, 제2 활성 영역(114) 및 제3 활성 영역(112) 사이에 배치된 절연 물질막일 수 있다. 즉, 활성 영역 분리막(105)은 셀 내부에 배치되는 절연 물질막인 것으로 설명할 수 있다. 셀 분리막(106)은 셀 내부에 배치되는 것이 아니고, 셀 경계 중 제1 방향(X)으로 연장되는 셀 경계를 따라 연장되는 절연 물질막일 수 있다. 즉, 셀 분리막(106)은 셀 경계를 따라 배치되는 절연 물질막인 것으로 설명할 수 있다.
몇몇 실시예들에 따른 집적 회로는 복수의 게이트 스택들(120)과, 복수의 절연 게이트들(150)을 포함할 수 있다. 게이트 스택(120)과, 절연 게이트(150)는 각각 제2 방향(Y)을 따라 연장될 수 있다. 게이트 스택(120)과, 절연 게이트(150)는 제1 방향(X)으로 인접하여 배치될 수 있다.
일 예로, 제1 방향(X)으로 인접하여 배치되는 게이트 스택(120)과 게이트 스택(120)은 1CPP(contacted poly pitch)만큼 이격될 수 있다. 다른 예로, 인접하는 게이트 스택(120)과 절연 게이트(150)는 1CPP만큼 이격될 수 있다.
예를 들어, 인접하는 제1 게이트 스택과 제2 게이트 스택이 있다고 가정하자. 제2 방향(Y)으로 연장되는 제1 게이트 스택의 중심선과, 제2 방향(Y)으로 연장되는 제2 게이트 스택의 중심선 사이의 거리가 1CPP이면, 제1 게이트 스택과 제2 게이트 스택 사이에, 다른 게이트 스택 또는 절연 게이트는 배치되지 않는 것을 의미할 수 있다.
게이트 스택(120)과, 절연 게이트(150)는 각각 제1 활성 영역(112) 및 제2 활성 영역(114), 제3 활성 영역(112)에 걸쳐 배치될 수 있다. 게이트 스택(120)과, 절연 게이트(150)는 활성 영역 분리막(105)을 가로지를 수 있다. 게이트 스택(120)의 일부와, 절연 게이트(150)의 일부는 각각 셀 분리막(106) 상으로 연장될 수 있다.
게이트 스택(120)은 게이트 전극(122)과, 게이트 절연막(124)과, 게이트 스페이서(126)와, 게이트 캡핑막(128)을 포함할 수 있다. 경우에 따라, 게이트 스택(120)은 게이트 캡핑막(128)을 포함하지 않을 수 있다. 게이트 스페이서(126)는 게이트 절연막(124) 및 게이트 전극(122)이 형성될 수 있는 게이트 트렌치를 정의할 수 있다. 게이트 스페이서(126)는 예를 들어, 절연 물질을 포함할 수 있다. 게이트 절연막(124)은 제1 나노 시트(112NS)의 둘레를 따라 형성될 수 있다. 도시되지 않았지만, 게이트 절연막(124)은 제2 나노 시트의 둘레를 따라 형성될 수 있다. 게이트 절연막(124)은 예를 들어, 실리콘 산화물 또는 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 실리콘 산화물보다 유전 상수가 큰 물질일 수 있다. 게이트 전극(122)은 게이트 절연막(124) 상에 형성될 수 있다. 게이트 전극(122)은 제1 나노 시트(112NS)를 감쌀 수 있다. 도시되지 않았지만, 게이트 전극(122)은 제2 나노 시트를 감쌀 수 있다. 게이트 전극(122)은 예를 들어, 금속(2개 이상의 금속을 포함하는 금속 합금을 포함하는 의미이다.), 금속 질화물, 금속 탄화물, 금속 실리사이드, 반도체 물질 중 적어도 하나를 포함할 수 있다. 게이트 캡핑막(128)은 게이트 전극(122) 상에 배치될 수 있다. 게이트 캡핑막(128)은 예를 들어, 절연 물질을 포함할 수 있다.
절연 게이트(150)는 제1 및 제3 활성 영역(112)의 적어도 일부와, 제2 활성 영역(114)의 적어도 일부를 분리시킬 수 있다. 절연 게이트(150)는 제1 및 제3 활성 영역(112) 중 제1 상부 활성 영역(112U)을 분리할 수 있다. 절연 게이트(150)는 제1 및 제3 활성 영역(112) 중 제1 하부 활성 영역(112B)의 일부를 분리하는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 인접하는 소자의 전기적 분리를 위해, 절연 게이트(150)는 제1 하부 활성 영역(112B)을 전체적으로 분리시킬 수 있다. 도시되지 않았지만, 절연 게이트(150)는 제2 활성 영역(114) 중 제2 상부 활성 영역(114U)을 분리하고, 제2 하부 활성 영역(114B)의 일부를 분리할 수 있다. 절연 게이트(150)를 형성하는 제조 공정을 고려하면, 제1 활성 영역(112)의 적어도 일부와, 제2 활성 영역(114)의 적어도 일부를 제거한 후, 제1 활성 영역(112) 및 제2 활성 영역(114)이 제거된 부분에 절연 물질이 채워진다. 이를 통해, 절연 게이트(150)가 형성될 수 있다. 따라서, 절연 게이트(150)의 측벽의 일부는 제1 활성 영역(112) 및 제2 활성 영역(114)과 접촉할 수 있다. 절연 게이트(150)의 측벽의 일부는 제1 활성 영역(112) 및 제2 활성 영역(114)에 포함된 반도체 물질막과 접촉할 수 있다.
절연 게이트(150)는 활성 영역 분리막(105)을 가로지를 수 있다. 절연 게이트(150)는 활성 영역 분리막(105) 상에 배치될 수 있다. 절연 게이트(150)의 일부는 활성 영역 분리막(105) 내로 만입될 수 있다. 절연 게이트(150)를 형성하는 과정에서, 활성 영역 분리막(105)의 일부가 제거될 수도 있다. 이로 인해, 절연 게이트(150)의 일부는 활성 영역 분리막(105) 내로 만입될 수 있다. 절연 게이트(150)의 측벽에는 게이트 스페이서(126)가 배치될 수 있다. 절연 게이트(150)는 예를 들어, 절연 물질을 포함할 수 있다. 절연 게이트(150)는 단일막인 것으로 도시하였지만, 이에 제한되는 것은 아니다.
몇몇 실시예들에 따른 집적 회로에서, 절연 게이트(150) 중 적어도 일부는 제2 방향(Y)으로 연장되는 표준 셀의 경계에 배치되어, 인접하는 표준 셀 사이를 분리할 수 있다. 절연 게이트(150)는 표준 셀의 경계뿐만 아니라, 표준 셀의 내부에도 배치될 수 있다. 하지만, 이하에서는, 절연 게이트(150)는 제2 방향(Y)으로 연장되는 표준 셀의 경계에 배치되는 것으로 설명할 수 있다.
반도체 패턴(130)은 인접하는 게이트 스택(120) 및 절연 게이트(150) 사이에 형성될 수 있다. 반도체 패턴(130)는 활성 영역(112, 114)의 일부를 제거하여 리세스를 형성한 후, 에피택셜 공정을 통해 리세스를 채움으로써 형성될 수 있다. 반도체 패턴(130)은 제1 활성 영역(112) 상에 형성될 수 있다. 도 6a 및 도 6b에서, 반도체 패턴(130)은 제2 활성 영역(114) 상에 형성될 수 있다. 반도체 패턴(130) 중 적어도 일부는 트랜지스터의 소오스/드레인 영역에 포함될 수 있다. 제1 활성 영역(112) 상에 형성되는 반도체 패턴(130)은 제2 활성 영역(114) 상에 형성되는 반도체 패턴(130)와 다른 도전형의 불순물이 도핑될 수 있다. 인접하는 절연 게이트(150) 사이에도, 반도체 패턴(130)은 형성될 수 있다.
셀 게이트 절단 패턴(160)은 셀 분리막(106) 상에 배치될 수 있다. 셀 게이트 절단 패턴(160)은 제1 방향(X)으로 연장될 수 있다. 셀 게이트 절단 패턴(160)은 제1 및 제2 표준 셀의 경계를 따라 제1 방향(X)으로 연장될 수 있다. 제2 방향(Y)으로 이격된 셀 게이트 절단 패턴(160) 사이에, 게이트 스택(120)과, 절연 게이트(150)가 배치될 수 있다. 셀 게이트 절단 패턴(160)은 예를 들어, 절연 물질을 포함할 수 있다.
셀 게이트 절단 패턴(160)은 셀의 경계에서 게이트 스택(120) 또는 절연 게이트(150)을 잘라줄 수 있다. 셀 게이트 절단 패턴(160)은 게이트 스택(120) 및 절연 게이트(150)와 접촉할 수 있다. 셀 게이트 절단 패턴(160)은 제1 방향(X)으로 연장되는 게이트 스택(120)의 단변 및 절연 게이트(150)의 단변과 접촉할 수 있다. 제1 표준 셀(20), 제2 표준 셀(22)은 제1 방향(X)으로 연장되는 경계를 따라 형성된 셀 게이트 절단 패턴(160)을 더 포함할 수 있다.
도 4에서, 게이트 절연막(124)은 몇몇 실시예에 따라 셀 게이트 절단 패턴(160)의 측벽에 형성되지 않을 수 있다. 도시하지는 아니하였으나, 몇몇 실시예에 따라 게이트 절연막(124)은 셀 게이트 절단 패턴(160)의 측벽을 따라 연장될 수 있다. 이와 같은 차이는, 셀 게이트 절단 패턴(160)을 어느 단계에서 형성하느냐에 따라 달라질 수 있다. 게이트 전극(122)를 만든 후 셀 게이트 절단 패턴(160)이 형성될 경우, 도 4와 같이, 게이트 절연막(124)은 셀 게이트 절단 패턴(160)의 측벽에 형성되지 않을 수 있다. 반면, 게이트 전극(122)을 만들기 전(게이트 전극(122) 형성을 위한 몰드 게이트 단계)에 셀 게이트 절단 패턴(160)이 형성될 경우, 게이트 절연막(124)은 셀 게이트 절단 패턴(160)의 측벽을 따라 연장될 수 있다.
제1 표준 셀(20)은 제1 표준 셀의 경계에 위치하는 절연 게이트(150) 사이에 배치되는 하나 이상의 게이트 스택(120)을 포함할 수 있다. 도 1에서, 제1 표준 셀은 3CPP의 폭을 가질 수 있다.
제2 표준 셀(22)은 절연 게이트(150)를 기준으로 제1 표준 셀과 경계를 이룰 수 있다. 제2 표준 셀(22)은 제2 표준 셀(22)의 경계에 위치하는 절연 게이트(150) 사이에 배치되는 하나 이상의 게이트 스택(120)을 포함할 수 있다. 도 1에서, 제2 표준 셀(22)은 3CPP의 폭을 가질 수 있다.
제1 표준 셀(20)은 제1 활성 영역(112), 제2 활성 영역(114) 및 제3 활성 영역(112)을 포함할 수 있다. 제1 표준 셀(20)에 포함된 게이트 스택(120)은 제1 활성 영역(112), 제2 활성 영역(114) 및 제3 활성 영역(112)과 교차할 수 있다. 몇몇 실시예로 제1 표준 셀(20)은 집적된 제1 p형 트랜지스터(134)와, 제1 n형 트랜지스터(134), 제2 n형 트랜지스터(138)와 제2 p형 트랜지스터(134)를 포함할 수 있다. 설계상 활성 영역의 배치 편의를 위해, p형 활성영역, n형 활성영역이 교번하여 배열되면서 트랜지스터는 P형-N형-N형-P형의 순서로 직렬배치된다. 다만, 이는 설명의 편의를 위한 것일 뿐, 이후 설명하는 p형은 n형으로, n형은 p형으로 불순물의 타입을 반대로 하는 경우도 본 실시예들이 적용됨은 자명하다 할 것이다.
제1 p형 트랜지스터(134)는 게이트 스택(120)과 제1 활성 영역(112)이 교차하는 위치에 형성되고, 제1 n형 트랜지스터 및 제2 n형 트랜지스터(138, 138)는 게이트 스택(120)과 제2 활성 영역(114)이 교차하는 위치에 형성되고, 제2 p형 트랜지스터(138)는 게이트 스택(120)과 제3 활성 영역(112)이 교차하는 위치에 형성될 수 있다. 예를 들어, 제1 및 제2 p형 트랜지스터(134)는 게이트 전극(122)와, 채널 영역인 제1 나노 시트(112NS)와, 소오스/드레인 영역인 반도체 패턴(130)을 포함할 수 있다.
제1 p형 트랜지스터(134)와 제2 p형 트랜지스터(134)는 제1 활성 영역(112) 상에 형성되고, 제1 n형 트랜지스터(138)와 제2 n형 트랜지스터(138)는 제2 활성 영역(114) 상에 형성된다.
도 5 내지 7b에서, 몇몇 실시예들에 따른 집적 회로는 소오스/드레인 컨택(170, 170_1)과, 게이트 컨택(175)을 포함할 수 있다.
소오스/드레인 컨택(170, 170_1)은 제1 활성 영역(112), 제2 활성 영역(114) 및 제3 활성 영역(112) 상에 배치될 수 있다. 소오스/드레인 컨택(170, 170_1)은 제1 활성 영역(112), 제2 활성 영역(114) 및 제3 활성 영역(112) 상에 형성된 반도체 패턴(130)과 연결될 수 있다. 소오스/드레인 컨택(170, 170_1)은 노말 소오스/드레인 컨택(170)과, 연장된 소오스/드레인 컨택(170_1)을 포함할 수 있다. 노말 소오스/드레인 컨택(170)은 전체적으로 제1 활성 영역(112) 또는 제2 활성 영역(114) 또는 제3 활성 영역(112)과 중첩될 수 있다. 연장된 소오스/드레인 컨택(170_1)의 일부는 셀 분리막(106) 및 셀 게이트 절단 패턴(160) 상으로 연장될 수 있다. 연장된 소오스/드레인 컨택(170_1)은 이 후에 설명되는 파워 레일(도 8의 195_1, 195_2)와 연결될 수 있다.
게이트 컨택은 도시하지 않았으나 게이트 스택(120) 상에 형성되고, 절연 게이트(150) 상에 형성되지 않는다. 게이트 컨택은 게이트 스택(120)과 연결될 수 있다. 예를 들어, 게이트 컨택은 게이트 스택(120)의 게이트 전극(122)과 전기적으로 연결될 수 있다.
게이트 컨택(175)은 제1 활성 영역(112), 제2 활성 영역(114) 및 제3 활성 영역(112) 상에 배치될 수 있다. 또한, 게이트 컨택(175)은 활성 영역 분리막(105) 상에도 형성될 수 있다. 몇몇 실시예들에 따른 집적 회로에서, 게이트 컨택들 중 적어도 하나는 제1 활성 영역(112), 제2 활성 영역(114) 및 제3 활성 영역(112) 중 하나와 중첩되는 위치에 배치될 수 있다.
도 5를 참고하면, 제1 표준 셀(20) 및 제2 표준 셀(22)은 각각 노말 소오스/드레인 컨택(170)과, 연장된 소오스/드레인 컨택(170_1)과, 게이트 컨택(175)을 더 포함할 수 있다. 제1 표준셀 또는 제2 표준셀의 노말 소오스/드레인 컨택(170)은 표준셀 내에서 Y 방향으로 연속적으로 배열될 수 있다. 한편, 제1 표준셀 또는 제2 표준셀의 연장 소오스/드레인 컨택(170_1)은 각 준셀 내에서 Y방향으로 불연속적으로 배열될 수 있다.
도 6a에서, 연장된 소오스/드레인 컨택(170_1)는 컨택 배리어막(170a)과, 컨택 필링막(170b)을 포함할 수 있다. 컨택 필링막(170b)는 컨택 배리어막(170a)에 의해 정의된 트렌치를 채울 수 있다. 반면, 도 6b에서, 컨택 배리어막(170a)은 반도체 패턴(130)과 컨택 필링막(170b) 사이에만 형성되고, 층간 절연막(190)과 컨택 필링막(170b) 사이에는 형성되지 않을 수 있다. 노말 소오스/드레인 컨택(170)도 도 6a 및 도 6b와 같은 형상을 보일 수 있다. 이 후의 도면에서는, 컨택 배리어막(170a)과, 컨택 필링막(170b)을 구분하지 않고, 하나의 막으로 도시할 수 있다.
도 7a 및 도 7b는 소오스/드레인 컨택(170, 170_1)의 예시적인 단면을 나타낸다. 도 7a 및 도 7b는 제2 방향(Y)을 따라 절단한 단면도일 수 있다.
게이트 컨택(미도시)이 제1 활성 영역(112), 제2 활성 영역(114) 및 제3 활성 영역(112) 상에 배치됨에 따라, 게이트 컨택과, 소오스/드레인 컨택(170, 170_1) 사이의 단락 마진(short margin)이 고려되야 할 수 있다. 즉, 게이트 컨택이 소오스/드레인 컨택(170, 170_1) 주변에 위치하느냐에 따라, 소오스/드레인 컨택(170, 170_1)의 단면은 L자 형상(도 7a)을 갖거나, 180도 회전된 T자 형상(도 7b)을 가질 수 있다. 주변에 게이트 컨택이 배치되지 않을 경우, 소오스/드레인 컨택(170, 170_1)은 도 6a 및 도 6b와 같은 단면을 가질 수도 있다.
도 8 내지 도 13에서, 몇몇 실시예들에 따른 집적 회로는 도 5의 제1 방향으로 연장된 제1 활성 영역(112), 제2 활성 영역(114) 및 제3 활성 영역(112) 상에 가로지르며 배치되는 소오스/드레인 컨택(170, 170_1), 제2 방향으로 가로지르는 게이트 스택(120)와 절연 게이트 스택(150), 게이트 컨택 위에 복수의 배선층을 포함할 수 있다.
도 8에서, 몇몇 실시예들에 따른 집적 회로는 소오스/드레인 비아(196,197)와, 게이트 비아(198)와, 배선 패턴(191,192,193)과, 파워 레일(195_1, 195_2)을 더 포함할 수 있다. 제1 표준 셀(20)과 제2 표준 셀(22)은 각각 제1 배선층과 소오스/드레인 컨택을 연결하는 소오스/드레인 비아(196,197)와, 제1 배선층과 게이트 컨택을 연결하는 게이트 비아(198)와, 제1 배선층의 배선 패턴(191,192,193)과, 파워 레일(195_1, 195_2)을 포함할 수 있다.
게이트 비아(198)는 게이트 컨택 상에 형성될 수 있다. 게이트 비아(198)는 게이트 컨택과 배선 패턴(191,192,193)를 연결시킬 수 있다. 소오스/드레인 비아(196,197,199)는 소오스/드레인 컨택(170, 170_1) 상에 형성될 수 있다. 소오스/드레인 비아(196,197,199)는 소오스/드레인 컨택(170, 170_1)의 적어도 일부와 연결될 수 있다. 소오스/드레인 비아(196,197,199)는 노말 소오스/드레인 컨택(170)과 배선 패턴(195)을 연결하는 노말 비아(196,197)과, 연장된 소오스/드레인 컨택(170_1)과 파워 레일(195_1, 195_2)를 연결하는 파워 레일 비아(199)를 포함할 수 있다. 파워 레일 비아(199)는 연장된 소오스/드레인 컨택(170_1)보다 Y 방향으로 더 연장될 수 있다. 파워 레일(195_1, 195_2)은 제1 전압이 공급되는 상부 파워 레일(195_1)과, 제2 전압이 공급되는 하부 파워 레일(195_2)을 포함할 수 있다. 상부 파워 레일(195_1)은 p형 트랜지스터에 전원을 공급하고, 하부 파워 레일(195_2)은 n형 트랜지스터에 전원을 공급할 수 있다.
도 11a에서, 소오스/드레인 비아(196,197)와, 소오스/드레인 컨택(170, 170_1) 사이에 미들 컨택(176)이 더 개재될 수 있다. 게이트 비아(198), 게이트 컨택(175) 사이에도 미들 컨택(176)이 더 개재될 수 있다. 배선 패턴(193)과 게이트 비아(198)는 통합 구조를 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 배선 패턴(193)과 게이트 비아(198)은 배리어막에 의해 구분될 수 있다.
도 11b에서, 소오스/드레인 비아(180, 180_1) 없이, 소오스/드레인 컨택(170, 170_1)은 배선 패턴(193) 및 파워 레일(195_1, 195_2)와 연결될 수 있다. 게이트 비아(198) 없이, 게이트 컨택(175)은 배선 패턴(193)와 연결될 수 있다.
제1 배선층은 X방향으로 연장되면서 Y 방향으로 평행한 복수의 배선라인을 포함할 수 있다. 제1 배선층은 예를 들면, 6개의 배선 라인을 포함할 수 있다. 제1 배선라인(191)은 제1 표준셀(20)의 제1 p형 트랜지스터(134)의 드레인 컨택 및 제2 표준셀(22)의 제2 p형 트랜지스터(134)의 드레인 컨택을 소오스/드레인 비아(197)를 통해 연결할 수 있다. 제2 배선라인(193)은 제1 표준셀(20)의 제1 p형 트랜지스터(134)의 게이트 컨택와 제1 n형 트랜지스터(138)의 게이트 컨택을 게이트 비아(198)를 통해 연결할 수 있다. 제2 표준셀(22)의 제2 p형 트랜지스터(134)의 게이트 컨택와 제2 n형 트랜지스터(138)의 게이트 컨택을 게이트 비아(198)를 통해 연결할 수 있다. 제3 배선 라인(192)은 제1 표준셀(20)의 제1 n형 트랜지스터(138)의 드레인 컨택과 제2 표준셀(22)의 제2 n형 트랜지스터(138)의 드레인 컨택을 소오스/드레인 비아(196)를 통해 연결할 수 있다. 제4 배선라인(192)은 제3 n형 트랜지스터(138)의 드레인 컨택과 상기 제4 n형 트랜지스터의 드레인 컨택을 소오스/드레인 비아(196)를 통해 연결할 수 있다. 제 5 배선라인(193)은 제1 표준셀(22) 및 제2 표준셀 각각의 제3 및 제4 p형 트랜지스터와 제3 및 제4 n형 트랜지스터의 게이트 컨택를 게이트 비아(198)를 통해 연결할 수 있다. 제6 배선라인(191)은 제1 표준셀(20) 및 제2 표준셀(22) 각각의 제3 p형 트랜지스터의 드레인 컨택과 상기 제4 p형 트랜지스터의 드레인 컨택을 소오스/드레인 비아(197)를 통해 연결할 수 있다.
몇몇 실시예에서, 제2 배선라인(193) 및 제5 배선라인(193)은 게이트 비아(198) 없이, 게이트 컨택과 배선 라인들 각각과 연결될 수도 있다.
도 9에서, 몇몇 실시예들에 따른 집적 회로는 Y방향으로 연장되고 X방향으로 평행한 복수의 배선 라인을 포함한 제2 배선층을 더 포함할 수 있다.
제2 배선층은 적어도 3개의 배선라인을 포함할 수 있다. 제7 배선라인(210)은 제1 표준셀(20)의 제1 배선라인(191), 제3 배선라인(192), 제4 배선라인(192) 및 제6 배선라인(191)을 각각 비아(215)를 통해 전기적으로 연결할 수 있다. 제8 배선라인(220)은 제2 배선라인(193) 및 제 5 배선라인(193)을 각각 비아(225)를 통해 전기적으로 연결할 수 있다. 제9 배선라인(210)은 제2 표준셀(22)의 제1 배선라인(191), 제3 배선라인(192), 제4 배선라인(192) 및 제6 배선라인(191)을 각각 비아(215)를 통해 전기적으로 연결할 수 있다.
몇몇 실시예에 따라, 제7 배선라인(210)은 제1 표준셀(20)의 게이트 스택(120) 상부에 Z방향으로 이격되어 배치될 수 있다. 제8 배선라인(220)은 Y방향으로 연장되게 형성되면서, 제2 표준셀(22)의 연장 소오스/드레인 컨택 영역(170-1)과 일부 중첩되도록 배치될 수 있다. 제9 배선라인(210)은 제2 표준셀(22)의 노말 소오스/드레인 컨택 영역(170)과 일부 중첩되도록 배치될 수 있다.
몇몇 실시예에 따라, 제7 배선라인(210) 내지 제9 배선라인(210) 각각은 제1 표준셀(20)의 게이트 스택(120) 상부, 제2 표준셀(22)의 연장 소오스/드레인 컨택 영역(170-1), 제2 표준셀(22)의 노말 소오스/드레인 컨택 영역(170)과 중첩되지 않게 배치될 수도 있고, 전부 중첩되도록 배치될 수도 있다.
도 10에서, 몇몇 실시예들에 따른 집적 회로는 X방향으로 연장되고 Y방향으로 평행한 복수의 배선 라인을 포함한 제3 배선층을 더 포함할 수 있다. 제3 배선층은 제 10 배선라인(310)과 제11 배선라인(320)을 포함할 수 있다.
제10 배선라인(310)은 제8 배선라인(220)과 비아(315)를 통해 연결되어 출력신호를 출력할 수 있다. 제10 배선라인은 Y방향으로 연장된 제7 배선라인(210), 제8 배선라인(220), 제9 배선라인(210)을 X방향으로 가로지르면서 제2 배선층 상에 배치될 수 있다.
제11 배선라인(320)은 제7 배선라인과 상기 제9 배선라인을 비아(325)를 통해 전기적으로 연결할 수 있다. 제11 배선라인은 Y방향으로 연장된 제7 배선라인(210), 제8 배선라인(220), 제9 배선라인(210)을 X방향으로 가로지르면서 제2 배선층 상에 배치될 수 있다.
몇몇 실시예에 따라, 제10 배선라인(310) 내지 제11 배선라인(320) 각각은 제3 배선라인(192) 상부, 제4 배선라인(192) 상부와 일부 또는 전부 중첩되도록 배치될 수도 있다.
몇몇 실시예에 따라, 제1 배선라인, 제3 배선라인, 제7 배선라인은 제1 활성 영역, 제2 활성 영역 또는 제3 활성 영역 상부에 평행하게 배치될 수 있다. 이때 제2 배선라인 및 제8 배선라인은 활성 영역 분리막 상부에 평행하게 배치될 수 있다.
몇몇 실시예에 따른 집적회로는 복수의 배선층을 통해 제1 표준셀의 제1 및 제3 p형 트랜지스터의 소스 컨택과 제2 표준셀의 제2 및 제4 p형 트랜지스터의 소스 컨택에 제1 전원전압이 공급되고, 제1 표준셀의 제1 및 제3 n형 트랜지스터의 드레인 컨택과 제2 표준셀의 제2 및 제4 n형 트랜지스터의 드레인 컨택에 제2전원전압이 공급되면, 그에 따른 출력 신호가 제10 배선라인(310)의 비아(315)를 통해 출력된다.
제1 표준셀의 트랜지스터들의 소스 컨택과 제2 표준셀의 트랜지스터들의 소스 컨택은 각각 트랜지스터마다 독립적으로 배치된다. 여기서 '독립적으로 배치된다'는 것은 하나의 트랜지스터당 하나의 소스 컨택이 사용되는 것을 의미하고, 하나의 소스 컨택을 복수의 트랜지스터가 공유하는 것을 의미하지 않는다.
제1 배선층의 배선라인 상에 배치된 제2 배선층은, 제1 표준셀(20)의 트랜지스터들의 드레인 컨택에서 출력되는 신호와 제2 표준셀(22)의 트랜지스터들의 드레인 컨택에서 출력되는 신호를 기초로, 제3 배선층을 통해 출력 신호를 출력할 수 있다. 제1 표준셀(20)과 제2 표준셀에 각각 둘 이상의 p형 트랜지스터와 n형 트랜지스터를 포함하여 연결함으로써 상대적으로 저항이 큰 제1 배선층의 배선 라인은 짧게 쓰고, 제1 배선층보다 저항이 작은 제2배선층과 제3 배선층의 배선라인을 이용하여 전기적 연결루프를 형성한다. 이와 같은 전기적 연결루프를 통해 표준셀 당 하나의 p형 트랜지스터와 n형 트랜지스터가 포함되는 경우에 비해 전체 저항이 감소될 수 있고, RC 딜레이에 따른 동작속도도 향상될 수 있다.
도 14 내지 도 17은 몇몇 실시예들에 따른 집적 회로를 설명하기 위한 도면들이다. 이후의 설명 및 도면에서는 도 1 내지 도 13에서 설명한 것과 중복되는 내용은 간략히 하거나 생략할 수 있다.
도 14는 FEOL(Front-End-Of-Line)까지 나타낸 몇몇 실시예들에 따른 집적 회로의 상면도이다. 도 15는 제1 배선층까지 나타낸 몇몇 실시예들에 따른 집적 회로의 상면도이다. 도 16은 제2 배선층을 나타낸 몇몇 실시예들에 따른 집적 회로의 상면도이다. 도 17은 제3 배선층을 나타낸 몇몇 실시예에 따른 집적 회로의 상면도이다.
도 14 내지 도 17에서, 표준셀은 절연 게이트 스택(150)을 경계로 하여 구분된다. 도 1 내지 도 13의 실시예에서의 표준셀은 4개의 트랜지스터가 직렬 연결되어 23, 24의 높이를 가졌으나, 도 14 내지 도 17의 표준셀은 2개의 트랜지스터가 직렬 연결되어 25의 높이만을 가질 수 있다.
몇몇 실시예에서 표준셀은 기판(100) 상에 형성될 수 있고, X방향을 따라 연장되며, 깊은 트렌치(DT)에 의해 정의되는 제1 활성 영역(112)과 제2 활성 영역(114) 및 활성 영역 분리막(105)을 포함할 수 있다.
실시예에 따라 제1 활성 영역은 p형 트랜지스터가 형성되는 영역이고, 제2 활성 영역은 n형 트랜지스터가 형성되는 영역일 수도 있고, 또 다른 실시예에 따라 제1 활성 영역은 n형 트랜지스터가 형성되는 영역이고, 제2 활성 영역은 p형 트랜지스터가 형성되는 영역일 수도 있다. 제1 활성 영역(112) 및 제2 활성 영역(114)는 다른 형(type) 불순물이 도핑된 웰 영역을 포함할 수 있다.
제1 활성 영역(112) 및 제2 활성 영역에 대해서는 도 2 내지 도 7b에서 설명한 바와 동일하므로 설명을 생략할 수 있다. 활성 영역 분리막(105)과, 셀 분리막(106)은 제1 활성 영역(112) 및 제2 활성 영역(114)을 정의하는 깊은 트렌치(DT)를 채우는 절연 물질을 포함할 수 있다. 셀 분리막(106)은 셀 내부에 배치되는 것이 아니고, 셀 경계 중 제1 방향(X)으로 연장되는 셀 경계를 따라 연장되는 절연 물질막일 수 있다. 즉, 셀 분리막(106)은 셀 경계를 따라 배치되는 절연 물질막인 것으로 설명할 수 있다.
몇몇 실시예들에 따른 집적 회로는 복수의 게이트 스택들(120)과, 복수의 절연 게이트들(150)을 포함할 수 있다. 게이트 스택(120)과, 절연 게이트(150)는 각각 Y 방향을 따라 연장될 수 있다. 게이트 스택(120)과, 절연 게이트(150)는 X 방향으로 인접하여 평행하게 배치될 수 있다.
X 방향으로 인접하여 배치되는 게이트 스택(120)과, 절연 게이트(150)는 1CPP(contacted poly pitch)만큼 이격될 수 있다. 일 예로, 인접하는 게이트 스택(120)은 1CPP만큼 이격될 수 있다. 다른 예로, 인접하는 게이트 스택(120)과 절연 게이트(150)는 1CPP만큼 이격될 수 있다.
절연 게이트(150)는 제1 활성 영역(112)의 적어도 일부와, 제2 활성 영역(114)의 적어도 일부를 분리시킬 수 있다. 절연 게이트(150)는 제1 활성 영역(112) 중 제1 상부 활성 영역(112U)을 분리할 수 있다.
도 14 내지 도 17의 몇몇 실시예에 따른 표준셀은 X방향의 너비가 5CPP, Y방향의 길이가 표준셀 하나에 포함된 두개의 트랜지스터의 Y방향 길이(예를 들어 Single Height라고 지칭)일 수 있다. 이와 대비하여 도 1 내지 도 13의 몇몇 실시예에 따른 표준셀은 X방향의 너비가 3CPP, Y방향 길이가 네개의 트랜지스터의 Y방향 길이(예를 들어 Double Height라고 지칭)일 수 있다.
도 14를 참고하면, 표준셀은 하나의 제1 활성 영역(112), 활성영역 분리막(105) 및 하나의 제2 활성 영역(114)를 포함할 수 있다.
반도체 패턴(130)은 노말 소오스/드레인 컨택(170)을 적어도 일부에 형성할 수도 있다. 반도체 패턴(130)은 연장 소오스/드레인 컨택(170_1)을 적어도 일부에 형성할 수 있다. 노말 소오스/드레인 컨택(170)은 전체적으로 제1 활성 영역(112) 또는 제2 활성 영역(114)과 중첩될 수 있다. 연장된 소오스/드레인 컨택(170_1)의 일부는 셀 분리막(106) 및 셀 게이트 절단 패턴(160) 상으로 연장될 수 있다. 연장된 소오스/드레인 컨택(170_1)은 파워 레일(도 8의 195_1, 195_2)와 연결될 수 있다.
노말 소오스/드레인 컨택(170)은 표준셀 내에서 Y 방향으로 연속적으로 배열될 수 있다. 연장 소오스/드레인 컨택(170_1)은 각 준셀 내에서 Y방향으로 불연속적으로 배열될 수 있다.
몇몇 실시예에서 표준셀은 복수의 배선층을 더 포함할 수 있다. 각 배선층은 복수의 배선라인을 포함하며, 배선라인이 없는 부분은 층간절연막(190)으로 채워진다.
도 15에서, FEOL의 집적회로 내 표준셀 상에 복수의 배선라인을 포함하는 제1 배선층이 형성된다. 제1 배선층은 X방향으로 연장되고 Y방향으로 평행한 복수의 배선라인을 포함할 수 있다. 제1 배선층은 제1 내지 제3의 배선라인을 포함할 수 있다.
제1 배선라인(191)은 제1 활성 영역(112) 상에 형성되고, 게이트 스택들(120), 절연 게이트(150), 반도체 패턴(130) 및 그에 따른 소오스/드레인 컨택(170-170_1)을 가로지르며 배치된다. 제1 배선라인(191)은 제1 활성 영역(112) 노말 소오스/드레인 컨택(170)에 비아(197)를 통해 전기적으로 연결된다. 즉, p형 트랜지스터(134)의 소스 컨택에 연결된다.
제2 배선라인(193)은 활성 영역 분리막(105) 상에 형성되고, 게이트 스택들(120), 절연 게이트(150), 반도체 패턴(130) 및 그에 따른 소오스/드레인 컨택(170-170_1)을 가로지르며 배치된다. 제2 배선라인은 활성 영역 분리막(105)에 위치한 게이트 컨택(175)에 비아(198)를 통해 전기적으로 연결된다. 즉, p형 트랜지스터(134)의 게이트 컨택에 연결된다.
제3 배선라인(192)은 제2 활성 영역(114) 상에 형성되고, 게이트 스택들(120), 절연 게이트(150), 반도체 패턴(130) 및 그에 따른 소오스/드레인 컨택(170-170_1)을 가로지르며 배치된다. 제3 배선라인은 제2 활성 영역(114)의 노말 소오스/드레인 컨택(170)에 비아(196)를 통해 전기적으로 연결된다. 즉, n형 트랜지스터(138)의 드레인 컨택에 연결된다.
또한 몇몇 실시예에서 집적회로는 각각 제1 배선층과 소오스/드레인 컨택을 연결하는 소오스/드레인 비아(196,197)와, 제1 배선층과 게이트 컨택을 연결하는 게이트 비아(198)와, 제1 배선층의 배선 패턴(191,192,193)과, 파워 레일(195_1, 195_2)와 파워레일 비아(199)를 포함할 수 있다.
도 16에서, 집적회로 내 제1 배선층 상에 복수의 배선라인을 포함하는 제2 배선층이 형성된다. 제2 배선층은 Y방향으로 연장되고 X방향으로 평행한 복수의 배선라인을 포함할 수 있다. 제2 배선층은 제4 내지 제6의 배선라인을 포함할 수 있다.
제4 배선라인(210)은 게이트 스택(120) 상에 적어도 일부 중첩되어 배치되고, 제1 배선라인(191) 및 제3 배선라인(192)에 각각 비아(215)를 통해 연결된다.
제5 배선라인(220)은 게이트 스택(120) 상에 적어도 일부 중첩되어 배치되고, 제2 배선라인(193)에 비아(225)를 통해 연결된다.
제6 배선라인(210)은 게이트 스택(120) 상에 적어도 일부 중첩되어 배치되고, 제1 배선라인(191) 및 제3 배선라인(192)에 각각 비아(215)를 통해 연결될 수 있다.
도 17에서, 집적회로 내 제2 배선층 상에 복수의 배선라인을 포함하는 제3 배선층이 형성된다. 제3 배선층은 X방향으로 연장되고 Y방향으로 평행한 복수의 배선라인을 포함할 수 있다. 제3 배선층은 제7 내지 제8의 배선라인을 포함할 수 있다.
제7 배선라인(310)은 제1 배선라인(191) 상에 적어도 일부 중첩되어 배치되고, 제4 배선라인(210)과 제6 배선라인(210)에 비아(215)를 통해 연결될 수 있다.
제8 배선라인(320)은 제2 배선라인(193) 상에 적어도 일부 중첩되어 배치되고, 제5 배선라인(220)에 비아(225)를 통해 연결될 수 있다.
몇몇 실시예에 따른 표준셀의 트랜지스터들의 소스 컨택은 각각 트랜지스터마다 독립적으로 배치된다. 여기서 '독립적으로 배치된다'는 것은 하나의 트랜지스터당 하나의 소스 컨택이 사용되는 것을 의미하고, 하나의 소스 컨택을 복수의 트랜지스터가 공유하는 것을 의미하지 않는다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
20, 22 : 표준셀
100 : 기판
112 : 제1 활성 영역, 제3 활성 영역
114 : 제2 활성 영역
105 : 활성영역 분리막
106 : 셀 분리막
120 : 게이트 스택
160 : 게이트 절단 패턴
170, 170_1 : 소오스/드레인 컨택
191, 192, 193 : 제1 배선층의 배선라인
210, 220 : 제2 배선층의 배선라인
310, 320 : 제3 배선층의 배선라인

Claims (20)

  1. 집적된 제1의 제1형 트랜지스터, 제1 의 제2형 트랜지스터, 제3의 제2형 트랜지스터 및 제3의 제1형 트랜지스터를 포함하는 제1 표준셀;
    집적된 제2의 제1형 트랜지스터, 제2의 제2형 트랜지스터, 제4의 제2형 트랜지스터 및 제4의 제1형 트랜지스터를 포함하는 제2 표준셀; 및
    상기 제1 및 제2 표준셀 위에 배치되어 상기 표준셀들을 서로 연결하는 복수의 배선층을 포함하고,
    상기 제1의 제1형 트랜지스터의 소스 컨택과 상기 제2의 제1형 트랜지스터의 소스 컨택은 상기 복수의 배선층을 통해 공유되고,
    상기 제3의 제1형 트랜지스터의 소스 컨택과 상기 제4의 제1형 트랜지스터의 소스 컨택은 상기 복수의 배선층을 통해 공유되는, 집적 회로.
  2. 제1항에 있어서,
    상기 제1 표준셀은 상기 제2 표준셀과 제1 방향으로 인접하고,
    상기 제1의 제1형 트랜지스터 및 상기 제2의 제1형 트랜지스터는 제1 활성 영역(134) 상에 형성되고,
    상기 제1 내지 제4의 제2형 트랜지스터는 제2 활성 영역 상에 형성되고,
    상기 제 3의 제1형 트랜지스터 및 상기 제4의 제1형 트랜지스터는 제3 활성 영역 상에 형성되는, 집적 회로.
  3. 제1항에 있어서,
    상기 복수의 배선층은 순차적으로 적층된 제1 배선층, 제2 배선층 및 제3 배선층을 포함하고,
    상기 제1 배선층은 제1 방향으로 연장되는 복수의 배선라인을 포함하고,
    상기 제2 배선층은 제2 방향으로 연장되는 복수의 배선라인을 포함하고,
    상기 제3 배선층은 제1 방향으로 연장되는 복수의 배선라인을 포함하며,
    상기 제1 내지 제3 배선층의 배선라인은 전기적 연결 루프를 형성하는, 집적 회로.
  4. 제3항에 있어서, 상기 제1 배선층은
    상기 제1의 제1형 트랜지스터의 소스 컨택과 상기 제2의 제1형 트랜지스터의 소스 컨택을 연결하는 제1 배선라인;
    상기 제1 및 제2의 제1형 트랜지스터와 제1 및 제2의 제2형 트랜지스터의 게이트 컨택을 연결하는 제2 배선라인;
    상기 제1의 제2형 트랜지스터의 드레인 컨택과 상기 제2의 제2형 트랜지스터의 드레인 컨택을 연결하는 제3 배선라인;
    상기 제3의 제2형 트랜지스터의 드레인 컨택과 상기 제4의 제2형 트랜지스터의 드레인 컨택을 연결하는 제4 배선라인;
    상기 제3 및 제4의 제1형 트랜지스터와 제3 및 제4의 제2형 트랜지스터의 게이트 컨택을 연결하는 제5배선라인; 및
    상기 제3의 제1형 트랜지스터의 소스 컨택과 상기 제4의 제1형 트랜지스터의 소스 컨택을 연결하는 제6 배선라인;을 포함하는, 집적 회로.
  5. 제4항에 있어서, 상기 제2 배선층은
    상기 제1 표준셀의 상기 제1 배선라인, 상기 제3 배선라인, 상기 제4 배선라인 및 상기 제6 배선라인을 전기적으로 연결하는 제7 배선라인;
    상기 제2 배선라인 및 상기 제 5 배선라인을 전기적으로 연결하는 제8 배선라인; 및
    상기 제2 표준셀의 상기 제1 배선라인, 상기 제3 배선라인, 상기 제4 배선라인 및 상기 제6 배선라인을 전기적으로 연결하는 제9 배선라인을 포함하는, 집적 회로.
  6. 제5항에 있어서, 상기 제3 배선층은
    상기 제8 배선라인과 수직으로 연결되어 출력신호를 출력하는 제10 배선라인; 및
    상기 제7 배선라인과 상기 제9 배선라인을 전기적으로 연결하는 제11 배선라인을 포함하는, 집적 회로.
  7. 제4항에 있어서, 상기 집적 회로는
    상기 제1 활성 영역, 상기 제2 활성 영역 및 상기 제3 활성 영역 사이 각각을 가로지르는 활성 영역 분리막들을 더 포함하고,
    상기 제2 배선라인 및 상기 제5 배선라인은 상기 활성 영역 분리막 각각 위에 배치되는, 집적 회로.
  8. 제1항에 있어서, 상기 제1 표준셀 및 제2 표준셀의 노말 소오스/드레인 컨택은 상기 표준셀 내에서 제2방향으로 연속적으로 배열되는, 집적 회로.
  9. 제7항에 있어서, 상기 제1 및 제6 배선라인은 상기 제1 활성 영역 상에 배치되고, 상기 제3 및 제4 배선라인은 상기 제2 활성 영역 상에 배치되는, 집적 회로.
  10. 제5항에 있어서, 상기 제1 표준셀 및 상기 제2 표준셀의 노말 소오스/드레인 컨택은 상기 제2 배선층의 배선라인들과 평행하게 배치되는, 집적회로.
  11. 집적된 제1 p형 트랜지스터와 제1 n형 트랜지스터를 포함하는 제1 표준셀;
    상기 제1 표준셀에 인접하여 배치되고, 집적된 제2 p형 트랜지스터와 제2 n형 트랜지스터를 포함하는 제2 표준셀; 및
    상기 제1 및 제2 표준셀 위에 배치되어 상기 표준셀들을 서로 연결하는 배선층을 포함하고,
    상기 제1 p형 트랜지스터의 소스 컨택과 상기 제2 p형 트랜지스터의 소스 컨택은 상기 복수의 배선층을 통해 연결되며,
    상기 제1 p형 트랜지스터의 드레인 컨택과 상기 제1 n형 트랜지스터의 드레인 컨택은 상기 복수의 배선층을 통해 연결되고,
    상기 배선층은
    순차적으로 적층되는 제1 배선층, 제2 배선층 및 제3 배선층을 포함하고,
    상기 제2 배선층의 배선라인은 상기 제1 및 제2 표준셀의 노말 소오스/드레인 컨택은 서로 평행하게 배치되고, 상기 제1 및 제3 배선층의 배선라인은 상기 제2 배선층에 수직한 방향으로 배치되는, 집적 회로.
  12. 제11항에 있어서,
    상기 제1 p형 트랜지스터 및 상기 제2 p형 트랜지스터는 제1 활성 영역 상에 형성되고,
    상기 제1 n형 트랜지스터 및 상기 제2 n형 트랜지스터는 제2 활성 영역 상에 형성되며,
    상기 제1 활성 영역과 상기 제2 활성 영역 사이에 활성 영역 분리막이 형성되는, 집적회로.
  13. 제11항에 있어서,
    상기 제3 배선층의 배선라인 중 적어도 하나는 상기 활성 영역 분리막 상에 배치되어 상기 드레인 컨택에서의 출력신호를 출력하는, 집적 회로.
  14. 제13항에 있어서, 상기 제1 배선층은
    상기 제1 p형 트랜지스터의 소스 컨택과 상기 제2 p형 트랜지스터의 소스 컨택을 연결하는 제1 배선라인;
    상기 제1 및 제2 p형 트랜지스터와 제1 및 제2 n형 트랜지스터의 게이트 컨택을 연결하는 제2배선라인; 및
    상기 제1 n형 트랜지스터의 드레인 컨택과 상기 제2 n형 트랜지스터의 드레인 컨택을 연결하는 제3배선라인;을 포함하는, 집적 회로.
  15. 제14항에 있어서, 상기 제2 배선층은
    상기 제1 배선라인 및 상기 제3 배선라인을 연결하는 제4 배선라인;
    일측이 제4 배선라인에 인접하게 배치되어, 상기 제2 배선라인에 연결되는 제5 배선라인; 및
    상기 제5 배선라인의 타측에 인접하게 배치되어, 상기 제1 배선라인 및 상기 제3 배선라인을 전기적으로 연결하는 제6 배선라인을 포함하는, 집적 회로.
  16. 제15항에 있어서, 상기 제3 배선층은
    상기 제4 배선라인과 상기 제6 배선라인을 전기적으로 연결하는 제7 배선라인; 및
    상기 제5 배선라인과 수직으로 연결되어 출력신호를 출력하는 제8배선라인을 포함하는, 집적 회로.
  17. 제16항에 있어서, 상기 제1, 제3, 제7 배선라인은 활성 영역 상에 형성되고, 상기 제2, 제8 배선라인은 활성 영역 분리막 상에 형성되는, 집적 회로.
  18. 제11항에 있어서, 상기 제1 표준셀은 상기 제1 p형 트랜지스터와 상기 제1 n형 트랜지스터 각각의 소스-드레인 영역이 연속적으로 배열되고,
    상기 제2 표준셀은 상기 제1 p형 트랜지스터와 상기 제1 n형 트랜지스터 각각의 소스-드레인 영역이 연속적으로 배열되는, 집적 회로.
  19. 집적된 제1의 제1형 트랜지스터와 제1의 제2형 트랜지스터를 포함하는 제1 표준셀;
    제1 방향으로 상기 제1 표준셀에 인접하여 배치되고, 집적된 제2의 제1형 트랜지스터와 제2의 제2형 트랜지스터를 포함하는 제2 표준셀;
    제2 방향으로 상기 제1 표준셀에 인접하여 배치되고, 집적된 제3의 제1형 트랜지스터와 제3의 제2형 트랜지스터를 포함하는 제3 표준셀; 및
    상기 제1 내지 제3 표준셀 상에 형성되어, 상기 표준셀들에 전원전압을 공급하고 입력신호에 따른 출력신호를 출력하는 복수의 배선층을 포함하고,
    상기 제1의 제1형 트랜지스터의 소스 컨택 및 상기 제2의 제1 트랜지스터의 소스 컨택은 서로 독립적으로 배치되고,
    상기 복수의 배선층은 상기 제1의 제1형 트랜지스터의 소스 컨택 및 상기 제2의 제1형 트랜지스터의 소스 컨택 각각이 공유되도록 연결하여 상기 전원전압을 인가하는, 집적 회로.
  20. 제19항에 있어서, 상기 제1의 제1형 트랜지스터의 드레인 컨택과 상기 제1의 제2형 트랜지스터의 드레인 컨택은 상기 복수의 배선층을 통해 연결되고,
    상기 제2의 제1형 트랜지스터의 드레인 컨택과 상기 제2의 제2형 트랜지스터의 드레인 컨택은 상기 복수의 배선층을 통해 연결되고,
    상기 제3의 제1형 트랜지스터의 드레인 컨택과 상기 제3의 제2형 트랜지스터의 드레인 컨택은 상기 복수의 배선층을 통해 연결되는, 집적 회로.
KR1020190139527A 2019-11-04 2019-11-04 집적된 표준 셀 구조를 포함하는 집적 회로 KR20210053651A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020190139527A KR20210053651A (ko) 2019-11-04 2019-11-04 집적된 표준 셀 구조를 포함하는 집적 회로
US16/888,677 US11244961B2 (en) 2019-11-04 2020-05-30 Integrated circuit including integrated standard cell structure
CN202011192165.5A CN112786583A (zh) 2019-11-04 2020-10-30 包括集成标准单元结构的集成电路
US17/561,887 US11973081B2 (en) 2019-11-04 2021-12-24 Integrated circuit including integrated standard cell structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190139527A KR20210053651A (ko) 2019-11-04 2019-11-04 집적된 표준 셀 구조를 포함하는 집적 회로

Publications (1)

Publication Number Publication Date
KR20210053651A true KR20210053651A (ko) 2021-05-12

Family

ID=75688128

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190139527A KR20210053651A (ko) 2019-11-04 2019-11-04 집적된 표준 셀 구조를 포함하는 집적 회로

Country Status (3)

Country Link
US (2) US11244961B2 (ko)
KR (1) KR20210053651A (ko)
CN (1) CN112786583A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11764201B2 (en) * 2020-04-02 2023-09-19 Samsung Electronics Co., Ltd. Integrated circuit including standard cells

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3231741B2 (ja) 1999-06-28 2001-11-26 エヌイーシーマイクロシステム株式会社 スタンダードセル、スタンダードセル列、スタンダードセルの配置配線装置および配置配線方法
US6838713B1 (en) 1999-07-12 2005-01-04 Virage Logic Corporation Dual-height cell with variable width power rail architecture
JP4846272B2 (ja) * 2005-06-07 2011-12-28 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US8582340B2 (en) 2012-01-12 2013-11-12 Arm Limited Word line and power conductor within a metal layer of a memory cell
US9817941B2 (en) 2012-12-04 2017-11-14 Cadence Design Systems, Inc. Methods, systems, and articles of manufacture for implementing high current carrying interconnects in electronic designs
US9496174B2 (en) 2014-07-24 2016-11-15 Qualcomm Incorporated Mitigating electromigration, in-rush current effects, IR-voltage drop, and jitter through metal line and via matrix insertion
US10593701B2 (en) * 2017-03-02 2020-03-17 Samsung Electronics Co., Ltd. Semiconductor device including a gate pitch and an interconnection line pitch and a method for manufacturing the same
KR102465964B1 (ko) * 2018-05-18 2022-11-10 삼성전자주식회사 다중 높이 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법
KR20210024321A (ko) * 2019-08-21 2021-03-05 삼성전자주식회사 반도체 소자

Also Published As

Publication number Publication date
US11973081B2 (en) 2024-04-30
US11244961B2 (en) 2022-02-08
CN112786583A (zh) 2021-05-11
US20210134837A1 (en) 2021-05-06
US20220115406A1 (en) 2022-04-14

Similar Documents

Publication Publication Date Title
US11695002B2 (en) Integrated circuit including integrated standard cell structure
TW202025394A (zh) 積體電路
US11626516B2 (en) Integrated circuitry including vertical channel structure and layout method of the same
KR102517568B1 (ko) 반도체 장치
KR20210041737A (ko) 반도체 장치, 반도체 장치의 레이아웃 디자인 방법 및 반도체 장치의 제조 방법
US20240162215A1 (en) Semiconductor integrated circuit device
US20230094036A1 (en) Semiconductor devices having improved electrical interconnect structures
KR102307127B1 (ko) 반도체 소자
US11930629B2 (en) Semiconductor memory device including multiple conductive line layers
CN111490044A (zh) 半导体器件
US11973081B2 (en) Integrated circuit including integrated standard cell structure
US11764201B2 (en) Integrated circuit including standard cells
US20230230941A1 (en) Semiconductor device
US11810920B2 (en) Integrated circuits including integrated standard cell structure
TW202247397A (zh) 半導體裝置
TWI756519B (zh) 積體電路裝置
KR20210067839A (ko) 집적된 표준셀 구조를 포함하는 집적 회로
KR20210123179A (ko) 표준셀을 포함하는 집적 회로
CN211238252U (zh) 半导体器件
US20230136881A1 (en) Cell including individual source regions and integrated circuit including the cell
TW202416450A (zh) 積體電路及其製造方法
KR20220159589A (ko) 표준 셀을 포함하는 집적회로 칩
KR20230059269A (ko) 집적된 표준 셀 구조를 포함하는 집적 회로