KR102465964B1 - 다중 높이 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법 - Google Patents

다중 높이 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법 Download PDF

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Abstract

집적 회로는, 본 개시의 예시적 실시예에 따라, 제1 수평 방향으로 연장되는 제1 행에 배치된 제1 셀, 제1 행에 인접한 제2 행에 배치된 제2 셀, 및 제1 행 및 제2 행에 연속적으로 배치된 제3 셀을 포함할 수 있고, 제1 셀 및 제2 셀은 제1 수평 방향으로 연장되는 제1 파워 라인을 공유할 수 있고, 제3 셀은 제1 파워 라인과 전기적으로 연결되고 제1 행 내에서 제1 수평 방향으로 연장되는 제2 파워 라인을 포함할 수 있다.

Description

다중 높이 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법{INTEGRATED CIRCUIT INCLUDING MULTIPLE HEIGHT CELL AND METHOD FOR MANUFACTURING THE SAME}
본 개시의 기술적 사상은 집적 회로에 관한 것으로서, 자세하게는 다중 높이 셀을 포함하는 집적 회로 및 그것을 제조하기 위한 방법에 관한 것이다.
집적 회로의 집적도를 향상시키기 위하여, 집적 회로에 포함되는 셀의 크기가 감소할 수 있다. 감소된 셀의 크기에 기인하여 셀의 전류 구동 능력이 감소할 수 있고, 이에 따라 동일한 기능을 제공하면서도 상이한 면적을 가지는 다양한 종류의 셀들이 집적 회로에 포함될 수 있다. 또한, 감소된 셀의 크기는 셀 내부의 라우팅 난이도를 상승시킬 수 있고, 복잡한 구조의 셀은 라우팅에 의해서 요구되는 확장된 면적을 가질 수 있다.
본 개시의 기술적 사상은 다중 높이 셀을 포함하는 집적 회로에 관한 것으로서, 단일 높이 셀의 구조에 독립적인 구조를 가짐으로써 높은 효율성을 제공하는 다중 높이 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법을 제공한다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 집적 회로는, 제1 수평 방향으로 연장되는 제1 행에 배치된 제1 셀, 제1 행에 인접한 제2 행에 배치된 제2 셀, 및 제1 행 및 제2 행에 연속적으로 배치된 제3 셀을 포함할 수 있고, 제1 셀 및 제2 셀은 제1 수평 방향으로 연장되는 제1 파워 라인을 공유할 수 있고, 제3 셀은 제1 파워 라인과 전기적으로 연결되고 제1 행 내에서 제1 수평 방향으로 연장되는 제2 파워 라인을 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 집적 회로는, 제1 수평 방향으로 연장되는 제1 행에 배치된 제1 셀, 제1 행에 인접한 제2 행에 배치된 제2 셀, 및 제1 행 및 제2 행에 연속적으로 배치된 제3 셀을 포함할 수 있고, 제3 셀은 제1 수평 방향으로 상호 평행하게 연장되고 제1 도전형 및 제2 도전형을 각각 가지는 제1 활성 영역 및 제2 활성 영역을 포함할 수 있고, 제1 활성 영역은 제1 행 내에 배치된 적어도 일부분을 포함할 수 있고, 제2 활성 영역은 제2 행 내에 배치된 적어도 일부분을 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 집적 회로는, 제1 수평 방향으로 연장되는 제1 행에 배치되고 제1 수평 방향으로 연장되고 제1 도전형을 가지는 제1 활성 영역을 포함하는 단일 높이 셀, 및 제1 행 및 제1 행에 인접한 제2 행에 연속적으로 배치되고 제1 수평 방향으로 연장되고 제2 도전형을 가지는 제2 활성 영역을 포함하는 다중 높이 셀을 포함할 수 있고, 제1 활성 영역은 제2 활성 영역과 제1 수평 방향으로 대향하는 부분을 포함할 수 있다.
본 개시의 예시적 실시예에 따라, 다중 높이 셀은 단일 높이 셀에 독립적인 구조에 기인하여 높은 효율성을 제공할 수 있다.
본 개시의 예시적 실시예에 따라, 다중 높이 셀은 일측으로 이동한 파워 라인에 기인하여 향상된 라우팅 자유도를 가질 수 있다.
본 개시의 예시적 실시예에 따라, 다중 높이 셀은 확장된 면적의 핀(pin)을 가질 수 있고, 이에 따라 집적 회로의 라우팅 혼잡이 감소할 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 본 개시의 예시적 실시예들에 대한 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
본 명세서에 첨부된 도면들은 도해의 편의를 위하여 스케일에 맞지 아니할 수 있고, 구성요소들을 과장하거나 축소하여 도시할 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 셀들을 나타내는 평면도이다.
도 2는 본 개시의 예시적 실시예에 따른 셀들을 나타내는 평면도이다.
도 3은 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 나타내는 평면도이다.
도 4a 내지 도 4c는 본 개시의 예시적 실시예들에 따른 집적 회로들의 레이아웃들을 나타내는 평면도들이다.
도 5a 및 도 5b는 본 개시의 예시적 실시예들에 따른 집적 회로들의 레이아웃들을 나타내는 평면도들이다.
도 6a 내지 도 6d는 본 개시의 예시적 실시예들에 따른 집적 회로들의 레이아웃들을 나타내는 평면도들이다.
도 7a 및 도 7b는 본 개시의 예시적 실시예에 따른 집적 회로를 나타내는 평면도 및 사시도이다.
도 8a 및 도 8b는 본 개시의 예시적 실시예들에 따른 집적 회로들의 레이아웃들을 나타내는 평면도들이다.
도 9는 본 개시의 예시적 실시예에 따른 집적 회로의 레이아웃을 나타내는 평면도이다.
도 10은 본 개시의 예시적 실시예에 따른 셀들을 나타내는 평면도이다.
도 11은 본 개시의 예시적 실시예에 따라 집적 회로를 제조하기 위한 방법을 나타내는 순서도이다.
도 12는 본 개시의 예시적 실시예에 따른 시스템-온-칩(system on chip; SoC)을 나타내는 블록도이다.
도 13은 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 1은 본 개시의 예시적 실시예에 따른 셀들(C11, C12, C13)을 나타내는 평면도이다. 구체적으로, 도 1은 제1 행(R11) 및 제2 행(R12)에 배치된 단일 높이 셀들(C11, C12), 및 제1 행(R11)과 제2 행(R12)에 연속적으로 배치된 다중 높이 셀(C13)을 포함하는 집적 회로의 레이아웃을 나타낸다. X축 방향 및 Y축 방향은 제1 수평 방향 및 제2 수평 방향으로 각각 지칭될 수 있고, Z축 방향은 수직 방향으로 지칭될 수 있다. X축 및 Y축으로 이루어진 평면은 수평면으로 지칭될 수 있고, 다른 구성요소보다 상대적으로 +Z방향으로 배치된 구성요소는 다른 구성요소 위에 있는 것으로 지칭될 수 있으며, 다른 구성요소보다 상대적으로 -Z방향으로 배치된 구성요소는 다른 구성요소 아래에 있는 것으로 지칭될 수 있다. 본 명세서에서 다른 언급이 없는 한, 구성요소의 높이는 구성요소의 Y축 방향의 길이를 지칭할 수 있고, 구성요소의 폭은 구성요소의 X축 방향의 길이를 지칭할 수 있다. 또한, 구성요소의 면적은 수평면과 평행한 면에서 구성요소가 차지하는 크기를 지칭할 수 있다. 본 명세서의 도면들에서, 도해의 편의상 일부 층들만이 도시될 수 있으며, 이해의 편의상 비아는 금속층의 패턴 아래에 위치함에도 불구하고 표시될 수 있다.
셀(cell)은 집적 회로에 포함되는 레이아웃의 단위로서, 표준 셀로서 지칭될 수도 있다. 집적 회로는 다수의 다양한 셀들을 포함할 수 있다. 셀들은 미리 정해진 규격을 준수하는 구조를 가질 수 있고, 복수의 행들에 정렬되어 배치될 수 있다. 예를 들면, 도 1에 도시된 바와 같이, 제1 셀(C11)은 X축 방향으로 연장되는 제1 행(R11)에 배치될 수 있고, 제2 셀(C12)은 제2 행(R12)에 배치될 수 있다. 제1 행(R11)의 높이(D11) 및 제2 행(R12)의 높이(D12)는 일치할 수 있고, 제1 셀(C11) 및 제2 셀(C12)은 동일한 높이(D11 또는 D12)를 가질 수 있다. 이와 같이, 하나의 행에 배치되도록 행의 높이와 동일한 높이를 가지는 셀은 단일 높이 셀(single height cell)로서 지칭될 수 있다.
도 1을 참조하면, 제3 셀(C13)은 제1 행(R11) 및 제2 행(R12)에 연속적으로 배치될 수 있고, 이에 따라 제3 셀(C13)은 제1 행(R11)의 높이(D11) 및 제2 행(R12)의 높이(D12)의 합과 일치하는 높이를 가질 수 있다. 이와 같이, 연속적인 2이상의 행들에 연속적으로 배치된 셀은 다중 높이 셀(multiple height cell)로서 지칭될 수 있고, 특히 상호 인접한 2개의 행들에 연속적으로 배치된 셀은 이중 높이 셀(double height cell)로서 지칭될 수 있다. 즉, 다중 높이 셀은 행의 높이(또는 단일 높이 셀의 높이)의 배수와 일치하는 높이를 가질 수 있다. 다중 높이 셀은 다양한 목적들을 위해서 사용될 수 있다. 예를 들면, 다중 높이 셀은 X축 방향으로 확장하여 신호들을 라우팅하는 것이 용이하지 아니하는 구조를 구현하기 위해서 사용될 수도 있고, 디캡(decap), 필러(filler) 등으로서 사용될 수도 있다. 이하에서 본 개시의 예시적 실시예들은 도 1의 제3 셀(C13)과 같이, 이중 높이 셀을 주로 참조하여 설명될 것이나, 연속적인 3개 이상의 행들에 연속적으로 배치된 다중 높이 셀에도 적용될 수 있는 점은 이해될 것이다.
제1 셀(C11), 제2 셀(C12) 및 제3 셀(C13)은 X축 방향으로 연장되는 활성 영역 및 핀(fin)을 포함할 수 있고, Y축 방향으로 연장되는 게이트 라인을 포함할 수 있다. 일부 실시예들에서, 활성 영역은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs이나 InP와 같은 화합물 반도체를 포함할 수도 있고, 도전 영역, 예컨대 불순물이 도핑된 웰(well), 불순물이 도핑된 구조물을 포함할 수도 있다. 일부 실시예들에서, 게이트 라인은 일함수 금속 함유 레이어 및 갭필 금속막을 포함할 수 있다. 예를 들면, 일함수 금속 함유 레이어는, Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er 및 Pd 중 적어도 하나의 금속을 포함할 수 있고, 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다. 일부 실시예들에서, 게이트 라인들은 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있다. 이하의 도면들에서 도해의 편의상 활성 영역 상의 핀(fin)은 도시되지 아니할 수 있으나, 본 개시의 예시적 실시예들이 평면형 트랜지스터를 포함하는 셀뿐만 아니라 핀펫(FinFET)을 포함하는 셀에도 적용될 수 있는 점은 이해될 것이다.
일부 실시예들에서, 단일 높이 셀은 상호 인접한 2개의 행들에서 상호 대칭적인 구조들을 각각 가지도록 배치될 수 있다. 예를 들면, 도 1에 도시된 바와 같이, 제1 셀(C11) 및 제2 셀(C12)은 입력 핀(A) 및 출력 핀(Y)을 가지는 인버터로서 동일한 기능을 제공하나 제1 행(R11) 및 제2 행(R12)의 경계를 중심으로 상호 대칭적인 구조를 가질 수 있다. 이에 따라, 제1 셀(C11)의 P형 활성 영역(P12) 및 N형 활성 영역(N12)은 제2 셀(C12)의 P형 활성 영역(P13) 및 N형 활성 영역(N13)과 제1 행(R11) 및 제2 행(R12)의 경계를 중심으로 상호 대칭적일 수 있다.
셀들에 전력을 공급하기 위하여, 행들의 경계에서 X축 방향으로 연장되는 파워 라인들이 배치될 수 있다. 예를 들면, 도 1에 도시된 바와 같이, 제1 파워 라인(PL11)은 제1 행(R11) 및 제2 행(R12)의 경계에서 X축 방향으로 연장될 수 있고, 제1 셀(C11) 및 제2 셀(C12)은 제1 파워 라인(PL11)을 공유할 수 있다. 유사하게, 제3 파워 라인(PL13) 및 제4 파워 라인(P14)이 X축 방향으로 연장될 수 있다. 본 명세서에서 파워 라인은 M1 층의 패턴으로서 도시되고 설명되나, 본 개시의 예시적 실시예들은 이에 제한되지 아니하며, 일부 실시예들에서 파워 라인은 M1 층 상위의 배선층, 예컨대 M2 층의 패턴으로서 형성될 수도 있다. 일부 실시예들에서, 홀수 번째 파워 라인들에 제1 공급 전압이 인가될 수 있고, 짝수 번째 파워 라인들에 제2 공급 전압이 인가될 수 있다. 예를 들면, 도 1에 도시된 바와 같이, 제1 파워 라인(PL11)에 양의 공급 전압(VDD)이 인가될 수 있는 한편, 제1 파워 라인(PL11)에 인접한 제3 파워 라인(PL13) 및 제4 파워 라인(P14)에 음의 공급 전압(VSS)이 인가될 수 있다.
제3 셀(C13)은 제1 셀(C11) 및 제2 셀(C12)에 전력을 제공하는 제3 파워 라인(PL13) 및 제4 파워 라인(PL14)과 전기적으로 각각 연결되는 제5 파워 라인(PL15) 및 제6 파워 라인(PL16)으로부터 전력을 공급받을 수 있다. 제5 파워 라인(PL15) 및 제6 파워 라인(PL16)은 제3 셀(C13)의 경계에 각각 배치될 수 있고, X축 방향으로 연장될 수 있다. 본 명세서에서, 제5 파워 라인(PL15) 및 제6 파워 라인(PL16)과 같이, 다중 높이 셀의 경계에 배치되는 파워 라인은 아웃바운드(outbound) 파워 라인으로 지칭될 수 있다. 도 1에 도시된 바와 같이, 제3 셀(C13)이 이중 높이 셀인 경우, 제5 파워 라인(PL15) 및 제6 파워 라인(PL16)은 동일한 공급 전압, 즉 음의 공급 전압(VSS)을 제공할 수 있다.
제3 셀(C13)은 제1 셀(C11) 및 제2 셀(C12)이 공유하는 제1 파워 라인(PL11)과 전기적으로 연결되고 제1 행(R11) 내에서 X축 방향으로 연장되는 제2 파워 라인(PL12)을 포함할 수 있다. 즉, 제2 파워 라인(PL12)은 제3 셀(C13)의 중심으로부터 일측 방향으로, 예컨대 도 1에 도시된 바와 같이 제5 파워 라인(PL15) 방향으로 이동된 위치에 양의 공급 전압(VDD)이 인가되는 제2 파워 라인(PL12)이 배치될 수 있다. 도 1에 도시된 바와 상이하게, 제2 파워 라인(PL12)이 제1 파워 라인(PL11)과 같은 위치, 즉 제3 셀(C13)의 중심에 배치되는 경우, 제3 셀(C13)에서 제2 파워 라인(PL12)이 속하는 M1 층의 라우팅을 위한 면적이 양분될 수 있다. 그러나, 제2 파워 라인(PL12)이 도 1에 도시된 바와 같이 배치됨으로써, 제2 파워 라인(PL12) 및 제6 파워 라인(PL16) 사이 넓은 면적이 제3 셀(C13)의 입력 신호, 출력 신호, 내부 신호의 라우팅을 위하여 사용될 수 있다. 이에 따라, 제3 셀(C13)과 같은 다중 높이 셀의 구조가 단순해질 수 있고, 증가된 크기의 입력 핀(예컨대, 제3 셀(C13)의 A) 및 출력 핀(예컨대, 제3 셀(C13)의 Y)에 기인하여 집적 회로의 라우팅 혼잡이 감소할 수 있다.
일부 실시예들에서, 제2 파워 라인(PL12)의 폭, 즉 Y축 방향의 길이(D13)는 제2 파워 라인(PL12)과 동일한 층의 패턴의 폭보다 클 수 있다. 제1 파워 라인(PL11), 제3 파워 라인(PL13) 및 제4 파워 라인(PL14)과 같이, 단일 높이 셀로서 제1 셀(C11) 및 제2 셀(C12)에 전력을 공급하는 파워 라인들의 폭(즉, Y축 방향의 길이)은 동일한 층의 패턴의 폭(예컨대, 입력 핀(A)의 X축 방향의 길이)보다 클 수 있고, 다중 높이 셀로서 제3 셀(C13)에 포함되는 제2 파워 라인(PL12) 역시 상대적으로 큰 폭(D13)을 가질 수 있고, 일부 실시예들에서 제2 파워 라인(PL12)의 폭은 제1 파워 라인(PL11)의 폭(즉, Y축 방향의 길이)과 일치할 수 있다.
제3 셀(C13)은 X축 방향으로 연장되고 상이한 도전형들을 각각 가지는 활성 영역들(P11, N11)을 포함할 수 있다. 도 1에 도시된 바와 같이, PMOS(P-channel Metal-Oxide-Semiconductor) 트랜지스터를 형성하기 위한 P형 활성 영역(P11)은 제1 셀(C11)의 P형 활성 영역(P12)보다 큰 Y축 방향의 길이를 가질 수 있고, 제1 행(R11)에 포함되는 적어도 일부분을 포함할 수 있다. 유사하게, NMOS(N-channel Metal-Oxide-Semiconductor) 트랜지스터를 형성하기 위한 N형 활성 영역(N11)은 제2 셀(C12)의 N형 활성 영역(N13)보다 큰 Y축 방향의 길이를 가질 수 있고, 제2 행(R12)에 포함되는 적어도 일부분을 포함할 수 있다. 이와 같이, 제3 셀(C13)은 제1 셀(C11) 및 제2 셀(C12)에 적어도 부분적으로 독립적인 구조를 가질 수 있고, 이에 따라 보다 효율적인 구조를 가질 수 있다.
도 2는 본 개시의 예시적 실시예에 따른 셀들(C21, C22)을 나타내는 평면도이다. 구체적으로, 도 2는 단일 높이 셀로서 제1 셀(C21) 및 다중 높이 셀로서 제1 셀(C21)과 동일한 기능을 수행하는 제2 셀(C22)을 나타낸다.
도 2를 참조하면, 제1 셀(C21)은 X축 방향으로 연장되는 P형 활성 영역(P21) 및 N형 활성 영역(N21)을 포함할 수 있다. P형 활성 영역(P21) 및 N형 활성 영역(N21)은 제1 거리(D21)만큼 Y축 방향으로 이격될 수 있고, P형 활성 영역(P21) 및 N형 활성 영역(N21) 사이 영역에서 X축 방향으로 연장되는 핀(fin)은 트랜지스터를 형성하지 아니하는 더미 핀으로서 지칭될 수 있다. 일부 실시예들에서, 설계 규칙에 따라 게이트와 연결되는 컨택, 즉 게이트 컨택은 활성 영역 상에 배치되는 것이 금지될 수 있고, 이에 따라 다수의 입력 핀들(A0, A1, B0, B1)의 라우팅을 위한 게이트 컨택들의 배치를 위하여 P형 활성 영역(P21) 및 N형 활성 영역(N21) 사이 거리, 즉 제1 거리(D21)는 증가할 수 있고, 더미 핀들의 개수가 증가할 수 있다. 또한, 제한된 셀 높이 및 증가된 제1 거리(D1)에 기인하여 P형 활성 영역(P21) 및 N형 활성 영역(N21)의 면적이 감소할 수 있고, 결과적으로 트랜지스터의 크기가 감소함에 따라 제1 셀(C21)의 성능(예컨대, 동작 속도)이 제한될 수 있다. 이와 같이, 한 행의 높이와 일치하는 제한된 높이를 가지는 제1 셀(C21)에서 입력 핀들(A0, A1, B0, B1), 출력 핀(Y) 및 내부 신호들의 라우팅을 위한 패턴들, 예컨대 컨택들, 금속 패턴, 비아들이 설계 규칙(design rule)을 준수하면서 복잡하게 형성될 수 있다.
제2 셀(C22)은 제1 셀과 동일한 기능을 제공할 수 있고, X축 방향으로 연장되는 P형 활성 영역(P22) 및 N형 활성 영역(N22)을 포함할 수 있다. P형 활성 영역(P22) 및 N형 활성 영역(N22)은 제2 거리(D22)만큼 Y축 방향으로 이격될 수 있다. P형 활성 영역(P22) 및 N형 활성 영역(N22)의 Y축 방향의 긴 길이에 기인하여 트랜지스터의 소스 및 드레인을 라우팅하기 위한 컨택(즉, 활성 컨택) 및 금속 패턴은 P형 활성 영역(P22) 및 N형 활성 영역(N22) 상에서 대부분 형성될 수 있고, 이에 따라 입력 핀들(A0, A2, B0, B1)을 위한 게이트 컨택은 X축 방향으로 정렬될 수 있다. 결과적으로, P형 활성 영역(P22) 및 N형 활성 영역(N22) 사이 거리, 즉 제2 거리(D22)는 제1 거리(D11)보다 작을 수 있고, 결과적으로 제2 셀(C22)에서 더미 핀들의 개수가 감소할 수 있다. 이와 같이, 제1 셀(C21)과 비교할 때, 제2 셀(C22)에서 입력 핀들(A0, A1, B0, B1), 출력 핀(Y) 및 내부 신호들의 라우팅을 위하여 패턴들, 예컨대, 컨택들, 금속 패턴, 비아들은 설계 규칙을 준수하면서도 단순하게 형성될 수 있다.
제2 셀(C22)에서 양의 공급 전압(VDD)이 인가되는 제1 파워 라인(PL21)은 제2 셀(C22)의 중심으로부터 Y축 방향으로 이격된 위치에서 X축 방향으로 연장될 수 있다. 일부 실시예들에서, 도 2에 도시된 바와 같이, 제1 파워 라인(PL21)은, 내부 신호를 위한 M1 층의 도전 패턴(M21)이 배치될 수 있도록 음의 공급 전압(VSS)이 인가되는 제2 파워 라인(PL22)으로부터 이격된 위치에 배치될 수 있다.
도 3은 본 개시의 예시적 실시예에 따른 집적 회로(30)의 레이아웃을 나타내는 평면도이다. 구체적으로, 도 3은 동일한 기능 및 성능을 제공하면서도 상이한 구조들을 가지는 다중 높이 셀들(C31, C32, C33, C34)을 포함하는 집적 회로(30)의 레이아웃을 나타낸다.
도 1을 참조하여 전술된 바와 같이, 행들의 경계에 배치되고 X축 방향으로 연장되는 홀수 번째 파워 라인들 및 짝수 번째 파워 라인들에 상이한 공급 전압들이 각각 인가될 수 있다. 이에 따라, 다중 높이 셀의 경계에 배치되는 양 파워 라인들, 즉 아웃바운드 파워 라인들에 인가되는 공급 전압에 따라 동일한 기능 및 성능을 제공하면서도 상이한 구조를 가지는 복수의 다중 높이 셀들이 정의될 수 있다. 또한, 다중 높이 셀에 포함되는 활성 영역들의 위치에 따라 동일한 기능 및 성능을 제공하면서도 상이한 구조를 가지는 복수의 다중 높이 셀들이 정의될 수 있다. 예를 들면, 제1 셀(C31) 및 제2 셀(C32)은 제1 행(R31) 및 제2 행(R32)에 연속적으로 배치되나, 상이하게 배치된 활성 영역들을 각각 포함할 수 있다. 상이하게 배치된 활성 영역들에 기인하여, 제1 셀(C31)에 포함되고 양의 공급 전압(VDD)이 인가되는 제1 파워 라인(PL31)은 P형 활성 영역 상에서 제1 행(R31) 내에 배치되는 한편, 제2 셀(C32)에 포함되고 양의 공급 전압(VDD)이 인가되는 제2 파워 라인(PL32)은 P형 활성 영역 상에서 제2 행(R32) 내에 배치될 수 있다. 유사하게, 제3 셀(C33) 및 제4 셀(C34)은 제2 행(R32) 및 제3 행(R33)에 연속적으로 배치되나, 상이하게 배치된 활성 영역들을 각각 포함할 수 있다. 상이하게 배치된 활성 영역들에 기인하여, 제3 셀(C33)에 포함되고 음의 공급 전압(VSS)이 인가되는 제3 파워 라인(PL33)은 N형 활성 영역 상에서 제3 행(R33) 내에 배치되는 한편, 제4 셀(C34)에 포함되고 음의 공급 전압(VSS)이 인가되는 제4 파워 라인(PL34)은 N형 활성 영역 상에서 제2 행(R32) 내에 배치될 수 있다.
도 11을 참조하여 후술되는 바와 같이, 셀의 레이아웃을 정의하는 셀 라이브러리(D112)는 동일한 기능 및 성능을 제공하나 상이한 구조를 가지는 다중 높이 셀의 복수의 레이아웃들을 정의할 수 있고, 집적 회로의 레이아웃 데이터를 생성하는 과정(예컨대, 배치 및 라우팅 단계)에서 복수의 레이아웃들 중 하나가 선택되어 배치될 수 있다. 이하에서 본 개시의 예시적 실시예들은, Y축 방향으로 대향하는 경계들에서 X축 방향으로 연장되는 파워 라인들에 음의 공급 전압이 인가되고, +Y축 방향으로 P형 활성 영역이 배치되고, -Y축 방향으로 N형 활성 영역이 배치되는, 도 3의 제1 셀(C31)과 같은 다중 높이 셀을 주로 참조하여 설명될 것이나, 본 개시의 예시적 실시예들이 이에 제한되지 아니하는 점이 유의된다.
도 4a 내지 도 4c는 본 개시의 예시적 실시예들에 따른 집적 회로들(40a, 40b, 40c)의 레이아웃들을 나타내는 평면도들이다. 구체적으로, 도 4a 내지 도 4c는 단일 높이 셀 및 다중 높이 셀 사이 인터페이스의 예시들을 나타낸다. 도해의 편의상 도 4a 내지 도 4c에서 셀들은 일부 층들만을 사용하여 도시되고, 도 4a 내지 도 4c에 대한 설명 중 중복되는 내용은 생략될 것이다.
도 4a를 참조하면, 집적 회로(40a)는 제1 행(R41)에 배치된 제1 셀(C41a), 제2 행(R42)에 배치된 제2 셀(C42a), 제1 행(R41) 및 제2 행(R42)에 연속적으로 배치된 제3 셀(C43a)을 포함할 수 있다. 제1 셀(C41a)과 제3 셀(C43a)은 X축 방향으로 상호 인접할 수 있고, 제2 셀(C42a) 및 제3 셀(C43a) 역시 X축 방향으로 상호 인접할 수 있다. 제1 셀(C41a), 제2 셀(C42a) 및 제3 셀(C43a)은 경계를 따라 Y축 방향으로 연장되는 게이트 라인(G41a)을 공유할 수 있다. 일부 실시예들에서, 게이트 라인(G41a)은 트랜지스터를 형성하지 아니할 수 있고, 즉 더미 게이트 라인일 수 있다. 일부 실시예들에서, 제1 셀(C41a)과 제3 셀(C43a) 사이 경계 및 제2 셀(C42a)과 제3 셀(C43a) 사이 경계에서 Y축 방향으로 연장되는 싱글 디퓨전 브레이크(single diffusion break; SDB)가 형성될 수 있고, 싱글 디퓨전 브레이크는 게이트 라인(G41a) 아래에서 또는 게이트 라인(G41a)이 제거된 영역에서 형성될 수 있다.
도 4b를 참조하면, 집적 회로(40b)는 제1 행(R41)에 배치된 제1 셀(C41b), 제2 행(R42)에 배치된 제2 셀(C42b), 제1 행(R41) 및 제2 행(R42)에 연속적으로 배치된 제3 셀(C43b)을 포함할 수 있고, 제1 셀(C41b)과 제3 셀(C43b) 사이 및 제2 셀(C42b)과 제3 셀(C43b) 사이에서 제1 행(R41) 및 제2 행(R42)에 연속적으로 배치되는 제4 셀(C44)을 더 포함할 수 있다. 본 명세서에서 제4 셀(C44)과 같이, 단일 높이 셀 및 다중 높이 셀 사이에 배치됨으로써 단일 높이 셀에 독립적인 구조를 가지는 다중 높이 셀을 단일 높이 셀과 연결하는 기능을 수행하는 셀은 인터페이스 셀로서 지칭될 수 있다. 인터페이스 셀의 예시들은 도 5a 내지 도 6d 등을 참조하여 후술될 것이다.
제4 셀(C44)의 X축 방향의 길이, 즉 폭(D40)은 집적 회로(40b)를 제조하기 위한 반도체 공정에 의해서 결정될 수 있다. 예를 들면, 도 4b에 도시된 바와 같이, 제3 셀(C43b)의 P형 활성 영역은 제1 셀(C41b)의 N형 활성 영역과 X축 방향으로 중첩되는 부분을 포함할 수 있다. 이에 따라, 인터페이스 셀로서 제4 셀(C44)은 제3 셀(C43b)의 P형 활성 영역과 제1 셀(C41b)의 N형 활성 영역을 분리하는 구조를 가질 수 있다. 반도체 공정에 의한 설계 규칙은 상이한 도전형들의 활성 영역들 사이 최소 이격 거리, 게이트 라인 및 활성 영역 사이 최소 이격 거리 등을 규정할 수 있다. 또한, 일부 실시예들에서, 도 5a 및 도 5b에 도시된 바와 같이, P형 기판(substrate)에서 N형 활성 영역이 형성되고 P형 기판에 형성된 N형 웰(well)에서 P형 활성 영역이 형성되는 경우, 설계 규칙은 N형 웰로부터 N형 활성 영역 사이 최소 이격 거리를 규정할 수 있다. 제4 셀의 폭(D40)은 이와 같이 설계 규칙에 의해서 규정되는 최소 이격 거리들에 기초하여 결정될 수 있다. 일부 실시예들에서, 집적 회로(40b)에 포함된 셀은 인접한 셀과의 경계에서 Y축 방향으로 연장되는 게이트 라인을 공유할 수 있고, 게이트 라인들의 피치(pitch), 즉 1 CPP(contacted poly pitch)의 배수와 일치하는 폭을 가질 수 있으며, 제4 셀의 폭(D40) 역시 게이트 라인들의 피치의 배수와 일치하는 폭을 가질 수 있다.
도 4c를 참조하면, 집적 회로(40c)는 단일 높이 셀들로서 제1 행(R41)에 배치된 제1 셀(C41c), 제2 행(R42)에 배치된 제2 셀(C42c), 제3 행(R43)에 배치된 제3 셀(C43c)을 포함할 수 있고, 다중 높이 셀들로서 3개의 연속적인 행들, 즉 제1 행(R41) 내지 제3 행(R43)에서 배치된 제4 셀(C44c) 및 제5 셀(C45c)을 포함할 수 있고, 제5 셀(C45c)은 인터페이스 셀로서 기능할 수 있다
도 4c에 도시된 바와 같이, 3개의 행들에 연속적으로 배치된 제4 셀(C44c)은 상이한 공급 전압들이 각각 인가되는 아웃바운드 파워 라인들로부터 전력을 공급받을 수 있다. 예를 들면, 도 4c에 도시된 바와 같이, 양의 공급 전압(VDD)이 인가되는 제1 파워 라인(PL41c)이 일측 경계에 배치될 수 있고, 음의 공급 전압(VSS)이 인가되는 제2 파워 라인(PL42c)이 일측 경계에 배치될 수 있다. 도 4c에 도시된 바와 같이, 제4 셀(C44c)의 P형 활성 영역(P41)이 제1 파워 라인(PL41)에 인접하게 배치될 수 있고, 제4 셀(C44c)의 N형 활성 영역(N41)이 제2 파워 라인(PL42)에 인접하게 배치되는 경우, 도 1의 제1 파워 라인(PL11)과 같이, 공급 전압을 제공하기 위하여 제4 셀(C44c)에 포함되는 파워 라인은 생략될 수 있다. 도 4b를 참조하여 전술된 바와 같이, 인터페이스 셀로서 제5 셀(C45c)은 제1 셀(C41c) 및 제2 셀(C42c)의 N형 활성 영역과 제4 셀(C44c)의 P형 활성 영역(P41)을 분리하는 부분을 포함할 수 있고, 제1 셀(C41c) 및 제2 셀(C42c)의 P형 활성 영역과 제4 셀(C44c)의 N형 활성 영역(N41)을 분리하는 부분을 포함할 수 있다.
비록 도 4b 및 도 4c에서 다중 높이 셀의 좌측(즉, -X축 방향)에 배치되는 인터페이스 셀들(C44, C45c)이 도시되었으나, 다중 높이 셀의 반대편, 즉 +X축 방향에도 배치될 수 있다. 이하에서, 다중 높이 셀의 좌측에 배치된 인터페이스 셀의 예시들이 주로 설명되나 본 개시의 예시적 실시예들이 이에 제한되지 않는 점은 이해될 것이다.
도 5a 및 도 5b는 본 개시의 예시적 실시예들에 따른 집적 회로들(50a, 50b)의 레이아웃들을 나타내는 평면도들이다. 구체적으로, 도 5a 및 도 5b는 Y축 방향으로 상호 평행하게 연장되는 복수의 핀(fin)들을 상이하게 처리하는 인터페이스 셀의 예시들을 나타낸다. 이하에서, 도 5a 및 도 5b에 대한 설명 중 중복되는 내용은 생략될 것이다.
도 5a를 참조하면, 집적 회로(50a)는 제1 행(R51)에 배치된 제1 셀(C51a), 제2 행(R52)에 배치된 제2 셀(C52a), 제1 행(R51) 및 제2 행(R52)에 연속적으로 배치된 제3 셀(C53a) 및 제4 셀(C54a)을 포함할 수 있다. 인터페이스 셀로서 제4 셀(C54a)은 Y축 방향으로 상호 평행하게 연장되는 복수의 핀(fin)들을 단절(cut)시킬 수 있다. 일부 실시예들에서 제1 셀(C51a) 및 제2 셀(C52a)의 N형 웰 및 제3 셀(C53a)의 N형 웰은 제4 셀(C54a)의 내부로 X축 방향을 따라 연장될 수 있고, 제4 셀(C54)에서 N형 웰들의 종단이 형성될 수 있다. 일부 실시예들에서, 도 5a에 도시된 바와 같이, 제4 셀(C54a)은 N형 웰들을 상호연결할 수도 있다.
도 5b를 참조하면, 집적 회로(50b)는 제1 행(R51)에 배치된 제1 셀(C51b), 제2 행(R52)에 배치된 제2 셀(C52b), 제1 행(R51) 및 제2 행(R52)에 연속적으로 배치된 제3 셀(C53b) 및 제4 셀(C54b)을 포함할 수 있다. 인터페이스 셀로서 제4 셀(C54b)은 Y축 방향으로 상호 평행하게 연장되는 복수의 핀들 중 적어도 일부를 단절하지 아니할 수 있다. 예를 들면, 도 5b에 도시된 바와 같이, N형 활성 영역 및 P형 활성 영역 상으로 연장되는 제1 핀(F51) 및 제5 핀(F55)은 제4 셀(C54b)에서 단절될 수 있고, 활성 영역들 사이 및 P형 활성 영역 상으로 연장되는 제2 핀(F52) 및 제6 핀(F56)은 제4 셀(C54b)에서 단절될 수 있다. 다른 한편으로, 동일한 도전형의 활성 영역들 상으로 연장되는 제3 핀(F53) 및 제7 핀(F57)은 제4 셀(C54b)에서 단절되지 아니할 수 있고, 활성 영역들 사이 상에서 연장되는 제4 핀(F54)(즉, 더미 핀) 역시 제4 셀(C54b)에서 단절되지 아니할 수 있다.
일부 실시예들에서, 인터페이스 셀은, 동일한 도전형을 가지는 단일 높이 셀의 활성 영역 및 다중 높이 셀의 활성 영역을 X축 방향으로 연결하는 활성 영역을 포함할 수 있다. 예를 들면, 도 5b에 도시된 바와 같이, 제4 셀(C54b)은 제1 셀(C51b)의 P형 활성 영역 및 제3 셀(C53b)의 P형 활성 영역과 X축 방향으로 중첩되는 P형 활성 영역(P51)을 포함할 수 있다. 또한, 제4 셀(C54b)은 제1 셀(C51b)의 N형 활성 영역 및 제3 셀(C53b)의 N형 활성 영역과 X축 방향으로 중첩되는 N형 활성 영역(N51)을 포함할 수 있다.
도 6a 내지 도 6d는 본 개시의 예시적 실시예들에 따른 집적 회로들(60a, 60b, 60c, 60d)의 레이아웃들을 나타내는 평면도들이다. 구체적으로, 도 6a 내지 도 6d는 단일 높이 셀의 파워 라인 및 다중 높이 셀에 포함되는 파워 라인을 상이하게 연결하는 인터페이스 셀의 예시들을 나타낸다. 이하에서, 도 6a 내지 도 6d에 대한 설명 중 중복되는 내용은 생략될 것이다.
단일 높이 셀들(예컨대, 도 6a의 C61a, C62a) 및 다중 높이 셀(예컨대, 도 6a의 C63a) 사이에 배치되는 인터페이스 셀(예컨대, 도 6a의 C64a)은 파워 라인들(예컨대, 도 6a의 PL61a, PL62a)을 전기적으로 연결하기 위한 상호연결(interconnection)(예컨대, 도 6a의 IC60a)을 포함할 수 있다. 인터페이스 셀에 포함된 상호연결은 Y축 방향으로 상이한 위치에 배치된 파워 라인들을 전기적으로 연결하기 위하여 Y축 방향으로 연장되는 적어도 하나의 전도성 패턴을 포함할 수 있다. 도 6a 내지 도 6d를 참조하여 설명되는 바와 같이, 인터페이스 셀에 포함된 상호연결은 다양한 종류의 전도성 패턴을 포함할 수 있고, 일부 실시예들에서, 도 6a 내지 도 6d에 예시된 전도성 패턴들 중 2이상의 전도성 패턴들이 병렬적으로 배치되어 조합될 수 있다. 도 6a 내지 도 6d의 예시에서, 인터페이스 셀(예컨대, 도 6a의 C64a)은 한 쌍의 게이트 라인들(예컨대, C61a, C62a) 사이 피치, 즉 1 CPP의 폭을 가지는 것으로 도시되나, 2 CPP 이상의 폭을 가지는 인터페이스 셀에도 본 개시의 예시적 실시예들이 적용될 수 있는 점은 이해될 것이다.
도 6a를 참조하면, 집적 회로(60a)는 제1 행(R61)에 배치된 제1 셀(C61a), 제2 행(R62)에 배치된 제2 셀(C62a), 제1 행(R61) 및 제2 행(R62)에서 연속적으로 배치된 제3 셀(C63a) 및 제4 셀(C64a)을 포함할 수 있다. 다중 높이 셀로서 제3 셀(C63a)은 P형 활성 영역 상에서 X축 방향으로 연장되는 제2 파워 라인(PL62a)을 포함할 수 있고, 제3 셀(C63a)의 P형 활성 영역 상에 형성되는 트랜지스터의 소스는 제2 파워 라인(PL62a)으로부터 양의 공급 전압(VDD)을 공급받을 수 있다.
인터페이스 셀로서 제4 셀(C64a)은 제1 셀(C61a) 및 제2 셀(C62a)이 공유하는 제1 파워 라인(PL61a) 및 제3 셀(C63a)의 제2 파워 라인(PL62a)을 전기적으로 연결하기 위하여 상호연결(IC60a)을 포함할 수 있다. 도 6a에 도시된 바와 같이, 상호연결(IC60a)은 제1 파워 라인(PL61a) 및 제2 파워 라인(PL62a)과 동일한 M1 층의 패턴으로서 Y축 방향으로 연장되는 부분을 포함할 수 있다. 이에 따라, 제1 파워 라인(PL61a) 및 제2 파워 라인(PL62a)은 전기적으로 연결될 수 있고, 제2 파워 라인(PL62a)에 양의 공급 전압(VDD)이 인가될 수 있다. 제1 게이트 라인(G61a) 및 제2 게이트 라인(G62a)은 제4 셀(C64a)의 경계에서 Y축 방향으로 상호 평행하게 연장될 수 있고, 더미 게이트 라인들일 수 있다.
도 6b를 참조하면, 집적 회로(60b)는 제1 행(R61)에 배치된 제1 셀(C61b), 제2 행(R62)에 배치된 제2 셀(C62b), 제1 행(R61) 및 제2 행(R62)에서 연속적으로 배치된 제3 셀(C63b) 및 제4 셀(C64b)을 포함할 수 있다. 다중 높이 셀로서 제3 셀(C63b)은 P형 활성 영역 상에서 X축 방향으로 연장되는 제2 파워 라인(PL62b)을 포함할 수 있고, 제3 셀(C63b)의 P형 활성 영역 상에 형성되는 트랜지스터의 소스는 제2 파워 라인(PL62b)으로부터 양의 공급 전압(VDD)을 공급받을 수 있다.
인터페이스 셀로서 제4 셀(C64b)은 상호연결(IC60b)을 포함할 수 있고, 상호연결(IC60b)은 제1 파워 라인(PL61b) 및 제2 파워 라인(PL62b)의 M1 층보다 상위의 M2 층의 패턴으로서 Y축 방향으로 연장되는 패턴(M64)을 포함할 수 있다. 도 6b에 도시된 바와 같이, 상호연결(IC60b)은 제1 파워 라인(PL61b)을 X축 방향으로 연장하는 M1 층의 패턴 및 제2 파워 라인(PL62b)을 X축 방향으로 연장하는 M1 층의 패턴을 포함할 수 있고, M1 층의 패턴들과 비아들을 통해서 연결되는 M2 층의 패턴(M64)을 포함할 수 있다. 이에 따라, 제1 파워 라인(PL61b) 및 제2 파워 라인(PL62b)은 전기적으로 연결될 수 있고, 제2 파워 라인(PL62b)에 양의 공급 전압(VDD)이 인가될 수 있다. 제1 게이트 라인(G61b) 및 제2 게이트 라인(G62b)은 제4 셀(C64b)의 경계에서 Y축 방향으로 상호 평행하게 연장될 수 있고, 더미 게이트 라인들일 수 있다.
도 6c를 참조하면, 집적 회로(60c)는 제1 행(R61)에 배치된 제1 셀(C61c), 제2 행(R62)에 배치된 제2 셀(C62c), 제1 행(R61) 및 제2 행(R62)에서 연속적으로 배치된 제3 셀(C63c) 및 제4 셀(C64c)을 포함할 수 있다. 다중 높이 셀로서 제3 셀(C63c)은 P형 활성 영역 상에서 X축 방향으로 연장되는 제2 파워 라인(PL62c)을 포함할 수 있고, 제3 셀(C63c)의 P형 활성 영역 상에 형성되는 트랜지스터의 소스는 제2 파워 라인(PL62c)으로부터 양의 공급 전압(VDD)을 공급받을 수 있다.
인터페이스 셀로서 제4 셀(C64c)은 상호연결(IC60c)을 포함할 수 있고, 상호연결(IC60c)은 제4 셀(C64c)의 경계에서 Y축 방향으로 상호 평행하게 연장되는 제1 게이트 라인(G61c) 및 제2 게이트 라인(G62c)의 일부분들을 포함할 수 있다. 도 6c에 도시된 바와 같이, 상호연결(IC60c)은 제1 파워 라인(PL61c)을 X축 방향으로 연장하는 M1 층의 패턴 및 제2 파워 라인(PL62c)을 X축 방향으로 연장하는 M1 층의 패턴을 포함할 수 있고, M1 층의 패턴들을 제1 게이트 라인(G61c) 및 제2 게이트 라인(G62c)과 연결하는 컨택들 및 비아들을 포함할 수 있다. 이에 따라, 제1 파워 라인(PL61c) 및 제2 파워 라인(PL62c)은 전기적으로 연결될 수 있고, 제2 파워 라인(PL62c)에 양의 공급 전압(VDD)이 인가될 수 있다.
도 6d를 참조하면, 집적 회로(60d)는 제1 행(R61)에 배치된 제1 셀(C61d), 제2 행(R62)에 배치된 제2 셀(C62d), 제1 행(R61) 및 제2 행(R62)에서 연속적으로 배치된 제3 셀(C63d) 및 제4 셀(C64d)을 포함할 수 있다. 다중 높이 셀로서 제3 셀(C63d)은 P형 활성 영역 상에서 X축 방향으로 연장되는 제2 파워 라인(PL62d)을 포함할 수 있고, 제3 셀(C63d)의 P형 활성 영역 상에 형성되는 트랜지스터는 제2 파워 라인(PL62d)으로부터 양의 공급 전압(VDD)을 공급받을 수 있다.
일부 실시예들에서, M1 층 및 M2 층에서 단방향(uni-directional) 패턴들이 주로 형성될 수 있다. 이에 따라, 도 6a에 도시된 바와 같이 X축 방향으로 연장되는 파워 라인이 형성되는 M1 층에서 Y축 방향으로 연장되는 패턴을 형성하는 것이 용이하지 아니할 수 있고, 도 6b 내지 도 6d에 예시된 구조들이 채용될 수 있다.
인터페이스 셀로서 제4 셀(C64d)은 상호연결(IC60d)을 포함할 수 있고, 상호연결(IC60d)은 제1 파워 라인(PL61d) 및 제2 파워 라인(PL62d)의 M1 층보다 하위의 컨택으로서 Y축 방향으로 연장되는 컨택(T64)을 포함할 수 있다. 도 6d에 도시된 바와 같이, 상호연결(IC60d)은 제1 파워 라인(PL61d)을 X축 방향으로 연장하는 M1 층의 패턴 및 제2 파워 라인(PL62d)을 X축 방향으로 연장하는 M1 층의 패턴을 포함할 수 있고, M1 층의 패턴들과 비아들을 통해서 연결되는 컨택(T64)을 포함할 수 있다. 이에 따라, 제1 파워 라인(PL61d) 및 제2 파워 라인(PL62d)은 전기적으로 연결될 수 있고, 제2 파워 라인(PL62d)에 양의 공급 전압(VDD)이 인가될 수 있다. 제1 게이트 라인(G61b) 및 제2 게이트 라인(G62b)은 제4 셀(C64b)의 경계에서 Y축 방향으로 상호 평행하게 연장될 수 있고, 더미 게이트 라인들일 수 있다.
도 7a 및 도 7b는 본 개시의 예시적 실시예에 따른 집적 회로(70)를 나타내는 평면도 및 사시도이다. 구체적으로, 도 7a 및 도 7b는 상호 인접하게 배치되는 단일 높이 셀 및 다중 높이 셀의 파워 라인들을 연결하는 구조의 예시를 나타낸다.
도 7a를 참조하면, 집적 회로(70)는 제1 행(R71)에 배치된 제1 셀(C71), 제2 행(R72)에 배치된 제2 셀(C72), 제1 행(R71) 및 제2 행(R72)에서 연속적으로 배치된 제3 셀(C73) 및 제4 셀(C74)을 포함할 수 있다. 제1 셀(C71) 및 제2 셀(C72)은 제1 파워 라인(PL71)을 공유할 수 있다. 다중 높이 셀로서 제3 셀(C73)은 P형 활성 영역 상에서 X축 방향으로 연장되는 제2 파워 라인(PL72)을 포함할 수 있고, 제3 셀(C73)의 P형 활성 영역 상에 형성되는 트랜지스터는 제2 파워 라인(PL72)으로부터 양의 공급 전압(VDD)을 공급받을 수 있다.
제1 게이트 라인(G71)은 제1 셀(C71) 및 제2 셀(C72)을 가로질러 Y축 방향으로 연장될 수 있고, 제3 게이트 라인(G73)은 제3 셀(C73)에서 Y축 방향으로 연장될 수 있다. 제2 게이트 라인(G72)은 제1 게이트 라인(G71) 및 제3 게이트 라인(G73) 사이에서 제3 셀(C73)의 경계를 따라 Y축 방향으로 연장될 수 있고, 제1 파워 라인(PL71) 및 제2 파워 라인(PL72)을 전기적으로 연결할 수 있다.
도 7b를 참조하면, 제1 파워 라인(PL71)은 제1 비아(V71) 및 제1 컨택(T71)을 통해서 제2 게이트 라인(G72)과 연결될 수 있다. 또한, 제2 파워 라인(PL72)은 제2 비아(V72) 및 제2 컨택(T72)을 통해서 제2 게이트 라인(G72)과 연결될 수 있다. 일부 실시예들에서, 컨택은 활성 영역과 연결되는 활성 컨택 및 게이트 라인과 연결되는 게이트 컨택으로 구분될 수 있다. 예를 들면, 제1 컨택(T71)은 Y축 방향으로 연장되고 제1 게이트 라인(G71) 및 제2 게이트 라인(G72) 사이 활성 영역과 연결되는 활성 컨택(CA71), 및 X축 방향으로 연장되고 제2 게이트 라인(G72)과 연결되는 게이트 컨택(CB71)을 포함할 수 있다. 유사하게, 제2 컨택(T72)은 Y축 방향으로 연장되고 제2 게이트 라인(G72) 및 제3 게이트 라인(G73) 사이 활성 영역과 연결되는 활성 컨택(CA72), 및 X축 방향으로 연장되고 제2 게이트 라인(G72)과 연결되는 게이트 컨택(CB72)을 포함할 수 있다.
도 8a 및 도 8b는 본 개시의 예시적 실시예들에 따른 집적 회로들(80a, 80b)의 레이아웃들을 나타내는 평면도들이다. 구체적으로, 도 8a 및 도 8b는 단일 높이 셀 및 다중 높이 셀 상에서 상위 배선층으로서 M2 층의 패턴들의 예시들을 나타낸다. 이하에서, 도 8a 및 도 8b에 대한 설명 중 중복되는 내용은 생략될 것이다.
도 8a를 참조하면, 집적 회로(80a)는 단일 높이 셀들로서 제1 셀(C81a) 및 제2 셀(C82a)을 포함할 수 있고, 다중 높이 셀들로서 제3 셀(C83a) 및 제4 셀(C84a)을 포함할 수 있다. 도 8a에 도시된 바와 같이, M2 층은 신호들의 라우팅을 위해 X축 방향으로 연장되는 패턴들을 포함할 수 있다. 또한, M2 층은 M1 층의 파워 라인들 상에서, M1 층의 파워 라인들과 비아들을 통해서 연결되고 X축 방향으로 연장되는 파워 라인들을 포함할 수 있고, 이러한 M2 층의 파워 라인은 상위 파워 라인으로 지칭될 수 있다. 예를 들면, M2 층의 제1 파워 라인(PL81a)은 제1 셀(C81a) 및 제2 셀(C82a)의 경계에서 X축 방향으로 연장될 수 있고, M2 층의 제2 파워 라인(PL82a)은 제3 셀(C83a) 상에서 X축 방향으로 연장될 수 있다.
일부 실시예들에서, 단일 높이 셀들에 의해서 공유되는 M2 층의 파워 라인은 다중 높이 셀을 가로질러 연장될 수 있다. 예를 들면, 도 8a에 도시된 바와 같이, 제1 셀(C81a) 및 제2 셀(C82a)의 경계에서 X축 방향으로 연장되는 M2 층의 제1 파워 라인(PL81)은 인터페이스 셀인 제4 셀(C84a) 및 제3 셀(C83)을 가로질러 X축 방향으로 연장될 수 있다. 도 8a에 도시된 바와 같이, 제1 파워 라인(PL81)이 제3 셀(C83a)과 Z축 방향으로 중첩된 부분에서 제3 셀(C83a)은 양의 공급 전압(VDD)이 인가되는 M1 층의 파워 라인이 생략되므로 비아들이 형성되지 아니할 수 있다.
도 8b를 참조하면, 집적 회로(80b)는 단일 높이 셀들로서 제1 셀(C81b) 및 제2 셀(C82b)을 포함할 수 있고, 다중 높이 셀들로서 제3 셀(C83b) 및 제4 셀(C84b)을 포함할 수 있다. 일부 실시예들에서, 단일 높이 셀들에 의해서 공유되는 M2 층의 파워 라인은 다중 높이 셀 상에서 단절될 수 있고, M2 층의 파워 라인이 단절된 영역은 신호 라우팅을 위한 패턴들이 형성될 수 있다. 예를 들면, 도 8b에 도시된 바와 같이, 도 8b의 집적 회로(80b)에서 제1 파워 라인(PL81b)은 인터페이스 셀(84b)상에서 종단을 가질 수 있고, 제3 셀(C83b) 상에서 제1 파워 라인(PL81b)에 대응하는 영역은 신호 라우팅을 위한 패턴들(M82)을 포함할 수 있다. 이에 따라, 도 8a의 집적 회로(80a)에서 양의 공급 전압(VDD)의 전달이 강화될 수 있는 한편, 도 8b의 집적 회로(80b)에서 신호를 위한 개선된 라우팅 자유도가 제공될 수 있다.
도 9는 본 개시의 예시적 실시예에 따른 집적 회로(90)의 레이아웃을 나타내는 평면도이다. 구체적으로, 도 9는 단일 높이 셀 및 다중 높이 셀 상에서 파워 메쉬(mesh)를 형성하는 패턴들의 예시를 나타낸다. 도 9에서 파워 메쉬는 M3 층의 패턴들을 포함하는 것으로 도시되나, 일부 실시예들에서 파워 메쉬는 M3 층 보다 상위의 배선층의 패턴들을 포함할 수 있다.
집적 회로(90)는 단일 높이 셀들로서 제1 셀(C91) 및 제2 셀(C92)을 포함할 수 있고, 다중 높이 셀들로서 제3 셀(C93) 및 제4 셀(C94)을 포함할 수 있다. 도 8a 및 도 8b를 참조하여 전술된 바와 같이, M2 층의 제1 파워 라인(PL91)이 X축 방향으로 연장될 수 있고, 제1 파워 라인(PL91)과 전기적으로 연결된 제2 파워 라인(PL92)이 X축 방향으로 연장될 수 있다. 또한, 도 9에 도시된 바와 같이, 제3 파워 라인(PL93) 및 제4 파워 라인(PL94)이 X축 방향으로 연장될 수 있다.
M3 층에서 공급 전압들의 라우팅을 위하여 Y축 방향으로 연장되는 패턴들(예컨대, PM91, PM92, PM93, PM94 등)이 형성될 수 있고, M3 층의 패턴들은 파워 메쉬를 형성할 수 있다. 파워 메쉬는 집적 회로(90)에 포함된 셀들에 전력을 공급하기 위하여 규칙적으로 배열된 패턴들을 지칭할 수 있고, 파워 메쉬에 포함된 패턴들은 파워 메쉬 라인들로서 지칭될 수 있다. 파워 메쉬 라인들은 M2 층의 파워 라인과 비아(V1)를 통해서 연결될 수 있다.
일부 실시예들에서, 홀수 번째 파워 메쉬 라인들에 제1 공급 전압이 인가될 수 있고, 짝수 번째 파워 메쉬 라인들에 제2 공급 전압이 인가될 수 있다. 예를 들면, 도 9의 집적 회로(90)에서 제1 파워 메쉬 라인(PM91) 및 제3 파워 메쉬 라인(PM93)에 양의 공급 전압(VDD)이 인가될 수 있는 한편, 제2 파워 메쉬 라인(PM92) 및 제4 파워 메쉬 라인(PM94)에 음의 공급 전압(VSS)이 인가될 수 있다. 이에 따라, 홀수 번째 파워 메쉬 라인들(예컨대, PM91, PM93 등)은 양의 공급 전압(VDD)이 인가되는 제1 파워 라인(PL91) 및 제2 파워 라인(PL92)과 비아들을 통해서 연결될 수 있는 한편, 짝수 번째 파워 라인들(예컨대, PM92, PM94 등)은 음의 공급 전압(VSS)이 인가되는 제3 파워 라인(PL93) 및 제4 파워 라인(PL94)과 비아들을 통해서 연결될 수 있다. 이와 같이, 파워 메쉬의 파워 메쉬 라인들에 공급 전압들이 인가됨으로써, 다중 높이 셀인 제3 셀(C93)에 포함된 제2 파워 라인(PL92)이 적어도 하나의 파워 메쉬 라인과 비아를 통해서 연결될 수 있고, 결과적으로 제3 셀(C93)에서 제2 파워 라인(PL92)에 양의 공급 전압이 안정적으로 공급될 수 있다.
도 10은 본 개시의 예시적 실시예에 따른 셀들(C101, C102)을 나타내는 평면도이다. 구체적으로, 도 10은 단일 높이 셀과 동일한 기능을 제공하고 동일한 패턴을 포함하는 다중 높이 셀을 나타낸다.
제1 셀(C101)은 입력 핀(A) 및 출력 핀(Y)을 가지는 인버터로서 기능할 수 있고, 제1 셀(C101)의 경계에서 X축 방향으로 연장되는 제1 파워 라인(PL101) 및 제2 파워 라인(PL102)으로부터 양의 공급 전압(VDD) 및 음의 공급 전압(VSS)을 각각 공급받을 수 있다.
활성 영역 상에서 게이트에 연결되는 컨택, 즉 게이트 컨택이 형성가능한 경우 다중 높이 셀은 단일 높이 셀과 동일한 적어도 일부 구조를 포함할 수 있고, 단일 높이 셀의 파워 라인이 연장됨으로써 다중 높이 셀을 가로지르는 파워 라인을 포함할 수 있다. 예를 들면, 도 10에 도시된 바와 같이, 제2 셀(C102)은 제3 파워 라인(PL103) 및 제5 파워 라인(PL105)으로부터 음의 공급 전압(VSS)을 공급받을 수 있고, 양의 공급 전압(VDD)을 제공하는 제4 파워 라인(PL104)은 제2 셀(C102)을 가로질러 X축 방향으로 연장될 수 있다. 또한, 제3 파워 라인(PL103) 및 제4 파워 라인(PL104) 사이에 형성된 M1 층의 패턴들은 제1 셀(C101)의 M1 층의 패턴들과 일치할 수 있고, 제4 파워 라인PL104) 및 제5 파워 라인(PL105) 사이에 형성된 M1 층의 패턴들 역시 제1 셀(C101)의 M1 층의 패턴들과 일치할 수 있다.
도 11은 본 개시의 예시적 실시예에 따라 집적 회로를 제조하기 위한 방법을 나타내는 순서도이다.
셀 라이브러리(또는 표준 셀 라이브러리)(D112)는 셀들에 관한 정보, 예컨대 기능 정보, 특성 정보, 레이아웃 정보 등을 포함할 수 있다. 도 11에 도시된 바와 같이, 셀 라이브러리(D112)는 다중 높이 셀의 레이아웃을 정의하는 데이터(D112_1, D112_2 등)를 포함할 수 있다. 일부 실시예들에서, 동일한 기능 및 성능을 제공하는 셀에 대하여, 제1 데이터(D112_1)는 도 3의 제1 셀(C31) 및 제2 셀(C32)과 같이 음의 공급 전압(VSS)이 인가되는 파워 라인들 사이에 배치되고 양의 공급 전압(VDD)이 인가되는 파워 라인을 포함하는 레이아웃을 정의할 수 있는 한편, 제2 데이터(D112_2)는 도 3의 제3 셀(C33) 및 제4 셀(C34)과 같이 양의 공급 전압(VDD)이 인가되는 파워 라인들 사이에 배치되고 음의 공급 전압(VSS)이 인가되는 파워 라인을 포함하는 레이아웃을 정의할 수 있다. 또한, 셀 라이브러리(D112)는 다중 높이 셀을 단일 높이 셀과 연결하기 위한 인터페이스 셀을 정의할 수 있다.
단계 S10에서, RTL 데이터(D111)로부터 네트리스트 데이터(D43)를 생성하는 논리 합성 동작이 수행될 수 있다. 예를 들면, 반도체 설계 툴(예컨대, 논리 합성 툴)은 VHDL(VHSIC Hardware Description Language) 및 Verilog와 같은 HDL(Hardware Description Language)로서 작성된 RTL 데이터(D111)로부터 셀 라이브러리(D112)를 참조하여 논리 합성을 수행함으로써, 비트스트림(bitstream) 또는 네트리스트를 포함하는 네트리스트 데이터(D113)를 생성할 수 있다. 셀 라이브러리(D112)는 확장된 활성 영역들에 기인하여 양호한 성능을 제공하는 다중 높이 셀들을 정의하는 정보를 포함할 수 있고, 이에 따라 논리 합성 과정에서 그러한 정보를 참조하여 다중 높이 셀들이 집적 회로에 포함될 수 있다.
단계 S20에서, 네트리스트 데이터(D113)로부터 레이아웃 데이터(D114)를 생성하는 배치 및 라우팅(Place & Routing; P&R) 동작이 수행될 수 있다. 도 11에 도시된 바와 같이, 배치 및 라우팅 단계(S20)는 복수의 단계들(S21, S22, S23)을 포함할 수 있다.
단계 S21에서, 셀들을 배치하는 동작이 수행될 수 있다. 예를 들면, 반도체 설계 툴(예컨대, P&R 툴)은 네트리스트 데이터(D111)로부터 셀 라이브러리(D112)를 참조하여 복수의 셀들을 배치할 수 있다. 전술된 바와 같이, 반도체 설계 툴은 단일 높이 셀들 및 다중 높이 셀들을 배치할 수 있다.
단계 S22에서, 상호연결(interconnection)들을 생성하는 동작이 수행될 수 있다. 상호연결은 셀의 출력 핀(pin) 및 입력 핀(pin)을 전기적으로 연결할 수 있고, 예컨대 적어도 하나의 비아 및 적어도 하나의 전도성 패턴을 포함할 수 있다. 또한, 도 8a, 도 8b 및 도 9를 참조하여 전술된 바와 같이, 파워 라인들 및 파워 메쉬 라인들이 생성될 수 있고, 이들을 연결하기 위한 비아들이 생성될 수 있다. 전술된 바와 같이, 다중 높이 셀들은 넓은 면적의 입력 핀 및 출력 핀을 제공할 수 있고, 이에 따라 라우팅이 용이하게 수행될 수 있으며, 생성된 상호연결들이 단순화됨으로써 상호연결들에서 발생하는 신호의 지연이 감소할 수 있다.
단계 S23에서, 레이아웃 데이터(D114)를 생성하는 동작이 수행될 수 있다. 레이아웃 데이터(D114)는, 예컨대 GDSII와 같은 포맷을 가질 수 있고, 셀들 및 상호연결들의 기하학적 정보를 포함할 수 있다.
단계 S30에서, OPC(Optical Proximity Correction)가 수행될 수 있다. OPC는 집적 회로를 제조하기 위한 반도체 공정에 포함되는 포토리소그래피(photolithography)에서 빛의 특성에 기인하는 굴절 등의 왜곡 현상을 보정함으로써 원하는 모양의 패턴을 형성하기 위한 작업을 지칭할 수 있고, 레이아웃 데이터(D114)에 OPC가 적용됨으로써 마스크상의 패턴이 결정될 수 있다. 일부 실시예들에서, 집적 회로의 레이아웃은 단계 S30에서 제한적으로 변형될 수 있고, 단계 S30에서 집적 회로의 제한적으로 변형하는 것은 집적 회로의 구조를 최적화하기 위한 후처리로서, 디자인 폴리싱(design polishing)으로 지칭될 수 있다.
단계 S40에서, 마스크를 제작(manufacturing)하는 동작이 수행될 수 있다. 예를 들면, 레이아웃 데이터(D114)에 OPC를 적용함에 따라 복수의 층들에 형성된 패턴들을 형성하기 위하여 마스크상의 패턴들이 정의될 수 있고, 복수의 층들 각각의 패턴들을 형성하기 위한 적어도 하나의 마스크(또는, 포토마스크)가 제작될 수 있다.
단계 S50에서, 집적 회로를 제조(fabricating)하는 동작이 수행될 수 있다. 예를 들면, 단계 S40에서 제작된 적어도 하나의 마스크를 사용하여 복수의 층들이 패터닝됨으로써 집적 회로가 제조될 수 있다. 도 11에 도시된 바와 같이, 단계 S50은 단계들(S51, S52)을 포함할 수 있다.
단계 S51에서, FEOL(front-end-of-line) 공정이 수행될 수 있다. FEOL은 집적 회로 제조 과정에서 개별 소자들, 예컨대 트랜지스터, 캐패시터, 저항 등을 기판에 형성하는 과정을 지칭할 수 있다. 예를 들면, FEOL은 웨이퍼를 평탄화(planarization)하고 세정(cleaning)하는 단계, 트랜치(trench)를 형성하는 단계, 웰(well)을 형성하는 단계, 게이트(gate) 라인을 형성하는 단계, 소스 및 드레인을 형성하는 단계 등을 포함할 수 있다.
단계 S52에서, BEOL(back-end-of-line) 공정이 수행될 수 있다. BEOL은 집적 회로 제조 과정에서 개별 소자들, 예컨대 트랜지스터, 캐패시터, 저항 등을 상호연결하는 과정을 지칭할 수 있다. 예를 들면, BEOL은 게이트, 소스 및 드레인 영역을 실리사이드화(silicidation)하는 단계, 유전체를 부가하는 단계, 평탄화 단계, 홀을 형성하는 단계, 금속층을 부가하는 단계, 비아를 형성하는 단계, 패시베이션(passivation)층을 형성하는 단계 등을 포함할 수 있다. 그 다음에, 집적 회로는 반도체 패키지에 패키징될 수 있고, 다양한 어플리케이션들의 부품으로서 사용될 수 있다.
도 12는 본 개시의 예시적 실시예에 따른 시스템-온-칩(system on chip; SoC)(120)을 나타내는 블록도이다. SoC(120)는 반도체 장치로서, 본 개시의 예시적 실시예에 따른 집적 회로를 포함할 수 있다. SoC(120)는 다양한 기능을 수행하는 IP(intellectual property)와 같은 복잡한 기능 블록들을 하나의 칩에 구현한 것으로서, 본 개시의 예시적 실시예들에 따른 다중 높이 셀들은 SoC(120)의 각 기능 블록들에 포함될 수 있고, 이에 따라 향상된 공간 효율성 및 성능을 제공하는 SoC(120)가 달성될 수 있다.
도 12를 참조하면, SoC(120)는 모뎀(122), 디스플레이 컨트롤러(123), 메모리(124), 외부 메모리 컨트롤러(125), CPU(central processing unit)(126), 트랜잭션 유닛(127), PMIC(128) 및 GPU(graphic processing unit)(129)을 포함할 수 있고, SoC(120)의 각 기능 블록들은 시스템 버스(121)를 통해서 서로 통신할 수 있다.
SoC(120)의 동작을 전반적으로 제어할 수 있는 CPU(126)는 다른 기능 블록들(122, 123, 124, 125, 127, 128, 129)의 동작을 제어할 수 있다. 모뎀(122)은 SoC(120) 외부로부터 수신되는 신호를 복조(demodulation)하거나, SoC(120) 내부에서 생성된 신호를 변조(modulation)하여 외부로 송신할 수 있다. 외부 메모리 컨트롤러(125)는 SoC(120)에 연결된 외부 메모리 장치로부터 데이터를 송수신하는 동작을 제어할 수 있다. 예를 들면, 외부 메모리 장치에 저장된 프로그램 및/또는 데이터는 외부 메모리 컨트롤러(125)의 제어 하에서 CPU(126) 또는 GPU(129)에 제공될 수 있다. GPU(129)는 그래픽 처리와 관련된 프로그램 명령(instruction)들을 실행할 수 있다. GPU(129)는 외부 메모리 컨트롤러(125)를 통해서 그래픽 데이터를 수신할 수도 있고, GPU(129)에 의해서 처리된 그래픽 데이터를 외부 메모리 컨트롤러(125)를 통해서 SoC(120) 외부로 전송할 수도 있다. 트랜잭션 유닛(127)은 각 기능 블록들의 데이터 트랜잭션을 모니터링할 수 있고, PMIC(128)는 트랜잭션 유닛(127)의 제어에 따라 각 기능 블록으로 공급되는 전력을 제어할 수 있다. 디스플레이 컨트롤러(123)는 SoC(120) 외부의 디스플레이(또는 디스플레이 장치)를 제어함으로써 SoC(120) 내부에서 생성된 데이터를 디스플레이에 전송할 수 있다.
메모리(124)는, 비휘발성 메모리로서 EEPROM (non-volatile memory such as a Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(flash memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM (Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM (Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등을 포함할 수도 있고, 휘발성 메모리로서 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM, DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR (Low Power DDR) SDRAM, GDDR (Graphic DDR) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등을 포함할 수도 있다.
도 13은 본 개시의 예시적 실시예에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템(130)을 나타내는 블록도이다. 본 개시의 예시적 실시예들에 따른, 집적 회로를 제조하기 위한 방법(예컨대, 도 11의 방법)에 포함되는 단계들 중 적어도 일부는 컴퓨팅 시스템(130)에서 수행될 수 있다.
컴퓨팅 시스템(130)은 데스크탑 컴퓨터, 워크스테이션, 서버 등과 같이 고정형 컴퓨팅 시스템일 수도 있고, 랩탑 컴퓨터 등과 같이 휴대형 컴퓨팅 시스템일 수도 있다. 도 13에 도시된 바와 같이, 컴퓨팅 시스템(130)은 프로세서(131), 입출력 장치들(132), 네트워크 인터페이스(133), RAM(random access memory)(134), ROM(read only memory)(135) 및 저장 장치(136)를 포함할 수 있다. 프로세서(131), 입출력 장치들(132), 네트워크 인터페이스(133), RAM(134), ROM(135) 및 저장 장치(136)는 버스(137)에 연결될 수 있고, 버스(137)를 통해서 서로 통신할 수 있다.
프로세서(131)는 프로세싱 유닛으로 지칭될 수 있고, 예컨대 마이크로프로세서(micro-processor), AP(application processor), DSP(digital signal processor), GPU(graphic processing unit)과 같이 임의의 명령어 세트(예컨대, IA-32(Intel Architecture-32), 64 비트 확장 IA-32, x86-64, PowerPC, Sparc, MIPS, ARM, IA-64 등)를 실행할 수 있는 적어도 하나의 코어를 포함할 수 있다. 예를 들면, 프로세서(131)는 버스(137)를 통해서 메모리, 즉 RAM(134) 또는 ROM(135)에 액세스할 수 있고, RAM(134) 또는 ROM(135)에 저장된 명령어들을 실행할 수 있다.
RAM(134)은 본 개시의 예시적 실시예에 따른 집적 회로를 제조하기 위한 프로그램(134_1) 또는 그것의 적어도 일부를 저장할 수 있고, 프로그램(134_1)은 프로세서(131)로 하여금, 집적 회로를 제조하기 위한 방법(예컨대, 도 11의 방법)에 포함되는 단계들 중 적어도 일부를 수행하도록 할 수 있다. 즉, 프로그램(134_1)은 프로세서(131)에 의해서 실행 가능한 복수의 명령어들을 포함할 수 있고, 프로그램(134_1)에 포함된 복수의 명령어들은 프로세서(131)로 하여금, 예컨대 도 11을 참조하여 전술된 순서도에 포함된 단계들 중 적어도 일부를 수행하도록 할 수 있다.
저장 장치(136)는 컴퓨팅 시스템(130)에 공급되는 전력이 차단되더라도 저장된 데이터를 소실하지 아니할 수 있다. 예를 들면, 저장 장치(136)는 비휘발성 메모리 장치를 포함할 수도 있고, 자기 테이프, 광학 디스크, 자기 디스크와 같은 저장 매체를 포함할 수도 있다. 또한, 저장 장치(136)는 컴퓨팅 시스템(130)으로부터 탈착 가능할 수도 있다. 저장 장치(136)는 본 개시의 예시적 실시예에 따른 프로그램(134_1)을 저장할 수도 있으며, 프로그램(134_1)이 프로세서(131)에 의해서 실행되기 이전에 저장 장치(136)로부터 프로그램(134_1) 또는 그것의 적어도 일부가 RAM(134)으로 로딩될 수 있다. 다르게는, 저장 장치(136)는 프로그램 언어로 작성된 파일을 저장할 수 있고, 파일로부터 컴파일러 등에 의해서 생성된 프로그램(134_1) 또는 그것의 적어도 일부가 RAM(134)으로 로딩될 수 있다. 또한, 도 13에 도시된 바와 같이, 저장 장치(136)는 데이터베이스(136_1)를 저장할 수 있고, 데이터베이스(136_1)는 집적 회로를 설계하는데 필요한 정보, 예컨대 도 11의 셀 라이브러리(D112)를 포함할 수 있다.
저장 장치(136)는 프로세서(131)에 의해서 처리될 데이터 또는 프로세서(131)에 의해서 처리된 데이터를 저장할 수도 있다. 즉, 프로세서(131)는 프로그램(134_!)에 따라, 저장 장치(136)에 저장된 데이터를 처리함으로써 데이터를 생성할 수 있고, 생성된 데이터를 저장 장치(136)에 저장할 수도 있다. 예를 들면, 저장 장치(136)는, 도 11의 RTL 데이터(D111), 네트리스트 데이터(D113) 및/또는 레이아웃 데이터(D114)를 저장할 수 있다.
입출력 장치들(132)은 키보드, 포인팅 장치 등과 같은 입력 장치를 포함할 수 있고, 디스플레이 장치, 프린터 등과 같은 출력 장치를 포함할 수 있다. 예를 들면, 사용자는 입출력 장치들(132)을 통해서, 프로세서(131)에 의해 프로그램(134_1)의 실행을 트리거할 수도 있고, 도 11의 RTL 데이터(D111) 및/또는 네트리스트 데이터(D113)를 입력할 수도 있으며, 도 11의 레이아웃 데이터(D114)를 확인할 수도 있다.
네트워크 인터페이스(133)는 컴퓨팅 시스템(130) 외부의 네트워크에 대한 액세스를 제공할 수 있다. 예를 들면, 네트워크는 다수의 컴퓨팅 시스템들 및 통신 링크들을 포함할 수 있고, 통신 링크들은 유선 링크들, 광학 링크들, 무선 링크들 또는 임의의 다른 형태의 링크들을 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 제1 수평 방향으로 연장되는 제1 행에 배치된 제1 셀;
    상기 제1 행에 인접한 제2 행에 배치된 제2 셀; 및
    상기 제1 행 및 상기 제2 행에 연속적으로 배치된 제3 셀을 포함하고,
    상기 제1 셀 및 상기 제2 셀은, 상기 제1 수평 방향으로 연장되는 제1 파워 라인을 공유하고,
    상기 제3 셀은, 상기 제1 파워 라인과 전기적으로 연결되고 상기 제1 행 내에서 상기 제1 수평 방향으로 연장되는, 제2 파워 라인을 포함하고,
    상기 제1 셀 및 상기 제3 셀은, 상기 제1 수평 방향으로 연장되는 제3 파워 라인을 공유하고,
    상기 제2 셀 및 상기 제3 셀은, 상기 제1 수평 방향으로 연장되는 제4 파워 라인을 공유하는 것을 특징으로 하는 집적 회로.
  2. 청구항 1에 있어서,
    상기 제3 셀에 인접하게 상기 제1 행 및 상기 제2 행에 연속적으로 배치되고, 상기 제1 파워 라인 및 상기 제2 파워 라인을 연결하는 상호연결을 포함하는 인터페이스 셀을 더 포함하고,
    상기 상호연결은, 상기 제1 수평 방향과 수직한 제2 수평 방향으로 연장되는 적어도 일부분을 포함하는 것을 특징으로 하는 집적 회로.
  3. 청구항 2에 있어서,
    상기 상호연결의 상기 적어도 일부분은, 상기 제2 수평 방향으로 연장되는 컨택, 게이트 라인, 메탈 패턴 중 적어도 하나를 포함하는 것을 특징으로 하는 집적 회로.
  4. 청구항 1에 있어서,
    상기 제1 셀 및 상기 제3 셀은, 상호 인접하게 배치되고, 상기 제1 셀 및 상기 제3 셀의 경계에서 상기 제1 수평 방향과 수직한 제2 수평 방향으로 연장되고 상기 제1 파워 라인 및 상기 제2 파워 라인에 전기적으로 연결된 게이트 라인을 공유하는 것을 특징으로 하는 집적 회로.
  5. 삭제
  6. 청구항 1에 있어서,
    상기 제3 셀은, 상기 제1 수평 방향으로 상호 평행하게 연장되고 제1 도전형 및 제2 도전형을 각각 가지는 제1 활성 영역 및 제2 활성 영역을 포함하고,
    상기 제1 활성 영역은 상기 제1 행 내에 배치된 적어도 일부분을 포함하고,
    상기 제2 활성 영역은 상기 제2 행 내에 배치된 적어도 일부분을 포함하는 것을 특징으로 하는 집적 회로.
  7. 청구항 1에 있어서,
    상기 제1 파워 라인과 전기적으로 연결되고, 상기 제1 파워 라인 위로 상기 제1 수평 방향으로 연장되는 제1 상위 파워 라인; 및
    상기 제2 파워 라인과 전기적으로 연결되고, 상기 제2 파워 라인 위로 상기 제1 수평 방향으로 연장되는 제2 상위 파워 라인을 더 포함하는 집적 회로.
  8. 청구항 1에 있어서,
    상기 제2 파워 라인은, 상기 제1 파워 라인의 상기 제1 수평 방향과 수직한 제2 수평 방향의 길이와 동일한 상기 제2 수평 방향의 길이를 가지는 것을 특징으로 하는 집적 회로.
  9. 제1 수평 방향으로 연장되는 제1 행에 배치된 제1 셀;
    상기 제1 행에 인접한 제2 행에 배치된 제2 셀; 및
    상기 제1 행 및 상기 제2 행에 연속적으로 배치된 제3 셀을 포함하고,
    상기 제1 셀 및 상기 제2 셀은, 상기 제1 수평 방향으로 연장되는 제1 파워 라인을 공유하고,
    상기 제3 셀은, 상기 제1 파워 라인과 전기적으로 연결되고 상기 제1 행 내에서 상기 제1 수평 방향으로 연장되는, 제2 파워 라인을 포함하고,
    상기 제1 셀 및 상기 제3 셀은, 상호 인접하게 배치되고, 상기 제1 셀 및 상기 제3 셀의 경계에서 상기 제1 수평 방향과 수직한 제2 수평 방향으로 연장되고 상기 제1 파워 라인 및 상기 제2 파워 라인에 전기적으로 연결된 게이트 라인을 공유하는 것을 특징으로 하는 집적 회로.
  10. 청구항 9에 있어서,
    상기 제3 셀은, 상기 제2 파워 라인에 전기적으로 연결된 컨택을 더 포함하는 것을 특징으로 하는 집적 회로.
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