TWI786131B - 積體電路以及產生積體電路的佈局的電腦實施方法 - Google Patents

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Abstract

提供一種積體電路及產生積體電路的佈局的電腦實施方法，所述積體電路包含多個標準單元，各標準單元包含前段製程（FEOL）區域和在FEOL區域上的後段製程（BEOL）區域，FEOL區域包含在第一水平方向上延伸的至少一個閘極線。多個標準單元中的第一標準單元的BEOL區域包含在垂直方向上不與第一標準單元的FEOL區域交疊的簷部，簷部在垂直於第一水平方向的第二水平方向上突起。

Description

積體電路以及產生積體電路的佈局的電腦實施方法
本申請案主張在韓國智慧財產局於2017年6月14日提交的韓國專利申請案第10-2017-0075016號和2017年9月21日提交的韓國專利申請第10-2017-0121869號的權益，所述申請案中的每個的公開內容以全文引用的方式併入本文中。
本發明概念有關積體電路，且更確切地說，有關包含標準單元的積體電路和產生積體電路的佈局的方法。
隨著半導體製程的小型化，可減小包含於積體電路中的標準單元的尺寸。標準單元的減小的尺寸會使得相鄰標準單元之間的相互影響增大。為防止或減少相互影響增大，使標準單元彼此分離的結構可插入於標準單元之間，所述結構例如是擴散斷層。同時，標準單元可根據其結構具有不必要的或非所要的空間，確切地說，層。這種浪費空間抵消標準單元的尺寸的減小且會由此限制積體電路的集成度的增大。
本發明概念提供一種包含彼此交疊的標準單元的積體電路和產生積體電路的佈局的方法。
根據本發明概念的一些示例性實施例，提供一種積體電路，所述積體電路包含多個標準單元，每個標準單元包含前段製程（front-end-of-line，FEOL）區域和在FEOL區域上的後段製程（back-end-of-line，BEOL）區域，FEOL區域包含在第一水平方向上延伸的至少一個閘極線。在多個標準單元中的第一標準單元的BEOL區域可包含在垂直方向上不與第一標準單元的FEOL區域交疊的簷部，簷部在垂直於第一水平方向的第二水平方向上突起。
根據本發明概念的一些示例性實施例，提供一種積體電路，所述積體電路包含多個第一標準單元，每個第一標準單元包含第一FEOL區域和在第一FEOL區域上的第一BEOL區域，第一FEOL區域包含在第一水平方向上延伸的至少一個閘極線，第一標準單元在垂直於第一水平方向的第二水平方向上連續放置。每個第一標準單元中的第一BEOL區域可在垂直方向上與在第二水平方向上相鄰的另一第一標準單元的第一FEOL區域的至少部分交疊。
根據本發明概念的一些示例性實施例，提供產生積體電路的佈局的電腦實施方法。電腦實施方法包含：接入標準單元庫以及基於標準單元庫放置標準單元，所述標準單元庫定義多個標準單元，每個標準單元包含FEOL區域和在FEOL區域上的BEOL區域，FEOL區域包含在第一水平方向上延伸的至少一個閘極線。放置標準單元可包含將第二標準單元放置成在垂直於第一水平方向的第二水平方向上鄰近於第一標準單元，以使得第一標準單元的BEOL區域的簷部在垂直方向上與第二標準單元的FEOL區域的階梯部交疊，簷部在第二水平方向上突起，階梯部在與第二水平方向反向平行的方向上突起。
根據本發明概念的又另一個方面，提供產生標準單元庫的電腦實施方法，所述標準單元庫定義用於產生積體電路的佈局的多個標準單元。電腦實施方法包含：接收輸入庫，所述輸入庫定義包含第一FEOL區域和在第一FEOL區域上的第一BEOL區域的第一標準單元，第一FEOL區域包含在第一水平方向上延伸的至少一個閘極線且具有雙擴散斷層，所述雙擴散斷層形成於在垂直於第一水平方向的第二水平方向上面向彼此的第一FEOL區域的各相對側處以在第一水平方向上延伸；以及產生輸出庫，所述輸出庫定義提供與第一標準單元相同的功能的第二標準單元，第二標準單元包含第二FEOL區域和在第二FEOL區域上的第二BEOL區域，第二FEOL區域具有單擴散斷層，所述單擴散斷層形成於在第二水平方向上面向彼此的第二FEOL區域的各相對側處以在第一水平方向上延伸。輸出庫可定義第二BEOL區域的簷部和第二FEOL區域的階梯部，簷部在第二水平方向上突起，階梯部在與第二水平方向反向平行的方向上突起。
在下文中，將參看圖式來詳細描述本發明概念的實施例。
圖1是根據本發明概念的示例性實施例的標準單元的圖式。詳細地說，第一標準單元C11、第二標準單元C12和第三標準單元C13為具有輸入引腳A和輸出引腳Y的反相器。在由X軸和Y軸形成的平面上的第一標準單元C11到第三標準單元C13的平面圖在圖1的上部部分中示出。第一標準單元C11到第三標準單元C13在Y軸方向上的側視圖，例如截面視圖在圖1的下部部分中示出。在下文中，由X軸和Y軸形成的平面可稱為水平面；在+Z方向上放置的元件相比於其它元件可理解為在其它元件上或上方；且在−Z方向上放置的元件相比於其它元件可理解為在其它元件下或下方。特定物件的區域可指物件在與水平面平行的表面上所佔據的空間。
標準單元為包含於積體電路中的佈局單元。積體電路可包含多個不同標準單元。標準單元可具有遵守特定（或替代地為預定的）規格的結構。舉例來說，如圖1中所繪示，第一標準單元C11到第三標準單元C13可具有固定高度（例如在Y軸方向上的固定長度），且可包含可分別對其施加供電電壓的一對電源軌VDD和電源軌GND。電源軌VDD和電源軌GND在X軸方向上彼此平行地延伸且在Y軸方向上彼此分離。第一標準單元C11到第三標準單元C13還可包含至少一個閘極線和至少一個主動區以及至少一個鰭，所述閘極線在在Y軸方向（或第一水平方向）上延伸，所述主動區和鰭在X軸方向（或第二水平方向）上延伸。主動區可包含半導體或化合物半導體，所述半導體例如是Si或Ge，所述化合物半導體例如是SiGe、SiC、GaAs、InAs或InP，且可包含例如是雜質摻雜阱及/或雜質摻雜結構的導電區域。閘極線可包含功函數金屬層和間隙填充金屬膜。舉例來說，功函數金屬層可包含Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er和Pd中的至少一種金屬，且間隙填充金屬膜可包含W膜及/或Al膜。閘極線可具有TiAlC/TiN/W的堆疊結構、TiN/TaN/TiAlC/TiN/W的堆疊結構及/或TiN/TaN/TiN/TiAlC/TiN/W的堆疊結構。儘管為了方便起見主動區上的鰭未在圖式中示出，本發明概念的實施例應理解為應用於包含鰭式場效應電晶體（fin field effect transistor，FinFET）的標準單元以及包含平面電晶體的標準單元。
參看圖1，第一標準單元C11到第三標準單元C13可包含擴散斷層，所述擴散斷層作為用於減小第一標準單元C11到第三標準單元C13被放置在積體電路中時與另一相鄰標準單元的相互影響的結構。擴散斷層可將相鄰標準單元之間的主動區或擴散區分隔開。舉例來說，如圖1中所繪示，當第一標準單元C11到第三標準單元C13包含由至少一個鰭形成的FinFET時，擴散斷層可使相鄰標準單元之間的鰭彼此分隔開。與圖1中所繪示的不同，當標準單元包含平面電晶體時，擴散斷層可移除擴散區及/或主動區的至少部分，由此分隔開相鄰標準單元之間的擴散區。
根據一種結構，擴散斷層可包含雙擴散斷層（double diffusion break，DDB）及/或單擴散斷層（single diffusion break，SDB）。舉例來說，DDB可形成在兩個相鄰閘極線或至少三個相鄰閘極線下方。DDB可具有約至少1接觸的多晶間距（contacted poly pitch，CPP）的寬度（即，X軸方向長度）且可在Y軸方向上延伸。SDB可形成在單閘極線下方或形成在已從中移除單閘極線的區域中且可在Y軸方向上延伸。因此，DDB可使相鄰標準單元間隔至少1 CPP，而SDB可允許相鄰標準單元連續放置。
如圖1中所繪示，第一標準單元C11到第三標準單元C13可分別包含前段製程（FEOL）區域FR11、前段製程製程區域FR12以及前段製程製程區域FR13且可分別包含後段製程（BEOL）區域BR11、後段製程區域BR12以及後段製程區域BR13，所述前段製程區域FR11、FR12和FR13使用FEOL製程來形成，所述後段製程區域BR11、BR12和BR13使用BEOL製程來形成。BEOL區域BR11、BEOL區域BR12以及BEOL區域BR13可分別提供在FEOL區域FR11、FEOL區域FR12以及FEOL區域FR13上方。舉例來說，標準單元中的FEOL區域可包含基板、主動區、鰭以及接觸結構。電晶體、擴散斷層等可形成在FEOL區域中，例如在所述FEOL區域內。標準單元中的BEOL區域可包含通孔和金屬層。標準單元的輸入引腳和輸出引腳和用於內部訊號的互連件可形成在BEOL區域中。儘管連接到閘極線和鰭的接觸結構可使用獨立於FEOL製程和BEOL製程的中間段（middle-of-line，MOL）製程來形成，在本文中，接觸結構理解為包含於FEOL區域中。在圖式中，出於方便起見，在第一金屬層M1的圖案上示出將接觸結構與第一金屬層M1的圖案連接的通孔V0，但通孔V0可理解為在接觸結構與第一金屬層M1之間。
DDB就通過解決半導體製程的一些問題來構造積體電路來說可為有利的，但與SDB相比可提供更低空間效率。雖然SDB與DDB相比可提供更高空間效率，但是SDB可導致半導體製程的一些問題且/或可導致標準單元的性能劣化。舉例來說，如圖1中所繪示，第一標準單元C11可包含在Y軸方向上延伸的DDB區域DR11a和DDB區域DR11b，DDB區域DR11a和DR11b在X軸方向上在面向彼此的相應的相對側處具有1/2 CPP的寬度，以使得DDB可與相鄰的標準單元一起形成。第二標準單元C12可包含SDB區域SR12a和SDB區域SR12b，SDB區域SR12a和SR12b在X軸方向上在面向彼此的相應的相對側處在Y軸方向上在閘極線的位置處延伸，以使得SDB可與相鄰標準單元一起形成。因此，第一標準單元C11可具有3 CPP的寬度（即，X軸方向長度），且第二標準單元C12可具有2 CPP的寬度。
如圖1中所繪示，就第二標準單元C12來說，與第一標準單元C11相比，輸出引腳Y可在−X方向（例如在與+X方向反向平行的方向上）上移位，且因此，輸入引腳A也可在−X方向上移位。接觸結構（或閘極接觸件）CB12可在X軸方向上延伸以連接輸入引腳A與閘極線，且可稱為偏移接觸結構。接觸結構CB12可在Y軸方向上具有特定（或替代地，預定的）長度，且因此，與第一標準單元C11相比，主動區中的鰭的數目可減少，以使得可固定接觸結構CB12周圍的鰭與連接到鰭的接觸結構（或主動接觸結構）之間的距離。換句話說，第一標準單元C11在主動區中可包含總共六個鰭F11到F16，第二標準單元C12在主動區中可包含總共四個鰭F11、F12、F15以及F16。由於鰭的數目減少，第二標準單元C12與第一標準單元C11相比可具有不同特徵。
根據本發明概念的一些示例性實施例，標準單元可包含在BEOL區域中在X軸方向上突起的簷部及/或在FEOL區域中在X軸方向上突起的階梯部。舉例來說，第三標準單元C13可包含BEOL區域BR13的簷部（以“┏”標記）和FEOL區域FR13的階梯部（以“┛”標記）。第三標準單元C13的簷部（┏）和階梯部（┛）在X軸方向上可具有長度D。於是，第三標準單元C13可包含SDB區域SR13a和SDB區域SR13b，同時具有與包含DDB區域DR11a和DDB區域DR11b的第一標準單元C11相同的圖案。
在一些示例性實施例中，標準單元的簷部可包含第一金屬層M1和其上部層。舉例來說，包含通孔V0和其上部層的BEOL區域在實施例中具有突起簷部。然而，本發明概念並不限於此。簷部可包含第一金屬層M1和其上部層，且通孔V0可在FEOL區域的平面邊界中且可被包含於階梯部中。
如下文參看圖2A和其它圖式所描述，第三標準單元C13的簷部（┏）可在Z軸方向（例如垂直方向）上與相鄰標準單元的階梯部交疊。以這種方式放置的標準單元可提供增大的空間效率且可大體上具有與包含DDB區域的標準單元（例如，第一標準單元C11）相同的特性。換句話說，標準單元可具有根據簷部和階梯部突出的方向的定向，且可連續放置具有相同定向的標準單元。另外，如圖1中所繪示，第三標準單元C13可從第一標準單元C11衍生（例如容易地衍生），且因此，可從支援DDB的標準單元產生（例如容易地產生）支援SDB的標準單元，所述支援DDB的標準單元已在半導體製程的初始操作階段建立並檢驗，如下文參看圖12和其它圖式所描述。增大的空間效率可減小晶片尺寸，其可增加在給定基板上產生的可用積體電路的數目。增大的空間效率可增大積體電路的製造良率。增大的空間效率可減少製造積體電路的單位成本。
圖2A到圖2E是根據本發明概念的示例性實施例的包含於積體電路中的一些標準單元的圖式。詳細地說，圖2A到圖2E為積體電路中的標準單元的橫截面視圖，所述橫截面視圖沿由X軸和Z軸形成的平面獲得。如上文參看圖1所描述，“┏”或“┓”標記BEOL區域的簷部，且“┛”或“┗”標記FEOL區域的階梯部。
參看圖2A，可放置標準單元，以使得標準單元的簷部在Z軸方向（或垂直方向）上與相鄰標準單元的階梯部交疊。舉例來說，如圖2A中所繪示，第一標準單元C21a的簷部（┏）可在Z軸方向上與第二標準單元C22a的階梯部（┛）交疊，且第二標準單元C22a的簷部（┏）可在Z軸方向上與第三標準單元C23a的階梯部（┛）交疊。如圖2A中所繪示，為了放置一連串標準單元，每一標準單元可分別具有在反向平行（例如相對）方向上突起的簷部（┏）和階梯部（┛）。在本文中，反向平行可意指平行但朝向相反的方向。舉例來說，第一標準單元C21a到第三標準單元C23a可具有在+X方向上突起的簷部（┏）和在-X方向上突起的階梯部（┛）。在本文中，將具有在+X方向上突起的簷部和在-X方向上突起的階梯部的標準單元（例如，C21a、C22a或C23a）理解為具有+X定向，且將具有在-X方向上突起的簷部和在+X方向上突起的階梯部的標準單元（例如，圖2B中的C23b）理解為具有−X定向。
在一些實施例中，SDB可形成於以+X定向放置的相應標準單元的FEOL區域之間。舉例來說，如圖2A中所繪示，SDB可形成於第一標準單元C21a的FEOL區域與第二標準單元C22a的FEOL區域之間，且SDB可在Y軸方向上延伸。同時，如第二標準單元C22a和第三標準單元C23a的FEOL區域中所繪示，相鄰標準單元的主動區及/或鰭可在其間無擴散斷層的情況下彼此連接。儘管SDB在圖式中未示出在標準單元的邊界處或相鄰標準單元的FEOL區域之間，但是SDB可理解為形成於相鄰標準單元的FEOL區域之間的邊界處。
參看圖2B，在一些實施例中，改變定向的標準單元可位於具有不同定向的標準單元之間。舉例來說，第二標準單元C22b可位於具有+X定向的第一標準單元C21b與具有−X定向的第三標準單元C23b之間。第二標準單元C22b可具有在-X方向上突起的階梯部（┛）和在+X方向上突起的階梯部（┗），且第二標準單元C22b的階梯部（┛、┗）可在Z軸方向上分別與第一標準單元C21b的簷部（┏）和第三標準單元C23b的簷部（┓）交疊。因此，標準單元的定向可通過第二標準單元C22b來改變。改變標準單元的定向的標準單元，如第二標準單元C22b可理解為具有±X定向且被稱作彙聚單元（convergence cell）。第二標準單元C22b可如圖5B中所示的第三標準單元C53通過處理輸入訊號來提供輸出訊號，且也可以是填充單元，如圖5B中所示的第四標準單元C54和第五標準單元C55。
參看圖2C，在一些實施例中，DDB可形成於標準單元的定向改變的部分處。舉例來說，可放置第一標準單元C21c和第二標準單元C22c，以使得具有+X定向的第一標準單元C21c的簷部（┏）鄰近於具有−X定向的第二標準單元C22c的簷部（┓）。因此，DDB DB21c可位於第一標準單元C21c和第二標準單元C22c的簷部（┓、┏）下方，即，第一標準單元C21c和第二標準單元C22c的FEOL區域之間的空空間。儘管第一標準單元C21c和第二標準單元C22c的BEOL區域在圖2C中示出為彼此接觸，例如直接接觸，但具有不同定向（例如在彼此反向平行的方向上延伸）的相應標準單元的BEOL區域可彼此分離，以使得相應標準單元的FEOL區域之間的距離為DDB的寬度（例如，1 CPP）。
參看圖2D，在一些實施例中，可放置標準單元以使得分別具有在不同方向上突起的階梯部的標準單元分別彼此接觸。舉例來說，如圖2D中所繪示，可放置第一標準單元C21d和第二標準單元C22d，以使得具有−X定向的第一標準單元C21d的階梯部（┗）鄰近於具有+X定向的第二標準單元C22d的階梯部（┛）。因此，空間B21d可形成於第一標準單元C21d和第二標準單元C22d的BEOL區域之間，即，在第一標準單元C21d和第二標準單元C22d的FEOL區域的階梯部（┗、┛）上方，且BEOL區域中的空間B21d可包含連接第一標準單元C21d和第二標準單元C22d的電源軌的圖案。
參看圖2E，類似於圖2B中所說明的實施例，在一些實施例中，改變定向的標準單元可位於具有不同定向的標準單元之間。舉例來說，第二標準單元C22e可位於具有−X定向的第一標準單元C21e與具有+X定向的第三標準單元C23e之間。第二標準單元C22e可具有在-X方向上突起的簷部（┓）和在+X方向上突起的簷部（┏），且第二標準單元C22e的簷部（┓、┏）可分別在Z軸方向上交疊第一標準單元C21e的階梯部（┗）和第三標準單元C23e的階梯部（┛）。因此，標準單元的定向可通過第二標準單元C22e來改變。第二標準單元C22e可假設為具有±X定向且可稱為發散單元（divergence cell）。類似於圖2B中所繪示的第二標準單元C22b，第二標準單元C22e可通過處理輸入訊號來提供輸出訊號且也可為填充單元。
圖3是根據本發明概念的示例性實施例的平面圖中所繪示的積體電路30的部分的示意圖。如上文參看圖1所描述，積體電路30可包含多個標準單元，且標準單元可具有固定高度，例如在Y軸方向上的固定長度。如下文參看圖3所描述，積體電路30可包含多個標準單元，所述標準單元具有相同定向且連續放置，由此防止或降低標準單元的性能退化的可能性並提供增大的空間效率。增大的空間效率可減小晶片尺寸，其可增大在給定基板上產生的可用積體電路的數目。增大的空間效率可增大積體電路的製造良率。增大的空間效率可減少製造積體電路的單位成本。
在一些示例性實施例中，積體電路30可包含具有相同定向的連續放置的標準單元。舉例來說，如圖3中所繪示，放置在第一行R31中的標準單元可具有+X定向（以“®”標記）且可具有在+X方向上突起的簷部和在-X方向（即，與+X方向反向平行的方向）上突起的階梯部。因此，在第一行R31中一個標準單元的BEOL區域（例如，簷部）可在Z軸方向上與在+X方向上相鄰的另一標準單元的FEOL區域（例如，階梯部）交疊。類似地，放置在第三行R33中的標準單元可具有−X定向（以“¬”標記）且可具有在-X方向上突起的簷部和在+X方向上突起的階梯部。因此，在第三行R33中一個標準單元的BEOL區域（例如，簷部）可在Z軸方向上與在−X方向上相鄰的另一標準單元的FEOL區域（例如，階梯部）交疊。
在一些示例性實施例中，積體電路30可包含在一行中具有不同定向的標準單元。舉例來說，如圖3中所繪示，積體電路30可包含在第二行R32中具有−X定向（¬）的一系列標準單元和具有+X定向（®）的一系列標準單元，-X定向與+X定向彼此反向平行。積體電路30可包含標準單元（例如，圖2E中的C22e）且可包含連接相鄰標準單元的電源軌的圖案，所述標準單元在具有不同定向的標準單元相遇的點X31處改變定向。類似地，在第四行R34中具有−X定向（¬）的標準單元可位於具有+X定向（®）的標準單元之間。
圖4是根據本發明概念的示例性實施例的製造積體電路的方法的流程圖，所述積體電路包含多個標準單元。
標準單元庫D42可包含關於多個標準單元的資訊，例如功能資訊、特性資訊和佈局資訊。如圖4中所繪示，標準單元庫D42可定義包含具有+X定向的標準單元的第一組D42_1、包含具有−X定向的標準單元的第二組D42_2以及包含具有±X定向的標準單元的第三組D42_3。
可在操作S410中執行邏輯綜合來從暫存器傳輸級（register transfer level，RTL）資料D41產生網表資料D43。舉例來說，半導體設計工具（例如，邏輯綜合工具）可基於以硬體描述語言（hardware description languages，HDL）（例如超高速積體電路(very high speed integrated circuit，VHSIC)HDL(VHDL)及/或Verilog)寫入的RTL資料D41，參考標準單元庫D42來執行邏輯綜合，由此產生包含位元流或網表的網表資料D43。標準單元庫D42可定義多個標準單元，所述標準單元提供相同功能且具有不同定向，及/或可定義多個標準單元，所述標準單元具有相同功能和定向以及不同邊界結構。因此，標準單元可提供相同功能同時具有不同特徵，且標準單元庫D42可包含關於標準單元的特徵的資訊。參考這種資訊，標準單元在邏輯綜合期間可包含於積體電路中。
可在操作S420中執行放置和佈線(Placement and routing，P&R)來從網表資料D43產生佈局資料D44。如圖4中所繪示，P&R可包含多個操作S421、S422以及S423。
可在操作S421中放置標準單元。舉例來說，半導體設計工具(例如，P&R工具)可基於網表資料D43，參考標準單元庫D42放置多個標準單元。如上文所描述，標準單元可具有定向，且因此，半導體設計工具可基於每一標準單元的定向放置標準單元。舉例來說，半導體設計工具可基於每一標準單元的定向放置標準單元，以使得標準單元的FEOL區域在垂直方向上與相鄰標準單元的BEOL區域交疊。另外，在根據標準單元庫D42中所定義的標準單元的邊界結構來放置標準單元之後，擴散斷層(例如DDB或SDB)可放置在相鄰標準單元之間。
可在操作S422中產生互連件。互連件可電連接標準單元中的輸出引腳與輸入引腳，且可包含例如至少一個接觸結構或通孔以及至少一種導電圖案。標準單元可通過產生互連件來佈線。舉例來說，參看圖2D，連接第一標準單元C21d和第二標準單元C22d的電源軌的互連件可形成於BEOL區域中的空間B21d中。
可在操作S423中產生佈局資料D44。佈局資料D44可呈例如圖形資料庫系統II（Graphics Database System II，GDSII）格式，且可包含標準單元和互連件的幾何資訊。
可在操作S430中執行光學鄰近校正（Optical proximity correction，OPC）。OPC可指通過校正失真（distortion）（例如衍射）來形成呈特定（例如所要）形狀的圖案的操作，所述失真由包含於用於構造積體電路的半導體製程中的微影中的光特性造成。罩幕上的圖案可通過將OPC應用到佈局資料D44來確定。在一些示例性實施例中，可在操作S430中限制性地改變積體電路的佈局。舉例來說，包含於下文參看圖8A到圖11B所描述的產生積體電路的佈局的方法中的任一個中的至少一個操作在一些實施例中可包含於操作S420中或在其它示例性實施例中可包含於操作S430中。在操作S430中限制性地改變積體電路可為用於改良（例如優化）積體電路的結構的後處理，且可稱為設計拋光。
可在操作S440中製造罩幕。舉例來說，罩幕上的圖案可通過對佈局資料D30實施OPC來定義，且可製造用於在多個層中的每個上形成圖案的至少一個罩幕（或光罩幕）。至少一個罩幕可包含對應於佈局資料D30的圖案。
可在操作S450中製造積體電路。舉例來說，積體電路可通過使用在操作S440中製造的至少一個罩幕來對層進行圖案化而製造。如圖4中所繪示，操作S450可包含操作S451和操作S452。
可在操作S451中執行FEOL製程。FEOL處理可指在製造積體電路期間在基板上形成個別元件的方法，所述元件例如是電晶體、電容器以及電阻器。舉例來說，FEOL處理可包含晶片平坦化和清潔、形成溝槽、形成阱、形成閘極線以及/或形成源極和汲極。FEOL處理可包含微影、沉積、乾式蝕刻、清潔、離子注入以及/或其它單元製程，然而，本發明概念並不限於此。微影可包含使用在操作S440中製造的至少一個罩幕來圖案化基板。在本文中，使用FEOL製程形成的部分可稱為FEOL區域且可包含例如主動區、擴散區、閘極線以及接觸結構。
可在操作S452中執行BEOL製程。BEOL處理可指在製造積體電路期間互連個別元件的方法，所述元件例如是電晶體、電容器以及電阻器。舉例來說，BEOL可包含：閘極區域、源極區域以及汲極區域的矽化，添加介電質，平坦化，形成孔，添加金屬層，形成通孔，以及形成鈍化層。BEOL處理可包含微影、沉積、蝕刻、平坦化、電鍍等，然而，本發明概念並不限於此。微影可包含使用在操作S440中製造的至少一個罩幕來圖案化基板。在本文中，使用BEOL製程形成的部分可稱為BEOL區域且可包含例如通孔和金屬層圖案。之後，積體電路可封裝到半導體封裝中且用作各種應用的元件。
圖5A和圖5B是根據本發明概念的示例性實施例的標準單元的實例的圖式，所述標準單元由圖4中所繪示的標準單元庫D42定義。詳細地說，圖5A繪示分別包含於標準單元庫D42的第一組D42_1和第二組D42_2中的標準單元，且圖5B繪示包含於標準單元庫D42的第三組D42_3中的標準單元。如上文參看圖4所描述，第一組D42_1可包含具有+X定向的標準單元，第二組D42_2可包含具有−X定向的標準單元，且第三組D42_3可包含具有±X定向的標準單元。在下文中，參看圖4描述圖5A和圖5B。
參看圖5A，標準單元庫D42可定義提供相同反相器功能且具有不同定向的標準單元。舉例來說，如圖5A中所繪示，第一標準單元C51和第二標準單元C52可提供與包含輸入引腳A和輸出引腳Y的反相器相同的功能，但可具有不同定向。換句話說，第一標準單元C51可包含於標準單元庫D42的第一組D42_1中且可具有在BEOL區域BR51中在+X方向上突起的簷部（┏）和在FEOL區域FR51中在-X方向上突起的階梯部（┛）。第二標準單元C52可包含於標準單元庫D42的第二組D42_2中且可具有在BEOL區域BR52中在-X方向上突起的簷部（┓）和在FEOL區域FR52中在+X方向上突起的階梯部（┗）。
標準單元庫D42可將提供相同功能但具有不同結構的標準單元分類成相同功能組。一個相同功能組中的標準單元如下文參看圖6所描述可具有不同定向，可具有不同邊界結構，且/或如下文參看圖10B所描述可具有不同引腳放置。在一個相同功能組中具有不同定向的標準單元可為對稱的。舉例來說，如圖5A中所繪示，第一標準單元C51和第二標準單元C52可相對於與Y軸平行的軸線對稱。
參看圖5B，標準單元庫D42可定義包含於第三組D42_3中的標準單元。舉例來說，第三標準單元C53可為與如圖5A所示的第一標準單元C51和第二標準單元C52相比具有更高驅動強度的反相器。第四標準單元C54和第五標準單元C55可為填充單元，且可放置於在放置具有獨特功能的標準單元之後剩餘的空間中，所述獨特功能例如是通過處理輸入訊號來產生輸出訊號的功能。如圖5B中所繪示，具有±X定向且具有大於BEOL區域的FEOL區域的標準單元可具有與閘極線的數目相比相對較少的輸入引腳和輸出引腳或相對較少的金屬層圖案。具有±X定向和大於BEOL區域的FEOL區域的標準單元可包含功能單元和非功能單元，所述功能單元具有相對較高的驅動強度。儘管類似於圖2B中所繪示的第二標準單元C22b，在圖5B中示出具有大於BEOL區域的FEOL區域的標準單元，但第三組D42_3也可理解為包含具有大於FEOL區域的BEOL區域的標準單元，例如圖2E中所繪示的第二標準單元C22e和圖9C中所繪示的第七標準單元C97。
圖6是根據本發明概念的示例性實施例的標準單元的其它實例的圖式，所述標準單元由圖4中所繪示的標準單元庫D42定義。如上文參看圖5A和圖5B所描述，標準單元庫D42可定義包含於相同功能組中的標準單元，在所述相同功能組中，標準單元提供相同功能但具有不同結構。
參看圖6，標準單元庫D42可定義提供相同功能但具有不同邊界結構的標準單元。舉例來說，第一標準單元C61、第二標準單元C62及第三標準單元C63可提供與包含如圖6的上部部分中所繪示的平面圖中所示出的輸入引腳A、輸入引腳B、輸入引腳C和輸入引腳D以及輸出引腳Y的標準單元相同的功能，但可具有如圖6的下部部分中所繪示的側視圖中所示出的不同邊界結構。
第一標準單元C61到第三標準單元C63可分別具有分別在BEOL區域BR61、BEOL區域BR62以及BEOL區域BR63中在+X方向上突起的簷部（┏），且可分別具有分別在FEOL區域FR61、FEOL區域FR62以及FEOL區域FR63中在-X方向上突起的階梯部（┛），由此具有相同定向，即，+X定向。同時，第一標準單元C61到第三標準單元C63在FEOL區域FR61、FEOL區域FR62以及FEOL區域FR63中可具有不同邊界結構。更詳細地，第一標準單元C61可具有用於連接FEOL區域FR61與在+X方向上相鄰的另一標準單元的FEOL區域的邊界結構（例如，無擴散斷層），所述連接例如將主動區與鰭彼此連接。第二標準單元C62在FEOL區域FR62的一側處可包含DDB區域DR62，其中DDB使FEOL區域FR62與在+X方向上相鄰的另一標準單元的FEOL區域分隔開。第三標準單元C63在FEOL區域FR63的一側處可包含SDB區域SR63，其中SDB使FEOL區域FR63與在+X方向上相鄰的另一標準單元的FEOL區域分隔開。因此，當在圖4中所示的操作S421中放置標準單元時，可基於彼此相鄰放置的標準單元的邊界結構從標準單元庫D42中所定義的相同功能組中的標準單元中選擇適當標準單元。儘管在圖6中僅繪示具有不同邊界結構的三個標準單元C61到C63，但額外的標準單元根據FEOL區域的相對側處的不同邊界結構（例如，無擴散斷層、DDB以及SDB）的組合也可理解為可用的。
圖7是根據本發明概念的示例性實施例的由標準單元庫定義的標準單元的實例的圖式。
標準單元庫可以各種方式定義標準單元的定向。在一些實施例中，標準單元庫可根據定向定義標準單元中的BEOL區域的形狀和FEOL區域的形狀。舉例來說，標準單元庫可通過定義簷部的形狀和階梯部的形狀來在平面上不同地定義標準單元中的BEOL區域的邊界和FEOL區域的邊界。在一些示例性實施例中，標準單元庫可使用虛擬層定義具有定向的標準單元。舉例來說，如圖7中所繪示，標準單元庫可定義第一標準單元C71的BEOL區域BR71的邊界與第一標準單元C71的FEOL區域FR71的邊界在平面上相同，且可分別用標記層ML71和標記層ML72標記分別待從BEOL區域BR71和FEOL區域FR71移除的部分。當放置標準單元（例如，在圖4中的操作S421中）時，標記層ML71和標記層ML72可通過P&R工具來辨識，以使得P&R工具可辨識第一標準單元C71的定向。參考定義標準單元的標準單元庫，產生積體電路的佈局的操作的實例將參看圖式描述於下文。
圖8A是根據本發明概念的示例性實施例的產生積體電路的佈局的方法的流程圖，所述積體電路包含具有不同定向且彼此相鄰放置的標準單元。圖8B是使用圖8A中所說明的方法產生的佈局的實例的圖式。根據本發明概念的一些實施例，具有不同定向的標準單元可彼此相鄰放置，且可改變標準單元的邊界結構。
參看圖8A，在操作S81中，可放置標準單元以使得各標準單元的簷部彼此接觸，例如直接接觸。舉例來說，如圖8B的左側中所繪示，具有+X定向的第一標準單元C81和具有−X定向的第二標準單元C82可彼此相鄰放置。第一標準單元C81和第二標準單元C82可分別包含分別用於在FEOL區域FR81的一側和FEOL區域FR82的一側處形成SDB的SDB區域SR81和SDB區域SR82。第一標準單元C81的BEOL區域BR81可與第二標準單元C82的BEOL區域BR82接觸，例如直接接觸。因此，在FEOL區域FR81與FEOL區域FR82之間形成了空間。
返回參看圖8A，在操作S82中，可移除面向彼此的SDB區域，且可放置DDB。舉例來說，如圖8B的右側中所繪示，SDB區域SR81和SDB區域SR82可從第一標準單元C81和第二標準單元C82的FEOL區域FR81和FEOL區域FR82的側邊移除，且DDB DB80可放置在FEOL區域FR81與FEOL區域FR82之間。因此，就半導體製程來說與SDB相比可能更有利的DDB DB80可在不影響第一標準單元C81和第二標準單元C82的性能的情況下產生。移除SDB區域SR81和SDB區域SR82以及放置DDB DB80可在放置（例如，在P&R期間）第一標準單元C81和第二標準單元C82之後執行及/或可在完成佈線之後在積體電路的佈局上（例如，在設計拋光期間）執行。舉例來說，圖8A中所示的操作S82可包含於圖4中所示的操作S420或操作S430中。
圖9A是根據本發明概念的示例性實施例的標準單元的實例的圖式，所述標準單元包含在其一個側面處的電源分接頭（power tap），所述標準單元在標準單元庫中定義。圖9B是根據本發明概念的示例性實施例的產生積體電路的佈局的方法的流程圖，所述積體電路包含其中標準單元彼此合併的結構，標準單元具有不同定向且彼此相鄰放置。圖9C是使用圖9B中所說明的方法產生的佈局的實例的圖式。根據本發明概念的一些實施例，具有不同定向的標準單元可彼此相鄰放置，且這些標準單元的一些部分可彼此合併，以使得可增大空間效率。增大的空間效率可減小晶片尺寸，其可增大在給定基板上產生的可用積體電路的數目。增大的空間效率可增大積體電路的製造良率。增大的空間效率可減少製造積體電路的單位成本。
參看圖9A，標準單元庫可定義在其一個側面處具有電源分接頭的標準單元。舉例來說，如圖9A中所繪示，第一標準單元C91、第二標準單元C92、第三標準單元C93及第四標準單元C94可具有+X定向且可分別包含鄰近於階梯部的成對的電源分接頭PT91a和PT91b、成對的電源分接頭PT92a和PT92b、成對的電源分接頭PT93a和PT93b以及成對的電源分接頭PT94a和PT94b。電源分接頭可指提供用於向標準單元供應供電電壓的路徑的圖案。舉例來說，電源分接頭可包含連接到電晶體的源極的接觸結構且可將正電源電壓或負電源電壓傳輸到電晶體，所述電晶體包含於標準單元中。第一標準單元C91到第四標準單元C94可包含接近階梯部的接觸結構和通孔，接觸結構和通孔將正電源電壓和負電源電壓傳輸到電晶體。儘管在圖9A中示出具有+X定向的標準單元，但標準單元庫可定義具有−X定向且包含鄰近於階梯部的電源分接頭的標準單元，例如，與第一標準單元C91到第四標準單元C94相對於與Y軸平行的軸線對稱的標準單元。儘管在圖9A中電源分接頭PT91a、電源分接頭PT91b、電源分接頭PT92a、電源分接頭PT92b、電源分接頭PT93a、電源分接頭PT93b、電源分接頭PT94a以及電源分接頭PT94b中的每一個均放置在標準單元中以與所述標準單元的階梯部相鄰，但在其它實施例中階梯部可包含電源分接頭中的至少部分。如下文所描述，當相鄰的標準單元彼此合併時，電源分接頭可在標準單元之間共用，且可減小標準單元的區域。因此，在本發明概念的一些實施例中，具有定向的標準單元可設計成在其一個側面處具有電源分接頭。下文將參考圖17A和圖17B詳細地描述此情況。
參看圖9B，在操作S91中，可放置標準單元以使得各標準單元的電源分接頭彼此相鄰。舉例來說，如圖9C的左側中所繪示，具有不同定向的第五標準單元C95和第六標準單元C96可彼此相鄰放置。第五標準單元C95可包含與其階梯部相鄰的電源分接頭PT95a和電源分接頭PT95b，且第六標準單元C96可包含與其階梯部相鄰的電源分接頭PT96a和電源分接頭PT96b。當第五標準單元C95的FEOL區域FR95與第六標準單元C96的FEOL區域FR96接觸時，可在第五標準單元C95的BEOL區域BR95與第六標準單元C96的BEOL區域BR96之間形成空間。
返回參看圖9B，在操作S92中，標準單元可彼此合併，以使得標準單元彼此共用電源分接頭。舉例來說，如圖9C的右側中所繪示，合併第五標準單元C95和第六標準單元C96以共用電源分接頭PT97a和電源分接頭PT97b，使得第七標準單元C97得以產生。第七標準單元C97具有BEOL區域BR97與FEOL區域FR97。因此，第七標準單元C97的X軸方向長度X92可小於彼此相鄰放置的第五標準單元C95和第六標準單元C96所佔據的X軸方向長度X91。因此，可增大積體電路的空間效率。增大的空間效率可減小晶片尺寸，其可增大在給定基板上產生的可用積體電路的數目。增大的空間效率可增大積體電路的製造良率。增大的空間效率可減少製造積體電路的單位成本。圖9C中所示的標準單元合併可在放置（例如，在P&R期間）第五標準單元C95和第六標準單元C96之後執行或可在完成佈線之後在積體電路的佈局上（例如，在設計拋光期間）執行。舉例來說，圖9B中所示的操作S92可包含於圖4中所示的操作S420或操作S430中。
圖10A是根據本發明概念的示例性實施例的產生積體電路的佈局的方法的流程圖，其中選擇性地放置具有不同引腳放置的標準單元。圖10B是具有不同引腳放置的標準單元的實例的圖式。如下文所描述，根據本發明概念的一些實施例，適合於佈線的標準單元可選自於具有不同引腳放置的標準單元且放置在積體電路中。圖10A中所示的操作S101和操作S102可包含於圖4中所繪示的操作S420中。
參看圖10A，在操作S101中，可獲得具有相同功能和定向但具有不同引腳放置的標準單元。舉例來說，如圖10B中所繪示，第一標準單元C101和第二標準單元C102在反相器包含輸入引腳A和輸出引腳Y時可具有+X定向，但第一標準單元C101和第二標準單元C102可具有輸入引腳A和輸出引腳Y的不同放置。當連續放置具有相同定向的標準單元時，由於標準單元的輸入引腳和輸出引腳的位置而可能會出現佈線擁塞（routing congestion）。因此，標準單元庫可定義具有相同功能和定向但具有不同引腳放置的標準單元，且具有不同引腳放置的標準單元可從標準單元庫獲得。在一些示例性實施例中，標準單元庫可定義標準單元，所述標準單元的FEOL區域為了不同引腳放置而相對於與Y軸平行的軸線對稱。此時，標準單元的引腳放置可相對於與Y軸平行的軸線對稱。
返回參看圖10A，在操作S102處，可從標準單元中選擇一個標準單元且可基於佈線放置所述一個標準單元。舉例來說，如圖10B中所繪示，當在-X方向上相鄰的標準單元的輸出訊號被施加到輸入引腳A時第一標準單元C101可為合適的，而當在-X方向上相鄰的標準單元接收通過輸出引腳Y輸出的輸出訊號時第二標準單元C102為合適的。因此，可減小佈線擁塞，也可減小產生積體電路的佈局所花費的時間量，且積體電路的性能可由於簡單佈線架構而提高。
圖11A是根據本發明概念的示例性實施例的通過修改標準單元來產生積體電路的佈局的方法的流程圖。圖11B是使用圖11A中所說明的方法產生的佈局的實例的圖式。如下文所描述，根據本發明概念的一些實施例，標準單元的定向可在P&R期間改變。
參看圖11A，可在操作S111中獲得具有特定定向的標準單元。在一些示例性實施例中，標準單元庫可定義與先前所定義的標準單元具有相同功能但與所定義的標準單元相比具有不同定向的標準單元。舉例來說，如圖11B中所繪示，標準單元庫可將具有-X方向的第一標準單元C111定義為包含輸入引腳A0、輸入引腳A1、輸入引腳B0和輸入引腳B1以及輸出引腳Y的AOI22。
返回參看圖11A，在操作S112中，基於將與所獲得的標準單元相鄰放置的標準單元的邊界，將所獲得的標準單元翻轉和放置。舉例來說，當放置在第一標準單元C111的右側或左側上的相鄰標準單元在圖11B中具有+X定向時，類似於上文參看圖2C和圖2D所描述的實施例，可產生空間。在此情況下，當第一標準單元C111在P&R期間（例如，在圖4中的操作S420中）翻轉時，可產生與第一標準單元C111相對於與Y軸平行的軸線對稱的第二標準單元C112，且第二標準單元C112可鄰近於具有+X定向的標準單元放置。當使用不同於圖4中所示的標準單元庫D42的僅定義具有一個定向的標準單元的標準單元庫時，根據標準單元的定向來翻轉和放置標準單元的操作可在P&R期間執行。
圖12是根據本發明概念的示例性實施例的產生標準單元庫的方法的流程圖，所述標準單元庫包含具有定向的標準單元。如上文參看圖1所描述，因為DDB解決半導體製程的一些問題，所以支援DDB的標準單元可在半導體製程的初始操作階段建立。由於半導體製程的問題之後得到解決，所以可建立支援SDB的標準單元。如下文所描述，當支援SDB的標準單元具有定向時，支援SDB的標準單元可更易於從支援DDB的標準單元產生。在一些實施例中，圖12中所說明的方法可通過包含處理器和記憶體的計算系統（例如，圖20中的200）執行。
可在操作S121中獲得輸入標準單元庫D121。輸入標準單元庫D121可包含關於支援DDB的標準單元的資訊D121_1。輸入標準單元庫D121可非瞬態地（non-transiently）存儲在電腦可讀存儲介質中且/或可通過通信通道被接收。
可在操作S122中產生具有SDB和定向的標準單元。如上文參看圖1所描述，由於具有定向的標準單元可具有與支援DDB的標準單元相同的BEOL區域的圖案，因此可更易於產生具有定向的標準單元。下文將參看圖13A到圖17B詳細描述操作S122。
可在操作S123中產生輸出標準單元庫D122。輸出標準單元庫D122可包含關於支援SDB的標準單元的資訊D122_1。輸出標準單元庫D122可如上文參看圖4所描述用於產生積體電路的佈局，及/或可如下文參看圖18所描述用於檢驗積體電路。
圖13A是根據本發明概念的實施例的產生具有定向的標準單元的方法的流程圖。圖13B是使用圖13A中所說明的方法產生的標準單元的實例的圖式。圖13A中所示的操作S131和操作S132可包含於圖12中所示的操作S122中。
參看圖13A，在操作S131中，可從標準單元的FEOL區域的相對側中的每一側移除1/2 CPP。舉例來說，如圖13B中所繪示，支援DDB的第一標準單元C131在其相對側處可包含用於DDB的DDB區域DR131a和DDB區域DR131b。因為DDB區域DR131a和DDB區域DR131b中的每一個在第一標準單元C131的一側處可具有1/2 CPP的寬度（例如，X軸方向長度），所以當第一標準單元C131的FEOL區域從其相對側的每側被移除1/2 CPP時，可移除第一標準單元C131的DDB區域DR131a和DDB區域DR131b。因此，第一標準單元C131的FEOL區域可具有3 CPP的X軸方向長度，而第二標準單元C132的FEOL區域可具有2 CPP的X軸方向長度。
返回參看圖13A，在操作S132中，標準單元的BEOL區域可從其相對側被移除總共1 CPP。舉例來說，如圖13B中所繪示，在DDB區域DR131a和DDB區域DR131b從第一標準單元C131移除之後，第一標準單元C131的BEOL區域中的輸出引腳Y可在+X方向上突起。當第一標準單元C131的BEOL區域從其相對側被移除總共1 CPP而不移除在+X方向上突起的輸出引腳Y時，可產生具有+X定向的第二標準單元C132。因此，第二標準單元C132可具有2 CPP的X軸方向長度，且可包含在+X方向上從FEOL區域移位元的BEOL區域。如圖13B中所繪示，在Y軸方向上延伸的SDB區域SR132a和SDB區域SR132b可分別添加在第二標準單元C132的FEOL區域的相對側處。
圖14是根據本發明概念的實施例的產生具有定向的標準單元的方法的流程圖。具有不同定向的標準單元可從具有特定定向的標準單元產生。
可在操作S141中獲得具有特定定向的標準單元。舉例來說，可使用圖13B中所說明的方法來產生具有+X定向的標準單元（例如，圖13B中的C132），且可獲得具有+X定向的標準單元。
可在操作S142中翻轉所獲得的標準單元。舉例來說，當獲得如圖13B中所示的具有+X定向的第二標準單元C132時，可通過在與Y軸平行的軸線上翻轉第二標準單元C132產生具有與第二標準單元C132相同的功能但具有−X定向的標準單元。
圖15A是仍根據本發明概念的示例性實施例的產生具有定向的標準單元的方法的流程圖。圖15B是使用圖15A中所說明的方法產生的標準單元的實例的圖式。圖15A中所示的操作S151和操作S152可包含於圖12中所示的操作S122中。
參看圖15A，在操作S151中可獲得相對側的BEOL區域不可移除的標準單元。舉例來說，如圖15B中所繪示，第一標準單元C151的FEOL區域FR151可通過移除DDB區域來從其相對側的每側被移除1/2 CPP，但第一標準單元C151的BEOL區域BR151由於輸入引腳A和輸出引腳Y而無法從其相對側被移除總共1 CPP。
返回參看圖15A，在操作S152中移位元標準單元的FEOL區域的邊界。舉例來說，如圖15B中所繪示，第一標準單元C151的FEOL區域FR151的邊界可在−X方向上移位1/2 CPP，且因此，第二標準單元C152可具有FEOL區域FR152，所述FEOL區域FR152具有與第一標準單元C151的FEOL區域FR151相同的X軸方向長度且在X軸方向上從閘極線延伸。因此，第二標準單元C152的BEOL區域BR152可包含在+X方向上突起的簷部（┏），且第二標準單元C152的FEOL區域FR152可包含在-X方向上突起的階梯部（┛）。與第一標準單元C151的FEOL區域FR151一樣，BEOL區域BR151也可移位。如圖15B中所繪示，第二標準單元C152可包含由第一標準單元C151的BEOL區域BR151在+X方向上移位元而產生的BEOL區域BR152。
圖16A是根據本發明概念的又另一個實施例的產生具有定向的標準單元的方法的流程圖。圖16B是使用圖16A中所說明的方法產生的標準單元的實例的圖式。圖16A中所示的操作S161和操作S162可包含於圖12中所示的操作S122中。
參看圖16A，在操作S161中可獲得包含可從BEOL區域的相對側移除的圖案的標準單元。舉例來說，如圖16B中所繪示，第一標準單元C161的金屬層圖案M161可包含在−X方向上從通孔V161延伸的部分P161。金屬層圖案M161的部分P161不與除將金屬層圖案M161與接觸結構電連接的通孔V161外的其它圖案電連接，且因此可為可移除的。類似地，金屬層圖案M161的部分P162也可為可移除的。
返回參看圖16A，在操作S162中，可移除至少部分圖案，且可減小BEOL區域。舉例來說，如在圖16B中所繪示的第二標準單元C162中，可移除第一標準單元C161的金屬層圖案M161的部分P161，且因此，第二標準單元C162可包含具有比第一標準單元C161的BEOL區域的X軸方向長度更短的X軸方向長度的BEOL區域。因此，類似於上文參看圖13A和圖13B所描述的實施例，第二標準單元C162的FEOL區域可通過從第一標準單元C161移除DDB區域來產生，且因此，第二標準單元C162可具有+X定向。
圖17A是根據本發明概念的實施例的產生具有定向的標準單元的方法的流程圖。圖17B是使用圖17A中所說明的方法產生的標準單元的實例的圖式。圖17A中所示的操作S171和操作S172可包含於圖12中所示的操作S122中。
參看圖17A，在操作S171中，用於傳輸供電電壓的電源分接頭可被移位或產生為鄰近於階梯部。如上文參看圖15B所描述，圖15B中所繪示的第二標準單元C152可通過移位元第一標準單元C151的FEOL區域FR151的邊界來產生。此時，電源分接頭可鄰近於由於FEOL區域FR151的移位元元而突起的部分放置，所述突起的部分例如是FEOL區域FR152的階梯部（┛），或可放置電源分接頭以使得電源分接頭的至少部分包含於階梯部（┛）中。舉例來說，如圖17B中所繪示，當電源分接頭PT171和電源分接頭PT172鄰近於圖15B中所繪示的第二標準單元C152的階梯部（┛）而產生時，可產生圖17B中所繪示的第一標準單元C171。
返回參看圖17A，在操作S172中，可修改圖案而不改變標準單元的功能。舉例來說，如圖17B中所示，電連接到閘極線GL171的輸入引腳A可能會受第一標準單元C171中的電源分接頭PT171和電源分接頭PT172的影響。出於此原因，如在第二標準單元C172中那樣，可產生移除閘極線GL171的閘極切口CT171。因此，如上文參看圖9A到圖9C所描述，第二標準單元C172可具有允許第二標準單元C172與相鄰標準單元共用電源分接頭的結構，從而使得增大積體電路的空間效率。增大的空間效率可減小晶片尺寸，其可增大在給定基板上產生的可用積體電路的數目。增大的空間效率可增大積體電路的製造良率。增大的空間效率可減少製造積體電路的單位成本。
圖18是根據本發明概念的示例性實施例的檢驗積體電路的方法S180的圖式，所述積體電路包含具有定向的標準單元。圖18中所示的方法S180可通過包含處理器和記憶體的計算系統（例如，圖20中的200）來執行。
方法S180可包含多個操作S181到S183且可參考標準單元庫D183從網表資料D181和佈局資料D182產生結果資料D184。如上文參看圖4所描述，網表資料D181可包含描述積體電路中的標準單元和這些標準單元之間的連接關係的網表。網表通過邏輯綜合等產生。佈局資料D182可參考標準單元庫D183基於網表資料D181通過放置和佈線標準單元來產生。佈局資料D182可表示積體電路的佈局。標準單元庫D183可包括包含具有+X定向的標準單元的第一組D183_1、包含具有−X定向的標準單元的第二組D183_2以及包含具有±X定向的標準單元的第三組D183_3。包含於相同功能組中的標準單元根據定向可具有不同特徵。第一組D183_1到第三組D183_3可單獨地定義關於標準單元的特性的資訊。
在操作S181中，可執行設計規則檢查（Design rule check，DRC）。設計規則可基於半導體製程定義，且可定義例如圖案的最小寬度和圖案之間的最小距離。由佈局資料D182定義的積體電路佈局是否遵守設計規則可參考包含於標準單元庫D183中的第一組D183_1到第三組D183_3來檢驗。當檢測到未遵守設計規則的部分時，可產生包含所述部分的座標、所違反的設計規則、誤差等的結果資料D184。可執行進一步優化，且可重複操作S181，例如可重複以產生DRC乾淨設計（DRC-clean design），即不具有不遵守設計規則的部分的設計。
在操作S182中可執行佈局對比示意圖（Layout versus schematic，LVS）。LVS可指檢驗由網表資料D181定義的積體電路是否與由佈局資料D182定義的積體電路一致的操作。舉例來說，可檢驗包含於網表資料D181中的標準單元和節點是否存在於由佈局資料D182定義的佈局中。LVS可參考包含於標準單元庫D183中的第一組D183_1到第三組D183_3執行，且可產生包含關於網表資料D181與佈局資料D182之間不一致的部分的資訊的結果資料D184。可執行進一步優化，且可重複操作S182，例如可重複以產生LVS乾淨設計（LVS-clean design），即不具有網表資料D181與佈局資料D182之間不一致的部分的設計。
在操作S183中可執行寄生提取（Parasitic extraction，PEX）。PEX可指從由佈局資料D182定義的積體電路的佈局提取寄生元件以便類比積體電路的性能的操作，所述性能例如是操作速度或功率消耗。舉例來說，可從佈局資料D182提取形成節點的互連件的電阻和電容，且可產生包含所提取的電阻和電容的互連件的等效電路。可參考包含於標準單元庫D183中的第一組D183_1到第三組D183_3從佈局資料D182提取寄生元件，且可產生包含關於所提取的寄生元件的資訊的結果資料D184。
圖19是根據本發明概念的一些實施例的系統晶片（system-on-chip, SoC）190的框圖。根據本發明概念的示例性實施例，SoC 190可為半導體裝置且可包含積體電路。SoC 190通過將複雜功能塊，例如執行各種功能的智慧特性（intellectual property，IP）集成到單晶片中來實施。根據本發明概念的示例性實施例，標準單元可包含於SoC 190的每個功能塊中，且因此，SoC 190可具有增大的空間效率和經檢驗的性能。增大的空間效率可減小晶片尺寸，其可增大在給定基板上產生的可用積體電路的數目。增大的空間效率可增大積體電路的製造良率。增大的空間效率可減少製造積體電路的單位成本。
參看圖19，SoC 190可包含數據機192、顯示控制器193、記憶體194、外部記憶體控制器195、中央處理單元（central processing unit，CPU）196、交互單元（transaction unit）197、功率管理積體電路（power management integrated circuit，PMIC）198以及圖形處理單元（graphics processing unit，GPU）199。SoC 190的功能塊可通過系統匯流排191彼此通信。
可控制SoC 190的所有操作的CPU 196可控制其它功能塊的操作，所述其它功能塊包含數據機192、顯示控制器193、記憶體194、外部記憶體控制器195、CPU 196、交互單元197、PMIC 198以及GPU 199。數據機192可解調從SoC 190外部接收的訊號或可調製SoC 190中產生的訊號且將訊號傳輸到SoC 190外部。外部記憶體控制器195可控制將資料傳輸到連接到SoC 190的外部記憶體裝置及從所述外部記憶體裝置接收資料的操作。舉例來說，存儲在外部記憶體裝置中的程式及/或資料可在外部記憶體控制器195的控制下提供到CPU 196或GPU 199。GPU 199可執行有關圖形處理的程式指令。GPU 199可通過外部記憶體控制器195接收圖形資料且可通過外部記憶體控制器195將所處理的圖形資料傳輸到SoC 190外部。交互單元197可監測每一功能塊的資料交互。PMIC 198可根據交互單元197的控制來控制供應到每一功能塊的電源。顯示控制器193可以控制SoC 190外部的顯示器（或顯示裝置）以及將SoC 190中產生的資料傳輸到顯示器。
記憶體194可為或可包含非揮發性記憶體，例如電可抹除可程式化唯讀記憶體（electrically erasable programmable read-only memory，EEPROM）、快閃記憶體、相變隨機存取記憶體（phase - change random access memory，PRAM或PCRAM）、電阻隨機存取記憶體（resistance RAM，RRAM）、奈米浮閘記憶體（nano floating gate memory，NFGM）、聚合物隨機存取記憶體（polymer RAM，PoRAM）、磁性隨機存取記憶體（magnetic RAM，MRAM）或鐵電隨機存取記憶體（ferroelectric RAM，FRAM或FeRAM），及/或可為或可包含揮發性記憶體，例如動態隨機存取記憶體（dynamic RAM，DRAM）、靜態隨機存取記憶體（static RAM，SRAM）、移動DRAM、雙數據速率（double data rate，DDR）同步DRAM（synchronous DRAM，SDRAM）、低功率DDR（low power DDR，LPDDR）SDRAM、圖形DDR（graphics DDR，GDDR）SDRAM或Rambus DRAM（RDRAM）。
圖20是根據本發明概念的示例性實施例的包含存儲程式的記憶體的計算系統200的框圖。根據本發明概念的實施例，可在計算系統200中執行包含於製造積體電路的方法（例如，圖4中所示的方法）中的操作中的至少一些操作、包含於產生積體電路的佈局的方法（例如，圖4中的S420）中的操作及/或包含於產生標準單元庫的方法（例如，圖12中所示的方法）中的操作。
計算系統200可為固定計算系統（例如台式電腦、工作站或伺服器）或可為可攜式計算系統（例如膝上電腦）。如圖20中所繪示，計算系統200可包含處理器210、輸入/輸出（input/output，I/O）裝置220、網路介面230、隨機存取記憶體240、唯讀記憶體250以及存儲器（storage）260。處理器210、I/O裝置220、網路介面230、RAM 240、ROM 250以及存儲器260可連接到匯流排270且可通過匯流排270彼此通信。
處理器210可被稱為處理單元且可包含至少一個核心，所述核心可執行指令集（例如，Intel架構-32（Intel Architecture-32，IA-32）、64位擴展IA-32、x86-64、PowerPC、Sparc、無內部互鎖流水級的微處理器（microprocessor without interlocked pipeline stage，MIPS）、高級縮減指令集電腦（recued instruction set computer，RISC）機器（advanced recued instruction set computer machine，ARM）或IA-64），所述處理器如微處理器、應用程式處理器（application processor，AP）、數位訊號處理器（digital signal processor，DSP）或GPU。舉例來說，處理器210可通過匯流排270接入記憶體（memory），即，RAM 240或ROM 250，且可執行存儲在RAM 240或ROM 250中的指令。
根據本發明概念的示例性實施例，RAM 240可存儲用於製造積體電路的程式241，或可存儲至少部分的程式241。程式241可使處理器210能夠執行以下操作中的至少一些操作：包含於製造積體電路的方法中的操作，包含於產生積體電路的佈局的方法中的操作及/或包含於產生標準單元庫的方法（例如，圖12中所示的方法）中的操作。換句話說，程式241可包含可由處理器210執行的多個指令。包含於程式241中的指令可使處理器210能夠執行例如包含於上文所描述的流程圖中的至少一些操作。
即使在切斷供應到計算系統200的電源時，存儲器260也不會丟失存儲於其中的資料。存儲器260可包含非揮發性記憶體裝置或存儲介質，例如磁帶、光碟或磁片。存儲器260可從計算系統200移除。根據本發明概念的示例性實施例，存儲器260可存儲程式241。在由處理器210執行之前，程式241或程式241的至少部分可從存儲器260載入到RAM 240。替代地或另外，存儲器260可存儲以程式語言寫入的檔，且由編譯器從所述檔所產生的程式241或程式241的至少部分可被載入到RAM 240。存儲器260也可存儲資料庫（database，DB）261。DB 261可包含至少部分的設計積體電路所需的或用於設計積體電路的資訊，例如圖4中所示的標準單元庫D42、圖12中所示的輸入標準單元庫D121以及圖12中所示的輸出標準單元庫D122。
存儲器260還可存儲待由處理器210處理的資料或已由處理器210處理的資料。換句話說，處理器210可通過處理存儲在存儲器260中的資料來產生資料或可存儲根據程式241在存儲器260中產生的資料。舉例來說，存儲器260可存儲圖4中所示的RTL資料D41、網表資料D43及/或佈局資料D44或圖18中所示的網表資料D181、佈局資料D182及/或結果資料D184。
I/O裝置220可包含輸入裝置和輸出裝置。輸入裝置例如是鍵盤或指向裝置，輸出裝置例如是顯示裝置或印刷機。舉例來說，使用者可通過I/O裝置220觸發由處理器210執行程式241、輸入圖4中所示的RTL資料D41及/或網表資料D43以及檢查圖4中所示的佈局資料D44。
網路介面230可提供對計算系統200外部的網路的訪問。舉例來說，網路可包含多個計算系統和通信線路。通信線路可包含有線線路、光學線路、無線線路或其它類型的線路。
上文所描述的方法的各種操作可通過能夠執行所述操作的任何合適的工具來執行，所述工具例如各種硬體及/或軟體元件、電路及/或模組。
軟體可包括用於實施邏輯函數的可執行指令的有序列表，且可體現在任何供指令執行系統、設備或裝置使用或與指令執行系統、設備或裝置連接的“處理器可讀介質”中，所述指令執行系統、設備或裝置例如是單核處理器系統或多核處理器系統或含處理器的系統。
結合本文中所公開的實施例而描述的方法或演算法以及功能的塊或步驟可直接體現在硬體、由處理器執行的軟體模組或兩者的組合中。如果實施於軟體中，則功能可作為一個或多個指令或代碼而存儲在有形的非暫時電腦可讀介質上或經由所述電腦可讀介質傳輸。軟體模組可駐留在隨機存取記憶體（Random Access Memory，RAM）、快閃記憶體、唯讀記憶體（Read Only Memory，ROM）、電可程式化ROM（Electrically Programmable ROM，EPROM）、電可抹除可程式化ROM（Electrically Erasable Programmable ROM，EEPROM）、寄存器、硬碟、可移除式磁片、CD ROM或所屬領域中已知的任何其它形式的存儲介質中。
雖然已經參考本發明的實施例繪示且描述本發明概念，但將理解，可以在不脫離申請專利範圍的精神和範圍的情況下在其中作出形式和細節的各種改變。
30‧‧‧積體電路190‧‧‧系統晶片191‧‧‧系統匯流排192‧‧‧數據機193‧‧‧顯示控制器194‧‧‧記憶體195‧‧‧外部記憶體控制器196‧‧‧中央處理單元197‧‧‧交互單元198‧‧‧功率管理積體電路199‧‧‧圖形處理單元200‧‧‧計算系統210‧‧‧處理器220‧‧‧輸入/輸出裝置230‧‧‧網路介面240‧‧‧RAM241‧‧‧程式250‧‧‧ROM260‧‧‧存儲器261‧‧‧資料庫270‧‧‧匯流排A、A0、A1、B、B0、B1‧‧‧輸入引腳B21d‧‧‧空間BR11、BR12、BR13‧‧‧後段製程區域BR51、BR52、BR61、BR62、BR63、BR71、BR81、BR82、BR95、BR96、BR151、BR152‧‧‧BEOL區域C‧‧‧輸入引腳C11、C21a、C21b、C21c、C21d、C21c、C21e、C51、C61、C71、C81、C91、C101、C111、C131、C151、C161、C171‧‧‧第一標準單元C12、C22a、C22b、C22c、C22d、C22e、C52、C62、C82、C92、C102、C112、C152、C162、C172、C132‧‧‧第二標準單元C13、C23a、C23b、C23e、C53、C63、C93‧‧‧第三標準單元C54、C94‧‧‧第四標準單元C55、C95‧‧‧第五標準單元C96‧‧‧第六標準單元C97‧‧‧第七標準單元CB12‧‧‧接觸結構/閘極接觸件CPP‧‧‧接觸的多晶間距CT171‧‧‧閘極切口D‧‧‧長度/輸入引腳D30‧‧‧佈局資料D41‧‧‧暫存器傳輸級資料D42‧‧‧標準單元庫D42_1‧‧‧第一組D42_2‧‧‧第二組D42_3‧‧‧第三組D43‧‧‧網表資料D44‧‧‧佈局資料D121‧‧‧輸入標準單元庫D121_1‧‧‧信息D122‧‧‧輸出標準單元庫D122_1‧‧‧信息D181‧‧‧網表資料D182‧‧‧佈局資料D183‧‧‧標準單元庫D183_1‧‧‧第一組D183_2‧‧‧第二組D183_3‧‧‧第三組D184‧‧‧結果資料DB21c‧‧‧DDBDB80‧‧‧DDBDDB‧‧‧雙擴散斷層DR11a、DR11b、DR62、DR131a、DR131b‧‧‧DDB區域F11、F12、F13、F14、F15、F16‧‧‧鰭FR11、FR12、FR13、FR51、FR52、FR61、FR62、FR63、FR71、FR81、FR82、FR95、FR96、FR151、FR152‧‧‧前段製程區域GL171‧‧‧閘極線GND‧‧‧電源軌M1‧‧‧第一金屬層M161‧‧‧金屬層圖案ML71、ML72‧‧‧標記層P161、P162‧‧‧部分PT91a、PT91b、PT92a、PT92b、PT93a、PT93b、PT94a、PT94b、PT95a、PT95b、PT96a、PT96b、PT97a、PT97b、PT171、PT172‧‧‧電源分接頭R31‧‧‧第一行R32‧‧‧第二行R33‧‧‧第三行R34‧‧‧第四行S81、S82、S91、S92、S101、S102、S111、S112、S121、S122、S123、S131、S132、S141、S142、S151、S152、S161、S162、S171、S172、S181、S182、S183、S410、S420、S421、S422、S423、S430、S440、S450、S451、S452‧‧‧操作S180‧‧‧方法SDB‧‧‧單擴散斷層SR12a、SR12b、SR13a、SR13b、SR63、SR81、SR82、SR132a、SR132b‧‧‧SDB區域V0、V161‧‧‧通孔VDD‧‧‧電源軌+X、−X、±X‧‧‧方向/定向X31‧‧‧點X91、X92‧‧‧X軸方向長度Y‧‧‧輸出引腳
將從結合圖式進行的以下詳細描述更清楚地理解本發明概念的實施例，在圖式中： 圖1是根據本發明概念的示例性實施例的標準單元的圖式。 圖2A到圖2E是根據本發明概念的示例性實施例的包含於積體電路中的一些標準單元的圖式。 圖3是根據本發明概念的示例性實施例的積體電路的部分的示意圖。 圖4是根據本發明概念的示例性實施例的製造積體電路的方法的流程圖，所述積體電路包含多個標準單元。 圖5A和圖5B是根據本發明概念的示例性實施例的標準單元的實例的圖式，所述標準單元由圖4中所繪示的標準單元庫定義。 圖6是根據本發明概念的示例性實施例的標準單元的其它實例的圖式，所述標準單元由圖4中所繪示的標準單元庫定義。 圖7是根據本發明概念的示例性實施例的標準單元的實例的圖式，所述標準單元由標準單元庫定義。 圖8A和圖8B是根據本發明概念的示例性實施例的產生積體電路的佈局的方法的圖式。 圖9A到圖9C是根據本發明概念的另一個實施例的產生積體電路的佈局的方法的圖式。 圖10A和圖10B是根據本發明概念的又一實施例的產生積體電路的佈局的方法的圖式。 圖11A和圖11B是根據本發明概念的又另一個實施例的產生積體電路的佈局的方法的圖式。 圖12是根據本發明概念的示例性實施例的產生標準單元庫的方法的流程圖，所述標準單元庫包含具有定向的標準單元。 圖13A和圖13B是根據本發明概念的示例性實施例的產生具有定向的標準單元的方法的圖式。 圖14是根據本發明概念的另一個實施例的產生具有定向的標準單元的方法的流程圖。 圖15A和圖15B是根據本發明概念的再另一個實施例的產生具有定向的標準單元的方法的圖式。 圖16A和圖16B是根據本發明概念的又另一個實施例的產生具有定向的標準單元的方法的圖式。 圖17A和圖17B是根據本發明概念的另一實施例的產生具有定向的標準單元的方法的圖式。 圖18是根據本發明概念的示例性實施例的檢驗積體電路的方法的圖式，所述積體電路包含具有定向的標準單元。 圖19是根據本發明概念的示例性實施例的系統晶片（system-on-chip，SoC）的框圖。以及 圖20是根據本發明概念的示例性實施例的包含記憶體的計算系統的框圖，所述記憶體存儲程式。
C21a‧‧‧第一標準單元
C22a‧‧‧第二標準單元
C23a‧‧‧第三標準單元
+X‧‧‧方向/定向

Claims (25)

  1. 一種積體電路，包括： 多個標準單元，各自包含前段製程區域以及在所述前段製程區域上的後段製程區域，所述前段製程區域包含在第一水平方向上延伸的至少一個閘極線， 其中所述多個標準單元中的第一標準單元的後段製程區域包含在垂直方向上不與所述第一標準單元的前段製程區域交疊的簷部，所述簷部在垂直於所述第一水平方向的第二水平方向上突起。
  2. 如申請專利範圍第1項所述的積體電路，其中所述多個標準單元更包括在所述第二水平方向上鄰近於所述第一標準單元的第二標準單元，以及 所述第二標準單元的前段製程區域，包含在所述垂直方向上與所述第一標準單元的所述簷部交疊以及在與所述第二水平方向反向平行的方向上突起的第一階梯部。
  3. 如申請專利範圍第2項所述的積體電路，更包括： 單擴散斷層，在所述第一水平方向上在所述第一標準單元的所述前段製程區域與所述第二標準單元的所述前段製程區域之間延伸。
  4. 如申請專利範圍第2項所述的積體電路，其中所述第二標準單元的後段製程區域包含在所述垂直方向上不與所述第二標準單元的所述前段製程區域交疊的簷部，所述第二標準單元的所述簷部在所述第二水平方向上突起，以及 所述第二標準單元的所述簷部在所述第二水平方向上的長度與所述第二標準單元的所述第一階梯部在所述第二水平方向上的長度相同。
  5. 如申請專利範圍第2項所述的積體電路，其中所述第二標準單元的所述前段製程區域還包含在所述垂直方向上不與所述第二標準單元的後段製程區域交疊的第二階梯部，所述第二階梯部在所述第二水平方向上突起，以及 所述第二標準單元的所述第二階梯部在所述第二水平方向上的長度與所述第二標準單元的所述第一階梯部在所述第二水平方向上的長度相同。
  6. 如申請專利範圍第1項所述的積體電路，其中所述多個標準單元更包括在所述第二水平方向上鄰近於所述第一標準單元的第三標準單元，以及 所述第三標準單元的後段製程區域包括在所述垂直方向上不與所述第三標準單元的前段製程區域交疊的簷部，所述第三標準單元的所述簷部在與所述第二水平方向反向平行的方向上突起。
  7. 如申請專利範圍第6項所述的積體電路，更包括： 雙擴散斷層，在所述第一水平方向上在所述第一標準單元的所述前段製程區域與所述第三標準單元的所述前段製程區域之間延伸，所述雙擴散斷層在所述垂直方向上與所述第一標準單元的所述簷部以及所述第三標準單元的所述簷部交疊。
  8. 如申請專利範圍第1項所述的積體電路，其中所述第一標準單元的所述前段製程區域包含在所述垂直方向上不與所述第一標準單元的所述後段製程區域交疊的階梯部，所述階梯部在與所述第二水平方向反向平行的方向上突起，以及 所述第一標準單元的所述階梯部在所述第二水平方向上的長度與所述第一標準單元的所述簷部在所述第二水平方向上的長度相同。
  9. 如申請專利範圍第8項所述的積體電路，其中所述多個標準單元還包含在與所述第二水平方向反向平行的所述方向上鄰近於所述第一標準單元的第四標準單元，以及 所述第四標準單元的前段製程區域包含在所述垂直方向上不與所述第四標準單元的後段製程區域交疊的階梯部，所述第四標準單元的所述階梯部在所述第二水平方向上突起。
  10. 如申請專利範圍第9項所述的積體電路，更包括： 單擴散斷層，在所述第一水平方向上在所述第一標準單元的所述前段製程區域與所述第四標準單元的所述前段製程區域之間延伸。
  11. 如申請專利範圍第9項所述的積體電路，更包括： 至少一個圖案，在所述第二水平方向上在所述第一標準單元的所述後段製程區域與所述第四標準單元的所述後段製程區域之間延伸且連接所述第一標準單元的電源線以及所述第四標準單元的電源線。
  12. 如申請專利範圍第8項所述的積體電路，其中所述多個標準單元更包括在與所述第二水平方向反向平行的所述方向上鄰近於所述第一標準單元的第五標準單元， 所述第五標準單元的後段製程區域包括在所述垂直方向上不與所述第五標準單元的前段製程區域交疊的第一簷部以及第二簷部，所述第一簷部以及所述第二簷部分別在所述第二水平方向上以及在與所述第二水平方向反向平行的所述方向上突起且在所述第二水平方向上具有相同長度，以及 所述第五標準單元的所述第一簷部在所述垂直方向上與所述第一標準單元的所述階梯部交疊。
  13. 如申請專利範圍第8項所述的積體電路，其中所述第一標準單元的所述前段製程區域更包括至少一個電晶體以及至少一個接觸結構，所述至少一個接觸結構被配置成將供電電壓傳輸到所述至少一個電晶體，以及 所述至少一個接觸結構鄰近於所述第一標準單元的所述階梯部。
  14. 如申請專利範圍第1項所述的積體電路，其中所述多個標準單元更包括第六標準單元，所述第六標準單元與所述第一標準單元相對於與所述第一水平方向平行的軸線對稱，所述第六標準單元提供與所述第一標準單元相同的功能，以及 所述第六標準單元的後段製程區域包括在與所述第二水平方向反向平行的方向上突起的簷部。
  15. 如申請專利範圍第1項所述的積體電路，其中所述多個標準單元更包括第七標準單元，所述第七標準單元的前段製程區域以及後段製程區域以與所述第一標準單元的所述前段製程區域以及所述後段製程區域相同的尺寸以及方式堆疊，所述第七標準單元具有與所述第一標準單元的引腳放置不同的引腳放置。
  16. 如申請專利範圍第15項所述的積體電路，其中所述第七標準單元的所述前段製程區域與所述第一標準單元的所述前段製程區域相對於與所述第一水平方向平行的軸線對稱。
  17. 一種積體電路，包括： 多個第一標準單元，每一所述多個第一標準單元包含第一前段製程區域以及在所述第一前段製程區域上的第一後段製程區域，所述第一前段製程區域包含在第一水平方向上延伸的至少一個閘極線，所述多個第一標準單元在垂直於所述第一水平方向的第二水平方向上連續放置， 其中每一所述多個第一標準單元的所述第一後段製程區域在垂直方向上與在所述第二水平方向上相鄰的另一第一標準單元的第一前段製程區域的至少部分交疊。
  18. 如申請專利範圍第17項所述的積體電路，其中所述第一前段製程區域包括階梯部，所述階梯部在與所述第二水平方向反向平行的方向上突起且在所述垂直方向上不與所述第一後段製程區域交疊， 所述第一後段製程區域包括簷部，所述簷部在所述第二水平方向上突起且在所述垂直方向上不與所述第一前段製程區域交疊，以及 所述階梯部以及所述簷部在所述第二水平方向上具有相同長度。
  19. 一種產生積體電路的佈局的電腦實施方法，所述電腦實施方法包括： 接入定義多個標準單元的標準單元庫，每一所述多個標準單元包含前段製程區域以及在所述前段製程區域上的後段製程區域，所述前段製程區域包含在第一水平方向上延伸的至少一個閘極線；以及 基於所述標準單元庫放置標準單元， 其中放置所述標準單元包含放置第二標準單元，使所述第二標準單元在垂直於所述第一水平方向的第二水平方向上鄰近於第一標準單元，以使得所述第一標準單元的後段製程區域的簷部在垂直方向上與所述第二標準單元的前段製程區域的階梯部交疊，所述簷部在所述第二水平方向上突起，以及所述階梯部在與所述第二水平方向反向平行的方向上突起。
  20. 如申請專利範圍第19項所述的產生積體電路的佈局的電腦實施方法，其中放置所述第二標準單元包括放置單擴散斷層，所述單擴散斷層在所述第一水平方向上在所述第一標準單元的前段製程區域和所述第二標準單元的所述前段製程區域之間延伸。
  21. 如申請專利範圍第19項所述的產生積體電路的佈局的電腦實施方法，其中放置所述第二標準單元包括通過翻轉由所述標準單元庫定義的所述多個標準單元中的提供與所述第二標準單元相同的功能的標準單元來產生所述第二標準單元，所述標準單元具有在所述第二水平方向上在前段製程區域中突起的階梯部。
  22. 如申請專利範圍第19項所述的產生積體電路的佈局的電腦實施方法，其中放置所述標準單元更包括放置第四標準單元，使所述第四標準單元在所述第二水平方向上鄰近於第三標準單元，以使得所述第三標準單元的後段製程區域的在所述第二水平方向上突起的簷部與所述第四標準單元的後段製程區域的在與所述第二水平方向反向平行的所述方向上突起的簷部接觸。
  23. 如申請專利範圍第19項所述的產生積體電路的佈局的電腦實施方法，其中放置所述標準單元更包括放置第六標準單元，使所述第六標準單元在所述第二水平方向上鄰近於第五標準單元，以使得所述第五標準單元的前段製程區域的在所述第二水平方向上突起的階梯部鄰近於所述第六標準單元的前段製程區域的在與所述第二水平方向反向平行的所述方向上突起的階梯部。
  24. 如申請專利範圍第19項所述的產生積體電路的佈局的電腦實施方法，其中所述標準單元庫定義相同功能組，所述相同功能組包括所述第二標準單元以及提供與所述第二標準單元相同的功能的至少一個標準單元，所述至少一個標準單元與所述第二標準單元相比具有不同的前段製程區域和後段製程區域；以及 所述放置所述第二標準單元包括從所述相同功能組中選擇所述第二標準單元。
  25. 如申請專利範圍第19項所述的產生積體電路的佈局的電腦實施方法，更包括基於放置的所述標準單元來輸出佈局資料。
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