CN109087914B

CN109087914B - 集成电路及产生集成电路的布局的计算机实施方法

Info

Publication number: CN109087914B
Application number: CN201810609378.XA
Authority: CN
Inventors: 都桢湖; 郑钟勳; 柳志秀; 李昇映; 宋泰中; 李在鹏
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2017-06-14
Filing date: 2018-06-13
Publication date: 2023-06-23
Anticipated expiration: 2038-06-13
Also published as: US10579771B2; US11042686B2; US20200159984A1; US20180365368A1; CN109087914A; CN116779604A

Abstract

提供一种集成电路及产生集成电路的布局的计算机实施方法，所述集成电路包含多个标准单元，各标准单元包含前段工艺(front‑end‑of‑line，FEOL)区域和在FEOL区域上的后段工艺(back‑end‑of‑line，BEOL)区域，FEOL区域包含在第一水平方向上延伸的至少一个栅极线。多个标准单元中的第一标准单元的BEOL区域包含在竖直方向上不与第一标准单元的FEOL区域交叠的檐部，檐部在垂直于第一水平方向的第二水平方向上突起。

Description

集成电路及产生集成电路的布局的计算机实施方法

相关申请案的交叉引用

本申请案主张在韩国知识产权局于2017年6月14日提交的韩国专利申请案第10-2017-0075016号和2017年9月21日提交的韩国专利申请第10-2017-0121869号的权益，所述申请案中的每个的公开内容以全文引用的方式并入本文中。

背景技术

本发明概念涉及集成电路，且更确切地说，涉及包含标准单元的集成电路和产生集成电路的布局的方法。

随着半导体工艺的小型化，可减小包含于集成电路中的标准单元的尺寸。标准单元的减小的尺寸会使得相邻标准单元之间的相互影响增大。为防止或减少相互影响增大，使标准单元彼此分离的结构可插入于标准单元之间，所述结构例如是扩散断层。同时，标准单元可根据其结构具有不必要的或非所要的空间，确切地说，层。这种浪费空间抵消标准单元的尺寸的减小且会由此限制集成电路的集成度的增大。

发明内容

本发明概念提供一种包含彼此交叠的标准单元的集成电路和产生集成电路的布局的方法。

根据本发明概念的一些示例性实施例，提供一种集成电路，所述集成电路包含多个标准单元，每个标准单元包含前段工艺(front-end-of-line，FEOL)区域和在FEOL区域上的后段工艺(back-end-of-line，BEOL)区域，FEOL区域包含在第一水平方向上延伸的至少一个栅极线。在多个标准单元中的第一标准单元的BEOL区域可包含在竖直方向上不与第一标准单元的FEOL区域交叠的檐部，檐部在垂直于第一水平方向的第二水平方向上突起。

根据本发明概念的一些示例性实施例，提供一种集成电路，所述集成电路包含多个第一标准单元，每个第一标准单元包含第一FEOL区域和在第一FEOL区域上的第一BEOL区域，第一FEOL区域包含在第一水平方向上延伸的至少一个栅极线，第一标准单元在垂直于第一水平方向的第二水平方向上连续放置。每个第一标准单元中的第一BEOL区域可在竖直方向上与在第二水平方向上相邻的另一第一标准单元的第一FEOL区域的至少部分交叠。

根据本发明概念的一些示例性实施例，提供产生集成电路的布局的计算机实施方法。计算机实施方法包含：接入标准单元库以及基于标准单元库放置标准单元，所述标准单元库定义多个标准单元，每个标准单元包含FEOL区域和在FEOL区域上的BEOL区域，FEOL区域包含在第一水平方向上延伸的至少一个栅极线。放置标准单元可包含将第二标准单元放置成在垂直于第一水平方向的第二水平方向上邻近于第一标准单元，以使得第一标准单元的BEOL区域的檐部在竖直方向上与第二标准单元的FEOL区域的阶梯部交叠，檐部在第二水平方向上突起，阶梯部在与第二水平方向反向平行的方向上突起。

根据本发明概念的又另一个方面，提供产生标准单元库的计算机实施方法，所述标准单元库定义用于产生集成电路的布局的多个标准单元。计算机实施方法包含：接收输入库，所述输入库定义包含第一FEOL区域和在第一FEOL区域上的第一BEOL区域的第一标准单元，第一FEOL区域包含在第一水平方向上延伸的至少一个栅极线且具有双扩散断层，所述双扩散断层形成于在垂直于第一水平方向的第二水平方向上面向彼此的第一FEOL区域的各相对侧处以在第一水平方向上延伸；以及产生输出库，所述输出库定义提供与第一标准单元相同的功能的第二标准单元，第二标准单元包含第二FEOL区域和在第二FEOL区域上的第二BEOL区域，第二FEOL区域具有单扩散断层，所述单扩散断层形成于在第二水平方向上面向彼此的第二FEOL区域的各相对侧处以在第一水平方向上延伸。输出库可定义第二BEOL区域的檐部和第二FEOL区域的阶梯部，檐部在第二水平方向上突起，阶梯部在与第二水平方向反向平行的方向上突起。

附图说明

将从结合附图进行的以下详细描述更清楚地理解本发明概念的实施例，在附图中：

图1是根据本发明概念的示例性实施例的标准单元的附图；

图2A到图2E是根据本发明概念的示例性实施例的包含于集成电路中的一些标准单元的附图；

图3是根据本发明概念的示例性实施例的集成电路的部分的示意图；

图4是根据本发明概念的示例性实施例的制造集成电路的方法的流程图，所述集成电路包含多个标准单元；

图5A和图5B是根据本发明概念的示例性实施例的标准单元的实例的附图，所述标准单元由图4中所绘示的标准单元库定义；

图6是根据本发明概念的示例性实施例的标准单元的其它实例的附图，所述标准单元由图4中所绘示的标准单元库定义；

图7是根据本发明概念的示例性实施例的标准单元的实例的附图，所述标准单元由标准单元库定义；

图8A和图8B是根据本发明概念的示例性实施例的产生集成电路的布局的方法的附图；

图9A到图9C是根据本发明概念的另一个实施例的产生集成电路的布局的方法的附图；

图10A和图10B是根据本发明概念的又一实施例的产生集成电路的布局的方法的附图；

图11A和图11B是根据本发明概念的又另一个实施例的产生集成电路的布局的方法的附图；

图12是根据本发明概念的示例性实施例的产生标准单元库的方法的流程图，所述标准单元库包含具有定向的标准单元；

图13A和图13B是根据本发明概念的示例性实施例的产生具有定向的标准单元的方法的附图；

图14是根据本发明概念的另一个实施例的产生具有定向的标准单元的方法的流程图；

图15A和图15B是根据本发明概念的再另一个实施例的产生具有定向的标准单元的方法的附图；

图16A和图16B是根据本发明概念的又另一个实施例的产生具有定向的标准单元的方法的附图；

图17A和图17B是根据本发明概念的另一实施例的产生具有定向的标准单元的方法的附图；

图18是根据本发明概念的示例性实施例的检验集成电路的方法的附图，所述集成电路包含具有定向的标准单元；

图19是根据本发明概念的示例性实施例的片上系统(system-on-chip，SoC)的框图；以及

图20是根据本发明概念的示例性实施例的包含存储器的计算系统的框图，所述存储器存储程序。

附图标号说明

30：集成电路；

190：片上系统；

191：系统总线；

192：调制解调器；

193：显示控制器；

194：存储器；

195：外部存储器控制器；

196：中央处理单元；

197：交互单元；

198：功率管理集成电路；

199：图形处理单元；

200：计算系统；

210：处理器；

220：输入/输出装置；

230：网络接口；

240：RAM；

241：程序；

250：ROM；

260：存储器；

261：数据库；

270：总线；

A、A0、A1、B、B0、B1：输入管脚；

B21d：空间；

BR11、BR12、BR13：后段工艺区域；

BR51、BR52、BR61、BR62、BR63、BR71、BR81、BR82、BR95、BR96、BR151、BR152：BEOL区域；

C：输入插脚；

C11、C21a、C21b、C21c、C21d、C21c、C21e、C51、C61、C71、C81、C91、C101、C111、C131、C151、C161、C171：第一标准单元；

C12、C22a、C22b、C22c、C22d、C22e、C52、C62、C82、C92、C102、C112、C152、C162、C172、C132：第二标准单元；

C13、C23a、C23b、C23e、C53、C63、C93：第三标准单元；

C54、C94：第四标准单元；

C55、C95：第五标准单元；

C96：第六标准单元；

C97：第七标准单元；

CB12：接触结构/栅极接触件；

CPP：接触的多晶间距；

CT171：栅极切口；

D：长度/输入插脚；

D30：布局数据；

D41：寄存器传输级数据；

D42：标准单元库；

D42_1：第一组；

D42_2：第二组；

D42_3：第三组；

D43：网表数据；

D44：布局数据；

D121：输入标准单元库；

D121_1：信息；

D122：输出标准单元库；

D122_1：信息；

D181：网表数据；

D182：布局数据；

D183：标准单元库；

D183_1：第一组；

D183_2：第二组；

D183_3：第三组；

D184：结果数据；

DB21c：DDB；

DB80：DDB；

DDB：双扩散断层；

DR11a、DR11b、DR62、DR131a、DR131b：DDB区域；

F11、F12、F13、F14、F15、F16：鳍；

FR11、FR12、FR13、FR51、FR52、FR61、FR62、FR63、FR71、FR81、FR82、FR95、FR96、FR151、FR152：前段工艺区域；

GL171：栅极线；

GND：电源轨；

M1：第一金属层；

M161：金属层图案；

ML71、ML72：标记层；

P161、P162：部分；

PT91a、PT91b、PT92a、PT92b、PT93a、PT93b、PT94a、PT94b、PT95a、PT95b、PT96a、PT96b、PT97a、PT97b、PT171、PT172：电源分接头；

R31：第一行；

R32：第二行；

R33：第三行；

R34：第四行；

S81、S82、S91、S92、S101、S102、S111、S112、S121、S122、S123、S131、S132、S141、S142、S151、S152、S161、S162、S171、S172、S181、S182、S183、S410、S420、S421、S422、S423、S430、S440、S450、S451、S452：操作；

S180：方法；

SDB：单扩散断层；

SR12a、SR12b、SR13a、SR13b、SR63、SR81、SR82、SR132a、SR132b：SDB区域；

V0、V161：通孔；

VDD：电源轨；

X31：点；

X91、X92：X轴方向长度；

Y：输出管脚。

具体实施方式

在下文中，将参看附图来详细描述本发明概念的实施例。

图1是根据本发明概念的示例性实施例的标准单元的附图。详细地说，第一标准单元C11、第二标准单元C12和第三标准单元C13为具有输入管脚A和输出管脚Y的反相器。在由X轴和Y轴形成的平面上的第一标准单元C11到第三标准单元C13的平面图在图1的上部部分中示出。第一标准单元C11到第三标准单元C13在Y轴方向上的侧视图，例如截面视图在图1的下部部分中示出。在下文中，由X轴和Y轴形成的平面可称为水平面；在+Z方向上放置的元件相比于其它元件可理解为在其它元件上或上方；且在-Z方向上放置的元件相比于其它元件可理解为在其它元件下或下方。特定对象的区域可指对象在与水平面平行的表面上所占据的空间。

标准单元为包含于集成电路中的布局单元。集成电路可包含多个不同标准单元。标准单元可具有遵守特定(或替代地为预定的)规格的结构。举例来说，如图1中所绘示，第一标准单元C11到第三标准单元C13可具有固定高度(例如在Y轴方向上的固定长度)，且可包含可分别对其施加供电电压的一对电源轨VDD和电源轨GND。电源轨VDD和电源轨GND在X轴方向上彼此平行地延伸且在Y轴方向上彼此分离。第一标准单元C11到第三标准单元C13还可包含至少一个栅极线和至少一个有源区以及至少一个鳍，所述栅极线在在Y轴方向(或第一水平方向)上延伸，所述有源区和鳍在X轴方向(或第二水平方向)上延伸。有源区可包含半导体或化合物半导体，所述半导体例如是Si或Ge，所述化合物半导体例如是SiGe、SiC、GaAs、InAs或InP，且可包含例如是杂质掺杂阱和/或杂质掺杂结构的导电区域。栅极线可包含功函数金属层和间隙填充金属膜。举例来说，功函数金属层可包含Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er和Pd中的至少一种金属，且间隙填充金属膜可包含W膜和/或Al膜。栅极线可具有TiAlC/TiN/W的堆叠结构、TiN/TaN/TiAlC/TiN/W的堆叠结构和/或TiN/TaN/TiN/TiAlC/TiN/W的堆叠结构。尽管为了方便起见有源区上的鳍未在附图中示出，本发明概念的实施例应理解为应用于包含鳍式场效应晶体管(fin field effect transistor，FinFET)的标准单元以及包含平面晶体管的标准单元。

参看图1，第一标准单元C11到第三标准单元C13可包含扩散断层，所述扩散断层作为用于减小第一标准单元C11到第三标准单元C13被放置在集成电路中时与另一相邻标准单元的相互影响的结构。扩散断层可将相邻标准单元之间的有源区或扩散区分隔开。举例来说，如图1中所绘示，当第一标准单元C11到第三标准单元C13包含由至少一个鳍形成的FinFET时，扩散断层可使相邻标准单元之间的鳍彼此分隔开。与图1中所绘示的不同，当标准单元包含平面晶体管时，扩散断层可移除扩散区和/或有源区的至少一部分，由此分隔开相邻标准单元之间的扩散区。

根据一种结构，扩散断层可包含双扩散断层(double diffusion break，DDB)和/或单扩散断层(single diffusion break，SDB)。举例来说，DDB可形成在两个相邻栅极线或至少三个相邻栅极线下方。DDB可具有约至少1接触的多晶间距(contacted poly pitch，CPP)的宽度(即，X轴方向长度)且可在Y轴方向上延伸。SDB可形成在单栅极线下方或形成在已从中移除单栅极线的区域中且可在Y轴方向上延伸。因此，DDB可使相邻标准单元间隔至少1CPP，而SDB可允许相邻标准单元连续放置。

如图1中所绘示，第一标准单元C11到第三标准单元C13可分别包含前段工艺(FEOL)区域FR11、前段工艺工艺区域FR12以及前段工艺工艺区域FR13且可分别包含后段工艺(BEOL)区域BR11、后段工艺区域BR12以及后段工艺区域BR13，所述前段工艺区域FR11、FR12和FR13使用FEOL工艺来形成，所述后段工艺区域BR11、BR12和BR13使用BEOL工艺来形成。BEOL区域BR11、BEOL区域BR12以及BEOL区域BR13可分别提供在FEOL区域FR11、FEOL区域FR12以及FEOL区域FR13上方。举例来说，标准单元中的FEOL区域可包含衬底、有源区、鳍以及接触结构。晶体管、扩散断层等可形成在FEOL区域中，例如在所述FEOL区域内。标准单元中的BEOL区域可包含通孔和金属层。标准单元的输入管脚和输出管脚和用于内部信号的互连件可形成在BEOL区域中。尽管连接到栅极线和鳍的接触结构可使用独立于FEOL工艺和BEOL工艺的中间段(middle-of-line，MOL)工艺来形成，在本文中，接触结构理解为包含于FEOL区域中。在附图中，出于方便起见，在第一金属层M1的图案上示出将接触结构与第一金属层M1的图案连接的通孔V0，但通孔V0可理解为在接触结构与第一金属层M1之间。

DDB就通过解决半导体工艺的一些问题来构造集成电路来说可为有利的，但与SDB相比可提供更低的空间效率。虽然SDB与DDB相比可提供更高的空间效率，但是SDB可导致半导体工艺的一些问题且/或可导致标准单元的性能劣化。举例来说，如图1中所绘示，第一标准单元C11可包含在Y轴方向上延伸的DDB区域DR11a和DDB区域DR11b，DDB区域DR11a和DR11b在X轴方向上在面向彼此的相应的相对侧处具有1/2CPP的宽度，以使得DDB可与相邻的标准单元一起形成。第二标准单元C12可包含SDB区域SR12a和SDB区域SR12b，SDB区域SR12a和SR12b在X轴方向上在面向彼此的相应的相对侧处在Y轴方向上在栅极线的位置处延伸，以使得SDB可与相邻标准单元一起形成。因此，第一标准单元C11可具有3CPP的宽度(即，X轴方向长度)，且第二标准单元C12可具有2CPP的宽度。

如图1中所绘示，就第二标准单元C12来说，与第一标准单元C11相比，输出管脚Y可在-X方向(例如在与+X方向反向平行的方向上)上移位，且因此，输入管脚A也可在-X方向上移位。接触结构(或栅极接触件)CB12可在X轴方向上延伸以连接输入管脚A与栅极线，且可称为偏移接触结构。接触结构CB12可在Y轴方向上具有特定(或替代地，预定的)长度，且因此，与第一标准单元C11相比，有源区中的鳍的数目可减少，以使得可固定接触结构CB12周围的鳍与连接到鳍的接触结构(或有源接触结构)之间的距离。换句话说，第一标准单元C11在有源区中可包含总共六个鳍F11到F16，第二标准单元C12在有源区中可包含总共四个鳍F11、F12、F15以及F16。由于鳍的数目减少，第二标准单元C12与第一标准单元C11相比可具有不同特征。

根据本发明概念的一些示例性实施例，标准单元可包含在BEOL区域中在X轴方向上突起的檐部和/或在FEOL区域中在X轴方向上突起的阶梯部。举例来说，第三标准单元C13可包含BEOL区域BR13的檐部(以“┏”标记)和FEOL区域FR13的阶梯部(以“┛”标记)。第三标准单元C13的檐部(┏)和阶梯部(┛)在X轴方向上可具有长度D。于是，第三标准单元C13可包含SDB区域SR13a和SDB区域SR13b，同时具有与包含DDB区域DR11a和DDB区域DR11b的第一标准单元C11相同的图案。

在一些示例性实施例中，标准单元的檐部可包含第一金属层M1和其上部层。举例来说，包含通孔V0和其上部层的BEOL区域在实施例中具有突起檐部。然而，本发明概念并不限于此。檐部可包含第一金属层M1和其上部层，且通孔V0可在FEOL区域的平面边界中且可被包含于阶梯部中。

如下文参看图2A和其它附图所描述，第三标准单元C13的檐部(┏)可在Z轴方向(例如竖直方向)上与相邻标准单元的阶梯部交叠。以这种方式放置的标准单元可提供增大的空间效率且可大体上具有与包含DDB区域的标准单元(例如，第一标准单元C11)相同的特性。换句话说，标准单元可具有根据檐部和阶梯部突出的方向的定向，且可连续放置具有相同定向的标准单元。另外，如图1中所绘示，第三标准单元C13可从第一标准单元C11衍生(例如容易地衍生)，且因此，可从支持DDB的标准单元产生(例如容易地产生)支持SDB的标准单元，所述支持DDB的标准单元已在半导体工艺的初始操作阶段建立并检验，如下文参看图12和其它附图所描述。增大的空间效率可减小芯片尺寸，其可增加在给定衬底上产生的可用集成电路的数目。增大的空间效率可增大集成电路的制造良率。增大的空间效率可减少制造集成电路的单位成本。

图2A到图2E是根据本发明概念的示例性实施例的包含于集成电路中的一些标准单元的附图。详细地说，图2A到图2E为集成电路中的标准单元的横截面视图，所述横截面视图沿由X轴和Z轴形成的平面获得。如上文参看图1所描述，“┏”或“┓”标记BEOL区域的檐部，且“┛”或“┗”标记FEOL区域的阶梯部。

参看图2A，可放置标准单元，以使得标准单元的檐部在Z轴方向(或竖直方向)上与相邻标准单元的阶梯部交叠。举例来说，如图2A中所绘示，第一标准单元C21a的檐部(┏)可在Z轴方向上与第二标准单元C22a的阶梯部(┛)交叠，且第二标准单元C22a的檐部(┏)可在Z轴方向上与第三标准单元C23a的阶梯部(┛)交叠。如图2A中所绘示，为了放置一连串标准单元，每一标准单元可分别具有在反向平行(例如相对)方向上突起的檐部(┏)和阶梯部(┛)。在本文中，反向平行可意指平行但朝向相反的方向。举例来说，第一标准单元C21a到第三标准单元C23a可具有在+X方向上突起的檐部(┏)和在-X方向上突起的阶梯部(┛)。在本文中，将具有在+X方向上突起的檐部和在-X方向上突起的阶梯部的标准单元(例如，C21a、C22a或C23a)理解为具有+X定向，且将具有在-X方向上突起的檐部和在+X方向上突起的阶梯部的标准单元(例如，图2B中的C23b)理解为具有-X定向。

在一些实施例中，SDB可形成于以+X定向放置的相应标准单元的FEOL区域之间。举例来说，如图2A中所绘示，SDB可形成于第一标准单元C21a的FEOL区域与第二标准单元C22a的FEOL区域之间，且SDB可在Y轴方向上延伸。同时，如第二标准单元C22a和第三标准单元C23a的FEOL区域中所绘示，相邻标准单元的有源区和/或鳍可在其间无扩散断层的情况下彼此连接。尽管SDB在附图中未示出在标准单元的边界处或相邻标准单元的FEOL区域之间，但是SDB可理解为形成于相邻标准单元的FEOL区域之间的边界处。

参看图2B，在一些实施例中，改变定向的标准单元可位于具有不同定向的标准单元之间。举例来说，第二标准单元C22b可位于具有+X定向的第一标准单元C21b与具有-X定向的第三标准单元C23b之间。第二标准单元C22b可具有在-X方向上突起的阶梯部(┛)和在+X方向上突起的阶梯部(┗)，且第二标准单元C22b的阶梯部(┛、┗)可在Z轴方向上分别与第一标准单元C21b的檐部(┏)和第三标准单元C23b的檐部(┓)交叠。因此，标准单元的定向可通过第二标准单元C22b来改变。改变标准单元的定向的标准单元，如第二标准单元C22b可理解为具有±X定向且被称作汇聚单元(convergence cell)。第二标准单元C22b可如图5B中所示的第三标准单元C53通过处理输入信号来提供输出信号，且也可以是填充单元，如图5B中所示的第四标准单元C54和第五标准单元C55。

参看图2C，在一些实施例中，DDB可形成于标准单元的定向改变的部分处。举例来说，可放置第一标准单元C21c和第二标准单元C22c，以使得具有+X定向的第一标准单元C21c的檐部(┏)邻近于具有-X定向的第二标准单元C22c的檐部(┓)。因此，DDB DB21c可位于第一标准单元C21c和第二标准单元C22c的檐部(┓、┏)下方，即，第一标准单元C21c和第二标准单元C22c的FEOL区域之间的空空间。尽管第一标准单元C21c和第二标准单元C22c的BEOL区域在图2C中示出为彼此接触，例如直接接触，但具有不同定向(例如在彼此反向平行的方向上延伸)的相应标准单元的BEOL区域可彼此分离，以使得相应标准单元的FEOL区域之间的距离为DDB的宽度(例如，1CPP)。

参看图2D，在一些实施例中，可放置标准单元以使得分别具有在不同方向上突起的阶梯部的标准单元分别彼此接触。举例来说，如图2D中所绘示，可放置第一标准单元C21d和第二标准单元C22d，以使得具有-X定向的第一标准单元C21d的阶梯部(┗)邻近于具有+X定向的第二标准单元C22d的阶梯部(┛)。因此，空间B21d可形成于第一标准单元C21d和第二标准单元C22d的BEOL区域之间，即，在第一标准单元C21d和第二标准单元C22d的FEOL区域的阶梯部(┗、┛)上方，且BEOL区域中的空间B21d可包含连接第一标准单元C21d和第二标准单元C22d的电源轨的图案。

参看图2E，类似于图2B中所说明的实施例，在一些实施例中，改变定向的标准单元可位于具有不同定向的标准单元之间。举例来说，第二标准单元C22e可位于具有-X定向的第一标准单元C21e与具有+X定向的第三标准单元C23e之间。第二标准单元C22e可具有在-X方向上突起的檐部(┓)和在+X方向上突起的檐部(┏)，且第二标准单元C22e的檐部(┓、┏)可分别在Z轴方向上交叠第一标准单元C21e的阶梯部(┗)和第三标准单元C23e的阶梯部(┛)。因此，标准单元的定向可通过第二标准单元C22e来改变。第二标准单元C22e可假设为具有±X定向且可称为发散单元(divergence cell)。类似于图2B中所绘示的第二标准单元C22b，第二标准单元C22e可通过处理输入信号来提供输出信号且也可为填充单元。

图3是根据本发明概念的示例性实施例的平面图中所绘示的集成电路30的部分的示意图。如上文参看图1所描述，集成电路30可包含多个标准单元，且标准单元可具有固定高度，例如在Y轴方向上的固定长度。如下文参看图3所描述，集成电路30可包含多个标准单元，所述标准单元具有相同定向且连续放置，由此防止或降低标准单元的性能退化的可能性并提供增大的空间效率。增大的空间效率可减小芯片尺寸，其可增大在给定衬底上产生的可用集成电路的数目。增大的空间效率可增大集成电路的制造良率。增大的空间效率可减少制造集成电路的单位成本。

在一些示例性实施例中，集成电路30可包含具有相同定向的连续放置的标准单元。举例来说，如图3中所绘示，放置在第一行R31中的标准单元可具有+X定向(以“→”标记)且可具有在+X方向上突起的檐部和在-X方向(即，与+X方向反向平行的方向)上突起的阶梯部。因此，在第一行R31中一个标准单元的BEOL区域(例如，檐部)可在Z轴方向上与在+X方向上相邻的另一标准单元的FEOL区域(例如，阶梯部)交叠。类似地，放置在第三行R33中的标准单元可具有-X定向(以“←”标记)且可具有在-X方向上突起的檐部和在+X方向上突起的阶梯部。因此，在第三行R33中一个标准单元的BEOL区域(例如，檐部)可在Z轴方向上与在-X方向上相邻的另一标准单元的FEOL区域(例如，阶梯部)交叠。

在一些示例性实施例中，集成电路30可包含在一行中具有不同定向的标准单元。举例来说，如图3中所绘示，集成电路30可包含在第二行R32中具有-X定向(←)的一系列标准单元和具有+X定向(→)的一系列标准单元，-X定向与+X定向彼此反向平行。集成电路30可包含标准单元(例如，图2E中的C22e)且可包含连接相邻标准单元的电源轨的图案，所述标准单元在具有不同定向的标准单元相遇的点X31处改变定向。类似地，在第四行R34中具有-X定向(←)的标准单元可位于具有+X定向(→)的标准单元之间。

图4是根据本发明概念的示例性实施例的制造集成电路的方法的流程图，所述集成电路包含多个标准单元。

标准单元库D42可包含关于多个标准单元的信息，例如功能信息、特性信息和布局信息。如图4中所绘示，标准单元库D42可定义包含具有+X定向的标准单元的第一组D42_1、包含具有-X定向的标准单元的第二组D42_2以及包含具有±X定向的标准单元的第三组D42_3。

可在操作S410中执行逻辑综合来从寄存器传输级(register transfer level，RTL)数据D41产生网表数据D43。举例来说，半导体设计工具(例如，逻辑综合工具)可基于以硬件描述语言(hardware description languages，HDL)(例如极高速集成电路(very highspeed integrated circuit，VHSIC)HDL(VHDL)和/或Verilog)写入的RTL数据D41，参考标准单元库D42来执行逻辑综合，由此产生包含位流或网表的网表数据D43。标准单元库D42可定义多个标准单元，所述标准单元提供相同功能且具有不同定向，及/或可定义多个标准单元，所述标准单元具有相同功能和定向以及不同边界结构。因此，标准单元可提供相同功能同时具有不同特征，且标准单元库D42可包含关于标准单元的特征的信息。参考这种信息，标准单元在逻辑综合期间可包含于集成电路中。

可在操作S420中执行放置和布线(Placement and routing，P&R)来从网表数据D43产生布局数据D44。如图4中所绘示，P&R可包含多个操作S421、S422以及S423。

可在操作S421中放置标准单元。举例来说，半导体设计工具(例如，P&R工具)可基于网表数据D41，参考标准单元库D42放置多个标准单元。如上文所描述，标准单元可具有定向，且因此，半导体设计工具可基于每一标准单元的定向放置标准单元。举例来说，半导体设计工具可基于每一标准单元的定向放置标准单元，以使得标准单元的FEOL区域在竖直方向上与相邻标准单元的BEOL区域交叠。另外，在根据标准单元库D42中所定义的标准单元的边界结构来放置标准单元之后，扩散断层(例如DDB或SDB)可放置在相邻标准单元之间。

可在操作S422中产生互连件。互连件可电连接标准单元中的输出管脚与输入管脚，且可包含例如至少一个接触结构或通孔以及至少一种导电图案。标准单元可通过产生互连件来布线。举例来说，参看图2D，连接第一标准单元C21d和第二标准单元C22d的电源轨的互连件可形成于BEOL区域中的空间B21d中。

可在操作S423中产生布局数据D44。布局数据D44可呈例如图形数据库系统II(Graphics Database System II，GDSII)格式，且可包含标准单元和互连件的几何信息。

可在操作S430中执行光学邻近校正(Optical proximity correction，OPC)。OPC可指通过校正失真(distortion)(例如衍射)来形成呈特定(例如所期望)形状的图案的操作，所述失真由包含于用于构造集成电路的半导体工艺中的光刻中的光特性造成。掩模上的图案可通过将OPC应用到布局数据D44来确定。在一些示例性实施例中，可在操作S430中限制性地改变集成电路的布局。举例来说，包含于下文参看图8A到图11B所描述的产生集成电路的布局的方法中的任一个中的至少一个操作在一些实施例中可包含于操作S420中或在其它示例性实施例中可包含于操作S430中。在操作S430中限制性地改变集成电路可为用于改良(例如优化)集成电路的结构的后处理，且可称为设计抛光。

可在操作S440中制造掩模。举例来说，掩模上的图案可通过对布局数据D30实施OPC来定义，且可制造用于在多个层中的每个上形成图案的至少一个掩模(或光掩模)。至少一个掩模可包含对应于布局数据D30的图案。

可在操作S450中制造集成电路。举例来说，集成电路可通过使用在操作S440中制造的至少一个掩模来对层进行图案化而制造。如图4中所绘示，操作S450可包含操作S451和操作S452。

可在操作S451中执行FEOL工艺。FEOL处理可指在制造集成电路期间在衬底上形成个别元件的方法，所述元件例如是晶体管、电容器以及电阻器。举例来说，FEOL处理可包含晶片平坦化和清洁、形成沟槽、形成阱、形成栅极线以及/或形成源极和漏极。FEOL处理可包含光刻、沉积、干式蚀刻、清洁、离子注入以及/或其它单元工艺，然而，本发明概念并不限于此。光刻可包含使用在操作S440中制造的至少一个掩模来图案化衬底。在本文中，使用FEOL工艺形成的部分可称为FEOL区域且可包含例如有源区、扩散区、栅极线以及接触结构。

可在操作S452中执行BEOL工艺。BEOL处理可指在制造集成电路期间互连个别元件的方法，所述元件例如是晶体管、电容器以及电阻器。举例来说，BEOL可包含：栅极区域、源极区域以及漏极区域的硅化，添加介电质，平坦化，形成孔，添加金属层，形成通孔，以及形成钝化层。BEOL处理可包含光刻、沉积、蚀刻、平坦化、电镀等，然而，本发明概念并不限于此。光刻可包含使用在操作S440中制造的至少一个掩模来图案化衬底。在本文中，使用BEOL工艺形成的部分可称为BEOL区域且可包含例如通孔和金属层图案。之后，集成电路可封装到半导体封装中且用作各种应用的组件。

图5A和图5B是根据本发明概念的示例性实施例的标准单元的实例的附图，所述标准单元由图4中所绘示的标准单元库D42定义。详细地说，图5A绘示分别包含于标准单元库D42的第一组D42_1和第二组D42_2中的标准单元，且图5B绘示包含于标准单元库D42的第三组D42_3中的标准单元。如上文参看图4所描述，第一组D42_1可包含具有+X定向的标准单元，第二组D42_2可包含具有-X定向的标准单元，且第三组D42_3可包含具有±X定向的标准单元。在下文中，参看图4描述图5A和图5B。

参看图5A，标准单元库D42可定义提供相同反相器功能且具有不同定向的标准单元。举例来说，如图5A中所绘示，第一标准单元C51和第二标准单元C52可提供与包含输入管脚A和输出管脚Y的反相器相同的功能，但可具有不同定向。换句话说，第一标准单元C51可包含于标准单元库D42的第一组D42_1中且可具有在BEOL区域BR51中在+X方向上突起的檐部(┏)和在FEOL区域FR51中在-X方向上突起的阶梯部(┛)。第二标准单元C52可包含于标准单元库D42的第二组D42_2中且可具有在BEOL区域BR52中在-X方向上突起的檐部(┓)和在FEOL区域FR52中在+X方向上突起的阶梯部(┗)。

标准单元库D42可将提供相同功能但具有不同结构的标准单元分类成相同功能组。一个相同功能组中的标准单元如下文参看图6所描述可具有不同定向，可具有不同边界结构，且/或如下文参看图10B所描述可具有不同管脚放置。在一个相同功能组中具有不同定向的标准单元可为对称的。举例来说，如图5A中所绘示，第一标准单元C51和第二标准单元C52可相对于与Y轴平行的轴线对称。

参看图5B，标准单元库D42可定义包含于第三组D42_3中的标准单元。举例来说，第三标准单元C53可为与如图5A所示的第一标准单元C51和第二标准单元C52相比具有更高驱动强度的反相器。第四标准单元C54和第五标准单元C55可为填充单元，且可放置于在放置具有独特功能的标准单元之后剩余的空间中，所述独特功能例如是通过处理输入信号来产生输出信号的功能。如图5B中所绘示，具有±X定向且具有大于BEOL区域的FEOL区域的标准单元可具有与栅极线的数目相比相对较少的输入管脚和输出管脚或相对较少的金属层图案。具有±X定向和大于BEOL区域的FEOL区域的标准单元可包含功能单元和非功能单元，所述功能单元具有相对较高的驱动强度。尽管类似于图2B中所绘示的第二标准单元C22b，在图5B中示出具有大于BEOL区域的FEOL区域的标准单元，但第三组D42_3也可理解为包含具有大于FEOL区域的BEOL区域的标准单元，例如图2E中所绘示的第二标准单元C22e和图9C中所绘示的第七标准单元C97。

图6是根据本发明概念的示例性实施例的标准单元的其它实例的附图，所述标准单元由图4中所绘示的标准单元库D42定义。如上文参看图5A和图5B所描述，标准单元库D42可定义包含于相同功能组中的标准单元，在所述相同功能组中，标准单元提供相同功能但具有不同结构。

参看图6，标准单元库D42可定义提供相同功能但具有不同边界结构的标准单元。举例来说，第一标准单元C61、第二标准单元C62及第三标准单元C63可提供与包含如图6的上部部分中所绘示的平面图中所示出的输入管脚A、输入管脚B、输入管脚C和输入管脚D以及输出管脚Y的标准单元相同的功能，但可具有如图6的下部部分中所绘示的侧视图中所示出的不同边界结构。

第一标准单元C61到第三标准单元C63可分别具有分别在BEOL区域BR61、BEOL区域BR62以及BEOL区域BR63中在+X方向上突起的檐部(┏)，且可分别具有分别在FEOL区域FR61、FEOL区域FR62以及FEOL区域FR63中在-X方向上突起的阶梯部(┛)，由此具有相同定向，即，+X定向。同时，第一标准单元C61到第三标准单元C63在FEOL区域FR61、FEOL区域FR62以及FEOL区域FR63中可具有不同边界结构。更详细地，第一标准单元C61可具有用于连接FEOL区域FR61与在+X方向上相邻的另一标准单元的FEOL区域的边界结构(例如，无扩散断层)，所述连接例如将有源区与鳍彼此连接。第二标准单元C62在FEOL区域FR62的一侧处可包含DDB区域DR62，其中DDB使FEOL区域FR62与在+X方向上相邻的另一标准单元的FEOL区域分隔开。第三标准单元C63在FEOL区域FR63的一侧处可包含SDB区域SR63，其中SDB使FEOL区域FR63与在+X方向上相邻的另一标准单元的FEOL区域分隔开。因此，当在图4中所示的操作S421中放置标准单元时，可基于彼此相邻放置的标准单元的边界结构从标准单元库D42中所定义的相同功能组中的标准单元中选择适当标准单元。尽管在图6中仅绘示具有不同边界结构的三个标准单元C61到C63，但额外的标准单元根据FEOL区域的相对侧处的不同边界结构(例如，无扩散断层、DDB以及SDB)的组合也可理解为可用的。

图7是根据本发明概念的示例性实施例的由标准单元库定义的标准单元的实例的附图。

标准单元库可以各种方式定义标准单元的定向。在一些实施例中，标准单元库可根据定向定义标准单元中的BEOL区域的形状和FEOL区域的形状。举例来说，标准单元库可通过定义檐部的形状和阶梯部的形状来在平面上不同地定义标准单元中的BEOL区域的边界和FEOL区域的边界。在一些示例性实施例中，标准单元库可使用虚拟层定义具有定向的标准单元。举例来说，如图7中所绘示，标准单元库可定义第一标准单元C71的BEOL区域BR71的边界与第一标准单元C71的FEOL区域FR71的边界在平面上相同，且可分别用标记层ML71和标记层ML72标记分别待从BEOL区域BR71和FEOL区域FR71移除的部分。当放置标准单元(例如，在图4中的操作S421中)时，标记层ML71和标记层ML72可通过P&R工具来辨识，以使得P&R工具可辨识第一标准单元C71的定向。参考定义标准单元的标准单元库，产生集成电路的布局的操作的实例将参看附图描述于下文。

图8A是根据本发明概念的示例性实施例的产生集成电路的布局的方法的流程图，所述集成电路包含具有不同定向且彼此相邻放置的标准单元。图8B是使用图8A中所说明的方法产生的布局的实例的附图。根据本发明概念的一些实施例，具有不同定向的标准单元可彼此相邻放置，且可改变标准单元的边界结构。

参看图8A，在操作S81中，可放置标准单元以使得各标准单元的檐部彼此接触，例如直接接触。举例来说，如图8B的左侧中所绘示，具有+X定向的第一标准单元C81和具有-X定向的第二标准单元C82可彼此相邻放置。第一标准单元C81和第二标准单元C82可分别包含分别用于在FEOL区域FR81的一侧和FEOL区域FR82的一侧处形成SDB的SDB区域SR81和SDB区域SR82。第一标准单元C81的BEOL区域BR81可与第二标准单元C82的BEOL区域BR82接触，例如直接接触。因此，在FEOL区域FR81与FEOL区域FR82之间形成了空间。

返回参看图8A，在操作S82中，可移除面向彼此的SDB区域，且可放置DDB。举例来说，如图8B的右侧中所绘示，SDB区域SR81和SDB区域SR82可从第一标准单元C81和第二标准单元C82的FEOL区域FR81和FEOL区域FR82的侧边移除，且DDB DB80可放置在FEOL区域FR81与FEOL区域FR82之间。因此，就半导体工艺来说与SDB相比可能更有利的DDB DB80可在不影响第一标准单元C81和第二标准单元C82的性能的情况下产生。移除SDB区域SR81和SDB区域SR82以及放置DDB DB80可在放置(例如，在P&R期间)第一标准单元C81和第二标准单元C82之后执行及/或可在完成布线之后在集成电路的布局上(例如，在设计抛光期间)执行。举例来说，图8A中所示的操作S82可包含于图4中所示的操作S420或操作S430中。

图9A是根据本发明概念的示例性实施例的标准单元的实例的附图，所述标准单元包含在其一个侧面处的电源分接头(power tap)，所述标准单元在标准单元库中定义。图9B是根据本发明概念的示例性实施例的产生集成电路的布局的方法的流程图，所述集成电路包含其中标准单元彼此合并的结构，标准单元具有不同定向且彼此相邻放置。图9C是使用图9B中所说明的方法产生的布局的实例的附图。根据本发明概念的一些实施例，具有不同定向的标准单元可彼此相邻放置，且这些标准单元的一些部分可彼此合并，以使得可增大空间效率。增大的空间效率可减小芯片尺寸，其可增大在给定衬底上产生的可用集成电路的数目。增大的空间效率可增大集成电路的制造良率。增大的空间效率可减少制造集成电路的单位成本。

参看图9A，标准单元库可定义在其一个侧面处具有电源分接头的标准单元。举例来说，如图9A中所绘示，第一标准单元C91、第二标准单元C92、第三标准单元C93及第四标准单元C94可具有+X定向且可分别包含邻近于阶梯部的成对的电源分接头PT91a和PT91b、成对的电源分接头PT92a和PT92b、成对的电源分接头PT93a和PT93b以及成对的电源分接头PT94a和PT94b。电源分接头可指提供用于向标准单元供应供电电压的路径的图案。举例来说，电源分接头可包含连接到晶体管的源极的接触结构且可将正电源电压或负电源电压传输到晶体管，所述晶体管包含于标准单元中。第一标准单元C91到第四标准单元C94可包含接近阶梯部的接触结构和通孔，接触结构和通孔将正电源电压和负电源电压传输到晶体管。尽管在图9A中示出具有+X定向的标准单元，但标准单元库可定义具有-X定向且包含邻近于阶梯部的电源分接头的标准单元，例如，与第一标准单元C91到第四标准单元C94相对于与Y轴平行的轴线对称的标准单元。尽管在图9A中电源分接头PT91a、电源分接头PT91b、电源分接头PT92a、电源分接头PT92b、电源分接头PT93a、电源分接头PT93b、电源分接头PT94a以及电源分接头PT94b中的每一个均放置在标准单元中以与所述标准单元的阶梯部相邻，但在其它实施例中阶梯部可包含电源分接头中的至少一部分。如下文所描述，当相邻的标准单元彼此合并时，电源分接头可在标准单元之间共享，且可减小标准单元的区域。因此，在本发明概念的一些实施例中，具有定向的标准单元可设计成在其一个侧面处具有电源分接头。下文将参考图17A和图17B详细地描述此情况。

参看图9B，在操作S91中，可放置标准单元以使得各标准单元的电源分接头彼此相邻。举例来说，如图9C的左侧中所绘示，具有不同定向的第五标准单元C95和第六标准单元C96可彼此相邻放置。第五标准单元C95可包含与其阶梯部相邻的电源分接头PT95a和电源分接头PT95b，且第六标准单元C96可包含与其阶梯部相邻的电源分接头PT96a和电源分接头PT96b。当第五标准单元C95的FEOL区域FR95与第六标准单元C96的FEOL区域FR96接触时，可在第五标准单元C95的BEOL区域BR95与第六标准单元C96的BEOL区域BR96之间形成空间。

返回参看图9B，在操作S92中，标准单元可彼此合并，以使得标准单元彼此共享电源分接头。举例来说，如图9C的右侧中所绘示，合并第五标准单元C95和第六标准单元C96以共享电源分接头PT97a和电源分接头PT97b，使得第七标准单元C97得以产生。第七标准单元C97具有BEOL区域BR97与FEOL区域FR97。因此，第七标准单元C97的X轴方向长度X92可小于彼此相邻放置的第五标准单元C95和第六标准单元C96所占据的X轴方向长度X91。因此，可增大集成电路的空间效率。增大的空间效率可减小芯片尺寸，其可增大在给定衬底上产生的可用集成电路的数目。增大的空间效率可增大集成电路的制造良率。增大的空间效率可减少制造集成电路的单位成本。图9C中所示的标准单元合并可在放置(例如，在P&R期间)第五标准单元C95和第六标准单元C96之后执行或可在完成布线之后在集成电路的布局上(例如，在设计抛光期间)执行。举例来说，图9B中所示的操作S92可包含于图4中所示的操作S420或操作S430中。

图10A是根据本发明概念的示例性实施例的产生集成电路的布局的方法的流程图，其中选择性地放置具有不同管脚放置的标准单元。图10B是具有不同管脚放置的标准单元的实例的附图。如下文所描述，根据本发明概念的一些实施例，适合于布线的标准单元可选自于具有不同管脚放置的标准单元且放置在集成电路中。图10A中所示的操作S101和操作S102可包含于图4中所绘示的操作S420中。

参看图10A，在操作S101中，可获得具有相同功能和定向但具有不同管脚放置的标准单元。举例来说，如图10B中所绘示，第一标准单元C101和第二标准单元C102在反相器包含输入管脚A和输出管脚Y时可具有+X定向，但第一标准单元C101和第二标准单元C102可具有输入管脚A和输出管脚Y的不同放置。当连续放置具有相同定向的标准单元时，由于标准单元的输入管脚和输出管脚的位置而可能会出现布线拥塞(routing congestion)。因此，标准单元库可定义具有相同功能和定向但具有不同管脚放置的标准单元，且具有不同管脚放置的标准单元可从标准单元库获得。在一些示例性实施例中，标准单元库可定义标准单元，所述标准单元的FEOL区域为了不同管脚放置而相对于与Y轴平行的轴线对称。此时，标准单元的管脚放置可相对于与Y轴平行的轴线对称。

返回参看图10A，在操作S102处，可从标准单元中选择一个标准单元且可基于布线放置所述一个标准单元。举例来说，如图10B中所绘示，当在-X方向上相邻的标准单元的输出信号被施加到输入管脚A时第一标准单元C101可为合适的，而当在-X方向上相邻的标准单元接收通过输出管脚Y输出的输出信号时第二标准单元C102为合适的。因此，可减小布线拥塞，也可减小产生集成电路的布局所花费的时间量，且集成电路的性能可由于简单布线架构而提高。

图11A是根据本发明概念的示例性实施例的通过修改标准单元来产生集成电路的布局的方法的流程图。图11B是使用图11A中所说明的方法产生的布局的实例的附图。如下文所描述，根据本发明概念的一些实施例，标准单元的定向可在P&R期间改变。

参看图11A，可在操作S111中获得具有特定定向的标准单元。在一些示例性实施例中，标准单元库可定义与先前所定义的标准单元具有相同功能但与所定义的标准单元相比具有不同定向的标准单元。举例来说，如图11B中所绘示，标准单元库可将具有-X方向的第一标准单元C111定义为包含输入管脚A0、输入管脚A1、输入管脚B0和输入管脚B1以及输出管脚Y的AOI22。

返回参看图11A，在操作S112中，基于将与所获得的标准单元相邻放置的标准单元的边界，将所获得的标准单元翻转和放置。举例来说，当放置在第一标准单元C111的右侧或左侧上的相邻标准单元在图11B中具有+X定向时，类似于上文参看图2C和图2D所描述的实施例，可产生空间。在此情况下，当第一标准单元C111在P&R期间(例如，在图4中的操作S420中)翻转时，可产生与第一标准单元C111相对于与Y轴平行的轴线对称的第二标准单元C112，且第二标准单元C112可邻近于具有+X定向的标准单元放置。当使用不同于图4中所示的标准单元库D42的仅定义具有一个定向的标准单元的标准单元库时，根据标准单元的定向来翻转和放置标准单元的操作可在P&R期间执行。

图12是根据本发明概念的示例性实施例的产生标准单元库的方法的流程图，所述标准单元库包含具有定向的标准单元。如上文参看图1所描述，因为DDB解决半导体工艺的一些问题，所以支持DDB的标准单元可在半导体工艺的初始操作阶段建立。由于半导体工艺的问题之后得到解决，所以可建立支持SDB的标准单元。如下文所描述，当支持SDB的标准单元具有定向时，支持SDB的标准单元可更易于从支持DDB的标准单元产生。在一些实施例中，图12中所说明的方法可通过包含处理器和存储器的计算系统(例如，图20中的200)执行。

可在操作S121中获得输入标准单元库D121。输入标准单元库D121可包含关于支持DDB的标准单元的信息D121_1。输入标准单元库D121可非瞬态地(non-transiently)存储在计算机可读存储介质中且/或可通过通信信道被接收。

可在操作S122中产生具有SDB和定向的标准单元。如上文参看图1所描述，由于具有定向的标准单元可具有与支持DDB的标准单元相同的BEOL区域的图案，因此可更易于产生具有定向的标准单元。下文将参看图13A到图17B详细描述操作S122。

可在操作S123中产生输出标准单元库D122。输出标准单元库D122可包含关于支持SDB的标准单元的信息D122_1。输出标准单元库D122可如上文参看图4所描述用于产生集成电路的布局，和/或可如下文参看图18所描述用于检验集成电路。

图13A是根据本发明概念的实施例的产生具有定向的标准单元的方法的流程图。图13B是使用图13A中所说明的方法产生的标准单元的实例的附图。图13A中所示的操作S131和操作S132可包含于图12中所示的操作S122中。

参看图13A，在操作S131中，可从标准单元的FEOL区域的相对侧中的每一侧移除1/2CPP。举例来说，如图13B中所绘示，支持DDB的第一标准单元C131在其相对侧处可包含用于DDB的DDB区域DR131a和DDB区域DR131b。因为DDB区域DR131a和DDB区域DR131b中的每一个在第一标准单元C131的一侧处可具有1/2CPP的宽度(例如，X轴方向长度)，所以当第一标准单元C131的FEOL区域从其相对侧的每侧被移除1/2CPP时，可移除第一标准单元C131的DDB区域DR131a和DDB区域DR131b。因此，第一标准单元C131的FEOL区域可具有3CPP的X轴方向长度，而第二标准单元C132的FEOL区域可具有2CPP的X轴方向长度。

返回参看图13A，在操作S132中，标准单元的BEOL区域可从其相对侧被移除总共1CPP。举例来说，如图13B中所绘示，在DDB区域DR131a和DDB区域DR131b从第一标准单元C131移除之后，第一标准单元C131的BEOL区域中的输出管脚Y可在+X方向上突起。当第一标准单元C131的BEOL区域从其相对侧被移除总共1CPP而不移除在+X方向上突起的输出管脚Y时，可产生具有+X定向的第二标准单元C132。因此，第二标准单元C132可具有2CPP的X轴方向长度，且可包含在+X方向上从FEOL区域移位的BEOL区域。如图13B中所绘示，在Y轴方向上延伸的SDB区域SR132a和SDB区域SR132b可分别添加在第二标准单元C132的FEOL区域的相对侧处。

图14是根据本发明概念的实施例的产生具有定向的标准单元的方法的流程图。具有不同定向的标准单元可从具有特定定向的标准单元产生。

可在操作S141中获得具有特定定向的标准单元。举例来说，可使用图13B中所说明的方法来产生具有+X定向的标准单元(例如，图13B中的C132)，且可获得具有+X定向的标准单元。

可在操作S142中翻转所获得的标准单元。举例来说，当获得如图13B中所示的具有+X定向的第二标准单元C132时，可通过在与Y轴平行的轴线上翻转第二标准单元C132产生具有与第二标准单元C132相同的功能但具有-X定向的标准单元。

图15A是仍根据本发明概念的示例性实施例的产生具有定向的标准单元的方法的流程图。图15B是使用图15A中所说明的方法产生的标准单元的实例的附图。图15A中所示的操作S151和操作S152可包含于图12中所示的操作S122中。

参看图15A，在操作S151中可获得相对侧的BEOL区域不可移除的标准单元。举例来说，如图15B中所绘示，第一标准单元C151的FEOL区域FR151可通过移除DDB区域来从其相对侧的每侧被移除1/2CPP，但第一标准单元C151的BEOL区域BR151由于输入管脚A和输出管脚Y而无法从其相对侧被移除总共1CPP。

返回参看图15A，在操作S152中移位标准单元的FEOL区域的边界。举例来说，如图15B中所绘示，第一标准单元C151的FEOL区域FR151的边界可在-X方向上移位1/2CPP，且因此，第二标准单元C152可具有FEOL区域FR152，所述FEOL区域FR152具有与第一标准单元C151的FEOL区域FR151相同的X轴方向长度且在X轴方向上从栅极线延伸。因此，第二标准单元C152的BEOL区域BR152可包含在+X方向上突起的檐部(┏)，且第二标准单元C152的FEOL区域FR152可包含在-X方向上突起的阶梯部(┛)。与第一标准单元C151的FEOL区域FR151一样，BEOL区域BR151也可移位。如图15B中所绘示，第二标准单元C152可包含由第一标准单元C151的BEOL区域BR151在+X方向上移位而产生的BEOL区域BR152。

图16A是根据本发明概念的又另一个实施例的产生具有定向的标准单元的方法的流程图。图16B是使用图16A中所说明的方法产生的标准单元的实例的附图。图16A中所示的操作S161和操作S162可包含于图12中所示的操作S122中。

参看图16A，在操作S161中可获得包含可从BEOL区域的相对侧移除的图案的标准单元。举例来说，如图16B中所绘示，第一标准单元C161的金属层图案M161可包含在-X方向上从通孔V161延伸的部分P161。金属层图案M161的部分P161不与除将金属层图案M161与接触结构电连接的通孔V161外的其它图案电连接，且因此可为可移除的。类似地，金属层图案M161的部分P162也可为可移除的。

返回参看图16A，在操作S162中，可移除至少部分图案，且可减小BEOL区域。举例来说，如在图16B中所绘示的第二标准单元C162中，可移除第一标准单元C161的金属层图案M161的部分P161，且因此，第二标准单元C162可包含具有比第一标准单元C161的BEOL区域的X轴方向长度更短的X轴方向长度的BEOL区域。因此，类似于上文参看图13A和图13B所描述的实施例，第二标准单元C162的FEOL区域可通过从第一标准单元C161移除DDB区域来产生，且因此，第二标准单元C162可具有+X定向。

图17A是根据本发明概念的实施例的产生具有定向的标准单元的方法的流程图。图17B是使用图17A中所说明的方法产生的标准单元的实例的附图。图17A中所示的操作S171和操作S172可包含于图12中所示的操作S122中。

参看图17A，在操作S171中，用于传输供电电压的电源分接头可被移位或产生为邻近于阶梯部。如上文参看图15B所描述，图15B中所绘示的第二标准单元C152可通过移位第一标准单元C151的FEOL区域FR151的边界来产生。此时，电源分接头可邻近于由于FEOL区域FR151的移位而突起的部分放置，所述突起的部分例如是FEOL区域FR152的阶梯部(┛)，或可放置电源分接头以使得电源分接头的至少一部分包含于阶梯部(┛)中。举例来说，如图17B中所绘示，当电源分接头PT171和电源分接头PT172邻近于图15B中所绘示的第二标准单元C152的阶梯部(┛)而产生时，可产生图17B中所绘示的第一标准单元C171。

返回参看图17A，在操作S172中，可修改图案而不改变标准单元的功能。举例来说，如图17B中所示，电连接到栅极线GL171的输入管脚A可能会受第一标准单元C171中的电源分接头PT171和电源分接头PT172的影响。出于此原因，如在第二标准单元C172中那样，可产生移除栅极线GL171的栅极切口CT171。因此，如上文参看图9A到图9C所描述，第二标准单元C172可具有允许第二标准单元C172与相邻标准单元共享电源分接头的结构，从而使得增大集成电路的空间效率。增大的空间效率可减小芯片尺寸，其可增大在给定衬底上产生的可用集成电路的数目。增大的空间效率可增大集成电路的制造良率。增大的空间效率可减少制造集成电路的单位成本。

图18是根据本发明概念的示例性实施例的检验集成电路的方法S180的附图，所述集成电路包含具有定向的标准单元。图18中所示的方法S180可通过包含处理器和存储器的计算系统(例如，图20中的200)来执行。

方法S180可包含多个操作S181到S183且可参考标准单元库D183从网表数据D181和布局数据D182产生结果数据D184。如上文参看图4所描述，网表数据D181可包含描述集成电路中的标准单元和这些标准单元之间的连接关系的网表。网表通过逻辑综合等产生。布局数据D182可参考标准单元库D183基于网表数据D181通过放置和布线标准单元来产生。布局数据D182可表示集成电路的布局。标准单元库D183可包括包含具有+X定向的标准单元的第一组D183_1、包含具有-X定向的标准单元的第二组D183_2以及包含具有±X定向的标准单元的第三组D183_3。包含于相同功能组中的标准单元根据定向可具有不同特征。第一组D183_1到第三组D183_3可单独地定义关于标准单元的特性的信息。

在操作S181中，可执行设计规则检查(Design rule check，DRC)。设计规则可基于半导体工艺定义，且可定义例如图案的最小宽度和图案之间的最小距离。由布局数据D182定义的集成电路布局是否遵守设计规则可参考包含于标准单元库D183中的第一组D183_1到第三组D183_3来检验。当检测到未遵守设计规则的部分时，可产生包含所述部分的坐标、所违反的设计规则、误差等的结果数据D184。可执行进一步优化，且可重复操作S181，例如可重复以产生DRC干净设计(DRC-clean design)，即不具有不遵守设计规则的部分的设计。

在操作S182中可执行布局对比示意图(Layout versus schematic，LVS)。LVS可指检验由网表数据D181定义的集成电路是否与由布局数据D182定义的集成电路一致的操作。举例来说，可检验包含于网表数据D181中的标准单元和节点是否存在于由布局数据D182定义的布局中。LVS可参考包含于标准单元库D183中的第一组D183_1到第三组D183_3执行，且可产生包含关于网表数据D181与布局数据D182之间不一致的部分的信息的结果数据D184。可执行进一步优化，且可重复操作S182，例如可重复以产生LVS干净设计(LVS-cleandesign)，即不具有网表数据D181与布局数据D182之间不一致的部分的设计。

在操作S183中可执行寄生提取(Parasitic extraction，PEX)。PEX可指从由布局数据D182定义的集成电路的布局提取寄生组件以便模拟集成电路的性能的操作，所述性能例如是操作速度或功率消耗。举例来说，可从布局数据D182提取形成节点的互连件的电阻和电容，且可产生包含所提取的电阻和电容的互连件的等效电路。可参考包含于标准单元库D183中的第一组D183_1到第三组D183_3从布局数据D182提取寄生组件，且可产生包含关于所提取的寄生组件的信息的结果数据D184。

图19是根据本发明概念的一些实施例的片上系统(system-on-chip,SoC)190的框图。根据本发明概念的示例性实施例，SoC 190可为半导体装置且可包含集成电路。SoC 190通过将复杂功能块，例如执行各种功能的智能特性(intellectual property，IP)集成到单芯片中来实施。根据本发明概念的示例性实施例，标准单元可包含于SoC 190的每个功能块中，且因此，SoC 190可具有增大的空间效率和经检验的性能。增大的空间效率可减小芯片尺寸，其可增大在给定衬底上产生的可用集成电路的数目。增大的空间效率可增大集成电路的制造良率。增大的空间效率可减少制造集成电路的单位成本。

参看图19，SoC 190可包含调制解调器192、显示控制器193、存储器194、外部存储器控制器195、中央处理单元(central processing unit，CPU)196、交互单元(transactionunit)197、功率管理集成电路(power management integrated circuit，PMIC)198以及图形处理单元(graphics processing unit，GPU)199。SoC 190的功能块可通过系统总线191彼此通信。

可控制SoC 190的所有操作的CPU 196可控制其它功能块的操作，所述其它功能块包含调制解调器192、显示控制器193、存储器194、外部存储器控制器195、CPU 196、交互单元197、PMIC 198以及GPU 199。调制解调器192可解调从SoC 190外部接收的信号或可调制SoC 190中产生的信号且将信号传输到SoC 190外部。外部存储器控制器195可控制将数据传输到连接到SoC 190的外部存储器装置及从所述外部存储器装置接收数据的操作。举例来说，存储在外部存储器装置中的程序和/或数据可在外部存储器控制器195的控制下提供到CPU 196或GPU 199。GPU 199可执行涉及图形处理的程序指令。GPU 199可通过外部存储器控制器195接收图形数据且可通过外部存储器控制器195将所处理的图形数据传输到SoC190外部。交互单元197可监测每一功能块的数据交互。PMIC 198可根据交互单元197的控制来控制供应到每一功能块的电源。显示控制器193可以控制SoC190外部的显示器(或显示装置)以及将SoC190中产生的数据传输到显示器。

存储器194可为或可包含非易失性存储器，例如电可擦除可编程只读存储器(electrically erasable programmable read-only memory，EEPROM)、快闪存储器、相变随机存取存储器(phase-change random access memory，PRAM或PCRAM)、电阻随机存取存储器(resistance RAM，RRAM)、纳米浮栅存储器(nano floating gate memory，NFGM)、聚合物随机存取存储器(polymer RAM，PoRAM)、磁性随机存取存储器(magnetic RAM，MRAM)或铁电随机存取存储器(ferroelectric RAM，FRAM或FeRAM)，及/或可为或可包含易失性存储器，例如动态随机存取存储器(dynamic RAM，DRAM)、静态随机存取存储器(static RAM，SRAM)、移动DRAM、双数据速率(double data rate，DDR)同步DRAM(synchronous DRAM，SDRAM)、低功率DDR(low power DDR，LPDDR)SDRAM、图形DDR(graphics DDR，GDDR)SDRAM或Rambus DRAM(RDRAM)。

图20是根据本发明概念的示例性实施例的包含存储程序的存储器的计算系统200的框图。根据本发明概念的实施例，可在计算系统200中执行包含于制造集成电路的方法(例如，图4中所示的方法)中的操作中的至少一些操作、包含于产生集成电路的布局的方法(例如，图4中的S420)中的操作及/或包含于产生标准单元库的方法(例如，图12中所示的方法)中的操作。

计算系统200可为固定计算系统(例如台式计算机、工作站或服务器)或可为便携式计算系统(例如膝上计算机)。如图20中所绘示，计算系统200可包含处理器210、输入/输出(input/output，I/O)装置220、网络接口230、随机存取存储器240、只读存储器250以及存储器(storage)260。处理器210、I/O装置220、网络接口230、RAM 240、ROM 250以及存储器260可连接到总线270且可通过总线270彼此通信。

处理器210可被称为处理单元且可包含至少一个核心，所述核心可执行指令集(例如，Intel架构-32(Intel Architecture-32，IA-32)、64位扩展IA-32、x86-64、PowerPC、Sparc、无内部互锁流水级的微处理器(microprocessor without interlocked pipelinestage，MIPS)、高级缩减指令集计算机(recued instruction set computer，RISC)机器(advanced recued instruction set computer machine，ARM)或IA-64)，所述处理器如微处理器、应用程序处理器(application processor，AP)、数字信号处理器(digital signalprocessor，DSP)或GPU。举例来说，处理器210可通过总线270接入存储器(memory)，即，RAM240或ROM 250，且可执行存储在RAM 240或ROM 250中的指令。

根据本发明概念的示例性实施例，RAM 240可存储用于制造集成电路的程序241，或可存储至少部分的程序241。程序241可使处理器210能够执行以下操作中的至少一些操作：包含于制造集成电路的方法中的操作，包含于产生集成电路的布局的方法中的操作及/或包含于产生标准单元库的方法(例如，图12中所示的方法)中的操作。换句话说，程序241可包含可由处理器210执行的多个指令。包含于程序241中的指令可使处理器210能够执行例如包含于上文所描述的流程图中的至少一些操作。

即使在切断供应到计算系统200的电源时，存储器260也不会丢失存储于其中的数据。存储器260可包含非易失性存储器装置或存储介质，例如磁带、光盘或磁盘。存储器260可从计算系统200移除。根据本发明概念的示例性实施例，存储器260可存储程序241。在由处理器210执行之前，程序241或程序241的至少部分可从存储器260加载到RAM 240。替代地或另外，存储器260可存储以程序语言写入的文件，且由编译器从所述文件所产生的程序241或程序241的至少部分可被加载到RAM 240。存储器260也可存储数据库(database，DB)261。DB 261可包含至少部分的设计集成电路所需的或用于设计集成电路的信息，例如图4中所示的标准单元库D42、图12中所示的输入标准单元库D121以及图12中所示的输出标准单元库D122。

存储器260还可存储待由处理器210处理的数据或已由处理器210处理的数据。换句话说，处理器210可通过处理存储在存储器260中的数据来产生数据或可存储根据程序241在存储器260中产生的数据。举例来说，存储器260可存储图4中所示的RTL数据D41、网表数据D43及/或布局数据D44或图18中所示的网表数据D181、布局数据D182及/或结果数据D184。

I/O装置220可包含输入装置和输出装置。输入装置例如是键盘或指向装置，输出装置例如是显示装置或印刷机。举例来说，用户可通过I/O装置220触发由处理器210执行程序241、输入图4中所示的RTL数据D41和/或网表数据D43以及检查图4中所示的布局数据D44。

网络接口230可提供对计算系统200外部的网络的访问。举例来说，网络可包含多个计算系统和通信链路。通信链路可包含有线链路、光学链路、无线链路或其它类型的链路。

上文所描述的方法的各种操作可通过能够执行所述操作的任何合适的工具来执行，所述工具例如各种硬件和/或软件组件、电路及/或模块。

软件可包括用于实施逻辑函数的可执行指令的有序列表，且可体现在任何供指令执行系统、设备或装置使用或与指令执行系统、设备或装置连接的“处理器可读介质”中，所述指令执行系统、设备或装置例如是单核处理器系统或多核处理器系统或含处理器的系统。

结合本文中所公开的实施例而描述的方法或算法以及功能的块或步骤可直接体现在硬件、由处理器执行的软件模块或两者的组合中。如果实施于软件中，则功能可作为一个或多个指令或代码而存储在有形的非暂时计算机可读介质上或经由所述计算机可读介质传输。软件模块可驻留在随机存取存储器(Random Access Memory，RAM)、快闪存储器、只读存储器(Read Only Memory，ROM)、电可编程ROM(Electrically Programmable ROM，EPROM)、电可擦除可编程ROM(Electrically Erasable Programmable ROM，EEPROM)、寄存器、硬盘、可移除式磁盘、CD ROM或所属领域中已知的任何其它形式的存储介质中。

虽然已经参考本发明的实施例绘示且描述本发明概念，但将理解，可以在不脱离所附权利要求书的精神和范围的情况下在其中作出形式和细节的各种改变。

Claims

1.一种集成电路，其特征在于，包括：

多个标准单元，各自包含前段工艺区域以及在所述前段工艺区域上的后段工艺区域，所述前段工艺区域包含在第一水平方向上延伸的至少一个栅极线，

其中所述多个标准单元中的第一标准单元的后段工艺区域包含在竖直方向上不与所述第一标准单元的前段工艺区域交叠的檐部，所述檐部在垂直于所述第一水平方向的第二水平方向上突起。

2.根据权利要求1所述的集成电路，其特征在于，其中所述多个标准单元还包括在所述第二水平方向上邻近于所述第一标准单元的第二标准单元，以及

所述第二标准单元的前段工艺区域，包含在所述竖直方向上与所述第一标准单元的所述檐部交叠并且在与所述第二水平方向反向平行的方向上突起的第一阶梯部。

3.根据权利要求2所述的集成电路，其特征在于，还包括：

单扩散断层，在所述第一水平方向上在所述第一标准单元的所述前段工艺区域与所述第二标准单元的所述前段工艺区域之间延伸。

4.根据权利要求2所述的集成电路，其特征在于，其中所述第二标准单元的后段工艺区域包含在所述竖直方向上不与所述第二标准单元的所述前段工艺区域交叠的檐部，所述檐部在所述第二水平方向上突起，以及

所述第二标准单元的所述檐部在所述第二水平方向上的长度与所述第二标准单元的所述第一阶梯部在所述第二水平方向上的长度相同。

5.根据权利要求2所述的集成电路，其特征在于，其中所述第二标准单元的所述前段工艺区域还包含在所述竖直方向上不与所述第二标准单元的后段工艺区域交叠的第二阶梯部，所述第二阶梯部在所述第二水平方向上突起，以及

所述第二标准单元的所述第二阶梯部在所述第二水平方向上的长度与所述第二标准单元的所述第一阶梯部在所述第二水平方向上的长度相同。

6.根据权利要求1所述的集成电路，其特征在于，其中所述多个标准单元还包括在所述第二水平方向上邻近于所述第一标准单元的第三标准单元，以及

所述第三标准单元的后段工艺区域包括在所述竖直方向上不与所述第三标准单元的前段工艺区域交叠的檐部，所述第三标准单元的所述檐部在与所述第二水平方向反向平行的方向上突起。

7.根据权利要求6所述的集成电路，其特征在于，还包括：

双扩散断层，在所述第一水平方向上在所述第一标准单元的所述前段工艺区域与所述第三标准单元的所述前段工艺区域之间延伸，所述双扩散断层在所述竖直方向上与所述第一标准单元的所述檐部以及所述第三标准单元的所述檐部交叠。

8.根据权利要求1所述的集成电路，其特征在于，其中所述第一标准单元的所述前段工艺区域包含在所述竖直方向上不与所述第一标准单元的所述后段工艺区域交叠的阶梯部，所述阶梯部在与所述第二水平方向反向平行的方向上突起，以及

所述第一标准单元的所述阶梯部在所述第二水平方向上的长度与所述第一标准单元的所述檐部在所述第二水平方向上的长度相同。

9.根据权利要求8所述的集成电路，其特征在于，其中所述多个标准单元还包含在与所述第二水平方向反向平行的所述方向上邻近于所述第一标准单元的第四标准单元，以及

所述第四标准单元的前段工艺区域包含在所述竖直方向上不与所述第四标准单元的后段工艺区域交叠的阶梯部，所述第四标准单元的所述阶梯部在所述第二水平方向上突起。

10.根据权利要求9所述的集成电路，其特征在于，还包括：

单扩散断层，在所述第一水平方向上在所述第一标准单元的所述前段工艺区域与所述第四标准单元的所述前段工艺区域之间延伸。

11.根据权利要求9所述的集成电路，其特征在于，还包括：

至少一个图案，在所述第二水平方向上在所述第一标准单元的所述后段工艺区域与所述第四标准单元的所述后段工艺区域之间延伸且连接所述第一标准单元的电源线以及所述第四标准单元的电源线。

12.根据权利要求8所述的集成电路，其特征在于，其中所述多个标准单元还包括在与所述第二水平方向反向平行的所述方向上邻近于所述第一标准单元的第五标准单元，

所述第五标准单元的后段工艺区域包括在所述竖直方向上不与所述第五标准单元的前段工艺区域交叠的第一檐部以及第二檐部，所述第一檐部以及所述第二檐部分别在所述第二水平方向上以及在与所述第二水平方向反向平行的所述方向上突起且在所述第二水平方向上具有相同长度，以及

所述第五标准单元的所述第一檐部在所述竖直方向上与所述第一标准单元的所述阶梯部交叠。

13.根据权利要求8所述的集成电路，其特征在于，其中所述第一标准单元的所述前段工艺区域还包括至少一个晶体管以及至少一个接触结构，所述至少一个接触结构被配置成将供电电压传输到所述至少一个晶体管，以及所述至少一个接触结构邻近于所述第一标准单元的所述阶梯部。

14.根据权利要求1所述的集成电路，其特征在于，其中所述多个标准单元还包括第六标准单元，所述第六标准单元与所述第一标准单元相对于与所述第一水平方向平行的轴线对称，所述第六标准单元提供与所述第一标准单元相同的功能，以及

所述第六标准单元的后段工艺区域包括在与所述第二水平方向反向平行的方向上突起的檐部。

15.根据权利要求1所述的集成电路，其特征在于，其中所述多个标准单元还包括第七标准单元，所述第七标准单元的前段工艺区域以及后段工艺区域以与所述第一标准单元的所述前段工艺区域以及所述后段工艺区域相同的尺寸以及方式堆叠，所述第七标准单元具有与所述第一标准单元的管脚放置不同的管脚放置。

16.根据权利要求15所述的集成电路，其特征在于，其中所述第七标准单元的所述前段工艺区域与所述第一标准单元的所述前段工艺区域相对于与所述第一水平方向平行的轴线对称。

17.根据权利要求1所述的集成电路，其特征在于，其中所述第一标准单元的所述前段工艺区域包括有源区以及在所述第二水平方向上在所述有源区上延伸的至少一个鳍。

18.根据权利要求1所述的集成电路，其特征在于，其中所述第一标准单元的所述后段工艺区域还包含所述第一标准单元的输入管脚、输出管脚以及内部互连件中的至少一个。

19.一种集成电路，其特征在于，包括：

多个第一标准单元，每一所述多个第一标准单元包含第一前段工艺区域以及在所述第一前段工艺区域上的第一后段工艺区域，所述第一前段工艺区域包含在第一水平方向上延伸的至少一个栅极线，所述多个第一标准单元在垂直于所述第一水平方向的第二水平方向上连续放置，

其中每一所述多个第一标准单元的所述第一后段工艺区域在竖直方向上与在所述第二水平方向上相邻的另一第一标准单元的第一前段工艺区域的至少部分交叠。

20.根据权利要求19所述的集成电路，其特征在于，其中每一所述多个第一标准单元的所述第一前段工艺区域包括阶梯部，所述阶梯部在与所述第二水平方向反向平行的方向上突起且在所述竖直方向上不与所述第一后段工艺区域交叠，

所述第一后段工艺区域包括檐部，所述檐部在所述第二水平方向上突起且在所述竖直方向上不与每一所述多个第一标准单元的所述第一前段工艺区域交叠，以及

所述阶梯部以及所述檐部在所述第二水平方向上具有相同长度。

21.根据权利要求19所述的集成电路，其特征在于，还包括：

多个第二标准单元，连续地放置在所述第二水平方向上，每一所述多个第二标准单元包含第二前段工艺区域以及在所述第二前段工艺区域上的第二后段工艺区域，

其中每一所述多个第二标准单元的所述第二后段工艺区域在所述竖直方向上与在与所述第二水平方向反向平行的方向上相邻的另一第二标准单元的第二前段工艺区域的至少部分交叠。

22.一种产生集成电路的布局的计算机实施方法，其特征在于，所述计算机实施方法包括：

接入定义多个标准单元的标准单元库，每一所述多个标准单元包含前段工艺区域以及在所述前段工艺区域上的后段工艺区域，所述前段工艺区域包含在第一水平方向上延伸的至少一个栅极线；以及

基于所述标准单元库放置标准单元，

其中所述放置所述标准单元包含放置第二标准单元，使所述第二标准单元在垂直于所述第一水平方向的第二水平方向上邻近于第一标准单元，以使得所述第一标准单元的后段工艺区域的檐部在竖直方向上与所述第二标准单元的前段工艺区域的阶梯部交叠，所述檐部在所述第二水平方向上突起，并且所述阶梯部在与所述第二水平方向反向平行的方向上突起。

23.根据权利要求22所述的产生集成电路的布局的计算机实施方法，其特征在于，其中所述放置所述第二标准单元包括放置单扩散断层，所述单扩散断层在所述第一水平方向上在所述第一标准单元的前段工艺区域和所述第二标准单元的所述前段工艺区域之间延伸。

24.根据权利要求22所述的产生集成电路的布局的计算机实施方法，其特征在于，其中所述放置所述第二标准单元包括通过翻转由所述标准单元库定义的所述多个标准单元中的提供与所述第二标准单元相同的功能的标准单元来产生所述第二标准单元，所述标准单元具有在所述第二水平方向上在前段工艺区域中突起的阶梯部。

25.根据权利要求22所述的产生集成电路的布局的计算机实施方法，其特征在于，其中所述放置所述标准单元还包括放置第四标准单元，使所述第四标准单元在所述第二水平方向上邻近于第三标准单元，以使得所述第三标准单元的后段工艺区域的在所述第二水平方向上突起的檐部与所述第四标准单元的后段工艺区域的在与所述第二水平方向反向平行的所述方向上突起的檐部接触。