KR20210069804A - 반도체 장치 - Google Patents

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KR20210069804A
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wire
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이승영
백상훈
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Abstract

반도체 장치가 제공된다. 반도체 장치는, 제1 방향으로 연장되는 복수의 배선, 및 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 배선을 포함하되, 제1 방향으로 연장되는 복수의 배선은, 제2 방향으로 게이트 피치(pitch)만큼 서로 이격되어 배치된 게이트 배선과, 게이트 배선 상에, 제2 방향으로 제1 피치만큼 서로 이격되어 배치된 제1 배선과, 제1 배선 상에, 제2 방향으로 제2 피치만큼 서로 이격되어 배치된 제2 배선과, 제2 배선 상에, 제2 방향으로 제3 피치만큼 서로 이격되어 배치된 제3 배선을 포함하고, 게이트 피치와, 제2 피치 간의 비(ratio)는 6:5를 만족한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여, 전자 산업에서 반도체 장치는 중요한 요소로 각광받고 있다. 반도체 장치들은 논리 데이터를 저장하는 반도체 기억 장치, 논리 데이터를 연산 처리하는 반도체 논리 장치, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 장치 등으로 구분될 수 있다.
전자 산업이 고도로 발전함에 따라, 반도체 장치의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 장치에 대한 고신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 장치 내 구조들은 점점 복잡해지며 고집적화되고 있다.
이렇게 구조가 복잡해질수록 반도체 장치 내의 배선에 대한 레이아웃이 중요해진다. 배선 배치를 효율적으로 할 경우, 한정된 면적에 많은 배선을 배치할 수 있기 때문이다.
미국공개특허 US2018-0175060 (2018. 6. 21. 공개)
본 발명이 해결하고자 하는 기술적 과제는 배선 밀도가 향상된 반도체 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 제1 방향으로 연장되는 복수의 배선, 및 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 배선을 포함하되, 제1 방향으로 연장되는 복수의 배선은, 제2 방향으로 게이트 피치(pitch)만큼 서로 이격되어 배치된 게이트 배선과, 게이트 배선 상에, 제2 방향으로 제1 피치만큼 서로 이격되어 배치된 제1 배선과, 제1 배선 상에, 제2 방향으로 제2 피치만큼 서로 이격되어 배치된 제2 배선과, 제2 배선 상에, 제2 방향으로 제3 피치만큼 서로 이격되어 배치된 제3 배선을 포함하고, 게이트 피치와, 제2 피치 간의 비(ratio)는 6:5를 만족한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 제1 방향으로 연장되는 복수의 배선, 및 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 배선을 포함하되, 제2 방향으로 연장되는 복수의 배선은, 제1 방향으로 제4 피치만큼 서로 이격되어 배치된 제4 배선과, 제4 배선 상에, 제1 방향으로 제5 피치만큼 서로 이격되어 배치된 제5 배선과, 제5 배선 상에, 제1 방향으로 제6 피치만큼 서로 이격되어 배치된 제6 배선과, 제6 배선 상에, 제1 방향으로 제7 피치만큼 서로 이격되어 배치된 제7 배선을 포함하고, 제4 피치와, 제5 피치 간의 비는 5:4를 만족한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 장치는, 제1 방향으로 연장되는 복수의 배선, 및 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 배선을 포함하되, 제1 방향으로 연장되는 복수의 배선은, 제2 방향으로 게이트 피치만큼 서로 이격되어 배치된 게이트 배선과, 게이트 배선 상에, 제2 방향으로 제1 피치만큼 서로 이격되어 배치된 제1 배선을 포함하고, 제2 방향으로 연장되는 복수의 배선은, 게이트 배선 상부 및 제1 배선 하부에 배치되고, 제1 방향으로 제4 피치만큼 서로 이격되어 배치된 제4 배선과, 제1 배선 상부에 배치되고, 제1 방향으로 제5 피치만큼 서로 이격되어 배치된 제5 배선을 포함하고, 게이트 피치와 제1 피치의 비는 6:4를 만족하고, 제4 피치와 제5 피치의 비는 5:4를 만족한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 장치의 배선 레이아웃이다.
도 2는 도 1의 배선 중 Y방향으로 연장되는 배선들을 별도로 도시한 레이아웃이다.
도 3은 도 2의 P-P′ 선을 따라 절단한 단면도이다.
도 4는 도 2의 게이트 배선을 별도로 도시한 레이아웃이다.
도 5는 도 2의 M2 배선을 별도로 도시한 레이아웃이다.
도 6은 도 2의 M4 배선을 별도로 도시한 레이아웃이다.
도 7은 도 2의 D6 배선을 별도로 도시한 레이아웃이다.
도 8은 도 1의 배선 중 X방향으로 연장되는 배선들을 별도로 도시한 레이아웃이다.
도 9는 도 8의 Q-Q′ 선을 따라 절단한 단면도이다.
도 10은 도 8의 M1 배선을 별도로 도시한 레이아웃이다.
도 11은 도 8의 M3 배선을 별도로 도시한 레이아웃이다.
도 12는 도 8의 M5 배선을 별도로 도시한 레이아웃이다.
도 13은 도 8의 D7 배선을 별도로 도시한 레이아웃이다.
도 14 및 도 15는 몇몇 실시예에 따른 반도체 장치의 배선 피치를 결정하는 과정을 도시한 도면들이다.
도 16은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃이다.
도 17은 도 16의 A-A를 따라 절단한 단면도이다.
도 18은 도 16의 B-B를 따라 절단한 단면도이다.
도 19는 도 16의 C-C를 따라 절단한 단면도이다.
도 20은 도 16의 D-D를 따라 절단한 단면도이다.
도 21은 도 16의 E-E를 따라 절단한 단면도이다.
도 22 및 도 23은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 24는 몇몇 실시예에 따른 반도체 장치의 레이아웃 디자인을 수행하기 위한 컴퓨터 시스템의 블록도이다.
도 25는 몇몇 실시예에 따른 반도체 장치의 레이아웃 디자인 방법 및 제조 방법을 설명하기 위한 순서도이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들에 대해 설명한다.
도 1은 몇몇 실시예에 따른 반도체 장치의 배선 레이아웃이다.
도 1을 참조하면, 반도체 장치(1)는 제1 방향(예를 들어 Y방향, 이하 Y)으로 연장되는 복수의 배선들(PC, M2, M4, D6)과, 제2 방향(예를 들어, X방향, 이하 X)으로 연장되는 복수의 배선들(M1, M3, M5, D7)을 포함할 수 있다.
비록 도 1에서 상세하게 도시하지 않았으나, 이러한 복수의 배선들(PC, M2, M4, D6, M1, M3, M5, D7)은 예를 들어, 반도체 장치(1) 내에 배치된 트랜지스터, 캐패시터 등과 같은 기능 소자functional component)에 전압을 제공하거나, 신호를 제공하는데 이용될 수 있다. 이를 위해, 복수의 배선들(PC, M2, M4, D6, M1, M3, M5, D7)은 복수의 기능 소자들과 복수의 도전성 컨택 사이에 배치될 수 있다.
본 실시예에 따른 반도체 장치(1)에서, 제1 방향(Y)으로 연장되는 배선들(PC, M2, M4, D6)은 각 배선들(PC, M2, M4, D6)의 피치(pitch)가 서로 일정한 관계를 가지도록 배치될 수 있다. 또한, 제2 방향(X)으로 연장되는 복수의 배선들(M1, M3, M5, D7)은 각 배선들(M1, M3, M5, D7)의 피치가 서로 일정한 관계를 가지도록 배치될 수 있다.
이하, 도 2 내지 도 7을 참조하여, 제1 방향(Y)으로 연장되는 배선들(PC, M2, M4, D6)의 관계에 대해 먼저 설명한다.
도 2는 도 1의 배선 중 Y방향으로 연장되는 배선들을 별도로 도시한 레이아웃이다. 도 3은 도 2의 P-P′ 선을 따라 절단한 단면도이다. 도 4는 도 2의 게이트 배선을 별도로 도시한 레이아웃이다. 도 5는 도 2의 M2 배선을 별도로 도시한 레이아웃이다. 도 6은 도 2의 M4 배선을 별도로 도시한 레이아웃이다. 도 7은 도 2의 D6 배선을 별도로 도시한 레이아웃이다.
도 2 내지 도 7을 참조하면, 제1 방향(Y)으로 연장되는 배선들(PC, M2, M4, D6)은 게이트 배선(PC), 제1 배선(M2), 제2 배선(M4) 및 제3 배선(M6)을 포함할 수 있다.
게이트 배선(PC)은 제1 배선(M2) 하부에 배치될 수 있다. 기판(100) 상에 게이트 배선(PC)이 배치되고, 게이트 배선(PC) 상에 제1 배선(M2)이 배치될 수 있다. 도 2 내지 도 7에서는 배선들(PC, M2, M4, D6) 간의 관계를 보다 용이하게 설명하기 위해, 반도체 장치에 배치되는 다른 구성 요소들(예를 들어, 트랜지스터, 비아, 도전성 컨택 등)을 도시하지 않은 것이나, 예를 들어, 게이트 배선(PC)은 트랜지스터의 게이트 전극과 전기적으로 접속되거나, 트랜지스터의 게이트 전극으로 사용될 수 있다.
게이트 배선(PC) 상부에 배치되는 제1 배선(M2)의 폭은 게이트 배선(PC)의 폭보다 넓을 수 있다.
제2 배선(M4)은 제1 배선(M2) 상에 배치될 수 있다. 몇몇 실시예에서, 제2 배선(M4)의 폭은 제1 배선(M2)의 폭과 실질적으로 동일할 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
제3 배선(D6)은 제2 배선(M4) 상에 배치될 수 있다. 몇몇 실시예에서, 제3 배선(D6)의 폭은 게이트 배선(PC), 제1 배선(M2) 및 제2 배선(M4)의 폭보다 넓을 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
게이트 배선(PC), 제1 배선(M2), 제2 배선(M4) 및 제3 배선(D6)은 층간 절연막(10)에 의해 서로 절연될 수 있다.
도 4를 참조하면, 게이트 배선(PC)은 게이트 피치(GP)만큼 서로 이격되어 제1 방향(Y)으로 연장될 수 있다. 게이트 배선(PC)은 제2 방향(X)으로 게이트 피치(GP)만큼 이격되어 나란하게 제1 방향(Y)으로 연장될 수 있다.
도 5를 참조하면, 제1 배선(M2)은 제1 피치(P2)만큼 서로 이격되어 제1 방향(Y)으로 연장될 수 있다. 제1 배선(M2)은 제2 방향(X)으로 제1 피치(P2)만큼 이격되어 나란하게 제1 방향(Y)으로 연장될 수 있다.
도 6을 참조하면, 제2 배선(M4)은 제2 피치(P4)만큼 서로 이격되어 제1 방향(Y)으로 연장될 수 있다. 제2 배선(M4)은 제2 방향(X)으로 제2 피치(P4)만큼 이격되어 나란하게 제1 방향(Y)으로 연장될 수 있다.
도 7을 참조하면, 제3 배선(D6)은 제3 피치(P6)만큼 서로 이격되어 제1 방향(Y)으로 연장될 수 있다. 제3 배선(D6)은 제2 방향(X)으로 제3 피치(P3)만큼 이격되어 나란하게 제1 방향(Y)으로 연장될 수 있다.
본 실시예에서, 게이트 배선(PC)의 게이트 피치(GP)와 제1 배선(M2)의 제1 피치(P2)의 기어 비(gear ratio)는 6:4를 만족한다. 여기서, 기어 비가 6:4라는 것은, 게이트 배선(PC)과 제1 배선(M2)의 제조 공정에서 발생하는 공정 오차를 배제한 수치이다. 따라서, 게이트 배선(PC)과 제1 배선(M2)의 실제 제조 공정에 따라 기어 비가 6.01:4, 6:3.99 등으로 약간 변형될 수 있으나, 이러한 수치들은 모두 기어 비가 본 발명의 기술적 사상에 따라 6:4로 디자인되어 제조된 것으로 볼 수 있다.
이하에서 설명하는 모든 기어 비는 이와 같은 실제 제조 공정에서 발생할 수 있는 미세한 공정 조건 차이는 반영하지 않은 수치로 이해되어야 한다.
또한, 본 실시예에서, 게이트 배선(PC)의 게이트 피치(GP)와, 제1 배선(M2)의 제1 피치(P2)와, 제2 배선(M4)의 제2 피치(P4)의 기어 비는 6:4:5를 만족한다.
또한, 본 실시예에서, 게이트 배선(PC)의 게이트 피치(GP)와, 제1 배선(M2)의 제1 피치(P2)와, 제2 배선(M4)의 제2 피치(P4)와, 제3 배선(D6)의 제3 피치(P6)의 기어 비는 6:4:5:9를 만족한다.
또한, 본 실시예에서, 게이트 배선(PC)의 게이트 피치(GP)와, 제2 배선(M4)의 제2 피치(P4)의 기어 비는 6:5를 만족한다.
또한, 본 실시예에서, 게이트 배선(PC)의 게이트 피치(GP)와, 제2 배선(M4)의 제2 피치(P4)와, 제3 배선(D6)의 제3 피치(P6)의 기어 비는 6:5:9를 만족한다.
또한, 본 실시예에서, 게이트 배선(PC)의 게이트 피치(GP)와, 제3 배선(D6)의 제3 피치(P6)의 기어 비는 6:9를 만족한다.
또한, 본 실시예에서, 제1 배선(M2)의 제1 피치(P2)와, 제2 배선(M4)의 제2 피치(P4)의 기어 비는 4:5를 만족한다.
또한, 본 실시예에서, 제1 배선(M2)의 제1 피치(P2)와, 제2 배선(M4)의 제2 피치(P4)와, 제3 배선(D6)의 제3 피치(P6)의 기어 비는 4:5:9를 만족한다.
또한, 본 실시예에서, 제2 배선(M4)의 제2 피치(P4)와, 제3 배선(D6)의 제3 피치(P6)의 기어 비는 5:9를 만족한다.
한편, 게이트 배선(PC)의 게이트 피치(GP)와, 제1 배선(M2)의 제1 피치(P2)와, 제2 배선(M4)의 제2 피치(P4)와, 제3 배선(D6)의 제3 피치(P6)의 기어 비가 6:4:5:9를 만족하는, 이상에서 설명하지 않은 어떠한 조합의 기어 비도 본 발명의 기술적 사상 하에서 실시 가능하다.
이하, 도 8 내지 도 13을 참조하여, 제2 방향(X)으로 연장되는 배선들(M1, M3, M5, D7)의 관계에 대해 설명한다.
도 8은 도 1의 배선 중 X방향으로 연장되는 배선들을 별도로 도시한 레이아웃이다. 도 9는 도 8의 Q-Q′ 선을 따라 절단한 단면도이다. 도 10은 도 8의 M1 배선을 별도로 도시한 레이아웃이다. 도 11은 도 8의 M3 배선을 별도로 도시한 레이아웃이다. 도 12는 도 8의 M5 배선을 별도로 도시한 레이아웃이다. 도 13은 도 8의 D7 배선을 별도로 도시한 레이아웃이다.
도 8 내지 도 13을 참조하면, 제2 방향(X)으로 연장되는 배선들(M1, M3, M5, D7)은 제4 배선(M1), 제5 배선(M3), 제6 배선(M5) 및 제7 배선(D7)을 포함할 수 있다.
제4 배선(M1)은 게이트 배선(PC)과 연장되는 방향은 상이하나, 게이트 배선(PC) 상에 배치될 수 있다. 도 9에서는 제2 방향(X)으로 연장되는 배선들(M1, M3, M5, D7)과 제1 방향(Y)으로 연장되는 배선들(PC, M2, M4, D6)간의 높이 관계를 설명하기 위해, 제1 방향(Y)으로 연장되는 배선들(PC, M2, M4, D6)도 개념적으로 도시하였다.
그리고, 마찬가지로 도 8 내지 도 13에서는 배선들(M1, M3, M5, D7) 간의 관계를 보다 용이하게 설명하기 위해, 반도체 장치에 배치되는 다른 구성 요소들(예를 들어, 트랜지스터, 비아, 도전성 컨택 등)을 도시하지 않은 것이나, 예를 들어, 제4 배선(M1)은 제1 트랜지스터의 드레인과 제2 트랜지스터의 소오스을 서로 전기적으로 접속시키는 배선으로 사용될 수 있다.
제5 배선(M3)은 제4 배선(M1) 상에 배치될 수 있다. 그리고, 제5 배선(M3)은 제1 배선(M2)과 연장되는 방향은 상이하나, 제1 배선(M2) 상에 배치될 수 있다. 몇몇 실시예에서, 제5 배선(M3)의 폭은 제4 배선(M1)의 폭보다 좁을 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
제6 배선(M5)은 제5 배선(M3) 상에 배치될 수 있다. 그리고, 제6 배선(M5)은 제2 배선(M4)과 연장되는 방향은 상이하나, 제2 배선(M4) 상에 배치될 수 있다. 몇몇 실시예에서, 제6 배선(M5)의 폭은 제4 배선(M1) 및 제5 배선(M3)의 폭보다 넓을 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
제7 배선(D7)은 제6 배선(M5) 상에 배치될 수 있다. 그리고, 제7 배선(D7)은 제3 배선(D6)과 연장되는 방향은 상이하나, 제3 배선(D6) 상에 배치될 수 있다. 몇몇 실시예에서, 제7 배선(D7)의 폭은 제4 배선(M1), 제5 배선(M3), 및 제6 배선(M5)의 폭보다 넓을 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
제4 배선(M1), 제5 배선(M3), 제6 배선(M5) 및 제7 배선(D7)은 층간 절연막(10)에 의해 서로 절연될 수 있다. 또한, 제4 배선(M1), 제5 배선(M3), 제6 배선(M5) 및 제7 배선(D7)은 각각 게이트 배선(PC), 제1 배선(M2), 제2 배선(M4) 및 제3 배선(D6)과 층간 절연막(10)에 의해 서로 절연될 수 있다.
도 10을 참조하면, 제4 배선(M1)은 제4 피치(P1)만큼 서로 이격되어 제2 방향(X)으로 연장될 수 있다. 제4 배선(M1)은 제1 방향(Y)으로 제4 피치(P1) 만큼 이격되어 나란하게 제2 방향(X)으로 연장될 수 있다.
도 11을 참조하면, 제5 배선(M3)은 제5 피치(P3)만큼 서로 이격되어 제2 방향(X)으로 연장될 수 있다. 제5 배선(M3)은 제1 방향(Y)으로 제5 피치(P3) 만큼 이격되어 나란하게 제2 방향(X)으로 연장될 수 있다.
도 12를 참조하면, 제6 배선(M5)은 제6 피치(P5)만큼 서로 이격되어 제2 방향(X)으로 연장될 수 있다. 제6 배선(M5)은 제1 방향(Y)으로 제6 피치(P5) 만큼 이격되어 나란하게 제2 방향(X)으로 연장될 수 있다.
도 13을 참조하면, 제7 배선(D7)은 제7 피치(P7)만큼 서로 이격되어 제2 방향(X)으로 연장될 수 있다. 제7 배선(D7)은 제1 방향(Y)으로 제7 피치(P7) 만큼 이격되어 나란하게 제2 방향(X)으로 연장될 수 있다.
본 실시예에서, 제4 배선(M1)의 제4 피치(P4)와 제5 배선(M3)의 제5 피치(P3)의 기어 비는 5:4를 만족한다.
또한, 본 실시예에서, 제4 배선(M1)의 제4 피치(P4)와 제5 배선(M3)의 제5 피치(P3)와, 제6 배선(M5)의 제6 피치(P5)의 기어 비는 5:4:6을 만족한다.
또한, 본 실시예에서, 제4 배선(M1)의 제4 피치(P4)와, 제5 배선(M3)의 제5 피치(P3)와, 제6 배선(M5)의 제6 피치(P5)와, 제7 배선(D7)의 제7 피치(P7)의 기어 비는 5:4:6:10을 만족한다.
또한, 본 실시예에서, 제4 배선(M1)의 제4 피치(P4)와, 제6 배선(M5)의 제6 피치(P5)의 기어 비는 5:6을 만족한다.
또한, 본 실시예에서, 제4 배선(M1)의 제4 피치(P4)와, 제6 배선(M5)의 제6 피치(P5)와, 제7 배선(D7)의 제7 피치(P7)의 기어 비는 5: 6:10을 만족한다.
또한, 본 실시예에서, 제4 배선(M1)의 제4 피치(P4)와, 제7 배선(D7)의 기어 비는 5: 10을 만족한다.
또한, 본 실시예에서, 제5 배선(M3)의 제5 피치(P3)와, 제6 배선(M5)의 제6 피치(P5)의 기어 비는 4:6을 만족한다.
또한, 본 실시예에서, 제5 배선(M3)의 제5 피치(P3)와, 제6 배선(M5)의 제6 피치(P5)와, 제7 배선(D7)의 제7 피치(P7)의 기어 비는 4:6:10을 만족한다.
또한, 본 실시예에서, 제6 배선(M5)의 제6 피치(P5)와, 제7 배선(D7)의 제7 피치(P7)의 기어 비는 6:10을 만족한다.
한편, 제4 배선(M1)의 제4 피치(P4)와, 제5 배선(M3)의 제5 피치(P3)와, 제6 배선(M5)의 제6 피치(P5)와, 제7 배선(D7)의 제7 피치(P7)의 기어 비가 5:4:6:10을 만족하는, 이상에서 설명하지 않은 어떠한 조합의 기어 비도 본 발명의 기술적 사상 하에서 실시 가능하다.
도 14 및 도 15는 몇몇 실시예에 따른 반도체 장치의 배선 피치를 결정하는 과정을 도시한 도면들이다.
먼저 도 14를 참조하면, 제1 방향(Y)으로 연장되는, 게이트 배선(PC)의 게이트 피치(GP)와, 제1 배선(M2)의 제1 피치(P2)와, 제2 배선(M4)의 제2 피치(P4)와, 제3 배선(D6)의 제3 피치(P6)의 최적 기어 비를 구하기 위해, 제1 내지 제3 피치(P2, P4, P6)를 변경시켜가면서 n(n은 매우 큰 자연수)회 시뮬레이션을 수행하였다.
구체적으로, 제1 배선(M2)의 제1 피치(P2)를 a1부터 an까지 변경시키고, 제2 배선(M4)의 제2 피치(P4)를 b1부터 bn까지 변경시키고, 제3 배선(D6)의 제3 피치(P6)를 c1부터 cn까지 변경시키면서, 각 케이스에 대해 최소공배수(LCM, M1~Mn)를 구하였다.
각 케이스 별로 계산한 최소공배수(LCM, M1~Mn) 중 가장 작은 최소공배수를 갖는 케이스가 제한된 면적 안에 가장 많은 수의 배선을 배치시킬 수 있는 경우이고, 이 때, 게이트 배선(PC)의 게이트 피치(GP)와, 제1 배선(M2)의 제1 피치(P2)와, 제2 배선(M4)의 제2 피치(P4)와, 제3 배선(D6)의 제3 피치(P6)의 기어 비는 6:4:5:9를 만족한다.
마찬가지로 도 15를 참조하면, 제2 방향(X)으로 연장되는, 제4 배선(M1)의 제4 피치(P4)와, 제5 배선(M3)의 제5 피치(P3)와, 제6 배선(M5)의 제6 피치(P5)와, 제7 배선(D7)의 제7 피치(P7)의 최적 기어 비를 구하기 위해, 제5 내지 제7 피치(P3, P5, P7)를 변경시켜가면서 n회 시뮬레이션을 수행하였다.
구체적으로, 제5 배선(M3)의 제5 피치(P3)를 d1부터 dn까지 변경시키고, 제6 배선(M5)의 제6 피치(P5)를 e1부터 en까지 변경시키고, 제7 배선(D7)의 제7 피치(P7)를 f1부터 fn까지 변경시키면서, 각 케이스에 대해 최소공배수(LCM, L1~Ln)를 구하였다.
각 케이스 별로 계산한 최소공배수(LCM, L1~Ln) 중 가장 작은 최소공배수를 갖는 케이스가 제한된 면적 안에 가장 많은 수의 배선을 배치시킬 수 있는 경우이고, 이 때, 제4 배선(M1)의 제4 피치(P4)와, 제5 배선(M3)의 제5 피치(P3)와, 제6 배선(M5)의 제6 피치(P5)와, 제7 배선(D7)의 제7 피치(P7)의 기어 비는 5:4:6:10을 만족한다.
즉, 반도체 장치 내에, 제1 방향(Y)으로 연장되는 배선들(PC, M2, M4, D6)을, 게이트 배선(PC)의 게이트 피치(GP)와, 제1 배선(M2)의 제1 피치(P2)와, 제2 배선(M4)의 제2 피치(P4)와, 제3 배선(D6)의 제3 피치(P6)의 기어 비가 6:4:5:9를 만족하도록 배치할 경우, 제한된 면적에 최대한 많은 수의 배선들을 배치할 수 있어 반도체 장치의 배선 밀도가 향상될 수 있다.
또한, 반도체 장치 내에, 제2 방향(X)으로 연장되는 배선들(M1, M3, M5, D7)을, 제4 배선(M1)의 제4 피치(P4)와, 제5 배선(M3)의 제5 피치(P3)와, 제6 배선(M5)의 제6 피치(P5)와, 제7 배선(D7)의 제7 피치(P7)의 기어 비가 5:4:6:10을 만족하도록 배치할 경우, 제한된 면적에 최대한 많은 수의 배선들을 배치할 수 있어 반도체 장치의 배선 밀도가 향상될 수 있다.
이상에서는 배선들간의 관계 만을 집중적으로 설명하기 위해, 반도체 장치 내에 배치되는 다른 구성요소들에 대한 도시 및 설명은 생략하였으나, 이하에서는 앞서 설명한 게이트 배선(PC)과 제4 배선(M1)의 실제적인 구현예들에 대해 설명한다. 하지만, 본 발명의 기술적 사상에 따른 실시예들이 이에 제한되는 것은 아니다.
한편, 이하의 도면에서는, 예시적으로, 반도체 장치의 일 예로 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET)를 도시하였으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 나노와이어(nanowire)를 포함하는 트랜지스터, 나노시트(nanosheet)를 포함하는 트랜지스터, 또는 3차원(3D) 트랜지스터를 포함할 수 있음은 물론이다. 또한, 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 16은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃이다. 도 17은 도 16의 A-A를 따라 절단한 단면도이다. 도 18은 도 16의 B-B를 따라 절단한 단면도이다. 도 19는 도 16의 C-C를 따라 절단한 단면도이다. 도 20은 도 16의 D-D를 따라 절단한 단면도이다. 도 21은 도 16의 E-E를 따라 절단한 단면도이다.
도 16 내지 도 21을 참조하면, 몇몇 실시예에 따른 반도체 장치는 기판(100) 상에 형성될 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘 게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 제한되는 것은 아니다.
기판(100)은 제1 활성 영역(AR1) 및 제2 활성 영역(AR2)을 포함할 수 있다. 설명의 편의를 위해, 이하에서, 제1 활성 영역(AR1)은 PFET 영역이고, 제2 활성 영역(AR2)은 NFET 영역인 것으로 설명한다.
몇몇 실시예에서, 제1 활성 영역(AR1)과 제2 활성 영역(AR2)은 소자 분리막(I2)에 의해 분리될 수 있다. 예를 들어, 도 19 내지 도 21에 도시된 것처럼, 소자 분리막(I2)은 제2 방향(X)으로 연장되어 제1 활성 영역(AR1)과 제2 활성 영역(AR2)을 분리할 수 있다.
기판(100) 상에는 복수의 활성 패턴들(F1~F4)이 형성될 수 있다. 예를 들어, 제1 활성 영역(AR1) 상에 제1 및 제2 활성 패턴(F1, F2)이 형성될 수 있고, 제2 활성 영역(AR2) 상에 제3 및 제4 활성 패턴(F3, F4)이 형성될 수 있다. 몇몇 실시예에서, 활성 패턴들(F1~F4)은 각각 기판(100)의 상면으로부터 돌출되는 핀형 패턴을 포함할 수 있다.
제1 내지 제4 활성 패턴(F1~F4)은 서로 이격되어 나란히 연장될 수 있다. 예를 들어, 제1 내지 제4 활성 패턴(F1~F4)은 각각 제2 방향(X)으로 연장될 수 있다. 또한, 제1 내지 제4 활성 패턴(F1~F4)은 제1 방향(Y)을 따라 차례로 배열될 수 있다. 몇몇 실시예에서, 제1 내지 제4 활성 패턴(F1~F4)은 각각 제1 내지 제3 셀 영역(CR1~CR3)에 걸쳐서 형성될 수 있다.
몇몇 실시예에서, 제1 셀 분리막(I1a) 및 제2 셀 분리막(I1b)은 제1 내지 제4 활성 패턴(F1~F4)을 가로지를 수 있다. 제1 셀 분리막(I1a) 및 제2 셀 분리막(I1b)은 제1 내지 제4 활성 패턴(F1~F4)을 가로질러 제1 내지 제3 셀 영역(CR3)을 정의할 수 있다. 예를 들어, 도 17 및 도 18에 도시된 것처럼, 제1 셀 분리막(I1a)은 제1 활성 패턴(F1)을 가로질러 제1 셀 영역(CR1)과 제2 셀 영역(CR2)을 정의할 수 있다. 또한, 제2 셀 분리막(I1b)은 제1 활성 패턴(F1)을 가로질러 제1 셀 영역(CR1)과 제3 셀 영역(CR3)을 정의할 수 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 몇몇 실시예에서, 필드 절연막(105)은 제1 내지 제4 활성 패턴(F1~F4)의 측면의 일부를 둘러쌀 수 있다. 예를 들어, 도 19에 도시된 것처럼, 제1 내지 제4 활성 패턴(F1~F4)의 일부는 필드 절연막(105)보다 위로 돌출될 수 있다.
필드 절연막(105)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN) 또는 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 전극들(G1~G3)은 각각 제1 내지 제4 활성 패턴(F1~F4)과 교차할 수 있다. 몇몇 실시예에서, 게이트 전극들(G1~G3)은 앞서 설명한 게이트 배선(도 4의 PC)에 대응할 수 있다. 또한 다른 몇몇 실시예에서, 상세하게 도시하지는 않았으나, 앞서 설명한 게이트 배선(도 4의 PC)은 게이트 전극들(G1~G3)과 전기적으로 접속된 배선들에 대응될 수 있다.
게이트 전극들(G1~G3)은 각각 게이트 도전막(130)을 포함할 수 있다. 게이트 도전막(130)은 예를 들어, Ti, Ta, W, Al, Co 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 게이트 도전막(130)은 예를 들어, 금속이 아닌 실리콘 또는 실리콘 게르마늄 등을 포함할 수도 있다.
도면에는 게이트 도전막(130)이 단일막인 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 도시된 것과 달리, 게이트 도전막(130)은 복수의 도전성 물질이 적층되어 형성될 수도 있다. 예를 들어, 게이트 도전막(130)은 일함수를 조절하는 일함수 조절막과, 상기 일함수 조절막에 의해 형성된 공간을 채우는 필링 도전막을 포함할 수 있다. 상기 일함수 조절막은 예를 들어, TiN, TaN, TiC, TaC, TiAlC 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 상기 필링 도전막은 예를 들어, W 또는 Al을 포함할 수 있다.
이러한 게이트 도전막(130)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 각각 제1 내지 제4 활성 패턴(F1~F4)과 교차하는 제1 더미 게이트 전극(DG1) 및 제2 더미 게이트 전극(DG2)이 형성될 수 있다. 제1 더미 게이트 전극(DG1)은 제1 셀 영역(CR1)과 제2 셀 영역(CR2) 사이에서 제1 방향(Y)으로 연장될 수 있고, 제2 더미 게이트 전극(DG2)은 제1 셀 영역(CR1)과 제3 셀 영역(CR3) 사이에서 제1 방향(Y)으로 연장될 수 있다.
몇몇 실시예에서, 제1 더미 게이트 전극(DG1)은 제1 셀 분리막(I1a) 상에 형성될 수 있고, 제2 더미 게이트 전극(DG2)은 제2 셀 분리막(I1b) 상에 형성될 수 있다. 몇몇 실시예에서, 제1 더미 게이트 전극(DG1) 및 제2 더미 게이트 전극(DG2)은 생략될 수도 있다. 예를 들어, 제1 셀 분리막(I1a) 및 제2 셀 분리막(I1b)은 제1 더미 게이트 전극(DG1) 및 제2 더미 게이트 전극(DG2)이 차지하는 영역을 채우도록 형성될 수도 있다.
게이트 유전막(120)은 제1 내지 제4 활성 패턴(F1~F4)과 게이트 도전막(130) 사이에 개재될 수 있다. 예를 들어, 게이트 유전막(120)은 게이트 도전막(130)의 측벽 및 바닥면을 따라 연장될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 게이트 유전막(120)은 게이트 도전막(130)의 바닥면을 따라서만 연장될 수도 있다.
몇몇 실시예에서, 게이트 유전막(120)의 일부는 필드 절연막(105)과 게이트 도전막(130) 사이에 개재될 수 있다. 예를 들어, 도 19에 도시된 것처럼, 게이트 유전막(120)은 필드 절연막(105)의 상면을 따라 더 연장될 수 있다.
게이트 유전막(120)은 예를 들어, 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 및 실리콘 산화물보다 유전 상수가 큰 고유전율(high-k) 물질 중 적어도 하나를 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 하프늄 산화물(hafnium oxide)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 스페이서(140)는 기판(100) 및 필드 절연막(105) 상에 형성될 수 있다. 또한, 게이트 스페이서(140)는 게이트 도전막(130)의 양측을 따라 연장될 수 있다. 이에 따라, 게이트 스페이서(140)는 제1 내지 제4 활성 패턴(F1~F4)과 교차할 수 있다. 예를 들어, 게이트 스페이서(140)는 제1 방향(Y)으로 연장될 수 있다.
게이트 스페이서(140)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 캡핑 패턴(150)은 게이트 도전막(130)의 상면을 덮을 수 있다. 예를 들어, 게이트 캡핑 패턴(150)은 게이트 도전막(130)의 상면을 따라 연장될 수 있다. 또한, 게이트 캡핑 패턴(150)은 제1 방향(Y)으로 연장될 수 있다.
제1 소오스/드레인 영역(160)은 제1 활성 영역(AR1) 상에 형성될 수 있다. 예를 들어, 제1 소오스/드레인 영역(160)은 게이트 도전막(130)의 양측 상의 제1 및 제2 활성 패턴(F1, F2) 내에 형성될 수 있다. 그러나, 제1 소오스/드레인 영역(160)은 게이트 도전막(130)과 절연될 수 있다. 예를 들어, 제1 소오스/드레인 영역(160)은 게이트 스페이서(140)에 의해 게이트 도전막(130)으로부터 이격될 수 있다.
제2 소오스/드레인 영역(260)은 제2 활성 영역(AR2) 상에 형성될 수 있다. 예를 들어, 제2 소오스/드레인 영역(260)은 게이트 도전막(130)의 양측 상의 제3 및 제4 활성 패턴(F3, F4) 내에 형성될 수 있다. 그러나, 제2 소오스/드레인 영역(260)은 게이트 도전막(130)과 절연될 수 있다. 예를 들어, 제2 소오스/드레인 영역(260)은 게이트 스페이서(140)에 의해 게이트 도전막(130)으로부터 이격될 수 있다.
제1 소오스/드레인 영역(160) 및 제2 소오스/드레인 영역(260)은 각각 제1 내지 제4 활성 패턴(F1~F4) 내에 형성된 에피택셜층을 포함할 수 있다.
제1 활성 영역(AR1) 내에 형성되는 반도체 장치가 PFET인 경우에, 제1 소오스/드레인 영역(160)은 p형 불순물 또는 p형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, 제1 소오스/드레인 영역(160)은 B, C, In, Ga, 및 Al 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
제2 활성 영역(AR2) 내에 형성되는 반도체 장치가 NFET인 경우에, 제2 소오스/드레인 영역(260)은 n형 불순물 또는 n형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, 제2 소오스/드레인 영역(260)은 P, Sb, As 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 소오스/드레인 영역(160) 및 제2 소오스/드레인 영역(260)은 각각 단일막인 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 소오스/드레인 영역(160) 및 제2 소오스/드레인 영역(260)은 각각 서로 다른 농도의 불순물을 포함하는 다중막으로 형성될 수도 있다.
기판(100) 상에는 복수의 층간 절연막들(110, 210, 310, 410)이 형성될 수 있다. 예를 들어, 기판(100) 상에 차례로 적층되는 제1 내지 제4 층간 절연막(110, 210, 310, 410)이 형성될 수 있다.
몇몇 실시예에서, 제1 층간 절연막(110) 및 제2 층간 절연막(210)은 필드 절연막(105), 제1 소오스/드레인 영역(160), 제2 소오스/드레인 영역(260), 게이트 스페이서(140) 및 게이트 캡핑 패턴(150)을 덮도록 형성될 수 있다. 예를 들어, 제1 층간 절연막(110)은 필드 절연막(105)의 상면, 제1 소오스/드레인 영역(160)의 상면, 제2 소오스/드레인 영역(260)의 상면 및 게이트 스페이서(140)의 측면을 덮을 수 있다. 또한, 예를 들어, 제2 층간 절연막(210)은 게이트 캡핑 패턴(150)의 상면 및 제1 층간 절연막(110)의 상면을 덮을 수 있다.
제1 내지 제4 층간 절연막(110, 210, 310, 410)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율(low-k) 물질 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 복수의 소오스/드레인 콘택들(CA11~CA33)은 제1 층간 절연막(110) 및 제2 층간 절연막(210)을 관통하여 제1 소오스/드레인 영역(160) 및/또는 제2 소오스/드레인 영역(260)과 접속될 수 있다. 예를 들어, 제2, 제4 및 제8 소오스/드레인 콘택(CA12, CA22, CA32)은 제1 소오스/드레인 영역(160)과 접속될 수 있다. 또한, 예를 들어, 제3, 제6 및 제9 소오스/드레인 콘택(CA13, CA23, CA33)은 제2 소오스/드레인 영역(260)과 접속될 수 있다. 몇몇 실시예에서, 제1, 제4 및 제7 소오스/드레인 콘택(CA11, CA21, CA31)은 제1 소오스/드레인 영역(160) 및 제2 소오스/드레인 영역(260)과 모두 접속될 수 있다.
몇몇 실시예에서, 복수의 소오스/드레인 비아들(VA11~VA33)은 제3 층간 절연막(310)을 관통하여 소오스/드레인 콘택들(CA11~CA33)과 접속될 수 있다.
몇몇 실시예에서, 복수의 게이트 비아들(VB1~VB3)은 게이트 캡핑 패턴(150), 제2 층간 절연막(210) 및 제3 층간 절연막(310)을 관통하여 게이트 전극들(G1~G3)과 접속될 수 있다.
몇몇 실시예에서, 복수의 배선 패턴들(M1)은 서로 동일 레벨에 배치될 수 있다. 본 명세서에서, "동일 레벨에 배치"됨은 기판(100)의 상면을 기준으로 동일한 높이에 형성됨을 의미한다. 또한, 본 명세서에서, "동일"이란, 완전히 동일한 것뿐만 아니라 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다.
몇몇 실시예에서, 복수의 배선 패턴들(M1)은 앞서 설명한 제4 배선 패턴(도 10의 M1)에 대응될 수 있다.
예를 들어, 도 16 및 도 17에 도시된 것처럼, 제1 연결 배선(CW1)은 제4 층간 절연막(410) 내에 형성되어 제4 소오스/드레인 비아(VA21) 및 제1 게이트 비아(VB1)와 접속될 수 있다. 또한, 제2 배선(OW)은 제4 층간 절연막(410) 내에 형성되어 제7 소오스/드레인 비아(VA31)와 접속될 수 있다.
예를 들어, 도 16 및 도 18에 도시된 것처럼, 제1 배선(IW)은 제4 층간 절연막(410) 내에 형성되어 제2 게이트 비아(VB2)와 접속될 수 있다. 또한, 제2 연결 배선(CW2)은 제4 층간 절연막(410) 내에 형성되어 제1 소오스/드레인 비아(VA11) 및 제3 게이트 비아(VB3)와 접속될 수 있다.
또한, 몇몇 실시예에서, 복수의 배선 패턴(M1)들은 동일한 제조 공정에 의해 형성될 수 있다.
몇몇 실시예에서, 복수의 배선 패턴(M1)들은 제1 전원 배선(VDD) 및/또는 제2 전원 배선(VSS)과 동일 레벨에 배치될 수 있다.
예를 들어, 도 16 및 도 21에 도시된 것처럼, 제1 전원 배선(VDD)은 제4 층간 절연막(410) 내에 형성되어 제2, 제5, 제8 소오스/드레인 비아(VA12, VA22, VA32)와 접속될 수 있다. 또한, 제2 전원 배선(VSS)은 제4 층간 절연막(410) 내에 형성되어 제3, 제6, 제9 소오스/드레인 비아(VA13, VA23, VA33)와 접속될 수 있다.
또한, 몇몇 실시예에서, 복수의 배선 패턴(M1)들은 제1 전원 배선(VDD) 및/또는 제2 전원 배선(VSS)과 동일 레벨에서 형성될 수 있다.
이에 따라, 추가적인 상위 배선의 사용을 절감하여 파워 손실 및 PnR 리소스 손실이 절감된 반도체 장치가 제공될 수 있다.
몇몇 실시예에서, 소오스/드레인 콘택들(CA11~CA33)은 각각 제1 배리어막(190) 및 제1 필링막(192)을 포함할 수 있다. 제1 배리어막(190)은 제1 소오스/드레인 영역(160)의 상면, 제2 소오스/드레인 영역(260)의 상면, 제1 층간 절연막(110)의 측면 및 제2 층간 절연막(210)의 측면을 따라 연장될 수 있다. 제1 필링막(192)은 제1 배리어막(190)에 의해 형성된 공간을 채울 수 있다.
몇몇 실시예에서, 소오스/드레인 비아들(VA11~VA33)은 각각 제2 배리어막(290) 및 제2 필링막(292)을 포함할 수 있다. 제2 배리어막(290)은 소오스/드레인 콘택들(CA11~CA33)의 상면 및 제3 층간 절연막(310)의 측면을 따라 연장될 수 있다. 제2 필링막(292)은 제2 배리어막(290)에 의해 형성된 공간을 채울 수 있다.
몇몇 실시예에서, 게이트 비아들(VB1~VB3)은 각각 제3 배리어막(390) 및 제3 필링막(392)을 포함할 수 있다. 제3 배리어막(390)은 게이트 전극들()의 상면, 게이트 캡핑 패턴(150)의 측면, 제2 층간 절연막(210)의 측면 및 제3 층간 절연막(310)의 측면을 따라 연장될 수 있다. 제3 필링막(392)은 제3 배리어막(390)에 의해 형성된 공간을 채울 수 있다.
몇몇 실시예에서, 제1 전원 배선(VDD), 제2 전원 배선(VSS) 및 복수의 배선 패턴(M1)들은 각각 제4 배리어막(490) 및 제4 필링막(492)을 포함할 수 있다. 제4 배리어막(490)은 소오스/드레인 비아들(VA11~VA33)의 상면, 게이트 비아들(VB1~VB3)의 상면, 제3 층간 절연막(310)의 상면 및 제4 층간 절연막(410)의 측면을 따라 연장될 수 있다. 제4 필링막(492)은 제4 배리어막(490)에 의해 형성된 공간을 채울 수 있다.
제1 내지 제4 배리어막(490)은 제1 내지 제4 필링막(492)의 확산을 방지하기 위한 금속 또는 금속 질화물을 포함할 수 있다. 예를 들어, 제1 내지 제4 배리어막(490)은 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 니켈(Ni), 코발트(Co), 백금(Pt), 이들의 합금 및 이들의 질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 내지 제4 필링막(492)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 몰리브데늄(Mo), 코발트(Co) 및 이들의 합금 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
소오스/드레인 비아들(VA11~VA33), 게이트 비아들(VB1~VB3), 제1 전원 배선(VDD), 제2 전원 배선(VSS) 및 배선 패턴(M1)들은 예를 들어, 싱글 다마신(single damascene) 공정에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 소오스/드레인 비아들(VA11~VA33), 게이트 비아들(VB1~VB3), 제1 전원 배선(VDD), 제2 전원 배선(VSS) 및 배선 패턴(M1)들은 예를 들어, 듀얼 다마신(dual damascene) 공정 또는 다른 배선 공정에 의해 형성될 수도 있음은 물론이다.
이하 도 22 및 도 23을 참조하여 앞서 설명한 게이트 배선(PC)과 제4 배선(M1)의 실제적인 다른 구현예에 대해 설명한다. 앞서, 도 16 내지 도 21을 참조하여 설명한 내용과 중복되는 부분은 간략히 설명하거나 생략한다.
도 22 및 도 23은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도들이다.
도 22는 도 16의 A-A를 따라서 절단한 단면도이고, 도 23은 도 16의 C-C를 따라서 절단한 단면도이다.
도 22 및 도 23을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제1 내지 제4 활성 패턴(F1~F4)은 각각 복수의 와이어 패턴들(114, 116, 118)을 포함한다.
예를 들어, 제1 내지 제4 활성 패턴(F1~F4)은 각각 기판(100) 상에 차례로 적층되며, 서로 이격되는 제1 내지 제3 와이어 패턴(114, 116, 118)을 포함할 수 있다. 예를 들어, 제1 와이어 패턴(114)의 기판(100)으로부터 제3 방향(Z)으로 이격될 수 있고, 제2 와이어 패턴(116)의 제1 와이어 패턴(114)으로부터 제3 방향(Z)으로 이격될 수 있고, 제3 와이어 패턴(118)은 제2 와이어 패턴(116)으로부터 제3 방향(Z)으로 이격될 수 있다.
제1 내지 제3 와이어 패턴(114, 116, 118)은 각각 제2 방향(X)으로 연장될 수 있다. 또한, 제1 내지 제3 와이어 패턴(114, 116, 118)은 각각 제1 내지 제3 게이트 전극(G1~G3)을 관통할 수 있다. 이에 따라, 도 9에 도시된 것처럼, 제1 내지 제3 게이트 전극(G1~G3)은 제1 내지 제3 와이어 패턴(114, 116, 118)의 외면을 각각 둘러쌀 수 있다.
도 23에서, 제1 내지 제3 와이어 패턴(114, 116, 118)의 단면은 각각 직사각형인 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 제1 내지 제3 와이어 패턴(114, 116, 118)의 단면은 각각 다른 다각형 또는 원형일 수도 있다.
몇몇 실시예에서, 제1 내지 제4 활성 패턴(F1~F4)은 각각 기판(100)의 상면으로부터 돌출되어 제2 방향(X)으로 연장되는 핀형 패턴(112)을 더 포함할 수 있다. 핀형 패턴(112)은 예를 들어, 제1 와이어 패턴(114) 아래에 배치될 수 있다.
도 24는 몇몇 실시예에 따른 반도체 장치의 레이아웃 디자인을 수행하기 위한 컴퓨터 시스템의 블록도이다.
도 24를 참조하면, 컴퓨터 시스템은 CPU(11), 워킹 메모리(30), 입출력 장치(50), 및 보조 기억 장치(70)를 포함할 수 있다. 여기서, 도시된 컴퓨터 시스템은 몇몇 실시예에 따른 반도체 장치의 레이아웃 디자인을 위한 전용 장치로 제공될 수 있다. 몇몇 실시예에서, 컴퓨터 시스템은 다양한 디자인 및 검증 시뮬레이션 프로그램을 구비할 수도 있다.
CPU(11)는 컴퓨터 시스템에서 수행될 소프트웨어(응용 프로그램, 운영 체제, 장치 드라이버들)를 실행할 수 있다. CPU(11)는 워킹 메모리(30)에 로드되는 운영 체제를 실행할 수 있다. CPU(11)는 상기 운영 체제 기반에서 구동될 다양한 응용 프로그램들(Application Program)을 실행할 수 있다. 예를 들어, CPU(11)는 워킹 메모리(30)에 로드된 레이아웃 디자인 툴(32), 배치 및 라우팅 툴(34) 및/또는 OPC 툴(36)을 실행할 수 있다.
워킹 메모리(30)에는 운영 체제나 응용 프로그램들이 로드될 수 있다. 컴퓨터 시스템의 부팅 시에 보조 기억 장치(70)에 저장된 운영 체제 이미지(미도시)가 부팅 시퀀스에 의거하여 워킹 메모리(30)로 로드될 수 있다. 운영 체제에 의해서 컴퓨터 시스템의 제반 입출력 동작들이 지원될 수 있다.
몇몇 실시예에 따른 반도체 장치의 레이아웃 디자인을 위한 레이아웃 디자인 툴(32)이 보조 기억 장치(70)로부터 워킹 메모리(30)에 로드될 수 있다. 이어서, 설계된 표준 셀들을 배치하고, 배치된 표준 셀들 내의 내부 배선 패턴을 재정렬하고, 배치된 표준 셀들을 라우팅하는 배치 및 라우팅 툴(34)이 보조 기억 장치(70)로부터 워킹 메모리(30)에 로드될 수 있다.
이처럼 배치된 표준 셀들 내의 내부 배선 패턴이 배치되거나 재정렬될 때, 앞서 설명한 배선 패턴들의 피치 간의 기어 비가 적용될 수 있다.
구체적으로, 표준 셀들 내에서, 제1 방향(Y)으로 연장되는 게이트 배선(PC)의 게이트 피치(GP)와, 제1 배선(M2)의 제1 피치(P2)와, 제2 배선(M4)의 제2 피치(P4)와, 제3 배선(D6)의 제3 피치(P6)의 기어 비가 6:4:5:9를 만족하도록 배선 패턴들이 배치되거나 재정렬될 수 있다. 또한, 표준 셀들 내에서, 제2 방향(X)으로 연장되는 제4 배선(M1)의 제4 피치(P4)와, 제5 배선(M3)의 제5 피치(P3)와, 제6 배선(M5)의 제6 피치(P5)와, 제7 배선(D7)의 제7 피치(P7)의 기어 비가 5:4:6:10을 만족하도록 배선 패턴들이 배치되거나 재정렬될 수 있다.
이어서, 설계된 레이아웃 데이터에 대한 광 근접 보정(Optical Proximity Correction: OPC)을 수행하는 OPC 툴(36)이 보조 기억 장치(70)로부터 워킹 메모리(30)에 로드될 수 있다.
입출력 장치(50)는 사용자 인터페이스 장치들로부터의 사용자 입력 및 출력을 제어할 수 있다. 예를 들어, 입출력 장치(50)는 키보드나 모니터를 구비하여 사용자로부터 정보를 입력받을 수 있다. 입출력 장치(50)를 이용하여, 사용자는 조정된 동작 특성을 요구하는 반도체 영역이나 데이터 경로들에 대한 정보를 입력받을 수 있다. 또한, 입출력 장치(50)를 통해, OPC 툴(36)의 처리 과정 및 처리 결과 등이 표시될 수 있다.
보조 기억 장치(70)는 컴퓨터 시스템의 저장 매체(Storage Medium)로서 제공될 수 있다. 보조 기억 장치(70)는 응용 프로그램들(Application Program), 운영 체제 이미지 및 각종 데이터를 저장할 수 있다.
시스템 인터커넥터(90)는 컴퓨터 시스템의 내부에서 네트워크를 제공하기 위한 시스템 버스(System Bus)일 수 있다. 시스템 인터커넥터(90)를 통해, CPU(11), 워킹 메모리(30), 입출력 장치(50), 및 보조 기억 장치(70)가 전기적으로 연결되고 데이터가 상호 교환될 수 있다.
도 25는 몇몇 실시예에 따른 반도체 장치의 레이아웃 디자인 방법 및 제조 방법을 설명하기 위한 순서도이다.
도 25를 참조하면, 도 24를 이용하여 설명한 컴퓨터 시스템을 이용하여 반도체 집적 회로의 상위 수준 설계(High Level Design)가 수행될 수 있다(S10). 상위 수준 설계란, 설계 대상 집적회로를 컴퓨터 언어의 상위 언어로 기술하는 것을 의미할 수 있다. 예를 들어, C언어와 같은 상위 언어가 상위 수준 설계에 사용될 수 있다. 상위 수준 설계에 의해서 설계된 회로들은 레지스터 전송 레벨(Register Transfer Level: RTL) 코딩이나 시뮬레이션에 의해서 보다 구체적으로 표현될 수 있다. 이어서, 레지스터 전송 레벨 코딩에 의해 생성된 코드는 넷리스트(Netlist)로 변환되어 전체 반도체 소자로 합성될 수 있다. 합성된 스키매틱 회로는 시뮬레이션 툴에 의해서 검증되고, 검증 결과에 따라 조정 과정이 동반될 수 있다.
이어서, 논리적으로 완성된 반도체 접적 회로를 실리콘 기판 위에 구현하기 위한 레이아웃 디자인이 수행될 수 있다(S20). 예를 들어, 상위 수준 설계에서 합성된 스키매틱 회로 또는 그에 대응하는 넷리스트를 참조하여, 레이아웃 디자인이 수행될 수 있다. 레이아웃 디자인은 규정된 디자인 룰에 따라 셀 라이브러리(Cell Library)에서 제공되는 다양한 표준 셀들을 배치(Place)하고 연결하는 라우팅(Routing) 절차를 포함할 수 있다.
레이아웃은 실제로 실리콘 기판 상에 형성될 트랜지스터 및 금속 배선들을 구성하기 위한 패턴의 형태나 사이즈를 정의하는 절차일 수 있다. 예를 들면, 인버터 회로를 실제로 실리콘 기판 상에 형성시키기 위하여, PFET, NFET, P-WELL, N-WELL, 게이트 전극, 및 이들 상에 배치될 배선 패턴들과 같은 레이아웃 패턴들이 적절하게 배치할 수 있다.
이처럼 레이아웃 패턴들이 배치될 때, 앞서 설명한 배선 패턴들의 피치 간의 기어 비가 적용될 수 있다.
구체적으로, 제1 방향(Y)으로 연장되는 게이트 배선(PC)의 게이트 피치(GP)와, 제1 배선(M2)의 제1 피치(P2)와, 제2 배선(M4)의 제2 피치(P4)와, 제3 배선(D6)의 제3 피치(P6)의 기어 비가 6:4:5:9를 만족하도록 레이아웃 패턴들이 배치될 수 있다. 또한, 제2 방향(X)으로 연장되는 제4 배선(M1)의 제4 피치(P4)와, 제5 배선(M3)의 제5 피치(P3)와, 제6 배선(M5)의 제6 피치(P5)와, 제7 배선(D7)의 제7 피치(P7)의 기어 비가 5:4:6:10을 만족하도록 레이아웃 패턴들이 배치될 수 있다.
이어서, 선택 및 배치된 표준 셀들에 대한 라우팅이 수행될 수 있다. 구체적으로, 배치된 표준 셀들 상에 상위 배선들(라우팅 패턴들)이 배치될 수 있다. 라우팅을 수행함으로써 배치된 표준 셀들을 설계에 맞게 서로 연결시킬 수 있다.
라우팅 이후에는 디자인 룰에 위배되는 부분이 존재하는지 레이아웃에 대한 검증이 수행될 수 있다. 검증하는 항목에는, DRC(Design Rule Check), ERC(Electronical Rule Check), 및 LVS(Layout vs Schematic) 등이 포함될 수 있다.
이어서, 광 근접 보정(Optical Proximity Correction: OPC) 절차가 수행될 수 있다(S30). 포토리소그래피 공정을 이용하여, 레이아웃 디자인을 통해 제공된 레이아웃 패턴들을 실리콘 기판 상에 구현할 수 있다. 이때, 광 근접 보정은 포토리소그래피 공정에서 발생할 수 있는 왜곡 현상을 보정하기 위한 기술일 수 있다.
이어서, 광 근접 보정에 의해 변경된 레이아웃에 기초하여 포토마스크(Photomask)가 제작될 수 있다(S40). 포토마스크는 예를 들어, 유리 기판 위에 도포된 크롬 막을 이용하여 레이아웃 패턴들을 묘사하는 방식으로 제작될 수 있다.
이어서, 생성된 포토마스크를 이용하여 반도체 소자가 제조될 수 있다(S50). 포토마스크를 사용한 반도체 소자의 제조 공정에서는 다양한 방식의 노광 및 식각 공정들이 반복될 수 있다. 이러한 공정들을 통해서 실리콘 기판 상에 레이아웃 디자인 시에 구성된 패턴들의 형태가 순차적으로 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
PC, M1~M5, D6~D7: 배선

Claims (20)

  1. 제1 방향으로 연장되는 복수의 배선; 및
    상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 배선을 포함하되,
    상기 제1 방향으로 연장되는 복수의 배선은,
    상기 제2 방향으로 게이트 피치(pitch)만큼 서로 이격되어 배치된 게이트 배선과,
    상기 게이트 배선 상에, 상기 제2 방향으로 제1 피치만큼 서로 이격되어 배치된 제1 배선과,
    상기 제1 배선 상에, 상기 제2 방향으로 제2 피치만큼 서로 이격되어 배치된 제2 배선과,
    상기 제2 배선 상에, 상기 제2 방향으로 제3 피치만큼 서로 이격되어 배치된 제3 배선을 포함하고,
    상기 게이트 피치와, 상기 제2 피치 간의 비(ratio)는 6:5를 만족하는 반도체 장치.
  2. 제1항에 있어서,
    상기 게이트 피치와, 상기 제1 피치와, 상기 제2 피치 간의 비는 6:4:5를 만족하는 반도체 장치.
  3. 제2항에 있어서,
    상기 게이트 피치와, 상기 제1 피치와, 상기 제2 피치와, 상기 제3 피치 간의 비는 6:4:5:9를 만족하는 반도체 장치.
  4. 제1항에 있어서,
    상기 게이트 피치와, 상기 제2 피치와, 상기 제3 피치 간의 비는 6:5:9를 만족하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제2 방향으로 연장되는 복수의 배선은,
    상기 제1 방향으로 제4 피치만큼 서로 이격되어 배치된 제4 배선과,
    상기 제4 배선 상에, 상기 제1 방향으로 제5 피치만큼 서로 이격되어 배치된 제5 배선을 포함하고,
    상기 제4 배선은, 상기 게이트 배선 상부에 배치되고, 상기 제1 배선 하부에 배치되고,
    상기 제5 배선은, 상기 제1 배선 상부에 배치되고, 상기 제2 배선 하부에 배치되고,
    상기 제4 피치와, 상기 제5 피치 간의 비는 5:4를 만족하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제2 방향으로 연장되는 복수의 배선은,
    상기 제5 배선 상에, 상기 제1 방향으로 제6 피치만큼 서로 이격되어 배치된 제6 배선을 더 포함하고,
    상기 제6 배선은, 상기 제2 배선 상부에 배치되고, 상기 제3 배선 하부에 배치되고,
    상기 제4 피치와, 상기 제5 피치와, 상기 제6 피치 간의 비는 5:4:6을 만족하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제2 방향으로 연장되는 복수의 배선은,
    상기 제6 배선 상에, 상기 제1 방향으로 제7 피치만큼 서로 이격되어 배치된 제7 배선을 더 포함하고,
    상기 제7 배선은, 상기 제3 배선 상에 배치되고,
    상기 제4 피치와, 상기 제5 피치와, 상기 제6 피치와, 상기 제7 피치 간의 비는 5:4:6:10을 만족하는 반도체 장치.
  8. 제1항에 있어서,
    상기 제2 방향으로 연장되는 복수의 배선은,
    상기 제1 방향으로 제4 피치만큼 서로 이격되어 배치된 제4 배선과,
    상기 제4 배선 상에, 상기 제1 방향으로 제5 피치만큼 서로 이격되어 배치된 제5 배선과,
    상기 제5 배선 상에, 상기 제1 방향으로 제6 피치만큼 서로 이격되어 배치된 제6 배선을 포함하고,
    상기 제4 배선은, 상기 게이트 배선 상부에 배치되고, 상기 제1 배선 하부에 배치되고,
    상기 제5 배선은, 상기 제1 배선 상부에 배치되고, 상기 제2 배선 하부에 배치되고,
    상기 제6 배선은, 상기 제2 배선 상부에 배치되고, 상기 제3 배선 하부에 배치되고,
    상기 제5 피치와, 상기 제6 피치 간의 비는 4:6을 만족하는 반도체 장치.
  9. 제8항에 있어서,
    상기 제2 방향으로 연장되는 복수의 배선은,
    상기 제6 배선 상에, 상기 제1 방향으로 제7 피치만큼 서로 이격되어 배치된 제7 배선을 더 포함하고,
    상기 제7 배선은, 상기 제3 배선 상에 배치되고,
    상기 제5 피치와, 상기 제6 피치와, 상기 제7 피치 간의 비는 4:6:10을 만족하는 반도체 장치.
  10. 제1항에 있어서,
    상기 제2 방향으로 연장되는 복수의 배선은,
    상기 제1 방향으로 제4 피치만큼 서로 이격되어 배치된 제4 배선과,
    상기 제4 배선 상에, 상기 제1 방향으로 제5 피치만큼 서로 이격되어 배치된 제5 배선과,
    상기 제5 배선 상에, 상기 제1 방향으로 제6 피치만큼 서로 이격되어 배치된 제6 배선과,
    상기 제6 배선 상에, 상기 제1 방향으로 제7 피치만큼 서로 이격되어 배치된 제7 배선을 포함하고,
    상기 제4 배선은, 상기 게이트 배선 상부에 배치되고, 상기 제1 배선 하부에 배치되고,
    상기 제5 배선은, 상기 제1 배선 상부에 배치되고, 상기 제2 배선 하부에 배치되고,
    상기 제6 배선은, 상기 제2 배선 상부에 배치되고, 상기 제3 배선 하부에 배치되고,
    상기 제7 배선은, 상기 제3 배선 상에 배치되고,
    상기 제6 피치와, 상기 제7 피치 간의 비는 6:10을 만족하는 반도체 장치.
  11. 제1 방향으로 연장되는 복수의 배선; 및
    상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 배선을 포함하되,
    상기 제2 방향으로 연장되는 복수의 배선은,
    상기 제1 방향으로 제4 피치만큼 서로 이격되어 배치된 제4 배선과,
    상기 제4 배선 상에, 상기 제1 방향으로 제5 피치만큼 서로 이격되어 배치된 제5 배선과,
    상기 제5 배선 상에, 상기 제1 방향으로 제6 피치만큼 서로 이격되어 배치된 제6 배선과,
    상기 제6 배선 상에, 상기 제1 방향으로 제7 피치만큼 서로 이격되어 배치된 제7 배선을 포함하고,
    상기 제4 피치와, 상기 제5 피치 간의 비는 5:4를 만족하는 반도체 장치.
  12. 제11항에 있어서,
    상기 제4 피치와, 상기 제5 피치와, 상기 제6 피치 간의 비는 5:4:6을 만족하는 반도체 장치.
  13. 제12항에 있어서,
    상기 제4 피치와, 상기 제5 피치와, 상기 제6 피치와, 제7 피치 간의 비는 5:4:6:10을 만족하는 반도체 장치.
  14. 제11항에 있어서,
    상기 제4 피치와, 상기 제5 피치와, 상기 제7 피치 간의 비는 5:4:10을 만족하는 반도체 장치.
  15. 제11항에 있어서,
    상기 제1 방향으로 연장되는 복수의 배선은,
    상기 제2 방향으로 게이트 피치만큼 서로 이격되어 배치된 게이트 배선과,
    상기 게이트 배선 상에, 상기 제2 방향으로 제1 피치만큼 서로 이격되어 배치된 제1 배선을 포함하고,
    상기 게이트 배선은, 상기 제4 배선 하부에 배치되고,
    상기 제1 배선은, 상기 제4 배선 상부에 배치되고, 상기 제5 배선 하부에 배치되고,
    상기 게이트 피치와, 상기 제1 피치 간의 비는 6:4를 만족하는 반도체 장치.
  16. 제15항에 있어서,
    상기 제1 방향으로 연장되는 복수의 배선은,
    상기 제1 배선 상에, 상기 제2 방향으로 제2 피치만큼 서로 이격되어 배치된 제2 배선을 더 포함하고,
    상기 제2 배선은, 상기 제5 배선 상부에 배치되고, 상기 제6 배선 하부에 배치되고,
    상기 게이트 피치와, 상기 제1 피치와, 상기 제2 피치 간의 비는 6:4:5를 만족하는 반도체 장치.
  17. 제16항에 있어서,
    상기 제1 방향으로 연장되는 복수의 배선은,
    상기 제2 배선 상에, 상기 제2 방향으로 제3 피치만큼 서로 이격되어 배치된 제3 배선을 더 포함하고,
    상기 제3 배선은, 상기 제6 배선 상에 배치되고, 상기 제7 배선 하부에 배치되고,
    상기 게이트 피치와, 상기 제1 피치와, 상기 제2 피치와, 상기 제3 피치 간의 비는 6:4:5:9를 만족하는 반도체 장치.
  18. 제11항에 있어서,
    상기 제1 방향으로 연장되는 복수의 배선은,
    상기 제2 방향으로 게이트 피치만큼 서로 이격되어 배치된 게이트 배선과,
    상기 게이트 배선 상에, 상기 제2 방향으로 제1 피치만큼 서로 이격되어 배치된 제1 배선과,
    상기 제1 배선 상에, 상기 제2 방향으로 제2 피치만큼 서로 이격되어 배치된 제2 배선을 포함하고,
    상기 게이트 배선은, 상기 제4 배선 하부에 배치되고,
    상기 제1 배선은, 상기 제4 배선 상부에 배치되고, 상기 제5 배선 하부에 배치되고,
    상기 제2 배선은, 상기 제5 배선 상부에 배치되고, 상기 제6 배선 하부에 배치되고,
    상기 제1 피치와, 상기 제2 피치 간의 비는 4:5를 만족하는 반도체 장치.
  19. 제18항에 있어서,
    상기 제1 방향으로 연장되는 복수의 배선은,
    상기 제2 배선 상에, 상기 제2 방향으로 제3 피치만큼 서로 이격되어 배치된 제3 배선을 더 포함하고,
    상기 제3 배선은, 상기 제6 배선 상에 배치되고, 상기 제7 배선 하부에 배치되고,
    상기 제1 피치와, 상기 제2 피치와, 상기 제3 피치 간의 비는 4:5:9를 만족하는 반도체 장치.
  20. 제1 방향으로 연장되는 복수의 배선; 및
    상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 배선을 포함하되,
    상기 제1 방향으로 연장되는 복수의 배선은,
    상기 제2 방향으로 게이트 피치만큼 서로 이격되어 배치된 게이트 배선과,
    상기 게이트 배선 상에, 상기 제2 방향으로 제1 피치만큼 서로 이격되어 배치된 제1 배선을 포함하고,
    상기 제2 방향으로 연장되는 복수의 배선은,
    상기 게이트 배선 상부 및 상기 제1 배선 하부에 배치되고, 상기 제1 방향으로 제4 피치만큼 서로 이격되어 배치된 제4 배선과,
    상기 제1 배선 상부에 배치되고, 상기 제1 방향으로 제5 피치만큼 서로 이격되어 배치된 제5 배선을 포함하고,
    상기 게이트 피치와 상기 제1 피치의 비는 6:4를 만족하고,
    상기 제4 피치와 상기 제5 피치의 비는 5:4를 만족하는 반도체 장치.
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