KR20210138995A - 표준 셀을 포함하는 집적 회로, 및 이를 제조하기 위한 방법 - Google Patents

표준 셀을 포함하는 집적 회로, 및 이를 제조하기 위한 방법 Download PDF

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KR20210138995A
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강희원
김민수
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Abstract

제1 도전형 불순물로 도핑된 웰을 포함하는 기판, 웰 상에 기판과 수평 방향인 제1 방향으로 연장된 제1 소자 영역, 웰 내부에서 제1 방향으로 연장되는 제1 분리 트랜치, 제1 분리 트랜치 내부에 배치되고 전원 전압이 인가되도록 형성된 제1 파워 레일, 제1 파워 레일 및 웰 사이에 배치되어 제1 파워 레일로부터 전원 전압을 웰로 전송하고, 제1 도전형 불순물로 도핑된 제1 도핑 영역을 포함한다.

Description

표준 셀을 포함하는 집적 회로, 및 이를 제조하기 위한 방법{INTEGRATED CIRCUIT INCLUDING STANDARD CELLS, AND METHOD FOR FABRICATING THE SAME}
본 개시의 기술적 사상은 집적 회로에 관한 것이며, 더욱 상세하게는, 표준 셀을 포함하는 집적 회로, 및 이를 제조하기 위한 방법에 관한 것이다.
최근 집적 회로의 구성이 복잡해지고, 반도체 제조 공정이 극도로 미세화됨에 따라서, 집적 회로에 많은 수의 반도체 소자가 집적되고 있다. 집적 회로에서 소자의 게이트 길이(length)가 점점 감소되고, 반도체 소자들을 연결하는 배선의 폭도 함께 감소되고 있다. 배선의 단면적이 감소됨에 따라 배선의 저항이 증가하고 일레트로마이그레이션(electromigration, EM)이 발생되는 문제가 있다. 일레트로마이그레이션에 의해 배선이 개방(open)되거나, 서로 다른 배선이 단락(short)되는 문제가 발생될 수 있다.
본 개시의 기술적 사상이 해결하고자 하는 과제는 파워 레일의 저항 특성 및 EM 특성이 개선된 표준 셀을 포함하는 집적 회로 및 이를 제조하기 위한 방법을 제공하는 데에 있다.
본 개시의 기술적 사상에 따른 집적 회로는, 제1 도전형 불순물로 도핑된 웰을 포함하는 기판, 웰 상에 기판과 수평 방향인 제1 방향으로 연장된 제1 소자 영역, 웰 내부에서 제1 방향으로 연장되는 제1 분리 트랜치, 제1 분리 트랜치 내부에 배치되고 전원 전압이 인가되도록 형성된 제1 파워 레일, 제1 파워 레일 및 웰 사이에 배치되어 제1 파워 레일로부터 전원 전압을 웰로 전송하고, 제1 도전형 불순물로 도핑된 제1 도핑 영역을 포함할 수 있다.
본 개시의 기술적 사상에 따른 집적 회로는, 기판 상에 제1 방향으로 연장되고 서로 이격되는 제1 소자 영역 및 제2 소자 영역을 포함하는 제1 표준 셀, 제1 표준 셀의 제2 방향의 바운더리에 형성된 제1 분리 트랜치, 제1 표준 셀의 제2 방향의 역방향의 바운더리에 형성된 제2 분리 트랜치, 제1 분리 트랜치 내부에 형성된 제1 파워 레일, 제2 분리 트랜치 내부에 형성된 제2 파워 레일을 포함하고, 제1 파워 레일 및 제2 파워 레일은 제1 표준 셀의 기판과 전기적으로 연결될 수 있다.
본 개시의 기술적 사상에 따른 집적 회로는, 제1 도전형 불순물로 도핑된 웰이 형성된 기판을 포함하는 표준 셀, 제1 방향으로 연장되고 표준 셀의 제2 방향의 바운더리에 형성되는 제1 분리 트랜치, 제1 방향으로 연장되고 표준 셀의 제2 방향의 역방향의 바운더리에 형성되는 제2 분리 트랜치, 제1 분리 트랜치 내부에 배치되는 제1 파워 레일, 제2 분리 트랜치 내부에 배치되는 제2 파워 레일, 제1 파워 레일의 하부 및 웰과 접하는 제1 도핑 영역, 및 제2 파워 레일 및 기판과 접하는 제2 도핑 영역을 포함하고, 표준 셀은 웰 상에서 제1 방향으로 연장되고 제1 도전형 불순물로 도핑된 제1 소자 영역, 기판 상에서 제1 방향으로 연장되고 제2 도전형 불순물로 도핑된 제2 소자 영역, 제1 방향과 수직한 제2 방향으로 연장되고 제1 방향으로 서로 이격되는 복수의 게이트 라인들을 더 포함할 수 있다.
본 개시의 예시적 실시 예에 따른 표준 셀은 상대적으로 넓은 폭의 파워 레일을 포함할 수 있고, 이에 따라 파워 레일의 저항 특성 및 EM 특성이 개선된 표준 셀을 포함하는 집적 회로가 제공될 수 있다.
또한, 본 개시의 예시적 실시 예에 따른 표준 셀은 파워 레일에 접하는 도핑 영역을 통해 기판 및 웰 영역으로 전압을 제공할 수 있으므로 타이 셀의 기능을 함께 수행할 수 있고, 이에 따라 별도의 타이 셀을 추가 배치 하지 않아 면적이 감소된 집적 회로가 제공될 수 있다.
본 개시의 예시적 실시 예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 본 개시의 예시적 실시 예들에 대한 기재로부터 본 개시의 예시적 실시 예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시 예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시 예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
본 명세서에 첨부된 도면들은 도해의 편의를 위하여 스케일에 맞지 아니할 수 있고, 구성요소들을 과장하거나 축소하여 도시할 수 있다.
도 1은 본 개시의 예시적 실시 예에 따른 집적 회로의 일부를 개략적으로 나타내는 도면이다.
도 2는 본 개시의 예시적 실시 예들에 따른 집적 회로에 포함되는 표준 셀의 레이아웃을 나타내는 도면이다.
도 3a, 도 3b, 도4 및 도 5는 본 개시의 예시적 실시 예들에 따른 집적 회로에 포함된 표준 셀의 단면도이다.
도 6은 본 개시의 예시적 실시 예들에 따른 집적 회로에 포함되는 표준 셀의 레이아웃을 나타내는 도면이다.
도 7a 및 도 7b는 본 개시의 예시적 실시 예들에 따른 집적 회로에 포함된 표준 셀의 단면도이다.
도 8은 본 개시의 예시적 실시 예들에 따른 집적 회로에 포함되는 표준 셀의 레이아웃을 나타내는 도면이다.
도 9a 및 도 9b는 본 개시의 예시적 실시 예들에 따른 집적 회로에 포함된 표준 셀의 단면도이다.
도 10은 본 개시의 예시적 실시 예에 따른 집적 회로의 일부를 개략적으로 나타내는 도면이다.
도 11은 본 개시의 예시적 실시 예들에 따른 집적 회로에 포함되는 표준 셀의 레이아웃을 나타내는 도면이다.
도 12는 본 개시의 예시적 실시 예들에 따른 집적 회로에 포함된 표준 셀의 단면도로서, 도 11의 D-D'의 단면으로 자른 단면도이다.
도 13은 본 개시의 예시적 실시 예에 따라 집적 회로를 제조하기 위한 방법을 나타내는 순서도이다.
도 14는 본 개시의 예시적 실시 예들에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 1은 본 개시의 예시적 실시 예에 따른 집적 회로(10)의 일부를 개략적으로 나타내는 도면이다. 도 1은 복수의 표준 셀들을 포함하는 집적 회로(10)의 레이아웃을 X축 및 Y축으로 이루어진 평면에서 나타내는 평면도이다.
도 1을 참조하면, 표준 셀(standard cell)은 집적 회로(10)에 포함되는 레이아웃의 단위로서, 집적 회로(10)는 복수의 다양한 표준 셀들을 포함할 수 있다. 예를 들어, 집적 회로(10)는 로직 셀, 필러 셀, 타이 셀 및 로직-타이 셀 중 적어도 하나를 포함할 수 있다. 표준 셀들은 미리 정해진 규격을 준수하는 구조를 가질 수 있고, 복수의 행들에 정렬되어 배치될 수 있다.
집적 회로(10)는 표준 셀들이 배치된 행들의 경계에서 X축 방향으로 연장되는 파워 레일들(PR)을 포함할 수 있다. 예를 들어, 파워 레일들(PR) 각각은 양의 전원 전압이 인가되거나, 접지 전압(또는 음의 전원 전압)이 인가될 수 있다. 파워 레일들(PR)은, 표준 셀들을 서로 전기적으로 분리하기 위해 X축 방향으로 연장되도록 형성되는 분리 트랜치(예를 들어, 도 3의 DT)의 내부에 형성될 수 있다. 즉, FEOL(Front End Of Line) 공정에 따라 파워 레일들(PR)이 형성될 수 있다. 따라서, 본 개시에 따른 집적 회로(10)는 표준 셀에 형성되는 반도체 소자들을 형성하는 패턴의 폭이 점차 감소하더라도, 분리 트랜치에 형성되는 파워 레일들(PR)의 폭은 상대적으로 넓게 형성하는 것이 가능하다. 집적 회로(10)는 파워 레일들(PR)의 저항이 증가하는 것이 방지될 수 있고, 일레트로마이그레이션(electromigration, EM)이 발생하는 것이 방지될 수 있다.
예시적인 실시 예에서, 집적 회로(10)는 로직-타이 셀 및 필러 셀을 포함할 수 있다. 로직-타이 셀은 로직 셀의 기능을 수행함과 동시에 타이 셀의 기능을 수행하는 표준 셀일 수 있다. 타이 셀은 기판 또는 웰 영역에 전압을 인가하기 위해 추가로 배치되는 셀을 의미할 수 있다.
필러 셀은 로직-타이 셀과 X축 방향으로 인접하게 배치되거나 X축 방향의 역방향으로 인접하게 배치될 수 있다. 필러 셀은 로직-타이 셀과 인접하게 배치됨으로써, 로직-타이 셀로 제공되거나 로직-타이 셀로부터 출력되는 신호들의 라우팅을 제공할 수 있다. 또한, 필러 셀은 로직 셀들은 배치한 후 남은 공간을 채우기 위해 사용되는 셀일 수 있다.
예를 들어, 로직-타이 셀은 파워 레일들(PR)에 접하는 도핑 영역을 통해 기판(예를 들어, 도 3의 기판(P-SUB) 또는 기판에 형성된 웰 영역(예를 들어, 도 3의 N웰(N-well))에 전압을 제공할 수 있다. 따라서, 로직-타일 셀은 로직-타이 셀에 형성되는 다양한 트랜지스터들에 의해 로직 셀의 기능을 수행함과 동시에 타이 셀의 기능을 수행할 수 있다. 본 개시의 예시적 실시 예에 따른 집적 회로(10)는 로직-타이 셀을 포함함으로써, 기판 또는 웰 영역에 전압을 인가하기 위해 추가로 배치되는 타이 셀의 수를 감소시킬 수 있다. 따라서, 집적 회로(10)의 전체 면적이 감소될 수 있다.
예시적인 실시 예에서, 파워 레일들(PR)은, 파워 레일들(PR)이 형성된 기판(예를 들어, 도 3a의 기판(P-SUB)의 Z축 방향으로 하부에 배치된 파워 탭 셀(power tap cell)에 연결됨으로써, 전압이 인가될 수 있다. 예를 들어, 집적 회로(10)는 실리콘 관통 전극(Though Silicon Via, TSV)이 형성될 수 있고, 파워 레일들(PR)은, 실리콘 관통 전극을 통해 Z축 방향으로 하부에 배치된 파워 탭 셀에 연결될 수도 있다. 또는, 예시적인 실시 예에서, 파워 탭 셀은 도 1의 도시된 X-Y 평면과 동일 평면, 즉, 로직-타이 셀들과 동일 평면에 배치될 수도 있다.
도 2는 본 개시의 예시적 실시 예들에 따른 집적 회로에 포함되는 표준 셀의 레이아웃을 나타내는 도면이다. 도 2에 도시된 표준 셀(LTC)은 도 1의 로직-타이 셀의 일 예이다.
본 명세서에서, X축 방향 및 Y축 방향은 제1 수평 방향 및 제2 수평 방향으로 각각 지칭될 수 있고, Z축 방향은 수직 방향으로 지칭될 수 있다. X축 및 Y축으로 이루어진 평면은 수평면으로 지칭될 수 있고, 다른 구성요소보다 상대적으로 +Z축 방향으로 배치된 구성요소는 다른 구성요소 위에 있는 것으로 지칭될 수 있으며, 다른 구성요소보다 상대적으로 +Z축 방향으로 배치된 구성요소는 다른 구성요소 아래에 있는 것으로 지칭될 수 있다. 본 명세서의 도면들에서, 도해의 편의상 일부 층들만이 도시될 수 있다.
도 2를 참조하면, 집적 회로는 셀 바운더리(CB)에 의해 한정되는 표준 셀(LTC)을 포함할 수 있다. 표준 셀(LTC)은 FinFET(fin field effect transistor) 소자를 포함하는 로직-타이 셀을 구성할 수 있다. 다만, 본 개시에 따른 표준 셀(LTC)은 일 예시로서, 표준 셀(LTC)은 VFET(vertical field-effect transistor 소자를 포함하는 로직-타이 셀을 구성할 수도 있다.
표준 셀(LTC)은 X축 방향으로 상호 평행하게 연장되는 복수의 활성 영역들을 포함할 수 있다. 예를 들어, 표준 셀(LTC)은 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)을 포함할 수 있다.
예시적인 실시 예에서, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2) 각각에는 복수의 핀들(fins)이 형성될 수 있다. 제1 소자 영역(RX1)에는 복수의 제1 핀들(F1)이 형성될 수 있고, 제2 소자 영역(RX2)에는 복수의 제2 핀들(F2)이 형성될 수 있다. 복수의 제1 핀들(F1) 및 복수의 제2 핀들(F2) 각각은 핀형 활성 영역일 수 있다.
도 2에서는 제1 소자 영역(RX1) 및 제2 소자 영역(RX2) 각각에 3개의 제1 핀들(F1) 및 3개의 제2 핀들(F2)이 형성되는 것으로 도시되었으나, 본 개시에 따른 표준 셀(LTC)은 이에 한정되지 않으며, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2) 각각에 형성되는 핀의 수는 다양하게 구현될 수 있다.
예를 들어, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs이나 InP와 같은 화합물 반도체를 포함할 수도 있다. 또는 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)은 도전 영역, 예를 들어, 불순물이 도핑된 웰(well), 불순물이 도핑된 구조물을 포함할 수도 있다.
예를 들어, 제1 소자 영역(RX1)은 기판 상에 형성되고 N형 불순물로 도핑된 N웰일 수 있고, 제2 소자 영역(RX2)은 P형 불순물로 도핑된 기판일 수 있다. 다만, 본 개시에 따른 표준 셀(LTC)은 이에 한정되지 않으며, 제2 소자 영역(RX2)은 기판 상에 형성되고 P형 불순물로 도핑된 P웰일 수도 있다.
표준 셀(LTC)은 Y축 방향으로 상호 평행하게 연장되는 복수의 게이트 라인들(GL)을 포함할 수 있다. 복수의 게이트 라인들(GL)은 제1 소자 영역(RX1) 및 제2 소자 영역(RX2) 상에 배치될 수 있다. 복수의 게이트 라인들은 제1 소자 영역(RX1) 및 제2 소자 영역(RX2) 각각과 트랜지스터를 형성할 수 있다. 예를 들어, 복수의 게이트 라인들(GL) 각각은 제1 소자 영역(RX1)과 PMOS(P-channel Metal-Oxide-Semiconductor) 트랜지스터들을 형성할 수 있고, 복수의 게이트 라인들(GL) 각각은 제2 소자 영역(RX2)과 NMOS(N-channel Metal-Oxide-Semiconductor) 트랜지스터를 형성할 수 있다. 상기 복수의 MOS 트랜지스터는 각각 복수의 제1 핀들(F1) 및 복수의 제2 핀들(F2)의 상면 및 양 측벽에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터일 수 있다.
복수의 게이트 라인들(GL) 각각은 X축 방향으로 소정의 간격으로 서로 이격되어 배치될 수 있다. 복수의 게이트 라인들(GL)은 텅스텐(W), 탄탈륨(Ta) 등과 같은 금속 물질, 이들의 질화물, 이들의 실리사이드, 또는 도핑된 폴리실리콘 등을 포함할 수 있다.
표준 셀(LTC)의 Y축 방향의 셀 바운더리(CB) 및 Y축 방향의 역방향의 셀 바운더리(CB)에는 각각 표준 셀(LTC)에 전력을 공급하기 위한 제1 파워 레일(PR1) 및 제2 파워 레일(PR2)이 배치될 수 있다. 제1 파워 레일(PR1) 및 제2 파워 레일(PR2)은 X축 방향으로 연장될 수 있다. 본 도면에서는, 제1 파워 레일(PR1) 및 제2 파워 레일(PR2)이 표준 셀(LTC)의 셀 바운더리(CB)에 배치되는 것으로 설명되나, 본 개시는 이에 제한되지 않으며, 표준 셀(LTC)의 내부에 제1 파워 레일(PR1) 및 제2 파워 레일(PR2) 중 적어도 하나가 배치될 수도 있으며, 배치되는 파워 레일의 수도 달라질 수 있다.
예시적인 실시 예에서, Y축 방향의 단면에서, 제1 파워 레일(PR1)의 하면의 폭은 약 32nm 내지 48nm 사이의 값을 가질 수 있고, 제1 파워 레일(PR1)의 상면의 폭은 약 52nm 내지 78nm 사이의 값을 가질 수 있고, 제1 파워 레일(PR1)의 높이는 약 52nm 내지 78nm 사이의 값을 가질 수 있다. 예시적인 실시 예에서, Y축 방향의 단면에서, 기판(P-SUB)의 주면과 제1 파워 레일(PR1)의 측면이 이루는 각도는 약 66도에서 100도 사이의 값을 가질 수 있다. 다만, 이는 제1 파워 레일(PR1)의 예시적인 크기이며, 제1 파워 레일(PR1)의 크기 및 형상은 다양하게 구성될 수 있다. 상기 제1 파워 레일(PR1)에 대한 설명은 제2 파워 레일(PR2)에 동일하게 적용될 수 있다.
제1 파워 레일(PR1)에는 양의 전원 전압이 인가될 수 있고, 제2 파워 레일(PR2)에는 접지 전압(또는 음의 전원 전압)이 인가될 수 있다. 표준 셀(LTC) 내부에 형성된 반도체 소자들은 제1 파워 레일(PR1)로부터 양의 전원 전압을 제공받고, 제2 파워 레일(PR2)로부터 접지 전압을 제공받을 수 있다. 예를 들어, 제1 소자 영역(RX1)에 형성된 제1 핀들(F1)은 제1 콘택(C1) 및 제1 비아(W1)를 통해 제1 파워 레일(PR1)과 연결되어 양의 전원 전압을 제공받을 수 있다. 또한, 예를 들어, 제2 소자 영역(RX2)에 형성된 제2 핀들(F1)은 제2 콘택(C2) 및 제2 비아(W2)를 통해 제2 파워 레일(PR2)과 연결되어 접지 전압을 제공받을 수 있다.
예시적인 실시 예에서, 제1 파워 레일(PR1) 및 제2 파워 레일(PR2)은 W, Co 등과 같은 금속 물질, 또는 불순물이 도핑된 폴리 실리콘, 또는 SiGe를 포함할 수 있다. 예를 들어, 제1 파워 레일(PR1)은 N형 불순물로 도핑된 폴리 실리콘을 포함할 수 있고, 제2 파워 레일(PR2)은 P형 불순물로 도핑된 폴리 실리콘을 포함할 수 있다.
표준 셀(LTC)은 집적 회로의 구조에 기초하여, 원하는 기능에 따라 트랜지스터 및 라우팅을 위한 추가적인 패턴들을 더 포함할 수 있다. 예를 들어, 표준 셀(LTC)은 복수의 금속 층들에 형성되는 패턴들을 더 포함할 수 있다.
도 3a, 도 4 및 도 5는 본 개시의 예시적 실시 예들에 따른 집적 회로에 포함된 표준 셀의 단면도로서, 도 2의 A1-A1'의 단면으로 자른 단면도이다. 도 3b는 본 개시의 예시적 실시 예들에 따른 집적 회로에 포함된 표준 셀의 단면도로서, 도 2의 A2-A2'의 단면으로 자른 단면도이다.
도 2, 도 3a 및 도 3b을 참조하면, 표준 셀(LTC)은 기판(P-SUB)에 형성되는 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)을 포함할 수 있다. 예시적인 실시 예에서, 제2 소자 영역(RX2)은 P형 불순물로 도핑된 기판(P-SUB)에 형성될 수 있고, 제1 소자 영역(RX1)은 기판(P-SUB) 내에 형성된 N웰(N-well)에 형성될 수 있다.
기판(P-SUB)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaAs, AlGaAs, InAs, InGaAs,InSb, GaSb, InGaSb, InP, GaP, InGaP, InN, GaN, InGaN 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 예시적인 실시 예에서, 기판(P-SUB)은 실리콘-온-인슐레이터(Silicon-On-Insulator, SOI) 기판 또는 게르마늄-온- 인슐레이터(Germanium-On-Insulator, GOI) 기판일 수 있다. 예시적인 실시 예에서, 기판(P-SUB)은 P형 불순물로 도핑될 수 있다.
표준 셀(LTC) 내부에서 제1 소자 영역(RX1) 및 제2 소자 영역(RX2) 사이에는 분리 트랜치(DT)가 형성될 수 있다. 분리 트랜치(DT) 내부에 절연성 물질(예를 들어, 산화물)이 채워짐으로써, 소자 분리 층(DTI)이 형성될 수 있다. 소자 분리 층(DTI)에 의해 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)이 서로 분리될 수 있다.
표준 셀(LTC)의 Y축 방향의 바운더리에는 제1 분리 트랜치(NDT)가 형성될 수 있고, -Y축 방향 바운더리에는 제2 분리 트랜치(PDT)가 형성될 수 있다. 제1 분리 트랜치(NDT) 내부에 도전성 물질이 채워짐으로써 제1 파워 레일(PR1)이 형성될 수 있고, 제2 분리 트랜치(PDT) 내부에 도전성 물질이 채워짐으로써 제2 파워 레일(PR2)이 형성될 수 있다.
복수의 제1 핀들(F1) 및 복수의 제2 핀들(F2)은 X축 방향을 따라 상호 평행하게 연장될 수 있다. 도 3a 및 도 3b에 예시된 바와 같이, 복수의 제1 핀들(F1) 및 복수의 제2 핀들(F2) 각각의 사이에서 소자 절연막(IL, 예를 들어, 산화물)이 형성될 수 있다. 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)에서 복수의 제1 핀들(F1) 및 복수의 제2 핀들(F2)이 소자 절연막(IL) 위로 핀(fin) 형상으로 돌출될 수 있다.
복수의 게이트 절연막들(GI) 및 복수의 게이트 라인들(GL)은 Y축 방향으로 연장되도록 형성될 수 있다. 복수의 게이트 절연막들(GI) 및 복수의 게이트 라인들(GL)은 복수의 제1 핀들(F1) 및 복수의 제2 핀들(F2) 각각의 상면 및 양 측벽과, 소자 절연막(IL)의 상면과, 분리 절연층(DTI)의 상면과 제1 파워 레일(PR1) 및 제2 파워 레일(PR2)을 덮을 수 있다.
복수의 제1 핀(F1) 및 복수의 제2 핀(F2)의 상면은 게이트 라인(GL) 각각의 양측에서 리세스되고, 리세스된 영역에는 제1 소스/드레인 영역(SD1) 및 제2 소스/드레인 영역(SD2)이 형성될 수 있다. 제1 소스/드레인 영역(SD1) 및 제2 소스/드레인 영역(SD2) 각각과 게이트 라인(GL)은 게이트 절연막(GI) 및 절연 스페이서를 사이에 두고 서로 이격될 수 있다. 예시적인 실시 예에서, 제1 소스/드레인 영역(SD1) 및 제2 소스/드레인 영역(SD2)의 형상은 서로 상이할 수 있다.
제1 소스/드레인 영역(SD1) 및 제2 소스/드레인 영역(SD2)은 복수의 제1 핀(F1) 및 복수의 제2 핀(F2) 각각이 리세스된 영역으로부터 에피택셜 성장된 반도체 에피택셜층, 또는 이들의 조합으로 이루어질 수 있다. 제1 소스/드레인 영역(SD1) 및 제2 소스/드레인 영역(SD2)은 에피택셜 성장된 Si 층, 에피택셜 성장된 SiC 층, 또는 에피택셜 성장된 복수의 SiGe 층을 포함할 수 있다.
제1 소스/드레인 영역(SD1) 상에는 제1 콘택(C1)이 형성될 수 있고, 제1 소자 영역(RX1)에 형성된 제1 핀들(F1)은 제1 콘택(C1) 및 제1 비아(W1)를 통해 제1 파워 레일(PR1)과 연결될 수 있다. 제1 콘택(C1) 및 제1 비아(W1)를 통해 제1 소스/드레인 영역(SD1)에 전원 전압이 제공될 수 있다. 제2 소스/드레인 영역(SD2) 상에는 제2 콘택(C2)이 형성될 수 있고, 제1 소자 영역(RX2)에 형성된 제2 핀들(F2)은 제2 콘택(C2) 및 제2 비아(W2)를 통해 제2 파워 레일(PR2)과 연결될 수 있다. 제2 콘택(C2) 및 제2 비아(W2)를 통해 제2 소스/드레인 영역(SD2)에 전원 전압이 제공될 수 있다.
예시적인 실시 예에서, 제1 콘택(C1)은 서로 다른 층에 형성되는 도전 패턴들을 포함할 수 있다. 예를 들어, 제1 콘택(C1)은 제1 콘택 패턴(C11) 및 제1 콘택 패턴(C11)과 다른 층에 형성되는 제2 콘택 패턴(C12)을 포함할 수 있다. 예시적인 실시 예에서, 제2 콘택 패턴(C12)은 제1 콘택 패턴(C11)보다 상부 층에 형성될 수 있다.
제1 콘택 패턴(C11)은 제1 소스/드레인 영역(SD1)과 접하도록 형성될 수 있고, 제2 콘택 패턴(C12)은 제1 비아(W1)와 접하도록 형성될 수 있다. 예시적인 실시 예에서, 제1 콘택 패턴(C11) 및 제2 콘택 패턴(C12)은 서로 접하도록 형성될 수 있다.
예시적인 실시 예에서, 제2 콘택(C2)은 서로 다른 층에 형성되는 도전 패턴들을 포함할 수 있다. 예를 들어, 제2 콘택(C2)은 제1 콘택 패턴(C21) 및 제1 콘택 패턴(C21)과 다른 층에 형성되는 제2 콘택 패턴(C22)을 포함할 수 있다. 예시적인 실시 예에서, 제2 콘택 패턴(C22)은 제1 콘택 패턴(C21)보다 상부 층에 형성될 수 있다.
제1 콘택 패턴(C21)은 제2 소스/드레인 영역(SD2)과 접하도록 형성될 수 있고, 제2 콘택 패턴(C22)은 제2 비아(W2)와 접하도록 형성될 수 있고, 제1 콘택 패턴(C21) 및 제2 콘택 패턴(C22)은 서로 접하도록 형성될 수 있다.
도 3a에서는 제1 콘택(C1) 및 제2 콘택(C2) 각각이 서로 다른 2개의 콘택 패턴들을 포함하는 것으로 도시되었으나, 본 개시에 따른 표준 셀은 이에 한정되지 않는다. 제1 콘택(C1) 및 제2 콘택(C2) 각각을 구성하는 콘택 패턴들은 표준 셀에 형성된 다른 구성과의 관계에 따라 다양하게 변형되어 형성될 수 있다.
제1 비아(W1) 및 제2 비아(W2)는 Z축 방향으로 층간 절연층을 관통하도록 형성될 수 있다. 제1 비아(W1)는 단일 에칭 공정을 통해 비아 홀을 형성한 후, 도전성 물질을 채움으로써 형성될 수 있고, 제2 비아(W2)도 단일 에칭(etching) 공정을 통해 비아 홀을 형성한 후, 도전성 물질을 채움으로써 형성될 수 있다. 제1 비아(W1) 및 제2 비아(W2)는 Z축 방향의 역방향으로 갈수록 폭이 점차 감소되도록 형성될 수 있다.
본 개시에 따른 표준 셀(LTC)을 포함하는 집적 회로는 표준 셀(LTC)의 바운더리에 형성된 제1 분리 트랜치(NDT) 및 제2 분리 트랜치(PDT) 내부에 제1 파워 레일(PR1) 및 제2 파워 레일(PR2)이 형성될 수 있다. 즉, 집적 회로에는 매립형 파워 레일이 형성될 수 있다. 따라서, 표준 셀(LTC)에 형성되는 도전성 패턴들의 폭이 감소되더라도, 제1 파워 레일(PR1) 및 제2 파워 레일(PR2) 각각의 폭이 감소되는 것이 방지될 수 있다. 제1 파워 레일(PR1) 및 제2 파워 레일(PR2)의 저항이 증가하는 것이 방지될 수 있고, 제1 파워 레일(PR1) 및 제2 파워 레일(PR2)에서 일레트로마이그레이션이 발생하는 것이 방지될 수 있다.
제1 파워 레일(PR1) 하부에는 N형 불순물로 도핑된 N형 도핑 영역(NDA)이 형성될 수 있다. N형 도핑 영역(NDA)은 제1 파워 레일(PR1) 및 웰(N-well) 사이에서 서로 접하도록 형성될 수 있다. 제2 파워 레일(PR2) 하부에는 P형 불순물로 도핑된 P형 도핑 영역(PDA)이 형성될 수 있다. P형 도핑 영역(PDA)은 제2 파워 레일(PR2) 및 기판(P-SUB) 사이에서 서로 접하도록 형성될 수 있다. 예시적인 실시 예에서, N형 도핑 영역(NDA) 및 P형 도핑 영역(PDA)은 기판(P-SUB)에 이온 주입을 통해 형성될 수 있다.
제1 파워 레일(PR1)은 N형 도핑 영역(NDA)을 통해 웰(N-well)으로 양의 전원 전압을 제공할 수 있고, 제2 파워 레일(PR2)은 P형 도핑 영역(PDA)을 통해 기판(P-SUB)로 접지 전압을 제공할 수 있다. 따라서, 표준 셀(LTC)은 로직 셀의 기능을 수행하는 동시에 타이 셀의 기능을 수행할 수 있고, 본 개시에 따른 표준 셀(LTC)을 포함하는 집적 회로는 기판 또는 도핑된 웰에 전압을 제공하기 위해 배치되는 타이 셀의 수가 감소되어 면적이 감소될 수 있다.
도 4를 참조하면, 제1 핀들(F1)에 형성되는 제1 소스/드레인 영역(SD1)을 제1 파워 레일(PR1)에 연결하기 위한 제1 콘택(C1')이 형성될 수 있다. 또한, 제2 핀들(F2)에 형성되는 제2 소스/드레인 영역(SD2)을 제2 파워 레일(PR2)에 연결하기 위한 제2 콘택(C2')이 형성될 수 있다.
예시적인 실시 예에서, 제1 콘택(C1') 및 제2 콘택(C2') 각각은 Y축 방향으로 연장되도록 형성될 수 있다. 이 때, 제1 콘택(C1')은 제1 비아(W1) 및 제1 소스/드레인 영역(SD1)과 접하도록 형성될 수 있고, 제2 콘택(C2')은 제2 비아(W2) 및 제2 소스/드레인 영역(SD2)과 접하도록 형성될 수 있다. 예를 들어, 제1 콘택(C1')의 제1 비아(W1)와 접하는 면과 제1 콘택(C1')의 제1 소스/드레인 영역(SD1)과 접하는 면은 동일한 층에 형성될 수 있다. 또한 예를 들어, 제2 콘택(C2')의 제2 비아(W2)와 접하는 면과 제2 콘택(C2')의 제2 소스/드레인 영역(SD2)과 접하는 면은 동일한 층에 형성될 수 있다.
도 5를 참조하면, 제1 핀들(F1)에 형성된 제1 소스/드레인 영역(SD1)은 제1 콘택(C1) 및 제1 비아(W1')를 통해 제1 파워 레일(PR1)으로부터 전원 전압을 제공받을 수 있다. 제2 핀들(F2)에 형성된 제2 소스/드레인 영역(SD2)은 제2 콘택(C2) 및 제2 비아(W2')를 통해 제2 파워 레일(PR2)으로부터 접지 전압을 제공받을 수 있다.
예시적인 실시 예에서, 제1 비아(W1')는 제1 비아 패턴(W11) 및, 제1 비아 패턴(W11) 상에 형성되는 제2 비아 패턴(W12)을 포함할 수 있다. 제1 비아(W1')의 제1 비아 패턴(W11) 및 제2 비아 패턴(W12)은 각각 대응하는 별도의 에칭 공정을 통해 형성된 비아 홀을 도전성 물질로 채움으로써 형성될 수 있다. 제1 비아 패턴(W11) 및 제2 비아 패턴(W12)은 Z축 방향의 역방향(예를 들어, 아래 방향)으로 갈수록 폭이 점차 감소되도록 형성될 수 있다. 예시적인 실시 예에서, 제1 비아 패턴(W11) 및 제2 비아 패턴(W12)이 서로 접촉하는 면에서 제1 비아 패턴(W11)의 폭과 제2 비아 패턴(W12)은 서로 상이할 수 있다. 예시적인 실시 예에서, 제1 비아 패턴(W11)은 제1 파워 레일(PR1)과 접할 수 있고, 제2 비아 패턴(W12)은 제1 콘택(C1)과 접촉할 수 있다.
또한, 예시적인 실시 예에서, 제2 비아(W2')는 제1 비아 패턴(W21) 및, 제2 비아 패턴(W21) 상에 형성되는 제2 비아 패턴(W22)을 포함할 수 있다. 제1 비아(W1')의 제1 비아 패턴(W21) 및 제2 비아 패턴(W22)은 각각 대응하는 별도의 에칭 공정을 통해 형성된 비아 홀을 도전성 물질로 채움으로써 형성될 수 있다. 제2 비아 패턴(W21) 및 제2 비아 패턴(W22)은 Z축 방향의 역방향으로 갈수록 폭이 점차 감소되도록 형성될 수 있다. 예시적인 실시 예에서, 제1 비아 패턴(W21) 및 제2 비아 패턴(W22)이 서로 접촉하는 면에서 제1 비아 패턴(W21)의 폭과 제2 비아 패턴(W22)은 서로 상이할 수 있다. 예시적인 실시 예에서, 제1 비아 패턴(W21)은 제2 파워 레일(PR2)과 접할 수 있고, 제2 비아 패턴(W22)은 제2 콘택(C2)과 접촉할 수 있다.
도 5에서는 제1 비아(W1') 및 제2 비아(W2') 각각이 서로 다른 2개의 비아 패턴들을 포함하는 것으로 도시되었으나, 본 개시에 따른 표준 셀은 이에 한정되지 않는다. 비아 패턴을 형성하는 방법에 따라 제1 비아(W1') 및 제2 비아(W2') 각각을 구성하는 비아 패턴들의 수 및 형상이 다양하게 변형될 수 있다.
도 6은 본 개시의 예시적 실시 예들에 따른 집적 회로에 포함되는 표준 셀의 레이아웃을 나타내는 도면이다. 도 7a 및 도 7b는 본 개시의 예시적 실시 예들에 따른 집적 회로에 포함된 표준 셀의 단면도로서, 도 6의 B1-B1'의 단면 및 도 6의 B2-B2'의 단면으로 각각 자른 단면도들이다. 도 6에 도시된 표준 셀(LTCa)은 도 1의 로직-타이 셀의 일 예이다. 도 6에서는 도 2에서와 동일한 부호에 대해 중복 설명을 생략하겠다.
도 6, 도 7a 및 도 7b을 참조하면, 집적 회로는 셀 바운더리(CB)에 의해 한정되는 표준 셀(LTCa)을 포함할 수 있다. 표준 셀(LTCa)은 X축 방향으로 상호 평행하게 연장되는 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)을 포함할 수 있다.
예시적인 실시 예에서, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2) 각각의 상부에는 활성 영역인 복수의 나노와이어들(Nanowires)이 형성될 수 있다. 제1 소자 영역(RX1) 상에는 제1 나노와이어 스택(NW1)이 형성될 수 있고, 제2 소자 영역(RX2) 상에는 제2 나노와이어 스택(NW2)이 형성될 수 있다. 제1 나노와이어 스택(NW1) 및 제2 나노와이어 스택(NW2) 각각은 X축 방향으로 연장될 수 있다. 도 7 및 도 8에 도시된 제1 나노와이어 스택(NW1) 및 제2 나노와이어 스택(NW2)의 수는 설명의 편의를 위해 도시된 것으로 본 개시에 따른 표준 셀(LTCa)은 이에 한정되지 않는다.
제1 나노와이어 스택(NW1) 및 제2 나노와이어 스택(NW2)은 트랜지스터의 채널로 기능할 수 있다. 예를 들어, 제1 나노와이어 스택(NW1)은 N형 불순물로 도핑될 수 있고, PMOS 트랜지스터를 형성할 수 있다. 반면, 제2 나노와이어 스택(NW2)은 P형 불순물로 도핑될 수 있고, NMOS 트랜지스터를 형성할 수 있다. 예시적인 실시 예에서, 제1 나노와이어 스택(NW1) 및 제2 나노와이어 스택(NW2)은 Si, Ge, 또는 SiGe로 이루어질 수 있다. 예시적인 실시 예에서, 제1 나노와이어 스택(NW1) 및 제2 나노와이어 스택(NW2)은 InGaAs, InAs, GaSb, InSb, 또는 이들의 조합으로 이루어질 수 있다.
제1 나노와이어 스택(NW1) 및 제2 나노와이어 스택(NW2) 각각은 제1 핀들(F1) 및 제2 핀들(F2)의 상면 위에서 상호 수직 방향(Z축 방향)으로 오버랩되어 있는 복수의 나노와이어들(N11~N13, N21~N23)을 포함할 수 있다. 본 예에서, 제1 나노와이어 스택(NW1) 및 제2 나노와이어 스택(NW2) 각각은 3 개의 나노와이어로 이루어지는 경우를 예시하였으나, 본 발명의 기술적 사상은 예시한 바에 한정되지 않는다. 예를 들면, 제1 나노와이어 스택(NW1) 및 제2 나노와이어 스택(NW2) 각각은 적어도 2 개의 나노와이어를 포함할 수 있으며, 나노와이어의 개수는 특별히 제한되지 않는다.
게이트 라인(GL)은 제1 핀들(F1) 및 제2 핀들(F2) 상에서 제1 나노와이어 스택(NW1) 및 제2 나노와이어 스택(NW2)을 덮으면서 복수의 나노와이어들(N11~N13, N21~N23) 각각을 포위할 수 있다. 복수의 나노와이어들(N11~N13, N21~N23)는 게이트 라인(GL)으로 포위되는 GAA(gate-all-around) 구조를 가질 수 있다. 제1 나노와이어 스택(NW1) 및 제2 나노와이어 스택(NW2)과 게이트 라인(GL)과의 사이에는 게이트 절연막(GI)이 개재될 수 있다.
제1 소스/드레인 영역(SD1) 상에는 제1 콘택(C1)이 배치될 수 있고, 제2 소스/드레인 영역(SD2) 상에는 제2 콘택(C2)이 배치될 수 있다. 제1 소스/드레인 영역(SD1)은 제1 콘택(C1) 및 제1 비아(W1)를 통해 제1 파워 레일(PR1)으로부터 전원 전압을 제공받을 수 있다. 제2 소스/드레인 영역(SD2)은 제2 콘택(C2) 및 제2 비아(W2)를 통해 제2 파워 레일(PR2)으로부터 접지 전압을 제공받을 수 있다.
표준 셀(LTCa)의 Y축 방향의 셀 바운더리(CB) 및 Y축 방향의 역방향의 셀 바운더리(CB)에는 각각 표준 셀(LTCa)에 전력을 공급하기 위한 제1 파워 레일(PR1) 및 제2 파워 레일(PR2)이 배치될 수 있다. 제1 파워 레일(PR1) 및 제2 파워 레일(PR2)은 X축 방향으로 연장될 수 있다. 이 때, 제1 파워 레일(PR1)은 제1 분리 트랜치(NDT) 내에 형성될 수 있고, 제2 파워 레일(PR2)은 제2 분리 트랜치(PDT) 내에 형성될 수 있다.
제1 파워 레일(PR1)과 접촉하도록 제1 파워 레일(PR1) 상에는 제1 비아(W1)가 형성될 수 있고, 제2 파워 레일(PR2)과 접촉하도록 제2 파워 레일(PR2) 상에는 제2 비아(W2)가 형성될 수 있다. 예시적인 실시 예에서, 제1 비아(W1) 및 제2 비아(W2)는 단일 에칭 공정으로 형성된 비아 홀에 형성된 것일 수 있고, 또는, 제1 비아(W1) 및 제2 비아(W2)는 복수의 에칭 공정들로 각각 형성된 비아 패턴들을 포함할 수도 있다.
예시적인 실시 예에서, 제1 비아(W1)는 제1 콘택(C1)에 접촉할 수 있고, 제2 비아(W2)는 제2 콘택(C2)에 접촉할 수 있다. 또는 예시적인 실시 예에서, 제1 비아(W1)는 제2 콘택 패턴에 접촉하고, 제1 소스/드레인 영역(SD1)은 제2 콘택 패턴과 상이한 층에 형성된 제1 콘택 패턴에 접촉하고, 제1 콘택 패턴 및 제2 콘택 패턴이 서로 접촉할 수도 있다. 또한, 제2 비아(W2)는 제2 콘택 패턴에 접촉하고, 제2 소스/드레인 영역(SD2)은 제2 콘택 패턴과 상이한 층에 형성된 제1 콘택 패턴에 접촉하고, 제1 콘택 패턴 및 제2 콘택 패턴이 서로 접촉할 수도 있다.
본 개시에 따른 표준 셀(LTCa)을 포함하는 집적 회로는, 표준 셀(LTCa)의 바운더리에 형성된 제1 분리 트랜치(NDT) 및 제2 분리 트랜치(PDT) 내부에 매립형 파워 레일인 제1 파워 레일(PR1) 및 제2 파워 레일(PR2)이 배치될 수 있다. 따라서, 표준 셀(LTCa)에 형성되는 도전성 패턴들의 폭이 감소되더라도, 제1 파워 레일(PR1) 및 제2 파워 레일(PR2) 각각의 폭이 감소되는 것이 방지될 수 있다.
제1 파워 레일(PR1) 하부에는 N형 도핑 영역(NDA)이 형성될 수 있고, 제2 파워 레일(PR2) 하부에는 P형 도핑 영역(PDA)이 형성될 수 있다. 제1 파워 레일(PR1)은 N형 도핑 영역(NDA)을 통해 웰(N-well)로 전원 전압을 제공할 수 있다. 제2 파워 레일(PR2)은 P형 도핑 영역(PDA)을 통해 기판(P-SUB)로 접지 전압을 제공할 수 있다. 따라서, 표준 셀(LTCa)은 로직 셀의 기능을 수행하는 동시에 타이 셀의 기능을 수행할 수 있고, 본 개시에 따른 표준 셀(LTCa)을 포함하는 집적 회로는 기판 또는 도핑된 웰에 전압을 제공하기 위해 배치되는 타이 셀의 수가 감소되어 면적이 감소될 수 있다.
도 8은 본 개시의 예시적 실시 예들에 따른 집적 회로에 포함되는 표준 셀의 레이아웃을 나타내는 도면이다. 도 9a 및 도 9b는 본 개시의 예시적 실시 예들에 따른 집적 회로에 포함된 표준 셀의 단면도로서, 도 8의 C1-C1'의 단면 및 도 8의 C2-C2'의 단면으로 각각 자른 단면도이다. 도 8에 도시된 표준 셀(LTCb)은 도 1의 로직-타이 셀의 일 예이다. 도 8에서는 도 2에서와 동일한 부호에 대해 중복 설명을 생략하겠다.
도 8, 도 9a 및 도 9b를 참조하면, 집적 회로는 셀 바운더리(CB)에 의해 한정되는 표준 셀(LTCb)을 포함할 수 있다. 표준 셀(LTCb)은 X축 방향으로 상호 평행하게 연장되는 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)을 포함할 수 있다.
예시적인 실시 예에서, 제1 소자 영역(RX1) 및 제2 소자 영역(RX2) 각각의 상부에는 활성 영역인 나노시트(Nanosheet)가 형성될 수 있다. 제1 소자 영역(RX1) 상에는 제1 나노시트 스택(NS1)가 형성될 수 있고, 제2 소자 영역(RX2) 상에는 제2 나노시트 스택(NS2)가 형성될 수 있다. 제1 나노시트 스택(NS1) 및 제2 나노시트 스택(NS2) 각각은 X축 방향으로 연장될 수 있다.
제1 나노시트 스택(NS1) 및 제2 나노시트 스택(NS2)는 트랜지스터의 채널로 기능할 수 있다. 예를 들어, 제1 나노시트 스택(NS1)는 N형 불순물로 도핑될 수 있고, PMOS 트랜지스터를 형성할 수 있다. 반면, 제2 나노시트 스택(NS2)는 P형 불순물로 도핑될 수 있고, NMOS 트랜지스터를 형성할 수 있다. 예시적인 실시 예에서, 제1 나노시트 스택(NS1) 및 제2 나노시트 스택(NS2)는 Si, Ge, 또는 SiGe로 이루어질 수 있다. 예시적인 실시 예에서, 제1 나노시트 스택(NS1) 및 제2 나노시트 스택(NS2)는 InGaAs, InAs, GaSb, InSb, 또는 이들의 조합으로 이루어질 수 있다.
제1 나노시트 스택(NS1) 및 제2 나노시트 스택(NS2) 각각은 제1 핀들(F1) 및 제2 핀들(F2)의 상면 위에서 상호 수직 방향(Z축 방향)으로 오버랩되어 있는 복수의 나노시트들(NS11~NS13, NS21~NS23)을 포함할 수 있다. 본 예에서, 제1 나노시트 스택(NS1) 및 제2 나노시트 스택(NS2) 각각은 3 개의 나노시트들로 이루어지는 경우를 예시하였으나, 본 발명의 기술적 사상은 예시한 바에 한정되지 않는다. 예를 들면, 제 제1 나노시트 스택(NS1) 및 제2 나노시트 스택(NS2) 각각은 적어도 2 개의 나노시트들을 포함할 수 있으며, 나노시트의 개수는 특별히 제한되지 않는다.
게이트 라인(GL)은 제1 핀들(F1) 및 제2 핀들(F2) 상에서 제1 나노시트 스택(NS1) 및 제2 나노시트 스택(NS2)을 덮으면서 복수의 나노시트들(NS11~NS13, NS21~NS23) 각각을 포위할 수 있다. 복수의 나노시트들(NS11~NS13, NS21~NS23)는 게이트 라인(GL)으로 포위되는 GAA(gate-all-around) 구조를 가질 수 있다. 제1 나노시트 스택(NS1) 및 제2 나노시트 스택(NS2)과 게이트 라인(GL)과의 사이에는 게이트 절연막(GI)이 개재될 수 있다.
제1 소스/드레인 영역(SD1) 상에는 제1 콘택(C1)이 배치될 수 있고, 제2 소스/드레인 영역(SD2) 상에는 제2 콘택(C2)이 배치될 수 있다. 제1 소스/드레인 영역(SD1)은 제1 콘택(C1) 및 제1 비아(W1)를 통해 제1 파워 레일(PR1)으로부터 전원 전압을 제공받을 수 있다. 제2 소스/드레인 영역(SD2)은 제2 콘택(C2) 및 제2 비아(W2)를 통해 제2 파워 레일(PR2)으로부터 접지 전압을 제공받을 수 있다.
표준 셀(LTCb)의 Y축 방향의 셀 바운더리(CB) 및 Y축 방향의 역방향의 셀 바운더리(CB)에는 각각 표준 셀(LTCb)에 전력을 공급하기 위한 제1 파워 레일(PR1) 및 제2 파워 레일(PR2)이 배치될 수 있다. 제1 파워 레일(PR1) 및 제2 파워 레일(PR2)은 X축 방향으로 연장될 수 있다. 이 때, 제1 파워 레일(PR1)은 제1 분리 트랜치(NDT) 내에 형성될 수 있고, 제2 파워 레일(PR2)은 제2 분리 트랜치(PDT) 내에 형성될 수 있다.
본 개시에 따른 표준 셀(LTCb)을 포함하는 집적 회로는, 표준 셀(LTCb)의 바운더리에 형성된 제1 분리 트랜치(NDT) 및 제2 분리 트랜치(PDT) 내부에 매립형 파워 레일인 제1 파워 레일(PR1) 및 제2 파워 레일(PR2)이 배치될 수 있다. 따라서, 표준 셀(LTCb)에 형성되는 도전성 패턴들의 폭이 감소되더라도, 제1 파워 레일(PR1) 및 제2 파워 레일(PR2) 각각의 폭이 감소되는 것이 방지될 수 있다.
제1 파워 레일(PR1)은 N형 도핑 영역(NDA)을 통해 N웰(N-well)로 전원 전압을 제공할 수 있고, 제2 파워 레일(PR2)은 P형 도핑 영역(PDA)을 통해 기판(P-SUB)로 접지 전압을 제공할 수 있다. 따라서, 표준 셀(LTCb)은 로직 셀의 기능을 수행하는 동시에 타이 셀의 기능을 수행할 수 있고, 본 개시에 따른 표준 셀(LTCb)을 포함하는 집적 회로는 기판 또는 도핑된 웰에 전압을 제공하기 위해 배치되는 타이 셀의 수가 감소되어 면적이 감소될 수 있다.
도 10은 본 개시의 예시적 실시 예에 따른 집적 회로(10a)의 일부를 개략적으로 나타내는 도면이다. 도 10은 복수의 표준 셀들을 포함하는 집적 회로(10a)의 레이아웃을 X축 및 Y축으로 이루어진 평면에서 나타내는 평면도이다.
도 10을 참조하면, 집적 회로(10a)는 복수의 다양한 표준 셀들을 포함할 수 있다. 예시적인 실시 예에서, 집적 회로(10a)는 로직 셀 및 필러 셀을 포함할 수 있다. 집적 회로(10a)는 도 2 내지 도 9에서 설명된 표준 셀, 즉, 로직-타이 셀을 더 포함할 수도 있다. 또는 집적 회로(10a)는 타이 셀을 더 포함할 수도 있다.
집적 회로(10a)는 표준 셀들이 배치된 행들의 경계에서 X축 방향으로 연장되고 파워 레일들(PR)을 포함할 수 있다. 예를 들어, 파워 레일들(PR) 각각은 양의 전원 전압이 인가되거나, 접지 전압(또는 음의 전원 전압)이 인가될 수 있다. 파워 레일들(PR)은 표준 셀들을 서로 전기적으로 분리하기 위해 X축 방향으로 연장되도록 형성되는 분리 트랜치(예를 들어, 도 11의 DT)의 내부에 형성될 수 있다. 따라서, 본 개시에 따른 집적 회로(10a)는 표준 셀에 형성되는 반도체 소자들을 형성하는 패턴의 폭이 점차 감소하더라도, 분리 트랜치에 형성되는 파워 레일들(PR)의 폭은 상대적으로 넓게 형성하는 것이 가능하다. 집적 회로(10a)는 파워 레일들(PR)의 저항이 증가하는 것이 방지될 수 있고, 파워 레일들(PR)에 일레트로마이그레이션이 발생하는 것이 방지될 수 있다.
도 11은 본 개시의 예시적 실시 예들에 따른 집적 회로에 포함되는 표준 셀의 레이아웃을 나타내는 도면이다. 도 12는 본 개시의 예시적 실시 예들에 따른 집적 회로에 포함된 표준 셀의 단면도로서, 도 11의 D-D'의 단면으로 자른 단면도이다. 도 11에 도시된 표준 셀(LC)은 도 10의 로직 셀의 일 예이다. 도 11에서는 도 2에서와 동일한 부호에 대해 중복 설명을 생략하겠다.
도 11 및 도 12를 참조하면, 집적 회로는 셀 바운더리(CB)에 의해 한정되는 표준 셀(LC)을 포함할 수 있다. 표준 셀(LC)은 기판(P-SUB)에 형성되는 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)을 포함할 수 있다. 예시적인 실시 예에서, 제2 소자 영역(RX2)은 P형 불순물로 도핑된 기판(P-SUB)에 형성될 수 있고, 제1 소자 영역(RX1)은 기판(P-SUB) 내에 형성된 N웰(N-well)에 형성될 수 있다. 제1 소자 영역(RX1)에는 PMOS 트랜지스터의 채널로 동작하는 제1 핀들(F1)이 형성될 수 있고, 제2 소자 영역(RX2)에는 NMOS 트랜지스터의 채널로 동작하는 제2 핀들(F2)이 형성될 수 있다. 다만, 본 개시에 따른 표준 셀(LC)은 도 6의 표준 셀(LTCa)과 같이 트랜지스터의 채널로서 동작하는 복수의 나노와이어들을 포함할 수도 있고, 또는, 도 8의 표준 셀(LTCb)과 같이 트랜지스터의 채널로서 동작하는 나노시트들을 포함할 수도 있다.
표준 셀(LC)은 Y축 방향으로 상호 평행하게 연장되는 복수의 게이트 라인들(GL)을 포함할 수 있다. 복수의 게이트 라인들(GL)은 제1 소자 영역(RX1) 및 제2 소자 영역(RX2) 상에 배치될 수 있다. 복수의 게이트 라인들(GL) 각각은 제1 소자 영역(RX1)과 PMOS 트랜지스터들을 형성할 수 있고, 복수의 게이트 라인들(GL) 각각은 제2 소자 영역(RX2)과 NMOS 트랜지스터를 형성할 수 있다.
표준 셀(LC)의 Y축 방향의 셀 바운더리(CB) 및 Y축 방향의 역방향의 셀 바운더리(CB)에는 각각 표준 셀(LC)에 전력을 공급하기 위한 제1 파워 레일(PR1') 및 제2 파워 레일(PR2')이 배치될 수 있다. 제1 파워 레일(PR1') 및 제2 파워 레일(PR2')은 X축 방향으로 연장될 수 있다. 본 도면에서는, 제1 파워 레일(PR1') 및 제2 파워 레일(PR2')이 표준 셀(LC)의 셀 바운더리(CB)에 배치되는 것으로 설명되나, 본 개시는 이에 제한되지 않으며, 표준 셀(LC)의 내부에 제1 파워 레일(PR1') 및 제2 파워 레일(PR2') 중 적어도 하나가 배치될 수도 있으며, 배치되는 파워 레일의 수도 달라질 수 있다.
제1 파워 레일(PR1')에는 양의 전원 전압이 인가될 수 있고, 제2 파워 레일(PR2')에는 접지 전압(또는 음의 전원 전압)이 인가될 수 있다. 표준 셀(LC) 내부에 형성된 반도체 소자들은 제1 파워 레일(PR1)로부터 양의 전원 전압을 제공받고, 제2 파워 레일(PR2)로부터 접지 전압을 제공받을 수 있다. 예를 들어, 제1 소자 영역(RX1)에 형성된 제1 핀들(F1)은 제1 콘택(C1) 및 제1 비아(W1)를 통해 제1 파워 레일(PR1)과 연결되어 양의 전원 전압을 제공받을 수 있다. 또한, 예를 들어, 제2 소자 영역(RX2)에 형성된 제2 핀들(F1)은 제2 콘택(C2) 및 제2 비아(W2)를 통해 제2 파워 레일(PR2)과 연결되어 접지 전압을 제공받을 수 있다.
표준 셀(LC) 내부에서 제1 소자 영역(RX1) 및 제2 소자 영역(RX2) 사이에는 분리 트랜치(DT)가 형성될 수 있다. 분리 트랜치(DT) 내부에 절연성 물질이 채워짐으로써, 소자 분리 층(DTI)이 형성될 수 있다. 소자 분리 층(DTI)에 의해 제1 소자 영역(RX1) 및 제2 소자 영역(RX2)은 서로 분리될 수 있다.
표준 셀(LC)의 Y축 방향의 바운더리에는 제1 분리 트랜치(NDT)가 형성될 수 있다. 제1 분리 트랜치(NDT) 내부에 절연성 물질이 채워짐으로써, 제1 소자 분리 층(NDTI)이 형성될 수 있다. 표준 셀(LC)의 -Y축 방향의 바운더리에는 제2 분리 트랜치(PDT)가 형성될 수 있다. 제2 분리 트랜치(PDT) 내부에 절연성 물질이 채워짐으로써, 제2 소자 분리 층(PDTI)이 형성될 수 있다. 표준 셀(LC)은 제1 소자 분리 층(NDTI)에 의해 표준 셀(LC)과 Y축 방향으로 인접하게 배치되는 다른 표준 셀과 전기적으로 절연될 수 있고, 제2 소자 분리 층(PDTI)에 의해 표준 셀(LC)과 -Y축 방향으로 인접하게 배치되는 다른 표준 셀과 전기적으로 절연될 수 있다.
제1 분리 트랜치(NDT) 내부에 도전성 물질이 채워짐으로써 제1 파워 레일(PR1')이 형성될 수 있고, 제2 분리 트랜치(PDT) 내부에 도전성 물질이 채워짐으로써 제2 파워 레일(PR2')이 형성될 수 있다. 예를 들어, 제1 소자 분리 층(NDTI) 및 제2 소자 분리 층(PDTI) 각각의 일부분이 식각된 후, 도전성 물질이 각각 채워짐으로써 제1 파워 레일(PR1') 및 제2 파워 레일(PR2')이 형성될 수 있다. 예시적인 실시 예에서, 제1 파워 레일(PR1') 및 제2 파워 레일(PR2')은 W, Co 등과 같은 금속 물질, 또는 불순물이 도핑된 폴리 실리콘, 또는 SiGe를 포함할 수 있다.
제1 핀들(F1) 상에는 제1 소스/드레인 영역(SD1)이 형성될 수 있고, 제1 콘택(C1) 및 제1 비아(W1)를 통해 제1 소스/드레인 영역(SD1)에 전원 전압이 제공될 수 있다. 제2 핀들(F2) 상에는 제2 소스/드레인 영역(SD2)이 형성될 수 있고, 제2 콘택(C2) 및 제2 비아(W2)를 통해 제2 소스/드레인 영역(SD2)에 접지 전압이 제공될 수 있다.
예시적인 실시 예에서, 제1 콘택(C1)은 제1 비아(W1) 및 제1 소스/드레인 영역(SD1)과 접하도록 형성될 수 있고, 제2 콘택(C2)은 제2 비아(W2) 및 제2 소스/드레인 영역(SD2)과 접하도록 형성될 수 있다. 예시적인 실시 예에서, 제1 비아(W1)는 제2 콘택 패턴(C12)에 접촉하고, 제1 소스/드레인 영역(SD1)은 제2 콘택 패턴(C12)과 상이한 층에 형성된 제1 콘택 패턴(C11)에 접촉하고, 제1 콘택 패턴(C11) 및 제2 콘택 패턴(C12)이 서로 접촉할 수도 있다. 또한, 제2 비아(W2)는 제2 콘택 패턴(C22)에 접촉하고, 제2 소스/드레인 영역(SD2)은 제2 콘택 패턴(C22)과 상이한 층에 형성된 제1 콘택 패턴(C21)에 접촉하고, 제1 콘택 패턴(C21) 및 제2 콘택 패턴(C22)이 서로 접촉할 수도 있다.
예시적인 실시 예에서, 제1 비아(W1)는 단일 에칭 공정을 비아 홀을 형성한 후, 도전성 물질을 채움으로써 형성될 수 있고, 제2 비아(W2)도 단일 에칭공정을 비아 홀을 형성한 후, 도전성 물질을 채움으로써 형성될 수 있다. 제1 비아(W1) 및 제2 비아(W2)는 Z축 방향의 역방향으로 갈수록 폭이 점차 감소되도록 형성될 수 있다. 또는, 예시적인 실시 예에서, 제1 비아(W1) 및 제2 비아(W2) 각각은 제1 비아 패턴 및 제1 비아 패턴 상에 형성되는 제2 비아 패턴을 더 포함할 수도 있고, 제1 비아 패턴 및 제2 비아 패턴이 서로 접촉하는 면에서 제1 비아 패턴의 폭과 제2 비아 패턴은 서로 상이할 수 있다.
본 개시에 따른 표준 셀(LC)을 포함하는 집적 회로는 표준 셀(LC)의 바운더리에 형성된 제1 분리 트랜치(NDT) 및 제2 분리 트랜치(PDT) 내부에 매립형 파워 레일인 제1 파워 레일(PR1') 및 제2 파워 레일(PR2')이 형성될 수 있다. 따라서, 표준 셀(LC)에 형성되는 도전성 패턴들의 폭이 감소되더라도, 제1 파워 레일(PR1) 및 제2 파워 레일(PR2) 각각의 폭이 감소되는 것이 방지될 수 있다. 제1 파워 레일(PR1) 및 제2 파워 레일(PR2)의 저항이 증가하는 것이 방지될 수 있고, 제1 파워 레일(PR1) 및 제2 파워 레일(PR2)에서 일레트로마이그레이션이 발생하는 것이 방지될 수 있다.
도 13은 본 개시의 예시적 실시 예에 따라 집적 회로(IC)를 제조하기 위한 방법을 나타내는 순서도이다.
도 13을 참조하면, 표준 셀 라이브러리(D10)는 표준 셀들에 관한 정보, 예를 들어 기능 정보, 특성 정보, 레이아웃 정보 등을 포함할 수 있다. 표준 셀 라이브러리(D10)는 표준 셀의 레이아웃을 정의하는 데이터(DC)를 포함할 수 있다. 예를 들어, 데이터(DC)는 도 2의 표준 셀(LTC)의 구조를 정의하는 데이터, 도 6의 표준 셀(LTCa)의 구조를 정의하는 데이터, 도 8의 표준 셀(LTCb)의 구조를 정의하는 데이터, 및 도 11의 표준 셀(LC)의 구조를 정의하는 데이터 중 적어도 하나를 포함할 수 있다. 데이터(DC)에 의해 정의되는 표준 셀은 매립형 파워 레일을 포함함으로써 파워 레일의 저항 특성 및 EM 특성이 개선된 표준 셀일 수 있다. 또한, 데이터(DC)에 의해 정의되는 표준 셀은 로직 셀의 기능을 수행하는 동시에 타이 셀의 기능을 수행할 수 있다.
단계 S10에서, RTL 데이터(D11)로부터 네트리스트 데이터(D20)를 생성하는 논리 합성 동작이 수행될 수 있다. 예를 들어, 반도체 설계 툴(예를 들어, 논리 합성 툴)은 VHDL(VHSIC Hardware Description Language) 및 Verilog와 같은 HDL(Hardware Description Language)로서 작성된 RTL 데이터(D11)로부터 표준 셀 라이브러리(D10)를 참조하여 논리 합성을 수행함으로써, 비트스트림(bitstream) 또는 네트리스트를 포함하는 네트리스트 데이터(D20)를 생성할 수 있다. 표준 셀 라이브러리(D10)는 본 개시의 예시적 실시 예들에 따른 표준 셀들의 양호한 성능에 대한 정보를 포함할 수 있고, 논리 합성 과정에서 그러한 정보를 참조하여 표준 셀들이 집적 회로(IC)에 포함될 수 있다.
단계 S20에서, 네트리스트 데이터(D20)로부터 레이아웃 데이터(D30)를 생성하는 배치 및 라우팅(Place & Routing, P&R) 동작이 수행될 수 있다. 레이아웃 데이터(D30)는, 예를 들어 GDSII와 같은 포맷을 가질 수 있고, 표준 셀들 및 상호연결들의 기하학적 정보를 포함할 수 있다.
예를 들어, 반도체 설계 툴(예를 들어, P&R 툴)은 네트리스트 데이터(D20)로부터 표준 셀 라이브러리(D10)를 참조하여 복수의 표준 셀들을 배치할 수 있다. 반도체 설계 툴은 데이터(DC)를 참조하여, 네트리스트(D103)에 의해서 정의된 표준 셀의 레이아웃들 중 하나를 선택할 수 있고, 표준 셀의 선택된 레이아웃을 배치할 수 있다.
단계 S20에서, 상호연결(interconnection)들을 생성하는 동작이 더 수행될 수 있다. 상호연결은 표준 셀의 출력 핀(output pin) 및 입력 핀(input pin)을 전기적으로 연결할 수 있고, 예를 들어 적어도 하나의 비아 및 적어도 하나의 전도성 패턴을 포함할 수 있다.
단계 S30에서, OPC(Optical Proximity Correction)가 수행될 수 있다. OPC는 집적 회로(IC)를 제조하기 위한 반도체 공정에 포함되는 포토리소그래피(photolithography)에서 빛의 특성에 기인하는 굴절 등의 왜곡 현상을 보정함으로써 원하는 모양의 패턴을 형성하기 위한 작업을 지칭할 수 있고, 레이아웃 데이터(D30)에 OPC가 적용됨으로써 마스크상의 패턴이 결정될 수 있다. 일부 실시 예들에서, 집적 회로(IC)의 레이아웃은 단계 S30에서 제한적으로 변형될 수 있고, 단계 S30에서 집적 회로(IC)의 제한적으로 변형하는 것은 집적 회로(IC)의 구조를 최적화하기 위한 후처리로서, 디자인 폴리싱(design polishing)으로 지칭될 수 있다.
단계 S40에서, 마스크를 제작(manufacturing)하는 동작이 수행될 수 있다. 예를 들어, 레이아웃 데이터(D30)에 OPC를 적용함에 따라 복수의 층들에 형성된 패턴들을 형성하기 위하여 마스크상의 패턴들이 정의될 수 있고, 복수의 층들 각각의 패턴들을 형성하기 위한 적어도 하나의 마스크(또는, 포토마스크)가 제작될 수 있다.
단계 S50에서, 집적 회로(IC)를 제조(fabricating)하는 동작이 수행될 수 있다. 예를 들어, 단계 S40에서 제작된 적어도 하나의 마스크를 사용하여 복수의 층들이 패터닝됨으로써 집적 회로(IC)가 제조될 수 있다. 단계 S50은 단계들(S51, S52)을 포함할 수 있다.
단계 S51에서, FEOL(front-end-of-line) 공정이 수행될 수 있다. FEOL은 집적 회로(IC)의 제조 과정에서 개별 소자들, 예를 들어 트랜지스터, 캐패시터, 저항 등을 기판에 형성하는 과정을 지칭할 수 있다. 예를 들어, FEOL은 웨이퍼를 평탄화(planarization)하고 세정(cleaning)하는 단계, 트랜치(trench)를 형성하는 단계, 웰(well)을 형성하는 단계, 게이트(gate) 라인을 형성하는 단계, 소스 및 드레인을 형성하는 단계 등을 포함할 수 있다.
집적 회로(IC)가 도 2의 표준 셀(LTC), 도 6의 표준 셀(LTCa), 도 8의 표준 셀(LTCb) 및 도 11의 표준 셀(LC) 중 적어도 하나를 포함하는 경우에는, 단계 S51에서, 전원 전압 또는 접지 전압을 제공하는 파워 레일들이 분리 트랜치 영역 내부에 형성될 수 있다. 즉, 단계 S51에서, 매립형 파워 레일들이 형성될 수 있다.
단계 S52에서, BEOL(back-end-of-line) 공정이 수행될 수 있다. BEOL은 집적 회로(IC)의 제조 과정에서 개별 소자들, 예를 들어 트랜지스터, 캐패시터, 저항 등을 상호연결하는 과정을 지칭할 수 있다. 예를 들어, BEOL은 게이트, 소스 및 드레인 영역을 실리사이드화(silicidation)하는 단계, 유전체를 부가하는 단계, 평탄화 단계, 홀을 형성하는 단계, 금속층을 부가하는 단계, 비아를 형성하는 단계, 패시베이션(passivation)층을 형성하는 단계 등을 포함할 수 있다. 그 다음에, 집적 회로(IC)는 반도체 패키지에 패키징될 수 있고, 다양한 어플리케이션들의 부품으로서 사용될 수 있다.
도 14는 본 개시의 예시적 실시 예들에 따른 프로그램을 저장하는 메모리를 포함하는 컴퓨팅 시스템(1000)을 나타내는 블록도이다. 본 개시의 예시적 실시 예들에 따른, 집적 회로를 제조하기 위한 방법(예를 들어, 도 13에 도시된 집적 회로를 제조하기 위한 방법)에 포함되는 단계들 중 적어도 일부는 컴퓨팅 시스템(1000)에서 수행될 수 있다. 컴퓨팅 시스템(1000)은 데스크탑 컴퓨터, 워크스테이션, 서버 등과 같이 고정형 컴퓨팅 시스템일 수도 있고, 랩탑 컴퓨터 등과 같이 휴대형 컴퓨팅 시스템일 수도 있다.
도 14를 참조하면, 컴퓨팅 시스템(1000)은 프로세서(1100), 입출력 장치들(1200), 네트워크 인터페이스(1300), RAM(random access memory)(1400), ROM(read only memory)(1500) 및 저장 장치(1600)를 포함할 수 있다. 프로세서(1100), 입출력 장치들(1200), 네트워크 인터페이스(1300), RAM(1400), ROM(1500) 및 저장 장치(1600)는 버스(1700)에 연결될 수 있고, 버스(1700)를 통해서 서로 통신할 수 있다.
프로세서(1100)는 프로세싱 유닛으로 지칭될 수 있고, 예를 들어 마이크로프로세서(micro-processor), AP(application processor), DSP(digital signal processor), GPU(graphic processing unit)과 같이 임의의 명령어 세트(예를 들어, IA-32(Intel Architecture-32), 64 비트 확장 IA-32, x86-64, PowerPC, Sparc, MIPS, ARM, IA-64 등)를 실행할 수 있는 적어도 하나의 코어를 포함할 수 있다. 예를 들면, 프로세서(1100)는 버스(1700)를 통해서 메모리, 즉 RAM(1400) 또는 ROM(1500)에 액세스할 수 있고, RAM(1400) 또는 ROM(1500)에 저장된 명령어들을 실행할 수 있다.
RAM(1400)은 본 개시의 예시적 실시 예에 따른 집적 회로를 제조하기 위한 프로그램(1400_1) 또는 그것의 적어도 일부를 저장할 수 있고, 프로그램(1400_1)은 프로세서(1100)로 하여금, 집적 회로를 제조하기 위한 방법(예를 들어, 도 10의 방법)에 포함되는 단계들 중 적어도 일부를 수행하도록 할 수 있다. 즉, 프로그램(1400_1)은 프로세서(1100)에 의해서 실행 가능한 복수의 명령어들을 포함할 수 있고, 프로그램(1400_1)에 포함된 복수의 명령어들은 프로세서(1100)로 하여금, 도 13에 도시된 집적 회로를 제조하기 위한 방법에 포함된 단계들 중 적어도 일부를 수행하도록 할 수 있다.
저장 장치(1600)는 컴퓨팅 시스템(1000)에 공급되는 전력이 차단되더라도 저장된 데이터를 소실하지 아니할 수 있다. 예를 들면, 저장 장치(1600)는 비휘발성 메모리 장치를 포함할 수도 있고, 자기 테이프, 광학 디스크, 자기 디스크와 같은 저장 매체를 포함할 수도 있다. 또한, 저장 장치(1600)는 컴퓨팅 시스템(1000)으로부터 탈착 가능할 수도 있다. 저장 장치(1600)는 본 개시의 예시적 실시 예에 따른 프로그램(1400_1)을 저장할 수도 있으며, 프로그램(1400_1)이 프로세서(1100)에 의해서 실행되기 이전에 저장 장치(1600)로부터 프로그램(1400_1) 또는 그것의 적어도 일부가 RAM(1400)으로 로딩될 수 있다. 다르게는, 저장 장치(1600)는 프로그램 언어로 작성된 파일을 저장할 수 있고, 파일로부터 컴파일러 등에 의해서 생성된 프로그램(1400_1) 또는 그것의 적어도 일부가 RAM(1400)으로 로딩될 수 있다. 저장 장치(1600)는 데이터베이스(1600_1)를 저장할 수 있고, 데이터베이스(1600_1)는 집적 회로를 설계하는데 필요한 정보, 예를 들어 도 13의 표준 셀 라이브러리(D10)를 포함할 수 있다.
저장 장치(1600)는 프로세서(1100)에 의해서 처리될 데이터 또는 프로세서(1100)에 의해서 처리된 데이터를 저장할 수도 있다. 즉, 프로세서(1100)는 프로그램(1400_1)에 따라, 저장 장치(1600)에 저장된 데이터를 처리함으로써 데이터를 생성할 수 있고, 생성된 데이터를 저장 장치(1600)에 저장할 수도 있다. 예를 들면, 저장 장치(1600)는, 도 13의 RTL 데이터(D11), 네트리스트 데이터(D20) 및/또는 레이아웃 데이터(D30)를 저장할 수 있다.
입출력 장치들(1200)은 키보드, 포인팅 장치 등과 같은 입력 장치를 포함할 수 있고, 디스플레이 장치, 프린터 등과 같은 출력 장치를 포함할 수 있다. 예를 들면, 사용자는 입출력 장치들(1200)을 통해서, 프로세서(1100)에 의해 프로그램(1400_1)의 실행을 트리거할 수도 있고, 도 13의 RTL 데이터(D11) 및/또는 네트리스트 데이터(D20)를 입력할 수도 있으며, 도 13의 레이아웃 데이터(D30)를 확인할 수도 있다.
네트워크 인터페이스(1300)는 컴퓨팅 시스템(1000) 외부의 네트워크에 대한 액세스를 제공할 수 있다. 예를 들면, 네트워크는 다수의 컴퓨팅 시스템들 및 통신 링크들을 포함할 수 있고, 통신 링크들은 유선 링크들, 광학 링크들, 무선 링크들 또는 임의의 다른 형태의 링크들을 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시 예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시 예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 제1 도전형 불순물로 도핑된 웰을 포함하는 기판;
    상기 웰 상에 상기 기판과 수평 방향인 제1 방향으로 연장된 제1 소자 영역;
    상기 웰 내부에서 상기 제1 방향으로 연장되는 제1 분리 트랜치;
    상기 제1 분리 트랜치 내부에 배치되고, 전원 전압이 인가되도록 형성된 제1 파워 레일; 및
    상기 제1 파워 레일 및 상기 웰 사이에 배치되어 상기 제1 파워 레일로부터 상기 전원 전압을 상기 웰로 전송하고, 상기 제1 도전형 불순물로 도핑된 제1 도핑 영역을 포함하는 집적 회로.
  2. 제1 항에 있어서,
    상기 기판 상에 상기 제1 방향으로 연장된 제2 소자 영역;
    상기 제1 분리 트랜치와 이격되고, 상기 기판 내부에서 상기 제1 방향으로 연장된 제2 분리 트랜치;
    상기 제2 분리 트랜치 내부에 배치되고, 접지 전압이 인가되도록 구성된 제2 파워 레일; 및
    상기 제2 파워 레일 및 상기 기판 사이에 배치되어 상기 제2 파워 레일로부터 상기 접지 전압을 상기 기판으로 전송하고, 제2 도전형 불순물로 도핑된 제2 도핑 영역을 더 포함하고,
    상기 기판은 상기 제2 도전형 불순물로 도핑되는 것을 특징으로 하는 집적 회로.
  3. 제1 항에 있어서,
    상기 제1 소자 영역에 형성된 복수의 핀들(Fins);
    상기 복수의 핀들 상에 형성된 소스/드레인 영역;
    상기 소스/드레인 영역 상에서 상기 기판과 수평 방향으로 연장된 콘택; 및
    상기 제1 파워 레일과 접하고 상기 기판과 수직 방향으로 연장된 비아를 더 포함하고,
    상기 소스/드레인 영역은 콘택 및 비아를 통해 상기 제1 파워 레일과 연결되는 것을 특징으로 하는 집적 회로.
  4. 제1 항에 있어서,
    상기 제1 소자 영역에 형성된 나노시트;
    상기 나노시트 상에 형성된 소스/드레인 영역;
    상기 소스/드레인 영역 상에서 상기 기판과 수평 방향으로 연장된 콘택; 및
    상기 제1 파워 레일과 접하고 상기 기판과 수직 방향으로 연장된 비아를 더 포함하고,
    상기 소스/드레인 영역은, 콘택 및 비아를 통해 상기 제1 파워 레일과 연결되는 것을 특징으로 하는 집적 회로.
  5. 기판 상에 제1 방향으로 연장되고 서로 이격되는 제1 소자 영역 및 제2 소자 영역을 포함하는 제1 표준 셀;
    상기 제1 표준 셀의 제2 방향의 바운더리에 형성된 제1 분리 트랜치;
    상기 제1 표준 셀의 제2 방향의 역방향의 바운더리에 형성된 제2 분리 트랜치;
    상기 제1 분리 트랜치 내부에 형성된 제1 파워 레일;
    상기 제2 분리 트랜치 내부에 형성된 제2 파워 레일을 포함하고,
    상기 제1 파워 레일 및 상기 제2 파워 레일은 상기 제1 표준 셀의 기판과 전기적으로 연결되는 것을 특징으로 하는 집적 회로.
  6. 제5 항에 있어서,
    상기 제1 파워 레일의 하면과 접하고, 제1 도전형 불순물로 도핑된 제1 도핑 영역; 및
    상기 제2 파워 레일 하부와 접하고, 제2 도전형 불순물로 도핑된 제2 도핑 영역을 더 포함하는 것을 특징으로 하는 집적 회로.
  7. 제5 항에 있어서,
    상기 집적 회로는,
    제2 표준 셀;
    상기 제2 표준 셀의 제2 방향의 바운더리에 형성되는 제3 분리 트랜치;
    상기 제2 표준 셀의 제2 방향의 역방향의 바운더리에 형성된 제4 분리 트랜치;
    상기 제3 분리 트랜치 내부에 형성된 제3 파워 레일;
    상기 제4 분리 트랜치 내부에 형성된 제4 파워 레일;
    상기 제3 분리 트랜치 내부에 배치되고, 상기 제3 파워 레일을 둘러 싸도록 형성된 제1 소자 분리 층;
    상기 제4 분리 트랜치 내부에 배치되고, 상기 제4 파워 레일을 둘러 싸도록 형성된 제2 소자 분리 층을 더 포함하는 것을 특징으로 하는 집적 회로.
  8. 제5 항에 있어서,
    상기 제1 소자 영역에 형성된 복수의 제1 핀들;
    상기 복수의 제1 핀들 상에 형성된 제1 소스/드레인 영역;
    상기 제1 소스/드레인 영역 상에서 상기 기판과 수평 방향으로 연장된 제1 콘택;
    상기 제1 파워 레일과 접하고 상기 기판과 수직 방향으로 연장된 제1 비아;
    상기 제2 소자 영역에 형성된 복수의 제2 핀들;
    상기 복수의 제2 핀들 상에 형성된 제2 소스/드레인 영역;
    상기 제2 소스/드레인 영역 상에서 상기 기판과 수평 방향으로 연장된 제2 콘택; 및
    상기 제2 파워 레일과 접하고 상기 기판과 수직 방향으로 연장된 제2 비아;를 더 포함하고,
    상기 제1 소스/드레인 영역은 상기 제1 콘택 및 상기 제1 비아를 통해 상기 제1 파워 레일과 연결되고,
    상기 제2 소스/드레인 영역은 상기 제2 콘택 및 상기 제2 비아를 통해 상기 제2 파워 레일과 연결되는 것을 특징으로 하는 집적 회로.
  9. 제8 항에 있어서,
    상기 제1 비아 및 상기 제2 비아 각각은 제1 비아 패턴 및 상기 제1 비아 패턴 상에 형성된 제2 비아 패턴을 포함하고,
    상기 제1 비아 패턴 및 상기 제2 비아 패턴이 서로 접촉하는 면에서 상기 제1 비아 패턴의 폭 및 상기 제2 비아 패턴의 폭이 서로 상이한 것을 특징으로 하는 집적 회로.
  10. 제1 도전형 불순물로 도핑된 웰이 형성된 기판을 포함하는 표준 셀;
    제1 방향으로 연장되고 상기 표준 셀의 제2 방향의 바운더리에 형성되는 제1 분리 트랜치;
    상기 제1 방향으로 연장되고 상기 표준 셀의 상기 제2 방향의 역방향의 바운더리에 형성되는 제2 분리 트랜치;
    상기 제1 분리 트랜치 내부에 배치되는 제1 파워 레일;
    상기 제2 분리 트랜치 내부에 배치되는 제2 파워 레일;
    상기 제1 파워 레일의 하부 및 상기 웰과 접하는 제1 도핑 영역; 및
    상기 제2 파워 레일 및 상기 기판과 접하는 제2 도핑 영역을 포함하고,
    상기 표준 셀은,
    상기 웰 상에서 제1 방향으로 연장되고 상기 제1 도전형 불순물로 도핑된 제1 소자 영역;
    상기 기판 상에서 상기 제1 방향으로 연장되고 제2 도전형 불순물로 도핑된 제2 소자 영역;
    상기 제1 방향과 수직한 제2 방향으로 연장되고, 상기 제1 방향으로 서로 이격되는 복수의 게이트 라인들을 더 포함하는 것을 특징으로 하는 집적 회로.
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